特許 7572948 セル内のアクティブ領域でのゲート接点

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-16

(45)【発行日】2024-10-24

(54)【発明の名称】セル内のアクティブ領域でのゲート接点

(51)【国際特許分類】

   H01L 21/82 20060101AFI20241017BHJP

   H01L 21/8238 20060101ALI20241017BHJP

   H01L 27/092 20060101ALI20241017BHJP

【ＦＩ】

H01L21/82 B

H01L27/092 A

H01L27/092 D

【請求項の数】 20

(21)【出願番号】P 2021516521

(86)(22)【出願日】2019-03-27

(65)【公表番号】

(43)【公表日】2021-09-27

(86)【国際出願番号】 US2019024364

(87)【国際公開番号】W WO2019226229

(87)【国際公開日】2019-11-28

【審査請求日】2022-03-25

【審判番号】

【審判請求日】2023-04-27

(31)【優先権主張番号】15/989,604

(32)【優先日】2018-05-25

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】リチャード ティー． シュルツ

【合議体】

【審判長】河本 充雄

【審判官】大橋 達也

【審判官】棚田 一也

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０３２９２４１号明細書

【文献】国際公開第２０１８／０４２９８６号

【文献】国際公開第２０１３／１０６７９９号

【文献】米国特許出願公開第２０１４／００７７３０５号明細書

【文献】米国特許出願公開第２０１４／０２３１９２１号明細書

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H01L 21/82, 21/822, 21/8238

H01L 27/04, 27/092

(57)【特許請求の範囲】

【請求項1】

標準的なセルレイアウトを作成するための半導体デバイス製造方法であって、
シリコン基板上に１つまたは複数の非平面垂直導電性構造を形成すること、
前記１つまたは複数の非平面垂直導電性構造の一部上にゲート金属を配置すること、
前記ゲート金属の１つまたは複数の端部上に１つまたは複数のゲート接点を形成すること、
前記１つまたは複数のゲート接点上の前記ゲート金属上方にゲート延長金属（ＧＥＭ）を配置することであって、前記ＧＥＭは、ローカルメタルゼロ層への接続を用いて、ゲート接続を他のビア又は接点にルーティングする、こと、
前記ゲート金属の両側と前記ゲート金属の上部上に隔離スペーサーを配置すること、及び
前記ゲート接続のルーティングのために使用されるよう前記ローカルメタルゼロ層が利用できる前記１つまたは複数の非平面垂直導電性構造の１つの上方に整合される、前記ＧＥＭ上の場所でゲート延長接点を形成すること、を含む、半導体デバイス製造方法。

【請求項2】

シリコン基板上に形成された非平面垂直導電性構造の上のゲート延長金属（ＧＥＭ）上にゲート延長接点を有する領域を選択すること、及び
前記選択した領域と、ゲート延長接点を含まないソース／ドレイン領域との間に、前記ＧＥＭ下方のゲート金属の一部と平行に延びるローカル相互接続層を配置すること
をさらに含む、請求項１に記載の半導体デバイス製造方法。

【請求項3】

ゲート延長接点を含まない前記ソース／ドレイン領域の前記ローカル相互接続層上の場所でソース／ドレイン接点を形成することをさらに含む、請求項２に記載の半導体デバイス製造方法。

【請求項4】

前記ゲート金属の一方の側上の隔離スペーサーに沿って、前記ゲート金属の一部と平行に延びるローカル相互接続層を配置すること
をさらに含む、請求項１に記載の半導体デバイス製造方法。

【請求項5】

前記ＧＥＭの両側と前記ＧＥＭの上部上に隔離スペーサーを配置すること、及び
前記ＧＥＭの一方の側上の隔離スペーサーに沿ってソース／ドレイン接点を形成すること
をさらに含む、請求項１に記載の半導体デバイス製造方法。

【請求項6】

前記ＧＥＭが、前記標準的なセルレイアウト全体において前記ゲート金属上方にのみ配置されている、請求項１に記載の半導体デバイス製造方法。

【請求項7】

前記１つまたは複数の非平面垂直導電性構造のそれぞれが、半導体フィンを含む、請求項１に記載の半導体デバイス製造方法。

【請求項8】

前記１つまたは複数の非平面垂直導電性構造のそれぞれが、半導体ナノワイヤを含む、請求項１に記載の半導体デバイス製造方法。

【請求項9】

シリコン基板上に１つまたは複数の非平面垂直導電性構造、
前記１つまたは複数の非平面垂直導電性構造の一部上にゲート金属、
前記ゲート金属の１つまたは複数の端部上に１つまたは複数のゲート接点、
前記１つまたは複数のゲート接点上の前記ゲート金属上方にゲート延長金属（ＧＥＭ）、
前記ゲート金属の両側と前記ゲート金属の上部上に隔離スペーサー、及び
ゲート接続のルーティングのために使用されるようローカルメタルゼロ層が利用できる前記１つまたは複数の非平面垂直導電性構造の１つの上方に整合される、前記ＧＥＭ上の場所にゲート延長接点、を含む、半導体構造。

【請求項10】

ゲート延長金属上の領域であって、シリコン基板上に形成された非平面垂直導電性構造の上のゲート延長接点を有する領域、及び
前記領域と、ゲート延長接点を含まないソース／ドレイン領域との間で、前記ＧＥＭ下方にゲート金属の一部と平行に延びるローカル相互接続層
をさらに含む、請求項９に記載の半導体構造。

【請求項11】

ゲート延長接点を含まない前記ソース／ドレイン領域の前記ローカル相互接続層上に場所のソース／ドレイン接点をさらに含む、請求項１０に記載の半導体構造。

【請求項12】

前記ゲート金属の一方の側上の隔離スペーサーに沿って、前記ゲート金属の一部と平行に延びるローカル相互接続層
をさらに含む、請求項９に記載の半導体構造。

【請求項13】

前記ＧＥＭの両側と前記ＧＥＭの上部上に隔離スペーサー、及び
前記ＧＥＭの一方の側上の隔離スペーサーに沿ってソース／ドレイン接点
をさらに含む、請求項９に記載の半導体構造。

【請求項14】

前記ＧＥＭが、前記ゲート金属上方にのみ配置されている、請求項９に記載の半導体構造。

【請求項15】

前記１つまたは複数の非平面垂直導電性構造のそれぞれが、半導体フィンを含む、請求項９に記載の半導体構造。

【請求項16】

前記１つまたは複数の非平面垂直導電性構造のそれぞれが、半導体ナノワイヤを含む、請求項９に記載の半導体構造。

【請求項17】

ソース／ドレイン領域のローカル相互接続層上の位置にソース／ドレイン接点を形成することをさらに含む、請求項２に記載の半導体デバイス製造方法。

【請求項18】

前記ソース／ドレイン領域のローカル相互接続層上の位置はゲート延長接点を含まない、請求項１７に記載の半導体デバイス製造方法。

【請求項19】

ゲート延長接点を含まないソース／ドレイン領域のローカル相互接続層上の位置にソース／ドレイン接点をさらに含む、請求項９に記載の半導体構造。

【請求項20】

前記ソース／ドレイン領域の前記ローカル相互接続層上の位置はゲート延長接点を含まない、請求項１９に記載の半導体構造。

【発明の詳細な説明】

【背景技術】

【0001】

関連技術の説明
半導体製造方法の進歩とオンダイ幾何学的寸法の縮小の両方に伴い、半導体チップは、空間の消費を少なくしながら、さらなる機能性及び性能を提供する。多くの進歩がなされてきたが、潜在的な利益を制限する加工及び集積回路の設計の近代的な技術に関してはいまだに設計上の問題が生じている。例えば、容量結合、エレクトロマイグレーション、リーク電流、及び加工歩留まりは、デバイスの配置及び半導体チップのダイ全体にわたる信号のルーティングに影響を与える問題の一部である。さらに、トランジスタの寸法が減少するにつれて、短チャネル効果が増加する。リーク電流以外の短チャネル効果の他の例は、ラッチアップ効果、ドレイン誘起障壁低下（ＤＩＢＬ）、つき抜け現象、性能の温度依存、衝突イオン化、及びシリコン基板に対する寄生容量、ならびにソースドレイン領域に対して使用されるウェルに対する寄生容量である。したがって、これらの問題は、設計の完成を遅らせ、市販するまでの時間に影響を及ぼす可能性がある。

【0002】

非平面トランジスタは、短チャネル効果を低減するための半導体処理において最近開発されたものである。トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）、及びゲートオールアラウンド（ＧＡＡ）トランジスタは、非平面トランジスタの例である。非平面デバイス（トランジスタ）の処理ステップは、平面デバイス（トランジスタ）の処理ステップよりも複雑である。非平面デバイスを使用した標準的なセルレイアウトのスケーリングと金属ルーティングのそれぞれを改善すべく、これらの変更が十分な歩留まりをもたらし、また製造コストが制限を超えない場合に、処理ステップが変更される。レイアウトにこれらの変更が加えられると、非平面デバイスの配置配線（ＰＮＲ）レイアウトツールとルールの設定も変更される。

【0003】

接点の配置が標準的なセルレイアウト内で柔軟である場合、スケーリングと金属ルーティングのそれぞれが標準的なセルライブラリ全体で改善する。ただし、短絡が発生すると柔軟性が低下し、歩留まりが低下し、処理ステップが極めて複雑になる。接点配置の柔軟性が低下すると、標準的なセルのサイズが大きくなり、ルーティングに使用できる金属トラックの量が減少する。

【0004】

上記を考慮して、非平面セル用のレイアウトを作成するための効率的な方法及びシステムが望まれる。

【0005】

添付の図面と共に以下の説明を参照することによって、本明細書に記載される方法及び機構の利点をより良く理解することができよう。

【図面の簡単な説明】

【0006】

【図1】非平面デバイスを備えたセルレイアウトの上面図及び断面図の全体的な図である。

【図2】セルレイアウトの上面図及び断面図の全体的な図である。

【図3】非平面デバイスのアクティブ領域のゲート上の接点を備えたセルレイアウトを作成するための方法の全体的な図である。

【図4】非平面デバイスのアクティブ領域のゲート上の接点を備えたセルレイアウトを作成するための方法の全体的な図である。

【図5】非平面デバイスを備えたセルレイアウトの上面図及び断面図の全体的な図である。

【図6】非平面デバイスを備えたセルレイアウトの上面図及び断面図の全体的な図である。

【図7】非平面デバイスのアクティブ領域のゲート上の接点を備えたセルレイアウトを作成するための方法の全体的な図である。

【発明を実施するための形態】

【0007】

本発明は、様々な修正及び代替形態を受け入れるが、特定の実施態様を図面の例によって示し、本明細書で詳細に説明する。しかし、図面及びそれに対する詳細な説明は、開示された特定の形態に本発明を限定するものではなく、反対に、本発明は、添付の請求項によって定義される本発明の範囲内に収まるすべての修正、均等物、及び代替物を包含することは、理解されたい。

【0008】

以下の説明では、本明細書で提示される方法及び機構の完全な理解をもたらすために、多数の特定の詳細が示される。しかし、当業者は、それらの特定の詳細なしに様々な実施態様を実践し得ることを認識するべきである。いくつかの例では、本明細書で説明されるアプローチを曖昧にすることを回避するために、周知の構造、コンポーネント、信号、コンピュータプログラム命令、及び技術が詳細には示されていない。例示の簡潔性及び明確さのために、図に示される要素は、必ずしも縮尺通りに描かれていないことは理解されよう。例えば、要素のいくつかの寸法が他の要素に対して誇張され得る。

【0009】

非平面のセルのレイアウトを作成するためのシステム及び方法が検討されている。いくつかの実施態様では、セルレイアウトは、セルレイアウトライブラリの標準的なセルである。他の実施態様では、セルレイアウトはカスタム設計されたセルであり、標準のセルレイアウトライブラリとは別のものである。様々な実施態様では、ゲート金属は非平面垂直導電性構造の上に配置される。非平面垂直導電性構造が、非平面デバイス（トランジスタ）を形成するために使用される。非平面デバイスの例は、トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）、やゲートオールアラウンド（ＧＡＡ）トランジスタである。いくつかの実施態様では、ゲート接点は、ゲート金属をゲート金属の上のゲート延長金属（ＧＥＭ）に接続する。実施態様では、ＧＥＭはゲート金属の上でのみ使用される。

【0010】

実施態様では、ゲート金属をＧＥＭに接続するために、ゲート金属の列ごとに１つのゲート接点がセルレイアウトに含まれる。他の実施態様では、２つ以上のゲート接点を使用してゲート金属をＧＥＭに接続し、歩留まりを向上させる。いくつかの実施態様では、別個の２つ以上のゲート接点が複数の列のセルレイアウトの上部と下部に配置される。

【0011】

通常、ゲート接点またはゲートビアは、非平面垂直導電性構造の１つなどの、アクティブ領域の真上には、配置されない。これを行うことは、通常、拡散接点とゲート接点に自己整合接触プロセスを使用することを含む、複雑な半導体製造方法を含む。ゲート接点をアクティブ領域の外側に配置し、したがって非平面垂直導電性構造とは別に配置することにより、ゲート接点に自己整合接点プロセスを使用することを含む複雑な半導体製造方法が使用されない。むしろ、ゲート接点を配置するために、より複雑でない製造方法が代わりに使用される。続いて、ＧＥＭはゲート金属の上方に配置され、１つまたは複数のゲート接点を介してゲート金属と接続する。

【0012】

様々な実施態様では、ゲート延長接点がＧＥＭのアクティブ領域の上方に形成される。ゲート金属とＧＥＭの間のゲート接点と同様に、様々な実施態様では、ゲート延長接点は、自己整合接点プロセスを使用するよりも、複雑でない製造方法を用いて形成される。ゲート延長接点は、ＧＥＭをメタルゼロ層などの相互接続層に接続する。ゲート延長接点は、ゲート接点またはゲート金属に接続しない。いくつかの実施態様では、ゲート延長接点は、非平面垂直導電性構造の１つと垂直に整合する。したがって、実施態様では、１つまたは複数のゲート延長接点がアクティブ領域の上方に配置される。したがって、実施態様では、セルレイアウトの高さが低くなり、スケーラビリティと金属トラックルーティングが向上する。

【0013】

図１を参照すると、非平面セルレイアウト１００の全体的なブロック図が示されており、これはセルレイアウトの上面図である。さらに、サイドＡからの同じセルレイアウトの断面図の全体的なブロック図が示されている。示されるように、サイドＡは、非平面セルレイアウト１００の左側にある。図示の実施態様では、セルレイアウト１００の上部には、ｐ型金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）がある。ｎ型金属酸化物半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）は、セルレイアウト１００の下部にある。ここでは、説明を容易にするためにセルレイアウト１００にアクティブ領域は示されていない。いくつかの実施態様では、セルレイアウト１００は、標準的なセルレイアウトライブラリの一部である。他の実施態様では、セルレイアウト１００は、チップの設計の特定の領域に対するカスタムレイアウトセルである。

【0014】

様々な実施態様では、図１～図２、及び図５～図７に示すレイアウト技術は、様々な複合ゲート及び機能ユニットに使用される、様々な他の標準的なセル及びカスタムセルに使用される。様々な実施態様では、セルレイアウト１００内のデバイス（トランジスタ）は、非平面デバイス（トランジスタ）である。非平面デバイスは、短チャネル効果を低減するための半導体処理において最近開発されたものである。トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）、及びゲートオールアラウンド（ＧＡＡ）トランジスタが、非平面デバイスの例である。

【0015】

非平面垂直導電性構造１１０は、三次元的に紙面から現れる。本明細書で使用される場合、非平面垂直導電性構造１１０は、「垂直構造１１０」とも呼ばれる。垂直構造１１０は、水平方向にルーティングされているが、三次元的に紙面から現れるため、垂直と見なされることに留意されたい。様々な実施態様において、垂直構造１１０は、トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）及びゲートオールアラウンド（ＧＡＡ）トランジスタなどの上記のタイプの非平面デバイスの１つに含まれる。

【0016】

一部の実施態様では、セルレイアウト１００の非平面デバイスは、液浸リソグラフィ技術、ダブルパターニング技術、極端紫外線リソグラフィ（ＥＵＶ）技術、及び誘導自己組織化（ＤＳＡ）リソグラフィ技術の１つによって製作される。いくつかの実施態様では、ＥＵＶ技術は、ビアに比してより多くの柔軟性、及び他の技術に比して接点モジュールをもたらす。示されるように、セルレイアウト１００は、垂直方向にゲート金属１１２を使用する。いくつかの実施態様では、窒化チタン（ＴｉＮ）がゲート金属１１２に使用される。説明を容易にするために、アクティブ領域の境界は示されていないが、アクティブ領域の長方形の境界は、垂直構造１１０及びゲート金属１１２の比較的近接した範囲内にある。層１４０は、ゲート層を切断するために使用され、ゲート金属１１２が開始及び停止する場所を示す。示されるように、第３及び第６の列のそれぞれは、セルレイアウト１００の中央に配置された層１４０のために、列の上部及び下部に別個のゲートを有する。

【0017】

ローカル相互接続１３０は、ゲート金属１１２と同様に垂直方向にルーティングされる。いくつかの実施態様では、ローカル相互接続１３０は、銅、タングステンまたはコバルトであり、使用される材料は、抵抗とプロセスの信頼性との間の設計上のトレードオフに基づく。実施態様では、銅、タングステン、またはコバルト接点１３２が、ソース領域及びドレイン領域に使用される。メタル０（Ｍ０またはメタル０）１２０は、水平方向のローカル相互接続に使用される。説明を容易にするために、メタル０ １２０はセルレイアウト１００には示されておらず、断面図にのみ示される。

【0018】

ゲート接点１１４は、ゲート金属１１２をゲート延長金属（ＧＥＭ）１１６に接続する。図示の実施態様では、ＧＥＭ１１６は、ゲート金属１１２の上方でのみ使用される。別個のゲート接点１１４は、いくつかの列について、セルレイアウト１００の上部及びセルレイアウト１００の下部に見られる。いくつかの実施態様では、列ごとに単一のゲート接点１１４がセルレイアウト１００に含まれ、ゲート金属１１２をＧＥＭ１１６に接続する。他の実施態様では、２つ以上のゲート接点１１４を使用して、ゲート金属１１２をＧＥＭ１１６に接続し、これにより、歩留まりが向上する。

【0019】

典型的には、ゲート接点またはゲートビアは、垂直構造１１０の１つの上などのアクティブ領域の真上には、配置されていない。これを行うには、通常、拡散接点とゲート接点に自己整合接触プロセスを使用することを含む、複雑な半導体製造方法が含まれる。ここで、セルレイアウト１００及び断面図のそれぞれに示されるように、ゲート接点１１４は、アクティブ領域の外側に配置され、したがって、垂直構造１１０とは別に配置される。したがって、ゲート接点１１４に自己整合接触プロセスを使用することを含む複雑な半導体製造方法は使用されない。むしろ、アクティブ領域の外側にゲート接点１１４を配置するために、より複雑でない製造方法が代わりに使用される。続いて、ＧＥＭ１１６は、ゲート金属１１２の上に配置され、ゲート接点１１４を介してゲート金属１１２と接続する。ここで、様々な実施態様において、ゲート接点１１８がアクティブ領域の上に形成される。ゲート接点１１４と同様に、ゲート延長接点１１８は、様々な実施態様において、自己整合接触プロセスを使用するよりも、複雑でない製造方法を用いて形成される。

【0020】

ゲート延長接点１１８は、ＧＥＭ１１６を水平方向のメタル０ １２０に接続する。ゲート延長接点１１８は、ゲート接点１１４またはゲート金属１１２に接続しない。ゲート延長接点１１８の１つまたは複数が、垂直構造１１０の１つと垂直に整合していることに留意されたい。したがって、実施態様では、１つまたは複数のゲート延長接点１１８がアクティブ領域の上に配置される。したがって、実施態様では、セルレイアウト１００の高さが低減され、これにより、スケーラビリティ及び金属トラックルーティングが改善される。

【0021】

ここで図２に移ると、非平面セルレイアウト１００の全体的なブロック図が示されており、これはセルレイアウトの上面図である。さらに、サイドＢからの同じセルレイアウトの断面図の全体的なブロック図が示されている。示されるように、サイドＢは、非平面セルレイアウト１００の下部にある。上述したレイアウト要素は、まったく同じ番号が付けられている。セルレイアウト１００のそれぞれは二次元の図として示されているが、図には三次元の要素が示されている。前述のように、垂直構造１１０のそれぞれは、垂直構造１１０が水平方向にルーティングされているにもかかわらず、三次元的に紙面の外に来るため、垂直であると見なされる。

【0022】

実施態様では、断面図で、ソース／ドレイン接点１３２は、ゲート延長接点１１８よりもさらに三次元的に紙面から出る。次に、ゲート延長接点１１８は、各ゲート接点１１４よりも紙面からさらに出る。ソース／ドレイン接点１３２と接触するメタル０ １２０は、ゲート延長接点１１８と接触するメタル０ １２０よりもさらに紙面から出ている。したがって、断面図の破線は、メタル０ １２０の２つの別々の水平方向のルートを隔てるために使用されている。破線の右側にあるメタル０ １２０は、破線の左側にあるメタル０ １２０よりもさらに紙面からさらに出ている。実施態様では、断面図において、ゲート延長接点１１８及び垂直構造１１０はそれぞれ、他方よりも紙面からさらに出てはいない。したがって、ゲート延長接点１１８は、断面図において垂直構造１１０と垂直に整合され、ゲート延長接点１１８は、アクティブ領域の上に配置される。

【0023】

ここで図３を参照すると、非平面デバイスのアクティブ領域内のゲート上の接点を備えたセルレイアウトを作成するための方法３００の全体的なブロック図が示されている。議論の目的のため、この実施態様におけるステップ（図４～図８におけるステップと共に）は、順番に示される。しかし、他の実施態様では、いくつかのステップは、示されるものと異なる順序で発生し、いくつかのステップは同時に行われ、いくつかのステップは他のステップと組み合わされ、いくつかのステップは行われない。

【0024】

１つまたは複数の非平面垂直導電性構造がシリコン基板上に形成される（ブロック３０２）。様々な実施態様では、非平面垂直導電性構造を使用して、トライゲートトランジスタ、フィン電界効果トランジスタ（ＦＥＴ）、ゲートオールアラウンド（ＧＡＡ）トランジスタなどの様々な非平面デバイスの１つを製造する。ゲート金属を、１つまたは複数の非平面垂直導電性構造の一部上に配置する（ブロック３０４）。ゲート接点を、金属ゲートの１つまたは複数の端部上に形成する（ブロック３０６）。様々な実装において、ゲート接点は、非平面垂直導電性構造の１つの上に形成されない。

【0025】

ゲート延長金属（ＧＥＭ）が、１つまたは複数のゲート接点上で金属ゲートの上方に配置される（ブロック３０８）。実施態様では、ＧＥＭの長さはゲート金属の長さと同じかそれより長くなる。別の実施態様では、ＧＥＭの長さはゲート金属の長さよりも短くなる。ゲート延長接点は、非平面垂直導電性構造の１つの上方に、またそれと整合して、ＧＥＭにある場所で形成される（ブロック３１０）。したがって、様々な実施態様では、ゲート延長接点がアクティブ領域の上に形成される。ローカル金属層が、ローカルルート及び電源接続を接続するために配置される（ブロック３１２）。例えば、メタルゼロ層を配置して、ゲート延長接点と接触させ、信号を他のビアにルーティングする。いくつかの実施態様では、セルレイアウトは、セルレイアウトライブラリの標準的なセルである。他の実施態様では、セルレイアウトはカスタム設計されたセルであり、標準のセルレイアウトライブラリとは別のものである。

【0026】

ここで図４を参照すると、非平面デバイスのアクティブ領域内のゲート上の接点を備えたセルレイアウトを作成するための方法４００の全体的なブロック図が示されている。領域は、シリコン基板上に形成された非平面垂直導電性構造上のゲート延長金属（ＧＥＭ）上の既存のゲート延長接点で選択される（ブロック４０２）。一例では、図２のセルレイアウト１００を再び簡単に参照すると、左から６列目の上部にあるゲート延長接点１１８を含む領域が選択されている。ローカル相互接続層が、選択された領域と、ゲート延長接点を含まないソース／ドレイン領域の間のＧＥＭの下方にある金属ゲートの一部と平行に延びるように配置される（ブロック４０４）。

【0027】

ソース／ドレイン接点が、ソース／ドレイン領域のローカル相互接続層にある場所で形成される（ブロック４０６）。図２のセルレイアウト１００を再び簡単に参照すると、ソース／ドレイン接点１３２は、左から６番目の列の上部のゲート延長接点１１８の右下に配置される。図２の断面図に示すように、各ローカル相互接続層１３０及びソース／ドレイン接点１３２は、２つのゲート金属と２つのゲート延長金属（ＧＥＭ）のそれぞれの間に配置される。ローカルルート及び電源接続を接続するためにローカル金属層が配置される（ブロック４０８）。いくつかの実施態様では、セルレイアウトは、セルレイアウトライブラリの標準的なセルである。他の実施態様では、セルレイアウトはカスタム設計されたセルであり、標準のセルレイアウトライブラリとは別のものである。

【0028】

ここで図５に移ると、非平面セルレイアウト１００の全体的なブロック図が示されており、これはセルレイアウトの上面図である。さらに、サイドＢからの同じセルレイアウトの断面図の全体的なブロック図が示されている。示されるように、サイドＢは、非平面セルレイアウト１００の下部にある。上述したレイアウト要素は、まったく同じ番号が付けられている。セルレイアウト１００及び５００のそれぞれは二次元の図として示されているが、図には三次元の要素が示されている。前述のように、垂直構造１１０のそれぞれは、垂直構造１１０が水平方向にルーティングされているにもかかわらず、三次元的に紙面の外に来るため、垂直であると見なされる。さらに、実施態様では、断面図で、ソース／ドレイン接点１３２は、ゲート延長接点１１８よりもさらに三次元的に紙面から出る。次に、ゲート延長接点１１８は、各ゲート接点１１４よりも紙面からさらに出る。

【0029】

前述のように、ソース／ドレイン接点１３２と接触するメタル０ １２０は、ゲート延長接点１１８と接触するメタル０ １２０よりもさらに紙面からさらに出ている。したがって、断面図の破線は、メタル０ １２０の２つの別々の水平方向のルートを隔てるために使用されている。破線の右側にあるメタル０ １２０は、破線の左側にあるメタル０ １２０よりもさらに紙面からさらに出ている。実施態様では、断面図において、ゲート延長接点１１８及び垂直構造１１０はそれぞれ、他方よりも紙面からさらに出てはいない。したがって、ゲート延長接点１１８は、断面図において垂直構造１１０と垂直に整合され、ゲート延長接点１１８は、アクティブ領域の上に配置される。

【0030】

示されるように、ローカル相互接続層１３０は、ソース／ドレイン領域（エリア）１４２上に形成される。様々な実施態様で、ソース／ドレインエリア１４２は、注入プロセスによって形成される。図示の実施態様では、断面図のゲート金属１１２のそれぞれは、隔離されたスペーサー１５０によって囲まれている。同様に、ＧＥＭ１１６のそれぞれは、隔離されたスペーサー１５２によって囲まれている。いくつかの実施態様では、隔離されたスペーサー１５０及び１５２のそれぞれは、同じ材料を含む。他の実施態様では、隔離されたスペーサー１５０及び１５２のそれぞれは、異なる材料を含む。実施態様では、隔離されたスペーサー１５０及び１５２の１つまたは複数に使用される材料は、窒化ケイ素である。

【0031】

実施態様では、ゲート金属１１２は、隔離されたスペーサー１５０の上部に達する高さで配置される。隔離されたスペーサーは、ゲート金属１１２上に形成され、２つの材料は、ゲート金属１１２の最終的な高さ付近までエッチングされる。より隔離されたスペーサー１５０がゲート金属１１２の上部に配置され、続いてエッチング及び研磨される。例えば、ＳｉＮ堆積及び化学機械平坦化（ＣＭＰ）ステップが使用される。ゲート接点１１４がＧＥＭ１１６及びゲート１１２と物理的に接続するように、ゲート接点１１４用の隔離されたスペーサー１５０に領域がエッチングされる。次に、テトラエチルオルトシリケート（ＴＥＯＳ）または他の酸化物堆積が起こり、続いてＧＥＭ１１６に対しトレンチが形成される。別の実施態様では、隔離されたスペーサー１５０は、ゲート金属１１２上に堆積され、続いてＴＥＯＳ堆積などの酸化物堆積された後、パターン化及びエッチングされる。その後、ＧＥＭ１１６のトレンチが形成され、最終的なビアエッチングが形成される。

【0032】

セルレイアウト５００は、ソース／ドレイン接点１３２がＧＥＭ１１６及びメタル０層１２０によって二重に自己整合されている状態を示す。メタル０層１２０は、ソース／ドレイン接点１３２を紙面の内外へと自己整合する。ＧＥＭ１１６の隔離されたスペーサー１５２は、ソース／ドレイン接点１３２を自己整合する。ＧＥＭ１１６が不整合である場合、ゲートミール１１２上の隔離されたスペーサー１５０は、ソース／ドレイン接点１３２をローカル相互接続層１３０に対して自己整合する。

【0033】

ここで図６に移ると、非平面セルレイアウト１００の全体的なブロック図が示されており、これはセルレイアウトの上面図である。さらに、サイドＢからの同じセルレイアウトの断面図の全体的なブロック図が示されている。示されるように、サイドＢは、非平面セルレイアウト１００の下部にある。上述したレイアウト要素は、まったく同じ番号が付けられている。図示の実施態様では、隔離されたスペーサー１５４は、断面図に示されるように、ゲート金属１１２に下がって到達する。隔離されたスペーサー１５４は、さらなる整合及びさらなる隔離をもたらす。いくつかの実施態様では、隔離されたスペーサー１５０及び１５４のそれぞれは、同じ材料を含む。他の実施態様では、隔離されたスペーサー１５０及び１５４のそれぞれは、異なる材料を含む。

【0034】

ここで図７を参照すると、非平面デバイスのアクティブ領域のゲート上の接点を備えたセルレイアウトを作成するための方法７００の全体的なブロック図が示されている。ゲート金属は、１つまたは複数の非平面垂直導電性構造の一部に配置される（ブロック７０２）。隔離スペーサーは、ゲート金属の両側に配置される（ブロック７０４）。隔離スペーサーは、ゲート金属の上部に配置される（ブロック７０６）。ローカル相互接続層は、ゲート金属のサイドスペーサーの間の金属ゲートの一部と平行に延びるように配置される（ブロック７０８）。

【0035】

ゲート延長金属（ＧＥＭ）が、１つまたは複数のゲート接点上で金属ゲートの上に配置される（ブロック７１０）。隔離スペーサーは、ＧＥＭの両側に配置される（ブロック７１２）。隔離スペーサーは、ＧＥＭの上部に配置される（ブロック７１４）。ソース／ドレイン接点は、ソース／ドレイン領域のローカル相互接続層にある場所で形成される（ブロック７１６）。ローカル金属層が、ローカルルート及び電源接続を接続するために配置される（ブロック７１８）。一部の実施態様では、セルレイアウトは、セルレイアウトライブラリの標準的なセルである。他の実施態様では、セルレイアウトはカスタム設計されたセルであり、標準のセルレイアウトライブラリとは別のものである。

【0036】

上記に説明された実施態様の１つ以上はソフトウェアを含むことを留意されたい。係る実施態様では、方法及び／または機構を実施するプログラム命令が、コンピュータ可読媒体に伝えられる、またはそれに記憶される。プログラム命令を記憶するように構成されている多くの種類の媒体が利用可能であり、ハードディスク、フロッピーディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラム可能ＲＯＭ（ＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、及び揮発性ストレージまたは不揮発性ストレージの様々な他の形態を含む。一般的に、コンピュータアクセス可能記憶媒体は、命令及び／またはデータをコンピュータに提供するために使用中にコンピュータによりアクセス可能である任意のストレージメディアを含む。例えば、コンピュータアクセス可能記憶媒体は、磁気または光学媒体、例えば、ディスク（固定もしくは取り外し可能）、テープ、またはＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、もしくはＢｌｕ－Ｒａｙなどの記憶媒体を含む。記憶媒体は、ＲＡＭ（例えば、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低出力ＤＤＲ（ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ、ユニバーサルシリアルバス（ＵＳＢ）インタフェース等の周辺インタフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等の揮発性または不揮発性のメモリ媒体をさらに含む。記憶媒体は、ネットワーク及び／または無線リンク等の通信媒体を介してアクセス可能な記憶媒体だけではなく、微小電気機械システム（ＭＥＭＳ）も含む。

【0037】

加えて、様々な実施態様では、プログラム命令は、Ｃ言語等の高水準プログラミング言語、またはＶｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（ＨＤＬ）、またはＧＤＳ ＩＩストリーム形式（ＧＤＳＩＩ）等のデータベース形式における、ハードウェア機能の行動レベル記述またはレジスタ転送レベル（ＲＴＬ）記述を含む。いくつかの場合、記述は、合成ツールによって読み取られ、当該合成ツールは、記述を合成し、合成ライブラリからゲートのリストを含むネットリストを作る。ネットリストは、ゲートのセットを含み、当該ゲートのセットは、また、本システムを含むハードウェアの機能性を表す。次に、当該ネットリストは、マスクに適用される幾何学的形状を記述するデータセットを作るように配置され、経路設定される。次に、当該マスクは、様々な半導体製作ステップで使用され、本システムに対応する半導体回路または複数の半導体回路を作る。代替として、コンピュータアクセス可能記憶媒体の命令は、要望通り、ネットリスト（合成ライブラリを伴う、またはそれを伴わない）またはデータセットである。加えて、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）、及びＭｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）などの係るベンダから入手可能なハードウェアベース型エミュレータによるエミュレーションの目的のために利用される。

【0038】

上記の実施態様がかなり詳細に説明されているが、いったん上記の開示を十分に理解すると、多くの変形例及び修正が当業者に明らかになる。以下の特許請求の範囲は、すべてのそのような変形及び修正を包含すると解釈されることが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】