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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-10-16
(45)【発行日】2024-10-24
(54)【発明の名称】マイクロホン信号変換モジュール及びマイクロホンモジュール
(51)【国際特許分類】
H04R 3/00 20060101AFI20241017BHJP
【ＦＩ】
H04R3/00 320
【請求項の数】
8
(21)【出願番号】P 2024531384
(86)(22)【出願日】2023-06-29
(86)【国際出願番号】 JP2023024235
【審査請求日】2024-05-24
【早期審査対象出願】
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110001896
【氏名又は名称】弁理士法人朝日奈特許事務所
(72)【発明者】
【氏名】本木 直幸
【審査官】渡邊 正宏
(56)【参考文献】
【文献】特表２０１５－５３００２４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０１５７０１７（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｆ １／００－ ３／４５
Ｈ０３Ｆ ３／５０－ ３／５２
Ｈ０３Ｆ ３／６２－ ３／６４
Ｈ０３Ｆ ３／６８－ ３／７２
Ｈ０３Ｇ １／００－ ３／３４
Ｈ０４Ｒ ３／００－ ３／１４
Ｈ０４Ｒ ２５／００－２５／０４
(57)【特許請求の範囲】
【請求項1】
トランスデューサから入力される第１アナログ信号について第１ゲインでレベル変換を行って、前記レベル変換によって得られる第２アナログ信号を出力するバッファ回路と、前記第２アナログ信号のレベルを第２ゲインでディジタル値に変換するアナログ－ディジタル変換回路と、
前記第１ゲイン及び前記第２ゲインを制御する制御回路と、
を備える、マイクロホン信号変換モジュールであって、
前記第２アナログ信号が前記制御回路に入力され、
前記制御回路は、前記第２アナログ信号のレベルに基づいて、前記第１ゲイン及び前記第２ゲインそれぞれの大きさを互いに反対方向へと制御するように構成されており、
前記制御回路は、
前記第２アナログ信号のレベルを所定の上限閾値及び所定の下限閾値と比較する比較回路と、
前記第２アナログ信号のレベルと前記第２アナログ信号の最大振幅の中点電位との大小関係の反転を検出する検出器と、
前記比較回路によって前記第２アナログ信号のレベルが前記下限閾値から前記上限閾値までの範囲外であることが検出されるとインクリメントされ、前記検出器によって前記反転が検出されるとデクリメントされるカウンタと、
を含み、
前記制御回路は、前記カウンタのカウント値に応じて前記第１ゲイン及び前記第２ゲインを制御するように構成されている、マイクロホン信号変換モジュール。
【請求項2】
前記バッファ回路は、前記第１アナログ信号を受ける反転入力端子を有する演算増幅器と、
前記演算増幅器の出力端子と前記反転入力端子との間に配置されている複数のキャパシタと、
前記複数のキャパシタの一部と前記反転入力端子とを接続又は分離するスイッチと、
を含み、
前記制御回路は、前記スイッチを開閉することによって前記第１ゲインを制御するように構成されている、請求項１記載のマイクロホン信号変換モジュール。
【請求項3】
前記複数のキャパシタの前記一部は、前記スイッチによって前記反転入力端子と分離されるときに放電するように構成されている、請求項２記載のマイクロホン信号変換モジュール。
【請求項4】
前記バッファ回路は、容量型トランスデューサから送られる前記第１アナログ信号を受ける入力端子を有する非反転バッファと、
前記入力端子と所定の定電位との間にそれぞれ配置される複数のキャパシタと、
前記複数のキャパシタそれぞれと前記入力端子とを接続又は分離するスイッチと、
を含み、
前記制御回路は、前記スイッチを開閉することによって前記第１ゲインを制御するように構成されている、請求項１記載のマイクロホン信号変換モジュール。
【請求項5】
前記複数のキャパシタは、前記スイッチによって前記入力端子と分離されるときに放電するように構成されている、請求項４記載のマイクロホン信号変換モジュール。
【請求項6】
前記制御回路は、さらに、前記検出器による前記反転の検出から所定の時間が経過するとパルスを出力するパルス発生回路を含み、前記カウンタは前記パルスが出力されるたびに前記カウント値をデクリメントするように構成されている、請求項１記載のマイクロホン信号変換モジュール。
【請求項7】
トランスデューサから入力される第１アナログ信号について第１ゲインでレベル変換を行って、前記レベル変換によって得られる第２アナログ信号を出力するバッファ回路と、前記第２アナログ信号のレベルを第２ゲインでディジタル値に変換するアナログ－ディジタル変換回路と、
前記第１ゲイン及び前記第２ゲインを制御する制御回路と、
を備える、マイクロホン信号変換モジュールであって、
前記第２アナログ信号が前記制御回路に入力され、
前記制御回路は、前記第２アナログ信号のレベルに基づいて、前記第１ゲイン及び前記第２ゲインそれぞれの大きさを互いに反対方向へと制御するように構成されており、
前記アナログ－ディジタル変換回路は、ディジタル－アナログ変換器によって構成される帰還回路を有するデルタシグマ型アナログ－ディジタル変換回路であり、
前記制御回路は、前記帰還回路の帰還量を増減させることによって前記第２ゲインを制御するように構成されており、
前記アナログ－ディジタル変換回路は、さらに、前記バッファ回路に接続されるトランスデューサのキャパシタンスと、前記バッファ回路の入力キャパシタンスとの比率に応じて設定される帰還量を有する第２の帰還回路を含んでいる、マイクロホン信号変換モジュール。
【請求項8】
請求項１～７のいずれか１項に記載のマイクロホン信号変換モジュールと、前記第１アナログ信号を発生させるＭＥＭＳトランスデューサと、
を含むマイクロホンモジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マイクロホン信号変換モジュール及びマイクロホンモジュールに関する。
【背景技術】
【0002】
従来、各種のエネルギーを異種のエネルギーに変換するトランスデューサが、産業用や民生用などの用途を問わず広く用いられている。このようなトランスデューサの一態様としてマイクロホンが存在する。近年の自然言語処理技術や音声認識技術の飛躍的な進歩に伴う対話型機器の発展に伴って、マイクロホン機器の有用性及びマイクロホンの需要が増大している。マイクロホンとして機能するトランスデューサは、音を感知してアナログの電気信号に変換する。そのため、多くの用途においてマイクロホンが生成する電気信号は、例えば特許文献１に示されるマイクロホン装置のように、ディジタル信号に変換されてマイコンなどの信号処理装置に入力される。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００４－１２０３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
音声信号のようなアナログの電気信号をディジタル信号に変換する特許文献１に開示されるような装置では、マイクロホンなどから入力される電気信号が、その変換の前に、アナログ－ディジタル変換器（ＡＤ変換器）に適したレベルに増幅される。このようなアナログ信号のレベルや形態などの変換を行う電子モジュールには、マイクロホンで感知された信号が変換誤差などのノイズに埋没しないように、十分な信号雑音比（ＳＮ比）の確保が求められる。
【0005】
一方、例えばＭＥＭＳ（Micro Electro Mechanical Systems）マイクのような、小型のトランスデューサの信号の増幅及び変換などを行う電子モジュールには、しばしば、低電圧且つ低消費電流での動作が求められる。また、マイクロホンを備える各種機器に対する継続的な小型化の要求に応えるべく、マイクロホン用の電子モジュール自体に対する小型化の要求も恒常的に存在する。このようなマイクロホンからの信号の増幅や変換などを行う、低電圧、低消費電流、及び小型の電子モジュールでは、十分なＳＮ比の確保が理論上困難なことがある。
【0006】
ＳＮ比を向上させる一つの手段として、例えば図８Ａに示すようなマイクアンプ９００では、ＡＤ変換器９１０の前段の増幅器（プリアンプ）９０１の利得を大きくすることが考えられる。ＡＤ変換器９１０は、一般的なデルタシグマ型ＡＤ変換器であり、減算器９０２と、積分器９０３と、量子化器９０４と、１ビットのＤＡ変換器９０５と、を含んでいる。
【0007】
プリアンプ９０１の利得を大きくすることによって、ＡＤ変換器９１０に入力する信号を大きくして見かけ上のＳＮ比を大きくすることができる。しかし、そのようにプリアンプ９０１の利得が大きくされると、入力信号Ｖｉの振幅が大きいときには、出力信号Ｖｏが、図８Ｂに示される信号Ｖｏａのように飽和してしまうことがある。なお、図８Ｂに示される信号Ｖｏａは、ＡＤ変換器９１０の出力信号Ｖｏを適切なローパスフィルタに通すことによって得られるアナログ信号である（以下で順次参照される図６Ａ、図９、及び、図１０それぞれに示される出力信号Ｓｏ及び出力信号Ｖｏａも、同様に、ローパスフィルタ通過後の出力信号である）。
【0008】
すなわち、図８Ｂにおいて、ＡＤ変換器９１０に入力される信号Ｖｉａが、入力信号Ｖｉの振幅の極値付近（図８ＢのＰ部内）で飽和している。その結果、デルタシグマ型のＡＤ変換器９１０において適切な変換動作が行われず、信号Ｖｏａが入力信号Ｖｉを再現できていない。このように、ＳＮ比の向上の為にＡＤ変換器の前段の増幅器の利得を単に大きくするとダイナミックレンジが低下することがある。従って、マイクロホン信号を扱う電子モジュールには、ＳＮ比及びダイナミックレンジの両方において、求められる性能を十分に備えることが難しい、という問題がある。
【0009】
本発明は、このような問題に鑑み、ダイナミックレンジを犠牲にすることなく、しかも良好なＳＮ比で、トランスデューサからのアナログ信号のディジタル値への変換を可能にすることを目的とする。
【課題を解決するための手段】
【0010】
本発明の一実施形態のマイクロホン信号変換モジュールは、トランスデューサから入力される第１アナログ信号について第１ゲインでレベル変換を行って、前記レベル変換によって得られる第２アナログ信号を出力するバッファ回路と、前記第２アナログ信号のレベルを第２ゲインでディジタル値に変換するアナログ－ディジタル変換回路と、前記第１ゲイン及び前記第２ゲインを制御する制御回路と、を備える。前記第２アナログ信号が前記制御回路に入力され、前記制御回路は、前記第２アナログ信号のレベルに基づいて、前記第１ゲイン及び前記第２ゲインそれぞれの大きさを互いに反対方向へと制御するように構成されている。
【0011】
本発明の一実施形態のマイクロホンモジュールは、上記マイクロホン信号変換モジュールと、前記第１アナログ信号を発生させるＭＥＭＳトランスデューサと、を含んでいる。
【発明の効果】
【0012】
本発明のマイクロホン信号変換モジュール及びマイクロホンモジュールによれば、トランスデューサからのアナログ信号を、ダイナミックレンジを犠牲にすることなく、良好なＳＮ比でディジタル値に変換することができる。
【図面の簡単な説明】
【0013】
【図1】本発明の一実施形態のマイクロホン信号変換モジュール及びマイクロホンモジュールの一例を概略的に示すブロック図である。
【図2A】本発明の一実施形態におけるバッファ回路の一例を示す回路図である。
【図3A】本発明の一実施形態におけるバッファ回路の他の例を示す回路図である。
【図4】本発明の一実施形態における制御回路の一例を示すブロック図である。
【図5A】本発明の一実施形態におけるＡＤ変換回路の一例を示すブロック図である。
【図6A】本発明の一実施形態のマイクロホン信号変換モジュールにおける各信号波形の一例を示す図である。
【図7】本発明の一実施形態におけるＡＤ変換回路の他の例を示すブロック図である。
【図8A】従来のマイクアンプの一例を示す回路図である。
【図9】従来のマイクアンプにおいてプリアンプの利得の増減がディジタル処理で補われるときの各部の信号波形の一例を示す図である。
【図10】従来のマイクアンプにおいてプリアンプの利得の増減がディジタル処理で補われるときの各部の信号波形の他の例を示す図である。
【図11A】実施形態のマイクロホン信号変換モジュールのバッファ回路に対する比較例を示す回路図である。
【発明を実施するための形態】
【0014】
図面を参照しながら、本発明のマイクロホン信号変換モジュール及びマイクロホンモジュールの実施形態を説明する。なお、以下に説明される実施形態は、本発明のマイクロホン信号変換モジュール及びマイクロホンモジュールが取り得る態様のうちの幾つかを示しているに過ぎない。本発明のマイクロホン信号変換モジュール及びマイクロホンモジュールは、以下に説明される実施形態に限定されない。
【0015】
＜全体構成及び作用＞
図１には、一実施形態のマイクロホン信号変換モジュールの一例であるマイクロホン信号変換モジュール１、及び、一実施形態のマイクロホンモジュールの一例であって、マイクロホン信号変換モジュール１を含むマイクロホンモジュール１０が示されている。なお、以下に説明される実施形態のマイクロホン信号変換モジュールは、単に「マイク信号モジュール」とも称される。
図１には、一実施形態のマイクロホン信号変換モジュールの一例であるマイクロホン信号変換モジュール１、及び、一実施形態のマイクロホンモジュールの一例であって、マイクロホン信号変換モジュール１を含むマイクロホンモジュール１０が示されている。なお、以下に説明される実施形態のマイクロホン信号変換モジュールは、単に「マイク信号モジュール」とも称される。
【0016】
図１に示されるように、本実施形態のマイク信号モジュール１は、アナログ信号のレベル変換を行って出力するバッファ回路２と、アナログ信号のレベルをディジタル値に変換するアナログ－ディジタル変換回路（ＡＤ変換回路）３と、制御回路４と、を備えている。また、図１の例において実施形態のマイクロホンモジュール１０は、マイク信号モジュール１とマイクロホン１１と、を含んでいる。
【0017】
図１のマイク信号モジュール１は、さらに、定電圧源５及び出力バッファ６を備えている。定電圧源５は、マイクロホン１１を動作させるバイアス電圧として定電圧Ｖｃを生成してマイクロホン１１に提供する。定電圧源５は、一例として、低ドロップアウト（ＬＤＯ）レギュレータなどのリニアレギュレータや、スイッチングレギュレータなどで構成される。出力バッファ６には、ＡＤ変換回路３からディジタル信号Ｓｄ１が入力される。出力バッファ６は、ディジタル信号Ｓｄ１を、マイク信号モジュール１の出力端子Ｓｏｕｔに接続される外部機器（図示せず）に求められる出力インピーダンス及び駆動能力で出力する。出力バッファ６は、例えば、非反転型のインバータや、トランジスタの複合回路によって構成される。
【0018】
バッファ回路２は、マイクロホン１１から入力される第１アナログ信号Ｓａ１について第１ゲインＧ１でレベル変換を行って、そのレベル変換によって得られる第２アナログ信号Ｓａ２を出力する。ＡＤ変換回路３は、第２アナログ信号Ｓａ２のレベルを第２ゲインＧ２でディジタル値に変換して、その変換後の信号であるディジタル信号Ｓｄ１を出力する。制御回路４には、バッファ回路２から第２アナログ信号Ｓａ２が入力される。制御回路４は、第２アナログ信号Ｓａ２のレベルに基づいて制御信号Ｓｃ１、Ｓｃ２を出力することによって、バッファ回路２の第１ゲインＧ１及びＡＤ変換回路３の第２ゲインＧ２を制御する。すなわち、バッファ回路２は、第１ゲインＧ１の制御、すなわち調整が、バッファ回路２の外部から可能なように構成されている。そして、ＡＤ変換回路３は、第２ゲインＧ２の制御、すなわち調整が、ＡＤ変換回路３の外部から可能なように構成されている。
【0019】
なお、バッファ回路２の第１ゲインＧ１は、一般に用いられている通り、入力信号のレベル（絶対値）に対する、その入力信号に基づいて出力される出力信号のレベル（絶対値）の比率である。一方、ＡＤ変換回路３の第２ゲインＧ２は、入力されるアナログ信号のレベルの単位変化量に対して適用される出力のディジタル値の変化量を示している。例えば第２ゲインＧ２が０ｄＢである場合、ＡＤ変換回路３の出力信号をアナログ信号に変換することによって、ＡＤ変換回路３に入力されるアナログ信号の電圧振幅の１倍の電圧振幅を有するアナログ信号が得られる。他の例において第２ゲインＧ２が２０ｄＢである場合、ＡＤ変換回路３の出力信号を同様にアナログ信号に変換することによって入力アナログ信号の電圧振幅の１０倍の電圧振幅のアナログ信号が得られる。
【0020】
制御回路４は、具体的には、第２アナログ信号Ｓａ２のレベルに基づいて、第１ゲインＧ１及び第２ゲインＧ２それぞれの大きさを互いに反対方向へと制御するように構成されている。すなわち、制御回路４は、第２アナログ信号Ｓａ２のレベルに基づいて、第１ゲインＧ１を大きくするときには、第２ゲインＧ２を小さくし、一方、第１ゲインＧ１を小さくするときには、第２ゲインＧ２を大きくする。そのように第１ゲインＧ１及び第２ゲインＧ２を制御することによって、マイク信号モジュール１の入力信号に対する出力信号のリニアリティを一定に保つことができる。
【0021】
このように構成される制御回路４を含む実施形態のマイク信号モジュール１では、一例として、デフォルト状態（基本状態、初期状態、又は工場出荷状態）での第１ゲインＧ１が比較的大きな値に設定される。そうすることによって、入力信号（第１アナログ信号Ｓａ１）の振幅が小さいときでも第２アナログ信号Ｓａ２の振幅を大きくすることができる。従ってＳＮ比を高めることができる。なお、第２ゲインＧ２は、その比較的大きな第１ゲインＧ１に応じた比較的小さな値に設定される。従って、ＡＤ変換回路３の出力として、第１アナログ信号Ｓａ１のレベルに応じた大きさのディジタル信号Ｓｄ１が得られる。
【0022】
一方、第１アナログ信号Ｓａ１の振幅が、ある程度以上に大きく、そのためマイク信号モジュール１内で信号の飽和が生じるようなときには、制御回路４によって第１ゲインＧ１を小さくして第２アナログ信号Ｓａ２の振幅が小さくされる（圧縮される）。そうすることによって、マイク信号モジュール１内の信号の飽和を防止することができる。従ってダイナミックレンジの低下を回避することができる。
【0023】
そして、制御回路４は、このように第１ゲインＧ１を小さくするときには、第２ゲインＧ２を大きくする。すなわち、第２アナログ信号Ｓａ２からディジタル信号Ｓｄ１への変換において信号が伸長される。そのため、第１ゲインＧ１を小さくしたことによる出力信号（ディジタル信号Ｓｄ１）の減衰を補うことができる。従って、入力信号（第１アナログ信号Ｓａ１）の比較的大きな振幅を忠実に再現し得る出力信号（ディジタル信号Ｓｄ１）を得ることができる。すなわち、ダイナミックレンジの低下を防止、又は少なくとも抑制することができる。
【0024】
また、マイク信号モジュール１全体のゲイン（感度）を入力信号の小さい振幅から大きい振幅まで、一定に保つことができる。しかも、入力信号の振幅が小さいときでも、良好なＳＮ比を確保することができる。従って本実施形態によれば、ダイナミックレンジを犠牲にすることなく、マイクロホン１１のようなトランスデューサからのアナログ信号を、良好なＳＮ比でディジタル値に変換することができる。
【0025】
なお、本実施形態のマイク信号モジュール１は、マイクロホン１１に限らず、音を電気信号に変換し得る任意の方式及び構造のトランスデューサから入力信号（第１アナログ信号Ｓａ１）を受けることができる。すなわち、マイク信号モジュール１に入力信号を入力するトランスデューサは、マイクロホンとしての利用を意図されたものでなくてもよい。マイク信号モジュール１は、可聴領域に限らず任意の周波数における空気の振動を電気信号に変換し得る任意のトランスデューサからの信号を第１アナログ信号Ｓａ１として受けることができる。
【0026】
特に、マイク信号モジュール１には、ＭＥＭＳ技術を空気の振動の検出機構として用いたＭＥＭＳトランスデューサで生成された信号が、第１アナログ信号Ｓａ１として入力されてもよい。従って、図１の例におけるマイクロホン１１は、ＭＥＭＳマイクロホンであってもよい。同様に、実施形態のマイクロホンモジュール１０は、マイク信号モジュール１と、第１アナログ信号Ｓａ１を発生させるＭＥＭＳトランスデューサと、を含んでいてもよい。図１の例のマイクロホンモジュール１０が含むマイクロホン１１は、ＭＥＭＳマイクロホンであってもよい。ＭＥＭＳマイクロホンを含むことで、例えば小型、及び高耐熱性などの良好な性能を有するマイクロホンモジュール１０が得られると考えられる。
【0027】
以下、バッファ回路２、制御回路４、及びＡＤ変換回路３、それぞれの一例及び一部の変形例を説明する。なお、以下に説明される各回路の構成は、それぞれの回路の単なる例に過ぎず、各回路の構成は以下に説明される構成に限定されない。
【0028】
＜バッファ回路の一例（反転型）＞
図２Ａには、本実施形態のマイク信号モジュールのバッファ回路２が取り得る構成の一例が示されている。図２Ａに示されるように、バッファ回路２は、演算増幅器２１と、複数のキャパシタ（キャパシタ２２及びキャパシタ２３）と、を含んでいる。演算増幅器２１は、マイクロホン１１のようなトランスデューサからの第１アナログ信号Ｓａ１を受ける反転入力端子と、参照電位Ｖｒｅｆが印加される非反転入力端子とを有している。キャパシタ２２及びキャパシタ２３は、互いに並列に、演算増幅器２１の出力端子と反転入力端子との間に配置されている。図２Ａにおいてキャパシタ２２のキャパシタンスは固定であり、一方、キャパシタ２３は、キャパシタンスの調整が可能な可変容量キャパシタである。
図２Ａには、本実施形態のマイク信号モジュールのバッファ回路２が取り得る構成の一例が示されている。図２Ａに示されるように、バッファ回路２は、演算増幅器２１と、複数のキャパシタ（キャパシタ２２及びキャパシタ２３）と、を含んでいる。演算増幅器２１は、マイクロホン１１のようなトランスデューサからの第１アナログ信号Ｓａ１を受ける反転入力端子と、参照電位Ｖｒｅｆが印加される非反転入力端子とを有している。キャパシタ２２及びキャパシタ２３は、互いに並列に、演算増幅器２１の出力端子と反転入力端子との間に配置されている。図２Ａにおいてキャパシタ２２のキャパシタンスは固定であり、一方、キャパシタ２３は、キャパシタンスの調整が可能な可変容量キャパシタである。
【0029】
参照電位Ｖｒｅｆは、例えば図１の定電圧源５とは別の電圧源（図示せず）によって定電圧Ｖｃとは独立して生成される。参照電位Ｖｒｅｆは、例えば、第１アナログ信号Ｓａ１の最大振幅の中点電位、又は、演算増幅器２１の正負電源間（単電源の場合は電源とグランドとの間）の中点の電位であり得る。
【0030】
マイクロホン１１は、容量型ＭＥＭＳマイクロホンのような容量型のトランスデューサの場合、固有のキャパシタンスを有している。従って、第１アナログ信号Ｓａ１の交流成分に対するバッファ回路２の第１ゲインＧ１は、次の（式１）で表される。
Ｇ１＝Ｃ１１／（Ｃ２２＋Ｃ２３） （式１）
ここでＣ１１、Ｃ２２、Ｃ２３は、それぞれ、マイクロホン１１、キャパシタ２２、キャパシタ２３のキャパシタンスである。従って、制御回路４（図１参照）は、キャパシタ２３のキャパシタンスを調整することによって、第１ゲインＧ１を調整することができる。
Ｇ１＝Ｃ１１／（Ｃ２２＋Ｃ２３） （式１）
ここでＣ１１、Ｃ２２、Ｃ２３は、それぞれ、マイクロホン１１、キャパシタ２２、キャパシタ２３のキャパシタンスである。従って、制御回路４（図１参照）は、キャパシタ２３のキャパシタンスを調整することによって、第１ゲインＧ１を調整することができる。
【0031】
図２Ｂには、図２Ａのバッファ回路２の一例のさらに具体的な構成の例が示されている。図２Ｂは、キャパシタンスの調整が可能なキャパシタ２３をさらに具体化して示している。図２Ｂに示されるように、キャパシタ２３は、キャパシタ２３１、２３２、２３３、・・・２３ｎまでの複数の第１ゲインＧ１調整用のキャパシタによって構成されている。このようにバッファ回路２は、演算増幅器２１の出力端子と反転入力端子との間に配置されている複数のキャパシタを含んでいる。
【0032】
さらに、バッファ回路２は、複数のスイッチ２４及び複数のスイッチ２５を含んでいる。各スイッチ２５は、演算増幅器２１の出力端子と反転入力端子との間の複数のキャパシタの一部であるキャパシタ２３１～２３ｎいずれかの一端と演算増幅器２１の反転入力端子との間に配置されている。各スイッチ２５は、各スイッチ２５が接続されているキャパシタ２３１～２３ｎのいずれかと演算増幅器２１の反転入力端子とを接続又は分離する。一方、各スイッチ２４は、キャパシタ２３１～２３ｎのいずれかと並列に接続されている。各スイッチ２４が閉じることによって、キャパシタ２３１～２３ｎのうちの、閉じているスイッチ２４と並列に接続されているキャパシタが放電する。
【0033】
図２Ｂのように構成されているバッファ回路２では、所望の数のスイッチ２５を閉じることによって、キャパシタ２２とキャパシタ２３の合成キャパシタンスを調整することができる。すなわち、第１ゲインＧ１を調整することができる。上記の（式１）によれば、スイッチ２５を閉じることによって、スイッチ２５を介して演算増幅器２１に接続されるキャパシタンス２３１～２３ｎを多くして第１ゲインＧ１を小さくすることができる。従って、制御回路４は、スイッチ２５を開閉することによって第１ゲインＧ１を制御するように構成されていてもよい。制御回路４（図１参照）は、例えば第１アナログ信号Ｓａ１の振幅が大きいときには、スイッチ２５を閉じることによって、第２アナログ信号Ｓａ２を減衰させることができる。
【0034】
また、図２Ｂの例では、スイッチ２４を閉じることによって、キャパシタ２３１～２３ｎのうちの、第１ゲインＧ１の調整に寄与していない、すなわち、スイッチ２５を介して演算増幅器２１に接続されていないキャパシタを放電させることができる。制御回路４は、スイッチ２４を閉じることによって、キャパシタ２３を構成する各キャパシタのうちの、第１ゲインＧ１の設定に寄与していないキャパシタを放電させるように構成される。
【0035】
キャパシタ２３１～２３ｎは、好ましくは、上記の通り、スイッチ２５によって演算増幅器２１の反転入力端子と分離されるときに放電するように構成される。このようにキャパシタ２３１～２３ｎを放電しておくことで、それら分離されているキャパシタを演算増幅器２１に接続して第１ゲインＧ１を切り替えるときに、演算増幅器２１の入出力端子間に蓄えられている電荷量が正しく維持される。そのため、理論的には第１ゲインＧ１の切り替えに起因する第２アナログ信号Ｓａ２のＤＣオフセットが生じない。従って、第１アナログ信号Ｓａ１のゼロクロス時（又は中点電位クロス時）でなくても、第１ゲインＧ１を切り替えることができる。
【0036】
前述したように、第２アナログ信号Ｓａ２を減衰させるときには、スイッチ２５が閉じられる。一方、スイッチ２５が全て開放され、スイッチ２４が全て閉じられている状態が、マイク信号モジュールのデフォルト状態であってよい。そのようにスイッチ２５が全て開放されている状態では、上記（式１）から明らかなように、第１ゲインＧ１は、キャパシタ２２のキャパシタンスとマイクロホン１１のキャパシタンスとの比率によって決定される。このデフォルト状態に限らず第１ゲインＧ１は、（式１）が示すようにマイクロホン１１のようなトランスデューサのキャパシタンスに依存する。
【0037】
しかし、スイッチ２５を閉じることによる第１ゲインＧ１の変化量（例えば一つのスイッチ２５を閉じることによる第２アナログ信号Ｓａ２の減衰量）は、上記（式１）の分母にあるＣ２２とＣ２３との比率で決定される。すなわちキャパシタ２３のキャパシタンスの調整による第１ゲインＧ１の減衰率∂Ｇ１は、次の（式２）で表される。
∂Ｇ１＝１＋（Ｃ２２／Ｃ２３） （式２）
一例として実施形態のマイク信号モジュールが半導体基板上で構成される場合、キャパシタ２２及びキャパシタ２３は半導体基板上に形成される。そのような場合、キャパシタ２２のキャパシタンスと、キャパシタ２３１～２３ｎそれぞれのキャパシタンスとの比率を正確に作り込むことは比較的容易である。そのため、スイッチ２５を閉じることによる第１ゲインＧ１の変化量を正しく構成することは比較的容易なことがある。
∂Ｇ１＝１＋（Ｃ２２／Ｃ２３） （式２）
一例として実施形態のマイク信号モジュールが半導体基板上で構成される場合、キャパシタ２２及びキャパシタ２３は半導体基板上に形成される。そのような場合、キャパシタ２２のキャパシタンスと、キャパシタ２３１～２３ｎそれぞれのキャパシタンスとの比率を正確に作り込むことは比較的容易である。そのため、スイッチ２５を閉じることによる第１ゲインＧ１の変化量を正しく構成することは比較的容易なことがある。
【0038】
従って、第２ゲインＧ２を決定する素子も、キャパシタ２２、２３と同様に半導体基板上で構成することによって、マイクロホン１１のキャパシタンスがばらついても、マイク信号モジュールの良好なリニアリティを容易に確保できることがある。このように、図２Ａ及び図２Ｂに例示の反転型のバッファ回路２では、第１ゲインＧ１はマイクロホン１１のようなトランスデューサのキャパシタンスのばらつきに依存する。しかし、各ゲインの制御を伴うマイク信号モジュールの信号変換におけるリニアリティの確保は、比較的容易であると考えられる。なお、トランスデューサのキャパシタンスのばらつきによる第１ゲインＧ１の変動は、従来から行われている調整方法で補償可能である。
【0039】
＜バッファ回路の他の例（正転型）＞
図３Ａには、本実施形態のマイク信号モジュールのバッファ回路２が取り得る構成の他の例が示されている。図３Ａに示される例では、バッファ回路２は、非反転バッファ２６と、キャパシタ２７と、を含んでいる。非反転バッファ２６は、マイクロホン１１から送られる第１アナログ信号Ｓａ１を受ける入力端子を有している。非反転バッファ２６は、一例として、ボルテージフォロワを構成するように反転入力端子と出力端子とが接続された演算増幅器である。その演算増幅器の非反転入力端子が、図３Ａの非反転バッファ２６の入力端子であってもよい。図３Ａの例においてマイクロホン１１は、容量型ＭＥＭＳマイクロホンのような容量型トランスデューサである。キャパシタ２７は、非反転バッファ２６の入力端子と所定の定電位である参照電位Ｖｒｅｆとの間に配置されている。キャパシタ２７は、キャパシタンスの調整が可能な可変容量キャパシタである。
図３Ａには、本実施形態のマイク信号モジュールのバッファ回路２が取り得る構成の他の例が示されている。図３Ａに示される例では、バッファ回路２は、非反転バッファ２６と、キャパシタ２７と、を含んでいる。非反転バッファ２６は、マイクロホン１１から送られる第１アナログ信号Ｓａ１を受ける入力端子を有している。非反転バッファ２６は、一例として、ボルテージフォロワを構成するように反転入力端子と出力端子とが接続された演算増幅器である。その演算増幅器の非反転入力端子が、図３Ａの非反転バッファ２６の入力端子であってもよい。図３Ａの例においてマイクロホン１１は、容量型ＭＥＭＳマイクロホンのような容量型トランスデューサである。キャパシタ２７は、非反転バッファ２６の入力端子と所定の定電位である参照電位Ｖｒｅｆとの間に配置されている。キャパシタ２７は、キャパシタンスの調整が可能な可変容量キャパシタである。
【0040】
参照電位Ｖｒｅｆは、例えば図１の定電圧源５とは別の電圧源（図示せず）によって定電圧Ｖｃとは独立して生成される。参照電位Ｖｒｅｆは、例えば、第１アナログ信号Ｓａ１の最大振幅の中点電位、又は、演算増幅器２１の正負電源間（単電源の場合は電源とグランドとの間）の中点の電位であり得る。
【0041】
容量型のトランスデューサであるマイクロホン１１は、固有のキャパシタンスを有している。従って、第１アナログ信号Ｓａ１の交流成分に対するバッファ回路２の第１ゲインＧ１は、次の（式３）で表される。
Ｇ１＝Ｃ１１／（Ｃ１１＋Ｃ２７） （式３）
ここでＣ１１、Ｃ２７は、それぞれ、マイクロホン１１、キャパシタ２７のキャパシタンスである。従って、制御回路４（図１参照）は、キャパシタ２７のキャパシタンスを調整することによって、第１ゲインＧ１を調整することができる。
Ｇ１＝Ｃ１１／（Ｃ１１＋Ｃ２７） （式３）
ここでＣ１１、Ｃ２７は、それぞれ、マイクロホン１１、キャパシタ２７のキャパシタンスである。従って、制御回路４（図１参照）は、キャパシタ２７のキャパシタンスを調整することによって、第１ゲインＧ１を調整することができる。
【0042】
図３Ｂには、図３Ａのバッファ回路２の一例のさらに具体的な構成例が示されている。図３Ｂは、キャパシタンスの調整が可能なキャパシタ２７をさらに具体化して示している。図３Ｂに示されるように、キャパシタ２７は、キャパシタ２７１、２７２、２７３、・・・２７ｎまでの複数の第１ゲインＧ１調整用のキャパシタによって構成されている。すなわちバッファ回路２は、非反転バッファ２６の入力端子と、所定の定電位である参照電位Ｖｒｅｆとの間にそれぞれ配置されている複数のキャパシタを含んでいる。
【0043】
さらに、バッファ回路２は、複数のスイッチ２８及び複数のスイッチ２９を含んでいる。各スイッチ２９は、非反転バッファ２６の入力端子と、キャパシタ２７１～２７ｎいずれかの一端との間に配置されている。スイッチ２９は、複数のキャパシタ２７１～２７ｎと非反転バッファ２６の入力端子とを接続又は分離する。一方、各スイッチ２８は、キャパシタ２７１～２７ｎのいずれかと並列に接続されている。各スイッチ２８が閉じることによって、キャパシタ２７１～２７ｎのうちの、閉じているスイッチ２８と並列に接続されているキャパシタが放電する。
【0044】
図３Ｂのように構成されるバッファ回路２では、所望の数のスイッチ２９を閉じることによって、キャパシタ２７のキャシタンスを調整して第１ゲインＧ１を調整することができる。上記の（式３）によれば、スイッチ２９を閉じることによって、非反転バッファ２６に接続されるキャパシタンス２７１～２７ｎを多くして第１ゲインＧ１を小さくすることができる。従って、制御回路４は、スイッチ２９を開閉することによって第１ゲインＧ１を制御するように構成されていてもよい。制御回路４（図１参照）は、例えば第１アナログ信号Ｓａ１の振幅が大きいときには、スイッチ２９を閉じることによって、第２アナログ信号Ｓａ２を減衰させることができる。
【0045】
また、図３Ｂの例では、キャパシタ２７１～２７ｎのうちのスイッチ２９を介して非反転バッファ２６に接続されていないキャパシタを、スイッチ２８を閉じることによって放電させることができる。制御回路４は、スイッチ２８を閉じることによって、キャパシタ２７を構成する各キャパシタのうちの、第１ゲインＧ１の設定に寄与していないキャパシタを放電させるように構成される。
【0046】
キャパシタ２７１～２７ｎは、好ましくは、上記のようにスイッチ２９によって非反転バッファ２６の入力端子と分離されるときに放電するように構成される。このようにキャパシタ２７１～２７ｎを放電しておくことで、それら分離されているキャパシタを非反転バッファ２６に接続して第１ゲインＧ１を切り替えるときに、非反転バッファ２６に接続されているキャパシタに蓄えられている電荷量が正しく維持される。そのため、理論的には第１ゲインＧ１の切り替えに起因する第２アナログ信号Ｓａ２のＤＣオフセットを生じない。従って、第１アナログ信号Ｓａ１のゼロクロス時（又は中点電位クロス時）でなくても、第１ゲインＧ１を切り替えることができる。
【0047】
前述したように第２アナログ信号Ｓａ２を減衰させるときには、スイッチ２９が閉じられる。一方、スイッチ２９が全て開放され、スイッチ２８が全て閉じられている状態が、マイク信号モジュールのデフォルト状態であってよい。そのようにスイッチ２９が全て開放されている状態では、上記（式３）から明らかなように、第１ゲインＧ１は１倍（０ｄＢ）である。従って、図３Ｂの例では、デフォルト状態での第１ゲインＧ１のばらつきは少ないと考えられる。
【0048】
一方、スイッチ２９を閉じることによる第１ゲインＧ１の変化量（例えば一つのスイッチ２９を閉じることによる第２アナログ信号Ｓａ２の減衰量）は、上記（式３）の分母にあるＣ１１とＣ２７との比率で決定される。すなわちキャパシタ２７のキャパシタンスの調整による第１ゲインＧ１の減衰率∂Ｇ１は、次の（式４）で表される。
∂Ｇ１＝１＋（Ｃ１１／Ｃ２７） （式４）
従って、第１ゲインＧ１の変化量は、容量型トランスデューサのキャパシタンスＣ１１のばらつきに依存する。
∂Ｇ１＝１＋（Ｃ１１／Ｃ２７） （式４）
従って、第１ゲインＧ１の変化量は、容量型トランスデューサのキャパシタンスＣ１１のばらつきに依存する。
【0049】
キャパシタンスＣ１１は、キャパシタ２７のキャパシタンスＣ２７から独立してばらつくため、キャパシタンスＣ２７の調整量に対する第１ゲインＧ１の変化量が、キャパシタンスＣ１１のばらつきに応じてばらつくことになる。そのため、スイッチ２９のいずれかを閉じて第２アナログ信号Ｓａ２を減衰させるような動作領域では、トランスデューサのキャパシタンスのばらつき次第で、バッファ回路２の入力と、ＡＤ変換回路３（図１参照）の出力との間のリニアリティが維持されないこととなる。例えば、これら入力と出力を横軸と縦軸にとるプロット図において、両者の関係が、小さい入力値の領域では直線で示されるが、一定値以上の入力値の領域では、傾きが徐々に増加又は減少する曲線で示されることになる。そこで、このトランスデューサのキャパシタンスのばらつきを補正するために、好ましくは、ＡＤ変換回路３（図１参照）内の帰還量の調整が行われる。この調整は後に図７を参照して詳述される。
【0050】
図２Ｂのキャパシタ２３１～２３ｎ及び図３Ｂのキャパシタ２７１～２７ｎは、第１ゲインＧ１に求められる設定値の数に応じた数で配置される。そして、キャパシタ２３１～２３ｎの数と同数のスイッチ２４及びスイッチ２５それぞれが設けられる。同様に、キャパシタ２７１～２７ｎの数と同数のスイッチ２８及びスイッチ２９それぞれが設けられる。ｎ個のキャパシタ２３１～２３ｎ又はｎ個のキャパシタ２７１～２７ｎを設けることによって、第１ゲインＧ１を、デフォルト状態における値以外のｎ個の値に設定することができる。
【0051】
＜制御回路＞
図４には、本実施形態のマイク信号モジュールの制御回路４が取り得る構成の一例がブロック図で示されている。図４に例示される制御回路４は、比較回路４０と、ＯＲゲート４３と、カウンタ４４と、検出器４５と、エッジ検出回路４６と、パルス発生回路４７と、ＯＲゲート４８と、を含んでいる。パルス発生回路４７は、タイマ４７１及びパルス発生器４７２を含んでいる。比較回路４０は、第２アナログ信号Ｓａ２のレベルを所定の上限閾値Ｖｔｈ＋及び所定の下限閾値Ｖｔｈ－と比較する。図４の例において比較回路４０は、比較器４１と比較器４２と、を含んでいる。
図４には、本実施形態のマイク信号モジュールの制御回路４が取り得る構成の一例がブロック図で示されている。図４に例示される制御回路４は、比較回路４０と、ＯＲゲート４３と、カウンタ４４と、検出器４５と、エッジ検出回路４６と、パルス発生回路４７と、ＯＲゲート４８と、を含んでいる。パルス発生回路４７は、タイマ４７１及びパルス発生器４７２を含んでいる。比較回路４０は、第２アナログ信号Ｓａ２のレベルを所定の上限閾値Ｖｔｈ＋及び所定の下限閾値Ｖｔｈ－と比較する。図４の例において比較回路４０は、比較器４１と比較器４２と、を含んでいる。
【0052】
比較器４１の反転入力端子には上限閾値Ｖｔｈ＋が入力され、比較器４２の非反転入力端子には下限閾値Ｖｔｈ－が入力される。比較器４１の非反転入力端子及び比較器４２の反転入力端子は、バッファ回路２（図１参照）の出力端子に接続されている。従って比較器４１の非反転入力端子及び比較器４２の反転入力端子には、第２アナログ信号Ｓａ２が入力される。比較器４１は、所定の上限閾値Ｖｔｈ＋と第２アナログ信号Ｓａ２とを比較する。比較器４２は、所定の下限閾値Ｖｔｈ－と第２アナログ信号Ｓａ２とを比較する。比較器４１及び比較器４２それぞれの出力電圧はＯＲゲート４３の各入力端子に入力される。比較器４１及び比較器４２によって、下限閾値Ｖｔｈ－から上限閾値Ｖｔｈ＋までの範囲を比較対象として有するウィンドコンパレータが構成されている。
【0053】
カウンタ４４は、インクリメント入力端子４４１と、デクリメント端子４４２と、出力端子４４３と、を有している。カウンタ４４は、インクリメント入力端子への立ち上がりエッジ又は立下りエッジのいずれかの入力によってカウント値を１ずつ増加させ、デクリメント入力端子への立ち上がりエッジ又は立下りエッジのいずれかの入力によってカウント値を１ずつ減少させる。カウンタ４４は、内部に保有しているカウント値を、１又は複数の出力端子４４３から、シリアル又はパラレルに出力する。
【0054】
ＯＲゲート４３からは、比較器４１の出力電圧の論理値と比較器４２の出力電圧の論理値との論理和が、カウンタ４４のインクリメント入力端子４４１へと出力される。従って、カウンタ４４のカウント値は、第２アナログ信号Ｓａ２が上限閾値Ｖｔｈ＋を上回るたびにインクリメントされ、さらに、第２アナログ信号Ｓａ２が下限閾値Ｖｔｈ－を下回るたびにインクリメントされる。
【0055】
検出器４５は比較器によって構成されている。検出器４５の反転入力端子は、バッファ回路２の出力端子に接続されている。検出器４５の反転入力端子には第２アナログ信号Ｓａ２が入力され、非反転入力端子には、第２アナログ信号Ｓａ２の最大振幅の中点電位Ｖｃｏｍが入力される。従って、検出器４５は、第２アナログ信号Ｓａ２のレベルと中点電位Ｖｃｏｍとの大小関係の反転（時系列上での第２アナログ信号Ｓａ２と中点電位Ｖｃｏｍとの交差であって、中点電位Ｖｃｏｍが０Ｖの場合はゼロクロス）を検出する。その反転の検出のたびに、検出器４５の出力電圧の論理は、「正（“１”）」（ハイレベル電位）から「負（“０”）」（ロウレベル電位）に、又は「負」から「正」に、変化する。
【0056】
具体的には、図４の例において第２アナログ信号Ｓａ２のレベルが中点電位Ｖｃｏｍよりも低い側から中点電位Ｖｃｏｍに達するか又は中点電位Ｖｃｏｍを上回ると、検出器４５の出力電圧の論理は「正」から「負」へと変化する。一方、第２アナログ信号Ｓａ２のレベルが中点電位Ｖｃｏｍよりも高い側から中点電位Ｖｃｏｍに達するか又は中点電位Ｖｃｏｍを下回ると、検出器４５の出力電圧の論理は「負」から「正」へと変化する。なお、図４と異なり、検出器４５の非反転入力端子に第２アナログ信号Ｓａ２が入力され、反転入力端子に中点電位Ｖｃｏｍが入力されてもよい。
【0057】
エッジ検出回路４６は、検出器４５の出力電圧の立ち上がりエッジを検出すると共に、検出器４５の出力電圧の立ち下がりエッジを検出する。エッジ検出回路４６は、これら両エッジいずれかの検出の度にＯＲゲート４８にパルスを出力する。ＯＲゲート４８の二つの入力端子のうちの一方にはエッジ検出回路４６の出力端子が接続されており、他方にはパルス発生器４７２の出力端子が接続されている。ＯＲゲート４８の出力端子はカウンタ４４のデクリメント入力端子４４２に接続されている。ＯＲゲート４８は、パルス発生器４７２からロウレベルが入力されている状態では、エッジ検出回路４６からパルスが入力されるたびに、その入力パルスと略同じパルスをカウンタ４４のデクリメント入力端子４４２に出力する。従って、カウンタ４４のカウント値は、第２アナログ信号Ｓａ２のレベルと中点電位Ｖｃｏｍとの大小関係の反転が検出されるたびにデクリメントされる。
【0058】
すなわち、カウンタ４４は、第２アナログ信号Ｓａ２のレベルが下限閾値Ｖｔｈ－から上限閾値Ｖｔｈ＋までの範囲外であることが比較回路４０によって検出されるとインクリメントされ、検出器４５によって第２アナログ信号Ｓａ２のレベルと中点電位Ｖｃｏｍとの大小関係の反転が検出されるとデクリメントされる。一例として、上限閾値Ｖｔｈ＋、及び、下限閾値Ｖｔｈ－は、それぞれ、ＡＤ変換回路３の最大入力電圧範囲の最大値及び最小値に応じて選択される。一例として、上限閾値Ｖｔｈ＋は、ＡＤ変換回路３の最大入力電圧範囲の最大値よりも所定の電圧幅だけ低い電圧値である。同様に、下限閾値Ｖｔｈ－は、ＡＤ変換回路３の最大入力電圧範囲の最小値よりも所定の電圧幅だけ高い電圧値であってもよい。
【0059】
上記の通りカウント値が増減されるので、第２アナログ信号Ｓａ２のレベルが、一例としてＡＤ変換回路３の最大入力電圧範囲の最大値又は最小値に近付いたり最大入力電圧範囲を超えたりすることが続くと、カウンタ４４のカウント値は徐々に増加する。一方、第２アナログ信号Ｓａ２のレベルが、ＡＤ変換回路３の最大入力電圧範囲の最大値又は最小値の近傍の値に達することなく中点電位Ｖｃｏｍを横切ることを繰り返すと、カウンタ４４のカウント値は徐々に減少する。
【0060】
従って、カウンタ４４のカウント値に応じて第１ゲインＧ１を調整することによって、例えばＡＤ変換回路３の最大入力電圧範囲を超えるような第２アナログ信号Ｓａ２の生成を抑制することができる。すなわち、マイク信号モジュール内で信号の飽和を防止することができる。さらに、第１ゲインＧ１と同様にカウンタ４４のカウント値に応じて第２ゲインＧ２を調整することによって、第１ゲインＧ１を小さくしたことによるＡＤ変換回路３（図１参照）の出力信号の減衰を補うことができる。従って、図４の例のように構成される制御回路４は、カウンタ４４のカウント値に応じて第１ゲインＧ１及び第２ゲインＧ２を制御するように構成されていてもよい。
【0061】
カウンタ４４の出力端子４４３からシリアル又はパラレルに出力されるカウント値は、第１ゲインＧ１を制御する制御信号Ｓｃ１としてバッファ回路２へと出力されてよく、第２ゲインＧ２を制御する制御信号Ｓｃ２としてＡＤ変換回路３へと出力されてよい。或いは、制御回路４は、カウント値の情報を含むカウンタ４４からの出力信号に対して適切な信号処理回路（図示せず）で加工や分配などの必要な信号処理を行ってもよい。そして制御回路４は、その処理後の信号を制御信号Ｓｃ１、Ｓｃ２として、バッファ回路２、ＡＤ変換回路３それぞれへと出力してもよい。
【0062】
図４の例の制御回路４において、第２アナログ信号Ｓａ２のレベルと中点電位Ｖｃｏｍとの大小関係の反転が検出されると、エッジ検出回路４６からタイマ４７１にリセット信号Ｒｓｔが入力される。タイマ４７１は、リセット信号Ｒｓｔが入力されるたびに、その時点までの計時状態をリセットして、その後の経過時間を計時する。そしてタイマ４７１は、予め設定された所定の時間が経過すると、イネーブル信号Ｅｎをパルス発生器４７２に出力し、内部の計時状態をリセットして計時を繰り返す。パルス発生器４７２は、イネーブル信号Ｅｎが入力されると、予め設定された所定の時間毎にパルスＰｒを出力する。
【0063】
このように、パルス発生回路４７は、検出器４５による第２アナログ信号Ｓａ２のレベルと中点電位Ｖｃｏｍとの大小関係の反転の検出から次の反転の検出までに所定の時間が経過すると、パルスＰｒをカウンタ４４に向けて出力する。図４の例のパルス発生回路４７は、具体的には、ＯＲゲート４８にパルスＰｒを出力する。ＯＲゲート４８は、エッジ検出回路４６からロウレベルが入力されている状態では、パルス発生回路４７からパルスＰｒが入力されるたびに、カウンタ４４のデクリメント入力端子４４２にパルスＰｒを出力する。すなわち、カウンタ４４はパルスＰｒが出力されるたびにカウント値をデクリメントするように構成されている。そのため、カウンタ４４のカウント値は、第２アナログ信号Ｓａ２のレベルと中点電位Ｖｃｏｍとの大小関係の反転が検出されてから次の反転が検出されるまでの間に、タイマ４７１に設定されている所定の時間が経過するたびに、デクリメントされる。
【0064】
パルス発生回路４７を含む図４の制御回路４では、所定の時間の経過に基づいてパルス発生器４７２を作動させることによって強制的にカウンタ４４のカウント値をデクリメントすることができる。このような構成により、第２アナログ信号Ｓａ２が、検出器４５によって検出され得ないような小信号若しくは無信号のときに、カウンタ４４のカウント値をデクリメントすることができる。或いは、小振幅の第２アナログ信号Ｓａ２が、若干の中点電位Ｖｃｏｍからのオフセットのために、中点電位Ｖｃｏｍを横切る変化をしないときに、カウンタ４４のカウント値をデクリメントすることができる。そのようにカウント値を強制的にデクリメントすることによって、第１ゲインＧ１及び第２ゲインＧ２を適切な値に制御できることがある。
【0065】
タイマ４７１に設定される所定の時間は、一例として、５０ｍ秒以上である。このような時間がタイマ４７１に設定されると、小信号若しくは無信号となった場合でも初期状態に戻すことができる。なお、カウント値が０のときに第２アナログ信号Ｓａ２のレベルと中点電位Ｖｃｏｍとの大小関係が反転しても、カウンタ４４のデクリメント入力端子４４２に入力されるパルスＰｒは無視される。従ってカウント値は変化しない。
【0066】
＜ＡＤ変換回路＞
図５Ａには、本実施形態のマイク信号モジュールのＡＤ変換回路３が取り得る構成の一例がブロック図で示されている。図５Ａに例示されるＡＤ変換回路３は、入力信号に対してデルタシグマ変調を行うデルタシグマ型ＡＤ変換回路である（「デルタシグマ型ＡＤ変換回路」は「シグマデルタ型ＡＤ変換回路」とも称される）。従ってＡＤ変換回路３は、減算器３１、積分器３２、量子化器３３、及び、１ビットのディジタル－アナログ変換器（ＤＡ変換器）３４を含んでいる。主にＤＡ変換器３４によって、ＡＤ変換回路３の出力端Ｖａｄｏから入力端ＶａｄｉへとＡＤ変換回路３の出力値を帰還させる帰還回路ＦＢが構成されている。
図５Ａには、本実施形態のマイク信号モジュールのＡＤ変換回路３が取り得る構成の一例がブロック図で示されている。図５Ａに例示されるＡＤ変換回路３は、入力信号に対してデルタシグマ変調を行うデルタシグマ型ＡＤ変換回路である（「デルタシグマ型ＡＤ変換回路」は「シグマデルタ型ＡＤ変換回路」とも称される）。従ってＡＤ変換回路３は、減算器３１、積分器３２、量子化器３３、及び、１ビットのディジタル－アナログ変換器（ＤＡ変換器）３４を含んでいる。主にＤＡ変換器３４によって、ＡＤ変換回路３の出力端Ｖａｄｏから入力端ＶａｄｉへとＡＤ変換回路３の出力値を帰還させる帰還回路ＦＢが構成されている。
【0067】
減算器３１は、ＤＡ変換器３４が出力する正又は負の基準電圧（＋Ｖｒ又は－Ｖｒ）を第２アナログ信号Ｓａ２から差し引いて積分器３２へと出力する。積分器３２は、減算器３１の出力を累積加算して量子化器３３に出力する。量子化器３３は、積分器３２から入力される電圧が基準値以上であれば「正（“１”）」（ハイレベル電位）のディジタル値を出力し、基準値以下であれば「負（“０”）」（ロウレベル電位）のディジタル値を出力する。ＤＡ変換器３４は、量子化器３３の出力が「正」であれば正の基準電圧＋Ｖｒを減算器３１へと出力し、量子化器３３の出力が「負」であれば負の基準電圧（－Ｖｒ）を減算器３１へと出力する。このようなデルタシグマ変調を第２アナログ信号Ｓａ２について行うことによって、第２アナログ信号Ｓａ２の大きさに応じたＰＤＭ（パルス密度変調）形式のディジタル出力値が得られる。このように動作するＡＤ変換回路３は、図２Ａ及び図２Ｂに例示の反転型のバッファ回路２との組み合わせに適している。
【0068】
図５Ａに示されるＡＤ変換回路３では、帰還回路ＦＢの帰還量が調整可能なように構成されている。「帰還量」は、量子化器３３の出力に基づいてＡＤ変換回路３の入力側に与えられる電圧の大きさを意味している。より具体的には、図５Ａの例において「帰還量」は、量子化器３３の正負それぞれの出力に基づいて減算器３１に入力される正又は負の基準電圧Ｖｒの大きさを意味する。帰還量が大きくなると、減算器３１による減算処理毎の減算結果の変化量が大きくなるので、入力される第２アナログ信号Ｓａ２に対して量子化器３３から出力されるディジタル値が小さくなり、第２ゲインＧ２は小さくなる。逆に、帰還量が小さくなると、入力される第２アナログ信号Ｓａ２に対して出力されるディジタル値は大きくなり、第２ゲインＧ２は大きくなる。すなわち、帰還回路ＦＢの帰還量を増減させることによって、ＡＤ変換回路３の第２ゲインＧ２を制御することができる。従って、制御回路４（図１参照）は、帰還回路ＦＢの帰還量を増減させることによって第２ゲインＧ２を制御するように構成されていてもよい。そのような構成は、第２ゲインＧ２の制御を容易にすると考えられる。
【0069】
図５Ｂには、図５ＡのＡＤ変換回路３の一例のさらに具体的な構成例が示されている。図５Ｂは、帰還量の調整が可能な帰還回路ＦＢをさらに具体化して示している。図５Ｂに示されるように、帰還回路ＦＢは、帰還回路ＦＢ０、ＦＢ１、ＦＢ２、ＦＢ３、・・・ＦＢｎまでの複数の帰還回路によって構成されている。帰還回路ＦＢ０は、主にＤＡ変換器３４０によって構成されている。同様に、帰還回路ＦＢ１、ＦＢ２、ＦＢ３、・・・ＦＢｎは、それぞれ、主にＤＡ変換器３４１、３４２、３４３、・・・３４ｎによって構成されている。このようにＡＤ変換回路３は、それぞれがＤＡ変換器によって構成される任意の複数の帰還回路を有していてもよい。
【0070】
さらに、図５ＢのＡＤ変換回路３は、複数のスイッチ３５を含んでいる。各スイッチ３５は、帰還回路ＦＢ１～ＦＢｎそれぞれに設けられている。各スイッチ３５は、ＤＡ変換器３４１～３４ｎそれぞれの出力と減算器３１との間に配置されており、ＤＡ変換器３４１～３４ｎそれぞれの出力と減算器３１とを接続、又は分離する。
【0071】
ＤＡ変換器３４０、３４１～３４ｎは、それぞれ、前述したように量子化器３３の出力の論理に応じて、正又は負の基準電圧Ｖｒを出力する。そのため、ＤＡ変換器３４１～３４ｎのうちのスイッチ３５によって減算器３１と接続されるＤＡ変換器の数が多ければ多いほど、帰還回路ＦＢ全体の帰還量は大きくなる。逆に、接続されるＤＡ変換器の数が少なければ少ないほど帰還量は小さくなる。すなわち、各スイッチ３５の開閉を制御することによって、帰還回路ＦＢの帰還量を調整することができる。従って、制御回路４（図１参照）は、スイッチ３５を開閉することによって第２ゲインＧ２を制御するように構成されていてもよい。
【0072】
一例として、スイッチ３５が全て閉じている状態が、マイク信号モジュール１のデフォルト状態であってよい。その状態では、ＤＡ変換器３４０～３４０ｎにより帰還回路ＦＢが構成される。そして、スイッチ３５が一つ開放されるごとに、その開放されるスイッチ３５に接続されているＤＡ変換器３４１～３４ｎのいずれかが出力する基準電圧Ｖｒだけ、帰還回路ＦＢの帰還量が減少する。その帰還量の減少に応じて第２ゲインＧ２が増大する。なお、ＤＡ変換器３４０、３４１～３４ｎそれぞれが出力する基準電圧Ｖｒは、全て同じであってもよく、異なっていてもよい。
【0073】
帰還回路ＦＢ１～ＦＢｎは、第２ゲインＧ２に求められる設定値の数に応じた数だけ設けられる。そして、帰還回路ＦＢ１～ＦＢｎの数と同数のスイッチ３５それぞれが設けられる。ｎ個の帰還回路ＦＢ１～ＦＢｎを設けることによって、第２ゲインＧ２を、デフォルト状態における値以外のｎ個の値に設定することができる。
【0074】
ＡＤ変換回路３は、好ましくは、スイッチ３５の一つを閉じることによる第２ゲインＧ２の変化率が、図２Ｂの例のバッファ回路２においてスイッチ２５の一つを閉じることによる第１ゲインＧ１の変化率と略同じになるように構成される。スイッチ３５の一つを閉じることによる第２ゲインＧ２の変化率は、図３Ｂの例のバッファ回路２においてスイッチ２９の一つを閉じることによる第１ゲインＧ１の変化率と略同じであってもよく、好ましくは略同じである。さらに、第１ゲインＧ１と第２ゲインＧ２とは、デシベル表示において、互いの反数（絶対値が略同じで正負が逆の数）であってもよい。そのようにＡＤ変換回路３及びバッファ回路２が構成されると、第１ゲインＧ１及び第２ゲインＧ２の制御において、マイク信号モジュールのリニアリティの維持が容易なことがある。
【0075】
一例として、制御回路４（図１参照）は、図２Ｂの複数のスイッチ２４及び複数のスイッチ２５それぞれに対する制御信号を含む複数の制御信号を出力してもよい。他の例として、制御回路４は、図３Ｂの例の複数のスイッチ２８及び複数のスイッチ２９それぞれに対する制御信号を含む複数の制御信号を出力してもよい。さらに、制御回路４は、図５Ｂの例の複数のスイッチ３５それぞれに対する制御信号を含む複数の制御信号を出力してもよい。そしてその複数の制御信号のそれぞれが、スイッチ２４及びスイッチ２５、スイッチ２８及びスイッチ２９、又は、スイッチ３５それぞれにおいてその開閉を制御する制御端子に入力されてもよい。或いは、制御回路４から出力される制御信号が、適切なマルチプレクサ（図示せず）を介して、各スイッチ２４及び各スイッチ２５、又は、各スイッチ２８及び各スイッチ２９の制御端子へと分配されると共に、各スイッチ３５の制御端子へと分配されてもよい。
【0076】
＜各信号の波形例＞
図６Ａには、本実施形態のマイク信号モジュール１（図１参照）における、第１アナログ信号Ｓａ１、及び、その第１アナログ信号Ｓａ１の入力によって生成される第２アナログ信号Ｓａ２それぞれの波形の一観察例が示されている。図６Ａには、さらに、図６Ａの第１アナログ信号Ｓａ１に対してＡＤ変換回路３（図１参照）から得られる出力信号Ｓｏの波形の一観察例が示されている。なお、図６Ａの出力信号Ｓｏは、図８Ｂに関して前述したように、ＡＤ変換回路３から出力されるディジタル信号Ｓｄ１（図１参照）をローパスフィルタに通すことによって得られる信号の波形である。図６ＡのVIＢ部の第１アナログ信号Ｓａ１及び第２アナログ信号Ｓａ２が、拡大して図６Ｂに示されている。図６Ｂには、さらに制御回路４に含まれるカウンタ４４（図４参照）のカウント値Ｎｃ、第１ゲインＧ１、及び第２ゲインＧ２の変化の一例が示されている。
図６Ａには、本実施形態のマイク信号モジュール１（図１参照）における、第１アナログ信号Ｓａ１、及び、その第１アナログ信号Ｓａ１の入力によって生成される第２アナログ信号Ｓａ２それぞれの波形の一観察例が示されている。図６Ａには、さらに、図６Ａの第１アナログ信号Ｓａ１に対してＡＤ変換回路３（図１参照）から得られる出力信号Ｓｏの波形の一観察例が示されている。なお、図６Ａの出力信号Ｓｏは、図８Ｂに関して前述したように、ＡＤ変換回路３から出力されるディジタル信号Ｓｄ１（図１参照）をローパスフィルタに通すことによって得られる信号の波形である。図６ＡのVIＢ部の第１アナログ信号Ｓａ１及び第２アナログ信号Ｓａ２が、拡大して図６Ｂに示されている。図６Ｂには、さらに制御回路４に含まれるカウンタ４４（図４参照）のカウント値Ｎｃ、第１ゲインＧ１、及び第２ゲインＧ２の変化の一例が示されている。
【0077】
図６Ａに示されるように、時点Ｔ１よりも前の時間領域では、第１アナログ信号Ｓａ１の振幅が比較的小さいので、第１アナログ信号Ｓａ１を第１ゲインＧ１で増幅することによって、第１アナログ信号Ｓａ１の振幅よりも大きい振幅を有する第２アナログ信号Ｓａ２が生成されている。大きな振幅の第２アナログ信号Ｓａ２を生成することによって、ＳＮ比が向上すると考えられる。このときの第１ゲインＧ１は、例えば、図２Ａに関して前述された上記（式１）に基づいて、Ｃ１１／Ｃ２２であり得る。ここでＣ１１は、マイクロホン１１（図２Ａ参照）のようなトランスデューサのキャパシタンスであり、Ｃ２２は図２Ａのバッファ回路２の入出力間のキャパシタンスである。
【0078】
時点Ｔ１までの時間領域において、ＡＤ変換回路３（図５Ｂ参照）は、第１ゲインＧ１に応じた第２ゲインＧ２で第２アナログ信号Ｓａ２のレベルをディジタル値に変換している。その結果、出力信号Ｓｏにおいて、第１アナログ信号Ｓａ１が略忠実に再現されている。
【0079】
時点Ｔ１以降では、第１アナログ信号Ｓａ１の振幅が大きくなるため、第１ゲインＧ１が、時点Ｔ１の前の時間領域の値よりも小さくされる。すなわち、図６Ｂに示されるように、時点Ｔ１１で第２アナログ信号Ｓａ２が下限閾値Ｖｔｈ－に達するためカウント値Ｎｃがインクリメントされる。そのため、第１ゲインＧ１が、時点Ｔ１１までの値よりも小さくされる。その結果、第２アナログ信号Ｓａ２の振幅が第１ゲインＧ１の減少に応じた量だけ小さくなるため、ＡＤ変換回路３において信号の飽和が生じない。加えて、カウント値Ｎｃのインクリメントに応じて第２ゲインＧ２が大きくされるので、第２アナログ信号Ｓａ２は適切な大きさのディジタル値に変換される。
【0080】
時点Ｔ１１後も第１アナログ信号Ｓａ１のレベルが増大するので、時点Ｔ１２において再び第２アナログ信号Ｓａ２が下限閾値Ｖｔｈ－に達する。そのため、カウント値Ｎｃがさらにインクリメントされ、第１ゲインＧ１が小さくされると共に第２ゲインＧ２が大きくされる。従って、第２アナログ信号Ｓａ２は、飽和することなく、引き続き適切な大きさのディジタル値に変換される。時点Ｔ１２後も、第２アナログ信号Ｓａ２が下限閾値Ｖｔｈ－に達する度に、カウント値Ｎｃがインクリメントされ、それに応じて第１ゲインＧ１が小さくされると共に第２ゲインＧ２が大きくされる。
【0081】
その後、時点Ｔ２で第２アナログ信号Ｓａ２が中点電位Ｖｃｏｍに達すると、カウント値Ｎｃがデクリメントされ、それに応じて第１ゲインＧ１が大きくされると共に第２ゲインＧ２が小さくされる。その後、時点Ｔ３で第２アナログ信号Ｓａ２が上限閾値Ｖｔｈ＋に達すると、再度、カウント値Ｎｃがインクリメントされ、それに応じて第１ゲインＧ１が小さくされると共に第２ゲインＧ２が大きくされる。
【0082】
このように、第１ゲインＧ１及び第２ゲインＧ２が制御されるので、図６Ａに示されるように、時点Ｔ１以降も、出力信号Ｓｏにおいて、第１アナログ信号Ｓａ１が略忠実に再現される。このように本実施形態によれば、良好なリニアリティで十分なダイナミックレンジを確保しながら、入力信号（第１アナログ信号Ｓａ１）の小振幅時の十分なＳＮ比も確保することができる。
【0083】
＜ＡＤ変換回路の他の例＞
図７には、本実施形態のマイク信号モジュールにおけるＡＤ変換回路の他の例であるＡＤ変換回路３ｘが示されている。ＡＤ変換回路３ｘは、図５ＡのＡＤ変換回路３に加えて、第２の帰還回路ＦＢｘを有している。第２の帰還回路ＦＢｘは、主に、バッファ回路２（図３Ａ及び図３Ｂ参照）の入力端子に接続されるマイクロホン１１のようなトランスデューサのキャパシタンスのばらつきを補正するために付加される。ＡＤ変換回路３ｘは、図３Ａ及び図３Ｂに例示の正転型のバッファ回路２との組み合わせに適している。
図７には、本実施形態のマイク信号モジュールにおけるＡＤ変換回路の他の例であるＡＤ変換回路３ｘが示されている。ＡＤ変換回路３ｘは、図５ＡのＡＤ変換回路３に加えて、第２の帰還回路ＦＢｘを有している。第２の帰還回路ＦＢｘは、主に、バッファ回路２（図３Ａ及び図３Ｂ参照）の入力端子に接続されるマイクロホン１１のようなトランスデューサのキャパシタンスのばらつきを補正するために付加される。ＡＤ変換回路３ｘは、図３Ａ及び図３Ｂに例示の正転型のバッファ回路２との組み合わせに適している。
【0084】
バッファ回路２が正転型の場合、反転型と異なり、参照電位Ｖｒｅｆ（図３Ａ参照）に対する極性として第１アナログ信号Ｓａ１（図３Ａ参照）の極性と同じ極性を有する第２アナログ信号Ｓａ２がバッファ回路２からＡＤ変換回路３ｘに出力される。そのため、図７のＡＤ変換回路３ｘ内のＤＡ変換器３４は、量子化器３３の出力が「正」であれば負の基準電圧－Ｖｒを減算器３１へと出力し、量子化器３３の出力が「負」であれば正の基準電圧（＋Ｖｒ）を減算器３１へと出力する。従って、減算器３１において実質的には、量子化器３３の出力が「正」のときには絶対値Ｖｒが加算され、量子化器３３の出力が「負」のときには絶対値Ｖｒが減算される。ＤＡ変換器３４がそのように動作することによって、正転型のバッファ回路２からの第２アナログ信号Ｓａ２に対する適切なデルタシグマ変調動作が実現される。なお、図７の例においてもＤＡ変換器３４が図５Ａの例と同様に動作してもよく、その場合、減算器３１は、ＤＡ変換器３４からの出力に対する加算器としての機能を有していてもよい。
【0085】
一方、第２の帰還回路ＦＢｘは、主に、図５ＡのＤＡ変換器３４と同様に動作するＤＡ変換器３４ｘによって構成されている。すなわち、ＤＡ変換器３４ｘは、量子化器３３の出力が「正」であれば正の基準電圧＋Ｖｒｘを減算器３１へと出力し、量子化器３３の出力が「負」であれば負の基準電圧－Ｖｒｘを減算器３１へと出力する。ＤＡ変換器３４ｘが出力する正又は負の基準電圧（＋Ｖｒｘ又は－Ｖｒｘ）は、ＤＡ変換器３４から出力される基準電圧（＋Ｖｒ又は－Ｖｒ）と共に、減算器３１によって第２アナログ信号Ｓａ２から差し引かれる。
【0086】
第２の帰還回路ＦＢｘは、帰還回路ＦＢと同様に、帰還量の調整が可能なように構成されている。従って、第２の帰還回路ＦＢｘは、図５Ｂの帰還回路ＦＢと同様に、それぞれスイッチとＤＡ変換器とを含む複数の帰還回路によって構成されてもよい。そのスイッチの開閉によって第２の帰還回路ＦＢｘの帰還量を調整することができる。第２の帰還回路ＦＢｘの帰還量は、バッファ回路２（図３Ａ及び図３Ｂ参照）に接続されるマイクロホン１１のようなトランスデューサのキャパシタンスと、バッファ回路２の入力キャパシタンスとの比率に応じて設定される。「バッファ回路２の入力キャパシタンス」は、バッファ回路２の入力端子に接続されている、マイクロホン１１などのトランスデューザ以外の（例えば図３Ａ及び図３Ｂのキャパシタ２７のような）容量性素子のキャパシタンスである。
【0087】
前述したように、図３Ａ及び図３Ｂのバッファ回路２においてスイッチ２９を閉じることによる第１ゲインＧ１の変化量は、上記（式４）によれば、Ｃ２７とＣ１１との比率によって決定される。Ｃ１１は、バッファ回路２に接続されるマイクロホン１１のようなトランスデューサのキャパシタンスである。Ｃ２７は、図３Ａ及び図３Ｂのキャパシタ２７のキャパシタンスであってバッファ回路２の入力キャパシタンスである。従って、第２アナログ信号Ｓａ２を精度よくディジタル信号に変換するには、バッファ回路２に接続されるトランスデューサのキャパシタンスとバッファ回路２の入力キャパシタンスとの比率のばらつきを補正する必要がある。
【0088】
この点に関して、図７の例では、前述したように、第２の帰還回路ＦＢｘは、バッファ回路２に接続されるトランスデューサのキャパシタンスとバッファ回路２の入力キャパシタンスとの比率に応じて設定される帰還量を有している。そのため、第２の帰還回路ＦＢｘによって、第１ゲインＧ１のばらつきを補正することができる。従って入力のアナログ信号を正確にディジタル信号に変換することができると考えられる。
【0089】
一例として、図５Ｂの帰還回路ＦＢのスイッチ３５及びＤＡ変換器３４１～３４ｎのような複数組のスイッチ及びＤＡ変換器を第２の帰還回路ＦＢｘが含んでいる場合、そのスイッチの開閉の制御によって、第２の帰還回路ＦＢｘの帰還量を調整することができる。すなわち、第１ゲインＧ１のばらつきを補正することができる。第２の帰還回路ＦＢｘの帰還量は、一例として、バッファ回路２に接続されるトランスデューサのキャパシタンス及びバッファ回路２の入力インピーダンスを、既知のアナログ信号を用いて測定することによって決定される。そして決定された帰還量が実現されるように、例えば、第２の帰還回路ＦＢｘのＤＡ変換器３４ｘに対して図５Ｂのスイッチ３５のような機能を果たすスイッチの開閉が制御される。なお、第２の帰還回路ＦＢｘの帰還量は、第２の帰還回路ＦＢｘ内のキャパシタンスの調整以外の手段で基準電圧Ｖｒｘを調整することによって調整されてもよい。
【0090】
なお、ＡＤ変換回路３ｘの第２ゲインＧ２は、第２の帰還回路ＦＢｘの帰還量にも依存する。従って、図７の例において第１ゲインＧ１と第２ゲインＧ２とは、デシベル表示において互いの反数でなくてもよい。例えば、第１ゲインＧ１と第２ゲインＧ２とは、倍率表示において、バッファ回路２に接続されるトランスデューサのキャパシタンスとバッファ回路２の入力キャパシタンスとの比率と略同じ比率で、異なっていてもよい。
【0091】
＜実施形態以外の構成との対比＞
図１～図７を参照する上記説明のように、本実施形態のマイク信号モジュールでは、制御によるバッファ回路２の第１ゲインＧ１の増減を補ってリニアリティを維持すべく、ＡＤ変換回路３の第２ゲインＧ２が制御される。このような本実施形態の構成に対して、ＤＳＰ（ディジタル・シグナル・プロセッサ）などを用いて、ＡＤ変換後のディジタル信号に対して伸長／圧縮などの処理を行うことによってリニアリティを維持することも考えられる。
図１～図７を参照する上記説明のように、本実施形態のマイク信号モジュールでは、制御によるバッファ回路２の第１ゲインＧ１の増減を補ってリニアリティを維持すべく、ＡＤ変換回路３の第２ゲインＧ２が制御される。このような本実施形態の構成に対して、ＤＳＰ（ディジタル・シグナル・プロセッサ）などを用いて、ＡＤ変換後のディジタル信号に対して伸長／圧縮などの処理を行うことによってリニアリティを維持することも考えられる。
【0092】
しかし、ＤＳＰなどを用いた、ＡＤ変換後のディジタル領域での信号処理では、ＤＣオフセットによるノイズ回避又はＤＳＰでの信号処理時間確保のため、入力されるアナログ信号のゼロクロス時にゲインの切り替えが行われる。そのため、図９に示されるＰ１部の出力信号Ｖｏａのように、入力信号の振幅増大直後の第１波がクリップ（欠損）してしまうことがある。なお、図９は、図８Ａの従来のマイクアンプ９００において、プリアンプ９０１の利得の制御を行うと共に、その制御によるプリアンプ９０１の利得の増減をＡＤ変換器９１０の出力信号のディジタル処理によって補った場合の各信号の波形を示している。図９において、信号Ｖｉ、Ｖｉａ、Ｖｏａは、図８Ｂと同様に、それぞれ、図８Ａのプリアンプ９０１の入力信号、ＡＤ変換器９１０の入力信号、ＡＤ変換器９１０の出力信号（適切なローパスフィルタ通過後のアナログ信号）の一観察例である。図９では、出力信号Ｖｏａにおいて、プリアンプの利得切り替え後にＤＣオフセットＶｏｆも生じている。
【0093】
さらに、図１０には、図９と同様に、図８Ａのマイクアンプ９００においてプリアンプ９０１の利得の増減を補うディジタル処理が行われた場合の入力信号Ｖｉ及び出力信号Ｖｏａの他の観察例が示されている。図１０の例においても、Ｐ２部に示されるように、出力信号Ｖｏａの第１波がクリップしている。Ｐ２部以降の時間領域においても、ＤＣオフセットによるＡＤ変換器９１０の入力電圧範囲の超過のためにＰ３部に示されるように、出力信号Ｖｏａにクリップが生じている。さらに、入力信号Ｖｉと出力信号Ｖｏａとの間には、遅延ｔｄが生じている。図９及び図１０に示される不具合は、ＤＣオフセットなどのキャンセル回路を設けることによって回避されるが、そのような回路の付加は、図８Ａのマイクアンプ９００を大型化させることになる。
【0094】
一方、本実施形態では、制御によるバッファ回路２の第１ゲインＧ１の増減は、ＡＤ変換回路３の第２ゲインＧ２の制御によって、アナログ領域で補われる。第１ゲインＧ１及び第２ゲインＧ２共にアナログ領域で制御されるので、第１ゲインＧ１及び第２ゲインＧ２を略リアルタイム、又は音声信号に対して数ＭＨｚと非常に高い頻度で制御する事が可能である。そのため信号遅延が生じ難く、よって信号遅延によるクリップなどの波形の歪みも生じ難い。さらに、ＤＳＰを使用しないため回路規模を削減でき、且つ、動作時の消費電流も節約できる。これらの利点を備えながら、ＤＳＰ使用時と同等又はそれ以上の性能を得ることが可能なこともある。
【0095】
＜バッファ回路の他の構成との対比＞
図１１Ａには、図２Ｂ及び図３Ｂに例示のバッファ回路２とは異なる構成を有するバッファ回路９２が、比較例として示されている。そして図１１Ｂには、バッファ回路９２を図２Ｂのバッファ回路２の代わりに実施形態のマイク信号モジュールに用いたときの第１アナログ信号Ｓａ１と第２アナログ信号Ｓａ２の一例が示されている。バッファ回路９２は、演算増幅器９２１、キャパシタ９２２、９２３、複数のスイッチ９２４、及び複数のスイッチ９２５を含んでいる。演算増幅器９２１、キャパシタ９２２、９２３（キャパシタ９２３１～９２３ｎ）、及びスイッチ９２５は、それぞれ、図２Ｂのバッファ回路２の演算増幅器２１、キャパシタ２２、２３、及びスイッチ２５と同様に機能する。一方、各スイッチ９２４は、キャパシタ９２３１～９２３ｎのいずれかと、参照電位Ｖｒｅｆが印加される演算増幅器９２１の非反転入力端子とを接続又は分離する。バッファ回路９２においても、各スイッチ９２５の開閉を切り替えることによって、バッファ回路９２のゲインを制御することができる。
図１１Ａには、図２Ｂ及び図３Ｂに例示のバッファ回路２とは異なる構成を有するバッファ回路９２が、比較例として示されている。そして図１１Ｂには、バッファ回路９２を図２Ｂのバッファ回路２の代わりに実施形態のマイク信号モジュールに用いたときの第１アナログ信号Ｓａ１と第２アナログ信号Ｓａ２の一例が示されている。バッファ回路９２は、演算増幅器９２１、キャパシタ９２２、９２３、複数のスイッチ９２４、及び複数のスイッチ９２５を含んでいる。演算増幅器９２１、キャパシタ９２２、９２３（キャパシタ９２３１～９２３ｎ）、及びスイッチ９２５は、それぞれ、図２Ｂのバッファ回路２の演算増幅器２１、キャパシタ２２、２３、及びスイッチ２５と同様に機能する。一方、各スイッチ９２４は、キャパシタ９２３１～９２３ｎのいずれかと、参照電位Ｖｒｅｆが印加される演算増幅器９２１の非反転入力端子とを接続又は分離する。バッファ回路９２においても、各スイッチ９２５の開閉を切り替えることによって、バッファ回路９２のゲインを制御することができる。
【0096】
また、バッファ回路９２では、キャパシタ９２３１～９２３ｎのうちの、スイッチ９２５によって演算増幅器９２１の反転入力端子と分離されているキャパシタが、スイッチ９２４を閉じることによって充電される。そうすることでゲインの切り替え時におけるバッファ回路９２の出力信号の急激な変動が抑制されるので、所謂ポップノイズを小さくすることができる。しかし、ゲインの切り替え時に演算増幅器９２１の出力端子と反転入力端子間に蓄えられている電荷量が変化してしまうため、図１１Ｂに示されるように、第２アナログ信号Ｓａ２にＤＣオフセットＶｏｆが生じてしまう。なお、図１１Ｂの第２アナログ信号Ｓａ２におけるＤＣオフセット発生後の振幅の顕著な減衰は、ＤＣオフセットを有する第２アナログ信号Ｓａ２が、制御回路４（図１参照）によって大振幅信号と誤認されたことによるものである。このようなＤＣオフセットは、例えば第２アナログ信号Ｓａ２のゼロクロス時にゲインを切り替えることによって防止することができる。しかし、そのようにゲイン切り替え時期に制約があると、切り換えの遅延によって前述したような信号のクリップが生じることがある。
【0097】
これに対して、図２Ｂや図３Ｂに示されるバッファ回路２では、第１ゲインＧ１の切り替え時期がＤＣオフセット抑制のための制限を受けないため、切り換えの遅延や、それに伴う信号のクリップの発生を抑制することができる。
【符号の説明】
【0098】
１ マイクロホン信号変換モジュール（マイク信号モジュール）
１０ マイクロホンモジュール
１１ マイクロホン
２ バッファ回路
２１ 演算増幅器
２２ キャパシタ
２３ 可変容量キャパシタ
２４、２５ スイッチ
２６ 非反転バッファ
２７ 可変容量キャパシタ
２８、２９ スイッチ
３、３ｘ ＡＤ変換回路
３４、３４ｘ、３４０、３４１～３４ｎ ＤＡ変換器
４ 制御回路
４０ 比較回路
４４ カウンタ
４５ 検出器（比較器）
４７ パルス発生回路
４７１ タイマ
４７２ パルス発生器
ＦＢ 帰還回路
ＦＢｘ 第２の帰還回路
Ｇ１ 第１ゲイン
Ｇ２ 第２ゲイン
Ｓａ１ 第１アナログ信号
Ｓａ２ 第２アナログ信号
Ｐｒ パルス
Ｖｃｏｍ 中点電位
Ｖｔｈ＋ 上限閾値
Ｖｔｈ－ 下限閾値
１０ マイクロホンモジュール
１１ マイクロホン
２ バッファ回路
２１ 演算増幅器
２２ キャパシタ
２３ 可変容量キャパシタ
２４、２５ スイッチ
２６ 非反転バッファ
２７ 可変容量キャパシタ
２８、２９ スイッチ
３、３ｘ ＡＤ変換回路
３４、３４ｘ、３４０、３４１～３４ｎ ＤＡ変換器
４ 制御回路
４０ 比較回路
４４ カウンタ
４５ 検出器（比較器）
４７ パルス発生回路
４７１ タイマ
４７２ パルス発生器
ＦＢ 帰還回路
ＦＢｘ 第２の帰還回路
Ｇ１ 第１ゲイン
Ｇ２ 第２ゲイン
Ｓａ１ 第１アナログ信号
Ｓａ２ 第２アナログ信号
Ｐｒ パルス
Ｖｃｏｍ 中点電位
Ｖｔｈ＋ 上限閾値
Ｖｔｈ－ 下限閾値
【要約】
マイクロホン信号変換モジュール（１）は、トランスデューサから入力される第１アナログ信号（Ｓａ１）について第１ゲイン（Ｇ１）でレベル変換を行って得られる第２アナログ信号（Ｓａ２）を出力するバッファ回路（２）と、第２アナログ信号（Ｓａ２）のレベルを第２ゲイン（Ｇ２）でディジタル値に変換するアナログ－ディジタル変換回路（３）と、第１ゲイン（Ｇ１）及び第２ゲイン（Ｇ２）を制御する制御回路（４）と、を備える。第２アナログ信号（Ｓａ２）が制御回路（４）に入力され、制御回路（４）は、第２アナログ信号（Ｓａ２）のレベルに基づいて、第１ゲイン（Ｇ１）及び第２ゲイン（Ｇ２）それぞれの大きさを互いに反対方向へと制御するように構成されている。
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11A】
【図11B】