(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-17
(45)【発行日】2024-10-25
(54)【発明の名称】３端子メモリデバイスの自己整列垂直統合
(51)【国際特許分類】
H10B 43/27 20230101AFI20241018BHJP
H01L 21/336 20060101ALI20241018BHJP
H01L 29/788 20060101ALI20241018BHJP
H01L 29/792 20060101ALI20241018BHJP
H10B 51/20 20230101ALI20241018BHJP
H10B 61/00 20230101ALI20241018BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H10B51/20
H10B61/00
【請求項の数】
31
(21)【出願番号】P 2021521427
(86)(22)【出願日】2019-10-22
(65)【公表番号】
(43)【公表日】2022-01-14
(86)【国際出願番号】 US2019057418
(87)【国際公開番号】W WO2020086566
(87)【国際公開日】2020-04-30
【審査請求日】2022-10-14
(31)【優先権主張番号】62/751,089
(32)【優先日】2018-10-26
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】62/775,615
(32)【優先日】2018-12-05
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】592010081
【氏名又は名称】ラム リサーチ コーポレーション
【氏名又は名称原語表記】ＬＡＭ ＲＥＳＥＡＲＣＨ ＣＯＲＰＯＲＡＴＩＯＮ
(74)【代理人】
【識別番号】110000028
【氏名又は名称】弁理士法人明成国際特許事務所
(72)【発明者】
【氏名】リル・ソーステン
(72)【発明者】
【氏名】シェン・メイファ
(72)【発明者】
【氏名】ホアン・ジョン
(72)【発明者】
【氏名】ウー・ホイ－ジュン
(72)【発明者】
【氏名】グナワン・ゲレン
(72)【発明者】
【氏名】パン・ヤン
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２０１７－１６３０４４（ＪＰ，Ａ）
【文献】国際公開第２０１７／０９１３３８（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１８／０１８２７６９（ＵＳ，Ａ１）
【文献】特開２０１８－０８８５０７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ５１／２０
Ｈ１０Ｂ ６１／００
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
メモリセル用の３次元（３Ｄ）メモリ構造であって、複数の酸化物層と、
複数のワードライン層と、前記複数の酸化物層と前記複数のワードライン層は、第１の方向に交互に積み重ねられており、
前記第１の方向に前記複数の酸化物層および前記複数のワードライン層を通って延びる複数のダブルチャネルホールであって、前記第１の方向を横切る第２の方向にピーナッツ形の断面を有する複数のダブルチャネルホールと、を備え、
前記ピーナッツ形の断面を有する各ダブルチャネルホールは、楕円形断面を有し、互いに絶縁されている第１電極および第２電極と、前記ピーナッツ形の断面を有し、前記第１電極および前記第２電極を囲む第３電極とを備え、
前記第１電極は第１チャネルであり、前記第２電極は第２チャネルであり、前記第３電極は前記ワードライン層である、３Ｄメモリ構造。
【請求項2】
請求項１に記載の３Ｄメモリ構造であって、前記複数のワードライン層は、前記複数のダブルチャネルホール内の前記複数の酸化物層に対して凹んでいる、３Ｄメモリ構造。
【請求項3】
請求項１に記載の３Ｄメモリ構造であって、前記メモリセルは、３端子ＮＯＲメモリセルをさらに備える、３Ｄメモリ構造。
【請求項4】
請求項１に記載の３Ｄメモリ構造であって、前記複数のダブルチャネルホールの内面に堆積され、前記第１の方向に延びる第１の空洞を画定する多層スタックをさらに備える、３Ｄメモリ構造。
【請求項5】
請求項４に記載の３Ｄメモリ構造であって、前記第１の空洞は、前記第２の方向にピーナッツ形の断面を有する、３Ｄメモリ構造。
【請求項6】
請求項４に記載の３Ｄメモリ構造であって、前記多層スタックは、ブロッキング酸化物層と、電荷トラップ層と、ゲート酸化物層とを含む、３Ｄメモリ構造。
【請求項7】
請求項４に記載の３Ｄメモリ構造であって、前記多層スタックは、ブロッキング酸化物層と、強誘電体層と、ゲート酸化物層とを含む、３Ｄメモリ構造。
【請求項8】
請求項４に記載の３Ｄメモリ構造であって、前記多層スタックは、ブロッキング酸化物層と、スピン軌道トルク（ＳＯＴ）層と、ゲート酸化物層とを含む、３Ｄメモリ構造。
【請求項9】
請求項４に記載の３Ｄメモリ構造であって、前記第１の空洞の内面に配置されたポリシリコン層をさらに備える、３Ｄメモリ構造。
【請求項10】
請求項９に記載の３Ｄメモリ構造であって、前記ポリシリコン層は、前記第１の方向に延びる第２の空洞および第３の空洞を画定する、３Ｄメモリ構造。
【請求項11】
請求項１０に記載の３Ｄメモリ構造であって、前記第２の空洞および前記第３の空洞は、前記第２の方向に楕円形の断面を有する、３Ｄメモリ構造。
【請求項12】
請求項９に記載の３Ｄメモリ構造であって、前記ポリシリコン層は、Ｐ-層を含む、３Ｄメモリ構造。
【請求項13】
請求項９に記載の３Ｄメモリ構造であって、前記ポリシリコン層は、前記第２の方向に「８」字形の断面を有する、３Ｄメモリ構造。
【請求項14】
請求項１０に記載の３Ｄメモリ構造であって、前記第２の空洞および前記第３の空洞に配置されたＮ＋層をさらに備える、３Ｄメモリ構造。
【請求項15】
メモリセル用の３次元（３Ｄ）メモリ構造を製作するための方法であって、複数の酸化物層および複数の窒化物層を含む基板を提供し、前記複数の酸化物層と前記複数の窒化物層は、第１の方向に交互に積み重ねられており、
前記複数の酸化物層および前記複数の窒化物層に複数のダブルチャネルホールをエッチングし、前記複数のダブルチャネルホールは、前記第１の方向に延び、前記複数のダブルチャネルホールは、前記第１の方向を横切る第２の方向にピーナッツ形の断面を有し、
前記ダブルチャネルホール内に、楕円形断面を有するソースおよびドレイン、および前記ピーナッツ形の断面を有するフローティングゲートを形成すること、を備え、前記ソースは第１チャネルであり、前記ドレインは第２チャネルであり、前記フローティングゲートはワードライン層である、
方法。
【請求項16】
請求項１５に記載の方法であって、前記メモリセルは、３端子ＮＯＲメモリセルを備える、方法。
【請求項17】
請求項１５に記載の方法であって、前記複数のダブルチャネルホール内の前記複数の酸化物層に対して前記複数の窒化物層を部分的にエッチングバックすることをさらに含む、方法。
【請求項18】
請求項１７に記載の方法であって、前記複数のダブルチャネルホールの内面に多層スタックを堆積することをさらに含み、前記多層スタックは、前記第１の方向に延びる第１の空洞を画定する、方法。
【請求項19】
請求項１８に記載の方法であって、前記第１の空洞は、前記第２の方向にピーナッツ形の断面を有する、方法。
【請求項20】
請求項１８に記載の方法であって、前記多層スタックを堆積することは、ブロッキング酸化物層、電荷トラップ層、およびゲート酸化物層を堆積することを含む、方法。
【請求項21】
請求項１８に記載の方法であって、前記多層スタックを堆積することは、ブロッキング酸化物層、強誘電体層、およびゲート酸化物層を堆積することを含む、方法。
【請求項22】
請求項１８に記載の方法であって、前記多層スタックを堆積することは、ブロッキング酸化物層、スピン軌道トルク（ＳＯＴ）層、およびゲート酸化物層を堆積することを含む、方法。
【請求項23】
請求項１８に記載の方法であって、前記複数のダブルチャネルホール内の前記第１の空洞の内面にポリシリコン層を堆積することをさらに含む、方法。
【請求項24】
請求項２３に記載の方法であって、前記ポリシリコン層は、前記第１の方向に延びる第２の空洞および第３の空洞を画定する、方法。
【請求項25】
請求項２４に記載の方法であって、前記第２の空洞および前記第３の空洞は、前記第２の方向に楕円形の断面を有する、方法。
【請求項26】
請求項２３に記載の方法であって、前記ポリシリコン層は、Ｐ－層を含む、方法。
【請求項27】
請求項２３に記載の方法であって、前記ポリシリコン層は、前記第２の方向に「８」字形の断面を有する、方法。
【請求項28】
請求項２４に記載の方法であって、前記第２の空洞および前記第３の空洞にＮ＋層を堆積することをさらに含む、方法。
【請求項29】
請求項２８に記載の方法であって、前記基板を切断し、前記複数の窒化物層の一部を少なくとも部分的に露出させることをさらに含む、方法。
【請求項30】
請求項２９に記載の方法であって、前記複数の窒化物層をエッチングすることをさらに含む、方法。
【請求項31】
請求項３０に記載の方法であって、前記複数の窒化物層のエッチングされた場所に導電性充填物を堆積することをさらに含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０１８年１２月５日に出願された米国仮出願第６２／７７５，６１５号および２０１８年１０月２６日に出願された米国仮出願第６２／７５１，０８９号に基づく優先権を主張する。上記で参照された出願の全体の開示は、参照により本明細書に組み込まれる。
本出願は、２０１８年１２月５日に出願された米国仮出願第６２／７７５，６１５号および２０１８年１０月２６日に出願された米国仮出願第６２／７５１，０８９号に基づく優先権を主張する。上記で参照された出願の全体の開示は、参照により本明細書に組み込まれる。
【0002】
本開示は、メモリデバイスに関し、より詳細には、３端子メモリデバイスの自己整列垂直統合（ｓｅｌｆ－ａｌｉｇｎｅｄ ｖｅｒｔｉｃａｌ ｉｎｔｅｇｒａｔｉｏｎ）に関する。
【背景技術】
【0003】
ここで提供される背景の説明は、本開示の内容を概ね提示することを目的とする。この背景技術のセクションで説明されている範囲内における、現時点で名前を挙げられている発明者らによる研究、ならびに出願の時点で先行技術として別途みなされ得ない説明の態様は、明示または暗示を問わず、本開示に対抗する先行技術として認められない。
【0004】
電子デバイスは、データの記憶に使用されるフラッシュメモリなどの不揮発性メモリを含む。フラッシュメモリは、典型的には、メモリセルを含む１つまたは複数の集積回路（ＩＣ）によって実装される。電子デバイスのサイズが縮小し、より多くのデータを使用するようになっているため、メモリセルのコスト、密度、およびアクセス速度がますます重要となっている。
【0005】
当初、メモリセルは２Ｄメモリアレイに配置されていた。最近では、メモリセルは、密度を高めてコストを削減するために３次元（３Ｄ）アレイに配置されている。３Ｄメモリアレイのメモリセルは、典型的には、２端子デバイスである。セレクタデバイスが必要であるか、またはメモリがビットアドレス指定可能ではない場合がある。メモリがビットアドレス指定可能ではない場合、記憶用途には適しているが、通常、ワーキングメモリ用途には適していない。
【発明の概要】
【0006】
メモリセル用の３次元（３Ｄ）メモリ構造は、複数の酸化物層と、複数のワードライン層とを含む。複数の酸化物層と複数のワードライン層は、第１の方向に交互に積み重ねられている。複数のダブルチャネルホールが、第１の方向に複数の酸化物層および複数のワードライン層を通って延びる。複数のダブルチャネルホールは、第１の方向を横切る第２の方向にピーナッツ形の断面を有する。
【0007】
他の特徴において、複数のワードライン層は、複数のダブルチャネルホール内の複数の酸化物層に対して凹んでいる。メモリセルは、３端子ＮＯＲメモリセルをさらに備える。多層スタックが、複数のダブルチャネルホールの内面に堆積され、第１の方向に延びる第１の空洞を画定する。
【0008】
他の特徴において、第１の空洞は、第２の方向にピーナッツ形の断面を有する。多層スタックは、ブロッキング酸化物層と、電荷トラップ層と、ゲート酸化物層とを含む。多層スタックは、ブロッキング酸化物層と、強誘電体層と、ゲート酸化物層とを含む。多層スタックは、ブロッキング酸化物層と、スピン軌道トルク（ＳＯＴ）層と、ゲート酸化物層とを含む。
【0009】
他の特徴において、ポリシリコン層が、第１の空洞の内面に配置される。ポリシリコン層は、第１の方向に延びる第２の空洞および第３の空洞を画定する。第２の空洞および第３の空洞は、第２の方向に楕円形の断面を有する。ポリシリコン層は、Ｐ－層を含む。ポリシリコン層は、第２の方向に「８」字形の断面を有する。
【0010】
他の特徴において、Ｎ＋層が、第２の空洞および第３の空洞に配置される。
【0011】
メモリセル用の３次元（３Ｄ）メモリ構造を製作するための方法は、複数の酸化物層および複数の窒化物層を含む基板を提供することを含む。複数の酸化物層と複数の窒化物層は、第１の方向に交互に積み重ねられている。方法は、複数の酸化物層および複数の窒化物層に複数のダブルチャネルホールをエッチングすることを含む。複数のダブルチャネルホールは、第１の方向に延びる。複数のダブルチャネルホールは、第１の方向を横切る第２の方向にピーナッツ形の断面を有する。
【0012】
他の特徴において、メモリセルは、３端子ＮＯＲメモリセルを備える。方法は、複数のダブルチャネルホール内の複数の酸化物層に対して複数の窒化物層を部分的にエッチングバックすることを含む。方法は、複数のダブルチャネルホールの内面に多層スタックを堆積することを含む。多層スタックは、第１の方向に延びる第１の空洞を画定する。第１の空洞は、第２の方向にピーナッツ形の断面を有する。
【0013】
他の特徴において、多層スタックを堆積することは、ブロッキング酸化物層、電荷トラップ層、およびゲート酸化物層を堆積することを含む。多層スタックを堆積することは、ブロッキング酸化物層、強誘電体層、およびゲート酸化物層を堆積することを含む。多層スタックを堆積することは、ブロッキング酸化物層、スピン軌道トルク（ＳＯＴ）層、およびゲート酸化物層を堆積することを含む。
【0014】
他の特徴において、方法は、複数のダブルチャネルホール内の第１の空洞の内面にポリシリコン層を堆積することを含む。ポリシリコン層は、第１の方向に延びる第２の空洞および第３の空洞を画定する。第２の空洞および第３の空洞は、第２の方向に楕円形の断面を有する。ポリシリコン層は、Ｐ－層を含む。ポリシリコン層は、第２の方向に「８」字形の断面を有する。
【0015】
他の特徴において、方法は、第２の空洞および第３の空洞にＮ＋層を堆積することを含む。方法は、基板を切断し、複数の窒化物層の一部を少なくとも部分的に露出させることを含む。方法は、複数の窒化物層をエッチングすることを含む。方法は、複数の窒化物層のエッチングされた場所に導電性充填物を堆積することを含む。
【0016】
メモリセル用の３次元（３Ｄ）メモリ構造は、複数の酸化物層と、複数のワードライン層とを含む。複数の酸化物層と複数のワードライン層は、第１の方向に交互に積み重ねられている。複数のダブルチャネルホールが、第１の方向に複数の酸化物層および複数のワードライン層を通って延びる。複数のダブルチャネルホールは、第１の方向を横切る第２の方向にピーナッツ形の断面を有する。複数のワードライン層は、複数のダブルチャネルホール内の複数の酸化物層に対して第２の方向に凹んでいる。ブロッキング誘電体層が、複数のダブルチャネルホールの内面、複数の酸化物層の間の複数のダブルチャネルホールの端部における第１の領域内の複数の酸化物層の内面、ならびに複数の酸化物層の間の複数のダブルチャネルホールの側面における第２の領域内の複数の酸化物層および複数のワードライン層の内面に堆積される。
【0017】
他の特徴において、メモリセルは、３端子ＮＯＲメモリセルを備える。複数のダブルチャネルホールは、第２の方向にピーナッツ形の断面を有する。自己整列接点が、複数のダブルチャネルホールの端部の間の第１の領域に配置される。電荷トラップ層が、第１の領域内の自己整列接点の反対側に位置する。電荷トラップ層は、ブロッキング誘電体層に隣接する第２の領域に位置する。
【0018】
他の特徴において、ゲート酸化物層が、複数のダブルチャネルホール内の複数の酸化物層および電荷トラップ層に配置される。ポリシリコン層が、複数のダブルチャネルホール内のゲート酸化物層に配置される。ポリシリコン層は、Ｐチャネル層を画定する。ポリシリコン層は、第１の方向に延びる第１の空洞、および第１の方向に延びる第２の空洞を画定する。第１の空洞および第２の空洞は、第２の方向に楕円形の断面を有する。ポリシリコン層は、第２の方向に「８」字形の断面を有する。Ｎ＋層は、第１の空洞および第２の空洞に配置される。
【0019】
メモリセル用の３次元（３Ｄ）メモリ構造を製作するための方法は、複数の酸化物層および複数の窒化物層を含む基板を提供することを含む。複数の酸化物層と複数の窒化物層は、第１の方向に交互に積み重ねられている。方法は、複数の酸化物層および複数の窒化物層に複数のダブルチャネルホールをエッチングすることを含む。複数のダブルチャネルホールは、第１の方向に延びる。複数のダブルチャネルホールは、第１の方向を横切る第２の方向にピーナッツ形の断面を有する。方法は、複数の酸化物層の間の複数のダブルチャネルホールの端部に位置する第１の領域内で複数の窒化物層をエッチングバックすることを含む。方法は、複数の酸化物層の間の複数のダブルチャネルホールの側面に位置する第２の領域内で複数の窒化物層を部分的にエッチングバックすることを含む。方法は、複数のダブルチャネルホールの内面、第１の領域内の複数の酸化物層の内面、ならびに第２の領域内の複数の酸化物層および複数の窒化物層の内面にブロッキング誘電体層を堆積することを含む。
【0020】
他の特徴において、複数のダブルチャネルホールは、ピーナッツ形の断面を有する。方法は、複数のダブルチャネルホールに材料を堆積することを含む。方法は、材料をエッチングし、複数のダブルチャネルホールの端部の間の第１の領域に自己整列接点を画定することを含む。
【0021】
他の特徴において、方法は、第１の領域内の自己整列接点の対向する側面に電荷トラップ層を堆積することを含む。電荷トラップ層はまた、ブロッキング誘電体層に隣接する第２の領域に堆積される。
【0022】
他の特徴において、方法は、複数のダブルチャネルホール内の複数の酸化物層および電荷トラップ層にゲート酸化物層を堆積することを含む。方法は、複数のダブルチャネルホールにポリシリコン層を堆積することを含む。ポリシリコン層は、Ｐ－層を含む。ポリシリコン層は、複数のダブルチャネルホール内で第１の方向に延びる第１の空洞および第２の空洞を画定する。
【0023】
他の特徴において、方法は、複数のダブルチャネルホールの第１の空洞および第２の空洞にＮ＋層を堆積することを含む。
【0024】
メモリセル用の３次元（３Ｄ）メモリ構造は、間隔を置いて配置された複数の酸化物層、および複数の酸化物層にエッチングされた複数のダブルチャネルホールを含む基板を含む。複数のダブルチャネルホールは、第１の方向に複数の酸化物層を通って延びる。複数のダブルチャネルホールは、第１の方向を横切る第２の方向にピーナッツ形の断面を有する。第１の領域が、複数の酸化物層の隣接する層の間の複数のダブルチャネルホールの隣接するホールの端部に位置する。第２の領域が、複数の酸化物層の隣接する層の間の複数のダブルチャネルホールの隣接するホールの側面に位置する。ブロッキング層が、「Ｉ」字形の断面を有する第１の領域、および「Ｃ」字形の断面を有する第２の領域に位置する。
【0025】
他の特徴において、複数のダブルチャネルホールは、ピーナッツ形の断面を有する。金属層が、ブロッキング層の「Ｃ」字形の断面の内側に配置される。金属層は、タングステンを含む。
【0026】
他の特徴において、電荷トラップ層が、ブロッキング層の「Ｃ」字形の断面の外面およびブロッキング層の「Ｉ」字形の断面の外面に配置される。ゲート酸化物層が、複数のダブルチャネルホール内の複数の酸化物層および電荷トラップ層上の露出部分に配置される。ポリシリコン層が、複数のダブルチャネルホール内のゲート酸化物層に配置される。ポリシリコン層は、Ｐ－層を含む。ポリシリコン層は、第２の方向に「８」字形の断面を有する。ポリシリコン層は、複数のダブルチャネルホール内で第１の方向に延びる第１の空洞および第２の空洞を画定する。Ｎ＋層が、複数のダブルチャネルホールの第１の空洞および第２の空洞に配置される。
【0027】
メモリセル用の３次元（３Ｄ）メモリ構造を製作するための方法は、複数の酸化物層および複数の窒化物層を含む基板を提供することを含む。複数の酸化物層と複数の窒化物層は、第１の方向に交互に積み重ねられている。方法は、複数の酸化物層および複数の窒化物層に複数のダブルチャネルホールをエッチングすることを含む。複数のダブルチャネルホールは、第１の方向に延びる。複数のダブルチャネルホールは、第１の方向を横切る第２の方向にピーナッツ形の断面を有する。方法は、複数の酸化物層の間の複数のダブルチャネルホールの隣接するホールの端部に位置する第１の領域、および複数の酸化物層の間の複数のダブルチャネルホールの隣接するホールの側面に位置する第２の領域内で複数の窒化物層をエッチングバックすることを含む。方法は、複数のダブルチャネルホールの内面、ならびに第１の領域および第２の領域内の複数の酸化物層および複数の窒化物層の表面に自己整列接点層を堆積することを含む。
【0028】
他の特徴において、複数のダブルチャネルホールは、ピーナッツ形の断面を有する。方法は、複数のダブルチャネルホールの第１の領域および第２の領域内の窒化物層をエッチングすることを含む。方法は、第１の領域および第２の領域内の複数のダブルチャネルホールの表面にブロッキング層を選択的に堆積することを含む。ブロッキング層は、第１の領域に「Ｉ」字形の断面を有し、第２の領域に「Ｃ」字形の断面を有する。ブロッキング層は、誘電体材料を含む。
【0029】
他の特徴において、方法は、自己整列接点層をエッチングすることを含む。方法は、「Ｃ」字形の断面を有するブロッキング層の内面に金属層を堆積することを含む。金属層は、タングステンを含む。方法は、「Ｃ」字形の断面を有するブロッキング層の外面、および「Ｉ」字形の断面を有するブロッキング層の対向する表面に電荷トラップ層を堆積することを含む。方法は、複数のダブルチャネルホール内の電荷トラップ層にゲート酸化物層を堆積することを含む。方法は、複数のダブルチャネルホール内のゲート酸化物層にポリシリコン層を堆積することを含む。ポリシリコン層は、Ｐ－層を含む。ポリシリコン層は、複数のダブルチャネルホール内で第１の方向に延びる第１の空洞および第２の空洞を画定する。
【0030】
他の特徴において、方法は、複数のダブルチャネルホールの第１の空洞および第２の空洞にＮ＋層を堆積することを含む。
【0031】
メモリセル用の３次元（３Ｄ）メモリ構造を製作するための方法は、基板内に第１の方向に複数のホールをエッチングすることを含む。基板は、第１の方向に積み重ねられている第１の材料と第２の材料の交互の層を含む。方法は、複数のホールの対の２つごとに１つのマスクされていないホールを残しながら複数のホールの対をマスクするようにマスク層を堆積することを含む。方法は、複数のホールのうちのマスクされていないホールに誘電体材料を堆積することと、マスク層をエッチングして複数のホールの対を露出させることと、複数のホールの対を等方性エッチングし、第１の方向に延びる複数のダブルチャネルホールを形成することとを含む。
【0032】
他の特徴において、複数のダブルチャネルホールは、第１の方向を横切る第２の方向にピーナッツ形の断面を有する。基板は、交互の酸化物層と窒化物層を含む。第１の材料は、酸化物を含み、第２の材料は、ポリシリコンを含む。
【0033】
他の特徴において、方法は、複数のダブルチャネルホール内でポリシリコンをエッチングし、酸化物に対してポリシリコンを凹ませることを含む。方法は、複数のダブルチャネルホールの内面にポリシリコン間誘電体層を堆積することを含む。ポリシリコン間誘電体層および複数のダブルチャネルホールは、ピーナッツ形の断面を有する。
【0034】
他の特徴において、方法は、ポリシリコン間誘電体層の内面にフローティングゲート層を堆積することを含む。フローティングゲート層は、第１の方向に延びる第１の空洞および第２の空洞を画定する。
【0035】
他の特徴において、方法は、フローティングゲート層をエッチングバックし、第１の空洞および第２の空洞をさらに画定することを含む。方法は、第１の空洞および第２の空洞にゲート酸化物層を堆積することを含む。方法は、第１の空洞および第２の空洞にポリシリコンを堆積することを含む。複数のホールは、等間隔で複数の線状に配置される。等方性エッチングは、原子層エッチングを含む。等方性エッチングは、ラジカルエッチングを含む。複数のホールは、第１の方向に楕円形の断面を有する。３Ｄメモリ構造のメモリセルは、フローティングゲートを備えたＮＯＲメモリセルを含む。
【0036】
メモリセル用の３次元（３Ｄ）メモリ構造は、第１の方向に積み重ねられている第１の材料と第２の材料の交互の層を含む基板を含む。第２の材料は、第１の材料とは異なる。複数のダブルチャネルホールが、基板内に第１の方向に延び、第１の方向を横切る第２の方向にピーナッツ形の断面を有する。複数の絶縁ピラーが、第１の方向に延び、各絶縁ピラーは、ダブルチャネルホールの対の間に配置される。
【0037】
他の特徴において、第１の材料は、酸化物を含み、第２の材料は、窒化物を含む。第１の材料は、酸化物を含み、第２の材料は、ポリシリコンを含む。ポリシリコン間誘電体層が、複数のダブルチャネルホールの内面に配置される。ポリシリコン間誘電体層は、第２の方向にピーナッツ形の断面を有する。フローティングゲート層が、ポリシリコン間誘電体層の内面に配置され、複数のダブルチャネルホール内で第１の方向に延びる第１の空洞および第２の空洞を画定する。
【0038】
他の特徴において、ゲート酸化物層が、複数のダブルチャネルホール内で第１の空洞および第２の空洞内のフローティングゲート層の内面に配置される。ポリシリコン層が、第１の空洞および第２の空洞内のゲート酸化物層に配置される。ポリシリコンは、酸化物に対して凹んでいる。メモリセルは、フローティングゲートを備えたＮＯＲメモリセルを含む。
【0039】
本開示を適用可能な他の分野は、詳細な説明、特許請求の範囲および図面から明らかになるであろう。詳細な説明および特定の例は、例示のみを目的としており、本開示の範囲を限定することを意図するものではない。
【図面の簡単な説明】
【0040】
本開示は、詳細な説明および添付の図面からより完全に理解されるであろう。
【0041】
【0042】
【0043】
【0044】
【0045】
【0046】
【0047】
【0048】
【0049】
【0050】
【0051】
【0052】
【0053】
【0054】
【0055】
【0056】
【0057】
【0058】
【0059】
【0060】
【0061】
これらの図面において、参照番号は、類似の要素および／または同一の要素を指すために再度利用されることがある。
【発明を実施するための形態】
【0062】
本開示による３Ｄ ３端子メモリデバイスは、各メモリセルをアドレス指定するための３つの端子を含む。本明細書に記載の方法を使用して、３Ｄ ３端子メモリデバイスを製作し、エッチングおよび堆積を使用して自己整列方式で垂直方向に第３の端子を統合することができる。３Ｄ ３端子メモリデバイスは、クロスポイントアレイで典型的には使用されるラインエッチングではなく、ホールエッチングを使用する。このアプローチにより、ラインエッチングプロセスよりも多くの階層に拡張することができるため、記憶密度が高まり、コストが削減される。
【0063】
３Ｄ ３端子メモリデバイスは、ＮＡＮＤデバイスではなく、ＮＯＲを含む。ＮＡＮＤおよびＮＯＲデバイスでは、ワードラインは、すべてのメモリセルに接続される。ＮＡＮＤデバイスでは、ビットラインは、ソース／ドレインチェーンに接続される。ＮＯＲデバイスでは、ビットラインは、すべての他のデバイスに接続される（リファレンスセルを備えたデザインの場合）。ＮＡＮＤデバイスでは、ソース／ドレインへの個別の接続はない。ＮＯＲデバイスでは、すべてのデバイスペアがグランドに接続される。ＮＡＮＤデバイスは、２端子である。ＮＯＲデバイスは、３端子である。
【0064】
以下の説明では、３Ｄ垂直構造が、図１Ａに示すような３端子ＮＯＲメモリデバイスを含む。図１Ｂでは、メモリデバイス１００の一例は、ビットアドレス指定可能であり、２端子デバイスが示されている。メモリデバイス１００は、平行平面に配置された複数のワードライン１１０－１、１１０－２、…、および１１０－Ｗまたは平行階層（Ｗは２よりも大きい整数であり、（Ｗは２５、５０、７５、または１００よりも大きくあり得る）（総称してワードライン１１０）を含む。メモリデバイス１００は、平行なワードライン平面に平行な平面内で第１の方向に延びる複数のビットライン１２０－１、１２０－２、…、および１２０－Ｂ（Ｂは２よりも大きい整数である）（総称してビットライン１２０）をさらに含む。
【0065】
メモリデバイス１００は、平行なワードライン平面に平行な平面内で第２の方向（例えば、第１の方向を横切る）に延びる複数の選択ライン１２４－１、１２４－２、…、および１２４－Ｓ（Ｓは２よりも大きい整数である）（総称して選択ライン１２４）をさらに含む。メモリデバイス１００は、平行なワードラインを横切る方向に延びるピラー電極１３０－１１、１３０－１２、…、および１３０－ＷＢ（総称してピラー電極１３０）をさらに含む。メモリデバイス１３４は、ピラー電極１３０とワードライン１１０の接合部に配置される。
【0066】
ここで図２Ａ～図２Ｃを参照すると、様々な３端子メモリデバイスが、本明細書に記載の３Ｄ ３端子メモリで使用することができる。前述の説明は３端子ＮＯＲフラッシュに関するものであるが、他のタイプのメモリセルを使用することができる。図２Ａでは、強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリセル２１０が示されている。ＦｅＦＥＴメモリセル２１０は、ソース２１２と、ゲート２１４と、ドレイン２１６とを含む。強誘電体スタック２２０が、ゲート２１４とバルクシリコン２２４に配置された層２２２との間に配置される。ＦｅＦＥＴメモリセル２１０は、ＤＲＡＭとほぼ同じ速度で動作する。
【0067】
図２Ｂでは、ＮＯＲフラッシュメモリセル２３０が示されている。ＮＯＲフラッシュメモリセル２３０は、ソース２１２と、ゲート２１４と、ドレイン２１６とを含む。電荷トラップスタック２３４が、ゲート２１４とバルクシリコン２２４に配置された層２３６との間に配置される。ＮＯＲフラッシュメモリセル２３０は、ＮＡＤＭメモリよりも高速に動作する。
【0068】
図２Ｃでは、スピン軌道トルク（ＳＯＴ）磁気抵抗（ＭＲＡＭ）メモリセル２４０が示されている。ＳＯＴ ＭＲＡＭメモリセル２４０は、ソース２１２と、ゲート２１４と、ドレイン２１６とを含む。ＳＯＴスタック２５０が、ゲート２１４とバルクシリコン２２４に配置された層２５２との間に配置される。ＳＯＴ ＭＲＡＭメモリセル２４０は、ＳＳＴ ＭＲＡＭよりも高速に動作する。
【0069】
ここで図３Ａおよび図３Ｂを参照すると、２つの端子メモリデバイスが示されている。各メモリセルに第３の端子を追加すると、典型的には、第３の端子が原因で５０％のビット密度ペナルティが導入される。図３Ａおよび図３Ｂに示すデバイスを３端子デバイスにするために、本明細書に記載のシステムおよび方法は、異なるピラー電極（ソースおよびドレインのピラー電極）を含む。本明細書に記載のシステムおよび方法は、ピラー電極の間にトランジスタを配置し、ピラー電極を互いに近づけて第３の端子に対するペナルティを低減する。
【0070】
以下でさらに説明するように、本開示による３Ｄ垂直３端子メモリデバイスは、３端子デバイスによる密度ペナルティを低減する。いくつかの例では、ピラー電極１３０の少なくともいくつかの間の距離は、均一な距離ｄ１から不均一な距離ｄ２（例えば、以下でさらに説明するダブルチャネルホール内）に減少し、ここで、ｄ２＜ｄ１である。
【0071】
ここで図４Ａ～図６Ｂを参照すると、３Ｄ垂直３端子メモリデバイスの製作が示されている。図４Ａでは、基板４００の平面図は、複数のダブルチャネルホール４０４を備えた酸化物層４１０を含む。複数のダブルチャネルホール４０４は、ピーナッツ形の断面を有する。複数のダブルチャネルホール４０４は、第３の端子による密度ペナルティを低減するために使用される。基板４００は、第１の方向に積み重ねられている交互の二酸化ケイ素（ＳｉＯ2）層または酸化物層４１０と窒化ケイ素（ＳｉxＮy）層４１４（例えば、ＯＮＯＮ…）を含む。第１の方向または垂直方向の酸化物層４１０および窒化物層４１４のエッチングは、ダブルチャネルホール４０４を画定するために実施される。
【0072】
図４Ｂでは、窒化物層４１４の等方性エッチングが実施され、第２の方向または水平方向のダブルチャネルホール４０４内の酸化物層４１０に対して窒化物層４１４の露出部分をエッチングバックする。第２の方向は、第１の方向を横切る。図４Ｃでは、ブロッキング酸化物層、窒化物層、およびゲート酸化物層（総称して多層スタック４４０として示される）が、以下でさらに説明するように酸化物および窒化物層４１０、４１４に堆積される。ダブルチャネルホール内の多層スタック４４０は、ピーナッツ形の断面を有する第１の空洞または垂直空洞を画定する（例えば、図の「８」の輪郭に似ている）。
【0073】
図５Ａでは、Ｐ-チャネルポリシリコン充填およびエッチングバックが実施され、多層スタック４４０の内面にＰ-チャネルポリシリコン層５００が形成される。エッチングバック後、Ｐ-チャネルポリシリコン層５００は、ダブルチャネルホール４０４内の隣接する垂直空洞を画定し、「８」字形の断面を有する。いくつかの例では、隣接する垂直空洞は、楕円形または円形の断面を有する。図５Ｂでは、Ｎ+ワードライン／ビットライン層５１０が、ダブルチャネルホールの各々における隣接する垂直空洞に堆積される。
【0074】
図５Ｃでは、エッチングが実施されて５５０に示すように酸化物層４１０の間に位置する窒化物層４１４をエッチングし、ワードラインを画定する。いくつかの例では、基板は、エッチングの前に窒化物層４１４を露出させるために１つまたは複数の場所で切断またはスリットされる。
【0075】
図６Ａでは、導電性充填物６００が開口部に堆積され、５５０に示すように窒化物層４１４によって以前は占められていたワードラインを形成する。いくつかの例では、導電性充填物は、タングステン（Ｗ）を含む。図６Ｂでは、導電性充填物６００の１つの層における基板の断面図が示されている。図６Ｃでは、３Ｄメモリデバイス上への２Ｄメモリデバイスのマッピングが示されている。
【0076】
図６Ｄでは、３Ｄ垂直３端子メモリデバイスを製作するための方法６８０が示されている。６８２において、基板４００が提供され、最初にそれぞれ交互の酸化物層と窒化物層４１０、４１４のスタックを含む。６８４において、ダブルチャネルホールが形成される。いくつかの例では、介在する絶縁ホールがダブルチャネルホール間に形成される（以下で説明される）。６８６において、窒化物層４１４が、同位体エッチングされて凹まされる（窪みが形成される）。６８８において、多層スタック４４０（ブロッキング酸化物、電荷トラップ層（例えば、窒化物）、およびゲート酸化物を含む）が、ダブルチャネルホール４０４に堆積される。６９０において、Ｐ-チャネルポリシリコン層５００が堆積される。６９２において、Ｎ+ワードライン／ビットライン層５１０が堆積される。いくつかの例では、基板は、エッチングの前に窒化物を露出させるために１つまたは複数の場所で切断またはスリットされる。６９４において、窒化物層４１４がエッチングされる。６９６において、タングステンなどの導電性充填物６００が堆積され、窒化物層４１４の以前の場所にワードラインを形成する。
【0077】
ここで図７Ａを参照すると、図７Ｂ～図７Ｉのｘカットおよびｙカット断面図の向きが示されている。図７Ｂ～図７Ｉでは、３Ｄ垂直３端子メモリデバイスの製作を示す断面図が示されている。図７Ｂでは、ダブルチャネルホールの高アスペクト比エッチング後の基板が示されている。図７Ｃでは、窒化物層４１４を凹ませるためにエッチングした後の基板が示されている。いくつかの例では、窒化物層４１４は、酸化物層の間の端部ダブルチャネルホール４０４における第１の領域で除去され、酸化物層の間のダブルチャネルホール４０４の側面に隣接する第２の領域で部分的に除去される。
【0078】
図７Ｄでは、ブロッキング誘電体層７０８がダブルチャネルホール４０４に堆積された後の基板が示されている。ブロッキング誘電体層７０８は、第２の領域内の酸化物層４１０および窒化物層４１４、ならびに第１の領域内の酸化物層４１４に堆積される。自己整列接点（ＳＡＣ）酸化物層７１０が、ダブルチャネルホール４０４内のブロッキング誘電体層７０８に堆積される。
【0079】
図７Ｅでは、エッチングがＳＡＣ酸化物層７１０を凹ませるために実施された後の基板が示されている。ＳＡＣ酸化物層７１０は、第１の領域内のｙカット図における酸化物層４１０の間の中心にある場所を除いて、第２の領域で除去される。図７Ｆでは、ダブルチャネルホール４０４に窒化物電荷トラップ層７２２を堆積した後（および電荷トラップ層７２２を凹ませるためにエッチングした後）の基板が示されている。ゲート酸化物層７３０が、電荷トラップ層７２２上のダブルチャネルホール４０４に堆積される。
【0080】
図７Ｇでは、ダブルチャネルホール４０４内のＰ-チャネル層７４０の堆積および凹みの後の基板が示されている。Ｎ+充填層７５０が、Ｐ-チャネル層７４０上のダブルチャネルホール４０４に堆積される。いくつかの例では、基板は、１つまたは複数の場所で切断またはスリットされ、後続のエッチングステップのために窒化物層を露出させる。図７Ｈでは、ｘカット図の７５４において窒化物層４１４をエッチングした後の基板が示されている。７Ｉでは、導電性充填物７６０の堆積が７５４で実施され、窒化物層４１４によって以前は占められていた場所を充填し、ワードラインを形成する。いくつかの例では、導電性充填物７６０は、タングステン（Ｗ）を含む。
【0081】
ここで図７Ｊを参照すると、３Ｄ垂直３端子メモリデバイスを製作するための方法７８０が示されている。７８１において、窒化物層４１４が凹まされる（ＨＡＲエッチングをダブルチャネルホールに使用した後）。７８２において、ブロッキング誘電体層７０８が堆積される。７８４において、ＳＡＣ酸化物層７１０が堆積され、エッチングバックされる。７８５において、電荷トラップ層７２２が堆積される。７８６において、ゲート酸化物層７３０が堆積される。７９０において、Ｐ-チャネル層７４０が堆積され、凹まされる。７９２において、Ｎ+充填層７５０が堆積される。７９３において、基板が、１つまたは複数の場所で任意選択で切断またはスリットされ、後続のエッチングステップのために窒化物層を露出させる。７９４において、窒化物層４１４が、電荷トラップ層７２２に隣接してエッチングされる。７９６において、窒化物層４１４の前の場所が、導電性充填物７６０で充填される。
【0082】
ここで図８Ａ～図８Ｈを参照すると、３Ｄ垂直３端子メモリデバイスの製作を示す断面図が示されている。図８Ａでは、複数のダブルチャネルホールを画定するための高アスペクト比（ＨＡＲ）エッチング後の基板が示されている。図８Ｂでは、窒化物層４１４を凹ませるためにエッチングした後の基板が示されている。第１の領域８０２が、複数の酸化物層の間の複数のダブルチャネルホールの隣接するホールの端部に位置する。第２の領域８０４が、複数の酸化物層の間の複数のダブルチャネルホールの隣接するホールの側面に位置する。エッチングが第１の領域８０２の両側で行われるので、窒化物４１４は、エッチング後に第１の領域８０２の中心に置かれる。エッチングが第２の領域８０４の片側でのみ行われるので、窒化物４１４は、示すように片側のみからエッチングされる。図８Ｃでは、ＳＡＣ酸化物層８０８が堆積されて誘電体ブロッキング層８１０、８１２を成形し、これは続いて堆積される（図８Ｅ参照）。
【0083】
いくつかの例では、基板は、１つまたは複数の場所で任意選択で切断またはスリットされ、窒化物層４１４を露出させる。図８Ｄでは、窒化物層４１４がエッチングされる。図８Ｅでは、誘電体ブロッキング層８１０、８１２は、ＳＡＣ酸化物層８０８によって堆積され、成形される。次に、ＳＡＣ酸化物層８０８がエッチングされる。図８Ｆでは、導電性充填物８２４が堆積される。図８Ｇでは、窒化物が堆積され、エッチングバックされて電荷トラップ層８２０、８２２を形成する。ゲート酸化物層８２６が、堆積される。図８Ｈでは、Ｐ-チャネル層８３０の堆積および凹みの後の基板が示されている。Ｎ+充填層８３４が、Ｐ-チャネル層８３０に堆積される。
【0084】
ここで図８Ｉを参照すると、３Ｄ垂直３端子メモリデバイスを製作するための方法８８０が示されている。８８２において、窒化物層４１４が凹まされる（ＨＡＲエッチングを使用してダブルチャネルホールを画定した後）。８８４において、ＳＡＣ酸化物層８０８が堆積される。８８５において、基板が、１つまたは複数の場所において任意選択で切断またはスリットされ、後続のエッチングステップのために窒化物層４１４を露出させる。８８６において、窒化物層４１４がエッチングされる。８８８において、誘電体ブロッキング層８１０、８１２が堆積され、ＳＡＣ酸化物層８０８がエッチングされる。８９０において、導電性充填物８２４が堆積される。８９２において、電荷トラップ層８２０、８２２が堆積され、凹まされる。ゲート酸化物層８２６が、堆積される。８９６において、Ｐ-チャネル層８３０が、８９６において堆積され、凹まされる。次に、Ｎ+充填層８３４が、８９８において堆積される。
【0085】
ここで図９Ａ～図９Ｃを参照すると、高アスペクト比でダブルチャネルホールをエッチングする際に問題が生じる場合がある。エッチングがより低いワードライン層で実施されると、図９Ｂのダブルチャネルホール４０４の所望の形状が歪んでしまう。例えば、図９Ｂのダブルチャネルホール４０４の二等分二重円形状は、下側のワードライン層において図９Ｃのダブルチャネルホール４０４’（楕円形状を有する）に歪められている。歪みは、欠陥および／または性能の低下を引き起こす可能性がある。
【0086】
ここで図１０～図１１Ｂを参照すると、歪みを防ぐためにダブルチャネルホールを形成することができる。図１０では、円形の高アスペクト比（ＨＡＲ）ホールが最初にマスクされてエッチングされ、次に等方性酸化物エッチングおよび等方性窒化物エッチングが実施される。図１１Ａおよび図１１Ｂでは、１１００におけるスリットを通るブロッキング層および１１１０におけるチャネルホールを通るブロッキング層内の等方性エッチングマージンが示されている。いくつかの例では、等方性原子層エッチング（ＡＬＥ）またはラジカルエッチングが実施され、これらの場所でのエッチングを正確に制御し、エッチングマージンを維持する。
【0087】
ここで図１２Ａ～図１２Ｄを参照すると、絶縁ピラーが、ダブルチャネルホールの間に配置され得る。図１２Ａでは、複数の円形ホール１２１０が基板にエッチングされる。隣接するホール１２１０－１はダブルチャネルホールに関連付けられ、ホール１２１０－２は絶縁ホールに関連付けられる。ホール１２１０－２は、隣接するダブルチャネルホールの間に配置される。図１２Ｂでは、マスク層１２２０がホール１２１０－１の上に堆積され、ダブルチャネルホール内への誘電体の堆積を防ぐ。ホール１２１０－２は、開いたままである。図１２Ｃでは、誘電体材料１２３０がホール１２１０－２に堆積されて絶縁ピラー１２３２を形成し、次いでマスク層１２２０が除去される。図１２Ｄでは、ホール１２１０－１の等方性エッチングが実施され、ダブルチャネルホール４０４が形成される。
【0088】
ここで図１２Ｅを参照すると、絶縁ピラー１２３２およびダブルチャネルホール４０４を製作するための方法１２７０が示されている。１２７４において、ＨＡＲ円形ホール１２１０が、所定の場所で基板にエッチングされる。いくつかの例では、ＨＡＲ円形ホール１２１０は、均一な間隔でエッチングされる。１２７８において、マスク層１２２０は、ダブルチャネルホール４０４に対応するホール１２１０－２の選択されたホールをカバーするように堆積される。１２８２において、絶縁ピラー１２３２は、ホール１２１０－２内に誘電体を堆積することによって形成される。１２８６において、マスク層１２２０が除去される。１２９０において、ダブルチャネルホール４０４に対応するホール１２１０－１は、ＡＬＥまたはラジカルエッチングを使用して酸化物を等方性エッチングし、かつ窒化物を等方性エッチングすることによって広げられる。
【0089】
ここで図１３Ａ～図１３Ｄを参照すると、フローティングゲートを備えた３Ｄ ＮＯＲの製作が示されている。交互のＯＮＯＮ層を含む基板を使用する代わりに、基板は、交互の酸化物層とポリシリコン層（またはＯＰＯＰ）を含む。図１３Ａでは、ポリシリコン層１３１０が複数のホール１３１２と共に示されている。図１４Ａ～図１４Ｄの側面図に対するｘカットおよびｙカット断面の向きが、示されている。隣接するホール１３１２－１はダブルチャネルホールに対応し、ホール１３１２－２は誘電体１３１４で充填された絶縁ピラー１３１６に対応する。上述のように、マスク層が、ダブルチャネルホールに対応するホール１３１２－１をブロックするために使用される。誘電体は、絶縁ピラー１３１６に対応するホール１３１２－２に堆積される。次に、図１３Ｂでは、ホール１３１２－１は、等方性酸化物エッチングおよび等方性ポリシリコンエッチングを使用してエッチングされ、ピーナッツ形の断面を有するダブルチャネルホール１３１７を形成する。
【0090】
図１３Ｃでは、ポリシリコン間誘電体（ＩＰＤ）層１３３０が、ダブルチャネルホール１３１７の側面に堆積される。ダブルチャネルホール１３１７内のＩＰＤ層１３３０はまた、ピーナッツ形の断面を有する。図１３Ｄでは、フローティングゲート１３３２が堆積され、エッチングバックされる。フローティングゲート１３３２は、「８」字形の断面を有し、垂直に延びる第１および第２の空洞を画定する。ゲート酸化物層１３４０が堆積され、第１および第２の空洞を部分的に充填する。チャネルポリシリコン層１３５０が、第１および第２の空洞内に堆積され、第１および第２の空洞を充填する。
【0091】
図１４Ａでは、酸化物層１３５２およびポリシリコン層１３１０内のＨＡＲ円形ホールのエッチング、ならびにホール１３１２－２内の絶縁ピラー１３１６の堆積後の基板が示されている。図１４Ｂでは、エッチングは、ポリシリコン層１３１０を凹ませるために実施される。図１４Ｃでは、ＩＰＤ層１３３０の堆積が示されている。１４Ｃでは、フローティングゲート１３３２が堆積され、エッチングバックされる。ゲート酸化物層１３４０が、堆積される。チャネルポリシリコン層１３５０が、堆積される。
【0092】
ここで図１５を参照すると、フローティングゲートを備えた３Ｄ ＮＯＲを製作するための方法１５００が示されている。１５２０において、ＨＡＲ円形ホールが、交互になる酸化物層１３５２およびポリシリコン層１３１０を含む基板内にエッチングされる。１５２４において、ダブルチャネルホールに対応するホール１３１２－１がマスクされる。１５２６において、絶縁ホールに対応するホール１３１２－２が、誘電体１３１４で充填される。１５２８において、マスク層が除去される。１５３０において、酸化物層１３５２およびポリシリコン層１３１０が等方性エッチングされ、ダブルチャネルホール１３１７を形成する。１５３２において、エッチングが実施され、酸化物層１３５２に対してポリシリコン層１３１０を凹ませる。１５３６において、ポリシリコン間誘電体（ＩＰＤ）層１３３０が堆積される。１５３８において、フローティングゲート１３３２が堆積され、エッチングバックされる。１５４８において、ゲート酸化物層１３４０が堆積される。１５５４において、チャネルポリシリコン層１３５０が堆積される。
【0093】
理解することができるように、上述のような酸化物のエッチングは、選択的に実施される。すなわち、酸化物のエッチングは、窒化物、ポリシリコンなどの他の露出された材料よりも酸化物をエッチングするプロセスを使用して実施される。いくつかの例では、酸化物エッチングプロセスの選択性は、４：１、１０：１、５０：１、または１００：１よりも大きい。上述のような窒化物のエッチングは、選択的に実施される。すなわち、窒化物のエッチングは、酸化物、ポリシリコンなどの他の露出された材料よりも窒化物をエッチングするプロセスを使用して実施される。いくつかの例では、窒化物エッチングプロセスの選択性は、４：１、１０：１、５０：１、または１００：１よりも大きい。同様に、上述のようなポリシリコンのエッチングは、選択的に実施される。すなわち、ポリシリコンのエッチングは、窒化物、ポリシリコンなどの他の露出された材料よりもポリシリコンをエッチングするプロセスを使用して実施される。いくつかの例では、ポリシリコンエッチングプロセスの選択性は、４：１、１０：１、５０：１、または１００：１よりも大きい。酸化物、窒化物、およびポリシリコンを選択的にエッチングするための様々なシステムおよび方法が存在し、これらは本発明の譲受人に譲渡された特許および特許出願に見出すことができる。
【0094】
ラジカルエッチングの例は、２０１６年９月２１日に出願の、本発明の譲受人に譲渡された米国特許出願番号第１５／２７１，３８１号、発明の名称「Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｕｌｔｒａｈｉｇｈ Ｓｅｌｅｃｔｉｖｅ Ｎｉｔｒｉｄｅ Ｅｔｃｈ」、２０１７年２月７日に出願の、本発明の譲受人に譲渡された米国特許出願番号第１５／４２６，２４１号、発明の名称「Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｓｅｌｅｃｔｉｖｅｌｙ Ｅｔｃｈｉｎｇ Ｆｉｌｍ」、２０１７年１２月１８日に出願の、本発明の譲受人に譲渡された米国特許出願番号第１５／８４５，２０６号、発明の名称「Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｍｅｔａｓｔａｂｌｅ Ａｃｔｉｖａｔｅｄ Ｒａｄｉｃａｌ Ｓｅｌｅｃｔｉｖｅ Ｓｔｒｉｐ ａｎｄ Ｅｔｃｈ Ｕｓｉｎｇ Ｄｕａｌ Ｐｌｅｎｕｍ Ｓｈｏｗｅｒｈｅａｄ」、および２０１６年２月３日に出願の、本発明の譲受人に譲渡された米国特許第９，８３７，２８６号、発明の名称「Ｓｙｓｔｅｍｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｓｅｌｅｃｔｉｖｅｌｙ Ｅｔｃｈｉｎｇ Ｔｕｎｇｓｔｅｎ ｉｎ ａ Ｄｏｗｎｓｔｒｅａｍ Ｒｅａｃｔｏｒ」に示されて説明されており、上記文献の全体が参照により本明細書に組み込まれる。
【0095】
誘電体材料の高アスペクト比エッチングの一例は、２０１９年３月１２日に出願の、本発明の譲受人に譲渡されたＰＣＴ特許第ＷＯ２０１９１７８０３０号、発明の名称「Ｐｌａｓｍａ Ｅｔｃｈｉｎｇ Ｃｈｅｍｉｓｔｒｉｅｓ ｏｆ Ｈｉｇｈ Ａｓｐｅｃｔ Ｒａｔｉｏ Ｆｅａｔｕｒｅｓ ｉｎ Ｄｉｅｌｅｃｔｒｉｃｓ」に見出すことができ、上記文献の全体が参照により本明細書に組み込まれる。
【0096】
いくつかの例では、酸化物および／または窒化物などの材料の堆積は、原子層堆積（ＡＬＤ）などの共形プロセスを使用して実施される。共形酸化物および窒化物堆積の例は、２０１５年４月３日に出願の、本発明の譲受人に譲渡された米国特許第９，５０２，２３８号、発明の名称「Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｃｏｎｆｏｒｍａｌ Ｆｉｌｍｓ ｂｙ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ａｎｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｅｔｃｈ」、および２０１２年３月１日に出願の、本発明の譲受人に譲渡された米国特許第８，７２８，９５５号、発明の名称「Ｍｅｔｈｏｄ Ｏｆ Ｐｌａｓｍａ Ａｃｔｉｖａｔｅｄ Ｄｅｐｏｓｉｔｉｏｎ Ｏｆ Ａ Ｃｏｎｆｏｒｍａｌ Ｆｉｌｍ Ｏｎ Ａ Ｓｕｂｓｔｒａｔｅ Ｓｕｒｆａｃｅ」に見出すことができ、上記文献の全体が参照により本明細書に組み込まれる。
【0097】
タングステン堆積の例は、２０１８年８月１０日に出願の、本発明の譲受人に譲渡されたＰＣＴ特許第ＷＯ１９０３６２９２号、発明の名称「Ｍｅｔａｌ Ｆｉｌｌ Ｐｒｏｃｅｓｓ ｆｏｒ Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ｖｅｒｔｉｃａｌ ＮＡＮＤ Ｗｏｒｄｌｉｎｅ」、２０１４年５月２２日に出願の、本発明の譲受人に譲渡された米国特許第９，０８２，８２６号、発明の名称「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓｅｓ ｆｏｒ Ｖｏｉｄ－Ｆｒｅｅ Ｔｕｎｇｓｔｅｎ Ｆｉｌｌ ｉｎ Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅａｔｕｒｅｓ」、および２０１６年６月２日に出願の、本発明の譲受人に譲渡された米国特許第１０，２１４，８０７号、発明の名称「Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｔｕｎｇｓｔｅｎ ｆｏｒ Ｅｎｈａｎｃｅｄ Ｆｉｌｌ ａｎｄ Ｒｅｄｕｃｅｄ Ｓｕｂｓｔｒａｔｅ Ａｔｔａｃｋ」に見出すことができ、上記文献の全体が参照により本明細書に組み込まれる。
【0098】
選択的エッチングに加えて、タングステン、酸化物、窒化物、およびポリシリコンの選択的堆積のためのシステムおよび方法を使用することができる。これらの材料の選択的堆積は、基板の他の露出された材料よりも、基板の露出された材料の一部に対する材料の堆積に関連している。いくつかの例では、基板の１つの選択された材料上の１つの堆積された材料に対する堆積プロセスの選択性は、基板の他の露出された材料と比較して４：１、１０：１、５０：１、または１００：１よりも大きい。選択的タングステン堆積の例は、２０１１年９月２３日に出願の、本発明の譲受人に譲渡された米国特許第８，７７８，７９７号、発明の名称「Ｓｙｓｔｅｍｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｆｏｒ Ｓｅｌｅｃｔｉｖｅ Ｔｕｎｇｓｔｅｎ Ｄｅｐｏｓｉｔｉｏｎ Ｉｎ Ｖｉａｓ」に見出すことができる。選択的酸化物堆積または窒化物堆積の例は、２０１８年５月９日に出願の、本発明の譲受人に譲渡された米国特許第１０，１９９，２１２号、発明の名称「Ｓｅｌｅｃｔｉｖｅ Ｇｒｏｗｔｈ ｏｆ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ ｏｒ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ ｏｎ Ｓｉｌｉｃｏｎ Ｓｕｒｆａｃｅｓ ｉｎ ｔｈｅ Ｐｒｅｓｅｎｃｅ ｏｆ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ」、２０１８年８月１日に出願の、米国特許公開第２０１９００４３８７６号、発明の名称「Ｓｅｌｅｃｔｉｖｅ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ ＳｉＮ ｏｎ Ｈｏｒｉｚｏｎｔａｌ Ｓｕｒｆａｃｅｓ」に見出すことができ、上記文献の全体が参照により本明細書に組み込まれる。
【0099】
前述の説明は、本質的に単に例示的であり、本開示、その適用、または使用を限定する意図は全くない。本開示の広範な教示は、様々な形態で実施することができる。したがって、本開示は具体的な例を含むが、図面、明細書、および以下の特許請求の範囲を検討すると他の変更態様が明白となるので、本開示の真の範囲はそのような例に限定されるべきでない。方法における１つまたは複数の工程は、本開示の原理を変更することなく、異なる順序で（または同時に）実行してもよいことを理解されたい。さらに、各実施形態は特定の特徴を有するものとして上記に説明されているが、本開示のいずれかの実施形態に関して説明したこれらの特徴のいずれか１つまたは複数を、他の実施形態において実施すること、および／または、他の実施形態のいずれかの特徴と組み合わせることが（たとえそのような組み合わせが明示的に説明されていないとしても）可能である。言い換えれば、説明された実施形態は相互に排他的ではなく、１つまたは複数の実施形態を互いに入れ替えることは本開示の範囲に含まれる。
【0100】
要素同士（例えば、モジュール同士、回路要素同士、半導体層同士など）の空間的および機能的関係は、「接続された」、「係合された」、「結合された」、「隣接した」、「隣に」、「上に」、「上方に」、「下方に」、および「配置された」などの様々な用語を使用して説明される。また、上記開示において第１の要素と第２の要素との間の関係が説明されるとき、「直接」であると明示的に説明されない限り、その関係は、第１の要素と第２の要素との間に他の介在要素が存在しない直接的な関係の可能性があるが、第１の要素と第２の要素との間に１つまたは複数の介在要素が（空間的または機能的に）存在する間接的な関係の可能性もある。本明細書で使用する場合、Ａ、Ｂ、およびＣの少なくとも１つという表現は、非排他的論理ＯＲを使用した論理（ＡまたはＢまたはＣ）の意味で解釈されるべきであり、「Ａの少なくとも１つ、Ｂの少なくとも１つ、およびＣの少なくとも１つ」の意味で解釈されるべきではない。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図7I】
【図7J】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図9A】
【図9B】
【図9C】
【図10】
【図11A】
【図11B】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図13C】
【図13D】
【図14A】
【図14B】
【図14C】
【図14D】
【図15】