(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-18
(45)【発行日】2024-10-28
(54)【発明の名称】積層型撮像素子の製造方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20241021BHJP
H01L 31/08 20060101ALI20241021BHJP
H01L 31/10 20060101ALI20241021BHJP
H10K 71/00 20230101ALI20241021BHJP
H10K 71/10 20230101ALI20241021BHJP
H10K 71/18 20230101ALI20241021BHJP
H10K 71/60 20230101ALI20241021BHJP
【ＦＩ】
H01L27/146 C
H01L31/08 G
H01L31/10 D
H01L31/10 G
H10K71/00
H10K71/10
H10K71/18
H10K71/60
【請求項の数】
4
(21)【出願番号】P 2020182766
(22)【出願日】2020-10-30
(65)【公開番号】P2022073021
(43)【公開日】2022-05-17
【審査請求日】2023-09-29
(73)【特許権者】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100097984
【弁理士】
【氏名又は名称】川野 宏
(74)【代理人】
【識別番号】100125265
【弁理士】
【氏名又は名称】貝塚 亮平
(72)【発明者】
【氏名】佐藤 弘人
(72)【発明者】
【氏名】堺 俊克
(72)【発明者】
【氏名】相原 聡
(72)【発明者】
【氏名】高木 友望
(72)【発明者】
【氏名】今村 弘毅
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開昭６１－２０４９６７（ＪＰ，Ａ）
【文献】特開２０１５－０９５５１７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０１Ｌ ３１／１０
Ｈ１０Ｋ ３０／６０
Ｈ０１Ｌ ３１／０８
Ｈ１０Ｋ ７１／００
Ｈ１０Ｋ ７１／１０
Ｈ１０Ｋ ７１／１８
Ｈ１０Ｋ ７１／６０
(57)【特許請求の範囲】
【請求項1】
基板上において、格子状に区画される各画素内の周辺部の所定位置に配される信号読出しに係るＴＦＴ素子、第１絶縁膜、共通電極接続用電極および第２絶縁膜を、この順に積層して第１積層体を形成する第１膜積層処理を、該第１積層体の所定の重畳数分だけ繰り返し行う第１態様、または該第１積層体の所定の重畳数分だけ繰り返し行った後、さらに前記ＴＦＴ素子を積層する第２態様を実行する第１工程と、前記各画素の中央部に開口部を穿設するとともに、前記各画素の境界に沿った、前記ＴＦＴ素子を含む前記周辺部である境界領域は穿設せずに残して画素分離壁とする第２工程と、
穿設された前記開口部に、前記ＴＦＴ素子と接続される画素電極、有機光電変換膜、および前記共通電極接続用電極と接続される共通電極を、この順に積層して第２積層体を形成する第２膜積層処理を、前記第１態様を行う場合には前記所定の重畳数分、前記第２態様を行う場合には前記所定の重畳数分よりも１回多く、層間絶縁膜を積層する処理を間に挟んで、繰り返し行う第３工程と、
をこの順に行うことを特徴とする積層型撮像素子の製造方法。
【請求項2】
基板上において、格子状に区画される各画素の周辺部の所定位置に配される信号読出しに係るＴＦＴ素子、第１絶縁膜、共通電極接続用電極および第２絶縁膜を、この順に積層して第１積層体を形成する第１工程と、前記各画素の中央部に開口部を穿設するとともに、前記各画素の境界に沿った、前記ＴＦＴ素子を含む前記周辺部である境界領域は穿設せずに残して画素分離壁とする第２工程と、
穿設された前記開口部に犠牲層材料を埋め込む第３工程とを、この順に、
前記第１積層体の所定の重畳数分だけ繰り返し行う第１態様、または該第１積層体の所定の重畳数分だけ繰り返し行った後、前記第１工程における前記ＴＦＴ素子の積層処理を１層だけ行う第２態様を実行し、
さらに、前記開口部に逐次重畳された前記犠牲層材料を排出し、その後、該開口部に、前記ＴＦＴ素子と接続される画素電極、有機光電変換膜、および共通電極を、この順に積層して第２積層体を形成する第４工程を、前記第１態様を行う場合には前記所定の重畳数分、前記第２態様を行う場合には前記所定の重畳数分よりも１回多く、繰り返し行い、
前記第４工程を繰り返し行う場合に、前記共通電極を積層する処理と前記画素電極を積層する処理を行う間に、前記共通電極上に層間絶縁膜を積層する処理を行うことを特徴とする積層型撮像素子の製造方法。
【請求項3】
前記画素分離壁内において前記ＴＦＴ素子に接続された接続電極と接続される高さ位置に前記画素電極を形成することを特徴とする請求項１または２に記載の積層型撮像素子の製造方法。
【請求項4】
重畳される前記第１積層体毎に、前記共通電極接続用電極を介して、互いに隣接する前記画素の前記共通電極同士を互いに電気的に接続することを特徴とする請求項１～３のうちいずれか１項に記載の積層型撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層型撮像素子の製造方法に関し、詳しくは、有機光電変換膜を複数層積層して設け、ＴＦＴからの画素信号を画素電極を介して基板上の読出し回路に送出する画素構成とされた積層型撮像素子の製造方法に関するものである。
【背景技術】
【0002】
垂直色分離型の撮像素子は、従来のカラーフィルタを用いた単板式のカラー撮像素子とは異なり、固有の波長域の光を吸収して電荷に変換する有機光電変換膜を３層（ＲＧＢ）重ねた構造を備えている。一般に垂直色分離型の撮像素子は、入射光を効率よく利用することができるため、高解像度・高感度な小型カラーカメラへの適用が期待されている。有機光電変換膜を用いた垂直色分離型の撮像素子として、これまで種々のデバイス構造が提案されている。
【0003】
この中で、透明な酸化物半導体ＴＦＴ（薄膜トランジスタ）を各光電変換部に形成し、各々の光電変換部で生じた電荷を独立に読出す手法も提案されている（下記特許文献１、２、３を参照）。
【0004】
また、このような積層型撮像素子においては、一般に、各層間にガラス基板を介して積層するようにしているが、各層間にガラス基板が介在するために画素サイズに比べて光電変換部の厚みが大きくなってしまい、十分な解像度が得られないので、有機光電変換膜を層間絶縁膜を介して直接積層する構造が実用性の面からも有望視されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２００５－５１１１５号公報
【文献】特許第５１０２６９２号公報
【文献】特許第５５７２１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、特性に優れた酸化物半導体ＴＦＴの形成には高温プロセスが必要となるが、この酸化物半導体ＴＦＴの高温処理による影響が、それまでに形成した、熱に弱い各有機光電変換膜等の有機膜に対して及ぶことを、極力防止することが肝要である。
しかしながら、上述したような層間絶縁膜のみを介して各光電変換部を直接積層する素子では、酸化物半導体ＴＦＴの高温処理による熱の影響が有機光電変換膜等の有機膜にどうしても及びやすく、有機光電変換膜等の有機膜の特性が大幅に劣化してしまう。すなわち、有機光電変換膜における機能低下や膜剥離を引き起こすという問題があった。
しかしながら、上述したような層間絶縁膜のみを介して各光電変換部を直接積層する素子では、酸化物半導体ＴＦＴの高温処理による熱の影響が有機光電変換膜等の有機膜にどうしても及びやすく、有機光電変換膜等の有機膜の特性が大幅に劣化してしまう。すなわち、有機光電変換膜における機能低下や膜剥離を引き起こすという問題があった。
【0007】
本発明は、このような問題を解決するためになされたものであり、ＴＦＴ素子を製造する際の高熱処理によっても、有機光電変換膜がダメージを受けることがなく、有機光電変換膜の機能低下や膜剥離を防止し得る積層型撮像素子の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【0008】
以上の目的を達成するため、本発明の積層型撮像素子の製造方法は以下のような構成とされている。
まず、本発明の第１の積層型撮像素子の製造方法は、
基板上において、格子状に区画される各画素内の周辺部の所定位置に配される信号読出しに係るＴＦＴ素子、第１絶縁膜、共通電極接続用電極および第２絶縁膜を、この順に積層して第１積層体を形成する第１膜積層処理を、該第１積層体の所定の重畳数分だけ繰り返し行う第１態様、または該第１積層体の所定の重畳数分だけ繰り返し行った後、さらに前記ＴＦＴ素子を積層する第２態様を実行する第１工程と、
前記各画素の中央部に開口部を穿設するとともに、前記各画素の境界に沿った、前記ＴＦＴ素子を含む前記周辺部である境界領域は穿設せずに残して画素分離壁とする第２工程と、
穿設された前記開口部に、前記ＴＦＴ素子と接続される画素電極、有機光電変換膜、および前記共通電極接続用電極と接続される共通電極を、この順に積層して第２積層体を形成する第２膜積層処理を、前記第１態様を行う場合には前記所定の重畳数分、前記第２態様を行う場合には前記所定の重畳数分よりも１回多く、層間絶縁膜を積層する処理を間に挟んで、繰り返し行う第３工程と、
をこの順に行うことを特徴とするものである。
まず、本発明の第１の積層型撮像素子の製造方法は、
基板上において、格子状に区画される各画素内の周辺部の所定位置に配される信号読出しに係るＴＦＴ素子、第１絶縁膜、共通電極接続用電極および第２絶縁膜を、この順に積層して第１積層体を形成する第１膜積層処理を、該第１積層体の所定の重畳数分だけ繰り返し行う第１態様、または該第１積層体の所定の重畳数分だけ繰り返し行った後、さらに前記ＴＦＴ素子を積層する第２態様を実行する第１工程と、
前記各画素の中央部に開口部を穿設するとともに、前記各画素の境界に沿った、前記ＴＦＴ素子を含む前記周辺部である境界領域は穿設せずに残して画素分離壁とする第２工程と、
穿設された前記開口部に、前記ＴＦＴ素子と接続される画素電極、有機光電変換膜、および前記共通電極接続用電極と接続される共通電極を、この順に積層して第２積層体を形成する第２膜積層処理を、前記第１態様を行う場合には前記所定の重畳数分、前記第２態様を行う場合には前記所定の重畳数分よりも１回多く、層間絶縁膜を積層する処理を間に挟んで、繰り返し行う第３工程と、
をこの順に行うことを特徴とするものである。
【0009】
また、本発明の第２の積層型撮像素子の製造方法は、
基板上において、格子状に区画される各画素の周辺部の所定位置に配される信号読出しに係るＴＦＴ素子、第１絶縁膜、共通電極接続用電極および第２絶縁膜を、この順に積層して第１積層体を形成する第１工程と、
前記各画素の中央部に開口部を穿設するとともに、前記各画素の境界に沿った、前記ＴＦＴ素子を含む前記周辺部である境界領域は穿設せずに残して画素分離壁とする第２工程と、
穿設された前記開口部に犠牲層材料を埋め込む第３工程とを、この順に、
前記第１積層体の所定の重畳数分だけ繰り返し行う第１態様、または該第１積層体の所定の重畳数分だけ繰り返し行った後、前記第１工程における前記ＴＦＴ素子の積層処理を１層だけ行う第２態様を実行し、
さらに、前記開口部に逐次重畳された前記犠牲層材料を排出し、その後、該開口部に、前記ＴＦＴ素子と接続される画素電極、有機光電変換膜および共通電極を、この順に積層して第２積層体を形成する第４工程を、前記第１態様を行う場合には前記所定の重畳数分、前記第２態様を行う場合には前記所定の重畳数分よりも１回多く、繰り返し行い、
前記第４工程を繰り返し行う場合に、前記共通電極を積層する処理と前記画素電極を積層する処理を行う間に、前記共通電極上に層間絶縁膜を積層する処理を行うことを特徴とするものである。
基板上において、格子状に区画される各画素の周辺部の所定位置に配される信号読出しに係るＴＦＴ素子、第１絶縁膜、共通電極接続用電極および第２絶縁膜を、この順に積層して第１積層体を形成する第１工程と、
前記各画素の中央部に開口部を穿設するとともに、前記各画素の境界に沿った、前記ＴＦＴ素子を含む前記周辺部である境界領域は穿設せずに残して画素分離壁とする第２工程と、
穿設された前記開口部に犠牲層材料を埋め込む第３工程とを、この順に、
前記第１積層体の所定の重畳数分だけ繰り返し行う第１態様、または該第１積層体の所定の重畳数分だけ繰り返し行った後、前記第１工程における前記ＴＦＴ素子の積層処理を１層だけ行う第２態様を実行し、
さらに、前記開口部に逐次重畳された前記犠牲層材料を排出し、その後、該開口部に、前記ＴＦＴ素子と接続される画素電極、有機光電変換膜および共通電極を、この順に積層して第２積層体を形成する第４工程を、前記第１態様を行う場合には前記所定の重畳数分、前記第２態様を行う場合には前記所定の重畳数分よりも１回多く、繰り返し行い、
前記第４工程を繰り返し行う場合に、前記共通電極を積層する処理と前記画素電極を積層する処理を行う間に、前記共通電極上に層間絶縁膜を積層する処理を行うことを特徴とするものである。
【0010】
また、前記第３工程において、前記画素分離壁内において前記ＴＦＴ素子に接続された接続電極と接続される高さ位置に前記画素電極を形成することが好ましい。
さらに、重畳される前記第１積層体毎に、前記共通電極接続用電極を介して、互いに隣接する前記画素の前記共通電極同士を互いに電気的に接続することが好ましい。
さらに、重畳される前記第１積層体毎に、前記共通電極接続用電極を介して、互いに隣接する前記画素の前記共通電極同士を互いに電気的に接続することが好ましい。
【発明の効果】
【0012】
本発明の積層型撮像素子の製造方法のポイントは、まず、第１工程において、光電変換部を形成することなく、高熱処理を用いて製造することが特性を向上させる上で要求されるＴＦＴ素子を、格子状に形成される各画素毎に形成し、次に、第２工程において、各画素の中央部に、光電変換部が配される開口部を穿設し、さらに第３工程において、この開口部に、画素電極、有機光電変換膜および共通電極を積層した光電変換部を形成する、ことにある。
【0013】
上述した第１の積層型撮像素子の製造方法は、各工程の処理を、各々構築する層数分だけ、纏めて行う手法であり、一方、上述した第２の積層型撮像素子の製造方法は、各工程の処理を、１層ずつ行い、これを構築する層数分だけ繰り返して行う手法であるが、いずれの手法においても、第１工程において、ＴＦＴ素子を形成する処理を行い、その後の第３工程において、有機光電変換膜を含む光電変換部を形成するようにしている。これにより、ＴＦＴ素子の特性を良好にするために全ての層のＴＦＴ素子を加熱して高温処理を行っても、その後に形成される光電変換部には全く影響せず、加熱により耐熱性が低い光電変換膜の特性が劣化するのを防止することができる。
また、上記のように光電変換部を形成する各有機層の形成後の高温加熱処理が不要であるためこの有機層の機能低下のみならず、層構造の破壊や膜剥がれを防止することも可能である。
さらに、各画素の光電変換部を形成する際に、各画素の各層は、画素分離壁によって分断されるため、エッチング処理を行う必要がなく、光電変換部を構成する有機層等がエッチング処理により悪影響を受けることがない。
また、上記のように光電変換部を形成する各有機層の形成後の高温加熱処理が不要であるためこの有機層の機能低下のみならず、層構造の破壊や膜剥がれを防止することも可能である。
さらに、各画素の光電変換部を形成する際に、各画素の各層は、画素分離壁によって分断されるため、エッチング処理を行う必要がなく、光電変換部を構成する有機層等がエッチング処理により悪影響を受けることがない。
【0014】
また、本発明の積層型撮像素子によれば、格子状に配列された画素の境界に沿って構築された画素分離壁は画素の境界領域に配設され、この画素分離壁内または画素分離壁上に配されたＴＦＴ素子は、画素の境界領域に位置する。これに対して有機光電変換膜を含む光電変換部は画素分離壁により取り囲まれた画素中央領域に配置されている。
このように、ＴＦＴ素子と、有機光電変換膜等の有機層を含む光電変換部は、配置される領域が明確に分離するように構成されている。
したがって、上記画素分離壁内に埋設されたＴＦＴ素子と光電変換部とは別個独立にタイミングを変えて形成することが可能である。その際に、ＴＦＴ素子に接続される接続電極が、対応する画素電極と接触し得るよう、画素分離壁の端面部から露出するように配されているので、上記両者を別個独立にタイミングを変えて形成しても、ＴＦＴ素子と画素電極の電気的な接続が問題となることもない。
これにより、ＴＦＴ素子の特性を良好にするために高温処理により製造しても、その後において、光電変換部の製造を行うことが可能となるので、上記高温処理の光電変換部への影響を防止することができ、加熱による有機光電変換膜等の有機膜の特性劣化や層構造の破壊、さらには膜剥がれ等を防止することができる。
このように、ＴＦＴ素子と、有機光電変換膜等の有機層を含む光電変換部は、配置される領域が明確に分離するように構成されている。
したがって、上記画素分離壁内に埋設されたＴＦＴ素子と光電変換部とは別個独立にタイミングを変えて形成することが可能である。その際に、ＴＦＴ素子に接続される接続電極が、対応する画素電極と接触し得るよう、画素分離壁の端面部から露出するように配されているので、上記両者を別個独立にタイミングを変えて形成しても、ＴＦＴ素子と画素電極の電気的な接続が問題となることもない。
これにより、ＴＦＴ素子の特性を良好にするために高温処理により製造しても、その後において、光電変換部の製造を行うことが可能となるので、上記高温処理の光電変換部への影響を防止することができ、加熱による有機光電変換膜等の有機膜の特性劣化や層構造の破壊、さらには膜剥がれ等を防止することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の実施形態に係る積層型撮像素子の概念的な断面構造を示す概略断面図である。
【図2A】本発明の実施形態に係る積層型撮像素子の製造方法の工程（第１、２工程：その１）を示す概略斜視図である（（ａ）～（ｄ））。
【図2B】本発明の実施形態に係る積層型撮像素子の製造方法の工程（第１、２工程：その２）を示す概略斜視図である（（ｅ）～（ｆ））。
【図2C】本発明の実施形態に係る積層型撮像素子の製造方法の工程（第１、２工程：その３）を示す概略斜視図である（（ｇ）～（ｈ））。
【図2D】本発明の実施形態に係る積層型撮像素子の製造方法の工程（第１、２工程：その４）を示す概略斜視図である（（ｉ）～（ｊ））。
【図3A】本発明の実施形態に係る積層型撮像素子の製造方法の工程（第３工程：その１）を示す概略断面図である（（ａ）～（ｃ））。
【図3B】本発明の実施形態に係る積層型撮像素子の製造方法の工程（第３工程：その２）を示す概略断面図である（（ｄ）～（ｅ））。
【図3C】本発明の実施形態に係る積層型撮像素子の製造方法の工程（第３工程：その３）を示す概略断面図である（（ｆ）～（ｇ））。
【図3D】本発明の実施形態に係る積層型撮像素子の製造方法の工程（第３工程：その４）を示す概略断面図である（（ｈ）～（ｊ））。
【発明を実施するための形態】
【0016】
以下、本発明の実施形態に係る積層型撮像素子の製造方法について図面を用いて説明する。
（積層型撮像素子の構成）
図１は本実施例に係る積層型撮像素子１の縦断面図を示すものである。
本素子１は、第１～第３の撮像層（以下第１～第３層と称する）２０Ａ、３０Ａ、４０Ａからなる３つの撮像層（ＲＧＢカラー撮像素子を想定）を積層してなり、このうち画素分離壁６５と、この画素分離壁６５によって４方を囲まれた画素領域１１とからなる画素を、格子状に配列されてなる（ただし、画素分離壁６５は、隣接する画素同士で共用する構成とされている）。
また、各画素は回路基板２２上に形成されている。
（積層型撮像素子の構成）
図１は本実施例に係る積層型撮像素子１の縦断面図を示すものである。
本素子１は、第１～第３の撮像層（以下第１～第３層と称する）２０Ａ、３０Ａ、４０Ａからなる３つの撮像層（ＲＧＢカラー撮像素子を想定）を積層してなり、このうち画素分離壁６５と、この画素分離壁６５によって４方を囲まれた画素領域１１とからなる画素を、格子状に配列されてなる（ただし、画素分離壁６５は、隣接する画素同士で共用する構成とされている）。
また、各画素は回路基板２２上に形成されている。
【0017】
また、本実施例では、画素分離壁６５は、第１層２０Ａと第２層３０Ａについては形成されているが、第３層４０Ａについては第３ＴＦＴ４８および第３接続電極４３についてのみ形成されている。
第１層２０Ａと第２層３０Ａの画素分離壁６５は、下方から順に、ＴＦＴ２８、３８と接続電極２３、３３、絶縁膜Ａ（２５Ａ、３５Ａ）、横断電極（共通電極接続用電極）２６、３６、および絶縁膜Ｂ（２５Ｂ、３５Ｂ）を積層してなる。なお、光は図面上方向から入射することを想定している。
上記ＴＦＴ２８、３８は、画素選択処理、信号増幅処理および信号リセット処理等の信号の読出し処理に必要な機能を備えており、１画素の１層辺り、１個のみならず複数個形成されていてもよい。
第１層２０Ａと第２層３０Ａの画素分離壁６５は、下方から順に、ＴＦＴ２８、３８と接続電極２３、３３、絶縁膜Ａ（２５Ａ、３５Ａ）、横断電極（共通電極接続用電極）２６、３６、および絶縁膜Ｂ（２５Ｂ、３５Ｂ）を積層してなる。なお、光は図面上方向から入射することを想定している。
上記ＴＦＴ２８、３８は、画素選択処理、信号増幅処理および信号リセット処理等の信号の読出し処理に必要な機能を備えており、１画素の１層辺り、１個のみならず複数個形成されていてもよい。
【0018】
一方、画素領域１１においては、第１層２０Ａ、第２層３０Ａおよび第３層４０Ａの各々について、下方から順に、下部電極（画素電極）２１、３１、４１、有機光電変換膜２０、３０、４０、および上部電極（共通電極）２４、３４、４４を積層してなる光電変換部が形成されている。また、各光電変換部の間には、これらの光電変換部を互いに絶縁した状態とするための層間絶縁膜２７、３７が配されている。
なお、図１には示されていないが（図２Ａ等を参照）、ＴＦＴと同一平面上に、外部からの入力信号や、各画素で読み出された信号を外部に取り出すための配線電極２９、３９、４９が形成されている。この配線電極２９、３９、４９は、必要に応じて、１画素あたり複数本のマトリクス状となるように形成される。
また、第３ＴＦＴ４８および第３接続電極４３の上部には保護膜７５が積層されている。
なお、図１には示されていないが（図２Ａ等を参照）、ＴＦＴと同一平面上に、外部からの入力信号や、各画素で読み出された信号を外部に取り出すための配線電極２９、３９、４９が形成されている。この配線電極２９、３９、４９は、必要に応じて、１画素あたり複数本のマトリクス状となるように形成される。
また、第３ＴＦＴ４８および第３接続電極４３の上部には保護膜７５が積層されている。
【0019】
また、各層において、ＴＦＴ２８、３８、４８および接続電極２３、３３、４３は、対応する下部電極２１、３１、４１と同じ高さとなるように調整されており、ＴＦＴ２８、３８、４８が接続電極２３、３３、４３を介して下部電極２１、３１、４１と電気的に接続されるように形成されている。
ＴＦＴ２８、３８は画素分離壁６５内に収納され、ＴＦＴ４８は画素分離壁６５の上部に形成されるとともに、画素分離壁６５の上部に積層される保護膜７５内に埋設される。また、これらＴＦＴ２８、３８、４８と各々同一平面上に形成された接続電極２３、３３、４３のうち、接続電極２３、３３は画素分離壁６５の内側壁面（端面）から露出するように形成され、一方、接続電極４３は、画素分離壁６５の内側壁面（端面）の上方延長上の保護膜７５の内側壁面の端面から露出するように形成される。これにより、ＴＦＴ２８、３８、４８と下部電極２１、３１、４１との電気的な接続は接続電極２３、３３、４３を介して円滑に行うことができる。
ＴＦＴ２８、３８は画素分離壁６５内に収納され、ＴＦＴ４８は画素分離壁６５の上部に形成されるとともに、画素分離壁６５の上部に積層される保護膜７５内に埋設される。また、これらＴＦＴ２８、３８、４８と各々同一平面上に形成された接続電極２３、３３、４３のうち、接続電極２３、３３は画素分離壁６５の内側壁面（端面）から露出するように形成され、一方、接続電極４３は、画素分離壁６５の内側壁面（端面）の上方延長上の保護膜７５の内側壁面の端面から露出するように形成される。これにより、ＴＦＴ２８、３８、４８と下部電極２１、３１、４１との電気的な接続は接続電極２３、３３、４３を介して円滑に行うことができる。
【0020】
また、画素分離壁６５内の横断電極２６、３６は、対応する上部電極２４、３４と同じ高さとなるように調整されており、この横断電極２６、３６を介して隣接する画素における、対応する上部電極２４、３４同士を互いに電気的に接続するように形成されている。これにより、基本的には、積層型撮像素子１の全ての画素の上部電極２４、３４が、この横断電極２６、３６によって接続されることになる。
【0021】
また、本実施例の変型例としては、最下層として回路基板２２上にＣＭＯＳイメージセンサを配設し、その上部に、上記実施例と同様に画素分離壁６５を形成した後、下部電極２１、３１と上部電極２４、３４とに有機光電変換膜２０、３０が挟持されてなる２つの光電変換部を順次積層してなる積層型撮像素子が挙げられる。このような積層型撮像素子も上記実施例の積層型撮像素子１と、各光電変換部の作用効果において同様とすることができる。
【0022】
また、上記有機光電変換膜２０、３０、４０は、暗電流の低減や有機光電変換膜の量子効率向上のために、電子輸送材料、正孔輸送材料、電子注入阻止（電子ブロッキング）材料、および正孔注入阻止（正孔ブロッキング）材料等を、有機光電変換材料に混合または積層することにより形成してもよい。本願明細書においてはそれら全てを含めて有機光電変換膜２０、３０、４０として表現するものとする。
【0023】
上記回路基板２２には、薄膜トランジスタ、ＡＤ変換回路、ＤＡ変換回路、およびメモリ等の、有機撮像素子の画素電極から電荷を読み出すための回路やその周辺回路、ＣＭＯＳイメージセンサ等（ここではそれらの総称として読出し回路と称するものとする）が形成されており、Ｓｉ基板を用いることで微細化が可能である。基板はＳｉに限らず種々の材料を適用することができる。なお、本願明細書では、読出し回路が形成されているか否かに関わらず、その上に光電変換部を形成するための土台となる部分を、回路基板と称するものとする。
【0024】
前述したように、回路基板２２上に、第１層２０Ａ、第２層３０Ａ、および第３層４０Ａが、順次積層された構造とされており、第３層４０Ａの上部に、図示されない保護層を設けることによって、各有機光電変換膜２０、３０、４０の劣化等を防ぐことができる。
【0025】
ここで、第１下部電極２１は素子外部を経て回路基板２２の読出し回路と接続するようにしてもよいし、この第１下部電極２１の下部に形成されたビアにより、読出し回路と接続するようにしてもよい。
【0026】
第１～３層２０Ａ、３０Ａ、４０Ａは、各々、下部電極２１、３１、４１と上部電極２４、３４、４４の間に電圧を印加し、有機光電変換膜２０、３０、４０で発生した電荷を下部電極２１、３１、４１から、読出し回路に出力する。この電荷が、適宜、演算増幅されることで、所定形式の画像信号として取り出される。
【0027】
本実施例に係る積層型撮像素子１によれば、上述したように、高温処理により形成されたＴＦＴ２８、３８、４８と、有機光電変換膜２０、３０、４０等の有機膜の配置領域が明確に分離されており、これら両者の製造を順次行うことが可能であることから、ＴＦＴ２８、３８、４８製造時の高熱処理の影響を、有機光電変換膜２０、３０、４０等の有機膜に及ぼさずに製造することが可能となる。
【0028】
（積層型撮像素子の製造方法）
次に、本実施例に係る積層型撮像素子１の製造方法について説明する。基本的には、一般に半導体製造プロセスで行われている汎用的な加工技術により形成することが可能である。本実施例方法においては、３層構造（ＲＧＢの３層構造を想定）の積層型撮像素子１を製造する例を用いて説明するが、４層以上の撮像素子であっても２層の撮像素子であっても、下記と同様の製造方法を適用することが可能である。
次に、本実施例に係る積層型撮像素子１の製造方法について説明する。基本的には、一般に半導体製造プロセスで行われている汎用的な加工技術により形成することが可能である。本実施例方法においては、３層構造（ＲＧＢの３層構造を想定）の積層型撮像素子１を製造する例を用いて説明するが、４層以上の撮像素子であっても２層の撮像素子であっても、下記と同様の製造方法を適用することが可能である。
【0029】
本実施例においては、回路基板２２上において、格子状に区画される各画素の周辺部の所定位置に配されるＴＦＴ２８、３８、４８、絶縁膜Ａ（２５Ａ、３５Ａ）、横断電極２６、３６、および絶縁膜Ｂ（２５Ｂ、３５Ｂ）を、この順に積層する第１膜積層処理を、２層分だけ繰り返し行う第１工程と、各画素の中央部に開口部１１を穿設するとともに、各画素の境界に沿った、ＴＦＴ２８、３８、４８を含む境界領域は穿設せずに残して画素分離壁６５とする第２工程と、穿設された開口部１１に、ＴＦＴ２８、３８、４８と接続される下部電極２１、３１、４１、有機光電変換膜２０、３０、４０、および横断電極２６、３６と接続される上部電極２４、３４を、この順に積層する第２膜積層処理を３層分だけ繰り返し行う第３工程と、をこの順に行う。なお、第３層目は全画素の範囲に亘り前記第３工程のみを行う。
【0030】
図２Ａ～図３Ｄは本実施例に係る積層型撮像素子１の製造工程を製造順に示すものである。そのうち、斜視図で示す図２Ａ～図２Ｄの（ａ）～（ｊ）は、上記第１工程および上記第２工程を順に説明するものであり、縦断面図で示す図３Ａ～図３Ｄの（ａ）～（ｊ）は、上記第３工程を順に説明するものである。なお、図１の積層型撮像素子１の縦断面図は、図２Ｄ（ｊ）の図面を用いて説明すると、図面横方向に配列された第３接続電極４３を結ぶ線に沿い、かつ回路基板２２に垂直となる断面を示すものである。ただし、図２Ｄ（ｊ）に示す状態から、さらに図３Ａ～Ｄに示す処理がなされた後の状態における断面を示すものである。
【0031】
まず、図２Ａ（ａ）に示すように、回路基板２２上に、第１層２０Ａの第１ＴＦＴ２８、この第１ＴＦＴ２８を、後述する第１下部電極２１に接続する第１接続電極２３、および第１配線電極２９を形成する。これらの形成の順序に制限はなく、必要に応じて絶縁膜等を形成してもよい。この上に第１絶縁膜Ａ（２５Ａ）を形成する（図２Ａ（ｂ））。これにより、画素分離壁６５を構成する第１絶縁膜Ａ（２５Ａ）が画素全面に形成される。
第１絶縁膜Ａ（２５Ａ）は、構成する材料に応じて既存の成膜技術を適宜用いて行うことが可能である。一般的には蒸着法やスパッタ法、CVD法、ALD法、塗布成膜技術（例えばスピンコーティング法、インクジェット法、フレキソ印刷法、ディップコーティング法、ロールコーティング法、バーコーティング法等）等が挙げられるが、これらに限られるものではない。
第１絶縁膜Ａ（２５Ａ）は、構成する材料に応じて既存の成膜技術を適宜用いて行うことが可能である。一般的には蒸着法やスパッタ法、CVD法、ALD法、塗布成膜技術（例えばスピンコーティング法、インクジェット法、フレキソ印刷法、ディップコーティング法、ロールコーティング法、バーコーティング法等）等が挙げられるが、これらに限られるものではない。
【0032】
なお、図３Ａ（ｂ）に示す、第１層２０の第１下部電極２１を、回路基板２２上に形成し、パターニングしてから、上述した第１工程の製造処理を行ってもよい。
次に、上記第１絶縁膜Ａ（２５Ａ）の上に、第１層２０Ａの第１横断電極２６を形成する（図２Ａ（ｃ））。さらに、この第１横断電極２６の上に、画素分離壁６５の構成要素となる、第１層２０Ａの第１絶縁膜Ｂ（２５Ｂ）を形成する（図２Ａ（ｄ））。
次に、上記第１絶縁膜Ａ（２５Ａ）の上に、第１層２０Ａの第１横断電極２６を形成する（図２Ａ（ｃ））。さらに、この第１横断電極２６の上に、画素分離壁６５の構成要素となる、第１層２０Ａの第１絶縁膜Ｂ（２５Ｂ）を形成する（図２Ａ（ｄ））。
【0033】
次に、第２層３０Ａの第２ＴＦＴ３８、この第２ＴＦＴ３８を、後述する第２下部電極３１に接続する第２接続電極３３、および第２配線電極３９を形成する（図２Ｂ（ｅ））。この上に第２絶縁膜Ａ（３５Ａ）を形成する（図２Ｂ（ｆ））。これにより、画素分離壁６５を構成する第２絶縁膜Ａ（３５Ａ）が画素全面に形成される。
基本的には、上方から見て、第１層２０Ａにおける各部材配置と同様にする。
基本的には、上方から見て、第１層２０Ａにおける各部材配置と同様にする。
【0034】
次に、上記第２絶縁膜Ａ（３５Ａ）の上に、第２層３０Ａの第２横断電極３６を形成する（図２Ｃ（ｇ））。さらに、この第２横断電極３６の上に、画素分離壁６５の構成要素となる、第２層３０Ａの第２絶縁膜Ｂ（３５Ｂ）を形成する（図２Ｃ（ｈ））。
なお、この第２層３０Ａは、上述した第１層２０Ａの製造プロセスと同様の製造プロセスにより行われるため詳細は省略する。
なお、この第２層３０Ａは、上述した第１層２０Ａの製造プロセスと同様の製造プロセスにより行われるため詳細は省略する。
【0035】
次に、上述した第２層３０Ａの図２Ｂ（ｅ）に示す処理と同様に、第３ＴＦＴ４８、この第３ＴＦＴ４８を、後述する第３下部電極４１に接続する第３接続電極４３、および第３配線電極４９を形成する（図２Ｄ（ｉ））。
その後、図２Ｄ（ｊ）に点線で表される画素領域（開口部）１１に相当するエリア（各画素の中央部）をエッチングし、このエリアの各層２０Ａ、３０Ａの絶縁膜Ａ（２５Ａ、３５Ａ）、横断電極２６、３６および絶縁膜Ｂ（２５Ｂ、３５Ｂ）を除去する。溶液の浸透などを防ぐためには、ドライエッチングが好ましいが、ウェットエッチングとすることも可能である。
その後、図２Ｄ（ｊ）に点線で表される画素領域（開口部）１１に相当するエリア（各画素の中央部）をエッチングし、このエリアの各層２０Ａ、３０Ａの絶縁膜Ａ（２５Ａ、３５Ａ）、横断電極２６、３６および絶縁膜Ｂ（２５Ｂ、３５Ｂ）を除去する。溶液の浸透などを防ぐためには、ドライエッチングが好ましいが、ウェットエッチングとすることも可能である。
【0036】
これにより、画素領域（開口部）１１の周囲に形成された画素分離壁６５の内壁面には第１層２０Ａと第２層３０Ａの下部電極２１、３１をＴＦＴ２８、３８と接続させるための接続電極２３、３３、および隣接する各画素の第１層２０Ａと第２層３０Ａの上部電極２４、３４同士を電気的に接続する横断電極２６、３６の端面が露出した状態となる（図２Ｄ（ｊ））。
なお、図２Ｄ（ｊ）等においては、接続電極２３、３３および横断電極２６、３６端面のみならず、各配線電極２９、３９の端面も露出していることが表されている。
なお、図２Ｄ（ｊ）等においては、接続電極２３、３３および横断電極２６、３６端面のみならず、各配線電極２９、３９の端面も露出していることが表されている。
【0037】
第１絶縁膜Ｂ（２５Ｂ）の成膜は、第１絶縁膜Ａ（２５Ａ）と同様に、構成する材料に応じて既存の成膜技術を適宜用いて行うことが可能である。一般的には蒸着法やスパッタ法、CVD法、ALD法、塗布成膜技術（例えばスピンコーティング法、インクジェット法、フレキソ印刷法、ディップコーティング法、ロールコーティング法、バーコーティング法等）等が挙げられるが、これらに限られるものではない。
【0038】
また、第１横断電極２６の形成は、例えば電極材料として金属を用いる場合には、蒸着やスパッタ等一般的な成膜手法を適用することができる。また塗布可能な導電材料を用いる場合には、一般的な塗布成膜技術（例えばスピンコーティング法、インクジェット法、フレキソ印刷法、ディップコーティング法、ロールコーティング法、バーコーティング法等）を適用することが可能であり、さらに塗布成膜を行った際には、必要に応じて加熱・乾燥プロセスを適用することも可能である。
【0039】
次に、図３Ａ～図３Ｄの（ａ）～（ｊ）を用いて、上記第３工程を順に説明する。
まず、図３Ａ（ａ）に示す、２つの画素分離壁６５の間の領域（画素領域（開口部）１１）内の回路基板２２上に、第１層２０Ａの第１下部電極２１を形成する（図３Ａ（ｂ））。このとき、第１下部電極２１は、画素分離壁６５の内壁面に露出する第１接続電極２３と接続されるように、すなわち、同一高さレベルとなるように膜厚が制御される。なお、画素分離壁６５の上部にも第１下部電極２１の材料が堆積するが、これにより第１下部電極２１が画素分離壁６５部分で分断されることになるため、これにより画素領域１１についてのパターニングされることになる。
まず、図３Ａ（ａ）に示す、２つの画素分離壁６５の間の領域（画素領域（開口部）１１）内の回路基板２２上に、第１層２０Ａの第１下部電極２１を形成する（図３Ａ（ｂ））。このとき、第１下部電極２１は、画素分離壁６５の内壁面に露出する第１接続電極２３と接続されるように、すなわち、同一高さレベルとなるように膜厚が制御される。なお、画素分離壁６５の上部にも第１下部電極２１の材料が堆積するが、これにより第１下部電極２１が画素分離壁６５部分で分断されることになるため、これにより画素領域１１についてのパターニングされることになる。
【0040】
第１下部電極２１の成膜手法は電極材料に応じた適切な手法により行われ、例えば、金属を用いた場合には蒸着やスパッタ等一般的な成膜手法を適用することができる。また塗布可能な導電材料を用いた場合には、一般的な塗布成膜技術（例えばスピンコーティング法、インクジェット法、フレキソ印刷法、ディップコーティング法、ロールコーティング法、バーコーティング法等）を適用することが可能であり、さらに塗布成膜を行った際には、必要に応じて加熱・乾燥プロセスを適用することも可能である。
【0041】
その後、第１層２０Ａの第１有機光電変換膜２０を形成し（図３Ａ（ｃ））、第１層２０Ａの第１上部電極２４を形成する（図３Ｂ（ｄ））。このとき、第１上部電極２４は画素分離壁６５の内壁面に露出する第１横断電極２６と接続されるように、すなわち、これら２つの電極２４、２６の高さレベルが合わせられるように有機光電変換膜２０、および第１上部電極２４の膜厚が適切に制御される。第１下部電極２１と同様に、画素分離壁６５により隣接する画素の第１上部電極２４同士が分断される。
【0042】
この後、上記第１上部電極２４の上部に第１層間絶縁膜２７を、その上面が第１絶縁膜Ｂ（２５Ｂ）と同じ高さになるように形成する。なお、第１層間絶縁膜２７も画素分離壁６５により画素ごとに分断される（図３Ｂ（ｅ））。
【0043】
第１有機光電変換膜２０の成膜手法は、第１有機光電変換膜２０を構成する材料に応じて適宜選択することが可能であり、例えば蒸着法や塗布成膜技術（例えばスピンコーティング法、インクジェット法、フレキソ印刷法、ディップコーティング法、ロールコーティング法、バーコーティング法等）を用いて形成される。また塗布成膜を行った際には、必要に応じて加熱・乾燥プロセスを適用することも可能である。
【0044】
また、第１上部電極２４の成膜手法は、上述した第１下部電極２１と同様である。
この後、上記第１層間絶縁膜２７上に第２層３０Ａの各層（第２下部電極３１、第２有機光電変換膜３０、第２上部電極３４）を、第１層２０Ａの各層と同様に形成する。また、その上に第２層間絶縁膜３７を第１層間絶縁膜２７と同様に形成する（図３Ｃ（ｆ））。
次に画素分離壁６５の上部に堆積した下部電極２１、３１、有機光電変換膜２０、３０、上部電極２４、３４、および層間絶縁膜２７、３７の各材料を除去する（図３Ｃ（ｇ））。ここでは下部電極２１、３１の材料をエッチング液により除去することにより、その上の各層を同時に除去することが可能である（リフトオフ）。ただし、その際に、第３層４０Ａの電極材料もエッチング液で除去されないように、第３層４０Ａの電極材料を適切な保護層で覆っておくか、第１層、第２層の電極材料を除去するエッチング液によってはエッチングされない材料を適用することにより、リフトオフ工程で除去されないようにする必要がある。
なお、画素分離壁上の堆積物を複数回に分けて除去することも可能である。例えば、図３Ｂ（ｅ）の工程の後に、画素分離壁上の第１層目の堆積物を全てリフトオフ等で除去することにより、第２層の積層をより精度高く行うことができる。
この後、上記第１層間絶縁膜２７上に第２層３０Ａの各層（第２下部電極３１、第２有機光電変換膜３０、第２上部電極３４）を、第１層２０Ａの各層と同様に形成する。また、その上に第２層間絶縁膜３７を第１層間絶縁膜２７と同様に形成する（図３Ｃ（ｆ））。
次に画素分離壁６５の上部に堆積した下部電極２１、３１、有機光電変換膜２０、３０、上部電極２４、３４、および層間絶縁膜２７、３７の各材料を除去する（図３Ｃ（ｇ））。ここでは下部電極２１、３１の材料をエッチング液により除去することにより、その上の各層を同時に除去することが可能である（リフトオフ）。ただし、その際に、第３層４０Ａの電極材料もエッチング液で除去されないように、第３層４０Ａの電極材料を適切な保護層で覆っておくか、第１層、第２層の電極材料を除去するエッチング液によってはエッチングされない材料を適用することにより、リフトオフ工程で除去されないようにする必要がある。
なお、画素分離壁上の堆積物を複数回に分けて除去することも可能である。例えば、図３Ｂ（ｅ）の工程の後に、画素分離壁上の第１層目の堆積物を全てリフトオフ等で除去することにより、第２層の積層をより精度高く行うことができる。
【0045】
この後、第２層間絶縁膜３７上に第３層４０Ａの各層（第３下部電極４１、第３有機光電変換膜４０、第３上部電極４４）を各画素領域１１に形成する（図３Ｄ（ｈ）、（ｉ）、（ｊ））。上述した保護膜７５を形成した場合には、第３接続電極４３と第３下部電極４１との接続が適切になされるように、保護膜７５のパターニング等を適宜行う。
【0046】
最上層とされる第３層４０Ａについては、第３有機光電変換膜４０および第３上部電極４４をパターニングする必要はないため、画素全体に第３有機光電変換膜４０および第３上部電極４４を積層する（図３Ｄ（ｉ）、（ｊ））。
そして、膜積層処理の最後の段階において、第３上部電極４４の上部に、図示されない保護層等を適宜形成することにより、積層構造の形成プロセスが完了する。
そして、膜積層処理の最後の段階において、第３上部電極４４の上部に、図示されない保護層等を適宜形成することにより、積層構造の形成プロセスが完了する。
【0047】
この保護層は複数の材料を積層して形成することも可能である。保護層として保護フィルムや透明基板等を貼り付ける構成とする場合には、接着性の樹脂等を成膜した後に透明基板や保護フィルムを貼り付けてもよいし、接着剤付きの保護フィルムを直接貼り付けてもよい。
【0048】
（積層型撮像素子の製造方法の変更態様）
本発明の積層型撮像素子の製造方法としては、上記実施例のものに替えて、下記に示すような変更態様を採用することも可能である。
すなわち、回路基板２２上において、格子状に区画される各画素の周辺部の所定位置に配されるＴＦＴ２８、３８、絶縁膜Ａ（２５Ａ、３５Ａ）、横断電極２６、３６、および絶縁膜Ｂ（２５Ｂ、３５Ｂ）を、この順に積層して第１積層体を形成する第１工程と、各画素の中央部に開口部１１を穿設するとともに、各画素の境界に沿った、ＴＦＴ２８、３８を含む境界領域は穿設せずに残して画素分離壁６５とする第２工程と、穿設された開口部１１に犠牲層材料を埋め込む第３工程とを、この順に、第１積層体の所定の重畳数分だけ繰り返し行う第１態様、または第１積層体の上記所定の重畳数分だけ繰り返し行った後、第１工程におけるＴＦＴ４８の積層処理を１層だけ行う第２態様を実行し、さらに、開口部１１に逐次重畳された犠牲層材料を排出し、その後、開口部１１に、ＴＦＴ２８、３８、４８と接続される下部電極２１、３１、４１、有機光電変換膜２０、３０、４０および上部電極２４、３４、４４を、この順に積層して第２積層体を形成する第４工程を、上記第１態様を行う場合には上記所定の重畳数分、上記第２態様を行う場合には上記所定の重畳数分よりも１回多く、繰り返し行い、さらに、第４工程を繰り返し行う際に、上部電極２４、３４を積層する処理と下部電極３１、４１を積層する処理を行う間に、この上部電極２４、３４上に層間絶縁膜２７、３７を積層する処理を行う、との手法をとることが可能である。
なお、上記犠牲層材料は、構成要素としての他の積層膜の材量を溶解しないエッチング液等によって溶解、排出されるものが好ましく、例えば、塗布型有機膜等が、この後、この開口部１１に積層される各有機膜との関係で好ましい。
また、上記犠牲層材料を、開口部１１に埋め込む際に画素分離壁６５上にも付着されたような場合には、これを軽度に研磨する処理を行うようにしてもよい。
このような変更態様では、上記犠牲層材料をエッチングする際に、画素分離壁を構成する材料に影響を与えないエッチング液を適用することが可能となる。また、この変更態様によっても、上記実施例に記載の積層型撮像素子１の製造方法と同様の作用効果を奏することが可能である。
本発明の積層型撮像素子の製造方法としては、上記実施例のものに替えて、下記に示すような変更態様を採用することも可能である。
すなわち、回路基板２２上において、格子状に区画される各画素の周辺部の所定位置に配されるＴＦＴ２８、３８、絶縁膜Ａ（２５Ａ、３５Ａ）、横断電極２６、３６、および絶縁膜Ｂ（２５Ｂ、３５Ｂ）を、この順に積層して第１積層体を形成する第１工程と、各画素の中央部に開口部１１を穿設するとともに、各画素の境界に沿った、ＴＦＴ２８、３８を含む境界領域は穿設せずに残して画素分離壁６５とする第２工程と、穿設された開口部１１に犠牲層材料を埋め込む第３工程とを、この順に、第１積層体の所定の重畳数分だけ繰り返し行う第１態様、または第１積層体の上記所定の重畳数分だけ繰り返し行った後、第１工程におけるＴＦＴ４８の積層処理を１層だけ行う第２態様を実行し、さらに、開口部１１に逐次重畳された犠牲層材料を排出し、その後、開口部１１に、ＴＦＴ２８、３８、４８と接続される下部電極２１、３１、４１、有機光電変換膜２０、３０、４０および上部電極２４、３４、４４を、この順に積層して第２積層体を形成する第４工程を、上記第１態様を行う場合には上記所定の重畳数分、上記第２態様を行う場合には上記所定の重畳数分よりも１回多く、繰り返し行い、さらに、第４工程を繰り返し行う際に、上部電極２４、３４を積層する処理と下部電極３１、４１を積層する処理を行う間に、この上部電極２４、３４上に層間絶縁膜２７、３７を積層する処理を行う、との手法をとることが可能である。
なお、上記犠牲層材料は、構成要素としての他の積層膜の材量を溶解しないエッチング液等によって溶解、排出されるものが好ましく、例えば、塗布型有機膜等が、この後、この開口部１１に積層される各有機膜との関係で好ましい。
また、上記犠牲層材料を、開口部１１に埋め込む際に画素分離壁６５上にも付着されたような場合には、これを軽度に研磨する処理を行うようにしてもよい。
このような変更態様では、上記犠牲層材料をエッチングする際に、画素分離壁を構成する材料に影響を与えないエッチング液を適用することが可能となる。また、この変更態様によっても、上記実施例に記載の積層型撮像素子１の製造方法と同様の作用効果を奏することが可能である。
【0049】
本発明の積層型撮像素子の製造方法としては、上述した実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、紫外線や赤外線に感度を持つ光電変換層を適用した撮像素子、３層以上の撮像素子、あるいは２層の光電変換層のみを用いた撮像素子等、種々の構成が考えられる。
例えば、紫外線や赤外線に感度を持つ光電変換層を適用した撮像素子、３層以上の撮像素子、あるいは２層の光電変換層のみを用いた撮像素子等、種々の構成が考えられる。
【0050】
また、例えば、上記撮像素子をカラー画像撮像素子に適用した場合には、２つの光電変換部と１つのＣＭＯＳイメージセンサを積層した構成のものであってもよいし、３つの光電変換部を積層した構成のものであってもよく、いずれをＲＧＢの各色光用に割り当ててもよい。さらに、４つ以上の有機光電変換膜を積層し、Ｇ光用に２つ以上の有機光電変換膜を、Ｒ光用とＢ光用に各々１つの有機光電変換膜を割り当てるようにしてもよい。また有機光電変換膜に可視光以外の領域に感度を持つ材料を適用することも可能である。
【0051】
また、上記実施例においては、最上層については、画素分離壁を形成しないようにしているが、最上層についても、それ以下の層と同様に画素分離壁を形成してもよい。
また、上記有機光電変換膜を下層に用い、光入射側の最上層は無機光電変換膜としたハイブリッドのデバイス構成とすることも可能である。
また、上記有機光電変換膜を下層に用い、光入射側の最上層は無機光電変換膜としたハイブリッドのデバイス構成とすることも可能である。
【符号の説明】
【0052】
１ 積層型撮像素子
１１ 画素領域
２０ 第１有機光電変換膜
２０Ａ 第１撮像層（第１層）
２１ 第１下部電極
２２ 回路基板
２３ 第１接続電極
２４ 第１上部電極
２６ 第１横断電極
２７ 第１層間絶縁膜
３０ 第２有機光電変換膜
３０Ａ 第２撮像層（第２層）
３１ 第２下部電極
３３ 第２接続電極
３４ 第２上部電極
３６ 第２横断電極
３７ 第２層間絶縁膜
４０ 第３有機光電変換膜
４０Ａ 第３撮像層（第３層）
４１ 第３下部電極
４３ 第３接続電極
４４ 第３上部電極
６５ 画素分離壁
７５ 保護膜
１１ 画素領域
２０ 第１有機光電変換膜
２０Ａ 第１撮像層（第１層）
２１ 第１下部電極
２２ 回路基板
２３ 第１接続電極
２４ 第１上部電極
２６ 第１横断電極
２７ 第１層間絶縁膜
３０ 第２有機光電変換膜
３０Ａ 第２撮像層（第２層）
３１ 第２下部電極
３３ 第２接続電極
３４ 第２上部電極
３６ 第２横断電極
３７ 第２層間絶縁膜
４０ 第３有機光電変換膜
４０Ａ 第３撮像層（第３層）
４１ 第３下部電極
４３ 第３接続電極
４４ 第３上部電極
６５ 画素分離壁
７５ 保護膜
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図3D】