(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-21
(45)【発行日】2024-10-29
(54)【発明の名称】半導体集積回路
(51)【国際特許分類】
H01L 27/06 20060101AFI20241022BHJP
H01L 21/822 20060101ALI20241022BHJP
H01L 27/04 20060101ALI20241022BHJP
【ＦＩ】
H01L27/06 311C
H01L27/04 H
【請求項の数】
3
(21)【出願番号】P 2021009986
(22)【出願日】2021-01-26
(65)【公開番号】P2022113951
(43)【公開日】2022-08-05
【審査請求日】2023-12-11
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(72)【発明者】
【氏名】石丸 賢一
【審査官】岩本 勉
(56)【参考文献】
【文献】特開２００６－０７４０１２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０３６７８３０（ＵＳ，Ａ１）
【文献】特開２０２０－０６５１６１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２２／０１０７３４５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
ゲートに制御信号を入力し、ドレインを第１の端子に接続したＮＭＯＳトランジスタと、コレクタを共通接続し、エミッタを前記第１の端子又は第２の端子にそれぞれ接続した第１のバイポーラトランジスタおよび第２のバイポーラトランジスタと、ベースを前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタの共通接続されたコレクタに接続し、双方向のエミッタの一方を前記第１のバイポーラトランジスタのベースと抵抗素子を介して前記第１のバイポーラトランジスタのエミッタとに接続し、双方向のエミッタの他方を前記第２のバイポーラトランジスタのベースと抵抗素子を介して前記第２のバイポーラトランジスタのエミッタとに接続した第３のバイポーラトランジスタとからなる双方向型静電気放電保護素子と、を備えた半導体集積回路において、
前記ＮＭＯＳトランジスタのソースにアノードを接続し、カソードを前記第２の端子に接続したダイオードを備え、
前記ＮＭＯＳトランジスタのソースと前記ダイオードのアノードとの接続点に、第３の端子を接続したことを特徴とする半導体集積回路。
【請求項2】
Ｐ型基板上に、ゲートに制御信号を入力し、ドレインを第１の端子に接続したＮＭＯＳトランジスタと、
コレクタを共通接続し、エミッタを前記第１の端子又は第２の端子にそれぞれ接続した第１のバイポーラトランジスタおよび第２のバイポーラトランジスタと、ベースを前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタの共通接続されたコレクタに接続し、双方向のエミッタの一方を前記第１のバイポーラトランジスタのベースと抵抗素子を介して前記第１のバイポーラトランジスタのエミッタとに接続し、双方向のエミッタの他方を前記第２のバイポーラトランジスタのベースと抵抗素子を介して前記第２のバイポーラトランジスタのエミッタとに接続した第３のバイポーラトランジスタとからなる双方向型静電気放電保護素子と、を備えた半導体集積回路において、
前記ＮＭＯＳトランジスタのソースにアノードを接続し、カソードを前記第２の端子に接続したダイオードを備え、
前記ＮＭＯＳトランジスタのソースと前記ダイオードのアノードとの接続点に、前記Ｐ型基板に接続する第３の端子を接続したことを特徴とする半導体集積回路。
【請求項3】
請求項１又は請求項２いずれか記載の半導体集積回路において、前記第１の端子と前記第２の端子との間に、前記双方向型静電気放電保護素子を直列に複数接続したことを特徴とする半導体集積回路
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、Ｐ型基板上に形成されたＮＭＯＳトランジスタを含む半導体集積回路であって、ノイズやサージ電圧からＮＭＯＳトランジスタを保護する保護素子を備えた半導体集積回路に関する。
【背景技術】
【0002】
例えば有線ネットワークの出力回路では、出力端子から入力する静電気ノイズから出力回路を保護するため、出力回路を構成するトランジスタをＮ型のＤＭＯＳＦＥＴ（Double Diffused MOSFET）で構成している。また、出力端子の電圧が負電圧となった場合、ＤＭＯＳＦＥＴのドレイン、ソース間の寄生ダイオード（ボディダイオード）が存在することで十分な耐量確保を図ることができないことから、静電気（ＥＳＤ：Electro-Static Discharge）保護素子を備える構成としている。例えば静電気保護素子は、双方向サイリスタで構成することができる（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許第９６５９９２２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
出力端子とグランド端子間に接続されたＮ型のＤＭＯＳＦＥＴのようなＮＭＯＳトランジスタとその保護素子となる双方向サイリスタ（双方向型静電気放電保護素子）とをＰ型基板上に形成する場合、Ｐ型基板と回路素子を構成するＮ型領域とで寄生ダイオードが形成される。ここで、保護素子となる双方向サイリスタが接続する出力端子とグランド端子とに極性の異なるＥＳＤが印加された場合、ＥＳＤの極性により保護素子の特性が異なることが知られている。これは、ＥＳＤの極性により寄生ダイオードがオンすることにより等価的に形成される寄生トランジスタがオンする場合と、この寄生トランジスタが形成されない場合との動作の差によるためである。そこで本発明は、Ｐ型基板上に被保護素子であるＮＭＯＳトランジスタと保護素子である双方向サイリスタとを形成した場合に、寄生トランジスタの影響を受けずに所望の特性を得ることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0005】
上記目的を達成するため、本願請求項１に係る発明は、ゲートに制御信号を入力し、ドレインを第１の端子に接続したＮＭＯＳトランジスタと、コレクタを共通接続し、エミッタを前記第１の端子又は第２の端子にそれぞれ接続した第１のバイポーラトランジスタおよび第２のバイポーラトランジスタと、ベースを前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタの共通接続されたコレクタに接続し、双方向のエミッタの一方を前記第１のバイポーラトランジスタのベースと抵抗素子を介して前記第１のバイポーラトランジスタのエミッタとに接続し、双方向のエミッタの他方を前記第２のバイポーラトランジスタのベースと抵抗素子を介して前記第２のバイポーラトランジスタのエミッタとに接続した第３のバイポーラトランジスタとからなる双方向型静電気放電保護素子と、を備えた半導体集積回路において、前記ＮＭＯＳトランジスタのソースにアノードを接続し、カソードを前記第２の端子に接続したダイオードを備え、前記ＮＭＯＳトランジスタのソースと前記ダイオードのアノードとの接続点に、第３の端子を接続したことを特徴とする。
【0006】
本願請求項２に係る発明は、Ｐ型基板上に、ゲートに制御信号を入力し、ドレインを第１の端子に接続したＮＭＯＳトランジスタと、コレクタを共通接続し、エミッタを前記第１の端子又は第２の端子にそれぞれ接続した第１のバイポーラトランジスタおよび第２のバイポーラトランジスタと、ベースを前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタの共通接続されたコレクタに接続し、双方向のエミッタの一方を前記第１のバイポーラトランジスタのベースと抵抗素子を介して前記第１のバイポーラトランジスタのエミッタとに接続し、双方向のエミッタの他方を前記第２のバイポーラトランジスタのベースと抵抗素子を介して前記第２のバイポーラトランジスタのエミッタとに接続した第３のバイポーラトランジスタとからなる双方向型静電気放電保護素子と、を備えた半導体集積回路において、前記ＮＭＯＳトランジスタのソースにアノードを接続し、カソードを前記第２の端子に接続したダイオードを備え、前記ＮＭＯＳトランジスタのソースと前記ダイオードのアノードとの接続点に、前記Ｐ型基板に接続する第３の端子を接続したことを特徴とする。
【0007】
本願請求項３に係る発明は、請求項１又は請求項２いずれか記載の半導体集積回路において、前記第１の端子と前記第２の端子との間に、前記双方向型静電気放電保護素子を直列に複数接続したことを特徴とする。
【発明の効果】
【0008】
本発明の半導体集積回路は、寄生トランジスタ（寄生ダイオード）の影響を受けることがないので、第１の端子と第２の端子に対して極性の異なるＥＳＤが印加した場合でも、極性によらず同等のＥＳＤ耐性を得ることができる。特に一般的な半導体集積回路に用いられているＰ型基板上に、被保護素子としてＮＭＯＳトランジスタと保護素子として双方向サイリスタを形成する場合に、Ｐ型基板とＮ型領域とで形成される寄生ダイオードの影響を受けない構成とすることができ、適用範囲の広い半導体集積回路である。
【図面の簡単な説明】
【0009】
【図1】双方向サイリスタの説明図である。
【図2】ＮＭＯＳトランジスタと双方向サイリスタをＰ型基板上に形成した一般的な半導体集積回路の説明図である。
【図3】寄生トランジスタがオンした場合の双方サイリスタの等価回路である。
【図4】本発明の半導体集積回路の説明図である。
【図5】本発明の半導体集積回路の回路構成の説明図である。
【図6】本発明の第１の実施例の半導体集積回路の説明図である。
【図7】本発明の第２の実施例の半導体集積回路の説明図である。
【図8】本発明の第３の実施例の半導体集積回路の説明図である。
【発明を実施するための形態】
【0010】
本発明の半導体集積回路は、被保護素子としてＮＭＯＳトランジスタを、保護素子として双方向サイリスタ（双方向型静電気放電保護素子に相当）を含み、寄生トランジスタ（寄生ダイオード）の影響を受けることのない構成としている。
【0011】
まず、保護素子である双方向サイリスタについて説明する。双方向サイリスタは、２つのＮＰＮトランジスタのコレクタを共通接続し、それぞれベースおよびエミッタを短絡させた２端子とすることで、２端子間にｐｎｐｎ接合を形成する構成となっている。
【0012】
一般的な半導体集積回路では、このような双方向サイリスタはＰ型のシリコン基板（Ｐ型基板）上に形成される。図１は、Ｐ型基板上に形成した双方向サイリスタの説明図である。図１に示すように、Ｐ型基板１上にはＮ型エピタキシャル層２が積層し、高濃度のＰ型領域からなる素子分離領域３で区画された保護素子形成領域に双方向サイリスタが形成される。
【0013】
図１に示すように、Ｐ型基板１とＮ型エピタキシャル層２との間にＮ型埋込層４と、Ｎ型エピタキシャル層２表面からＮ型埋込層４に達する高濃度のＮ型拡散領域５が形成されている。Ｎ型拡散領域５を挟んだ２つのＮ型エピタキシャル層２は、ＮＰＮトランジスタ形成領域となる。このＮＰＮトランジスタ形成領域は、それぞれ、Ｐ型拡散領域６ａ、６ｂと、このＰ型拡散領域６ａ、６ｂの表面に高濃度のＰ型拡散領域７ａ、７ｂと高濃度のＮ型拡散領域８ａ、８ｂとが形成されている。
【0014】
一方のＮＰＮトランジスタ形成領域のＰ型拡散領域７ａとＮ型拡散領域８ａを第１の端子Ｔ１に共通接続し、他方のＮＰＮトランジスタ形成領域のＰ型拡散領域７ｂとＮ型拡散領域８ｂを第２の端子Ｔ２に共通接続すると、図１に示すような双方向サイリスタが形成される。
【0015】
図１に示す双方向サイリスタについてさらに詳細に説明すると、Ｎ型拡散領域８ａをエミッタ、Ｐ型拡散領域６ａをベース、Ｎ型拡散領域５をコレクタとする第１のＮＰＮトランジスタＱ１と、Ｎ型拡散領域８ｂをエミッタ、Ｐ型拡散領域６ｂをベース、Ｎ型拡散領域５をコレクタとする第２のＮＰＮトランジスタＱ２が、第１の端子Ｔ１と第２の端子Ｔ２との間に形成される。さらに、Ｐ型拡散領域６ａ、６ｂをコレクタ又はエミッタ、Ｎ型エピタキシャル層２、Ｎ型埋込層４およびＮ型拡散領域５をベースとするＰＮＰトランジスタＱ３が第１の端子Ｔ１と第２の端子Ｔ２との間に形成される。なお抵抗素子は、それぞれＰ型拡散領域６ａ、６ｂ内の抵抗成分を示している。
【0016】
このような構造の双方向サイリスタでは、第１の端子Ｔ１と第２の端子Ｔ２との間にＥＳＤが印加する場合、正電圧、負電圧のいずれのＥＳＤに対してもほぼ同様の電圧－電流特性を得ることができる。即ち、保護素子として動作するトリガ電圧やスナップバック保持電圧の絶対値はほぼ等しくなる。
【0017】
ところで被保護素子としてＮＭＯＳトランジスタと保護素子とをＰ型基板上に形成する場合、双方向サイリスタの特性が所望の電圧－電流特性を示さない場合がある。ＮＭＯＳトランジスタ（図２ではＤＭＯＳＦＥＴ）と、双方向サイリスタをＰ型基板上に形成した例を図２に示す。出力端子となる第１の端子Ｔ１とグランド端子となる第２の端子Ｔ２との間に、ＮＭＯＳトランジスタと双方向サイリスタを接続している。ＮＭＯＳトランジスタのドレインＤは逆流防止用ダイオード９を介して第１の端子Ｔ１に接続し、ソースＳは第２の端子Ｔ２に接続している。ＮＭＯＳトランジスタのゲートＧには、ＮＭＯＳトランジスタのオン／オフを制御する制御信号が印加される。双方向サイリスタの接続は上述の通りである。
【0018】
ここでＰ型基板１は、グランド端子となる第２の端子Ｔ２に接続するのが一般的である。その結果、Ｐ型基板１とＮ型埋込層４との間に寄生ダイオードが形成される。具体的には双方向サイリスタを構成するＮ型埋込層４とＰ型基板１との間で、Ｐ型基板１をアノードとしＮ型埋込層４をカソードとする寄生ダイオード１０が形成される。
【0019】
この寄生ダイオード１０の形成について保護素子の動作とともに説明する。まず、第２の端子Ｔ２を基準として第１の端子Ｔ１に正のＥＳＤが印加した場合について説明する。被保護素子であるＮＭＯＳトランジスタの耐圧より低い所定の電圧に達すると、保護素子である双方向サイリスタの動作が開始する。その結果、ＥＳＤによる電流は第２の端子Ｔ２（グランド端子）に流れ、ＮＭＯＳトランジスタが保護される。
【0020】
一方第２の端子Ｔ２を基準として第１の端子Ｔ１に負のＥＳＤが印加すると、逆流防止用ダイオード９より双方向サイリスタが先に動作するように設定することで、ＥＳＤによる電流が第１の端子Ｔ１に流れＮＭＯＳトランジスタが保護される。しかしこの場合、寄生ダイオード１０が順方向にバイアスされ、双方向サイリスタは、図３に示す回路と等価となる。即ち、ＰＮＰトランジスタＱ４（寄生トランジスタ）が発生する。
【0021】
ここで、ＰＮＰトランジスタＱ３を含むサイリスタが支配的に動作すれば、第２の端子Ｔ２を基準として第１の端子Ｔ１に正のＥＳＤが印加した場合と同様の保護特性が得られる。しかしながら、ＰＮＰトランジスタＱ４を含むサイリスタが支配的に動作する場合もある。即ち、ＰＮＰトランジスタＱ３よりＰＮＰトランジスタＱ４が先に動作する場合がある。その結果、正のＥＳＤが印加した場合と比較して、負のＥＳＤが印加した場合のスナップバック保持電圧が低くなってしまい、所望の特性が得られなくなってしまう。
【0022】
双方向サイリスタを構成する半導体拡散領域を最適化すれば、ＰＮＰトランジスタＱ３が動作するスナップバック電圧よりＰＮＰトランジスタＱ４が動作するスナップバック保持電圧を高く設定することは可能である。しかしながら、半導体集積回路を形成する場合、保護素子と被保護素子、あるいは内部回路を構成する素子を同時に形成するため、所望の特性が得られない場合がある。また双方向サイリスタのみを専用のプロセスで形成することは、半導体集積回路の製造コストが嵩み好ましくない。
【0023】
そこで本発明は、寄生ダイオード１０の影響のない半導体集積回路を提案するものである。本発明の半導体集積回路は、被保護素子としてＮＭＯＳトランジスタを含み、保護素子として双方向サイリスタを含む点は図２で説明した一般的な半導体集積回路と同様であり、逆流防止用ダイオードの接続と各端子の電位を変更している。以下、本発明の半導体集積回路を詳細に説明する。
【0024】
図４は、本発明の半導体集積回路の説明図である。図４に示す例では、出力端子となる第１の端子Ｔ１とグランド端子となる第２の端子Ｔ２との間に、被保護素子のＮＭＯＳトランジスタと保護素子の双方向サイリスタを接続している点で、図２で説明した一般的な半導体集積回路と同様となる。しかしながら、一般的な半導体集積回路と以下の点で相違している。
【0025】
まず、第３の端子Ｔ３を設けている。ここで第１の端子Ｔ１を半導体集積回路の内部回路の高電位端子とし、第２の端子Ｔ２を最低電位端子とするとき、第３の端子は高電位端子の電位より低い電位の端子とする。またこの第３の端子Ｔ３は、被保護素子であるＮＭＯＳトランジスタのソースに接続することから、ドレインが接続する第１の端子との間で、ＮＭＯＳトランジスタが動作可能な電位差となる端子としている。第３の端子Ｔ３は、Ｐ型基板１にも接続する。
【0026】
【0027】
図５に示す構成の半導体集積回路における保護素子の動作について説明する。まず、第２の端子Ｔ２を基準として第１の端子Ｔ１に正のＥＳＤが印加した場合について説明する。被保護素子であるＮＭＯＳトランジスタの耐圧より低い所定の電圧に達すると、保護素子である双方向サイリスタの動作が開始する。その結果、ＥＳＤによる電流が第２の端子Ｔ２に流れ、ＮＭＯＳトランジスタが保護される。
【0028】
一方第２の端子Ｔ２を基準として第１の端子Ｔ１に負のＥＳＤが印加すると、負のＥＳＤは双方向サイリスタと逆流防止用ダイオード１１に印加することになる。ここで、逆流防止用ダイオード１１より先に双方向サイリスタが動作するように設計することで、ＥＳＤによる電流が第１の端子Ｔ１に流れる。このように逆流防止用ダイオード１１により寄生ダイオード１２は動作しない。換言すると、図３に示すトランジスタＱ４のない回路構成とすることができる。したがって、ＥＳＤの極性よって、スナップバック保持電圧に差が生じることはない。
【0029】
以上説明したように本発明によれば、ＥＳＤの極性によらず、所望の特性の保護素子を備えた半導体集積回路を形成することができる。次に、逆流防止用ダイオードを含めた半導体集積回路の実施例について説明する。
【実施例1】
【0030】
第１の実施例を図６に示す。図６に示す例は、逆流防止用ダイオードを被保護素子と同じＮ型のＤＭＯＳトランジスタで構成している。被保護素子（ＮＭＯＳトランジスタ）と保護素子（双方向サイリスタ）の構造は、上述の通りである。
【0031】
本実施例の逆流防止用ダイオードは、被保護素子（ＮＭＯＳトランジスタ）のソースＳと第３の端子Ｔ３との接続点にＰ型拡散領域７ｃおよびＰ拡散領域６ｃを接続し、第２の端子Ｔ２にＮ型拡散領域１３およびＮ型拡散領域５ａを接続することで、図４で説明したＮＭＯＳトランジスタのソースＳにアノードを接続し、カソードを第２の端子Ｔ２に接続する逆流防止用ダイオード１１を備えた半導体集積回路を形成することが可能となる。
【実施例2】
【0032】
第２の実施例を図７に示す。本実施例では、逆流防止用ダイオードを被保護素子のＮＭＯＳトランジスタを構成する拡散領域と同時に形成するＮ型領域とＰ型基板等で構成している。被保護素子（ＮＭＯＳトランジスタ）と保護素子（双方向サイリスタ）の構造は、上述の通りである。
【0033】
本実施例の逆流防止用ダイオードは、被保護素子（ＮＭＯＳトランジスタ）のソースＳと第３の端子Ｔ３との接続点に素子分離領域３（Ｐ型拡散領域）を接続し、第２の端子Ｔ２にＮ型拡散領域１３、Ｎ型拡散領域５ｂおよびＮ型埋込層４ａを接続することで、図４で説明したＮＭＯＳトランジスタのソースＳにアノードを接続し、カソードを第２の端子Ｔ２に接続した逆流防止用ダイオード１１を備えた半導体集積回路を形成することが可能となる。
【実施例3】
【0034】
次に第３の実施例について説明する。上記説明では、保護素子として１個の双方向サイリスタを接続した場合について説明した。図８は第３の実施例の半導体集積回路であり、保護素子として２つの双方向サイリスタを直列に接続した例を示している。図８に示す半導体集積回路は、図４で説明した半導体集積回路において２つの双方向サイリスタを直列に接続した例である。
【0035】
このように構成すると、１つの双方向サイリスタを保護素子として備えた場合と比較してトリガ電圧、スナップバック保持電圧がそれぞれ２倍となり、ＥＳＤによる電流を双方向サイリスタに流すことで、ＮＭＯＳトランジスタを保護することが可能となる。
【0036】
【0037】
以上本発明の実施例について説明したが、本発明は上記実施例に限定されるものでないことは言うまでもない。例えば、逆流防止用ダイオードは上記実施例の構造に限定されない。また直列に接続する双方向サイリスタは２個に限定されない。
【符号の説明】
【0038】
１：Ｐ型基板、２：Ｎ型エピタキシャル層、３：素子分離領域、４、４ａ：Ｎ型埋込層、５、５ａ、５ｂ：Ｎ型拡散領域、６ａ、６ｂ、６ｃ：Ｐ型拡散領域、７ａ、７ｂ、７ｃ：Ｐ型拡散領域、８ａ、８ｂ：Ｎ型拡散領域、９：逆流防止用ダイオード、１０：寄生トランジスタ、１１：逆流防止用ダイオード、１２：寄生ダイオード、１３：Ｎ型拡散領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】