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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-21
(45)【発行日】2024-10-29
(54)【発明の名称】Ｄ級増幅回路
(51)【国際特許分類】
H03F 1/52 20060101AFI20241022BHJP
H03F 3/217 20060101ALI20241022BHJP
【ＦＩ】
H03F1/52 220
H03F3/217
【請求項の数】
6
(21)【出願番号】P 2020215717
(22)【出願日】2020-12-24
(65)【公開番号】P2022101255
(43)【公開日】2022-07-06
【審査請求日】2023-11-07
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】遠藤 康之
【審査官】柳下 勝幸
(56)【参考文献】
【文献】特開２００８－２５２２５１（ＪＰ，Ａ）
【文献】特開２００９－２２５３９２（ＪＰ，Ａ）
【文献】特開２００７－２８８４３１（ＪＰ，Ａ）
【文献】特開２０１５－１６２７３２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０１８４３０９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｆ １／５２
Ｈ０３Ｆ ３／２１７
(57)【特許請求の範囲】
【請求項1】
第１の電圧から第１の傾きをもって第２の電圧まで上昇する電源に接続されるプラス側の電源端子にドレイン及びソースの一方が接続され、出力端子にドレイン及びソースの他方が接続された第１のパワートランジスタと、前記出力端子にドレインが接続され、グラウンド電位に接続されるマイナス側の電源端子にソースが接続された第２のパワートランジスタと、
前記第１のパワートランジスタを駆動する第１のドライバと、
前記第２のパワートランジスタを駆動する第２のドライバと、
前記プラス側の電源端子及び前記マイナス側の電源端子の間の電源電圧が、前記第１の電圧より大きく、かつ、前記第２の電圧より小さい第３の電圧以上のときに検出信号を出力する過電圧検出回路と、
前記検出信号に応じて前記第１のドライバ及び前記第２のドライバにより前記第１のパワートランジスタ及び前記第２のパワートランジスタをオフさせる論理回路と、
前記プラス側の電源端子に接続された第１のスイッチと、
前記マイナス側の電源端子に接続された第２のスイッチと、
前記第１のスイッチ及び前記出力端子の間に接続された第１の抵抗と、
前記第２のスイッチ及び前記出力端子の間に接続された第２の抵抗と
を有し、前記検出信号に応じて前記第１のスイッチ及び前記第２のスイッチをオンすることにより、前記出力端子を前記プラス側の電源端子及び前記マイナス側の電源端子の間の端子間電位にバイアスする出力電圧バイアス回路と
を具備するＤ級増幅回路。
【請求項2】
前記出力端子に接続されるＬＣフィルタと、前記第１の抵抗と、前記第２の抵抗とにより規定される前記出力端子の時定数は、前記第１の傾きより小さい、請求項１に記載のＤ級増幅回路。
【請求項3】
前記出力電圧バイアス回路は、前記プラス側の電源端子に接続された第３のスイッチと、
前記マイナス側の電源端子に接続された第４のスイッチと、
前記第３のスイッチ及び前記出力端子の間に接続された第３の抵抗と、
前記第４のスイッチ及び前記出力端子の間に接続された第４の抵抗と
をさらに有し、
前記検出信号に応じて前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチをオンすることにより前記端子間電位への前記出力端子のバイアスを開始した後、前記第３のスイッチ及び前記第４のスイッチをオフした状態で前記端子間電位への前記出力端子のバイアスを継続する、
請求項１に記載のＤ級増幅回路。
【請求項4】
前記第３の抵抗の抵抗値は、前記第１の抵抗の抵抗値より小さく、前記第４の抵抗の抵抗値は、前記第２の抵抗の抵抗値より小さく、
前記出力端子に接続されるＬＣフィルタと、前記第３の抵抗と、前記第４の抵抗とにより規定される前記出力端子の時定数は、前記第１の傾きより小さい、
請求項３に記載のＤ級増幅回路。
【請求項5】
前記出力電圧バイアス回路は、前記第３のスイッチ及び前記第４のスイッチがオンされてから予め定められた時間が経過したときに、前記第３のスイッチ及び前記第４のスイッチをオフさせるための信号を出力するタイマーをさらに有する、請求項３又は請求項４に記載のＤ級増幅回路。
【請求項6】
前記出力電圧バイアス回路は、前記出力端子の電位が、前記端子間電位から所定の電位差以内であるとき、前記第３のスイッチ及び前記第４のスイッチをオフさせるための信号を出力するウィンドウコンパレータをさらに有する、請求項３から請求項５のうちのいずれか一項に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書の実施形態は、Ｄ級増幅回路に関する。
【背景技術】
【0002】
近年、安全性向上のために先進運転支援システム（ＡＤＡＳ：Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ－Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍｓ）を搭載する自動車がある。このＡＤＡＳを搭載する自動車では、例えば警告音を発する用途でオーディオアンプ（増幅回路）が使用されている。車載のオーディオアンプとしては、環境への負荷を低減する観点から、電力効率が高いことが好ましい。例えばＤ級増幅回路は、他の増幅回路に比べて損失が小さく、高効率であることが知られている。
【0003】
このような中、オーディオアンプなどの車載アプリケーションは、車載のバッテリに直接接続される場合がある。この場合、バッテリのロードダンプに起因して、オーディオアンプに瞬間的に大電圧が印加される場合がある。このため、車載のオーディオアンプ（増幅回路）には、高耐圧仕様のパワートランジスタが要求される場合があった。
【先行技術文献】
【特許文献】
【0004】
【文献】米国特許第６，７２８，０８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、高耐圧仕様のパワートランジスタを使用する場合、そのオン抵抗の大きさから増幅回路の電力効率が低下する場合があった。
【0006】
本発明の目的は、上記に鑑みてなされたものであって、Ｄ級増幅回路において、パワートランジスタへの耐圧要求を低減することである。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、実施形態に係るＤ級増幅回路は、第１のパワートランジスタと、第２のパワートランジスタと、第１のドライバと、第２のドライバと、過電圧検出回路と、論理回路と、出力電圧バイアス回路とを備える。前記第１のパワートランジスタは、第１の電圧から第１の傾きをもって第２の電圧まで上昇する電源に接続されるプラス側の電源端子にドレイン及びソースの一方が接続され、出力端子にドレイン及びソースの他方が接続されている。前記第２のパワートランジスタは、前記出力端子にドレインが接続され、グラウンド電位に接続されるマイナス側の電源端子にソースが接続されている。前記第１のドライバは、前記第１のパワートランジスタを駆動する。前記第２のドライバは、前記第２のパワートランジスタを駆動する。前記過電圧検出回路は、前記プラス側の電源端子及び前記マイナス側の電源端子の間の電源電圧が、前記第１の電圧より大きく、かつ、前記第２の電圧より小さい第３の電圧以上のときに検出信号を出力する。前記論理回路は、前記検出信号に応じて前記第１のドライバ及び前記第２のドライバにより前記第１のパワートランジスタ及び前記第２のパワートランジスタをオフさせる。前記出力電圧バイアス回路は、第１のスイッチと、第２のスイッチと、第１の抵抗と、第２の抵抗とを有する。前記第１のスイッチは、前記プラス側の電源端子に接続されている。前記第２のスイッチは、前記マイナス側の電源端子に接続されている。前記第１の抵抗は、前記第１のスイッチ及び前記出力端子の間に接続されている。前記第２の抵抗は、前記第２のスイッチ及び前記出力端子の間に接続されている。前記出力電圧バイアス回路は、前記検出信号に応じて前記第１のスイッチ及び前記第２のスイッチをオンすることにより、前記出力端子を前記プラス側の電源端子及び前記マイナス側の電源端子の間の端子間電位にバイアスする。
【発明の効果】
【0008】
本発明によれば、Ｄ級増幅回路において、パワートランジスタへの耐圧要求を低減することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、図面を参照しながら、Ｄ級増幅回路の実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作を行うものとして、重複する説明は適宜省略する。なお、以下の実施形態において、「接続」とは、「電気的な接続」を意味するものとする。
【0011】
（第１の実施形態）
図１は、第１の実施形態に係るＤ級増幅回路１０１の構成の一例を示す図である。
図１は、第１の実施形態に係るＤ級増幅回路１０１の構成の一例を示す図である。
【0012】
Ｄ級増幅回路１０１の入力端子ＩＮは、図１に示すように、入力パルス信号源Ｖ２を介して、グラウンド電位に接続される。入力端子ＩＮには、入力パルス信号源Ｖ２からＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号などの、例えばオーディオ信号の振幅に応じたパルス幅のパルス信号が入力される。なお、入力端子ＩＮには、ＰＷＭ信号に限らず、ΔΣ変調器としての入力パルス信号源Ｖ２からΔΣ変調されたＰＤＭ（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｏｎ）信号が入力されても構わない。
【0013】
Ｄ級増幅回路１０１の出力端子ＯＵＴは、図１に示すように、ＬＣフィルタを介して、グラウンド電位に接続される。ＬＣフィルタは、出力端子ＯＵＴから出力される信号をフィルタリングしてアナログ信号に平滑するように構成される。具体的には、ＬＣフィルタは、インダクタＬ１及びキャパシタＣ１を有する。また、キャパシタＣ１は、負荷（図示しない）に並列に接続される。つまり、出力端子ＯＵＴは、ＬＣフィルタを介して、負荷に接続される。
【0014】
Ｄ級増幅回路１０１のプラス（＋）側の電源端子ＰＶＤＤは、図１に示すように、電源Ｖ１を介してマイナス（－）側の電源端子ＶＳＳに接続される。また、マイナス側の電源端子ＶＳＳは、グラウンド電位に接続される。Ｄ級増幅回路１０１が車載アプリケーションに適用される場合、すなわち車載のオーディオアンプとして使用される場合、電源Ｖ１は、例えば鉛蓄電池などの車載のバッテリである。なお、以下の説明では、プラス側の電源端子ＰＶＤＤの電位をＰＶＤＤと記載する場合もある。同様に、マイナス側の電源端子ＶＳＳの電位をグラウンドと記載する場合もある。また、ロードダンプ時に電源Ｖ１からプラス（＋）側の電源端子ＰＶＤＤに供給される電源電圧を、ロードダンプ電圧（第２の電圧）と記載する場合もある。
【0015】
Ｄ級増幅回路１０１は、電源Ｖ１からの電源電圧を用いて入力パルス信号源Ｖ２からのパルス信号を増幅し、ハイレベルがＰＶＤＤ、かつ、ローレベルがグラウンドのパルス信号を出力端子ＯＵＴから出力するように構成される。具体的には、Ｄ級増幅回路１０１は、図１に示すように、パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌ、ドライバＸ１０１Ｈ，Ｘ１０１Ｌ、過電圧検出回路１０２、論理回路１０３及び出力電圧バイアス回路１０４を有する。
【0016】
ここで、パワートランジスタＭ１０１Ｈは、第１のパワートランジスタの一例である。また、パワートランジスタＭ１０１Ｌは、第２のパワートランジスタの一例である。また、ドライバＸ１０１Ｈは、第１のドライバの一例である。また、ドライバＸ１０１Ｌは、第２のドライバの一例である。
【0017】
過電圧検出回路１０２は、プラス側の電源端子ＰＶＤＤ及びマイナス側の電源端子ＶＳＳに接続される。過電圧検出回路１０２は、プラス側の電源端子ＰＶＤＤ及びマイナス側の電源端子ＶＳＳの間の電位差、すなわちプラス側の電源端子ＰＶＤＤの電位に応じて、ハイレベルの信号「Ｈ」又はローレベルの信号「Ｌ」を出力するように構成される。具体的には、過電圧検出回路１０２は、ＰＶＤＤの値が検出電圧値（第３の電圧）より小さいとき、「Ｌ」を出力するように構成される。一方で、過電圧検出回路１０２は、ＰＶＤＤの値が検出電圧値（第３の電圧）以上のとき、「Ｈ」を出力するように構成される。ここで、ハイレベルの信号「Ｈ」は、検出信号の一例である。
【0018】
ここで、検出電圧値とは、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌの電圧値に関する耐圧条件に応じて予め定められた所定の電圧値である。具体的には、検出電圧値は、負荷に応じて決定される動作電圧（第１の電圧）より大きく、かつ、ロードダンプ電圧（第２の電圧）より小さい。また、検出電圧値は、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌにおいて許容される最大の電圧値より小さい。
【0019】
論理回路１０３は、入力端子ＩＮからのパルス信号と、過電圧検出回路１０２からの信号とに応じて、各ドライバＸ１０１Ｈ，Ｘ１０１Ｌの動作を制御するための信号を出力するように構成される。論理回路１０３は、過電圧検出回路１０２からの「Ｌ」に応じて、各ドライバＸ１０１Ｈ，Ｘ１０１Ｌにより各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌを、入力端子ＩＮからのパルス信号に応じてスイッチングさせる。また、論理回路１０３は、過電圧検出回路１０２からの「Ｈ」（検出信号）に応じて、各ドライバＸ１０１Ｈ，Ｘ１０１Ｌにより各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌを、オフさせる。具体的には、論理回路１０３は、インバータ（ＮＯＴゲート）Ｘ１０２，Ｘ１０３及びＡＮＤゲートＸ１０４，Ｘ１０５を有する。インバータＸ１０２の入力端は、入力端子ＩＮに接続される。インバータＸ１０３の入力端は、過電圧検出回路１０２の出力端に接続される。ＡＮＤゲートＸ１０４の一対の入力端は、それぞれ、各インバータＸ１０２，Ｘ１０３の各出力端に接続される。ＡＮＤゲートＸ１０５の一対の入力端は、それぞれ、入力端子ＩＮ及びインバータＸ１０３の出力端に接続される。
【0020】
各ドライバＸ１０１Ｈ，Ｘ１０１Ｌは、それぞれ論理回路１０３からの信号に応じて、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌを駆動する信号、すなわちオン／オフを制御するための信号を出力するように構成されたパワートランジスタドライブ回路である。具体的には、ハイサイドのドライバＸ１０１Ｈの入力端は、ＡＮＤゲートＸ１０４の出力端に接続される。ドライバＸ１０１Ｈの出力端は、パワートランジスタＭ１０１Ｈのゲートに接続される。ローサイドのドライバＸ１０１Ｌの入力端は、ＡＮＤゲートＸ１０５の出力端に接続される。ドライバＸ１０１Ｌの出力端は、パワートランジスタＭ１０１Ｌのゲートに接続される。
【0021】
各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌは、各ドライバＸ１０１Ｈ，Ｘ１０１Ｌからの信号に応じてオン／オフ動作するＮＭＯＳトランジスタである。具体的には、ハイサイドのパワートランジスタＭ１０１Ｈのドレインは、プラス側の電源端子ＰＶＤＤに接続される。パワートランジスタＭ１０１Ｈのソースは、ローサイドのパワートランジスタＭ１０１Ｌのドレインに接続される。パワートランジスタＭ１０１Ｌのソースは、マイナス側の電源端子ＶＳＳに接続される。また、ハイサイドのパワートランジスタＭ１０１Ｈのソースと、ローサイドのパワートランジスタＭ１０１Ｌのドレインとの間は、出力端子ＯＵＴに接続される。
【0022】
出力電圧バイアス回路１０４は、過電圧検出回路１０２からの信号が「Ｌ」であるとき、すなわちＰＶＤＤの値が検出電圧値より小さいとき、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌの間の電位をそのまま出力端子ＯＵＴに伝達するように構成される。一方で、出力電圧バイアス回路１０４は、過電圧検出回路１０２からの信号が「Ｈ」であるとき、すなわちＰＶＤＤの値が検出電圧値以上であるとき、出力端子ＯＵＴをＰＶＤＤより小さい電位（端子間電位）にバイアスするように構成される。具体的には、出力電圧バイアス回路１０４は、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌ，Ｒ１０２、ＰＭＯＳトランジスタＭ１０２Ｈ及びＮＭＯＳトランジスタＭ１０２Ｌ，Ｍ１０３を有する。
【0023】
ここで、ＰＭＯＳトランジスタＭ１０２Ｈは、第１のスイッチの一例である。また、ＮＭＯＳトランジスタＭ１０２Ｌは、第２のスイッチの一例である。また、抵抗Ｒ１０１Ｈは、第１の抵抗の一例である。また、抵抗Ｒ１０１Ｌは、第２の抵抗の一例である。
【0024】
ＮＭＯＳトランジスタＭ１０３のゲートは、過電圧検出回路１０２の出力端に接続される。ＮＭＯＳトランジスタＭ１０３のドレインは、抵抗Ｒ１０２を介して、プラス側の電源端子ＰＶＤＤに接続される。ＮＭＯＳトランジスタＭ１０３のソースは、マイナス側の電源端子ＶＳＳに接続される。
【0025】
ＰＭＯＳトランジスタＭ１０２Ｈのゲートは、抵抗Ｒ１０２とＮＭＯＳトランジスタＭ１０３のドレインとの間に接続される。ＰＭＯＳトランジスタＭ１０２Ｈのソースは、プラス側の電源端子ＰＶＤＤに接続される。ＰＭＯＳトランジスタＭ１０２Ｈのドレインは、ハイサイドの抵抗Ｒ１０１Ｈとローサイドの抵抗Ｒ１０１Ｌとを介して、ＮＭＯＳトランジスタＭ１０２Ｌのドレインに接続される。
【0026】
ＮＭＯＳトランジスタＭ１０２Ｌのソースは、マイナス側の電源端子ＶＳＳに接続される。ＮＭＯＳトランジスタＭ１０２Ｌのゲートは、過電圧検出回路１０２の出力端に接続される。
【0027】
ハイサイドの抵抗Ｒ１０１Ｈと、ローサイドの抵抗Ｒ１０１Ｌとの間は、出力端子ＯＵＴに接続される。
【0028】
なお、抵抗Ｒ１０１Ｈと、抵抗Ｒ１０１Ｌとは同じ抵抗値とする。また、ＰＭＯＳトランジスタＭ１０２Ｈのオン抵抗と、ＮＭＯＳトランジスタＭ１０２Ｌのオン抵抗とは、それぞれ抵抗Ｒ１０１Ｈ及び抵抗Ｒ１０１Ｌの抵抗値より十分小さいとする。
【0029】
前述のとおり、車載のオーディオアンプとしては、環境への負荷を低減する観点から、電力効率が高いことが好ましく、Ｄ級増幅回路は、他の増幅回路に比べて損失が小さく、高効率であることが知られている。
【0030】
【0031】
図２は、実施形態に係るＤ級増幅回路１０１とは異なる、出力端子ＯＵＴが抵抗分圧されていない、一般的なＤ級増幅回路５０１の構成の一例を示す図である。Ｄ級増幅回路５０１には、過電圧検出回路１０２及び出力電圧バイアス回路１０４が設けられていない。また、Ｄ級増幅回路５０１の論理回路５０３は、インバータＸ１０２を有し、入力端子ＩＮからのパルス信号に応じて、各ドライバＸ１０１Ｈ，Ｘ１０１Ｌの動作を制御するための信号を出力するように構成される。ハイサイドのドライバＸ１０１Ｈの入力端は、インバータＸ１０２の出力端に接続される。ローサイドのドライバＸ１０１Ｌの入力端は、入力端子ＩＮに接続される。
【0032】
Ｄ級増幅回路５０１は、入力パルス信号源Ｖ２からのＰＷＭ信号などのパルス信号が入力端子ＩＮに入力されると、入力されたパルス信号に応じて動作する各ドライバＸ１０１Ｈ，Ｘ１０１Ｌにより各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌを駆動する。Ｄ級増幅回路５０１は、入力されたパルス信号に応じて各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌを交互にスイッチングすることにより、ハイレベルがＰＶＤＤ、かつ、ローレベルがグラウンドのパルス信号を生成し、出力端子ＯＵＴから出力する。
【0033】
このような中、オーディオアンプなどの車載アプリケーションは、バッテリに直接接続される場合がある。この場合、バッテリのロードダンプに起因して、オーディオアンプに瞬間的に大電圧（ロードダンプ電圧，サージ電圧）が印加される場合がある。一例として、オーディオアンプが１２Ｖや１４Ｖの車載バッテリに接続されている場合であっても、ロードダンプ時には、オルタネータで発生した４０Ｖ程度の電圧がオーディオアンプに印加される場合がある。このため、車載のオーディオアンプ（増幅回路）には、高耐圧仕様のパワートランジスタが要求される場合があった。
【0034】
図３は、図２のＤ級増幅回路５０１のロードダンプ時の動作波形の一例を示す図である。図３は、ロードダンプ時のプラス側の電源端子ＰＶＤＤと、出力端子ＯＵＴとの電圧波形を例示する。具体的には、図３は、ロードダンプ時に電源Ｖ１からの電源電圧（ＰＶＤＤ）が、負荷に応じて決定される動作電圧からある傾きをもってロードダンプ電圧まで上昇するときの電圧波形を例示する。なお、図３は、ロードダンプ時の電圧波形の急峻な立ち上がりを模式的に例示している。
【0035】
上述したように、Ｄ級増幅回路５０１は、ハイレベルがＰＶＤＤ、かつ、ローレベルがグラウンドのパルス信号を出力端子ＯＵＴから出力する。このため、Ｄ級増幅回路５０１をバッテリ直結アプリケーションとして使用する場合、図３に示すように、ロードダンプ時においても、出力端子ＯＵＴからの出力電圧は、ＰＶＤＤの増加に伴い増加する。したがって、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌとして、ロードダンプ電圧以上のドレイン‐ソース間耐圧をもつ素子を選定することが要求される。
【0036】
このような中、車載向けアプリケーションは、一般に使用動作温度が高い。このため、ジャンクション温度上昇を抑えるためには、高効率化が要求される。ここで、負荷として接続されるスピーカのインピーダンスをＲＬとし、Ｄ級増幅回路１０１，５０１の各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌのオン抵抗をＲＯＮとすると、Ｄ級増幅回路１０１，５０１の効率は、以下の式（１）により表現することができる。
【0037】
【数1】
【0038】
式（１）によれば、Ｄ級増幅回路１０１，５０１の高効率化を図るためには、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌのオン抵抗をＲＯＮの低オン抵抗化が必要である。しかしながら、高耐圧化と低オン抵抗化は、トレードオフの関係にある。このため、図２のＤ級増幅回路５０１では、高耐圧仕様のパワートランジスタの使用に伴い、そのオン抵抗の大きさから電力効率が低下する場合があった。また、電力効率の低下により、発熱量が増加し、例えば放熱板のスペースが増大する場合があった。また、高耐圧仕様のパワートランジスタの使用や放熱板の増大などに伴い、低コスト化及び小型化が困難であった。
【0039】
例えば、パワートランジスタのドレイン－ソース間電圧が所定の電圧を超えるとパワートランジスタのゲートが制御されて所定の電圧以下となるよう制御するＤ級増幅回路において、ロードダンプ電圧などのより大きな電圧が印加される場合には、ハイサイド及びローサイドの各パワートランジスタを同時にオン（あるいはオフ）させる技術が知られている。この技術によれば、各パワートランジスタの合計の耐圧で各パワートランジスタを保護できるため、ロードダンプ電圧より低い耐圧仕様のパワートランジスタを使用してもロードダンプに対応することができる。
【0040】
しかしながら、上記のＤ級増幅回路においては、オン状態で各パワートランジスタを保護する場合、各パワートランジスタを動作させるための各ドライバを常時動作させる必要があった。このため、スタンバイ時の電流を小さくすることができず、電力効率が低下する場合があった。また、オフ状態で各パワートランジスタを保護する場合、出力端子がハイインピーダンス状態となるため、各パワートランジスタそれぞれのドレイン－ソース間電圧は、不定である。したがって、各パワートランジスタそれぞれのドレイン－ソース間電圧が耐圧を超える可能性があった。
【0041】
そこで、本実施形態に係るＤ級増幅回路１０１は、図１を参照して上述したように、過電圧検出回路１０２、論理回路１０３及び出力電圧バイアス回路１０４を搭載する。これにより、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌへの耐圧要求の低減を図る。なお、以下の説明では、主として図２のＤ級増幅回路５０１との相違点を説明する。
【0042】
図４は、実施形態に係るＤ級増幅回路１０１のロードダンプ時の動作波形の一例を示す図である。図４は、図３と同様に、ロードダンプ時のプラス側の電源端子ＰＶＤＤと、出力端子ＯＵＴとの電圧波形を例示する。具体的には、図４は、ロードダンプ時に電源Ｖ１からの電源電圧（ＰＶＤＤ）が、負荷に応じて決定される動作電圧（第１の電圧）からある傾き（図４のＡ，第１の傾き）をもってロードダンプ電圧（第２の電圧）まで上昇するときの電圧波形を例示する。なお、図４は、図３と同様に、ロードダンプ時の電圧波形の急峻な立ち上がりを模式的に例示している。
【0043】
Ｄ級増幅回路１０１は、入力パルス信号源Ｖ２からのＰＷＭ信号などのパルス信号が入力端子ＩＮに入力されると、入力されたパルス信号に応じて動作する各ドライバＸ１０１Ｈ，Ｘ１０１Ｌにより各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌを駆動する。ここで、過電圧検出回路１０２は、ロードダンプが発生していないとき、すなわちＰＶＤＤの値が検出電圧値より小さいとき、「Ｌ」を出力している。これにより、Ｄ級増幅回路１０１は、入力されたパルス信号に応じて各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌを交互にスイッチングすることができる。つまり、ロードダンプが発生していないとき、出力端子ＯＵＴから出力されるパルス信号は、図２のＤ級増幅回路５０１と同様に、ハイレベルがＰＶＤＤ、かつ、ローレベルがグラウンドの信号である。
【0044】
一方で、過電圧検出回路１０２は、ロードダンプが発生しているときなど、ＰＶＤＤの値が検出電圧値以上であるとき、「Ｈ」を出力する。このとき、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌは、インバータＸ１０３から各ＡＮＤゲートＸ１０４，Ｘ１０５に「Ｌ」が入力されることに伴いオフされる。各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌがオフされたことにより、出力端子ＯＵＴの電圧は、図４に示すように、検出電圧値以下に低下する。
【0045】
また、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌがオフされると同時に、出力電圧バイアス回路１０４において、ＮＭＯＳトランジスタＭ１０２Ｌ，Ｍ１０３は、過電圧検出回路１０２からの「Ｈ」に応じてオンされる。また、ＰＭＯＳトランジスタＭ１０２Ｈは、ＮＭＯＳトランジスタＭ１０３がオンされたことに伴い抵抗Ｒ１０２で発生した電圧降下に応じてオンされる。
【0046】
このように、過電圧検出回路１０２によりロードダンプの発生が検出されたとき、出力電圧バイアス回路１０４において、出力端子ＯＵＴは、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌにより、電源電圧（ＰＶＤＤ）の中点電位（端子間電位）にバイアスされる。換言すれば、出力電圧バイアス回路１０４は、過電圧検出回路１０２からの「Ｈ」（検出信号）に応じてＰＭＯＳトランジスタＭ１０２Ｈ（第１のスイッチ）及びＮＭＯＳトランジスタＭ１０２Ｌ（第２のスイッチ）をオンすることにより、出力端子ＯＵＴをプラス側の電源端子ＰＶＤＤ及びマイナス側の電源端子ＶＳＳの間の中点電位（端子間電位）にバイアスする。
【0047】
ここで、出力端子ＯＵＴは、インダクタＬ１及びキャパシタＣ１により構成されるＬＣフィルタに接続されていることから、所定の時定数を有する。このため、出力端子ＯＵＴの電位を電源電圧の中点電位に維持するためには、出力端子ＯＵＴの電位をロードダンプの電圧変化に追随させることが要求される。
【0048】
通常、インダクタＬ１のインピーダンスは、ロードダンプの電圧変化に対して十分小さく影響しない。このため、出力端子ＯＵＴの時定数は、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌの各抵抗値と、キャパシタＣ１の静電容量とにより決定される。換言すれば、出力端子ＯＵＴの時定数は、出力端子ＯＵＴに接続されるＬＣフィルタと、抵抗Ｒ１０１Ｈ（第１の抵抗）と、抵抗Ｒ１０１Ｌ（第２の抵抗）とにより規定される。ここで、キャパシタＣ１のキャパシタ定数（静電容量）をＣ、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌの抵抗定数（抵抗値）を２Ｒとすると、インパルス応答ＶＯＵＴ（ｔ）は、以下の式（２）により表現することができる。
【0049】
【数2】
【0050】
出力端子ＯＵＴのインパルス応答ＶＯＵＴ（ｔ）の変化がロードダンプの電圧変化よりも十分大きければ、出力端子ＯＵＴの電位は、ＰＶＤＤに追随することができる。このため、以下の式（３）が成立するとき、出力端子ＯＵＴの電位は、ＰＶＤＤに追随することができる。式（３）において、Ａは、ロードダンプ電圧の傾きの最大値であるとする。
【0051】
【数3】
【0052】
実施形態に係るＤ級増幅回路１０１において、キャパシタＣ１のキャパシタ定数と、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌの抵抗定数とは、式（３）を満たすように設定される。つまり、出力端子ＯＵＴの時定数は、ロードダンプ電圧の傾きの最大値（第１の傾き）より小さい。これにより、出力端子ＯＵＴの電位は、ロードダンプが発生している場合であっても、図４に示すように、その電圧変化（ＰＶＤＤの変化）に追随することができる。
【0053】
以上説明したように、実施形態に係るＤ級増幅回路１０１は、過電圧検出回路１０２、論理回路１０３及び出力電圧バイアス回路１０４を搭載する。これにより、Ｄ級増幅回路１０１は、ロードダンプが発生しているときなど、ＰＶＤＤの値が検出電圧値以上であるとき、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌのドレイン－ソース間電圧が、電源電圧の中点電位（ＰＤＶＶ／２）になるように動作する。したがって、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌの素子耐圧の要求を、図２の構成ではＰＶＤＤ以上であることに対して、ＰＶＤＤ／２以上にまで低減することができる。換言すれば、実施形態に係る技術によれば、Ｄ級増幅回路１０１において、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌへの耐圧要求を低減することができる。各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌへの耐圧要求の低減は、コスト抑制に寄与する。
【0054】
【0055】
例えばロードダンプの変化が大きい場合やＬＣフィルタのキャパシタ定数が大きい場合、出力端子ＯＵＴの電位のＰＶＤＤへの追随性を確保するためには、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌの抵抗定数を小さく設定することが要求される。しかしながら、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌに低抵抗を用いると、ロードダンプ発生時に印加されるロードダンプ電圧により抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌが焼損する可能性がある。このため、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌの抵抗値は、ロードダンプ電圧により焼損しない程度に大きく設定されている。そこで、第２の実施形態では、ロードダンプの変化が大きい場合やＬＣフィルタのキャパシタ定数が大きい場合であっても出力端子ＯＵＴの電位のＰＶＤＤへの追随性を確保しつつ、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌへの耐圧要求を低減することができるＤ級増幅回路２０１について説明する。
【0056】
本実施形態に係るＤ級増幅回路２０１は、出力電圧バイアス回路１０４に代えて、出力電圧バイアス回路２０４を有すること以外は、図１の第１の実施形態に係るＤ級増幅回路１０１と同様である。
【0057】
出力電圧バイアス回路２０４は、図５に示すように、図１の出力電圧バイアス回路１０４の各要素に加えて、抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌ，Ｒ２０４、ＰＭＯＳトランジスタＭ２０４Ｈ、ＮＭＯＳトランジスタＭ２０４Ｌ，Ｍ２０５、タイマー２０５、ＡＮＤゲートＸ２０６を有する。
【0058】
ここで、ＰＭＯＳトランジスタＭ２０４Ｈは、第３のスイッチの一例である。また、ＮＭＯＳトランジスタＭ２０４Ｌは、第４のスイッチの一例である。また、抵抗Ｒ２０３Ｈは、第３の抵抗の一例である。また、抵抗Ｒ２０３Ｌは、第４の抵抗の一例である。
【0059】
タイマー２０５は、ロードダンプが発生してからの経過時間に応じて、ハイレベルの信号「Ｈ」又はローレベルの信号「Ｌ」を出力するように構成される。具体的には、タイマー２０５は、過電圧検出回路１０２によりロードダンプの発生が検出された後、予め定められた所定の時間が経過するまでは「Ｈ」を出力するように構成される。一方で、タイマー２０５は、ロードダンプの発生から予め定められた所定の時間が経過した後には「Ｌ」を出力するように構成される。所定の時間としては、出力端子ＯＵＴが電源電圧の中点電位にバイアスされた後、ロードダンプ電圧の上昇に伴い抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌが焼損するまでの時間より短い時間が予め定められている。
【0060】
ＡＮＤゲートＸ２０６の一対の入力端は、それぞれ過電圧検出回路１０２の出力端と、タイマー２０５の出力端とに接続される。
【0061】
ＮＭＯＳトランジスタＭ２０５のゲートは、ＡＮＤゲートＸ２０６の出力端に接続される。ＮＭＯＳトランジスタＭ２０５のドレインは、抵抗Ｒ２０４を介して、プラス側の電源端子ＰＶＤＤに接続される。ＮＭＯＳトランジスタＭ２０５のソースは、マイナス側の電源端子ＶＳＳに接続される。
【0062】
ＰＭＯＳトランジスタＭ２０４Ｈのゲートは、Ｒ２０４とＮＭＯＳトランジスタＭ２０５のドレインとの間に接続される。ＰＭＯＳトランジスタＭ２０４Ｈのソースは、プラス側の電源端子ＰＶＤＤに接続される。ＰＭＯＳトランジスタＭ２０４Ｈのドレインは、ハイサイドの抵抗Ｒ２０３Ｈとローサイドの抵抗Ｒ２０３Ｌとを介して、ＮＭＯＳトランジスタＭ２０４Ｌのドレインに接続される。
【0063】
ＮＭＯＳトランジスタＭ２０４Ｌのソースは、マイナス側の電源端子ＶＳＳに接続される。ＮＭＯＳトランジスタＭ２０４Ｌのゲートは、ＡＮＤゲートＸ２０６の出力端に接続される。
【0064】
ハイサイドの抵抗Ｒ２０３Ｈと、ローサイドの抵抗Ｒ２０３Ｌとの間は、出力端子ＯＵＴに接続される。
【0065】
なお、抵抗Ｒ２０３Ｈと、Ｒ２０３Ｌとは同じ抵抗値とする。また、抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌの抵抗値は、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌの抵抗値より十分小さいとする。また、抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌの抵抗値（抵抗定数）は、第１の実施形態の抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌと同様に、式（３）を満たすように設定される。つまり、出力端子ＯＵＴに接続されるＬＣフィルタと、抵抗Ｒ２０３Ｈ（第３の抵抗）と、抵抗Ｒ２０３Ｌ（第４の抵抗）とにより規定される出力端子ＯＵＴの時定数は、ロードダンプ電圧の傾きの最大値（第１の傾き）より小さい。また、ＰＭＯＳトランジスタＭ２０４Ｈのオン抵抗と、ＮＭＯＳトランジスタＭ２０４Ｌのオン抵抗とは、それぞれ抵抗Ｒ２０３Ｈ及び抵抗Ｒ２０３Ｌの抵抗値より十分小さいとする。
【0066】
過電圧検出回路１０２によりロードダンプの発生が検出されたとき、Ｄ級増幅回路１０１と同様に、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌは、オフされる。また、ＮＭＯＳトランジスタＭ１０２Ｌ，Ｍ１０３と、ＰＭＯＳトランジスタＭ１０２Ｈとは、オンされる。
【0067】
また、ＮＭＯＳトランジスタＭ２０４Ｌ，Ｍ２０５は、過電圧検出回路１０２からの「Ｈ」と、タイマー２０５からの「Ｈ」とがＡＮＤゲートＸ２０６に入力されることに伴いオンされる。また、ＰＭＯＳトランジスタＭ２０４Ｈは、ＮＭＯＳトランジスタＭ２０５がオンされたことに応じてオンされる。
【0068】
このように、過電圧検出回路１０２によりロードダンプの発生が検出されたとき、出力電圧バイアス回路２０４において、出力端子ＯＵＴは、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌと、抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌとの各々により、電源電圧（ＰＶＤＤ）の中点電位にバイアスされる。換言すれば、出力電圧バイアス回路２０４は、過電圧検出回路１０２からの「Ｈ」（検出信号）に応じてＰＭＯＳトランジスタＭ１０２Ｈ，Ｍ２０４Ｈ（第１，第３のスイッチ）及びＮＭＯＳトランジスタＭ１０２Ｌ，Ｍ２０４Ｌ（第２，第４のスイッチ）をオンする。これにより、出力電圧バイアス回路２０４は、電源電圧（ＰＶＤＤ）の中点電位（端子間電位）への出力端子ＯＵＴのバイアスを開始する。
【0069】
また、出力端子ＯＵＴが電源電圧の中点電位にバイアスされた後、抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌが焼損するよりも早い時点でタイマー２０５から「Ｌ」が出力される。換言すれば、タイマー２０５は、ＰＭＯＳトランジスタＭ２０４Ｈ（第３のスイッチ）及びＮＭＯＳトランジスタＭ２０４Ｌ（第４のスイッチ）がオンされてから予め定められた時間が経過したときに、ＰＭＯＳトランジスタＭ２０４Ｈ及びＮＭＯＳトランジスタＭ２０４Ｌをオフさせるための信号「Ｌ」を出力する。ＮＭＯＳトランジスタＭ２０４Ｌ，Ｍ２０５は、タイマー２０５からの「Ｌ」の出力に伴いオフされる。また、ＮＭＯＳトランジスタＭ２０５がオフされたことに応じて、ＰＭＯＳトランジスタＭ２０４Ｈがオフされる。
【0070】
一方で、ＰＭＯＳトランジスタＭ２０４Ｈ及びＮＭＯＳトランジスタＭ２０４Ｌがオフされた後であっても、ＰＶＤＤが検出電圧値以上であるとき、ＰＭＯＳトランジスタＭ１０２Ｈ及びＮＭＯＳトランジスタＭ１０２Ｌはオンし続けている。換言すれば、出力電圧バイアス回路２０４は、電源電圧（ＰＶＤＤ）の中点電位（端子間電位）への出力端子ＯＵＴのバイアスを開始した後、ＰＭＯＳトランジスタＭ２０４Ｈ（第３のスイッチ）及びＮＭＯＳトランジスタＭ２０４Ｌ（第４のスイッチ）をオフする。出力電圧バイアス回路２０４は、ＰＭＯＳトランジスタＭ２０４Ｈ（第３のスイッチ）及びＮＭＯＳトランジスタＭ２０４Ｌ（第４のスイッチ）をオフした状態で、電源電圧（ＰＶＤＤ）の中点電位（端子間電位）への出力端子ＯＵＴのバイアスを継続する。
【0071】
このように、第２の実施形態に係るＤ級増幅回路２０１においては、ロードダンプ電圧により焼損し得る小さい抵抗値の抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌにより出力端子ＯＵＴのバイアス電圧を維持することによりＰＶＤＤへの追随性を確保することができる。また、ロードダンプ電圧が抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌが焼損し得る電圧まで上昇するより早い時点で、焼損しないような十分大きな抵抗値の抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌにより出力端子ＯＵＴのバイアス電圧を維持するように切り替える。これにより、ロードダンプの変化が大きい場合やＬＣフィルタのキャパシタ定数が大きい場合であっても、出力端子ＯＵＴの電位のＰＶＤＤへの追随性を確保しつつ、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌへの耐圧要求を低減することができる。
【0072】
【0073】
第２の実施形態では、出力端子ＯＵＴのバイアス電圧を維持する構成をタイマー２０５により切り替えるＤ級増幅回路２０１を例示したが、出力端子ＯＵＴのバイアス電圧を維持する構成は、タイマー２０５の他の構成により切り替えることもできる。
【0074】
本実施形態に係るＤ級増幅回路３０１は、出力電圧バイアス回路２０４に代えて、出力電圧バイアス回路３０４を搭載すること以外は、上述の各Ｄ級増幅回路１０１，２０１と同様である。より具体的には、本実施形態に係るＤ級増幅回路３０１は、タイマー２０５に代えて、ウィンドウコンパレータ３０５を有すること以外は、図５の第２の実施形態に係るＤ級増幅回路２０１と同様である。
【0075】
出力電圧バイアス回路３０４は、図５の出力電圧バイアス回路２０４の構成において、タイマー２０５に代えてウィンドウコンパレータ３０５を有する。ウィンドウコンパレータ３０５は、図６に示すように、抵抗Ｒ３０５，Ｒ３０６，Ｒ３０７、コンパレータＸ３０７，Ｘ３０８を有する。
【0076】
各コンパレータＸ３０７，Ｘ３０８は、反転入力端子（－）と非反転入力端子（＋）との間の電位差に応じた比較結果を出力する差動増幅回路（比較回路）である。コンパレータＸ３０７の非反転入力端子（＋）は、抵抗Ｒ３０５を介してプラス側の電源端子ＰＶＤＤに接続されるとともに、抵抗Ｒ３０６を介してコンパレータＸ３０８の反転入力端子（－）に接続される。コンパレータＸ３０８の反転入力端子（－）は、抵抗Ｒ３０７を介して、マイナス側の電源端子ＶＳＳに接続される。また、コンパレータＸ３０７の反転入力端子（－）及びコンパレータＸ３０８の非反転入力端子（＋）は、それぞれ出力端子ＯＵＴに接続される。また、各コンパレータＸ３０７，Ｘ３０８の出力端は、それぞれ、ＡＮＤゲートＸ２０６の入力端に接続される。
【0077】
ウィンドウコンパレータ３０５は、以下の式（４）及び式（５）により規定される２つの閾値を有する。具体的には、出力端子ＯＵＴが電源電圧（ＰＶＤＤ）の中点電位にバイアスされた後、出力端子ＯＵＴのバイアス電圧がＰＶＤＤの中点電位に追随するまでは、式（４）及び式（５）がともに成立し、各コンパレータＸ３０７，Ｘ３０８から「Ｈ」が出力される。
【0078】
【数4】
【0079】
【数5】
【0080】
過電圧検出回路１０２によりロードダンプの発生が検出されたとき、図５のＤ級増幅回路２０１と同様に、出力電圧バイアス回路３０４において、出力端子ＯＵＴは、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌと、抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌとの各々により、電源電圧（ＰＶＤＤ）の中点電位にバイアスされる。
【0081】
その後、出力端子ＯＵＴのバイアス電圧がＰＶＤＤの中点電位に追随した後には、式（４）及び式（５）の少なくとも一方が成立せず、各コンパレータＸ３０７，Ｘ３０８の少なくとも一方から「Ｌ」が出力される。換言すれば、ウィンドウコンパレータ３０５は、出力端子ＯＵＴの電位が、中点電位（端子間電位）から所定の電位差以内であるとき、ＰＭＯＳトランジスタＭ２０４Ｈ及びＮＭＯＳトランジスタＭ２０４Ｌをオフさせるための信号「Ｌ」を出力する。つまり、ウィンドウコンパレータ３０５は、出力端子ＯＵＴのバイアス電圧が２つの閾値の間にバイアスされたことを検出する。そして、ＰＭＯＳトランジスタＭ２０４Ｈ及びＮＭＯＳトランジスタＭ２０４Ｌは、ウィンドウコンパレータ３０５の２つの出力端の少なくとも一方からの「Ｌ」がＡＮＤゲートＸ２０６に入力されることに伴いオフされる。一方で、ＰＭＯＳトランジスタＭ２０４Ｈ及びＮＭＯＳトランジスタＭ２０４Ｌがオフされた後であっても、ＰＶＤＤが検出電圧値以上であるとき、ＰＭＯＳトランジスタＭ１０２Ｈ及びＮＭＯＳトランジスタＭ１０２Ｌはオンされ続けている。
【0082】
このように、第３の実施形態に係るＤ級増幅回路３０１の構成であっても、図５のＤ級増幅回路２０１と同様に、出力端子ＯＵＴのバイアス電圧を維持する構成を切り替えることにより、ＰＶＤＤへの追随性を確保しつつ、ロードダンプ電圧による抵抗Ｒ２０３Ｈ，Ｒ２０３Ｌの焼損を抑止することができる。
【0083】
なお、第２の実施形態に係る技術と、第３の実施形態に係る技術とは、適宜組み合わせることもできる。
【0084】
なお、第２の実施形態に係るＤ級増幅回路２０１は、例えば出力端子ＯＵＴの時定数あるいはその範囲が予め定められている場合に適用されることが好ましい。また、第２の実施形態に係るＤ級増幅回路２０１は、第３の実施形態に係るＤ級増幅回路３０１と比較して部品点数が少ないため、低コスト化への寄与が大きい。一方で、第３の実施形態に係るＤ級増幅回路３０１は、第２の実施形態に係るＤ級増幅回路２０１より部品点数が増加するものの、例えば接続される負荷が定められていない場合など、出力端子ＯＵＴの時定数によらずに適用することができるため、汎用性が高い。
【0085】
なお、上述の各実施形態では、出力端子ＯＵＴが電源電圧の中点電位（端子間電位）にバイアスされる場合を例示したが、これに限らない。上述の各実施形態に係るＤ級増幅回路１０１，２０１，３０１は、出力端子ＯＵＴを電源電圧（ＰＶＤＤ）とグラウンドとの間の任意の電位（端子間電位）にバイアスする構成とすることもできる。
【0086】
例えば、図１のＤ級増幅回路１０１において、抵抗Ｒ１０１Ｈと、抵抗Ｒ１０１Ｌとは異なる抵抗値とする。この場合、出力端子ＯＵＴは、電源電圧（ＰＶＤＤ）とグラウンドとの間の抵抗Ｒ１０１Ｈと、抵抗Ｒ１０１Ｌとの抵抗分圧に応じた電位にバイアスされる。一例として、抵抗Ｒ１０１Ｈと、抵抗Ｒ１０１Ｌとの抵抗比を１：３に設定した場合、４０Ｖのロードダンプ電圧に対して、ハイサイドのパワートランジスタＭ１０１Ｈの耐圧値を４０Ｖから１０Ｖまで低減することができる。同様に、ローサイドのパワートランジスタＭ１０１Ｌの耐圧値を４０Ｖから３０Ｖまで低減することができる。つまり、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌの耐圧値を、共通のパワートランジスタを使用する場合であっても、ロードダンプ電圧の３／４倍の耐圧値まで低減することができる。
【0087】
【0088】
このように、上述の各実施形態に係るＤ級増幅回路１０１，２０１，３０１は、出力端子ＯＵＴを抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌの抵抗比に応じた電源電圧の抵抗分圧の電位にバイアスする構成とした場合であっても、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌへの耐圧要求を低減することができる。このとき、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌのドレイン－ソース間の耐圧要求は、ロードダンプ電圧の抵抗分圧、あるいはロードダンプ電圧の抵抗分圧に応じて予め定められた検出電圧値のうちのいずれか高い電圧値以上である。
【0089】
なお、上述の実施形態で説明したように、抵抗Ｒ１０１Ｈ，Ｒ１０１Ｌの抵抗比が１である場合に、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌへの耐圧要求を最大限に低減することができる。このとき、各パワートランジスタＭ１０１Ｈ，Ｍ１０１Ｌのドレイン－ソース間の耐圧要求は、ロードダンプ電圧の半分、あるいはロードダンプ電圧の半分の電圧値に応じて予め定められた検出電圧値のうちのいずれか高い電圧値以上である。
【0090】
以上、本発明の実施形態を説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば上記実施形態では、ハイサイドのパワートランジスタＭ１０１ＨとしてＮＭＯＳトランジスタとしているが、ＰＭＯＳトランジスタを用いても問題ない。その場合は、ハイサイドのパワートランジスタＭ１０１Ｈのソースがプラス側の電源端子ＰＶＤＤに接続され、ドレインが出力端子ＯＵＴに接続される。また、論理回路１０３のハイサイドのドライバＸ１０１Ｈへの出力が逆になるように構成する。例えば、ＡＮＤゲートＸ１０４をＮＡＮＤゲートに置き換えればよい。これら実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0091】
１０１，２０１，３０１，５０１ Ｄ級増幅回路
１０２ 過電圧検出回路
１０３，５０３ 論理回路
１０４，２０４，３０４ 出力電圧バイアス回路
２０５ タイマー
３０５ ウィンドウコンパレータ
Ｃ１ キャパシタ
Ｌ１ インダクタ
Ｍ１０１Ｈ，Ｍ１０１Ｌ パワートランジスタ
Ｍ１０２Ｈ，Ｍ２０４Ｈ ＰＭＯＳトランジスタ
Ｍ１０２Ｌ，Ｍ１０３，Ｍ２０４Ｌ，Ｍ２０５ ＮＭＯＳトランジスタ
Ｒ１０１Ｈ，Ｒ１０１Ｌ，Ｒ１０２，Ｒ２０３Ｈ，Ｒ２０３Ｌ，Ｒ２０４，Ｒ３０５，Ｒ３０６，Ｒ３０７ 抵抗
Ｖ１ 電源
Ｖ２ 入力パルス信号源
Ｘ１０１Ｈ，Ｘ１０１Ｌ ドライバ
Ｘ１０２，Ｘ１０３ インバータ
Ｘ１０４，Ｘ１０５，Ｘ２０６ ＡＮＤゲート
Ｘ３０７，Ｘ３０８ コンパレータ
１０２ 過電圧検出回路
１０３，５０３ 論理回路
１０４，２０４，３０４ 出力電圧バイアス回路
２０５ タイマー
３０５ ウィンドウコンパレータ
Ｃ１ キャパシタ
Ｌ１ インダクタ
Ｍ１０１Ｈ，Ｍ１０１Ｌ パワートランジスタ
Ｍ１０２Ｈ，Ｍ２０４Ｈ ＰＭＯＳトランジスタ
Ｍ１０２Ｌ，Ｍ１０３，Ｍ２０４Ｌ，Ｍ２０５ ＮＭＯＳトランジスタ
Ｒ１０１Ｈ，Ｒ１０１Ｌ，Ｒ１０２，Ｒ２０３Ｈ，Ｒ２０３Ｌ，Ｒ２０４，Ｒ３０５，Ｒ３０６，Ｒ３０７ 抵抗
Ｖ１ 電源
Ｖ２ 入力パルス信号源
Ｘ１０１Ｈ，Ｘ１０１Ｌ ドライバ
Ｘ１０２，Ｘ１０３ インバータ
Ｘ１０４，Ｘ１０５，Ｘ２０６ ＡＮＤゲート
Ｘ３０７，Ｘ３０８ コンパレータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】