特許 7575712 ソフトエラー検出用積層基板およびソフトエラー検出装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-22

(45)【発行日】2024-10-30

(54)【発明の名称】ソフトエラー検出用積層基板およびソフトエラー検出装置

(51)【国際特許分類】

   G11C 5/00 20060101AFI20241023BHJP

   G06F 11/00 20060101ALI20241023BHJP

   G11C 5/04 20060101ALI20241023BHJP

   G11C 29/04 20060101ALN20241023BHJP

【ＦＩ】

G11C5/00 100

G06F11/00 607

G11C5/04 220

G11C29/04

【請求項の数】 7

(21)【出願番号】P 2023523705

(86)(22)【出願日】2021-05-24

(86)【国際出願番号】 JP2021019511

(87)【国際公開番号】W WO2022249220

(87)【国際公開日】2022-12-01

【審査請求日】2023-10-23

(73)【特許権者】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100129230

【弁理士】

【氏名又は名称】工藤 理恵

(72)【発明者】

【氏名】岩下 秀徳

(72)【発明者】

【氏名】奥川 雄一郎

【審査官】後藤 彰

(56)【参考文献】

【文献】特開昭５９－２２７１５６（ＪＰ，Ａ）

【文献】特表２０１１－５２７０６４（ＪＰ，Ａ）

【文献】特開２０２１－６１０７７（ＪＰ，Ａ）

【文献】特開２０１７－１５１６２０（ＪＰ，Ａ）

【文献】米国特許出願公開第２００４／０２２７０９４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ５／００

Ｇ０６Ｆ １１／００

Ｇ１１Ｃ ５／０４

Ｇ１１Ｃ ２９／０４

(57)【特許請求の範囲】

【請求項1】

メモリデバイスが実装された複数のＰＣＢ基板を有し、
前記ＰＣＢ基板は積層して配置され、各ＰＣＢ基板には重なり合うＰＣＢ基板どうしを電気的に接続するスタッキングコネクタが実装されているソフトエラー検出用積層基板。

【請求項2】

前記スタッキングコネクタは、レセプタクルとヘッダからなり、重なり合う２枚のＰＣＢ基板のうちの一方のＰＣＢ基板の前記レセプタクルと、他方のＰＣＢ基板の前記ヘッダを嵌合することにより、前記２枚のＰＣＢ基板どうしを電気的に接続する請求項１に記載のソフトエラー検出用積層基板。

【請求項3】

前記ＰＣＢ基板には、前記メモリデバイスが複数実装されている請求項１または２に記載のソフトエラー検出用積層基板。

【請求項4】

前記ＰＣＢ基板は、粒子線発生装置にて発生する粒子線を入射する請求項１～３のいずれか１項に記載のソフトエラー検出用積層基板。

【請求項5】

前記ＰＣＢ基板は、自然界で発生する粒子線を入射する請求項１～３のいずれか１項に記載のソフトエラー検出用積層基板。

【請求項6】

請求項１～５のいずれか１項に記載のソフトエラー検出用積層基板と、
前記メモリデバイスに発生するエラーをカウントするカウンタと、
を備えたソフトエラー検出装置。

【請求項7】

前記メモリデバイスに対してデータの書き込み、読み取りを行う制御部、を更に備え、
前記カウンタは、前記制御部によるデータの書き込み時、及びデータの読み取り時に発生するエラーをカウントする請求項６に記載のソフトエラー検出装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ソフトエラー検出用積層基板およびソフトエラー検出装置に関する。

【背景技術】

【0002】

宇宙線に含まれる高エネルギー粒子が地球大気中の酸素や窒素の原子核に衝突すると中性子線（粒子線）が発生し、地上に降り注ぐ。一方、多くの電子機器で使用されているＬＳＩ等の回路に中性子線が入射すると、核反応により生成された電荷によってＬＳＩに保存されたデータのビットが反転するソフトエラーが発生する。このソフトエラーは、ＳＥＵ（Single Event Upset）と称している。

【0003】

ＳＥＵを検出するために、ＳＲＡＭ（Static Random Access Memory）などのメモリデバイスを多数実装したＰＣＢ（Printed CircuitBoard）基板に、加速器を用いて中性子線を照射する方法が採用されている。多数のメモリデバイスが実装されたＰＣＢ基板に中性子線を照射することにより、各メモリデバイスに生じるＳＥＵを検出することができる。

【0004】

メモリデバイスに対して、ソフトエラーを引き起こす中性子のエネルギー特性を測定するためには、ＳＥＵを高頻度で検出することが望まれる。ＳＥＵを高頻度で検出する場合には、より多くのメモリデバイスを実装する必要がある。非特許文献１には、メモリデバイスが実装された複数のＰＣＢ基板を積層して中性子線を照射することにより、ＳＥＵを高頻度に検出することが開示されている。

【先行技術文献】

【非特許文献】

【0005】

【文献】非特許文献：Stephen A. Wender, John M. O’Donnell, LukasZavorka , and Bharat Bhuva,"Measured Energy-Dependent Neutron Attenuation Throughthe Stacked PrintedCircuit Boards",IEEE TRANSACTIONS ON NUCLEAR SCIENCE,VOL. 67, NO. 6, JUNE 2020

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、メモリデバイスが実装されたＰＣＢ基板は、メモリデバイスに接続するデータ線とアドレス線の交差ポイントが多数存在するので、ＰＣＢ基板を多層化せざるを得ない。ＰＣＢ基板を多層化することにより、１枚当たりのＰＣＢ基板の厚さが増加する。例えば、ＰＣＢ基板の厚さが１ｍｍ程度となる。

【0007】

このため、複数のＰＣＢ基板を積層すると、全体の厚さが増加してしまい、ＰＣＢ基板の表面から入射した中性子線強度（「中性子フラックス」ともいう）が低減するので、高頻度にＳＥＵを検出することが難しいという問題があった。

【0008】

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、積層したＰＣＢ基板の厚さを低減して、高頻度にソフトエラーを検出することが可能なソフトエラー検出用積層基板およびソフトエラー検出装置を提供することにある。

【課題を解決するための手段】

【0009】

本発明の一態様のソフトエラー検出用積層基板は、メモリデバイスが実装された複数のＰＣＢ基板を有し、前記ＰＣＢ基板は積層して配置され、各ＰＣＢ基板には重なり合うＰＣＢ基板どうしを電気的に接続するスタッキングコネクタが実装されている。

【0010】

本発明の一態様のソフトエラー検出装置は、上述したソフトエラー検出用積層基板と、前記メモリデバイスに発生するエラーをカウントするカウンタと、を備える。

【発明の効果】

【0011】

本発明によれば、高頻度にソフトエラーを検出することが可能になる。

【図面の簡単な説明】

【0012】

【図1】図１は、実施形態に係るソフトエラー検出装置の構成を示すブロック図である。

【図2】図２は、実施形態に係るソフトエラー検出装置に含まれる積層基板の構成を示す斜視図である。

【図3A】図３Ａは、ＰＣＢ基板に実装される一列分のＳＲＡＭを示す説明図である。

【図3B】図３Ｂは、図３Ａに示すＰＣＢ基板の要部拡大図であり、ＰＣＢ基板に実装されるスタッキングコネクタを示す。

【図4A】図４Ａは、ＳＲＡＭの表面側の配線パターンを示す説明図である。

【図4B】図４Ｂは、ＳＲＡＭの裏面側の配線パターンを示す説明図である。

【図5】図５は、積層基板に中性子線が入射する様子を示す説明図である。

【発明を実施するための形態】

【0013】

以下、実施形態に係るソフトエラー検出装置について図面を参照して説明する。図１は、実施形態に係るソフトエラー検出装置の構成を示すブロック図である。図２は、図１に示す積層基板５１の具体的な構成を示す斜視図である。図３Ａは、ＰＣＢ基板に実装される一列分のＳＲＡＭ１１を示す説明図、図３Ｂは、図３Ａに示す要部拡大図である。図４Ａは、ＳＲＡＭ１１の表面側の配線パターンを示す説明図、図４Ｂは、ＳＲＡＭ１１の裏面側の配線パターンを示す説明図である。

【0014】

図１に示すように、ソフトエラー検出装置１００は、積層基板５１（ソフトエラー検出用積層基板）と、制御部２と、エラーカウンタ３と、記録部４を備えている。

【0015】

図２に示すように積層基板５１は、積層された複数（図では５枚）のＰＣＢ基板５０を有している。ＰＣＢ基板５０は複数のＳＲＡＭ１１を実装している。複数のＰＣＢ基板５０を積層することにより、積層基板５１が形成される。ＰＣＢ基板５０の詳細については、後述する。

【0016】

図１に示す制御部２は、ＰＣＢ基板５０に実装された各ＳＲＡＭ１１へのデータの書き込み、及びＳＲＡＭ１１からのデータの読み取りを制御する。

【0017】

エラーカウンタ３は、各ＳＲＡＭ１１に対するデータの書き込み、読み取り時に生じるエラーをカウントする。具体的に、複数のＰＣＢ基板５０を積層した積層基板５１の表面に中性子線が入射すると、この中性子線によりＳＲＡＭ１１にエラーが発生することがある。エラーカウンタ３は、ＳＲＡＭ１１に発生したエラーをカウントする。エラーカウンタ３は、エラーのカウント値を記録部４に出力する。

【0018】

記録部４は、エラーカウンタ３より出力されたカウント値を記憶する。

【0019】

次に、前述した積層基板５１を構成するＰＣＢ基板５０について詳細に説明する。図２に示すように、ＰＣＢ基板５０には複数のＳＲＡＭ１１が実装されている。図２では５枚のＰＣＢ基板５０を積層し、各ＰＣＢ基板５０に５行、５列の合計２５個のＳＲＡＭ１１が実装されている例を示している。ＳＲＡＭ１１は、メモリデバイスの一例である。

【0020】

ＰＣＢ基板５０に実装するメモリデバイスとして、ＳＲＡＭ１１以外のメモリデバイスを用いてもよい。また、ＰＣＢ基板５０の積層数は５枚に限定されず、４枚以下、６枚以上でもよい。ＰＣＢ基板５０に実装されるＳＲＡＭ１１の数は２５個に限定されず、２４個以下、２６個以上でもよい。

【0021】

図３Ａに示すように、ＰＣＢ基板５０に実装されるＳＲＡＭ１１には、スタッキングコネクタ１１１が設けられている。

【0022】

図３Ｂは、図３Ａに示す符号Ｐ１の拡大図である。図３Ｂに示すように、ＰＣＢ基板５０の表面側にはスタッキングコネクタ１１１のレセプタクル１１１ａが設けられ、ＰＣＢ基板５０の裏面側にはスタッキングコネクタ１１１のヘッダ１１１ｂが設けられている。また、ＰＣＢ基板５０の表面側の回路パターンと裏面側の回路パターンを接続するためのビア５２が設けられている。レセプタクル１１１ａとヘッダ１１１ｂを嵌合することにより、積層された２枚のＰＣＢ基板５０に搭載されているＳＲＡＭ１１どうしを電気的に接続することができる。

【0023】

具体的には、互いに重なり合う２枚のＰＣＢ基板５０のうち、一方のＰＣ基板上に実装されたレセプタクル１１１ａと、他方のＰＣＢ基板上に実装されたヘッダ１１１ｂを対向するように配置する。対向配置状態とされているヘッダ１１１ｂをレセプタクル１１１ａに向かって移動するようにして押し込むことにより、ヘッダ１１１ｂとレセプタクル１１１ａが嵌合状態となって、２枚のＰＣＢ基板５０どうしが電気的に接続される。

【0024】

このように、複数のＰＣＢ基板５０を層状に積み重なるようにしてヘッダ１１１ｂとレセプタクル１１１ａが嵌合するので、嵌合後におけるＰＣＢ基板５０とスタッキングコネクタ１１１を含む全体の厚さを低減することができる。即ち、積層基板５１の厚さを薄型化することができる。

【0025】

なお、ＰＣＢ基板５０の表面側にヘッダ１１１ｂを設け、裏面側にレセプタクル１１１ａを設ける構成としてもよい。

【0026】

対向するレセプタクル１１１ａとヘッダ１１１ｂを嵌合させて複数のＰＣＢ基板を積層することにより、積層されているＰＣＢ基板５０に実装されたＳＲＡＭ１１どうしを電気的に接続することができる。

【0027】

図４Ａは、ＰＣＢ基板５０の表面側の配線パターンを示す説明図、図４Ｂは、ＰＣＢ基板５０の裏面側の配線パターンを示す説明図である。図４Ａ、図４Ｂに示す符号「Ｑ」はＳＲＡＭ１１に接続されるクロック用配線を示し、符号「Ａ」はアドレス用配線を示し、符号「Ｄ」はデータ用配線を示している。また、図４Ａに示す符号Ｒ１、Ｒ２、図４Ｂに示す符号Ｒ４、Ｒ５はスタッキングコネクタ１１１の回路パターンを示している。図４Ａに示す符号Ｒ３、図４Ｂに示す符号Ｒ６は、ＳＲＡＭ１１の回路パターンを示している。

【0028】

図４Ａ、図４Ｂに示すように、符号「Ｑ」、「Ａ」、「Ｄ」に示す各配線は、互いに交差していない。即ち、積層された複数のＰＣＢ基板５０に実装された各ＳＲＡＭ１１のアドレス、データの入力用の配線は、スタッキングコネクタ１１１を経由して、図１に示した制御部２に接続される。従って、１枚のＰＣＢ基板５０に形成する各配線パターンを多層化する必要がなく、ＰＣＢ基板５０を薄型化することが可能となる。例えば、１枚のＰＣＢ基板５０の厚さを０．１５ｍｍ程度にすることが可能になり、図２に示したように５枚のＰＣＢ基板５０を積層した場合には、積層基板５１の厚さは、ＰＣＢ基板５０の厚さ、及びスタッキングコネクタ１１１の高さを含めて、例えば９ｍｍ程度になる。

【0029】

そして、中性子線を測定する際には、図５に示すように、中性子線発生装置２００（粒子線発生装置）より中性子線を積層基板５１の表面に照射すると、各ＰＣＢ基板５０に実装されているＳＲＡＭ１１に中性子線が入射する。この際、積層基板５１が薄型化されているので、各ＳＲＡＭ１１におけるＳＥＵの発生頻度を高めることができる。

【0030】

各ＳＲＡＭ１１に発生したＳＥＵはエラーカウンタ３にてカウントされ、記録部４に記録される。ＳＥＵを高頻度で発生させることにより、ＳＲＡＭ１１にＳＥＵを引き起こす中性子のエネルギー特性を高精度に測定することができる。

【0031】

このように、本実施形態に係るソフトエラー検出用積層基板５１は、ＳＲＡＭ１１などのメモリデバイスが実装された複数のＰＣＢ基板５０を有し、ＰＣＢ基板５０は積層して配置され、各ＰＣＢ基板５０には重なり合うＰＣＢ基板どうしを電気的に接続するスタッキングコネクタ１１１が実装されている。

【0032】

重なり合う各ＰＣＢ基板５０は、スタッキングコネクタ１１１により電気的に接続されているので、１枚のＰＣＢ基板５０に形成する各配線パターンを多層化する必要がなく、ＰＣＢ基板５０を薄型化することが可能となる。例えば、１枚のＰＣＢ基板５０の厚さを、０．１５ｍｍ程度とすることができる。このため、積層基板５１の全体の厚さは、例えば９ｍｍ程度となり、積層基板５１に入射した中性子線は、中性子線強度が大きく低下することなく各ＰＣＢ基板５０に実装されたＳＲＡＭ１１に入射する。このため、各ＳＲＡＭ１１には高い頻度でＳＥＵ（ソフトエラー）が発生する。その結果、積層基板５１に実装されているＳＲＡＭ１１におけるソフトエラーの発生率を高めることができる。

【0033】

即ち、ＰＣＢ基板５０を積層すると、中性子線がＰＣＢ基板５０を通過する毎に中性子線強度が低下する。従来のように、厚さが１ｍｍ程度を有するＰＣＢ基板５０を用いると、中性子線強度の低下が著しくなり、下層（入射面とは反対側の層）にいくほど中性子線強度が弱まり、ソフトエラーの発生頻度が減少する。本実施形態では、積層基板５１を薄型化できるので、この問題を回避することができる。

【0034】

本実施形態では、重なり合うＰＣＢ基板５０どうしをレセプタクル１１１ａとヘッダ１１１ｂからなるスタッキングコネクタ１１１を用いて接続する。このため、ヘッダ１１１ｂをレセプタクル１１１ａに嵌合するという極めて簡易な方法でＰＣＢ基板５０どうしを電気的に接続することが可能になる。

【0035】

本実施形態では、ソフトエラーの発生率を高めることができるので、例えば自然界から降り注ぐ中性子線などの粒子線、及び、中性子線発生装置２００から出射される中性子線を、効率よく且つ高精度に検出することが可能になる。

【0036】

また、各ＰＣＢ基板５０には、ＳＲＡＭ１１などのメモリデバイスが複数実装されているので、より一層ソフトエラーの発生頻度を高めることができる。

【0037】

本実施形態では、ＳＲＡＭ１１に対してデータの書き込み、及び読み取りを行う制御部２、及び制御部２により読み取られたデータのエラーをカウントするエラーカウンタ３を備えているので、ＳＲＡＭ１１にて発生したソフトエラーを容易にカウントすることが可能になる。

【0038】

本実施形態では、ＰＣＢ基板の厚さを０．１５ｍｍ程度まで薄型化することができるため、積層基板５１、及び積層基板５１を含むソフトエラー検出装置１００を小型化することが可能になる。

【0039】

本実施形態では、従来のように１ｍｍの厚さを有するＰＣＢ基板と対比すると、中性子線の低減効果を１５％まで抑えることができ、その結果、より多くのＳＲＡＭ１１実装することが可能になる。

【0040】

本実施形態では、市販されているＳＲＡＭなどのメモリデバイスを用いることができるので、装置を構成する際に使用する部品を容易に入手することが可能になる。

【0041】

なお、本実施形態では、複数のＰＣＢ基板５０のうちの１つに、制御部２、エラーカウンタ３、記録部４の回路を搭載する例について説明したが、各構成要素は、積層基板５１と別体の回路に搭載することも可能である。

【0042】

また、本発明は上記実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。

【符号の説明】

【0043】

２ 制御部
３ エラーカウンタ（カウンタ）
４ 記録部
５０ ＰＣＢ基板
５１ 積層基板
１００ ソフトエラー検出装置
１１１ スタッキングコネクタ
１１１ａ レセプタクル
１１１ｂ ヘッダ
２００ 中性子線発生装置（粒子線発生装置）

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】