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特許7578731エッチ停止／電界制御層を含む多層ゲート誘電体層を有するパワー半導体デバイス及びそのようなデバイスを形成する方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-28
(45)【発行日】2024-11-06
(54)【発明の名称】エッチ停止／電界制御層を含む多層ゲート誘電体層を有するパワー半導体デバイス及びそのようなデバイスを形成する方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241029BHJP
H01L 29/12 20060101ALI20241029BHJP
H01L 21/336 20060101ALI20241029BHJP
H01L 29/739 20060101ALI20241029BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652T
H01L29/78 658F
H01L29/78 653A
H01L29/78 652J
H01L29/78 655A
【請求項の数】
9
(21)【出願番号】P 2022579065
(86)(22)【出願日】2021-07-06
(65)【公表番号】
(43)【公表日】2023-08-03
(86)【国際出願番号】 US2021040415
(87)【国際公開番号】W WO2022010824
(87)【国際公開日】2022-01-13
【審査請求日】2023-02-07
(31)【優先権主張番号】16/922,192
(32)【優先日】2020-07-07
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】リヒテンワルナー、ダニエル ジェンナー
【審査官】岩本 勉
(56)【参考文献】
【文献】特開２０１１－２１１０２０（ＪＰ，Ａ）
【文献】特開２０１７－２２４７００（ＪＰ，Ａ）
【文献】特開２００９－１３００６９（ＪＰ，Ａ）
【文献】中国特許出願公開第１０４９５２９１７（ＣＮ，Ａ）
【文献】特開２０１９－０８７６７０（ＪＰ，Ａ）
【文献】特開２０１８－０５６４６３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０００９２５６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／０３６５６６４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１４００９２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／００９７１０２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７３９
(57)【特許請求の範囲】
【請求項1】
半導体デバイスであって、炭化ケイ素を含む半導体層構造と、
前記半導体層構造上のゲート誘電体層であって、前記半導体層構造上にあるベース・ゲート誘電体層、及び、前記半導体層構造に対向する前記ベース・ゲート誘電体層上のキャッピング・ゲート誘電体層を含む、ゲート誘電体層と、
前記半導体層構造に対向する前記ゲート誘電体層上のゲート電極と
を備え、
前記キャッピング・ゲート誘電体層の誘電率は前記ベース・ゲート誘電体層の誘電率より高く、
前記ベース・ゲート誘電体層は、前記ゲート電極の高さ方向に対する垂直な幅方向に沿って、前記ゲート電極の下に連続して延在しており、
前記キャッピング・ゲート誘電体層は前記ベース・ゲート誘電体層より薄い、半導体デバイス。
【請求項2】
前記ベース・ゲート誘電体層は、前記キャッピング・ゲート誘電体層より少なくとも５倍だけ肉厚であり、前記キャッピング・ゲート誘電体層の誘電率は、前記ベース・ゲート誘電体層の誘電率より少なくとも３倍だけ大きい、請求項１に記載の半導体デバイス。
【請求項3】
前記ゲート電極は、段差状下表面を有する、請求項１から２までのいずれか一項に記載の半導体デバイス。
【請求項4】
前記ゲート電極の対向する上縁部は、前記ゲート電極の上表面の中央部分よりも、前記半導体層構造に対して上方にある、請求項１から２までのいずれか一項に記載の半導体デバイス。
【請求項5】
前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上部分内の第２の導電型を有するウェル、及び前記ウェルの上部分内の前記第１の導電型を有するソース領域を含み、チャネル領域は、前記ソース領域と、前記ゲート誘電体層に直接接触する前記ドリフト層の部分との間で前記ウェル内に設けられる、請求項１から２までのいずれか一項に記載の半導体デバイス。
【請求項6】
オン状態動作中に、前記ベース・ゲート誘電体層内のピーク電界値が、前記キャッピング・ゲート誘電体層内のピーク電界値より少なくとも５０％だけ大きい値であるように構成される、請求項１から２までのいずれか一項に記載の半導体デバイス。
【請求項7】
前記ベース・ゲート誘電体層の厚さを前記ベース・ゲート誘電体層の材料の誘電率で割った値と、前記キャッピング・ゲート誘電体層の厚さを前記キャッピング・ゲート誘電体層の材料の誘電率で割った値との比は少なくとも１０である、請求項１から２までのいずれか一項に記載の半導体デバイス。
【請求項8】
前記半導体層構造は、前記半導体層構造の上表面にトレンチを含み、前記ゲート誘電体層及び前記ゲート電極はそれぞれ、少なくとも部分的に前記トレンチ内にある、請求項１から２までのいずれか一項に記載の半導体デバイス。
【請求項9】
前記トレンチの少なくとも幾つかの角部は丸みのある角部である、請求項８に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、２０２０年７月７日に出願された米国特許出願第１６／９２２，１９２号に対して優先権を主張し、その全体の内容は、参照により本明細書に組み込まれる。
【0002】
本発明は、半導体デバイスに関し、より詳細には、パワー半導体スイッチング・デバイスに関する。
【背景技術】
【0003】
金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）は、スイッチング・デバイスとして使用することができる、よく知られている型の半導体トランジスタである。ＭＩＳＦＥＴは、ゲート、ドレイン、及びソース端子、並びに半導体本体を有する３端子デバイスである。ソース領域及びドレイン領域は、チャネル領域によって分離される半導体本体内に形成され、ゲート電極（ゲート端子として働く、又は、ゲート端子に電気接続されることができる）は、「ゲート誘電体層（ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）」と呼ばれる薄い絶縁層によってチャネル領域から分離される。ＭＩＳＦＥＴは、バイアス電圧をゲート電極に印可することによってオン又はオフすることができる。ＭＩＳＦＥＴがオンする（すなわち、ＭＩＳＦＥＴがその「オン状態（ｏｎ－ｓｔａｔｅ）」になる）と、電流が、ソース領域とドレイン領域との間でＭＩＳＦＥＴのチャネル領域を通って伝導される。バイアス電圧が、ゲート電極から取り除かれる（又は、閾値レベルより小さく減少する）と、電流は、チャネル領域を通って伝導するのを停止する。例によれば、ｎ型ＭＩＳＦＥＴは、ｎ型ソース及びドレイン領域並びにｐ型チャネルを有する。そのため、ｎ型ＭＩＳＦＥＴは、「ｎ－ｐ－ｎ」設計を有する。ｎ型ＭＩＳＦＥＴは、ｎ型ソース及びドレイン領域を電気接続するｐ型チャネル領域内で導電性ｎ型反転層を作成するのに十分であるゲート・バイアイス電圧がゲート電極に印可されるとオンし、それにより、ソース領域とドレイン領域との間での多数キャリア伝導を可能にする。
【0004】
ほとんどの場合、パワーＭＩＳＦＥＴのゲート電極をチャネル領域から分離するゲート誘電体層は、薄い酸化物層（例えば、酸化ケイ素層）として実装される。酸化物ゲート誘電体層を有するＭＩＳＦＥＴは、金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）と呼ばれる。酸化物系ゲート誘電体層は、それらの優れた特性によってほとんど常に使用されるため、本明細書の議論は、ＭＩＳＦＥＴに対向するものとしてＭＯＳＦＥＴに的を絞ることになるが、本明細書で説明される本発明の実施例による技法が、酸化物以外の材料で形成されるゲート誘電体層を有するデバイスに同等に適用可能であることが認識されるであろう。
【0005】
ＭＯＳＦＥＴのゲート電極は、ゲート誘電体層によってチャネル領域から絶縁されるため、ＭＯＳＦＥＴをそのオン状態に維持するか又はＭＯＳＦＥＴをそのオン状態とそのオフ状態との間でスイオッチングするために、最小ゲート電流が必要とされる。ゲート電流は、スイッチング中に小さく維持される。その理由は、ゲートが、チャネル領域とコンデサを形成するからである。そのため、最小の充電及び放電電流のみが、スイッチング中に必要とされ、複雑でないゲート・ドライブ回路部及びより高速なスイッチング速度を可能にする。ＭＯＳＦＥＴは、独立型デバイスとすることができる、又は、他の回路デバイスと組み合わせることができる。例えば、絶縁ゲート・バイポーラ・トランジスタ（「ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ」）は、ＭＯＳＦＥＴとバイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）の両方を含む半導体デバイスであり、ＢＪＴは、ＭＯＳＦＥＴの高インピーダンス・ゲート電極を、ＢＪＴが提供することができる小さいオン状態伝導損失と組み合わせる。ＩＧＢＴは、例えば、入力に高電圧ｎチャネルＭＯＳＦＥＴ及び出力にＢＪＴを含むダーリントン対として実装することができる。ＢＪＴのベース電流は、ＭＯＳＦＥＴのチャネルを通して供給され、それにより、簡略化された外部ドライブ回路を可能にする（ドライブ回路が、ＭＯＳＦＥＴのゲート電極を充電し放電するだけであるため）。
【0006】
それらのオン状態において大電流を通過させ、それらの逆阻止状態において高電圧（例えば、数千ボルト）を阻止することができるハイ・パワー半導体スイッチング・デバイスについての需要が増加している。高い電流密度を支持し、そのような高電圧を阻止するために、パワーＭＯＳＦＥＴ及びＩＧＢＴは、典型的には、肉厚な半導体層構造の対向側面上に（例えば、その上部及び下部に）ソース及びドレインを有する垂直構造を有して、より高い電圧レベルを阻止する。非常に高いパワー用途において、半導体スイッチング・デバイスは、典型的には、例えば、炭化ケイ素（「（ＳｉＣ）」）等のワイド・バンドギャップ半導体材料システム（本明細書で、用語「ワイド・バンドギャップ半導体（ｗｉｄｅ ｂａｎｄ－ｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）」は少なくとも１．４エレクトロン・ボルト（「ｅＶ」）のバンドギャップを有する任意の半導体を包含する）で形成され、例えば、高絶縁破壊電界強度、高熱伝導率、高電子移動度、高融点、及び高飽和電子ドリフト速度を含む幾つかの有利な特性を有する。例えば、ケイ素等の他の半導体材料を使用して形成されるデバイスに比べて、炭化ケイ素を使用して形成される電子デバイスは、高温で、高いパワー密度で、より高速で、より高いパワー・レベルで、及び／又は高い放射密度下で動作する能力を有することができる。
【0007】
パワーＭＯＳＦＥＴについての１つの故障メカニズムは、いわゆる、ゲート酸化物層の「絶縁破壊（ｂｒｅａｋｄｏｗｎ）」である。パワーＭＯＳＦＥＴが、それらの伝導状態又はオン状態にあるとき、ゲート酸化物層は、高電界を受ける。これらの電界によって引き起こされるゲート酸化物層に対する応力は、酸化物材料内で欠陥を生成し、その欠陥は経時的に蓄積する。欠陥の濃度が臨界値に達すると、いわゆる、「浸透経路（ｐｅｒｃｏｌａｔｉｏｎ ｐａｔｈ）」が、ゲート酸化物層を通して作成される場合があり、浸透経路は、ゲート電極を、半導体層構造の下にあるソース領域に電気接続し、それにより、ゲート電極及びソース領域を短絡させ、デバイスを破壊する可能性がある。ゲート酸化物層の「寿命（ｌｉｆｅｔｉｍｅ）」（絶縁破壊が起こる前に、デバイスがどれだけ長く動作することができるか）は、とりわけ、ゲート酸化物層が受ける電界の大きさ及び電界が印可される時間長の関数である。図１は、絶縁破壊が起こるまでの動作時間（「ゲート酸化物寿命（ｇａｔｅ ｏｘｉｄｅ ｌｉｆｅｔｉｍｅ）」）とゲート酸化物層に印可される電界のレベルとの間の関係を示す概略的な片対数（ｓｅｍｉ－ｌｏｇ）グラフである。このグラフは、同じ電界が常に印可される（必ずしもそうであるわけではない）ことを仮定し、また、特定の厚さを有するゲート酸化物層を仮定する。図１から引き出す重要なポイントは、ゲート酸化物寿命の対数及び電界が、直線関係を有することができ、したがって、電界レベルが増加するにつれて、ゲート酸化物層の寿命が減少する場合があることである。ゲート酸化物層の寿命は、ゲート酸化物層の厚さを増加させることによって増加させることができるが、ＭＯＳＦＥＴの性能は、ゲート酸化物層の厚さの関数でもあり、したがって、ゲート酸化物層の厚さを増加させることは、典型的には、ゲート酸化物層の寿命を増加させる許容可能な方法でない。
【0008】
パワー炭化ケイ素系ＭＯＳＦＥＴは、高電圧阻止を必要とする用途のために今日使用されている。例によれば、炭化ケイ素ＭＯＳＦＥＴは、市販されており、１０Ａ／ｃｍ２以上の電流密度の定格であり、３００Ｖ～２０ｋＶ以上の電圧を阻止することになる。そのようなデバイスを形成するために、複数の「単位セル（ｕｎｉｔ ｃｅｌｌ）」が、典型的には形成され、各単位セルはＭＯＳＦＥＴトランジスタを含む。ハイ・パワー用途において、多数（例えば、数百又は数千）のこれらの単位セルは、典型的には、半導体層構造上に／内に設けられ、ゲート電極層は、単位セルの全てについてゲート電極として働く半導体層構造の上部側面上に形成される。半導体層構造の対向する（下部）側面は、デバイスの単位セルの全てについて共通ドレインとして働く。複数のソース接点は、ゲート電極層内の開口内で露出される半導体層構造内のソース領域上に形成される。これらのソース接点は、同様に、共通ソースとして役立つために互いに電気接続される。結果として得られるデバイスは、並列に電気接続される数百又は数千の個々の単位セル・トランジスタ用の端子として働く、３端子、すなわち、共通ソース端子、共通ドレイン端子、及び共通ゲート電極を有する。
【0009】
図２は、上記で説明した単位セル構造を有する従来の炭化ケイ素垂直パワーＭＯＳＦＥＴ１００の概略的な断面図である。図２は、デバイスの単一の単位セルの断面である。図２に示すように、ＭＯＳＦＥＴ１００は、高濃度にドープした（ｎ＋）ｎ型炭化ケイ素半導体基板１１０を含む。低濃度にドープしたｎ型（ｎ－）炭化ケイ素ドリフト層１２０は、炭化ケイ素基板１１０上に設けられる。ｐ型導電率を有するようにドープされる「ウェル（ｗｅｌｌ）」又は「ｐウェル（ｐ－ｗｅｌｌ）」１３０と呼ばれる領域は、ｎ型炭化ケイ素ドリフト層１２０の上部分に形成される。ｐウェル１３０は、例えば、ｐ型ドーパントによるｎ型ケイ素ドリフト層１２０のカウンター・ドーピング部分によって形成することができる。高濃度にドープした（ｎ＋）ｎ型炭化ケイ素ソース領域１４０は、ｐウェル１３０の上部分に設けられる。ｎ型ソース領域１４０は、例えば、ｎ型ドーパントによるｐウェル１３０のカウンター・ドーピング部分によって形成することができる。ドリフト層１２０及び基板１１０は共に、デバイス１００用の共通ドレイン領域として働く。ｎ型炭化ケイ素基板１１０、ｎ型炭化ケイ素ドリフト層１２０、ｐ型炭化ケイ素ｐウェル１３０、及びｎ型炭化ケイ素ソース領域１４０は共に、ＭＯＳＦＥＴ１００の半導体層構造１５０を構成する。二酸化ケイ素（ＳｉＯ２）ゲート酸化物層１６０は、半導体層構造１５０の上表面上に形成される。ゲート電極１７０は、半導体層構造１５０に対向するゲート酸化物層１６０上に設けられる。ゲート電極１７０は、典型的には、ポリシリコンから形成される。誘電体絶縁パターン１８０は、ゲート酸化物層１６０及びゲート電極１７０上に形成され、ソース金属被覆１９０は、誘電体絶縁パターン１８０及び露出したソース領域１４０上に形成される。ドレイン接点（図示せず）は、典型的には、ドリフト層１２０に対向する、基板１２０の下表面上に設けられる。
【発明の概要】
【課題を解決するための手段】
【0010】
本発明の実施例によれば、炭化ケイ素を含む半導体層構造と、半導体層構造上のゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む半導体デバイスが提供される。ゲート誘電体層は、半導体層構造上にあるベース・ゲート誘電体層、及び、半導体層構造に対向するベース・ゲート誘電体層上のキャッピング・ゲート誘電体層を含む。キャッピング・ゲート誘電体層の誘電率はベース・ゲート誘電体層の誘電率より高い。
【0011】
幾つかの実施例において、キャッピング・ゲート誘電体層はベース・ゲート誘電体層より薄いとすることができる。
【0012】
幾つかの実施例において、ベース・ゲート誘電体層は酸化ケイ素層とすることができる。
【0013】
幾つかの実施例において、ベース・ゲート誘電体層は、キャッピング・ゲート誘電体層より少なくとも５倍だけ肉厚とすることができ、キャッピング・ゲート誘電体層の誘電率は、ベース・ゲート誘電体層の誘電率より少なくとも３倍だけ大きいとすることができる。
【0014】
幾つかの実施例において、ゲート電極はケイ素を含むことができる。
【0015】
幾つかの実施例において、半導体層構造は、ＪＦＥＴ領域によって分離される第１のウェル領域及び第２のウェル領域をさらに備え、キャッピング・ゲート誘電体層は、ＪＦＥＴ領域の上表面上にない。
【0016】
幾つかの実施例において、ゲート電極は、段差状下表面を有することができる。
【0017】
幾つかの実施例において、ゲート電極の対向する上縁部は、ゲート電極の上表面の中央部分よりも、半導体層構造に対して上方にあるとすることができる。
【0018】
幾つかの実施例において、キャッピング・ゲート誘電体層は、ベース・ゲート誘電体層の一部分上にのみある。
【0019】
幾つかの実施例において、半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の上部分内の第２の導電型を有するウェル、及びウェルの上部分内の第１の導電型を有するソース領域を含むことができる。チャネル領域は、ソース領域と、ゲート誘電体層に直接接触するドリフト層の部分との間でウェル内に設けることができる。
【0020】
幾つかの実施例において、キャッピング・ゲート誘電体層は、ソース領域上に形成され、ゲート誘電体層に直接接触するドリフト層の部分上に形成されない。
【0021】
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の側面縁部の下のベース・ゲート誘電体層の上表面に実質的に位置することになるように構成することができる。
【0022】
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ベース・ゲート誘電体層内のピーク電界値が、キャッピング・ゲート誘電体層内のピーク電界値より少なくとも５０％だけ大きい値であるように構成することができる。
【0023】
幾つかの実施例において、半導体デバイスは、ＭＩＳＦＥＴ又はＩＧＢＴとすることができる。
【0024】
幾つかの実施例において、ゲート誘電体層の厚さは少なくとも２５ナノメートルとすることができる。
【0025】
幾つかの実施例において、キャッピング・ゲート誘電体層は、ゲート電極に関してエッチ停止層を備えることができる。
【0026】
幾つかの実施例において、ベース・ゲート誘電体層の厚さをベース・ゲート誘電体層の材料の誘電率で割った値と、キャッピング・ゲート誘電体層の厚さをキャッピング・ゲート誘電体層の材料の誘電率で割った値との比は少なくとも１０とすることができる。
【0027】
幾つかの実施例において、半導体層構造は、半導体層構造の上表面にトレンチを含むことができ、ゲート誘電体層及びゲート電極はそれぞれ、少なくとも部分的にトレンチ内にあるとすることができる。
【0028】
幾つかの実施例において、トレンチの少なくとも幾つかの角部は丸みがあるとすることができる。
【0029】
本発明のさらなる実施例によれば、炭化ケイ素を含む半導体層構造と、半導体層構造上のゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む半導体デバイスが提供される。半導体デバイスは、オン状態動作中のゲート誘電体層内のピーク電界がゲート誘電体層の上部表面の下方にあるように構成される。
【0030】
幾つかの実施例において、ゲート層は、半導体層構造上にあるベース・ゲート誘電体層、及び、半導体層構造に対向するベース・ゲート誘電体層上のキャッピング・ゲート誘電体層を備えることができる。
【0031】
幾つかの実施例において、半導体デバイスは、オン状態動作中のゲート誘電体層内のピーク電界がベース・ゲート誘電体層内にあるように構成することができる。
【0032】
幾つかの実施例において、半導体デバイスは、オン状態動作中のゲート誘電体層内のピーク電界値が、ゲート電極の側面縁部の下のベース・ゲート誘電体層の上表面に実質的に位置するように構成することができる。
【0033】
幾つかの実施例において、半導体デバイスは、オン状態動作中のゲート誘電体層内のピーク電界値が、ゲート誘電体層の上部表面の下方、少なくとも２ｍｍにあるように構成することができる。
【0034】
幾つかの実施例において、キャッピング・ゲート誘電体層はベース・ゲート誘電体層より薄いとすることができる。
【0035】
幾つかの実施例において、ベース・ゲート誘電体層は酸化ケイ素層を備えることができ、ゲート電極は及びケイ素を含む。
【0036】
幾つかの実施例において、ベース・ゲート誘電体層は、キャッピング・ゲート誘電体層より少なくとも５倍だけ肉厚とすることができ、キャッピング・ゲート誘電体層の誘電率は、ベース・ゲート誘電体層の誘電率より少なくとも３倍だけ大きいとすることができる。
【0037】
幾つかの実施例において、半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の離間した上部分内の第２の導電型をそれぞれ有する第１及び第２のウェル、それぞれの第１及び第２のウェルの上部分内の第１の導電型を有する第１及び第２のソース領域、第１のウェルと第２のウェルとの間の第１の導電型を有するＪＦＥＴ領域、並びに、それぞれの第１及び第２のソース領域とＪＦＥＴ領域との間でそれぞれの第１及び第２のウェル内に設けられる第１及び第２のチャネル領域を含むことができる。
【0038】
幾つかの実施例において、キャッピング・ゲート誘電体層は、ＪＦＥＴ領域の上表面上にないとすることができる。
【0039】
幾つかの実施例において、ゲート電極は、段差状下表面を有することができる。
【0040】
幾つかの実施例において、ゲート電極の対向する上縁部は、ゲート電極の上表面の中央部分よりも、半導体層構造に対して上方にあるとすることができる。
【0041】
幾つかの実施例において、キャッピング・ゲート誘電体層は、ベース・ゲート誘電体層の一部分上に形成されるだけであるとすることができる。
【0042】
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の側面縁部の下のベース・ゲート誘電体層の上表面に実質的に位置することになるように構成することができる。
【0043】
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ベース・ゲート誘電体層内のピーク電界値が、キャッピング・ゲート誘電体層内のピーク電界値より少なくとも５０％だけ大きい値であるように構成することができる。
【0044】
幾つかの実施例において、ベース・ゲート誘電体層の厚さをベース・ゲート誘電体層の材料の誘電率で割った値と、キャッピング・ゲート誘電体層の厚さをキャッピング・ゲート誘電体層の材料の誘電率で割った値との比は少なくとも１０又は少なくとも１５とすることができる。
【0045】
幾つかの実施例において、半導体層構造は、半導体層構造の上表面にトレンチを含むことができ、ゲート誘電体層及びゲート電極はそれぞれ、少なくとも部分的にトレンチ内にあるとすることができる。
【0046】
幾つかの実施例において、トレンチの上角部は丸みのある角部とすることができ、ゲート誘電体層は、半導体層構造上で且つトレンチ内に共形的に設けることができる。
【0047】
幾つかの実施例において、トレンチの下角部は丸みのある角部とすることができ、ゲート誘電体層は、トレンチ内に共形的に設けることができる。
【0048】
本発明のさらなる実施例によれば、半導体デバイスが提供され、半導体デバイスは、半導体層構造であって、第１の導電型を有する炭化ケイ素ドリフト層、ドリフト層のそれぞれの上部分内の第２の導電型をそれぞれ有する第１及び第２の炭化ケイ素ウェル、それぞれの第１及び第２のウェルの上部分内の第１の導電型を有する第１及び第２の炭化ケイ素ソース領域、及び、第１のウェルと第２のウェルとの間の第１の導電型を有するＪＦＥＴ領域を備える、半導体層構造と、半導体層構造上のゲート誘電体層であって、半導体層構造上にある酸化ケイ素ベース・ゲート誘電体層、及び、半導体層構造に対向するベース・ゲート誘電体層上のキャッピング・ゲート誘電体層を含む、ゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のケイ素ゲート電極とを含む。半導体デバイスは、オン状態動作中に、ベース・ゲート誘電体層内のピーク電界値が、キャッピング・ゲート誘電体層内のピーク電界値より少なくとも５０％だけ大きい値であるように構成される。
【0049】
幾つかの実施例において、ベース・ゲート誘電体層は、キャッピング・ゲート誘電体層より少なくとも５倍だけ肉厚であるとすることができ、キャッピング・ゲート誘電体層の誘電率は、ベース・ゲート誘電体層の誘電率より少なくとも３倍だけ大きいとすることができる。
【0050】
幾つかの実施例において、半導体デバイスは、オン状態動作中のゲート誘電体層内のピーク電界がベース・ゲート誘電体層内にあるように構成することができる。
【0051】
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の側面縁部の下のベース・ゲート誘電体層の上表面に実質的に位置するように構成することができる。
【0052】
幾つかの実施例において、キャッピング・ゲート誘電体層は、ＪＦＥＴ領域の上表面の上方にない。
【0053】
幾つかの実施例において、ゲート電極は、段差状下表面を有することができる。
【0054】
幾つかの実施例において、ゲート電極の対向する上縁部は、ゲート電極の上表面の中央部分よりも、半導体層構造に対して上方にあるとすることができる。
【0055】
幾つかの実施例において、キャッピング・ゲート誘電体層は、ベース・ゲート誘電体層の一部分上に形成されるだけである。
【0056】
幾つかの実施例において、半導体層構造は、半導体層構造の上表面にトレンチを含むことができ、ゲート誘電体層及びケイ素ゲート電極はそれぞれ、少なくとも部分的にトレンチ内にある。
【0057】
幾つかの実施例において、ベース・ゲート誘電体層の厚さをベース・ゲート誘電体層の材料の誘電率で割った値と、キャッピング・ゲート誘電体層の厚さをキャッピング・ゲート誘電体層の材料の誘電率で割った値との比は少なくとも１０とすることができる。
【0058】
本発明のなおさらなる実施例によれば、半導体デバイスを形成する方法が提供され、方法において、半導体層構造であって、第１の導電型を有する炭化ケイ素ドリフト層、ドリフト層のそれぞれの上部分内の第２の導電型をそれぞれ有する第１及び第２の炭化ケイ素ウェル、それぞれの第１及び第２のウェルの上部分内の第１の導電型を有する第１及び第２の炭化ケイ素ソース領域、及び第１のウェルと第２のウェルとの間の第１の導電型を有するＪＦＥＴ領域を含む、半導体層構造が形成される。ベース・ゲート層は、半導体層構造上に形成される。キャッピング・ゲート誘電体層は、ベース・ゲート誘電体層上に形成され、ベース・ゲート誘電体層の誘電率より大きい誘電率を有する。ケイ素を含むゲート電極は、半導体層構造に対向するキャッピング・ゲート誘電体層上に形成される。ベース・ゲート誘電体層及びキャッピング・ゲート誘電体層の所定の部分は除去されて、ゲート誘電体層の少なくとも一部を共に形成するベース・ゲート誘電体層及びキャッピング・ゲート誘電体層を形成する。
【0059】
幾つかの実施例において、ベース・ゲート誘電体層上にキャッピング・ゲート誘電体層を形成することは、ベース・ゲート誘電体層を形成した後に半導体層構造上にマスクを形成すること、マスク及びベース・ゲート誘電体層の両方の上にキャッピング・ゲート誘電体層を形成すること、及び、マスク層及びキャッピング・ゲート誘電体層の一部分を除去することであって、それにより、ベース・ゲート誘電体層の一部分を露出させる、除去することを含む。
【0060】
幾つかの実施例において、露出されるベース・ゲート誘電体層の部分は、ＪＦＥＴ領域の上方にあるベース・ゲート誘電体層の一部分を含む。
【0061】
幾つかの実施例において、キャッピング・ゲート誘電体層はベース・ゲート誘電体層より薄いとすることができる。
【0062】
幾つかの実施例において、ベース・ゲート誘電体層は、キャッピング・ゲート誘電体層より少なくとも５倍だけ肉厚であるとすることができ、キャッピング・ゲート誘電体層の誘電率は、ベース・ゲート誘電体層の誘電率より少なくとも３倍だけ大きいとすることができる。
【0063】
幾つかの実施例において、半導体層構造に対向するキャッピング・ゲート誘電体層上に、ケイ素を含むゲート電極を形成することは、ベース・ゲート誘電体層及びキャッピング・ゲート誘電体層上にゲート電極層をブランケット堆積させること、及びその後、エッチ停止層としてキャッピング・ゲート誘電体層を使用してゲート電極層をエッチングすることであって、それにより、ゲート電極を形成する、エッチングすることを含む。
【0064】
幾つかの実施例において、ゲート電極は段差状下表面を有することができる。
【0065】
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ベース・ゲート誘電体層内のピーク電界値が、キャッピング・ゲート誘電体層内のピーク電界値より少なくとも５０％だけ大きい値であるように構成することができる。
【0066】
本発明の実施例によれば、半導体デバイスが提供され、半導体デバイスは、炭化ケイ素を含む半導体層構造であって、半導体層構造内に形成されたトレンチを含み、トレンチの少なくとも幾つかの角部は丸みがある、半導体層構造と、半導体層構造上で且つトレンチ内のゲート誘電体層であって、下角部及び上角部を含み、下角部及び上角部のうちの少なくとも１つは、丸みのある角部を備える、ゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む。
【0067】
幾つかの実施例において、ゲート誘電体層は、酸化ケイ素ベース・ゲート誘電体層及びベース・ゲート誘電体層の上表面上のキャッピング・ゲート誘電体層を備えることができる。
【0068】
幾つかの実施例において、キャッピング・ゲート誘電体層の誘電率は、ベース・ゲート誘電体層の誘電率より少なくとも３倍だけ大きいとすることができる。
【0069】
幾つかの実施例において、半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の上部分内の第２の導電型を有するウェル、及びウェルの上部分内の第１の導電型を有するソース領域を含むことができる。
【0070】
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ベース・ゲート誘電体層内のピーク電界値が、キャッピング・ゲート誘電体層内のピーク電界値より少なくとも５０％だけ大きい値であるように構成することができる。
【0071】
幾つかの実施例において、
キャッピング・ゲート誘電体層の厚さは２ナノメートルと１５ナノメートルとの間である。
キャッピング・ゲート誘電体層の厚さは２ナノメートルと１５ナノメートルとの間である。
【図面の簡単な説明】
【0072】
【図1】ゲート誘電体層の寿命と印可された電界強度との間の関係を示す片対数グラフである。
【図2】従来の炭化ケイ素ＭＯＳＦＥＴの単位セルの概略的断面図である。
【図4】本発明の実施例による炭化ケイ素ＭＯＳＦＥＴの単位セルの概略的断面図である。
【図8】本発明のさらなる実施例による炭化ケイ素ＭＯＳＦＥＴの概略的断面図である。
【図10】本発明のさらなる実施例による炭化ケイ素ＭＯＳＦＥＴの概略的断面図である。
【図12】本発明の実施例によるＭＯＳＦＥＴのゲート・トレンチ領域の概略的断面図であり、ゲート・トレンチの角部がどのように丸められることができるかを示す。
【発明を実施するための形態】
【0073】
ＭＯＳＦＥＴがその伝導状態又はオン状態にあるとき、デバイスのゲート誘電体層内に電界が発生する。この電界の強度は、ゲート電極の側壁のすぐ下にあるゲート誘電体層の部分において特に高いとすることができる。上記で論じたように、ゲート誘電体層の寿命は、ゲート誘電体層内の電界の強度の関数である。そのため、ゲート電極の側壁の下にあるゲート誘電体層の部分が最大電界を受けるため、これらは、典型的には絶縁破壊を最初に経験することになる領域である。
【0074】
図２を参照して上記で論じたように、パワー炭化ケイ素ＭＯＳＦＥＴは、典型的には、ポリシリコン・ゲート電極１７０を含む。ポリシリコン・ゲート電極１７０は、デバイスの上表面上にポリシリコン層をブランケット堆積させること、及びその後、ポリシリコン層をエッチングすることであって、それにより、個々のゲート電極１７０を含むゲート電極層を形成する、エッチングすることによって形成される。ゲート誘電体層は酸化ケイ素から形成され、ゲート電極はケイ素から形成されるため、ゲート電極層の望ましくない部分をエッチング除去するために使用されるエッチャント（複数可）は、２つの材料間の類似性によって、酸化ケイ素を容易にエッチングする傾向があるとすることもできる。慣例的に、このエッチング・ステップ中にオーバーエッチングが起こる場合、ゲート電極１７０の側壁のすぐ下にある酸化ケイ素ゲート誘電体層１６０の部分は、オーバーエッチングによって部分的にエッチング除去することができる。そのため、おそらくはオーバーエッチングされることができるゲート誘電体層１６０の部分は、オン状態動作中に最大電界値を経験するゲート誘電体層１６０の部分でもあり、最大電界値は、ゲート誘電体層１６０のこの部分が、絶縁破壊を特に受け易くする。さらに、ゲート誘電体層１６０のこの部分は、ソース領域１４０のすぐ上にある。絶縁破壊を経験するＭＯＳＦＥＴについての故障メカニズムは、ゲート電極１７０とソース領域１４０との間の短絡の発生であるため、ソース領域１４０のすぐ上にあるゲート誘電体層１６０の部分が、絶縁破壊を最も受け易い部分であることは、絶縁破壊によるデバイス故障までの時間を短縮する傾向がある。
【0075】
本発明の実施例によれば、多層ゲート誘電体層を有するパワー半導体デバイスが提供され、寿命増加を示すことになる。特に、ゲート誘電体層は、半導体層構造上に形成される少なくとも酸化ケイ素ベース・ゲート誘電体層（又は、例えば、窒化ケイ素等の何らかの他の誘電体材料から形成されるベース・ゲート誘電体層）、及び、酸化ケイ素ベース・ゲート誘電体層の少なくとも一部分上に形成される高誘電率キャッピング・ゲート誘電体層を含むことができる。さらなる層が、含まれることもできる。例えば、多層ベース・ゲート誘電体層が設けられることができる。別の例として、第２のキャッピング・ゲート誘電体層が設けられることができ、第２のキャッピング・ゲート誘電体層は、例えば、第１のキャッピング・ゲート誘電体層のすぐ上に、又は、第１のキャッピング・ゲート誘電体層に対向するベース・ゲート誘電体層のすぐ上に位置する。高誘電率キャッピング・ゲート誘電体層は、デバイスのゲート電極を形成するために、ゲート電極層のエッチング中にエッチ停止層として働く材料から形成することができる。特に、最も高い誘電率のゲート誘電体材料は、ケイ素と化学的に全く異なり、したがって、ケイ素を容易にエッチングすることになるエッチャントが容易に入手可能であり、そのエッチャントはこれらの高誘電率のゲート誘電体材料をエッチングしない。したがって、高誘電率キャッピング・ゲート誘電体層は、下にある酸化ケイ素ベース・ゲート誘電体層が、このエッチング・ステップ中にオーバーエッチングすることを防ぐことができる。さらに、ゲート誘電体層内の電界レベルは、ゲート誘電体層を形成するために使用される材料（複数可）の誘電率の関数であり、電界強度は誘電率の増加と共に減少する。したがって、高誘電率キャッピング・ゲート誘電体層内の電界強度は、従来のパワー半導体デバイスの酸化ケイ素ゲート誘電体層の同じ部分内の電界強度より小さいことになる。さらに、上記で論じたように、従来のゲート誘電体層１６０内の電界が、オン状態動作中にその最大値に達する場所は、ゲート電極１７０の外側縁部の下であるゲート誘電体層１６０の上部部分である。本発明の実施例によるゲート誘電体層の上部部分は、高誘電率材料を使用して形成されるため、これらの領域内の電界の強度は、従来のゲート誘電体層１６０と比較して減少することになる。ピーク電界値が減少するため、ゲート誘電体層の寿命は、図１を参照して上記で論じたように、延長することができる。
【0076】
典型的には、従来のゲート誘電体層の厚さは、デバイスの種々の性能特性を最適化する所望の等価電気的酸化物厚さに基づく。高誘電率キャッピング・ゲート誘電体層がゲート誘電体層に付加されるときに等価電気的酸化物厚さが維持される場合、元の又は酸化ケイ素「系（ｂａｓｅ）」ゲート誘電体層の厚さを減少させることが必要になる。ベース・ゲート誘電体層の酸化ケイ素の厚さのそのような減少は、ベース・ゲート誘電体層の酸化ケイ素の電界強度を増加させるように働く。酸化ケイ素ベース・ゲート誘電体層のこの増加を許容可能なレベルに維持するために、高誘電率キャッピング・ゲート誘電体層は、酸化ケイ素ベース・ゲート誘電体層より実質的に薄い非常に薄い層（例えば、例の実施例において、１／４のオーダーの厚さ）とすることができる。幾つかの実施例において、高誘電率キャッピング・ゲート誘電体層は１０ナノメートルより小さい厚さを有することができる。
【0077】
高誘電率キャッピング・ゲート誘電体層の材料は幾つかのファクターに基づいて選択することができる。高誘電率材料の化学特性は、デバイス内の下にある層／パターン及び上にある層／パターンの材料と化学的適合性があるべきである。材料の誘電率は、誘電率が高ければ高いほど、キャッピング・ゲート誘電体層が肉厚に作られることができる、及び／又は、高誘電率キャッピング・ゲート誘電体層の電界強度が大幅に減少することができるものとして考慮こともできる。さらに、ゲート電極をパターニングするために使用されるエッチ化学物質が与えられる場合の、エッチ停止層としての高誘電率キャッピング・ゲート誘電体層の材料の有効性は、考慮されるべき別のファクターである。高誘電率キャッピング・ゲート誘電体層の材料は、同様に好ましくは、任意の後続の高温処理ステップ中に実質的にアモルファスのままであるため、エッチャント用の拡散経路として働くことができる層を通して、粒界は形成されない。
【0078】
本発明の実施例による多層ゲート誘電体層は、プレーナＭＯＳＦＥＴ（及び同様のデバイス）並びにゲート・トレンチ構造を有するデバイスの両方において使用することができる。本発明の実施例によるゲート誘電体層がゲート・トレンチ構造を有するデバイスにおいて使用されると、ゲート誘電体層がゲート・トレンチ内に形成される前に、ゲート・トレンチの角部に丸みを付ける技法が使用されることができる。ゲート・トレンチの角部（下角部と上角部の両方を含む）を丸くすることによって、電界クラウディング効果が低減されることができ、それは、ゲート誘電体層のオン状態動作中に経験されるピーク電界値をさらに減少させることができ、それは、デバイスの寿命を増加させることができる。本明細書で開示されるゲート・トレンチの角部に丸みを付けるための技法は、同様に、多層ゲート誘電体層と独立に使用されて、従来のパワー半導体デバイスの性能を改善することもできる。
【0079】
本発明の実施例によるパワー半導体デバイスは、大幅に改善されたデバイス信頼性を示しながら、従来の酸化ケイ素ゲート誘電体層を含む従来のパワー半導体デバイスとほとんど同じように実施することができる。例えば、本発明の実施例によるパワー半導体デバイスのゲート誘電体層のピーク電界は、匹敵する従来のパワー半導体デバイスのゲート誘電体層のピーク電界より、２０％、３０％、４０％、５０％以上低いとすることができる。さらに、発明の実施例によるパワー半導体デバイスのゲート誘電体層は、ゲート電極層のエッチング中にエッチ損傷を実質上受けないとすることができ、したがって、より長い予想寿命及び早期デバイス故障の少数の事例を共に有することができる。
【0080】
本発明の幾つかの実施例によれば、パワー半導体デバイスが提供され、パワー半導体デバイスは、炭化ケイ素を含む半導体層構造と、半導体層構造上のゲート誘電体層であって、半導体層構造上にあるベース・ゲート誘電体層、及び、半導体層構造に対向するベース・ゲート誘電体層上のキャッピング・ゲート誘電体層を含む、ゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極と
を含む。キャッピング・ゲート誘電体層の誘電率はベース・ゲート誘電体層の誘電率より高い。キャッピング・ゲート誘電体層はベース・ゲート誘電体層より薄いとすることができる。
を含む。キャッピング・ゲート誘電体層の誘電率はベース・ゲート誘電体層の誘電率より高い。キャッピング・ゲート誘電体層はベース・ゲート誘電体層より薄いとすることができる。
【0081】
本発明のさらなる実施例によれば、パワー半導体デバイスが提供され、パワー半導体デバイスは、炭化ケイ素を含む半導体層構造と、半導体層構造上のゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む。半導体デバイスは、オン状態動作中のゲート誘電体層のピーク電界がゲート誘電体層の上部表面の下方にあるように構成される。
【0082】
本発明のなおさらなる実施例によれば、パワー半導体デバイスが提供され、パワー半導体デバイスは、第１の導電型を有する炭化ケイ素ドリフト層、ドリフト層のそれぞれの上部分内の第２の導電型をそれぞれ有する第１及び第２の炭化ケイ素ウェル、それぞれの第１及び第２のウェルの上部分内の第１の導電型を有する第１及び第２の炭化ケイ素ソース領域、及び第１のウェルと第２のウェルとの間で第１の導電型を有するＪＦＥＴ領域を含む半導体層構造を含む。これらのデバイスは、半導体層構造上のゲート誘電体層であって、半導体層構造上にある酸化ケイ素ベース・ゲート誘電体層、及び、半導体層構造に対向するベース・ゲート誘電体層上のキャッピング・ゲート誘電体層を含む、ゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のケイ素ゲート電極とをさらに含む。半導体デバイスは、オン状態動作中に、ベース・ゲート誘電体層内のピーク電界値が、キャッピング・ゲート誘電体層内のピーク電界値より少なくとも５０％だけ大きい値であるように構成される。
【0083】
本発明のさらなる実施例によれば、半導体デバイスを形成する方法が提供され、方法において、半導体層構造であって、第１の導電型を有する炭化ケイ素ドリフト層、ドリフト層のそれぞれの上部分内の第２の導電型をそれぞれ有する第１及び第２の炭化ケイ素ウェル、それぞれの第１及び第２のウェルの上部分内の第１の導電型を有する第１及び第２の炭化ケイ素ソース領域、及び第１のウェルと第２のウェルとの間の第１の導電型を有するＪＦＥＴ領域を含む、半導体層構造が形成される。ベース・ゲート誘電体層は、半導体層構造上に形成される。キャッピング・ゲート誘電体層は、ベース・ゲート誘電体層上に形成され、ベース・ゲート誘電体層の誘電率より大きい誘電率を有する。ケイ素を含むゲート電極は、半導体層構造に対向するキャッピング・ゲート誘電体層上に形成される。
【0084】
本発明の実施例による半導体デバイスは、ここで図３Ａ～１２を参照してより詳細に説明される。
【0085】
上記で論じたように、パワー半導体デバイスにおける１つの一般的な故障メカニズムは、ゲート誘電体層の絶縁破棄によるデバイス故障である。ゲート誘電体層の寿命（すなわち、絶縁破壊までの時間）は、デバイス動作中のゲート誘電体層の電界の強度の関数であるため、デバイス故障の事例を低減する１つの方法は、ゲート誘電体層において低減されたピーク電界値を有するようにデバイスを設計することである。より高い誘電率を有する材料のゲート誘電体層を形成すること等、これを達成する知られている方法が存在するが、電界値を低減するための利用可能な技法は、典型的には、デバイスの電気性能に悪い影響を及ぼす。
【0086】
オン状態動作中に従来のパワー半導体デバイスのゲート誘電体層で生成される電界の強度は一定でない。図２の従来のパワー半導体デバイスのゲート誘電体層は、平行板コンデンサの誘電体と見なすことができ、ゲート電極はコンデンサの第１の板として働き、ゲート電極の下の半導体層構造の部分は他の板として働く。オン状態動作中、電界は、ゲート電極の下にあるゲート誘電体層の部分の中央領域を指すゲート誘電体層の「平行板（ｐａｒａｌｌｅｌ－ｐｌａｔｅ）」領域全体を通してほぼ一定値を有することになる。しかしながら、ゲート電極の側面縁部のすぐ下に又はほぼ下にあるゲート誘電体層の部分であるゲート誘電体層の「角部領域（ｃｏｒｎｅｒ ｒｅｇｉｏｎ）」において、電界クラウディング効果は、特に、ゲート誘電体層の上部分で電界のレベルを増加させる。
【0087】
この現象は図３Ａ及び３Ｂに示される。特に、図３Ａは、図２の部分「Ａ」の拡大図であり、ゲート誘電体層の内の電界値及びその誘電体絶縁パターンを示す。図３Ａにおいて、異なる塗りつぶしパターンは、ゲート誘電体層の異なる電界強度及び誘電体絶縁パターンを示し、凡例は異なるシェーディングの相対値を示す。図３Ｂは、図３Ａのライン３Ｂ－３Ｂに沿う、オン状態動作中のゲート誘電体層内のシミュレートされた電界強度を示すグラフである。見ることができるように、ゲート誘電体層１６０の「平行板」領域において、電界強度は比較的一定である。しかしながら、電界強度は、角部領域において急激に増加し、ゲート電極１７０の側壁のすぐ下にあるゲート誘電体層１６０の部分の上部表面である図３Ａの「Ｂ」とラベル付けされた領域においてピークに達する。この角部領域におけるピーク電界は、ゲート誘電体層１６０の平行板領域におけるピーク電界値より約２５％大きいため、この角部領域は、絶縁破壊を最初に経験する可能性が最も高いゲート誘電体層１６０の部分であり、それは、絶縁破壊が起こると、周囲の誘電体材料上により高い電界をもたらし、最終的に、デバイスの故障をもたらす。
【0088】
以下で詳細に論じるように、本発明の実施例による半導体デバイスは、ピーク電界が起こる場所を移動させると共に、電界のピーク値を低減することができる。その結果、本発明の実施例による半導体デバイスは、誘電体絶縁破壊までの寿命の増加を有し、したがって、改善された信頼性を示すことができる。
【0089】
図４は、本発明の実施例によるＭＯＳＦＥＴ２００の単位セルの概略的断面図である。図４に示すように、ＭＯＳＦＥＴ２００は、ｎ型炭化ケイ素半導体基板２１０を含む。基板２１０は、例えば、ｎ型不純物を高濃度にドープされる単結晶４Ｈ炭化ケイ素半導体基板（すなわち、ｎ＋炭化ケイ素基板）を備えることができる。低濃度にドープされたｎ型（ｎ－）炭化ケイ素ドリフト層２２０は基板２２０上に設けられる。ｎ型炭化ケイ素ドリフト層２２０の上部分は、炭化ケイ素ｐウェル２３０を形成するために、例えば、イオン注入によるドープｐ型とすることができる。高濃度にドープした（ｎ＋）ｎ型炭化ケイ素領域２４０は、炭化ケイ素ｐウェル２３０の上部分に形成することができる。ｎ型領域２４０はイオン注入によって形成することができる。高濃度にドープした（ｎ＋）ｎ型炭化ケイ素領域２４０は、デバイス２００用のソース領域として働く。ドリフト層２２０及び基板２１０は、共に、デバイス２００用の共通ドレイン領域として働く。ｎ型基板２１０、ｎ型ドリフト層２２０、ｐウェル２３０、及びｐウェル２３０内に形成されるｎ型ソース領域２４０は、共に、デバイス２００の半導体層構造２５０を構成する。
【0090】
ゲート誘電体層２６０は、半導体層構造２５０の上表面上に形成することができる。ゲート誘電体層２６０は、下の半導体より約２ｅＶ（又はそれより大きい値）だけ大きいバンドギャップを有する安定した誘電体材料を含むことができる。ゲート誘電体層２６０は、少なくともベース誘電体層２６２及びキャッピング誘電体層２６４を含む。ベース・ゲート誘電体層２６２は、例えば、酸化ケイ素（ＳｉＯ２）層を備えることができる。キャッピング・ゲート誘電体層２６４は、酸化ケイ素誘電率より高い誘電率を有する誘電体材料を含むことができる。例えば、キャッピング・ゲート誘電体層２６４は、タンタル系、チタン系、アルミニウム系、ジルコニウム系、イットリウム系、及びハフニウム系材料を含むいろいろな高誘電率材料を含むことができる。幾つかの実施例において、キャッピング・ゲート誘電体層２６４は、ケイ素、タンタル、チタン、アルミニウム、ジルコニウム、イットリウム、又はハフニウムのうちの少なくとも１つ、及び酸素又は窒素の少なくとも一方を含むことができる。例えば、酸窒化ケイ素ハフニウムは、例の実施例において使用することができる。キャッピング・ゲート誘電体層２６４の他の適切な材料は、シリケート（ＳｉＸＭｅｔａｌＹＯＺ）化合物又は酸窒化ケイ素金属化合物を含む。ランタン又はランタニドは、シリケート又は酸窒化物化合物内の金属とすることもできる。ＭｇＯ又はＡｌ２Ｏ３等の単純な酸化物化合物、並びに、ＡｌＮ等の単純な窒化物が適する場合がある。幾つかの実施例において、キャッピング・ゲート誘電体層２６４は、ケイ素、金属、及び酸素又は窒素の少なくとも一方を含むことができる。幾つかの実施例において、キャッピング・ゲート誘電体層２６４は、ケイ素、金属、及び酸素と窒素の両方を含むことができる。本明細書で説明するゲート誘電体層（その副層を含む）が、典型的には、１つ又は複数の誘電体層をブランケット堆積させること、そして次に、これらの層（複数可）をレーザー・パターニングすることによって形成されるパターニング済み層として実装されることが認識されるであろう。
【0091】
以下で論じる本発明の例の実施例は、ベース・ゲート誘電体層が酸化ケイ素層を備える実例に主に的を絞るが、本発明の実施例がそれに限定されないことが認識されるであろう。例えば、ベース・ゲート誘電体層は、別の誘電体材料（例えば、窒化ケイ素、酸窒化ケイ素等）から形成することができる、又は、多層構造（例えば、酸化ケイ素層及び酸窒化ケイ素層）を備えることができる。同様に、キャッピング・ゲート誘電体層は多層構造（例えば、２つ又は３つの異なる高誘電率材料層、又は、低誘電率層及び高誘電率層の組み合わせを有する）とすることができる、及び／又は、２つ以上のキャッピング・ゲート誘電体層が設けられることができる。第１及び第２のキャッピング・ゲート誘電体層を有するデバイスの実例は、図１１を参照して以下で論じられる。
【0092】
ゲート電極２７０は、半導体層構造２５０に対向するゲート誘電体層２６０上に形成される。ゲート電極２７０は、例えば、シリサイド（例えば、ＮｉＳｉ、ＴｉＳｉ、ＷＳｉ、ＣｏＳｉ）、ドープ多結晶シリコン（ポリＳｉ）、及び／又は安定した導体を含むことができきる。ゲート電極用の他の適切な材料は、Ｔｉ、Ｔａ、又はＷ等の種々の金属、或いは、ＴｉＮ、ＴａＮ、又はＷＮ等の金属窒化物を含む。チャネル領域２３２は、ソース領域２４０と、ゲート誘電体層２６０のすぐ下にあるドリフト層２２０のいわゆる「ＪＦＥＴ」部分２２４との間でｐウェル２３０の上部分に設けられる。
【0093】
誘電体絶縁パターン２８０は、ゲート誘電体層２６０及びゲート電極２７０上に形成され、ソース金属被覆２９０は、誘電体絶縁パターン２８０上に及び半導体層構造２５０の露出部分上に形成される。ドレイン接点（図示せず）は、ドリフト層２２０に対向する基板２１０の下表面上に設けることができる。
【0094】
図４の半導体層構造２５０は、単に例であり、半導体層構造２５０の他の構成は、本明細書で説明する実施例から逸脱することなく使用することができる。例えば、半導体層構造２５０は、例えば、ドリフト層２２０の上部分内（例えば、ＪＦＥＴ領域２２４内）のより高濃度にドープされた電流拡散層／領域等のさらなる層又は領域を含むことができる。本明細書で説明する実施例が、数例を挙げると、ＭＩＳＦＥＴ、ＩＧＢＴデバイス、及びゲート制御式サイリスタ等の金属酸化物及び／又は金属絶縁体界面を使用する任意のゲート制御式半導体デバイスで利用されることができることも認識されるであろう。そのため、半導体層構造２５０が、本明細書で説明する実施例から逸脱することなく、複数の他の形態をとることができることが理解されるであろう。
【0095】
上記説明が、ｎ型ＭＯＳＦＥＴのものであることが認識されるであろう。ｐ型デバイスにおいて、ソース及びドレイン接点の場所は反転することができ、他のｎ型及びｐ型領域の導電型は交換することができる。本明細書で開示する実施例の全ては、ｎ型デバイスとして又はｐ型デバイスとして実装することができる。
【0096】
上記で論じたように、ベース・ゲート誘電体層は、キャッピング・ゲート誘電体層より実質的に肉厚であるとすることができる。例の実施例において、ベース・ゲート誘電体層は、キャッピング・ゲート誘電体層より実質的に肉厚とすることができ、キャッピング・ゲート誘電体層より少なくとも２倍、３倍、４倍、又は５倍肉厚であるとすることができる。パワーＭＯＳＦＥＴ、ＩＧＢＴ等の従来の炭化ケイ素系パワー半導体デバイスは、比較的肉厚の酸化ケイ素ゲート誘電体層を有する。典型的な厚さは、例えば、３５～６０ｎｍのオーダーとすることができる。本発明の実施例によるパワー半導体デバイスは、同様の厚さを有するゲート誘電体層又はおそらくはさらに肉厚のゲート誘電体層を有することができる。
【0097】
一般的に言えば、パワー半導体デバイスのゲート誘電体層の等価電気的酸化物厚さは、デバイスについての所望の性能基準に基づいて選択することができる。そのため、従来のパワー半導体デバイスが、本発明の実施例による多層ゲート誘電体層を有するように修正される場合、多層ゲート誘電体層は、修正されるパワー半導体デバイスの厚さと誘電率との比（Ｔ／Ｄｋ）とほぼ同じであるＴ／Ｄｋ比を有するゲート誘電体層を有するように設計することができる。そのため、従来のデバイスの酸化ケイ素ゲート誘電体層の一部分は、省略され、より高い誘電率を有するキャッピング・ゲート誘電体層と置換されることができる。キャッピング・ゲート誘電体層の厚さは、従来のゲート誘電体層の省略される部分の厚さより、キャッピング・ゲート誘電体層で使用される高誘電率材料の誘電率と酸化ケイ素の誘電率との比に等しい倍率（約３．９）だけ肉厚であるとすることができる。
【0098】
例えば、３６ｎｍの厚さを有する酸化ケイ素ゲート誘電体層を有する従来のパワー半導体デバイスが、本発明の実施例による多層ゲート誘電体層を有するように修正されると仮定する。この実例において、酸化ケイ素ゲート誘電体層の５％は、酸化ハフニウムで置換される。そのため、従来のデバイスの３６ｎｍ酸化ケイ素ゲート誘電体層の１．６ｎｍは、酸化ハフニウム・ゲート誘電体層で置換されることになり、３４．４ｎｍ酸化ケイ素ゲート誘電体層を残す。酸化ハフニウムは、約２０の誘電率を有し、酸化ケイ素の３．９の誘電率より約５倍だけ高い。そのため、８ｎｍ酸化ハフニウム・キャッピング・ゲート誘電体層は、同じ電気性能を（全体的に）維持しながら、酸化ケイ素の省略された１．６ｎｍを置換するために付加することができる。
【0099】
上記例が明らかにするように、ベース・ゲート誘電体層の厚さとキャッピング・ゲート誘電体層の厚さとの比は、ベース・ゲート誘電体層の誘電率（酸化ケイ素が、典型的には使用されるため、典型的には、３．９であることになる）と比較して、キャッピング・ゲート誘電体層の誘電率に依存することができる。したがって、ベース及びキャッピング・ゲート誘電体層の「等価厚さ（ｅｑｕｉｖａｌｅｎｔ ｔｈｉｃｋｎｅｓｓ）」に対して、本明細書で参照が行われることになり、「等価厚さ」は、層の厚さを、層を形成する材料の誘電率で割った値である。そのため、上記実例において、ベース・ゲート誘電体層の等価厚さは、３４．４ｎｍ／３．９＝８．８２ｎｍである。同様に、キャッピング・ゲート誘電体層の等価厚さは、８ｎｍ／２０＝０．４ｎｍである。そのため、ベース・ゲート誘電体層の等価厚さとキャッピング・ゲート誘電体層の等価厚さとの比は、この実例では、２２．０５である。本発明の例の実施例において、ベース・ゲート誘電体層の等価厚さとキャッピング・ゲート誘電体層の等価厚さとの比は、少なくとも５、少なくとも１０、少なくとも１５、少なくとも２０、又は少なくとも２５とすることができる。
【0100】
ゲート誘電体層の「厚さ（ｔｈｉｃｋｎｅｓｓ）」が、ゲート誘電体層がその上に形成される支持構造の表面に垂直である方向へのゲート誘電体層の範囲を指すことに留意されたい。そのため、上記で説明した図４の実例において、厚さは、図４の垂直方向に（すなわち、半導体層構造２５０の上表面に垂直である方向に）測定される。本明細書の図１０及び１１のパワー半導体デバイス等の、ゲート・トレンチを有するパワー半導体デバイスにおいて、ゲート誘電体層の厚さは、半導体層構造の上表面上にあるゲート誘電体層の部分についてゲート誘電体層の厚さは垂直方向に測定され、一方、トレンチの側壁上にあるゲート誘電体層の部分について厚さは水平方向に測定される。
【0101】
上記で説明したように、キャッピング・ゲート誘電体層２６４は、酸化ケイ素に関してエッチング選択性を有する材料から形成することができる。したがって、キャッピング・ゲート誘電体層２６４は、ゲート電極２７０を形成するためにゲート電極層をパターニングするために使用されるエッチング・ステップ中にエッチ停止パターンとして働くことができる。ゲート誘電体層に対する損傷をもたらすパワーＭＯＳＦＥＴのゲート電極のオーバーエッチングは、パワーＭＯＳＦＥＴのデバイス故障の重大な原因である。
【0102】
高誘電率キャッピング・ゲート誘電体層２６４は、ＭＯＳＦＥＴ２００のゲート電極２７０を形成するためにゲート電極層のエッチング中にエッチ停止層として働く材料から形成することができる。特に、キャッピング・ゲート誘電体層２６４で使用することができる最も高い誘電率の材料は、ケイ素と全く異なり、したがって、ポリシリコン・ゲート電極を容易にエッチングすることになり、これらの高誘電率ゲート誘電体材料をエッチングしないエッチャントが容易に入手可能である。したがって、本発明の実施例による多層ゲート誘電体層２６４は、そのようなオーバーエッチング及び結果として生じるデバイス故障を低減する又はなくすことができる。
【0103】
多層ゲート誘電体層２６０は、オーバーエッチングを防ぐことができるが、酸化ケイ素ベース・ゲート誘電体層２６２の厚さを（匹敵する従来デバイスの酸化ケイ素ゲート誘電体層１６０の厚さと比較して）減少させることの１つの不運な結果は、厚さの減少が、デバイスのオン状態動作中にベース・ゲート誘電体層２６２の平行板領域における電界値を全体的に増加させるように働くことである。したがって、比較的肉厚のキャッピング・ゲート誘電体層２６４―そしてしたがって、より薄い酸化ケイ素ベース・ゲート誘電体層２６２―は、ゲート誘電体層２６０における電界の増加のせいで、ゲート誘電体層２６０の寿命を短縮するように働く場合がある。そのため、本発明の実施例によれば、比較的薄いキャッピング・ゲート誘電体層２６４は、電界値のいずれの増加も小さくなるように、酸化ケイ素ベース・ゲート誘電体層２６２の厚さに関する減少を低減する又は最小にするために使用することができる。そのため、例えば、上記で論じた特定の実施例において、３６ｎｍの従来の酸化ケイ素ゲート誘電体層１６０は、３４．４ｎｍ酸化ケイ素ベース・ゲート誘電体層２６２と置換され（すなわち、１．６ｎｍの酸化ケイ素が省略された）、８ｎｍ厚の酸化ハフニウム・キャッピング・ゲート誘電体層２６４と置換された。ここで、ベース・ゲート誘電体層２６２は、キャッピング・ゲート誘電体層２６４より４倍より大きい倍率だけ肉厚である。酸化ハフニウムより高い誘電率を有する材料が、キャッピング・ゲート誘電体層２６４のために使用される場合、厚さの比は減少することができ（キャッピング・ゲート誘電体層２６４が８ｎｍより肉厚に作ることができるため）、一方、酸化ハフニウムより低い誘電率を有する材料が、キャッピング・ゲート誘電体層２６４のために使用される場合、厚さの比は増加することができる（ゲート誘電体層２６０にわたって同じコンデンサ充電を維持するために、キャッピング・ゲート誘電体層２６４が８ｎｍより薄い必要があることになるため）。
【0104】
ゲート誘電体層２６０等の本発明の実施例による多層ゲート誘電体層の１つの重要な利点は、キャッピング・ゲート誘電体層２６４内の電界値が、キャッピング・ゲート誘電体層２６４で使用されるより高い誘電率のせいで、酸化ケイ素ゲート誘電体層に存在することになる対応する電界値より低いことになることである。キャッピング・ゲート誘電体層２６４の材料のより高い誘電率は、ゲート電極２７０の角部の下の電界クラウディング効果を大幅に低減することができ、それにより、普通なら起こることになるゲート縁部電界ピーキングを低減する又はさらにほとんどなくす。これは、図５Ａ～５Ｃ及び図６Ａ～６Ｃを参照して見ることができる。特に、図５Ａは、図２の従来の炭化ケイ素ＭＯＳＦＥＴ１００の部分Ａの拡大断面図である。図５Ｂ及び５Ｃは、オン状態動作中の図５Ａのライン５Ｂ－５Ｂ（角部領域）及びライン５Ｃ－５Ｃ（平行板領域）に沿う、シミュレートされた電界強度を示すグラフである。同様に、図６Ａは、図４の本発明の実施例による炭化ケイ素ＭＯＳＦＥＴ２００の部分「Ｃ」の拡大断面図である。図６Ｂ及び６Ｃは、オン状態動作中の図６Ａのライン６Ｂ－６Ｂ（角部領域）及びライン６Ｃ－６Ｃ（平行板領域）に沿う、シミュレートされた電界強度を示すグラフである。図５Ａのデバイスと図６Ａのデバイスとの唯一の差は、図５Ａのデバイスの酸化ケイ素ゲート誘電体層の上部１．６ｎｍが図６Ａのデバイス内の酸化ハフニウムの８ｍｍで置換されることである。図５Ｂ～５Ｃ及び図６Ｂ～６Ｃのグラフを生成するために使用されるシミュレーションにおいて、ゲート・ソース間バイアス電圧は１５ボルトであった。
【0105】
図５Ｂ及び６Ｂを比較することによって見ることができるように、酸化ハフニウム・キャッピング・ゲート誘電体層２６４内のシミュレートされたピーク電界値は約２×１０６ボルト／ｃｍに過ぎず（図６Ｂ）、一方、従来デバイスの酸化ケイ素ゲート誘電体層１６０内のピーク電界強度は約６．５×１０６ボルト／ｃｍである（図５Ｂ）。そのため、本発明の実施例によるパワー半導体デバイスにおいて、ピーク電界強度は、酸化ケイ素ベース・ゲート誘電体層２６２の上部表面におけるデバイスの角部領域で起こる。図６Ｂに示すように、このピーク電界値は、４．３×１０６ボルト／ｃｍであり、従来のＭＯＳＦＥＴ１００におけるピーク電界値（６．５×１０６ボルト／ｃｍ）より１／３以上低い（図５Ｂ参照）。そのため、ピーク電界が起こる場所は、キャッピング・ゲート誘電体層２６４の厚さに対応する距離だけ下方に移動し、電界の最大値は、大幅に減少することができる。これは、誘電体絶縁破壊を遅延させることによって、デバイスの寿命を大幅に高めることができる。
【0106】
図５Ｃ及び６Ｃは、ＭＯＳＦＥＴ１００及び２００の平行板領域における電界値をそれぞれ示す。示すように、それぞれの場合に、ゲート誘電体層１６０／２６２の酸化ケイ素部分内の電界強度は、深さの関数として実質的に一定であり、約４×１０６ボルト／ｃｍの値を有する（すなわち、ゲート誘電体層の平行板領域内の電界強度は基本的に同一である）。ＭＯＳＦＥＴ２００において、ゲート誘電体層２６４の酸化ハフニウム部分内の電界強度は、深さの関数として実質的に一定であり、約１×１０６ボルト／ｃｍの値を有し、ゲート誘電体層の酸化ケイ素部分内の電界より約４分の１である。
【0107】
本発明の実施例によるパワー半導体デバイスに含まれる多層ゲート誘電体層が、オン状態電流レベルが維持されるように同様の抵抗を示すことが典型的には望ましい。図７は、図２の従来のパワーＭＯＳＦＥＴ１００及び図４の本発明の実施例によるパワーＭＯＳＦＥＴ２００の両方についてのゲート電圧応答に対するシミュレートされたドレイン電流を示すグラフである。見ることができるように、オン状態動作中のドレイン電流は、本質的に同一である。これは、本明細書で開示する技法が、デバイスの他の性能特性を劣化させないことを示す。
【0108】
図８は、本発明のさらなる実施例によるパワーＭＯＳＦＥＴ３００の概略的断面図である。パワーＭＯＳＦＥＴ３００は、基板２１０、ドリフト層２２０（ＪＦＥＴ領域２２４を含む）、ｐウェル２３０（チャネル領域２３２を含む）、ソース領域２４０（すなわち、半導体層構造２５０）、ベース・ゲート誘電体層２６２、及びソース金属皮膜２９０を含み、それらは、ＭＯＳＦＥＴ２００の同じ番号を付けられた要素と同一であるとすることができる。したがって、本発明のさらなる説明は省略される。しかしながら、ＭＯＳＦＥＴ３００は、キャッピング・ゲート誘電体層３６４、ゲート電極３７０、及び誘電体絶縁パターン３８０を含み、それらは、ＭＯＳＦＥＴ２００内のそれらの同様に番号付けされた対応する要素と異なる。
【0109】
特に、図８に示すように、キャッピング・ゲート誘電体層３６４は、ベース・ゲート誘電体層２６２の一部分上に形成されるだけである。示す実施例において、キャッピング・ゲート誘電体層３６４は、ソース領域２４０の上方に形成されるだけであるが、本発明の実施例はそれに限定されない。特に（Ｎｏｔａｂｌｙ）、キャッピング・ゲート誘電体層３６４はＪＦＥＴ領域２２４を覆って形成されない。結果として、キャッピング・ゲート誘電体層３６４は、（上記で論じたＭＯＳＦＥＴ２００と比較して）ＭＯＳＦＥＴ３００のオン状態抵抗に対してごくわずかしか影響を及ぼさない場合があり、それは、さらなる肉厚のキャッピング・ゲート誘電体層３６４がおそらくは使用されることができ、ゲート電極層のエッチング中にエッチ停止層としてのキャッピング・ゲート誘電体層３６４の有効性を増加させる可能性があることを意味する。それは、チャネル領域２３２に対して悪い影響を及ぼす場合がある材料のキャッピング・ゲート誘電体層３６４における使用を可能にする場合もある。その理由は、キャッピング・ゲート誘電体層３６４がチャネル領域２３２の上方に配設されないからである。
【0110】
幾つかの実施例において、キャッピング・ゲート誘電体層３６４は、ＪＦＥＴ領域２２４に隣接するベース・ゲート誘電体層２６２に接触するｐウェル２３０の部分（すなわち、チャネル領域２３２として働くｐウェル２３０の部分）を覆って延在しないとすることができる。典型的には、垂直ＭＯＳＦＥＴの性能は、ゲート電極とチャネル領域との間にあるゲート誘電体層の部分の厚さが実質的に一定である場合に改善することができる。キャッピング・ゲート誘電体層３６４をソース領域２４０上に形成するだけであることによって、ゲート誘電体層３６０は、チャネル領域２３２の上方で一定厚さを有することができる。
【0111】
図８に見ることができるように、ゲート誘電体層３６０は、キャッピング・ゲート誘電体層３６４がベース・ゲート誘電体層２６２の一部分上に形成されるだけであるため、段差状上表面を有する。特に、キャッピング・ゲート誘電体層３６４は、ソース領域２４０及びｐウェル２３０の外側部分上に形成されるだけであり、ＪＦＥＴ領域２２４（すなわち、ベース・ゲート誘電体層２６２に直接接触するドリフト層２２０の部分）又はチャネル領域２３２の上方に形成されない。ゲート誘電体層３６０が段差状上表面を有するため、ゲート電極３７０は、段差状下表面を有する。ゲート電極の下表面の段差は、図８にも同様に示すように、同様に段差状上表面を有するゲート電極３７０及びおそらくは誘電体絶縁パターン３８０をもたらすことができる。図示するように、ゲート電極３７０の上表面の中央部分よりも、半導体層構造２５０に対して上方にあるのは、ゲート電極３７０の対向する外側上縁部である。
【0112】
キャッピング・ゲート誘電体層３６４は、ゲート電極３７０を超えて横に（ｌａｔｅｒａｌｌｙ）延在するベース・ゲート誘電体層２６２の部分を覆うため、ゲート電極３７０を形成するために使用されるエッチング・ステップ中に、ベース・ゲート誘電体層２６２がオーバーエッチングするのを防ぐエッチ停止層として役立つことができる。さらに、高誘電率キャッピング・ゲート誘電体層３６４は、ベース・ゲート誘電体層２６２とゲート電極３７０の外側側壁との間に挿入されるため、ゲート誘電体層３６０内のピーク電界値を低減することができる。キャッピング・ゲート誘電体層３６４は、ゲート電極３７０とチャネル領域２３２及び／又はＪＦＥＴ領域２２４との間に挿入されないため、パワーＭＯＳＦＥＴ３００の性能に対してさらに減少した影響を及ぼすことができる。
【0113】
【0114】
図９Ａを参照すると、半導体層構造２５０が形成されることができる。例えば、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板２１０が設けられ、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト層２２０が、エピタキシャル成長によって、基板２１０上に形成される。図示しないが、幾つかの実施例において、ドリフト層２２０の上部分を備えるｎ型炭化ケイ素電流拡散層が形成されることができる。炭化ケイ素ｐウェル２３０は、例えば、イオン注入によって、ドリフト層２２０の上部分に形成される。高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース／ドレイン領域は、その後、例えば、イオン注入によって、ｐウェル２３０の上部分に形成される。ベース・ゲート誘電体層２６１は、その後、デバイス上にブランケット形成される。ベース・ゲート誘電体層２６１は、炭化ケイ素層を備えることができる。
【0115】
その後、犠牲マスク３６５がベース・ゲート誘電体層２６１上に形成されて、キャッピング・ゲート誘電体層３６４がその上に形成されないことになるベース・ゲート誘電体層２６１の一部分を覆う。犠牲マスク３６５は、例えば、フォトレジスト又はハード・マスク材料を含むことができる。図９Ａに示すように、犠牲マスク３６５は、ＪＦＥＴ領域２２４及びチャネル領域２３２の上方にあるベース・ゲート誘電体層２６１の部分を覆うことができる。次に、キャッピング・ゲート誘電体層３６３は、ベース・ゲート誘電体層２６１及び犠牲マスク３６５上にブランケット形成される。図示するように、幾つかの実施例において、キャッピング・ゲート誘電体層３６３はベース・ゲート誘電体層２６１より肉厚であるとすることができる。例の実施例において、ベース・ゲート誘電体層２６１の厚さは、キャッピング・ゲート誘電体層３６３の厚さの少なくとも２倍、３倍、４倍、又は５倍とすることができる。
【0116】
図９Ｂを参照すると、エッチング・マスク（図示せず）が形成されることができ、エッチング・マスクは、ベース・ゲート誘電体層２６１に直接接触するキャッピング・ゲート誘電体層３６３の部分を覆い、一方、犠牲マスク３６５に直接接触するキャッピング・ゲート誘電体層３６３の部分は露出したままになる。エッチング・プロセスが、その後、実施されることができ、エッチング・プロセスは、犠牲マスク３６５に直接接触するキャッピング・ゲート誘電体層３６３の部分並びに犠牲マスク３６５を除去する。結果として、キャッピング・ゲート誘電体層３６３は、ソース領域２４０及びｐウェル２３０の外側部分の上方にあるベース・ゲート誘電体層２６１の部分上に残るだけである。
【0117】
図９Ｃを参照すると、ゲート電極層（図示せず）は、デバイスの上部表面を覆ってブランケット形成することができる。ゲート電極層は、その後、標準的な技法を使用してエッチングされて、ゲート電極３７０を形成することができる。図９Ｃに示すように、ゲート電極３７０は、段差状下表面及び段差状上表面を有することができる。その理由は、ゲート電極３７０の外側側面部分が、キャッピング・ゲート誘電体層３６３上に延在するからである。
【0118】
図９Ｄを参照すると、例えば、多層又は単層誘電体層を備えることができる誘電体絶縁層（図示せず）が形成される。例の実施例において、誘電体絶縁層は、酸化ケイ素及びリンケイ酸ガラスを含む多層構造を備えることができる。誘電体絶縁層は、その後、ソース領域２４０を露出させるためにパターニングされて、誘電体絶縁パターン３８０を形成する。最後に、図８に示すように、ＭＯＳＦＥＴ３００を提供するために、ソース金属被覆２９０が、その後、形成されて、誘電体絶縁パターン３８０を覆い、ソース領域２４０に接触する。
【0119】
幾つかの実施例において、ゲート誘電体層が、ゲート電極のパターニングと別個にパターニングすることができることに留意されたい。結果として、ゲート誘電体層は、ゲート電極の側壁を超えて横に延在することができる。これは、ゲート誘電体層が、ゲート電極を覆うために使用される誘電体絶縁パターンと比較して、高品質誘電体材料を含むことができるため有利であるとすることができる。そのため、ゲート電極の側壁を超えて横にゲート誘電体層を延在させることは、ソース領域の上方にあるゲート誘電体層の部分が、絶縁破壊を受けにくい高品質誘電体材料を含むことを保証することができる。幾つかの実施例において、ゲート誘電体層は、誘電体絶縁パターンがゲート電極の側壁を超えて横に延在する同じ距離だけゲート電極の側壁を超えて横に延在することができる。
【0120】
図１０は、本発明のさらなる実施例によるＭＯＳＦＥＴ４００の概略的断面図であり、ＭＯＳＦＥＴ４００は、その半導体層構造内のトレンチ内に形成されるゲート電極を有する。ゲート・トレンチを有するＭＯＳＦＥＴは、Ｕ字形ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）デバイスと一般に呼ばれる。
【0121】
図１０に示すように、ＭＯＳＦＥＴ４００は、高濃度にドープされたｎ型炭化ケイ半導体基板４１０、低濃度にドープされたｎ型（ｎ－）炭化ケイ素ドリフト層４２０、炭化ケイ素ｐウェル４３０、及び、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース領域４４０を含む半導体層構造４５０を含む。トレンチ４２２はドリフト層４２０内に設けられる。幾つかの実施例において、トレンチ４２２の下部表面は、ウェル４３０の下部表面及び／又はソース領域４４０の下方でドリフト層４２０内に延在する。基板４１０、ドリフト層４２０、ウェル４３０、及び、ソース領域４４０は、２つの例外を有する状態で、図４のＭＯＳＦＥＴ２００の対応する領域／層と実質的に同一とすることができる。第１に、上記で説明したように、トレンチ４２２はドリフト層４２０の上表面に設けられる。第２に、ｐ型シールド領域４３６はドリフト層４２０に形成することができる。シールド領域４３６は、逆阻止動作中に、高電界から最終ゲート誘電体層４６０の角部を保護するのに役立つことができる。そのため、半導体層構造４５０のさらなる議論は省略される。
【0122】
図１０にさらに示すように、多層ゲート誘電体層４６０は、トレンチ４２２の下部表面及び側壁上に及びソース領域４４０上に設けられる。多層ゲート誘電体層４６０は、酸化ケイ素層を含むことができるベース・ゲート誘電体層４６２、及び、酸化ケイ素の誘電率より高い誘電率を有する材料を含むことができるキャッピング・ゲート誘電体層４６４を含む。多層ゲート誘電体層４６０は、プレーナ層である代わりに、多層ゲート誘電体層４６０がトレンチ４２２の側壁及び下部表面に沿って延在する部分を有することを除いて、本発明の実施例による上記で説明した多層ゲート誘電体層のうちの任意の多層ゲート誘電体層と同一であるとすることができる。
【0123】
ゲート電極４７０はトレンチ４２２内に形成され、誘電体絶縁パターン４８０はゲート電極４７０を覆う。ソース金属被覆４９０は、半導体層構造、ゲート誘電体層４６０、及び誘電体絶縁パターン４８０上に形成されて、デバイスを完成させる。
【0124】
上記で説明した実施例の場合と同様に、キャッピング・ゲート誘電体層４６４は、ゲート電極４７０を形成するために実施されるエッチング・ステップ中の損傷から、下にあるベース・ゲート誘電体層を保護することができるエッチ停止パターンとして働く。これは、最大電界が、トレンチ４２２の上側側壁に隣接するゲート誘電体層４６０の部分で起こる場合があるため、重要であるとすることができる。
【0125】
オン状態動作中のＭＯＳＦＥＴ４００のゲート誘電体層４６０内の最大電界値は、トレンチ４２２の上側角部に対応するゲート誘電体層４６０の「内部（ｉｎｓｉｄｅ）」角部で起こる場合がある（すなわち、最大電界は、トレンチ４２２の上側角部に接触するゲート誘電体層４６０の部分で起こる）。特に、キャッピング・ゲート誘電体層４６４は、ゲート誘電体層４６０のこの領域内に存在しないため、最大電界は、酸化ケイ素ベース・ゲート誘電体層４６２内で起こる場合がある。図１１は、ゲート誘電体層４６０’の内部角部に隣接するピーク電界を低減するのに役立つ第２のキャッピング・ゲート誘電体層４６６を有するゲート誘電体層４６０’を含むＭＯＳＦＥＴ４００の修正バージョンであるＭＯＳＦＥＴ４００’の概略的断面図である。
【0126】
図１１に示すように、ＭＯＳＦＥＴ４００’は、酸化ケイ素ベース・ゲート誘電体層４６２、並びに、ベース・ゲート誘電体層４６２の対向表面上に形成される第１及び第２の高誘電率キャッピング・ゲート誘電体層４６４、４６６を含む３層ゲート誘電体層が設けられることを除いて、ＭＯＳＦＥＴ４００と同一であるとすることができる。キャッピング・ゲート誘電体層４６６は高誘電率材料から形成されるため、オン状態動作中のこの層内の電界は、酸化ケイ素ベース・ゲート誘電体層４６２内に存在することになる電界より小さいことになる。したがって、電界クラウディング効果は、トレンチ４２２の上角部の周りのゲート誘電体層４６０’内に依然として存在する場合があるが、トレンチ角部に直接隣接する電界は、キャッピング・ゲート誘電体層４６６が高誘電率のために低いことになる。そのため、図６Ｂを参照して上記で論じるピーク電界値における同じタイプの低減がＭＯＳＦＥＴ４００’において達成されることができる。
【0127】
図１１のＭＯＳＦＥＴ４００’に関する考えられる困難さは、作製プロセスが、ゲート誘電体層４６０’の形成後に高温処理ステップを含む場合、酸化ケイ素が、炭化ケイ素半導体層構造４５０とゲート誘電体層４６０’との間の界面で成長する場合があることである。任意のそのような酸化ケイ素層は、非常に薄いことになるため、デバイス動作中に内部に非常に高い電界を有することになり、したがって、絶縁破壊を非常に受け易いことになる。さらに、多くの高誘電率材料と炭化ケイ素との間の界面の品質は、不十分である場合がある。そのため、キャッピング・ゲート誘電体層４６６の付加が、ＭＯＳＦＥＴ４００’の性能に著しく悪い影響を及ぼさないことを保証するために、キャッピング・ゲート誘電体層４６６についての材料及び後続の処理ステップの温度レベルの選択に配慮しなければならない。
【0128】
本発明のさらなる実施例によれば、丸みのある角部を有するトレンチを含むトレンチ半導体デバイスが提供される。トレンチの下角部及び／又は上角部は丸みがあるとすることができる。本発明のさらなる実施例による、角部に丸みを付けるための技法は、本発明の実施例によるトレンチの概略的断面図である図１２を参照して論じられる。
【0129】
図１２に示すように、トレンチ４２２は、上角部及び下角部を有する。これらの角部は、種々の技法を使用して、図１２に示すように、丸みがあるとすることができる。例えば、トレンチ４２２の形成後、露出した炭化ケイ素をエッチングするポスト・プロセス・アニールが、水素環境内で実施される。それぞれの上角部４２６の上表面と側面は共に、水素に曝露されるため、上角部は、他の露出したプレーナ炭化ケイ素表面より速いレートでエッチング除去される。さらに、トレンチの上部表面及び側面表面は炭化ケイ素材料の異なる平面（すなわち、異なる原子配列）を備え、バルク炭化ケイ素材料は、上表面よりも水素内で速くエッチングする平面を側壁が備えるように、配向することができる。結果として、図１２に示すような、上角部４２６のかなりの丸み、並びに、下角部４２８の或る程度の丸みが存在することができる。水素アニール／エッチに続いて、表面洗浄が、炭化ケイ素構造上で実施することができ、この洗浄は、トレンチ４２２の上及び下角部４２６、４２８にさらに丸みを付けることもできる。
【0130】
図１２にさらに示すように、ゲート誘電体層４６０は、半導体層構造上に共形的に形成することができる。結果として、トレンチ４２２の角部４２６、４２８の丸みは、ゲート誘電体層４６０の異なる層４６２、４６４、４６６において複製される。この丸みは、電界クラウディング効果を低減し、したがって、デバイスのオン状態動作中のゲート誘電体層４６０（又は４６０’）におけるピーク電界値を減少させるのに役立つことができる。トレンチの下角部４２８に隣接するゲート誘電体層４６０、４６０’の部分の丸みは、逆阻止動作中のピーク電界を減少させるのに役立つこともできる。
【0131】
図１０及び１１のトレンチＭＯＳＦＥＴ４００、４００’が、上記で説明した技法を使用して形成される丸みのある角部を有することができることが認識されるであろう。いずれの従来のトレンチ半導体デバイスも、上記で説明した方法でトレンチの角部に丸みを付けることによって改善することができることも認識されるであろう。そのため、丸みがある角部は、本発明の実施例による多層ゲート誘電体層と共に使用することができる、又は、それと別個であるとすることができる。
【0132】
トレンチ４２２が半導体デバイスの領域を通って（図１２の図においてページに入るように）延在し、したがって、上角部４２６が、トレンチ４２２の対向する側壁及び半導体層構造４５０の上部表面が接する又は交差する領域を指し、一方、下角部４２８が、トレンチ４２２の対向する側壁及びトレンチ４２２の下部表面が接する又は交差する領域を指すことが認識されるであろう。そのため、角部４２６、４２８が、例えば、立方体内に存在する３次元角部と対照的に、２次元角部を指すことができることが認識されるであろう。
【0133】
本発明の実施例が、ケイ素ゲート電極を含む半導体デバイスに関して主に上記で論じられたが、本発明の実施例がそれに限定されないことが認識されるであろう。そのため、他の実施例において、例えば、他の半導体材料、シリサイド、及び／又は金属から形成されるゲート電極を含む他のゲート電極材料が使用されることができる。本明細書で開示する酸化及び／又は窒化アニール技法は、これらの他のゲート電極の選択された部分を誘電体材料に変換するために使用することができる。
【0134】
本開示は、金属酸化物（又は絶縁体）半導体（ＭＯＳ又はＭＩＳ）デバイスにおける界面保護を改善するアプローチを説明する。これは、パワー・トランジスタ（例えば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、又はＩＧＢＴ）内のゲート領域を改善するために特に有用であるとすることができる。
【0135】
上記で論じた実施例のうちの種々のものはｎチャネルＭＯＳＦＥＴの単位セルの構造を示すが、本発明のさらなる実施例によれば、各デバイス内の半導体層のそれぞれの半導体層の極性が、対応するｐチャネルＭＯＳＦＥＴを提供するために反転されることができることが認識されるであろう。
【0136】
本発明は、本発明の実施例がそこに示される添付図面を参照して上記で説明された。しかしながら、本発明は、多くの異なる形態で具現化することができ、本明細書で述べる実施例に限定されるものと解釈されるべきでない。むしろ、これらの実施例は、本開示が、徹底的且つ完全であるように、また、当業者に本発明の範囲を完全に伝えるように提供される。図面において、層及び領域のサイズ及び相対的サイズは、明確にするために誇張することができる。要素又は層が、別の要素又は層「の上に」存在する、それ「に接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に結合される（ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、その要素又は層は、他の要素又は層に直接接続又は結合されることができる、或いは、介在する要素又は層が存在することができることが理解されるであろう。対照的に、要素が、別の要素又は層「の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」存在する、それ「に直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、介在する要素又は層は存在しない。本明細書で使用されるように、用語「及び／又は（ａｎｄ／ｏｒ）」は、関連する列挙項目の１つ又は複数の任意の及び全ての組み合わせを含む。同様の数字は、全体を通して同様の要素を指す。
【0137】
種々の領域、層、及び／又は要素を説明するために、用語、第１及び第２が本明細書で使用されるが、これらの領域、層、及び／又は要素がこれらの用語によって制限されるべきでないことが理解されるであろう。これらの用語は、１つの領域、層、又は要素を別の領域、層、又は要素から区別するために使用されるだけである。そのため、以下で論じる第１の領域、層、又は要素は、第２の領域、層、又は要素と呼ぶことができ、同様に、本発明の範囲から逸脱することなく、第２の領域、層、又は要素は、第１の領域、層、又は要素と呼ぶことができる。
【0138】
「下の（ｌｏｗｅｒ）」又は「下部（ｂｏｔｔｏｍ）」及び「上の（ｕｐｐｅｒ）」又は「上部（ｔｏｐ）」等の相対的な用語は、図面に示すように、１つの要素の別の要素に対する関係を説明するために本明細書で使用することができる。相対的な用語が、図面に描かれる配向に加えて、デバイスの異なる配向を包含することを意図されることが理解されるであろう。例えば、図面内のデバイスがひっくり返っている場合、他の要素の「下」側面の上に存在するものとして説明される要素は、他の要素の「上」側面の上に配向することになる。したがって、例示的な用語「下」は、図の特定の配向に応じて、「下」及び「上」の配向を共に包含することができる。同様に、図のうちの１つの図内のデバイスがひっくり返っている場合、他の要素「の下方に（ｂｅｌｏｗ）」又は「の下に（ｂｅｎｅａｔｈ）」あるとして説明される要素は、他の要素「の上方に（ａｂｏｖｅ）」配向することになる。したがって、例示的な用語「の下方に」又は「の下に」は、上方に、及び、下方に、の両方の配向を包含することができる。
【0139】
本明細書で使用する用語は、特定の実施例のみを説明するためのものであり、本発明を制限するためのものであることを意図されない。本明細書で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が別段に明確に指示しない限り、複数形も含むことを意図される。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用するとき、述べた特徴、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、要素、構成要素、特徴、及び／又はこれらの群の存在又は追加を除外しないことがさらに理解されるであろう。
【0140】
本発明の実施例は、概略図である断面図を参照して本明細書で説明される。したがって、例えば、製造技法及び／又は公差の結果としての図の形状からの変動が予測される。そのため、本発明の実施例は、本明細書で示される領域の特定の形状に限定されるものとして解釈されるべきでなく、例えば製造に起因する形状の逸脱を含む。例えば、長方形として示す被注入領域は、典型的には、被注入領域から未注入領域への２値変化ではなく、その縁部において、丸い又は湾曲した特徴部及び／又はイオン注入濃度の勾配を有することになる。そのため、図に示す領域は、本来概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことを意図されず、本発明の範囲を制限することを意図されない。
【0141】
本明細書で開示される実施例が組み合わされることができることが理解されるであろう。そのため、第１の実施例に関して描かれる及び／又は説明される特徴は、第２の実施例にも含まれることができる、またその逆も同様である。
【0142】
上記実施例は特定の図を参照して説明されるが、本発明の幾つかの実施例が、さらなる及び／又は介在する層、構造、又は要素を含むことができる、及び／又は、特定の層、構造、又は要素が削除されることができることが理解される。本発明の少数の例示的な実施例が説明されたが、多くの修正が、本発明の新奇な教示及び利点から実質上逸脱することなく例示的実施例において可能であることを当業者は容易に認識するであろう。したがって、全てのそのような修正は、特許請求項に規定される本発明の範囲内に含まれることを意図される。したがって、上記が、本発明の例証であり、開示される特定の実施例に限定されるものとして解釈されないこと、及び、開示される実施例並びに他の実施例に対する修正が、添付特許請求項の範囲内に含まれることを意図されることが理解される。本発明は、特許請求の範囲に含まれる特許請求の範囲の均等物と共に、以下特許請求の範囲によって規定される。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図10】
【図11】
【図12】