知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-29
(45)【発行日】2024-11-07
(54)【発明の名称】パワーグッド回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20241030BHJP
【ＦＩ】
H02M3/155 B
【請求項の数】
9
(21)【出願番号】P 2020154554
(22)【出願日】2020-09-15
(65)【公開番号】P2022048634
(43)【公開日】2022-03-28
【審査請求日】2023-07-21
(73)【特許権者】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110000785
【氏名又は名称】ＳＳＩＰ弁理士法人
(72)【発明者】
【氏名】橋本 裕史
(72)【発明者】
【氏名】古谷 仁
(72)【発明者】
【氏名】板坂 直哉
【審査官】東 昌秋
(56)【参考文献】
【文献】特開２０１０－２５２３１４（ＪＰ，Ａ）
【文献】特開２００９－２１９１８４（ＪＰ，Ａ）
【文献】特開２０１２－１１９９２１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／００－ ３／４４
Ｇ０５Ｆ １／００－ ７／００
Ｈ０３Ｋ １７／００－１７／７０
(57)【特許請求の範囲】
【請求項1】
出力電圧を監視して、前記出力電圧が正常か否かを二値の論理レベルで示すパワーグッド信号を出力するパワーグッド回路であって、前記パワーグッド信号をパワーグッドノードから出力する出力回路と、
前記パワーグッドノードに流れる電流を検出する出力電流検出回路と、
所定の基準電圧を参照して前記出力電圧が正常であるか否かを判定する判定回路と、
前記判定回路の判定出力と前記出力電流検出回路の出力に応じて前記出力回路を第１の状態または第２の状態に制御する制御回路と、
を有し、
前記制御回路は、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは前記出力回路を第１の状態に保ち、
前記判定回路の判定出力が前記出力電圧が正常であることを示しているときは、所定のモニタ時間だけ前記出力電流検出回路をオン状態にして、前記出力電流検出回路を流れるモニタ電流が１つまたは複数の各電流閾値より大きいか否かを判別し、その判別結果に基づいて前記出力回路を第２の状態にするタイミングを選択するパワーグッド回路。
【請求項2】
前記制御回路は、前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは前記出力回路を構成する第１のトランジスタをオン状態に保ち、
前記判定回路の判定出力が前記出力電圧が正常であることを示しているときは、所定のモニタ時間だけ前記第１のトランジスタをオフ状態にするとともに前記出力電流検出回路を構成する第２のトランジスタをオンにして、前記出力回路を構成するプルアップ抵抗および前記第２のトランジスタを流れるモニタ電流が１つまたは複数の各電流閾値より大きいか否かを判別し、その判別結果に基づいて前記第１のトランジスタおよび前記第２のトランジスタの双方をオフ状態にするタイミングを選択する、あるいは、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは前記第１のトランジスタをオフ状態に保ち、
前記判定回路の判定出力が前記出力電圧が正常であることを示しているときは、所定のモニタ時間だけ前記第１のトランジスタをオフ状態に維持したまま前記第２のトランジスタをオン状態にして、前記プルアップ抵抗および前記第２のトランジスタを流れるモニタ電流が１つまたは複数の各電流閾値より大きいか否かを判別し、その判別結果に基づいて前記第１のトランジスタをオン状態にするとともに第２のトランジスタをオフ状態にするタイミングを選択する、
請求項１に記載のパワーグッド回路。
【請求項3】
前記制御回路は、前記出力回路と前記出力電流検出回路を兼ねる第３のトランジスタを有し、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは前記第３のトランジスタをオン状態に保ち、
前記判定回路の判定出力が前記出力電圧が正常であることを示しているときは、所定のモニタ時間だけ前記出力電流検出回路をオン状態にして、前記出力電流検出回路を流れるモニタ電流が１つまたは複数の各電流閾値より大きいか否かを判別する判別回路より得られる判別結果に基づいて前記第３のトランジスタをオン状態からオフ状態に切り替えるタイミングを選択する、
請求項１に記載のパワーグッド回路。
【請求項4】
前記制御回路は、前記出力電流検出回路を流れるモニタ電流が所定の電流閾値より大きいときは、所定のモニタ時間の終了後直ちに前記出力回路を構成する第１のトランジスタおよび前記出力電流検出回路を構成する第２のトランジスタの双方をオフ状態にし、
前記モニタ電流が前記電流閾値より小さいときは、前記所定のモニタ時間の終了後所定の遅延時間が経過してから前記第１のトランジスタおよび前記第２のトランジスタの双方をオフ状態にする、
請求項２または請求項３に記載のパワーグッド回路。
【請求項5】
前記制御回路は、前記出力電流検出回路を流れるモニタ電流が所定の電流閾値より小さいときは、所定のモニタ時間の終了後直ちに前記出力回路を構成する第１のトランジスタおよび前記出力電流検出回路を構成する第２のトランジスタの双方をオフ状態にし、
前記モニタ電流が前記電流閾値より大きいときは、前記所定のモニタ時間の終了後所定の遅延時間が経過してから前記第１のトランジスタおよび前記第２のトランジスタの双方をオフ状態にする、
請求項２または請求項３に記載のパワーグッド回路。
【請求項6】
前記制御回路は、前記出力電流検出回路を構成する第２のトランジスタに接続され前記出力電流検出回路を構成するダイオード接続の第４のトランジスタと、
前記第４のトランジスタとカレントミラー回路を構成する第５のトランジスタと、
前記カレントミラー回路の出力のノードの電圧を所定の電圧閾値に照らして二値の論理レベルを有する判別出力に変換する判別回路と、
を有する、請求項２または請求項３に記載のパワーグッド回路。
【請求項7】
前記制御回路は、前記モニタ電流が第１の電流閾値より大きいときは、前記モニタ時間の終了後直ちに前記出力回路を構成する第１のトランジスタおよび前記出力電流検出回路を構成する第２のトランジスタの双方をオフ状態にし、
前記モニタ電流が第２の電流閾値より大きくて前記第１の電流閾値より小さいときは、前記モニタ時間の終了後第１の遅延時間が経過してから前記第１のトランジスタおよび前記第２のトランジスタの双方をオフ状態にし、
前記モニタ電流が前記第２の電流閾値より小さいときは、前記モニタ時間の終了後前記第１の遅延時間より長い第２の遅延時間が経過してから前記第１のトランジスタおよび前記第２のトランジスタの双方をオフ状態にする、
請求項１に記載のパワーグッド回路。
【請求項8】
前記制御回路は、前記モニタ電流が第１の電流閾値より小さいときは、前記モニタ時間の終了後直ちに前記出力回路を構成する第１のトランジスタおよび前記出力電流検出回路を構成する第２のトランジスタの双方をオフ状態にし、
前記モニタ電流が前記第１の電流閾値より大きくて第２の電流閾値より小さいときは、前記モニタ時間の終了後第１の遅延時間が経過してから前記第１のトランジスタおよび前記第２のトランジスタの双方をオフ状態にし、
前記モニタ電流が前記第２の電流閾値より大きいときは、前記モニタ時間の終了後前記第１の遅延時間より長い第２の遅延時間が経過してから前記第１のトランジスタおよび前記第２のトランジスタの双方をオフ状態にする、
請求項１に記載のパワーグッド回路。
【請求項9】
前記出力電流検出回路は、前記出力電流検出回路で検出された前記パワーグッドノードに流れる前記電流を、それぞれ異なる電流閾値に照らして二値の論理レベルを有するそれぞれの判別出力に変換する複数の出力電流検出回路を有する、請求項１～８のいずれか一項に記載のパワーグッド回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子部品としての半導体回路装置に係り、特に半導体回路装置に内蔵または接続されるパワーグッド回路に関する。
【背景技術】
【0002】
電子部品としての半導体回路装置は、半導体チップ上に集積回路（ＩＣ）として構成され、複数個の端子（ピンまたはリード）を有するＩＣパッケージとして市場に出回っている。電子回路のシステムは、その回路基板たとえばプリント配線基板上に通常複数個のＩＣパッケージを搭載して構築される。
【0003】
従来より、パワーグッド回路を内蔵し、そのＩＣパッケージにパワーグッド端子を設けている半導体回路装置の典型的な例は電源ＩＣである。そのような電源ＩＣでは、パワーグッド回路の出力トランジスタがたとえばＮＭＯＳトランジスタ（またはＮＰＮトランジスタ）からなり、オープンドレイン端子（またはオープンコレクタ端子）としてパワーグッド端子が設けられている。この種のパワーグッド回路は、基本的機能として、当該電源ＩＣないし当該電源装置の出力電圧を監視し、その出力電圧が正常範囲に入っている時は、出力トランジスタがオフしてパワーグッド端子がハイインピーダンス状態となり、出力電圧が正常範囲から外れている時は、出力トランジスタがオンしてパワーグッド端子がＬｏｗレベル（以下、「Ｌレベル」と称する。）となるように構成されている。
【0004】
上記のようなパワーグッド回路内蔵型の電源ＩＣが電子回路システムに搭載される場合には、この電源ＩＣとこの電源ＩＣから電力を供給されるＩＣ（以下、「負荷ＩＣ」と称する。）との間で対応する端子間同士が接続される。このうち、電源ＩＣの電圧出力端子は、負荷ＩＣの電圧入力端子に接続される。また、電源ＩＣのパワーグッド端子は、負荷ＩＣのイネーブル端子に接続されるとともに、プルアップ抵抗を介して電源電圧端子に接続される。
【0005】
プルアップ抵抗は、パワーグッド回路の出力トランジスタがオンしている時（電源ＩＣの出力電圧が正常範囲から外れている時）は、電源電圧端子からその出力トランジスタを介してグランド電位端子に流れる電流を制限して安定なＬレベルのパワーグッド出力を負荷ＩＣのイネーブル端子に与える役目をする。さらに、プルアップ抵抗は、出力トランジスタがオフしている時（電源ＩＣの出力電圧が正常範囲に入っている時）は、ハイインピーダンス状態のパワーグッド端子を電源電圧端子に電気的に繋いで安定なＨｉｇｈレベル（以下、「Ｈレベル」と称する。）のパワーグッド出力を負荷ＩＣのイネーブル端子に与える役目をする。プルアップ用の電源電圧は、電子回路システム内の任意の電源電圧を使用することができる。
【先行技術文献】
【特許文献】
【0006】
【文献】特開２０１８－１４８６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、通常の電源ＩＣは、出力電圧を設定値付近に保つためのフィードバック制御機能を有している。このため、たとえば電源投入直後に負荷状態の変動が大きいときは、それに対してフィードバック制御機能が働くことにより、出力電圧がいったん基準値を超えても直ぐ基準値以下に戻り、しばらくの間リンギングを起こすことがある。この場合、そのような出力電圧の立ち上がり直後のリンギングにパワーグッド回路が応動して出力ドライバを繰り返しオン・オフさせて、パワーグッド出力（Ｈレベル／Ｌレベル）の反転を繰り返すと、負荷ＩＣが誤動作するおそれがある。したがって、上記のような負荷環境の下で動作するパワーグッド回路は、監視対象の出力電圧が正常範囲に入った時に、パワーグッド出力を即時にアクティブ（Ｈレベル）にするのではなく、一定の遅延時間が経過してからアクティブ（Ｈレベル）にするディレイ機能を備えることが求められる。
【0008】
別の例として、電子回路システムでは、複数個たとえば３個の電源ＩＣの出力電圧を一定の時間差で順次立ち上げる場合がある。この場合、それら３個の電源ＩＣより電力の供給をそれぞれ受ける３個の負荷ＩＣの動作開始を略同時にするために、各電源ＩＣのパワーグッド回路がパワーグッド出力をアクティブ（Ｈレベル）にするタイミングに上記時間差を設けることがある。すなわち、パワーグッド出力をアクティブ（Ｈレベル）にするタイミングについて、最初に出力電圧が立ち上がる電源ＩＣのパワーグッド回路には比較的長い遅延時間を付加するディレイ機能を持たせ、次に出力電圧が立ち上がる電源ＩＣのパワーグッド回路には比較的短い遅延時間を付加するディレイ機能を持たせ、最後に出力電圧が立ち上がる電源ＩＣのパワーグッド回路にはディレイ機能を持たせない（つまり即時応答機能を持たせる）というシステム設計が行われる。
【0009】
このように電子回路システムの設計ないし構築段階で必要に応じて電源ＩＣのパワーグッド回路にディレイ機能を付加することは、従来から行われている。従来は、そのための技法として、電子回路システムの回路基板上でパワーグッド端子とグランド電位端子との間にコンデンサを選択的に接続して、このコンデンサとプルアップ抵抗とからなるＲＣ直列回路の時定数によって所要の遅延時間を設定していた。この場合、遅延時間はプルアップ抵抗の抵抗値とコンデンサの静電容量との積によって定まり、それらの抵抗値および／または静電容量が大きいほど遅延時間の長いディレイ機能が得られる。
【0010】
しかしながら、この従来技法によると、たとえば数１０ｍｓｅｃ以上の長い遅延時間（時定数）を設定した場合には、パワーグッド回路がパワーグッド出力をアクティブ（Ｈレベル）にする際にその電圧波形が大きくなまり、そのようなパワーグッド出力を入力する負荷ＩＣの入力回路（特にＣＭＯＳインバータ回路）で大きな貫通電流が流れる。さらに、負荷ＩＣで入力回路の閾値にばらつきがあると、その閾値のばらつきにパワーグッド出力の波形なまりが重なることによって、パワーグッド出力より与えられる遅延時間に非常に大きなばらつきが生じる。
【0011】
上記のような従来技法の課題を解決するために、パワーグッド回路に遅延時間を与えるためのディレイ回路を組み込み、電子回路システムを構築する段階で電源ＩＣの外からパワーグッド回路に一定のデフォルトを与えて該ディレイ回路の使用／不使用の有無つまり遅延時間の付加の有無を設定する技法が考えられる。しかしながら、この技法によると、電源ＩＣのパッケージに外から遅延時間の付加の有無を設定するための端子を少なくとも１つ増設する必要がある。電源ＩＣにおいて、特に小型化が望まれる電源ＩＣにおいて、パワーグッド機能のためにパッケージの端子を増設することは、パッケージサイズの増大や仕様および設定作業の煩雑化を招来し、好ましくない。
【0012】
本発明は、上記従来技術の課題を解決するものであり、監視対象の出力電圧が正常であるときにアクティブな論理レベルになるパワーグッド出力の電圧波形になまりを生じさせずに、しかもパッケージの端子を増やすこともなければ新たに外付け部品を接続する必要もなく、遅延時間の付加の有無を設定できるパワーグッド回路を提供する。
【課題を解決するための手段】
【0013】
本発明の第１の観点におけるパワーグッド回路は、出力電圧を監視して、前記出力電圧が正常か否かを二値の論理レベルで示すパワーグッド信号を出力するパワーグッド回路であって、前記パワーグッド信号をパワーグッドノードから出力する出力回路と、前記パワーグッドノードに流れる電流を検出する出力電流検出回路と、所定の基準電圧を参照して前記出力電圧が正常であるか否かを判定する判定回路と、前記判定回路の判定出力と前記出力電流検出回路の出力に応じて前記出力回路を第１の状態または第２の状態に制御する制御回路とを有する。
【0014】
上記第１の観点においては、出力回路を構成する第１トランジスタおよび出力電流検出回路を構成する第２のトランジスタの少なくとも一方がオンしている時は、パワーグッドノードであるパワーグッド端子がグランド電位端子に短絡接続され、パワーグッド端子の電圧つまりパワーグッド出力がグランドレベル付近（Ｌレベル）に保たれる。そして、第１および第２のトランジスタの双方がオフしている時は、パワーグッド端子がハイインピーダンス状態になり、パワーグッド出力がプルアップ抵抗を介して電源電圧のレベル（Ｈレベル）に吊り上げられる。
【0015】
制御回路は、判定回路の判定出力が出力電圧が正常でないことを示しているときは第１のトランジスタをオン状態に保つ。これによって、パワーグッド出力はグランドレベル（Ｌレベル）に保たれる。そして、監視対象の出力電圧が正常範囲であることを示し、判定回路がそのことを判定出力で示すと、それに応動して制御回路は、所定のモニタ時間だけ第１のトランジスタをオフにするとともに第２のトランジスタをオンにする。そうすると、電源電圧端子からプルアップ抵抗およびオン状態の第２のトランジスタを介して電流が流れる。このモニタ時間中に流れる電流（モニタ電流）の電流量は、プルアップ抵抗の抵抗値に左右される。すなわち、パワーグッド端子に抵抗値の低いプルアップ抵抗を接続したときは大きなモニタ電流が流れ、抵抗値の高いプルアップ抵抗を接続したときは小さなモニタ電流が流れる。制御回路は、モニタ電流が電流閾値より大きいか否かを判別することで、プルアップ抵抗の抵抗値が所定の抵抗閾値より低いか高いかを判別することができる。
【0016】
一態様として、制御回路は、モニタ電流が電流閾値より大きいときは、抵抗値の低いプルアップ抵抗がパワーグッド端子に接続されていると判別し、遅延時間を付加しないで即時に第１および第２のトランジスタの双方をオフにし、モニタ電流が電流閾値より小さいときは、抵抗値の高いプルアップ抵抗がパワーグッド端子に接続されていると判別し、所定の遅延時間を経過してから第１および第２のトランジスタの双方をオフにする。
【0017】
別の態様として、制御回路は、モニタ電流が電流閾値より小さいときは、抵抗値の高いプルアップ抵抗がパワーグッド端子に接続されていると判別し、遅延時間を付加しないで即時に第１および第２のトランジスタの双方をオフにし、モニタ電流が電流閾値より大きいときは、抵抗値の低いプルアップ抵抗がパワーグッド端子に接続されていると判別し、所定の遅延時間を経過してから第１および第２のトランジスタの双方をオフにする。
【発明の効果】
【0018】
本発明のパワーグッド回路によれば、上記のような構成を有することにより、監視対象の出力電圧が正常であるときにアクティブな論理レベルになるパワーグッド出力の電圧波形になまりを生じさせずに、しかもパッケージの端子を増やすこともなければ新たに外付け部品を接続する必要もなく、遅延時間の付加の有無を設定することができる。これによって、パワーグッド機能または出力監視機能の効率性および信頼性を向上させることができる。
【図面の簡単な説明】
【0019】
【図1】本発明の一実施形態におけるパワーグッド回路を内蔵する半導体回路装置および電子回路システムの構成を示す図である。
【図3】第２の実施形態におけるパワーグッド回路の構成を示す図である。
【図8】第３の実施形態におけるパワーグッド回路の構成を示す図である。
【図11】実施形態におけるパワーグッド回路が監視対象の半導体回路装置から独立している電子回路システムの一例を示す図である。
【図12】別の実施形態におけるパワーグッド回路の構成を示す図である。
【発明を実施するための形態】
【0020】
以下、添付図を参照して本発明の好適な実施形態を説明する。
［半導体回路装置及び電子回路システムの全体構成］
［半導体回路装置及び電子回路システムの全体構成］
【0021】
図１に、本発明の一実施形態におけるパワーグッド回路を内蔵する半導体回路装置およびこれを含む電子回路システムの一構成例を示す。
【0022】
この電子回路システムは、電源１０、電源ＩＣ１２および負荷ＩＣ１４を含んでいる。電源１０は、たとえばバッテリ、ＤＣ－ＤＣコンバータまたはＡＣ－ＤＣコンバータ等であり、電源ＩＣ１２に直流の電力を供給する。
【0023】
電源ＩＣ１２は、たとえば同期整流型の降圧スイッチング電源１６のコントローラであり、電源１０より直流の電圧ＶＩＮを入力し、負荷ＩＣ１４に対して電圧ＶＩＮより低い直流の出力電圧ＶＯＵＴを供給する。電源ＩＣ１２は、本発明の実施形態によるパワーグッド回路５０を内蔵している半導体回路装置である。
【0024】
負荷ＩＣ１４は、電源ＩＣ１２より供給される電力を用いて動作する任意の半導体回路装置であり、たとえばマイコン、ロジックＩＣ、演算ＩＣ等であってよい。電源ＩＣ１２および負荷ＩＣ１４はそれぞれ個別のＩＣパッケージとして提供され、この電子回路システムの回路基板上で組み合わされる。
【0025】
電源ＩＣ１２のパッケージには、全部で７個の端子、すなわちＧＮＤ端子（制御用グランド端子）、ＶＤＤ端子（制御用電源入力端子）、ＰＶＩＮ端子（電圧変換用電源入力端子）、ＬＸ端子（スイッチング出力端子）、ＰＧＮＤ端子（パワーグランド端子）、ＰＧ端子（パワーグッド端子）およびＦＢ端子（フィードバック端子）が設けられている。
【0026】
ここで、ＬＸ端子（スイッチング出力端子）は、チョークコイル１８を介して負荷ＩＣ１４の電圧入力端子ＩＮに接続される。チョークコイル１８の出力端とグランド電位端子との間には、等価直列抵抗のあるコンデンサ２２からなる平滑回路と、２つの抵抗２４，２６からなる電圧検出回路２８とが接続される。スイッチング電源１６が動作している時は、電圧検出回路２８の抵抗２４，２６間のノードＮＭに出力電圧（チョークコイル１８の出力端の電圧）ＶＯＵＴに比例する分圧電圧が得られる。この分圧電圧がフィートバック信号ＳＦＢとして電源ＩＣ１２のＦＢ端子（以下、「フィードバック端子ＦＢ」と称する。）に入力される。
【0027】
ＰＧ端子（以下、「パワーグッド端子ＰＧ」と称する。）は、負荷ＩＣ１４のイネーブル端子ＥＮに接続されるとともに、プルアップ抵抗３０を介して負荷ＩＣ１４の電源電圧端子ＶＰＵに接続される。パワーグッド端子ＰＧとグランド電位端子との間にコンデンサは接続されない。
【0028】
電源ＩＣ１２には、電圧レギュレータ３２、誤差増幅器３４、基準電圧発生回路３６、ＰＷＭ変換回路３８、ドライバ回路４０、Ｐ型ＭＯＳＦＥＴ４２、Ｎ型ＭＯＳＦＥＴ４４およびパワーグッド回路５０が設けられている。
【0029】
電圧レギュレータ３２は、たとえばリニアレギュレータからなり、電源１０からＶＤＤ端子を介して供給される電圧ＶＩＮを入力して、安定した制御用の電源電圧ＶＲＥＧを生成し、この電源電圧ＶＲＥＧを電源ＩＣ１２内の各部に供給する。誤差増幅器３４は、電圧検出回路２８からフィードバック端子ＦＢを介して入力されるフィードバック信号ＳＦＢを基準電圧発生回路３６からの基準電圧ＶＲＥＦ１と比較して、比較誤差をアナログ信号で出力する。誤差増幅器３４周りの抵抗４６およびコンデンサ４８は位相補償回路を構成している。
【0030】
ＰＷＭ変換回路３８は、誤差増幅器３４の出力をＰＷＭ（パルス幅変調）信号に変換する。ドライバ回路４０は、ＰＷＭ変換回路３８からのＰＷＭ信号にしたがってＰ型ＭＯＳＦＥＴ４２およびＮ型ＭＯＳＦＥＴ４４を一定の周期で相補的にオン・オフ駆動する。これにより、Ｐ型ＭＯＳＦＥＴ４２がオンし、Ｎ型ＭＯＳＦＥＴ４４がオフしている期間中は、電源１０よりＰＶＩＮ端子、Ｐ型ＭＯＳＦＥＴ４２およびＬＸ端子を介してチョークコイル１８に電流が流れ、電磁エネルギーが蓄積される。次に、Ｐ型ＭＯＳＦＥＴ４２がオフし、Ｎ型ＭＯＳＦＥＴ４４がオンする期間中は、チョークコイル１８に電流を保つ向きの誘導起電力が発生してＮ型ＭＯＳＦＥＴ４４およびチョークコイル１８に電流が流れ、負荷ＩＣ１４に電磁エネルギーが放出される。
【0031】
パワーグッド回路５０は、基本的機能として、フィードバック端子ＦＢを介してフィードバック信号ＳＦＢを入力し、このフィードバック信号ＳＦＢに基づいてスイッチング電源１６の出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴが所定の正常範囲に入っている時は、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧをハイインピーダンス状態つまりＨレベルにし、出力電圧ＶＯＵＴが正常範囲から外れている時は、パワーグッド出力ＶＰＧをＬレベルにする。
【0032】
負荷ＩＣ１４は、スイッチング電源１６の出力電圧ＶＯＵＴを電圧入力端子ＩＮを介して内部の電圧レギュレータ（図示せず）に入力するとともに、パワーグッド回路５０からのパワーグッド出力ＶＰＧをイネーブル端子ＥＮを介して内部のイネーブル信号入力回路（図示せず）に入力する。上記電圧レギュレータは、スイッチング電源１６の出力電圧ＶＯＵＴを直流の電源電圧ＶＰＵに変換してこれを負荷ＩＣ１４内の各部に供給するとともに、電源電圧端子ＶＰＵからプルアップ抵抗３０にも与える。イネーブル信号入力回路は、ＣＭＯＳインバータ回路を有し、入力したパワーグッド出力ＶＰＧの論理レベルを反転させた二値信号を出力する。負荷ＩＣ１４は、イネーブル信号入力回路を通してパワーグッド出力ＶＰＧの論理レベルを識別し、それが非アクティブなＬレベルであるときはディセーブル状態を保ち、アクティブなＨレベルになるとイネーブル状態になる。
【0033】
この電子回路システムでは、電源ＩＣ１２内のパワーグッド回路５０に本発明が適用されている。このパワーグッド回路５０によれば、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加しない即時応答機能が設定された場合はもちろん、遅延時間を付加するディレイ機能が設定された場合でも、遅延時間の長さに関係なくパワーグッド出力ＶＰＧの電圧波形をなまらせずに急峻に立ち上げることができる。これにより、負荷ＩＣ１４においては、イネーブル信号入力回路で貫通電流が少なく、閾値にばらつきがあっても、パワーグッド出力ＶＰＧより与えられる遅延時間に大きな誤差は生じない。
【0034】
また、電源ＩＣ１２においては、パッケージの全端子のうちパワーグッド回路５０に直接関係するものは従来通りパワーグッド端子ＰＧとフィードバック端子ＦＢの２つだけであり、パワーグッド回路５０に対して遅延時間の付加の有無を設定するための特別な端子は設けられていない。
［パワーグッド回路に関する実施形態１］
［パワーグッド回路に関する実施形態１］
【0035】
図２に、本発明の第１の実施形態におけるパワーグッド回路５０の基本構成を示す。このパワーグッド回路５０は、基本構成として、判定回路５２、出力トランジスタ５８、バイパストランジスタ６０および制御回路６２を含んでいる。
【0036】
判定回路５２は、コンパレータ５４および基準電圧発生回路５６を有している。コンパレータ５４は、非反転入力端子（＋）がフィードバック端子ＦＢに接続され、反転入力端子（－）が基準電圧発生回路５６の出力端子に接続されている。コンパレータ５４は、フィードバック端子ＦＢより入力されるフィードバック信号ＳＦＢを基準電圧発生回路５６からの基準電圧ＶＲＥＦ２と比較し、フィードバック信号ＳＦＢが基準電圧ＶＲＥＦ２より低いときはその出力つまり判定出力CMP-FBをＬレベルにし、フィードバック信号ＳＦＢが基準電圧ＶＲＥＦ２と同じかそれより高いときは判定出力CMP-FBをＨレベルにする。判定出力CMP-FBは、制御回路６２に与えられる。
【0037】
出力トランジスタ５８およびバイパストランジスタ６０は、それぞれＮＭＯＳトランジスタからなり、パワーグッド端子ＰＧとグランド電位端子との間で互いに並列に接続され、制御回路６２によって個別に制御される。
【0038】
より詳しくは、出力トランジスタ５８は、ドレインがパワーグッド端子ＰＧに接続され、ソースがグランド電位端子に接続され、ゲートに与えられる制御回路６２からの制御信号ＶＧ１にしたがってオンまたはオフする。バイパストランジスタ６０は、ドレインがパワーグッド端子ＰＧに接続され、ソースがグランド電位端子に接続され、ゲートに与えられる制御回路６２からの制御信号ＶＧ２にしたがってオンまたはオフする。
【0039】
かかる構成により、出力トランジスタ５８およびバイパストランジスタ６０の少なくとも一方がオンしている時は、パワーグッド端子ＰＧがグランド電位端子に短絡接続され、パワーグッド端子ＰＧの電圧つまりパワーグッド出力ＶＰＧがグランドレベルに保たれる。この時、電源電圧ＶＰＵの電源電圧端子ＶＰＵからプルアップ抵抗３０、パワーグッド端子ＰＧおよび出力トランジスタ５８またはバイパストランジスタ６０を介してグランド電位端子に流れる電流は、プルアップ抵抗３０によって制限される。
【0040】
また、出力トランジスタ５８およびバイパストランジスタ６０の双方がオフしている時は、パワーグッド端子ＰＧがハイインピーダンス状態になり、パワーグッド端子ＰＧのパワーグッド出力ＶＰＧがプルアップ抵抗３０を介して電源電圧ＶＰＵのレベルつまりＨレベルに吊り上げられる。
【0041】
制御回路６２は、判定回路５２の判定出力CMP-FBに応じて出力トランジスタ５８およびバイパストランジスタ６０を次のように制御する。すなわち、制御回路６２は、判定回路５２の判定出力CMP-FBが監視対象の出力電圧ＶＯＵＴが正常でないことを示しているとき（Ｌレベルのとき）は、出力トランジスタ５８をオン状態に保つ。
【0042】
そして、出力電圧ＶＯＵＴが正常になって判定回路５２の判定出力CMP-FBが監視対象の出力電圧ＶＯＵＴが正常であることを示すと（ＬレベルからＨレベルに変わると）、制御回路６２は、たとえば１０μｓｅｃ程度の極短い時間（モニタ時間）ＴＭだけ出力トランジスタ５８をオフさせるとともにバイパストランジスタ６０をオンさせて、プルアップ抵抗３０およびバイパストランジスタ６０を流れる電流（モニタ電流）ＩＭが１つまたは複数の電流閾値ＩＴＨｎ（ｎ＝１，２，‥‥）より大きいか否かを判別し、その判別結果に応じて出力トランジスタ５８およびバイパストランジスタ６０の双方をオフ状態にするタイミング、つまりパワーグッド出力ＶＰＧを非アクティブなＬレベルからアクティブなＨレベルに立ち上げるタイミングを選択するようになっている。
【0043】
たとえば、電流閾値が１つ（ＩＴＨ１）である場合、モニタ電流ＩＭがその電流閾値ＩＴＨ１より大きいか否かは、プルアップ抵抗３０の抵抗値Ｒ３０がある抵抗閾値ＲＴＨ１より低いか高いかによって決まる。すなわち、プルアップ抵抗３０の抵抗値Ｒ３０が抵抗閾値ＲＴＨ１より低いときは、モニタ電流ＩＭが電流閾値ＩＴＨ１より大きく、プルアップ抵抗３０の抵抗値Ｒ３０が抵抗閾値ＲＴＨ１より高いときは、モニタ電流ＩＭが電流閾値ＩＴＨ１より低いという相関関係がある。
【0044】
このパワーグッド回路５０においては、上記のようなバイパストランジスタ６０および制御回路６２の機能および上記のようなモニタ電流ＩＭとプルアップ抵抗３０の抵抗値Ｒ３０との相関関係に基づき、監視対象の出力電圧ＶＯＵＴが正常であるときにパワーグッド出力ＶＰＧをアクティブなＨレベルに立ち上げるタイミングについて、遅延時間を付加しない即時応答機能もしくは一定の遅延時間を付加するディレイ機能のどちらかを選ぶ設定をプルアップ抵抗３０の抵抗値Ｒ３０の選択によって行うことができる。
【0045】
たとえば、抵抗閾値ＲＴＨ１を１２０～１３０ｋΩに設定した場合、電子回路システムの設計者は、パワーグッド回路５０に対して、遅延時間を付加しない即時応答機能を選択するときは、プルアップ抵抗３０の抵抗値Ｒ３０をたとえば１００ｋΩ付近に選べばよく、遅延時間を付加するディレイ機能を選択するときは、プルアップ抵抗３０の抵抗値Ｒ３０をたとえば１５０ｋΩ付近に選べばよい。
【0046】
このように、この実施形態のパワーグッド回路５０によれば、パワーグッド端子ＰＧに接続するプルアップ抵抗３０の抵抗値Ｒ３０を適宜選択することにより、監視対象の出力電圧ＶＯＵＴが正常であるときにパワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングについて、即時応答機能またはディレイ機能のどちらかを選択ないし設定することができる。
【0047】
そして、そのような二者択一の選択を行うために、電源ＩＣ１２のパッケージにデフォルト設定用の端子を増設する必要はない。また、ディレイ機能を選択するために、パワーグッド端子ＰＧにコンデンサ等の外付け部品を新たに接続する必要もない。さらには、パワーグッド端子ＰＧにコンデンサが接続されないので、パワーグッド出力ＶＰＧがＬレベルからＨレベルに変わるときは、相当長い遅延時間を付加する場合でも、その電圧波形がなまらずに急峻に立ち上がる。このため、負荷ＩＣ１４では、イネーブル信号入力回路内で貫通電流が少ないうえ、閾値にばらつきがあっても、パワーグッド出力ＶＰＧより与えられる遅延時間に大きな誤差が生じることはない。これによって、パワーグッド機能または出力監視機能の効率性および信頼性を向上させることができる。
【0048】
なお、この実施形態のパワーグッド回路５０において、出力トランジスタ５８は出力回路を構成し、バイパストランジスタ６０は出力電流検出回路を構成している。またプルアップ抵抗３０は電源電圧端子ＶＰＵとパワーグッド端子ＰＧとの間に接続されているが、出力回路に含まれてもよい。また、バイパストランジスタ６０がオンして流れるモニタ電流ＩＭはパワーグッドノードに流れる電流である。制御回路６２は、モニタ電流ＩＭの大きさと判定回路５２の判定出力CMP-FBに応じて、出力トランジスタ５８をオン状態にしてパワーグッド出力ＶＰＧを非アクティブなＬレベル（出力電圧ＶＯＵＴが正常でないことを示す第１の状態）あるいは出力トランジスタ５８をオフ状態にしてパワーグッド出力ＶＰＧをアクティブなＨレベル（出力電圧ＶＯＵＴが正常であることを示す第２の状態）に制御する。
［パワーグッド回路に関する実施形態２］
［パワーグッド回路に関する実施形態２］
【0049】
【0050】
図３に示すように、この実施形態における制御回路６２は、２つのＮＭＯＳトランジスタ６４，６６、定電流源６８、判別回路７０およびロジック回路７２を含んでいる。このうち、ＮＭＯＳトランジスタ６４，６６および定電流源６８は、バイパストランジスタ（ＮＭＯＳトランジスタ）６０を流れるモニタ電流ＩＭを検出するためのモニタ電流検出部６５（出力電流検出回路）を構成している。
《モニタ電流検出部》
《モニタ電流検出部》
【0051】
モニタ電流検出部６５において、ＮＭＯＳトランジスタ６４（第４のトランジスタ）は、ダイオード接続のＮＭＯＳトランジスタであり、ドレインがバイパストランジスタ（ＮＭＯＳトランジスタ）６０のソースに接続されるとともに自己のゲートに短絡接続され、ソースがグランド電位端子に接続されている。一方、ＮＭＯＳトランジスタ６６（第５のトランジスタ）は、ドレインが出力ノードＮＫを介して定電流源６８の出力端子に接続され、ソースがグランド電位端子に接続され、ゲートがＮＭＯＳトランジスタ６４のゲートに共通接続されている。定電流源６８の入力端子は電源電圧ＶＲＥＧの電源電圧端子に接続されている。これにより、ＮＭＯＳトランジスタ６４，６６はそれぞれ基準側および従属側の関係でカレントミラー回路を形成している。そのカレントミラー比は任意でよく、たとえば１：１に設定される。
【0052】
出力トランジスタ５８をオフ状態にしてバイパストランジスタ６０をオンさせると、負荷ＩＣ１４の電源電圧端子ＶＰＵからプルアップ抵抗３０、パワーグッド端子ＰＧ、バイパストランジスタ６０および基準側のＮＭＯＳトランジスタ６４を介してグランド電位端子に至る電流経路ＭＰ上でモニタ電流ＩＭが流れる。この時、カレントミラー回路の従属側のＮＭＯＳトランジスタ６６はモニタ電流ＩＭと同じ電流量のドレイン電流ＩＫを流そうとする。しかし、ＮＭＯＳトランジスタ６６のドレイン電流ＩＫは定電流源６８の出力電流（基準電流）ＩＢＩＡＳによって制限される。この場合、ＮＭＯＳトランジスタ６６は、その電圧－電流特性と定電流源６８の電流特性とが交わる点（動作点）で動作する。
【0053】
したがって、図４に示すように、ドレイン電流ＩＫが基準電流ＩＢＩＡＳより大きいときは、そのときのＮＭＯＳトランジスタ６６の電圧－電流特性Ａと定電流源６８の電流特性Ｃとの交点ＡＣが動作点となり、ＮＭＯＳトランジスタ６６のドレイン電圧つまり出力ノードＮＫ上のモニタ電圧DET-CURはグランド電位寄りに低くなる。しかし、ドレイン電流ＩＫが基準電流ＩＢＩＡＳより小さいときは、そのときのＮＭＯＳトランジスタ６６の電圧－電流特性Ｂと定電流源６８の電流特性Ｃとの交点ＢＣが動作点となり、モニタ電圧DET-CURは電源電圧ＶＲＥＧ寄りに高くなる。なお、モニタ電流ＩＭが流れていない時は、カレントミラー回路の両ＮＭＯＳトランジスタ６４，６６はオフしており、モニタ電圧DET-CURは電源電圧ＶＲＥＧに近い値になっている。この実施形態において、定電流源６８の基準電流ＩＢＩＡＳは、モニタ電流ＩＭに対する電流閾値ＩＴＨ１に対応している。
【0054】
このように、モニタ電流検出部６５は、カレントミラー回路を用いる小規模な回路構成により、モニタ電流ＩＭを所定の電流閾値ＩＴＨ１に照らして適確に検出することができる。
《判別回路》
《判別回路》
【0055】
判別回路７０は、モニタ電流検出部６５の出力ノードＮＫに得られるモニタ電圧DET-CURを入力し、これを所定の電圧閾値に照らして二値の論理レベルを有する判別出力TIME-ENに変換する。この判別出力TIME-ENの論理レベルは、電流経路ＭＰ上でモニタ電流ＩＭが流れている時に有意な情報を与える。すなわち、電流経路ＭＰ上でモニタ電流ＩＭが流れている時の判別出力TIME-ENの論理レベル（Ｈレベル／Ｌレベル）は、モニタ電流ＩＭと基準電流ＩＢＩＡＳとの大小関係つまりモニタ電流ＩＭと電流閾値ＩＴＨ１との大小関係を示し、ひいてはプルアップ抵抗３０の抵抗値Ｒ３０と抵抗閾値ＲＴＨ１との大小関係を示す。
【0056】
図５に示すように、判別回路７０は、好適な一構成例として、ヒステリシスインバータ７４とインバータ回路７６とを縦続接続している。ヒステリシスインバータ７４には、モニタ電流検出部６５からのモニタ電圧DET-CURが入力される。インバータ回路７６の出力は、判別出力TIME-ENとしてロジック回路７２に与えられる。
【0057】
ヒステリシスインバータ７４は、電源電圧ＶＲＥＧの中間値付近に対応する電圧閾値ＶＴＨＫを有している。電流経路ＭＰ上でモニタ電流ＩＭが流れていない時は、モニタ電流検出部６５より電源電圧ＶＲＥＧに近いモニタ電圧DET-CURがヒステリシスインバータ７４に入力され、ヒステリシスインバータ７４はＬレベルを出力する。これにより、インバータ回路７６の出力（判別出力）TIME-ENがＨレベルになっている。
【0058】
そして、電流経路ＭＰ上でモニタ電流ＩＭが流れる時、それが電流閾値ＩＴＨ１より大きいときは、モニタ電流検出部６５より、たとえば図４の動作点ＡＣに当たるモニタ電圧DET-CURが出力される。そうすると、ヒステリシスインバータ７４はＨレベルを出力し、インバータ回路７６の出力（判別出力）TIME-ENがそれまでのＨレベルからＬレベルに変わる。
【0059】
しかし、モニタ電流ＩＭが電流閾値ＩＴＨ１より小さいときは、モニタ電流検出部６５より、たとえば図４の動作点ＢＣに当たるモニタ電圧DET-CURが出力される。この場合、ヒステリシスインバータ７４の出力はＬレベルのままであり、インバータ回路７６の出力（判別出力）TIME-ENはＨレベルのままである。
【0060】
なお、モニタ電流ＩＭが流れる時に電源電圧ＶＰＵが不安定に変動すると、モニタ電流ＩＭの電流量が同様に変動し、ひいてはモニタ電圧DET-CURも同様に変動する。しかし、ヒステリシスインバータ７４のヒステリシス特性により、そのような変動分を無視し、誤動作を回避することができる。
【0061】
このように、判別回路７０は、ヒステリシスインバータ７４を用いる簡易な構成でありながら、モニタ電流ＩＭと基準電流ＩＢＩＡＳとの大小関係ひいてはプルアップ抵抗３０の抵抗値Ｒ３０と抵抗閾値ＲＴＨ１との大小関係を適確に示す高精度な判別出力TIME-ENを得ることができる。
《ロジック回路》
《ロジック回路》
【0062】
図６に示すように、ロジック回路７２は、一構成例として、遅延回路８０、インバータ回路８２、ＡＮＤ回路８４、Ｄ型フリップフロップ（以下、「ＤＦＦ」と称する。）８６、タイマ回路８８、ＯＲ回路９０およびＮＡＮＤ回路９２を有している。
【0063】
上記のように、ロジック回路７２は、判定回路５２より判定出力CMP-FBを入力するとともに、判別回路７０より判別出力TIME-ENを入力し、出力トランジスタ５８およびバイパストランジスタ６０に制御信号ＶＧ１，ＶＧ２を与える。
【0064】
より詳しくは、判定回路５２からの判定出力CMP-FBは、ＡＮＤ回路８４の一方の入力端子に与えられるとともに、遅延回路８０の入力端子、ＤＦＦ８６のリセット端子（Ｒ）およびＮＡＮＤ回路９２の一方の入力端子に与えられる。一方、判別回路７０からの判別出力TIME-ENは、ＤＦＦ８６のデータ端子（Ｄ）に与えられる。ＡＮＤ回路８４の出力は、バイパストランジスタ６０のゲートに制御信号ＶＧ２として与えられる。ＮＡＮＤ回路９２の出力は、出力トランジスタ５８のゲートに制御信号ＶＧ１として与えられる。
【0065】
遅延回路８０は、たとえば複数個のインバータ回路を縦続接続して構成され、判定出力CMP-FBを一定時間だけ遅延させる。この遅延時間は、電流経路ＭＰ上でモニタ電流ＩＭを流す時間つまりモニタ時間ＴＭを規定し、後述するタイマ回路８８によって与えられる遅延時間（通常１ｍｓｅｃ以上）に比して無視できるような極短い時間であり、たとえば１０μｓｅｃ以下に設定される。
【0066】
遅延回路８０の出力ＤＥは、インバータ回路８２を介してＡＮＤ回路８４の他方の入力端子に与えられるとともに、ＤＦＦ８６のクロック端子（ＣＫ）に与えられる。これにより、遅延回路８０の出力ＤＥがＬレベルからＨレベルに変わった時に、つまりモニタ時間ＴＭの終了時に、判別出力TIME-ENの論理レベルがＤＦＦ８６にラッチされ、それがＤＦＦ８６の出力（Ｑ）の論理レベルになる。
【0067】
ＤＦＦ８６の出力（Ｑ）はタイマ回路８８の入力端子に与えられ、反転出力（Ｑ-）はＯＲ回路９０の一方の入力端子に与えられる。タイマ回路８８の出力ＵＲはＯＲ回路９０の他方の入力端子に与えられ、ＯＲ回路９０の出力ＱＲはＮＡＮＤ回路９２の他方の入力端子に与えられる。
【0068】
タイマ回路８８は、ＤＦＦ８６の出力（Ｑ）がＬレベルからＨレベルに変わった時に、これに応動して設定時間を計時するようになっている。このタイマ回路８８は、カウンタ回路とクロック回路とを含み、クロック回路の発生する一定周波数のクロックパルスをカウンタ回路が計数し、その計数値が設定値に達した時に、出力ＵＲがＬレベルからＨレベルに変わるようになっている。タイマ回路８８に設定される計時時間（タイマカウント時間）は、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加する場合の遅延時間Ｔｄを規定し、通常ｍｓｅｃのオーダで設定される。
【0069】
このように、ロジック回路７２は、判定回路５２からの判定出力CMP-FBと判別回路７０からの判別出力TIME-ENとに基づいて、出力トランジスタ５８およびバイパストランジスタ６０に対する制御をロジック的な動作で正確に行うようになっている。特に、パワーグッド出力ＶＰＧをアクティブにする際に付加する遅延時間Ｔｄは、カウンタ内蔵のタイマ回路８８の計時動作（カウント動作）によって生成されるため、誤差が非常に小さい。
《パワーグッド回路全体の作用》
《パワーグッド回路全体の作用》
【0070】
【0071】
【0072】
すなわち、時点ｔ０の直前までＳＦＢ＜ＶＲＥＦ２であるから、判定回路５２の判定出力CMP-FBはＬレベルに保たれている。これにより、ロジック回路７２内ではＡＮＤ回路８４の出力（制御信号）ＶＧ２がＬレベルに保たれている。このため、バイパストランジスタ６０はオフしており、電流経路ＭＰ上でモニタ電流ＩＭは流れておらず、判別回路７０の判別出力TIME-ENはＨレベルになっている。また、ロジック回路７２内で遅延回路８０の出力ＤＥがＬレベルに保たれ、インバータ回路８２の出力がＨレベルに保たれている。ＤＦＦ８６の出力（Ｑ）および反転出力（Ｑ-）はそれぞれＬレベルおよびＨレベルに保たれており、ＯＲ回路９０の出力ＱＲはＨレベルになっている。しかし、判定出力CMP-FBがＬレベルであるから、ＮＡＮＤ回路９２の出力（制御信号）ＶＧ１はＨレベルであり、出力トランジスタ５８はオンしている。これにより、パワーグッド端子ＰＧはオン状態の出力トランジスタ５８を介してグランド電位端子に短絡接続され、パワーグッド出力ＶＰＧはグランドレベルに保たれている。
【0073】
図７Ａは、プルアップ抵抗３０の抵抗値Ｒ３０を低目の１００ｋΩ付近（＜抵抗閾値ＲＴＨ１）に選んだ場合である。時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、ＮＡＮＤ回路９２の出力ＶＧ１がＨレベルからＬレベルに変わり、出力トランジスタ５８はそれまでのオン状態からオフ状態に切り替わる。一方、判定出力CMP-FBがＬレベルからＨレベルに変わることによって、ＡＮＤ回路８４の出力ＶＧ２がＬレベルからＨレベルに変わる。これにより、バイパストランジスタ６０がオンし、電流経路ＭＰ上でモニタ電流ＩＭが流れる。
【0074】
この時、プルアップ抵抗３０の抵抗値Ｒ３０（約１００ｋΩ）が抵抗閾値ＲＴＨ１（１２０～１３０ｋΩ）より低いため、モニタ電流ＩＭは基準電流ＩＢＩＡＳより大きな電流量で流れ、判別回路７０よりＬレベルの判別出力TIME-ENが出力される。
【0075】
なお、モニタ電流ＩＭが流れる時は、電流経路ＭＰ上のバイパストランジスタ６０、ＮＭＯＳトランジスタ６４で生ずる電圧降下分だけパワーグッド端子ＰＧの電圧つまりパワーグッド出力ＶＰＧがグランドレベルより少し高くなるが、明確にＬレベルである。
【0076】
時点ｔ０からモニタ時間ＴＭが終了して遅延回路８０の出力ＤＥがＬレベルからＨレベルに変わると（時点ｔ１）、ＡＮＤ回路８４の出力ＶＧ２がＨレベルからＬレベルに変わる。これにより、バイパストランジスタ６０がオフ状態に戻り、モニタ電流ＩＭが流れなくなる。判別回路７０の判別出力TIME-ENはＬレベルからＨレベルに戻る。
【0077】
一方、時点ｔ１で、遅延回路８０の出力ＤＥのＬレベルからＨレベルへの変化に応動してＤＦＦ８６が判別出力TIME-ENの論理レベルを取り込んでラッチする。この場合、判別出力TIME-ENはＬレベルであるから、ＤＦＦ８６の出力（Ｑ）および反転出力（Ｑ-）はそれぞれＬレベルおよびＨレベルのままであり、ＯＲ回路９０の出力ＱＲはＨレベルを保つ。したがって、ＮＡＮＤ回路９２の出力ＶＧ１はＬレベルを保ち、出力トランジスタ５８はオフ状態のままである。
【0078】
こうして、モニタ時間ＴＭが終了した時（時点ｔ１）、出力トランジスタ５８およびバイパストランジスタ６０の双方がオフ状態となり、これによってパワーグッド端子ＰＧがプルアップ抵抗３０を介して電源電圧ＶＰＵの電圧に吊り上げられ、パワーグッド出力ＶＰＧがそれまでのＬレベルからＨレベルに立ち上がる。パワーグッド端子ＰＧにコンデンサが接続されていないので、パワーグッド出力ＶＰＧはその電圧波形がなまらずに急峻に立ち上がる。
【0079】
図７Ｂは、プルアップ抵抗３０の抵抗値Ｒ３０を高めの１５０ｋΩ付近に選んだ場合である。この場合も、時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、ＮＡＮＤ回路９２の出力ＶＧ１がＨレベルからＬレベルに変わる。これによって、出力トランジスタ５８はそれまでのオン状態からオフ状態に切り替わる。一方、判定出力CMP-FBがＬレベルからＨレベルに変わると、ＡＮＤ回路８４の出力ＶＧ２がＬレベルからＨレベルに変わる。これにより、バイパストランジスタ６０がオンし、電流経路ＭＰ上でモニタ電流ＩＭが流れる。
【0080】
この場合、プルアップ抵抗３０の抵抗値Ｒ３０（約１５０ｋΩ）が抵抗閾値ＲＴＨ１（１２０～１３０ｋΩ）より高いため、モニタ電流ＩＭは基準電流ＩＢＩＡＳより小さい電流量で流れ、判別回路７０より判別出力TIME-ENがＨレベルで出力される。
【0081】
そして、時点ｔ０からモニタ時間ＴＭが経過して遅延回路８０の出力ＤＥがＬレベルからＨレベルに変わると（時点ｔ１）、ＡＮＤ回路８４の出力ＶＧ２がＨレベルからＬレベルに変わる。これにより、バイパストランジスタ６０がオフ状態に戻り、モニタ電流ＩＭが流れなくなる。判別回路７０の判別出力TIME-ENはＨレベルに保たれる。
【0082】
一方、時点ｔ１で、遅延回路８０の出力ＤＥのＬレベルからＨレベルへの変化に応動してＤＦＦ８６が判別出力TIME-ENの論理レベルを取り込んでラッチする。この場合、判別出力TIME-ENはＨレベルであるから、ＤＦＦ８６の出力（Ｑ）がそれまでのＬレベルからＨレベルに変わり、反転出力（Ｑ-）がＨレベルからＬレベルに変わる。ＤＦＦ８６の出力（Ｑ）がＨレベルになると、これに応動してタイマ回路８８が設定遅延時間Ｔｄの計時（カウント）を開始する。
【0083】
もっとも、計時が終了するまでタイマ回路８８の出力ＵＲはＬレベルのままである。したがって、ＤＦＦ８６の反転出力（Ｑ-）がＬレベルになったとき（時点ｔ１）、ＯＲ回路９０の出力ＱＲがＨレベルからＬレベルに変わって、ＮＡＮＤ回路の出力ＶＧ１がＬレベルからＨレベルに変わり、出力トランジスタ５８がいったんオン状態に戻る。これにより、パワーグッド端子ＰＧはオン状態の出力トランジスタ５８を介してグランド電位端子に短絡接続され、パワーグッド出力ＶＰＧはグランドレベルに保持される。
【0084】
そして、タイマ回路８８が設定遅延時間Ｔｄの計時を終了して、その出力ＵＲがＬレベルからＨレベルに変わると（時点ｔ２）、ＯＲ回路９０の出力ＱＲがＬレベルからＨレベルに変わって、ＮＡＮＤ回路の出力ＶＧ１がＨレベルからＬレベルに変わり、出力トランジスタ５８がオフ状態になる。
【0085】
こうして、タイマ回路８８が設定遅延時間Ｔｄの計時を終了した時（時点ｔ２）、出力トランジスタ５８およびバイパストランジスタ６０の双方がオフ状態となり、これによってパワーグッド端子ＰＧがプルアップ抵抗３０を介して電源電圧ＶＰＵの電圧に吊り上げられ、パワーグッド出力ＶＰＧがそれまでのＬレベル（グランドレベル）からアクティブなＨレベル（ＶＰＵ）に立ち上がる。パワーグッド端子ＰＧにコンデンサが接続されていないので、遅延時間Ｔｄがいくら長くても、たとえば数１０ｍｓｅｃ以上であっても、パワーグッド出力ＶＰＧはその電圧波形がなまらずに急峻に立ち上がる。
【0086】
このように、この実施形態によれば、上記第１の実施形態と同様の作用効果が得られるのに加えて、制御回路６２の各部（モニタ電流検出部６５、判別回路７０、ロジック回路７２）が小規模な構成にして精度が高いという効果も得られる。
［パワーグッド回路に関する実施形態３］
［パワーグッド回路に関する実施形態３］
【0087】
次に、図８～図１０を参照して、第３の実施形態におけるパワーグッド回路５０Φについて説明する。この実施形態のパワーグッド回路５０Φにおいても、パワーグッド端子ＰＧに接続するプルアップ抵抗３０の抵抗値Ｒ３０を適宜選択することにより、監視対象の出力電圧ＶＯＵＴが正常であるときにパワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングについて、遅延時間の付加の有無を選択ないし設定することができる。
【0088】
さらに、この実施形態のパワーグッド回路５０Φにおいては、遅延時間の付加を選択する場合には、プルアップ抵抗３０の抵抗値Ｒ３０を最小の抵抗監視値ＲＴＨ１より高い領域にさらに１つまたは複数の抵抗監視値ＲＴＨ２，ＲＴＨ３‥‥を設定することで、異なる複数の遅延時間のいずれか一つを選択することも可能となっている。
【0089】
図８は、異なる３個の遅延時間の中からいずれか一つを選択可能とするパワーグッド回路５０Φの好適な一構成例を示す。図９は、図８のロジック回路７２Φの構成を示す。図１０は、図９のタイマ回路８８Φの好適な一構成例を示す。
【0090】
図８のモニタ電流検出部６５Φにおいて、基準側のダイオード接続のＮＭＯＳトランジスタ６４に対して各々のゲートを共通接続した３個の従属側のＮＭＯＳトランジスタ６６Ａ，６６Ｂ，６６Ｃが並列に設けられる。これら３個の従属側のＮＭＯＳトランジスタ６６Ａ，６６Ｂ，６６Ｃは、それぞれのドレインが出力ノードＮＡ，ＮＢ，ＮＣを介して定電流源６８Ａ，６８Ｂ，６８Ｃの出力端子に接続され、それぞれのソースがグランド電位端子に接続される。定電流源６８Ａ，６８Ｂ，６８Ｃの入力端子は電源電圧ＶＲＥＧの電源電圧端子に接続される。これによって、基準側のダイオード接続のＮＭＯＳトランジスタ６４を共通にする３個の独立したカレントミラー回路が形成されている。
【0091】
定電流源６８Ａ，６８Ｂ，６８Ｃの出力電流（基準電流）ＩＢＩＡＳ１，ＩＢＩＡＳ２，ＩＢＩＡＳ３は、３つの抵抗閾値ＲＴＨ１，ＲＴＨ２，ＲＴＨ３（ただし、ＲＴＨ１＜ＲＴＨ２＜ＲＴＨ３）にそれぞれ対応し、ＩＢＩＡＳ１＞ＩＢＩＡＳ２＞ＩＢＩＡＳ３の関係に設定される。
【0092】
モニタ電流検出部６５Φの３個の出力ノードＮＡ，ＮＢ，ＮＣに得られるモニタ電圧DET-CURA，DET-CURB，DET-CURCは，３個の判別回路７０Ａ，７０Ｂ，７０Ｃにそれぞれ入力される。これら３個の判別回路７０Ａ，７０Ｂ，７０Ｃは、図３の判別回路７０と同様の構成を有し、モニタ電圧DET-CURA，DET-CURB，DET-CURCを所定の電圧閾値に照らして二値の論理レベルを有する判別出力TIME-ENA，TIME-ENB，TIME-ENCにそれぞれ変換して、ロジック回路７２＃に与える。
【0093】
図９のロジック回路７２Φにおいて、判別回路７０Ａ，７０Ｂ，７０Ｃからの判別出力TIME-ENA，TIME-ENB，TIME-ENCは、ＯＲ回路９４を介してＤＦＦ８６のデータ端子（Ｄ）に入力されるとともに、タイマ回路８８Φに入力される。
【0094】
図１０に示すように、タイマ回路８８Φは、３個のタイマ９６Ａ，９６Ｂ，９６Ｃを縦続接続している。これら３個のタイマ９６Ａ，９６Ｂ，９６Ｃは、図６のタイマ回路８８と同様の構成を有し、独立した計時時間（タイマカウント時間）Ｔｄ１，Ｔｄ２，Ｔｄ３をそれぞれ設定できる。タイマ回路８８Φの全体では、［Ｔｄ１］，［Ｔｄ１＋Ｔｄ２］，［Ｔｄ１＋Ｔｄ２＋Ｔｄ３］の３個の遅延時間が用意されている。
【0095】
第１段のタイマ９６Ａは、ＤＦＦ８６の出力（Ｑ）がＬレベルからＨレベルに変わると、これに応動して計時動作（カウント動作）を開始し、設定時間Ｔｄ１の計時が終了すると、その出力をＬレベルからＨレベルに変える。そうすると、これに応動して第２段のタイマ９６Ｂが計時動作（カウント動作）を開始し、設定時間Ｔｄ２の計時が終了すると、その出力をＬレベルからＨレベルに変える。そうすると、これに応動して第３段のタイマ９６Ｃが計時動作（カウント動作）を開始し、設定時間Ｔｄ３の計時が終了すると、その出力をＬレベルからＨレベルに変えるようになっている。
【0096】
タイマ９６Ａ，９６Ｂ，９６Ｃの出力は、ＡＮＤ回路９８Ａ，９８Ｂ，９８Ｃの一方の入力端子にそれぞれ入力される。ＡＮＤ回路９８Ａ，９８Ｂ，９８Ｃの他方の入力端子には、判別回路７０Ａ，７０Ｂ，７０Ｃからの判別出力TIME-ENA，TIME-ENB，TIME-ENCがそれぞれ入力される。また、ＡＮＤ回路９８Ａに判定出力TIME-ENBの反転信号とＡＮＤ回路９８Ｂに判定出力TIME-ENCの反転信号も入力される。ＡＮＤ回路９８Ａ，９８Ｂ，９８Ｃの出力はＯＲ回路１００を介してＯＲ回路９２（図９）の他方の入力端子に与えられる。
【0097】
このパワーグッド回路５０Φにおいても、上記のように、監視対象の出力電圧ＶＯＵＴが正常範囲（ＶＯＵＴ≧ＶＲＥＦ２）に入ると、判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わり、これに応動してロジック回路７２が出力トランジスタ５８をオン状態からオフ状態に切り替えるとともにバイパストランジスタ６０をオフ状態からオン状態に切り替える。これによって、電流経路ＭＰ上でモニタ電流ＩＭが流れる。このモニタ電流ＩＭの電流量は、プルアップ抵抗３０の抵抗値Ｒ３０に依存する。
【0098】
プルアップ抵抗３０の抵抗値Ｒ３０を最小の抵抗閾値ＲＴＨ１より低い値に選んだ場合（遅延時間を一切付加しない場合）は、ＩＭ＞ＩＢＩＡＳ１であり、モニタ電流検出部６５Φではモニタ時間ＴＭ中にモニタ電圧DET-CURA，DET-CURB，DET-CURCのいずれもグランド電位寄りに低くなり、判別回路７０Ａ，７０Ｂ，７０Ｃの判別出力TIME-ENA，TIME-ENB，TIME-ENCはいずれもＬレベルになる。これにより、図７Ａの場合と同様な動作となり、モニタ時間ＴＭが終了した時に、出力トランジスタ５８およびバイパストランジスタ６０の双方がオフ状態となり、パワーグッド出力ＶＰＧがＬレベルからアクティブなＨレベルに立ち上がる。
【0099】
プルアップ抵抗３０の抵抗値Ｒ３０をＲＴＨ１＜Ｒ３０＜ＲＴＨ２に選んだ場合（最短の遅延時間［Ｔｄ１］を選んだ場合）は、モニタ時間ＴＭ中に電流経路ＭＰ上を流れるモニタ電流ＩＭは、ＩＢＩＡＳ２＜ＩＭ＜ＩＢＩＡＳ１であり、モニタ電流検出部６５Φではモニタ電圧DET-CURAだけが電源電圧ＶＲＥＧ寄りに高く、他のモニタ時間DET-CURB，DET-CURCはグランド電位寄りに低くなり、判別回路７０Ａの判別出力TIME-ENAはＨレベル、判別回路７０Ｂ，７０Ｃの判別出力TIME-ENB，TIME-ENCはＬレベルになる。これにより、図７Ｂの場合と同様の動作となり、モニタ時間ＴＭが終了した時からさらに遅延時間［Ｔｄ１］が経過した時、出力トランジスタ５８およびバイパストランジスタ６０の双方がオフ状態となり、パワーグッド出力ＶＰＧがＬレベルからアクティブなＨレベルに立ち上がる。
【0100】
この場合、タイマ回路８８Φにおいては、第１段のタイマ９６Ａが設定時間Ｔｄ１の計時を終了してＨレベルを出力すると、ＡＮＤ回路９８Ａの出力がＨレベルになって、ＯＲ回路１００の出力もＨレベルになる。この後、第２段のタイマ９６Ｂおよび第３段のタイマ９６Ｃがそれぞれ設定時間Ｔｄ２，Ｔｄ３の計時を終了してＨレベルを出力しても、判別出力TIME-ENB，TIME-ENCがＬレベルであるため、ＡＮＤ回路９８Ｂ，９８Ｃの出力はＬレベルのままである。
【0101】
次に、プルアップ抵抗３０の抵抗値Ｒ３０をＲＴＨ２＜Ｒ３０＜ＲＴＨ３に選んだ場合（中間の遅延時間［Ｔｄ１＋Ｔｄ２］を選んだ場合）は、ＩＢＩＡＳ３＜ＩＭ＜ＩＢＩＡＳ２であり、モニタ電流検出部６５Φではモニタ時間ＴＭ中にモニタ電圧DET-CURA，DET-CURBは電源電圧ＶＲＥＧ寄りに高くモニタ電圧DET-CURCはグランド電位寄りに低くなり、判別回路７０Ａと判別回路７０Ｂの判別出力TIME-ENA，TIME-ENBはＨレベル、判別回路７０Ｃの判別出力TIME-ENCはＬレベルになる。これにより、基本的には図７Ｂの場合と同様の動作となり、モニタ時間ＴＭが終了した時からさらに遅延時間［Ｔｄ１＋Ｔｄ２］が経過した時、出力トランジスタ５８およびバイパストランジスタ６０の双方がオフ状態となり、パワーグッド出力ＶＰＧがＬレベル（グランドレベル）からアクティブなＨレベル（ＶＰＵ）に立ち上がる。
【0102】
この場合、タイマ回路８８Φにおいては、第１段のタイマ９６Ａが設定時間Ｔｄ１の計時を終了してＨレベルを出力しても、インバータ回路９９Ａによる判別出力TIME-ENBの反転出力がＬレベルであるため、ＡＮＤ回路９８Ａの出力はＬレベルのままである。そして、第２段のタイマ９６Ｂが設定時間Ｔｄ２の計時を終了してＨレベルを出力すると、ＡＮＤ回路９８Ｂの出力がＨレベルになって、ＯＲ回路１００の出力もＨレベルになる。
【0103】
最後に、プルアップ抵抗３０の抵抗値Ｒ３０をＲＴＨ３＜Ｒ３０に選んだ場合（最長の遅延時間［Ｔｄ１＋Ｔｄ２＋Ｔｄ１］を選んだ場合）は、ＩＭ＜ＩＢＩＡＳ３であり、モニタ電流検出部６５Φではモニタ時間ＴＭ中にモニタ電圧DET-CURA，DET-CURB，DET-CURCのいずれも電源電圧ＶＲＥＧ寄りに高くなり、判別回路７０Ａの判別出力TIME-ENA，TIME-ENB，TIME-ENCはいずれもＨレベルになる。これにより、基本的には図７Ｂの場合と同様の動作となり、モニタ時間ＴＭが終了した時からさらに遅延時間［Ｔｄ１＋Ｔｄ２＋Ｔｄ１］が経過した時に、出力トランジスタ５８およびバイパストランジスタ６０の双方がオフ状態となり、パワーグッド出力ＶＰＧがＬレベルからアクティブなＨレベルに立ち上がる。
【0104】
この場合、タイマ回路８８Φにおいては、第１段のタイマ９６Ａが設定時間Ｔｄ１の計時を終了してＨレベルを出力しても、インバータ回路９９Ａによる判別出力TIME-ENBの反転出力がＬレベルであるため、ＡＮＤ回路９８Ａの出力はＬレベルのままである。そして、第２段のタイマ９６Ｂが設定時間Ｔｄ２の計時を終了してＨレベルを出力しても、インバータ回路９９Ｂによる判別出力TIME-ENCの反転出力がＬレベルであるため、ＡＮＤ回路９８Ｂの出力はＬレベルのままである。そして、第３段のタイマ９６Ｃが設定時間Ｔｄ３の計時を終了してＨレベルを出力すると、ＡＮＤ回路９８Ｃの出力がＨレベルになって、ＯＲ回路１００の出力もＨレベルになる。
【0105】
このように、この実施形態によれば、上記第２の実施形態と同様の作用効果が得られるのに加えて、パワーグッド出力ＶＰＧをアクティブにする際に付加する遅延時間について、内蔵のタイマ回路に設定された複数個の遅延時間の中から所望の一つをプルアップ抵抗３０の抵抗値Ｒ３０に選定によって任意に選択することができる。これにより、たとえば、複数個の電源ＩＣの出力電圧を一定の時間差で順次立ち上げる場合、それら複数個の電源ＩＣより電力の供給をそれぞれ受ける複数個の負荷ＩＣの動作開始を略同時にするために、各電源ＩＣのパワーグッド回路がパワーグッド出力をアクティブ（Ｈレベル）にするタイミングに上記時間差を設けるような電子回路システムにも好適に適合することができる。
［他の実施形態又は変形例］
［他の実施形態又は変形例］
【0106】
以上、本発明の幾つかの好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【0107】
たとえば、上述した実施形態は、電源ＩＣ１２に内蔵されるパワーグッド回路５０，５０Φに係るものであった。しかしながら、本発明は、電源ＩＣ１２から独立しているパワーグッド回路にも適用可能である。
【0108】
たとえば、図１１に示す電子回路システムは、各々が独立した半導体回路装置またはＩＣとして提供されるＤＣ／ＤＣコンバータ１０２、ＬＤＯ（低ドロップリニアレギュレータ）１０４，１０６、負荷ＩＣ１０８，１１０およびパワーグッド回路５０＃を含んで構成されている。
【0109】
ＤＣ／ＤＣコンバータ１０２は、直流の入力電圧ＶＩＮを直流の電圧ＶＯＵＴ－Ｍａｉｎに変換し、変換した直流電圧ＶＯＵＴ－Ｍａｉｎを第１および第２のＬＤＯ（低ドロップリニアレギュレータ）１０４，１０６に供給する。両ＬＤＯ１０４，１０６は、入力した直流電圧ＶＯＵＴ－Ｍａｉｎを直流の電圧ＶＯＵＴ１およびＶＯＵＴ２にそれぞれ変換する。第１のＬＤＯ１０４の出力電圧ＶＯＵＴ１は第１の負荷ＩＣ１０８に供給され、第２のＬＤＯ１０６の出力電圧ＶＯＵＴ２は第２の負荷ＩＣ１１０に供給される。
【0110】
ＤＣ／ＤＣコンバータ１０２の出力端子は、抵抗３０＃を介して第２のＬＤＯ１０６のイネーブル端子（ＥＮ）にも接続されている。抵抗３０＃はプルアップ抵抗として機能し、したがってＤＣ／ＤＣコンバータ１０２の出力端子はプルアップ用の電源電圧端子として機能する。
【0111】
第１のＬＤＯ１０４の出力端子とグランド電位端子との間には、平滑コンデンサ１１２と抵抗１１４，１１６からなる電圧検出回路１１８とが並列に接続される。電圧検出回路１１８の出力ノードＮＭは、ＬＤＯ１０４のフィードバック端子ＦＢおよびパワーグッド回路５０＃のフィードバック端子ＦＢに接続される。
【0112】
パワーグッド回路５０＃は、電圧検出回路１１８を介して第１のＬＤＯ１０４の出力端子に接続され、第１のＬＤＯ１０４の出力電圧ＶＯＵＴ１を監視して、その出力電圧ＶＯＵＴ１が正常か否かを二値の論理レベルで示すパワーグッド出力ＶＰＧをパワーグッド端子ＰＧより第２のＬＤＯ（第２の半導体回路装置）１０６に与える。上記のように、パワーグッド端子ＰＧは、第２のＬＤＯ１０６のイネーブル端子ＥＮに接続されるとともに、プルアップ抵抗３０＃を介してＤＣ／ＤＣコンバータ１０２の出力端子（電源電圧端子）に接続されている。
【0113】
パワーグッド回路５０＃は、上記第１の実施形態におけるパワーグッド回路５０と同様の回路構成および機能を有するものであってよい。したがって、第１のＬＤＯ１０４の出力電圧ＶＯＵＴ１が正常範囲に入った時に、パワーグッド出力ＶＰＧが、プルアップ抵抗３０＃の抵抗値Ｒ３０＃の大きさに応じて、即時にＬレベルからアクティブなＨレベルになり、あるいは設定遅延時間ＴＤが経過してからアクティブなＨレベルに変わる。パワーグッド出力ＶＰＧがアクティブなＨレベルになると、これに応動して第２のＬＤＯ１０６がイネーブル状態になって動作し、その出力電圧ＶＯＵＴ２を負荷ＩＣ１１０に供給する。この実施形態のパワーグッド回路５０＃ないし電子回路システムにおいても、上記第１の実施形態と同様の作用効果が得られる。さらに、遅延時間の付与の有無を設定する機能を付けるうえでパッケージ端子の増設を不要とする本発明の効果は、端子数が極少ないパワーグッド回路５０＃のＩＣパッケージで得られるため、より大なる利点となる。
【0114】
なお、この実施形態のように、パワーグッド回路５０＃の監視対象の出力電圧ＶＯＵＴ１が供給される半導体回路装置（負荷ＩＣ１０８）と、パワーグッド回路５０＃よりパワーグッド出力ＶＰＧを与えられる半導体回路装置（第２のＬＤＯ１０６）とが異なっていてもよい。
【0115】
図示省略するが、この実施形態の電子回路システムにおいて、上記第２の実施形態によるパワーグッド回路５０Φを適用することも可能である。また、パワーグッド端子ＰＧに接続する電源電圧として、ＤＣ／ＤＣコンバータ１０２の出力電圧以外の電圧たとえば第１のＬＤＯ１０４の出力電圧ＶＯＵＴ１または内部電圧を用いることも可能である。
【0116】
上記実施形態のパワーグッド回路５０（５０Φ）では、パワーグッド端子ＰＧとグランド電位端子との間に出力回路を構成する出力トランジスタ５８と並列に出力電流検出回路を構成するバイパストランジスタ６０が設けられる。そして、制御回路６２（６２Φ）は、判定回路５２の判定出力CMP-FBがＬレベルであるとき（監視対象の出力電圧ＶＯＵＴが正常でないことを示しているとき）は出力トランジスタ５８をオン状態に保ち、判定回路の判定出力CMP-FBがＨレベルであるとき（出力電圧が正常であることを示しているとき）は、所定のモニタ時間ＴＭだけ出力トランジスタ５８をオフにするとともにバイパストランジスタ６０をオンにして、プルアップ抵抗３０およびバイパストランジスタ６０を流れるモニタ電流ＩＭが１つまたは複数の各電流閾値ＩＴＨｎより大きいか否かを判別回路７０（７０Ａ，７０Ｂ，７０Ｃ)に判別させ、その判別出力TIME-EN（TIME-ENA，TIME-ENB，TIME-ENC）に基づいてロジック回路７２（７２Φ）に出力トランジスタ５８およびバイパストランジスタ６０の双方をオフ状態にするタイミングを選択させるようにした。
【0117】
本発明の別の実施形態におけるパワーグッド回路として、判定回路５２の判定出力CMP-FBがＬレベルであるときは出力トランジスタ５８をオフ状態に保ち、判定回路の判定出力CMP-FBがＨレベルであるときは、所定のモニタ時間ＴＭだけ出力トランジスタ５８のオフ状態を維持したままバイパストランジスタ６０をオンにして、プルアップ抵抗３０およびバイパストランジスタ６０を流れるモニタ電流ＩＭが１つまたは複数の各電流閾値ＩＴＨｎより大きいか否かを判別回路７０（７０Ａ，７０Ｂ，７０Ｃ)に判別させ、その判別出力TIME-EN（TIME-ENA，TIME-ENB，TIME-ENC）に基づいてロジック回路７２（７２Φ）に出力トランジスタ５８をオン状態にするとともにバイパストランジスタ６０をオフ状態にするタイミングを選択させることも可能である。
【0118】
更に別の実施形態として、たとえば図１２に示すパワーグッド回路５０θのように、１個の出力トランジスタ５９に出力トランジスタ５８とバイパストランジスタ６０とを兼用させる構成も可能である。
【0119】
このパワーグッド回路５０θにおいて、出力トランジスタ５９（第３のトランジスタ）はＮＭＯＳトランジスタからなり、ドレインがパワーグッド端子ＰＧに接続され、ソースがモニタ電流検出部６５のＮＭＯＳトランジスタ６４のドレインに接続され、ゲートに与えられるロジック回路７２θからの制御信号ＶＧにしたがってオンまたはオフする出力回路と出力電流検出回路を兼ねるトランジスタである。モニタ電流検出部６５、判別回路７０および判定回路５２は上記第２の実施形態（図３）のものと同じであってよい。
【0120】
ロジック回路７２θは、判定回路５２の判定出力CMP-FBがＬレベルであるときは出力トランジスタ５９をオン状態に保ち、判定出力CMP-FBがＨレベルであるときは、判別回路７０からの判別出力TIME-ENに基づいて出力トランジスタ５９をオン状態からオフ状態に切り替えるタイミングを選択する。
【0121】
ロジック回路７２θは、上記第２の実施形態と同様に、判定出力CMP-FBがＨレベルになった直後に所定のモニタ時間ＴＭを経て判別出力TIME-ENを取り込む（読み取る）ことができる。あるいは、ロジック回路７２θは、判定出力CMP-FBがＨレベルになったときまたはそれ以前に判別出力TIME-ENを取り込む（読み取る）ことも可能であり、その場合はモニタ時間ＴＭを設ける必要がない。
【0122】
図１３に、モニタ時間ＴＭを設けないロジック回路７２θの一構成例を示す。判別回路７０からの判別出力TIME-ENは、ＤＦＦ８６のクロック端子（ＣＫ）・リセット端子ＲおよびＮＡＮＤ回路９２の一方の入力端子に与えられるとともに、インバータ回路９３を介してＯＲ回路９５の一方の入力端子に与えられる。ＮＡＮＤ回路９２の他方の入力端子にはＯＲ回路９０の出力が与えられる。ＮＡＮＤ回路９２の出力は、ＯＲ回路９５の他方の入力端子に与えられる。ＯＲ回路９５の出力は、出力トランジスタ５９のゲートに制御信号ＶＧとして与えられる。
【0123】
図１４Ａおよび図１４Ｂに、このパワーグッド回路５０θ（図１２、図１３）における作用を示す。図１４Ａは、プルアップ抵抗３０の抵抗値Ｒ３０を抵抗閾値ＲＴＨ１より低い値に選んだ場合である。図１４Ｂは、プルアップ抵抗３０の抵抗値Ｒ３０を抵抗閾値ＲＴＨ１より高い値に選んだ場合である。
【0124】
この例では、監視対象の出力電圧ＶＯＵＴが時点ｔ０で正常範囲（ＳＦＢ≧ＶＲＥＦ２）に入っている。出力電圧ＶＯＵＴが正常範囲に入る前は、ＳＦＢ＜ＶＲＥＦ２であるから、判定回路５２の判定出力CMP-FBはＬレベルに保たれている。これにより、ロジック回路７２θ内では、インバータ回路９３の出力ＸＲがＨレベルであり、ＯＲ回路９５の出力（制御信号）ＶＧがＨレベルに保たれている。このため、出力トランジスタ５９はオンしており、電流経路ＭＰ上で電流ＩＭが流れ、判別回路７０の判別出力TIME-ENは有意の論理レベルになっている。すなわち、Ｒ３０＜ＲＴＨ１の場合（図１４Ａ）は判別出力TIME-ENがＬレベルであり、Ｒ３０＞ＲＴＨ１の場合（図１４Ｂ）は判別出力TIME-ENがＨレベルである。ＤＦＦ８６は、判定出力CMP-FBが前回ＨレベルからＬレベルに変わった時にリセットされており、出力（Ｑ）および反転出力（Ｑ-）がそれぞれＬレベルおよびＨレベルになっている。これにより、ＯＲ回路９０の出力ＱＲはＨレベルであり、ＮＡＮＤ回路９２の出力ＷＲはＨレベルである。
【0125】
時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、インバータ回路９３の出力ＸＲがＨレベルからＬレベルに変わる。これと同時に、ＤＦＦ８６が判別出力TIME-ENの論理レベルを取り込む。Ｒ３０＜ＲＴＨ１の場合（図１４Ａ）は、判別出力TIME-ENがＬレベルであるから、ＤＦＦ８６の出力（Ｑ）および反転出力（Ｑ-）はそれぞれＬレベルおよびＨレベルのままであり、ＯＲ回路９０の出力ＱＲはＨレベルを保つ。これにより、ＮＡＮＤ回路９２の出力ＷＲがＨレベルからＬレベルに変わり、ＯＲ回路９５の出力（制御信号）ＶＧがそれまでのＨレベルからＬレベルに変わり、出力トランジスタ５９がそれまでのオン状態からオフ状態に変わる。そうすると、パワーグッド端子ＰＧがプルアップ抵抗３０を介して電源電圧ＶＰＵの電圧に吊り上げられ、パワーグッド出力ＶＰＧがそれまでのＬレベルからＨレベルに立ち上がる。パワーグッド端子ＰＧにコンデンサが接続されていないので、パワーグッド出力ＶＰＧはその電圧波形がなまらずに急峻に立ち上がる。
【0126】
Ｒ３０＞ＲＴＨ１の場合（図１４Ｂ）は、ＤＦＦ８６が判別出力TIME-ENの論理レベル（Ｈレベル）を取り込むと（時点ｔ０）、ＤＦＦ８６の出力（Ｑ）および反転出力（Ｑ-）がそれぞれＨレベルおよびＬレベルに変わる。ＤＦＦ８６の出力（Ｑ）がＨレベルになると、これに応動してタイマ回路８８が設定遅延時間Ｔｄの計時（カウント）を開始する。そして、タイマ回路８８が設定遅延時間Ｔｄの計時を終了して、その出力ＵＲがＬレベルからＨレベルに変わると（時点ｔ２）、ＯＲ回路９０の出力ＱＲがＬレベルからＨレベルに変わって、ＮＡＮＤ回路９２の出力ＷＲがＨレベルからＬレベルに変わる。このタイミングで、ＯＲ回路９５の出力（制御信号）ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５９がオン状態からオフ状態に変わる。そうすると、パワーグッド端子ＰＧがプルアップ抵抗３０を介して電源電圧ＶＰＵの電圧に吊り上げられ、パワーグッド出力ＶＰＧがそれまでのＬレベル（グランドレベル）からアクティブなＨレベル（ＶＰＵ）に立ち上がる。パワーグッド端子ＰＧにコンデンサが接続されていないので、遅延時間Ｔｄがいくら長くても、たとえば数１０ｍｓｅｃ以上であっても、パワーグッド出力ＶＰＧはその電圧波形がなまらずに急峻に立ち上がる。
【0127】
この実施形態のパワーグッド回路５０θ（図１２）は、上記第２の実施形態のパワーグッド回路５０（図３）を変形させたものである。上記第３の実施形態のパワーグッド回路５０Φ（図８）についても、同様の変形により、パワーグッド回路５０θに相当するものを得ることができる。
【0128】
本発明によれば、監視対象の出力電圧ＶＯＵＴが正常であるときにパワーグッド出力ＶＰＧをアクティブなＨレベルに立ち上げるタイミングについて、遅延時間を付加しない即時応答機能もしくは一定の遅延時間を付加するディレイ機能のどちらかを選ぶ設定をプルアップ抵抗３０の抵抗値Ｒ３０の選択によって行うことができる。上記第２の実施形態において、遅延時間を付加しない即時応答機能を選択するときは、プルアップ抵抗３０の抵抗値Ｒ３０を抵抗閾値ＲＴＨ１より低い値に選び、遅延時間を付加するディレイ機能を選択するときは、プルアップ抵抗３０の抵抗値Ｒ３０を抵抗閾値ＲＴＨ１より高い値に選ぶこととする決まり事は一例である。逆ロジックの決まり事も可能である。
【0129】
すなわち、即時応答機能を選択するときは、プルアップ抵抗３０の抵抗値Ｒ３０を抵抗閾値ＲＴＨ１より高い値に選び、遅延時間を付加するディレイ機能を選択するときは、プルアップ抵抗３０の抵抗値Ｒ３０を抵抗閾値ＲＴＨ１より低い値に選ぶこととする決まり事も可能である。この場合、制御回路５０は、モニタ電流ＩＭが電流閾値ＩＴＨ１より小さいとき（Ｒ３０＞ＲＴＨ１の場合）は、モニタ時間ＴＭの終了後直ちに出力トランジスタ５８およびバイパストランジスタ６０の双方をオフ状態にし、モニタ電流ＩＭが電流閾値ＩＴＨ１より大きいとき（Ｒ３０＜ＲＴＨ１の場合）は、モニタ時間ＴＭの終了後所定の遅延時間Ｔｄが経過してから出力トランジスタ５８およびバイパストランジスタ６０の双方をオフ状態にする。上記第２の実施形態に限らず、他の上記実施形態においても、プルアップ抵抗３０の抵抗値Ｒ３０の選択に関する決まり事のロジックを逆にすることができる。
【0130】
一般に、パワーグッド回路は、所与の半導体回路装置の任意の出力電圧を監視対象とし、その出力電圧の状態を二値の論理レベルで示す出力電圧監視回路の一種として提供されている。本発明は、パワーグッド回路に限定されず、監視対象の出力電圧の状態を二値の論理レベルで示す電圧監視出力を所与の半導体回路装置に与える他の出力電圧監視回路にも適用可能である。さらに、本発明は、電源ＩＣに内蔵または接続されるパワーグッド回路または出力電圧監視回路に限定されず、電源ＩＣ以外の半導体回路装置に内蔵または接続されるパワーグッド回路または出力電圧監視回路にも適用可能である。
【0131】
本発明のパワーグッド回路または出力電圧監視回路における判定回路は、監視対象の出力電圧が正常であるか否かを判定するために複数（たとえば下限および上限）の基準電圧を用いてもよい。
【符号の説明】
【0132】
１２ 電源ＩＣ
１４ 負荷ＩＣ
１６ スイッチング電源
２８ 電圧検出回路
３０，３０＃ プルアップ抵抗
５０，５０Φ，５０＃，５０θ パワーグッド回路
５２ 判定回路
５８，５９ 出力トランジスタ
６０ バイパストランジスタ
６２，６２Φ，６２θ 制御回路
６４，６６ ＮＭＯＳトランジスタ
６５ モニタ電流検出部
６８，６８Ａ，６８Ｂ，６８Ｃ 定電流源
７０，７０Ａ，７０Ｂ，７０Ｃ 判別回路
７２，７２Φ，７２θ ロジック回路
７４ ヒステリシスインバータ
８０ 遅延回路
８６ Ｄ型フリップフロップ（ＤＦＦ）
８８，８８Φ タイマ回路
１０２ ＤＣ／ＤＣコンバータ
１０４，１０６ ＬＤＯ（低ドロップリニアレギュレータ）
ＰＧ パワーグッド端子
１０８，１１０ 負荷ＩＣ
１４ 負荷ＩＣ
１６ スイッチング電源
２８ 電圧検出回路
３０，３０＃ プルアップ抵抗
５０，５０Φ，５０＃，５０θ パワーグッド回路
５２ 判定回路
５８，５９ 出力トランジスタ
６０ バイパストランジスタ
６２，６２Φ，６２θ 制御回路
６４，６６ ＮＭＯＳトランジスタ
６５ モニタ電流検出部
６８，６８Ａ，６８Ｂ，６８Ｃ 定電流源
７０，７０Ａ，７０Ｂ，７０Ｃ 判別回路
７２，７２Φ，７２θ ロジック回路
７４ ヒステリシスインバータ
８０ 遅延回路
８６ Ｄ型フリップフロップ（ＤＦＦ）
８８，８８Φ タイマ回路
１０２ ＤＣ／ＤＣコンバータ
１０４，１０６ ＬＤＯ（低ドロップリニアレギュレータ）
ＰＧ パワーグッド端子
１０８，１１０ 負荷ＩＣ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】