特許 7579373 半導体装置及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-29

(45)【発行日】2024-11-07

(54)【発明の名称】半導体装置及び方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20241030BHJP

   H01L 29/41 20060101ALI20241030BHJP

【ＦＩ】

H01L29/78 618B

H01L29/78 616U

H01L29/78 616S

H01L29/44 L

【請求項の数】 10

(21)【出願番号】P 2023032453

(22)【出願日】2023-03-03

(65)【公開番号】P2023129385

(43)【公開日】2023-09-14

【審査請求日】2023-03-03

(31)【優先権主張番号】63/268,868

(32)【優先日】2022-03-04

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/663,355

(32)【優先日】2022-05-13

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(74)【代理人】

【識別番号】100215142

【弁理士】

【氏名又は名称】大塚 徹

(72)【発明者】

【氏名】何 柏勳

【審査官】井上 弘亘

(56)【参考文献】

【文献】国際公開第２０１９／０３１０６７（ＷＯ，Ａ１）

【文献】国際公開第２０１８／０１６２６５（ＷＯ，Ａ１）

【文献】国際公開第２０２１／１９７３２１（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２９／４１

(57)【特許請求の範囲】

【請求項1】

第１の金属を含む第１の金属層と、前記第１の金属層上にある二次元接触層と、を含む第１のソース及びドレイン領域と、
前記第１の金属層の側壁に物理的に接触する隔離層であって、前記二次元接触層が前記隔離層上まで突出する前記隔離層と、
前記隔離層上にあり、側壁が前記二次元接触層の側壁に物理的に接触する二次元半導体層と、
前記二次元半導体層上にあるゲートスタックと、
を備える半導体装置。

【請求項2】

前記二次元接触層及び前記ゲートスタックに延在し、前記二次元接触層にドーピング効果を提供するドーピング層を更に備える請求項１に記載の半導体装置。

【請求項3】

前記二次元半導体層の複数の頂面は、前記二次元接触層を含まない請求項１に記載の半導体装置。

【請求項4】

前記二次元接触層は、前記第１の金属を含む請求項１に記載の半導体装置。

【請求項5】

前記二次元接触層は、前記二次元半導体層まで突出する請求項１に記載の半導体装置。

【請求項6】

第１の金属材料上にある第１の二次元接触層を含む第１のドレイン領域と、
前記第１の金属材料上にある前記第１の二次元接触層を含む第１のソース領域と、
前記第１のドレイン領域から前記第１のソース領域まで延伸し、前記第１のドレイン領域の前記第１の二次元接触層の側壁及び前記第１のソース領域の前記第１の二次元接触層の側壁に物理的に接触する第１の二次元半導体層と、
前記第１の二次元半導体層上にある第１のゲート誘電体材料と、
前記第１のゲート誘電体材料上にある第１のゲート電極材料と、
前記第１のドレイン領域、前記第１のソース領域、前記第１のゲート誘電体材料及び前記第１のゲート電極材料に延在する第１のドーピング層と、
を備える第１のトランジスタを備える半導体装置。

【請求項7】

第２の金属材料上にある第２の二次元接触層を含む第２のドレイン領域と、前記第２の金属材料上にある前記第２の二次元接触層を含む第２のソース領域と、前記第２のドレイン領域から前記第２のソース領域まで延伸し、前記第２のドレイン領域の前記第２の二次元接触層の側壁及び前記第２のソース領域の前記第２の二次元接触層の側壁に物理的に接触する第２の二次元半導体層と、前記第２の二次元半導体層上にある第２のゲート誘電体材料と、前記第２のゲート誘電体材料上にある第２のゲート電極材料と、前記第２のドレイン領域、前記第２のソース領域、前記第２のゲート誘電体材料及び前記第２のゲート電極材料に延在する第２のドーピング層と、を含み、前記第１のトランジスタに隣接する第２のトランジスタを更に備える請求項６に記載の半導体装置。

【請求項8】

前記第１のドレイン領域は、前記第２のドレイン領域に隣接し、前記第１のソース領域は、前記第２のソース領域に隣接し、且つ、前記半導体装置は、
前記第１のゲート電極材料及び前記第２のゲート電極材料に物理的に接触し電気的に接触するゲートコンタクトを更に備える請求項７に記載の半導体装置。

【請求項9】

前記第１の金属材料に物理的に接触するように、延伸して前記第１の二次元接触層を通過するソース及びドレインコンタクトを更に備える請求項６又は７に記載の半導体装置。

【請求項10】

二次元半導体層を隔離層に形成する工程と、
ゲート構造を前記二次元半導体層に形成する工程と、
前記二次元半導体層に隣接する開口を前記隔離層内に形成する工程と、
金属材料を前記開口内に堆積する工程と、
二次元接触層の側壁が前記二次元半導体層の側壁に物理的に接触し電気的に接触するように、前記二次元接触層を前記金属材料に形成する工程と、
ドーピング層を前記二次元接触層及び前記ゲート構造に堆積する工程と、
を含む半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び方法に関する。

【背景技術】

【0002】

半導体装置は、パーソナルコンピュータ、携帯電話、デジタルカメラ及び他の電子機器等の様々な電子用途に用いられる。半導体装置は、一般的に、絶縁層又は誘電体層、導電層及び半導体層の材料を半導体基材上に連続的に堆積し、リソグラフィプロセスによって各種の材料層をパターニングして、その上に回路モジュール及び素子を形成することで製造される。

【先行技術文献】

【非特許文献】

【0003】

【文献】ＫＯＮＧ， Ｄｅｓｈｅｎｇ ｅｔ ａｌ．， “Ｓｙｎｔｈｅｓｉｓ ｏｆ ＭｏＳ２ ａｎｄ ＭｏＳｅ２ Ｆｉｌｍｓ ｗｉｔｈ Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ Ｌａｙｅｒｓ．” Ｎａｎｏ Ｌｅｔｔｅｒｓ， ＡＣＳ Ｐｕｂｌｉｃａｔｉｏｎｓ， Ｍａｒｃｈ １３， ２０１３， ｐｐ．１３４１－１１３４７． ＫＯＮＧ， Ｄｅｓｈｅｎｇら、「ＭｏＳ２の合成及び垂直方向に整列された層を有するＭｏＳｅ２フィルム」、Ｎａｎｏ Ｌｅｔｔｅｒｓ、ＡＣＳ Ｐｕｂｌｉｃａｔｉｏｎｓ、２０１３年３月１３日、ｐｐ．１３４１－１１３４７。

【文献】ＬＩＮ， Ｈｕｉｈｕｉ ｅｔ ａｌ．， “Ｇｒｏｗｔｈ ｏｆ Ｅｎｖｉｒｏｎｍｅｎｔａｌｌｙ Ｓｔａｂｌｅ Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｓｅｌｅｎｉｄｅ Ｆｉｌｍｓ，” Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌｓ Ａｒｔｉｃｌｅｓ， ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０３８／ｓ４１５６３－０１９－０３２１－８， ２０１９， ｐｐ．１－７． ＬＩＮ， Ｈｕｉｈｕｉら、「環境的に安定した遷移金属セレン化物フィルムの成長」、Ｎａｔｕｒｅ Ｍａｔｅｒｉａｌｓ Ａｒｔｉｃｌｅｓ、ｈｔｔｐｓ：／／ｄｏｉ．ｏｒｇ／１０．１０３８／ｓ４１５６３－０１９－０３２１－８、２０１９、ｐｐ．１－７。

【文献】ＬＩＵ， Ｘｉａｏｃｈｉ ｅｔ ａｌ．， “Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ Ｄｅｐｅｎｄｅｎｔ ２Ｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ： Ｃｈａｌｌｅｎｇｅｓ ａｎｄ Ｐｒｏｓｐｅｃｔｓ，” Ａｄｖａｎｃｅｄ Ｍａｔｅｒｉａｌｓ Ａｐｒｉｌ ２０２２， ｐｐ．１－２５． ＬＩＵ， Ｘｉａｏｃｈｉら、「フェルミレベルピンニングに依存する２Ｄ半導体デバイス：挑戦と展望」、Ａｄｖａｎｃｅｄ Ｍａｔｅｒｉａｌｓ、２０２２年４月、ｐｐ．１－２５。

【文献】ＹＥＨ， Ｃｈａｏ－Ｈｕｉ ｅｔ ａｌ．， “Ｇｒａｐｈｅｎｅ－Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｄｉｃｈａｌｏｃｏｇｅｎｉｄｅ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎｓ ｆｏｒ Ｓｃａｌａｂｌｅ ａｎｄ Ｌｏｗ－Ｐｏｗｅｒ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ，” Ｊａｎｕａｒｙ １４， ２０２０， ｐｐ．９８５－９９２． ＹＥＨ， Ｃｈａｏ－Ｈｕｉら、「スケーラブルで低電力の相補型集積回路のためのグラフェン遷移金属ジカルコゲナイドヘテロ接合」、２０２０年１月１４日、ｐｐ．９８５－９９２。

【文献】Ｙｏｏ， Ｈ． ｅｔ ａｌ． “Ｒｅｃｅｎｔ Ａｄｖａｎｃｅｓ ｉｎ Ｅｌｅｃｔｒｉｃａｌ Ｄｏｐｉｎｇ ｏｆ ２Ｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｔｅｒｉａｌｓ： Ｍｅｔｈｏｄｓ， Ａｎａｌｙｓｅｓ， ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ，” Ｎａｎｏｍａｔｅｒｉａｌｓ， ＭＤＰＩ， Ｍａｒｃｈ ２２，２０２１， ｐｐ．１～２１． Ｙｏｏ， Ｈ．ら、「２Ｄ半導体材料の電気的ドーピングにおける最近の進歩：方法、分析及び適用」、Ｎａｎｏｍａｔｅｒｉａｌｓ、ＭＤＰＩ、２０２１年３月２２日、ｐｐ．１～２１。

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体業界では、より多くのモジュールが所定の領域に統合されるように、最小特徴サイズを持続的に縮小することで、各種の電子モジュール（例えば、トランジスタ、ダイオード、抵抗器、キャパシタ等）の集積密度を最適化しつつある。しかしながら、最小特徴サイズの縮小につれて、追加的に発生した問題を処理する必要がある。

【課題を解決するための手段】

【0005】

本開示の一態様は、第１の金属を含む第１の金属層と、第１の金属層上にある導電性二次元材料と、を含む第１のソース及びドレイン領域と、第１の金属層の側壁に物理的に接触し、導電性二次元材料がそこまで突出する隔離層と、隔離層上にあり、側壁が導電性二次元材料の側壁に物理的に接触する二次元半導体材料と、二次元半導体材料上にあるゲートスタックと、を備える半導体装置を提供する。

【0006】

本開示の別の態様は、第１の金属材料上にある第１の二次元コンタクト材料を含む第１のドレイン領域と、第１の金属材料上にある第１の二次元コンタクト材料を含む第１のソース領域と、第１のドレイン領域から第１のソース領域まで延伸し、第１のドレイン領域の第１の二次元コンタクト材料の側壁及び第１のソース領域の第１の二次元コンタクト材料の側壁に物理的に接触する第１の二次元チャネル材料と、第１の二次元チャネル材料上にある第１のゲート誘電体材料と、第１のゲート誘電体材料上にある第１のゲート電極材料と、第１のドレイン領域、第１のソース領域、第１のゲート誘電体材料及び第１のゲート電極材料に延在する第１のドーピング層と、を含む第１のトランジスタを備える半導体装置を提供する。

【0007】

本開示の更なる態様は、低次元半導体層を隔離層に形成する工程と、ゲート構造を低次元半導体層に形成する工程と、低次元半導体層に隣接する開口を隔離層内に形成する工程と、金属材料を開口内に堆積する工程と、その側壁が低次元半導体層の側壁に物理的に接触し電気的に接触するように、低次元接触層を金属材料に形成する工程と、ドーピング層を低次元接触層及びゲート構造に堆積する工程と、を含む半導体装置の製造方法を提供する。

【図面の簡単な説明】

【0008】

以下の詳細な説明に基づき、図面に合わせて読むと、本開示の態様が好ましく理解される。当業界の標準的な慣行によれば、多くの特徴は縮尺通りに描かれていないことに留意されたい。実際には、明らかに検討するために、多くの特徴のサイズは、任意に増減可能である。

【図1A-13B】幾つかの実施例によるトランジスタ装置の中間形成段階を示す上面図及び断面図である。

【図14A-14B】幾つかの実施例によるトランジスタ装置の中間形成段階を示す上面図及び断面図である。

【図15】幾つかの実施例によるトランジスタ装置の中間形成段階を示す断面図である。

【図16】幾つかの実施例によるトランジスタ装置の中間形成段階を示す断面図である。

【図17A-17B】幾つかの実施例によるｐ型トランジスタ及びｎ型トランジスタの中間形成段階を示す断面図である。

【図18A-18B】幾つかの実施例によるｐ型トランジスタ及びｎ型トランジスタの中間形成段階を示す断面図である。

【図19A-19B】幾つかの実施例によるｐ型トランジスタ及びｎ型トランジスタの中間形成段階を示す断面図である。

【図20A-20B】幾つかの実施例によるｐ型トランジスタ及びｎ型トランジスタの中間形成段階を示す断面図である。

【図21A-21B】幾つかの実施例によるｐ型トランジスタ及びｎ型トランジスタの中間形成段階を示す断面図である。

【発明を実施するための形態】

【0009】

発明の異なる特徴を実施するように、以下の開示により、多くの異なる実施例又は例示を提供する。以下に述べられるモジュール及び配置形態の特定の例は、本開示を簡略化するためのものである。これらは、勿論、単に例示に過ぎず、制限するためのものではない。例としては、第１の特徴が第２の特徴の上又は上方に形成されるという記述は、第１の特徴と第２の特徴が直接接触する実施例を含み、他の特徴が第１の特徴と第２の特徴の間に形成されて第１の特徴と第２の特徴が直接接触しない実施例をも含む。その他、本開示の各種の具体例において、素子の符号及び／又はアルファベットが繰り返される。この繰り返しは、説明を簡略化するとともに明らかにするためのものであり、様々な検討される実施例及び／又は配置の間に関係があるわけではない。

【0010】

なお、「下方（ｕｎｄｅｒｌｙｉｎｇ）」、「～の下（ｂｅｌｏｗ）」、「より低い（ｌｏｗｅｒ）」、「上方（ｏｖｅｒｌｙｉｎｇ）」、「より高い（ｕｐｐｅｒ）」等の空間相対的用語は、図面に示す部品又は特徴と他の部品又は特徴との関係を記述しやすくするためのものである。空間相対的用語は、図面に描かれた方向の他、素子の使用又は操作時における異なる方向を更に含む。装置は、他の形態で配置されてもよいが（９０度回転又は他の方向）、本開示において使用される空間相対的記述もこのように理解されてもよい。

【0011】

本明細書において検討される実施例は、本開示の態様を製造又は利用可能な具体例を提供するものであり、当業者であれば、修飾が加えられた異なる実施例が依然として包含される範囲内に保持されることを理解すべきである。様々な視図及び説明される実施例により、類似する符号は、類似する素子を記述するために用いられる。方法の実施例は、特定の順序で行われるが、他の方法の実施例は、任意の論理的順序で行われてもよい。

【0012】

幾つかの実施例において、トランジスタ装置は、二次元（ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ；２Ｄ）チャネル層を隔離層に形成することで形成される。ソース及びドレイン領域は、隔離層内に埋め込まれるとともに、二次元チャネル層に隣接するように形成される。ソース及びドレイン領域は、二次元チャネル層の側壁に電気的に接触し、ソース及びドレイン領域と二次元チャネル層との間の接触抵抗を低下させることができる。幾つかの実施例において、ソース及びドレイン領域は、金属上にある導電性接触層を含み、接触層は、二次元チャネル層の側壁に物理的に接触し電気的に接触する。幾つかの実施例において、導電性接触層は、二次元材料である。幾つかの実施例において、ドーピング層は、導電性接触層に対する二次元チャネル層のドーピングを提供するように、導電性接触層に形成される。このように、二次元チャネル層の自己整合接触を形成可能であり、それによって接触抵抗が低減される。その他、本明細書に記載の技術によれば、二次元チャネル層が破壊又は汚染されるリスクを低減することができる。

【0013】

図１Ａ、図１Ｂ、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ及び図１３Ｂは、本開示の幾つかの実施例によるトランジスタ装置の中間形成段階を示す上面図及び断面図であり、トランジスタ装置は、ｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎを含む（図１３Ａ～図１３Ｂ参照）。これらの図面における符号の数字の後にアルファベット「Ａ」又は「Ｂ」が続き、アルファベット「Ａ」により指示される各視図は、平面図（上面図）であり、アルファベット「Ｂ」により指示される各視図は、断面図である。例えば、図１Ｂは、図１Ａにおいて指示される参照断面Ｂ－Ｂ’に沿う断面図を示す。別途説明しない限り、断面図の図面は、各視図の断面から得られ、図１Ａに示す参照断面Ｂ－Ｂ’に類似する。

【0014】

図１Ａ及び図１Ｂは、それぞれ幾つかの実施例による基材１００を示す上面図及び断面図である。幾つかの実施例において、基材１００は、バルク半導体、半導体・オン・インシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ；ＳＯＩ）基材等の半導体基材であってよい。基材１００は、（例えば、ｐ型又はｎ型ドーパントで）ドーピングされてもよく、又はドーピングされなくてもよい。基材１００は、シリコンウェハ等のウェハの一部であってよい。一般的には、ＳＯＩ基材は、絶縁層に形成される半導体材料層である。例えば、絶縁層は、埋め込み酸化層（ｂｕｒｉｅｄ ｏｘｉｄｅ；ＢＯＸ）、酸化シリコン層等であってよい。絶縁層は、基材上に提供され、一般的にシリコン又はガラス基材である。多層又は勾配基材等の他の基材を使用してもよい。幾つかの実施例において、基材１００の半導体材料は、シリコン；ゲルマニウム；炭素ドーピングシリコン、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム及び／又はアンチモン化インジウムを含む化合物半導体；シリコンゲルマニウム、炭化シリコン、ガリウムヒ素リン（ＧａＡｓＰ）、アルミニウムインジウムヒ素（ＡｌＩｎＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、インジウムガリウムヒ素（ＧａＩｎＡｓ）、ガリウムインジウムリン（ＧａＩｎＰ）及び／又はガリウムインジウムヒ素リン（ＧａＩｎＡｓＰ）を含む合金半導体；又はそれらの組み合わせ等を含んでよい。基材１００は、サファイア（ｓａｐｐｈｉｒｅ）、酸化インジウムスズ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ；ＩＴＯ）等の他の材料からなってもよい。

【0015】

幾つかの実施例によれば、隔離層１０２は、基材１００に形成される。隔離層１０２は、基材１００に物理的に接触してもよく、又は物理的に接触しなくてもよい。幾つかの実施例において、他の層及び／又は装置は、隔離層１０２と基材１００との間に介在してもよい。他の層又は装置は、層間誘電体（ｉｎｔｅｒ－ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃｓ；ＩＬＤ）、金属間誘電体（ｉｎｔｅｒ－ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃｓ；ＩＭＤ）、低誘電率（ｋ）誘電体層等又はそれらの組み合わせ等の誘電体層を含んでよい。装置の他の層は、導電経路（ｃｏｎｄｕｃｔｉｖｅ ｒｏｕｔｉｎｇ）、金属線、スルーホール、再分配層、メタライズパターン等又はそれらの組み合わせ等の金属特徴を含んでよい。例えば、受動装置（キャパシタ、抵抗器、電気伝導体等）及び／又は能動装置（トランジスタ、ダイオード等）の集積回路装置は、隔離層１０２と基材１００との間に形成されてもよく、又は形成されなくてもよい。

【0016】

本開示の幾つかの実施例によれば、隔離層１０２は、窒化物（例えば、窒化シリコン）、酸化物（例えば、酸化シリコン）、他の誘電体材料［例えば、炭化シリコン、炭化酸化シリコン、窒化酸化シリコン、炭化窒化酸化シリコン、六方晶窒化ホウ素（ｈｅｘａｇｏｎａｌ ｂｏｒｏｎ ｎｉｔｒｉｄｅ；ｈＢＮ）等］又は高ｋ誘電体材料（例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ランタン等）又はアモルファス層からなる。幾つかの実施例において、隔離層１０２は、リンケイ酸ガラス（ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＰＳＧ）、ホウケイ酸ガラス（ｂｏｒｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＢＳＧ）、ホウ素ドープリンケイ酸ガラス（ｂｏｒｏｎ－ｄｏｐｅｄ ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＢＰＳＧ）、フッ素ドープケイ酸ガラス（ｆｌｕｏｒｉｎｅ－ｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＦＳＧ）等又はそれらの組み合わせからなり、又は、リンケイ酸ガラス、ホウケイ酸ガラス、ホウ素ドープリンケイ酸ガラス、フッ素ドープケイ酸ガラス等又はそれらの組み合わせを含む。隔離層１０２は、単一層構造又は複数の層を含む複合構造を有してよい。例えば、隔離層１０２は、二重層構造、三重層構造等を含んでよい。二重層構造は、酸化シリコン層及び酸化シリコン層上にある窒化シリコン層のような異なる材料からなる二層を含んでよい。層間誘電体は、スピンコート、流動化学気相成長（Ｆｌｏｗａｂｌｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＦＣＶＤ）等により形成可能である。本開示の別の幾つかの実施例によれば、層間誘電体は、プラズマ化学気相成長（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）、低圧化学気相成長（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＬＰＣＶＤ）等の堆積方法により形成される。

【0017】

隔離層１０２のプロセスは、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）プロセス、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）プロセス、プラズマ化学気相成長（ＰＥＣＶＤ）プロセス、プラズマ原子層堆積（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＡＬＤ）プロセス、流動式化学気相成長（ＦＣＶＤ）プロセス、低圧化学気相成長（ＬＰＣＶＤ）、スピンコート等を含む１つ又は複数の堆積プロセスを含んでよい。本開示の幾つかの実施例によれば、隔離層１０２は、熱酸化、化学酸化等により形成されてもよく、例えば、酸化シリコンを含む場合、基材１００は、シリコンからなるか、又はシリコンを含む。

【0018】

図１Ｂに示すように、幾つかの実施例によれば、エッチングストップ層１０３は、隔離層１０２に形成される。エッチングストップ層１０３は、上方の隔離層１０４のエッチング選択性（以下に説明）と異なる材料からなるか、又は前述した材料を含んでよい。例えば、エッチングストップ層１０３は、酸化物（例えば、酸化シリコン）、窒化物（例えば、窒化シリコン、窒化酸化シリコン、炭化酸化シリコン、炭化窒化酸化シリコン）、金属酸化物又は高ｋ誘電体材料（例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ランタン等）であってよい。他の材料である場合もある。エッチングストップ層１０３は、上記した隔離層１０２に適用される技術等の適切な技術により形成可能である。他の実施例において、エッチングストップ層１０３を形成しない。

【0019】

幾つかの実施例において、隔離層１０４は、エッチングストップ層１０３（存在すれば）に形成される。隔離層１０４は、１つ又は複数の材料層を含んでよく、下方のエッチングストップ層１０３と異なるエッチング選択性を有する。幾つかの実施例において、隔離層１０４は、１つ又は複数の上記隔離層１０２の材料を含むが、他の材料である場合もある。隔離層１０４は、上記した隔離層１０２に適用される技術等の適切な技術により形成可能である。

【0020】

同様に、図１Ｂに示すように、幾つかの実施例によれば、基材１００は、ｐ型領域１０Ｐ及びｎ型領域１０Ｎを有してよい。ｐ型領域１０Ｐは、ｐ型フィン型電界効果トランジスタ又はｐ型プレーナトランジスタ等のｐ型金属酸化膜半導体（ｐ－ｔｙｐｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＰＭＯＳ）トランジスタのようなｐ型装置を形成するために使用可能である。ｎ型領域１０Ｎは、ｎ型フィン型電界効果トランジスタ又はｎ型プレーナトランジスタ等のｎ型金属酸化膜半導体（ｎ－ｔｙｐｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＮＭＯＳ）トランジスタのようなｎ型装置を形成するために使用可能である。図１Ａ及び図１Ｂは、ｐ型領域１０Ｐがｎ型領域１０Ｎに隣接する一実施例を示す。別の幾つかの実施例において、ｐ型領域１０Ｐは、ｎ型領域１０Ｎと物理的に分離し、且つ、ｐ型領域１０Ｐとｎ型領域１０Ｎの間に任意の数の装置特徴（例えば、他の能動装置、ドーピング領域、隔離構造等）が設けられてもよい。

【0021】

図２Ａ及び図２Ｂにおいて、幾つかの実施例によれば、半導体層１０６、ゲート誘電体層１０８及びゲート電極１１０を形成する。半導体層１０６は、後で形成されるトランジスタ内におけるチャネル層又は能動層とされてよい。本開示の幾つかの実施例によれば、半導体層１０６は、二次元材料からなり、１つの単一層又は複数の単一層を含んでよい。このように、１つ又は複数の二次元材料の単一層で形成される半導体層は、ここで「二次元半導体層」とされてよい。幾つかの実施例において、半導体層１０６は、カーボンナノチューブネットワーク（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ ｎｅｔｗｏｒｋｓ）、配向カーボンナノチューブ（ａｌｉｇｎｅｄ ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）を含んでよい。カーボンナノチューブネットワーク及び配向カーボンナノチューブは、浸漬、ドロップキャスティング（ｄｒｏｐ－ｃａｓｔｉｎｇ）等の方法により形成可能である。

【0022】

幾つかの実施例において、半導体層１０６は、遷移金属ジカルコゲナイド（Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｄｉｃｈａｌｃｏｇｅｎｉｄｅｓ；ＴＭＤ）等の１つ又は複数の二次元材料を含んでよい。遷移金属ジカルコゲナイド材料は、遷移金属及びＶＩＡ族元素（例えば、酸素族元素）の化合物であってよい。遷移金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、テクネチウム（Ｔｃ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、白金（Ｐｔ）等を含んでよい。ＶＩＡ族元素は、硫黄、セレン、テルル等であってよい。例えば、半導体層１０６は、硫化モリブデン（ＭｏＳ_２）、セレン化モリブデン（ＭｏＳｅ_２）、硫化タングステン（ＷＳ_２）、セレン化タングステン（ＷＳｅ_２）、硫化レニウム（ＲｅＳ_２）等からなってよい。半導体層１０６は、硫化スズ（ＳｎＳ_２）、セレン化インジウム（ＩｎＳｅ）、フォスフォレン（ｐｈｏｓｐｈｏｒｅｎｅ）、テルレン（ｔｅｌｌｕｒｅｎｅ）、グラフェン等の他の材料を含んでもよい。遷移金属ジカルコゲナイド材料の形成は、例えば酸化モリブデン（ＭｏＯ_３）粉末及び硫黄又はセレン粉末を前駆体とし、且つ窒素ガス（Ｎ_２）をキャリアガスとして用いる化学気相成長を含んでよい。本開示の別の幾つかの実施例によれば、遷移金属ジカルコゲナイド材料を形成するために、プラズマ化学気相成長又は他の適用可能な方法を用いてもよい。本開示の幾つかの実施例によれば、半導体層１０６の厚みの範囲は、約０．３ｎｍ～約１０ｎｍであるが、他の厚みであってもよい。半導体層１０６の厚みは、半導体層１０６における単一層の数によるものである。

【0023】

しかしながら、上記プロセスは、単に説明するためのものに過ぎず、実施例を制限しようとするものではない。なお、半導体層１０６を隔離層１０４に形成又は設置する任意の適切なプロセスを利用してもよい。例えば、ＭｏＯ_３及び硫化水素（Ｈ_２Ｓ）の前駆体又はモリブデン及び硫化水素の前駆体を利用する化学気相成長プロセスを利用してもよい。幾つかの実施例において、ＭｏＳ_２ターゲットを利用する物理気相成長プロセスを使用してもよい。その他、スピンコートされたテトラチオモリブデン酸アンモニウム（（ＮＨ_４）_２ＭｏＳ_４）の解離、又は半導体層１０６を（例えば、銅、ニッケル、サファイア等）上に成長させてから、半導体層１０６を隔離層１０４に転写するプロセス等の任意の他の適切なプロセスを使用してもよい。幾つかの実施例において、半導体層１０６の遷移金属ジカルコゲナイド材料は、基材１００と分けるバルクとして形成され、その後、バルク半導体層材料の層は、除去されて隔離層１０４上に設けられてよい。半導体層１０６の形成又は設置に適切な任意の方法を使用してもよく、全てのこのような方法は、実施例の範囲内に含まれる。

【0024】

その後、ゲート誘電体層１０８は、半導体層１０６に堆積される。幾つかの実施例によれば、ゲート誘電体層１０８は、高ｋ誘電体材料［例えば、酸化ハフニウム（ＨｆＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、二酸化ジルコニウム（ＺｒＯ_２）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化エルビウム（ＥｒＯ_２）、六方晶窒化ホウ素等］を含むが、他の金属酸化物、酸化シリコン、窒化シリコン等の他の材料を使用してもよい。幾つかの実施例において、ゲート誘電体層１０８は、複数種の材料を含み、例えば、１つ又は複数の以上に挙げられた材料の組み合わせを含む。堆積方法は、原子層堆積、化学気相成長、プラズマ化学気相成長等を含んでよい。幾つかの実施例によれば、ゲート誘電体層１０８の厚みの範囲は、約０．５ｎｍ～約５０ｎｍである。他の厚みである場合もある。

【0025】

その後、導電層１１０は、ゲート誘電体層１０８に形成される。続いて、導電層１１０は、ゲート電極１１０を形成するようにパターニングされる（図４Ａ～図４Ｂ参照）。導電層１１０は、例えば、窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン等の金属含有材料、それらの組み合わせ又はそれらの多層を含んでよい。他の材料である場合もある。例えば、単一導電層１１０は図２Ａ～図２Ｂに示されているが、導電層１１０は、任意の数のシード層、任意の数のライナー層又は任意の数の仕事関数調整層を含んでもよい。導電層１１０は、物理気相成長、化学気相成長、スパッタリング堆積、電気メッキ又は他の当分野で公知の導電性材料を堆積するための技術により堆積される。導電層１１０を形成した後、導電層１１０の頂面を平坦化するように、平坦化プロセス［例えば、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ；ＣＭＰ）］を行ってよい。幾つかの実施例によれば、導電層１１０の厚みの範囲は、約１０ｎｍ～約３０ｎｍである。他の厚みである場合もある。

【0026】

図３Ａ～図３Ｂは、幾つかの実施例による導電層１１０、ゲート誘電体層１０８及び半導体層１０６のパターニングを示す。図３Ａ及び図３Ｂにおいて、幾つかの実施例によれば、パターニングマスク１１２は、導電層１１０に形成される。例えば、パターニングマスク１１２は、まずマスク材料を導電層１１０に堆積することで形成されてよい。例えば、マスク材料は、酸化物、窒化物等の材料、フォトレジスト層等、又は多層のフォトレジスト構造等であってよい。マスク材料は、適切な技術（例えば、化学気相成長、スピンコート等）により堆積されてよい。その後、マスク材料は、パターニングマスク１１２を形成するように、適切なフォトリソグラフィ及びエッチング技術によりパターニングされてよい。

【0027】

図４Ａ及び図４Ｂにおいて、幾つかの実施例によれば、パターニングマスク１１２のパターンは、導電層１１０、ゲート誘電体層１０８及び半導体層１０６に転写される。例えば、エッチングプロセスは、パターニングマスク１１２をエッチングマスクとして用いて行われてよい。エッチングプロセスは、異方性であり得る１つ又は複数の適切なウェットエッチングプロセス及び／又はドライエッチングプロセスを含んでよい。幾つかの実施例において、エッチングプロセスは、隔離層１０４をエッチングストップ層とするように、選択性を有してよい。エッチングプロセスの後、幾つかの実施例において、パターニングマスク１１２は、導電層１１０上に保留することができる。

【0028】

図４Ａ～図４Ｂに示すように、エッチングプロセスにより、ｐ型領域１０Ｐに半導体層１０６Ｐを形成し、ｎ型領域１０Ｎに半導体層１０６Ｎを形成する。半導体層１０６Ｐは、例えばｐ型領域１０Ｐにおけるｐ型トランジスタのチャネル領域を形成し、半導体層１０６Ｎは、例えばｎ型領域１０Ｎにおけるｎ型トランジスタのチャネル領域を形成する。別の幾つかの実施例において、複数の半導体層１０６Ｐ又は複数の半導体層１０６Ｎを形成してもよい。別の幾つかの実施例において、半導体層１０６Ｐ及び半導体層１０６Ｎは、半導体層１０６の単一連続領域に隣接するように形成されてもよい。

【0029】

ゲート誘電体層１０８をパターニングし、ｐ型領域１０Ｐにおける半導体層１０６Ｐ上にゲート誘電体層１０８Ｐを形成し、ｎ型領域１０Ｎにおける半導体層１０６Ｎ上にゲート誘電体層１０８Ｎを形成する。導電層１１０をパターニングし、ｐ型領域１０Ｐにおけるゲート誘電体層１０８Ｐ上にゲート電極１１０Ｐを形成し、ｎ型領域１０Ｎにおけるゲート誘電体層１０８Ｎ上にゲート電極１１０Ｎを形成する。ゲート電極１１０Ｐ及びゲート誘電体層１０８Ｐは、共同して「ｐ型ゲートスタック」又は「ｐ型ゲート構造」とされてよい。これに類似するように、ゲート電極１１０Ｎ及びゲート誘電体層１０８Ｎは、共同して「ｎ型ゲートスタック」又は「ｎ型ゲート構造」とされてよい。幾つかの実施例において、ゲートスタックは、約５ｎｍ～約１０００ｎｍの範囲内にある長さＬ１を有してよいが、他の長さである場合もある。

【0030】

図５Ａ～図８Ｂは、幾つかの実施例によるソース及びドレイン金属１１６の形成を示す。ソース及びドレイン金属１１６及び後で形成される接触層１１８（図９Ａ～図９Ｂ参照）は、半導体層１０６に接触するソース及びドレイン領域１２０を形成する（図１１Ａ～図１１Ｂ参照）。図５Ａ～図５Ｂにおいて、パターニングフォトレジスト１１４は、隔離層１０４上であってゲートスタックの周りに形成される。例えば、フォトレジスト１１４は、スピンコート等により形成されてよく、且つ、適切なフォトリソグラフィ技術によりパターニングされてよい。ソース及びドレイン金属１１６（図７Ａ～図８Ｂ参照）に対応するフォトレジスト１１４を貫通するようにパターニングすることで開口１１３を形成する。開口１１３により、隔離層１０４のゲートスタックに隣接する領域を露出させることができる。図５Ａ～図５Ｂに示すように、ゲートスタックは、パターニングマスク１１２により覆われているように保持されてよい。

【0031】

図６Ａ及び図６Ｂにおいて、幾つかの実施例によれば、フォトレジスト１１４のパターンにおける開口１１３は、延伸して隔離層１０４を通過する。エッチングプロセスでは、パターニングフォトレジスト１１４とパターニングマスク１１２を組み合わせエッチングマスクとして用いてもよい。例えば、隔離層の開口１１３により露出した部分をエッチングするように、ウェットエッチングプロセス及び／又はドライエッチングプロセスを行ってよい。エッチングプロセスは、異方性であってよい。図６Ａ～図６Ｂに示すように、エッチングプロセスは、エッチングストップ層１０３に停止してよい。エッチングプロセスにより、開口１１３を半導体層１０６に隣接する隔離層１０４に形成する。幾つかの実施例において、隔離層１０４における開口１１３は、半導体層１０６から別の半導体層１０６まで延伸してよく、例えば、ｐ型領域１０Ｐにおける２つの半導体層１０６Ｐの間に介在し、ｎ型領域１０Ｎにおける２つの半導体層１０６Ｎの間に介在し、又は、図６Ａ～図６Ｂに示すように、半導体層１０６Ｐと半導体層１０６Ｎの間に介在する。

【0032】

別の幾つかの実施例において、エッチングストップ層１０３は、存在しない。幾つかの例において、エッチングプロセスにより、パターニングフォトレジスト１１４及び／又はパターニングマスク１１２の上部部分を除去してよい。別の幾つかの実施例において、エッチングプロセスでは、隔離層１０４を完全に通過するように開口を延伸させなくてもよく、又はエッチングプロセスにより隔離層１０４の下にある他の層をエッチングしてもよい。

【0033】

図７Ａ及び図７Ｂにおいて、幾つかの実施例によれば、ソース及びドレイン金属１１６の材料を堆積する。幾つかの例において、ソース及びドレイン金属１１６は、隔離層１０４における開口１１３内であって、パターニングフォトレジスト１１４及び／又はパターニングマスク１１２の表面の一部に堆積されてよい。ソース及びドレイン金属１１６は、原子層堆積、物理気相成長、化学気相成長、スパッタリング堆積、電気メッキ（例えば、電気メッキ又は無電解メッキ）又は他の当分野で公知の導電性材料を堆積するための他の技術により形成可能である。幾つかの実施例において、導電性材料は、例えば、窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン、ニッケル、チタン、タンタル、ビスマス、スズ、アンチモン、金、白金、カドミウム、ニオブ、銅等の金属含有材料、それらの組み合わせ又はそれらの多層を含んでよい。例えば、ソース及びドレイン金属１１６は図７Ａ～図７Ｂに示されているが、ソース及びドレイン金属１１６は、一層以上の導電性材料を含んでもよい。

【0034】

ソース及びドレイン金属１１６の形成を例とし、シード層（図示せず）は、パターニングフォトレジスト１１４上、パターニングマスク１１２上及び開口１１３内に形成されてよい。幾つかの実施例において、シード層は、金属層であり、それは、単一層、又は異なる材料で形成された副層を含む複合層であってもよい。シード層は、例えば物理気相成長等により形成可能である。導電性材料は、シード層に形成される。導電性材料は、電気メッキ（例えば、電気メッキ又は無電解メッキ）等により形成可能である。

【0035】

別の幾つかの実施例において、ｐ型領域１０Ｐにおけるソース及びドレイン金属１１６の材料は、ｎ型領域１０Ｎにおけるソース及びドレイン金属１１６の材料とは異なる。例えば、領域１０Ｐ／領域１０Ｎの何れか１つにおけるソース及びドレイン金属１１６の材料は、選択的に領域１０Ｐ／領域１０Ｎの何れか１つに適する仕事関数を有するものであってよい。幾つかの実施例において、ｐ型領域１０Ｐとｎ型領域１０Ｎにおいて異なる堆積プロセスを用いてもよく、ｐ型領域１０Ｐにおける１つ又は複数の材料の堆積過程でｎ型領域がマスク（例えば、フォトレジスト）により覆われ、また、ｎ型領域１０Ｎにおける１つ又は複数の材料の堆積過程でｐ型領域がマスクにより覆われる。このように、幾つかの実施例において、より多い又は異なるフォトリソグラフィ及びパターニング工程を使用してよい。他の技術又はプロセスである場合もある。

【0036】

図８Ａ及び図８Ｂにおいて、幾つかの実施例によれば、パターニングフォトレジスト１１４及びパターニングマスク１１２は、除去される。パターニングフォトレジスト１１４及びパターニングマスク１１２は、酸素プラズマ、１つ又は複数のウェットエッチングプロセス等又はそれらの組み合わせ等の適切なアッシング又はエッチングプロセスにより除去可能である。パターニングフォトレジスト１１４及びパターニングマスク１１２を除去する際に、シード層の部分及びその上に堆積されるソース及びドレイン金属１１６をも除去する。幾つかの実施例において、パターニングフォトレジスト１１４及びパターニングマスク１１２が除去されると、シード層の任意の残りの部分も適切なエッチングプロセスにより除去可能になる。パターニングフォトレジスト１１４及びパターニングマスク１１２を除去した後、ソース及びドレイン金属１１６は、隔離層１０４における開口１１３内に保留される。このように、幾つかの例において、ソース及びドレイン金属１１６の形成は、「自己整合」堆積とされてよい。シード層及びソース及びドレイン金属１１６の残りの部分は、共同して「ソース及びドレイン金属１１６」と称されてよい。

【0037】

幾つかの実施例において、図８Ｂに示すように、ソース及びドレイン金属１１６は、半導体層１０６の底面上にあり、且つ半導体層１０６の頂面下にある。換言すれば、ソース及びドレイン金属１１６の頂面は、半導体層１０６の側壁表面に隣接する。別の幾つかの実施例において、ソース及びドレイン金属１１６の頂面は、半導体層１０６の底面下にあり、半導体層１０６の底面と略面一であり、半導体層１０６の頂面上にあり、又は半導体層１０６の頂面と略面一である。このように、ソース及びドレイン金属１１６の頂面は、隔離層１０４の頂面よりも低く、それと略面一であり、又はその上にあってよい。幾つかの実施例において、ソース及びドレイン金属１１６の厚み（例えば、頂面の垂直位置）は、ソース及びドレイン金属１１６の堆積過程における堆積パラメータを制御することで制御可能である。例えば、ソース及びドレイン金属１１６の厚みは、後で形成される接触層１１８（図９Ａ～図９Ｂ参照）が半導体層１０６に垂直方向に整列されるように制御されてよい。幾つかの実施例において、ソース及びドレイン金属１１６の厚みの範囲は、約５ｎｍ～約１００ｎｍであるが、他の厚みである場合もある。

【0038】

図９Ａ及び図９Ｂにおいて、幾つかの実施例によれば、接触層１１８は、ソース及びドレイン領域１２０を形成するように、ソース及びドレイン金属１１６に形成される。接触層１１８は、二次元半導体層１０６の側壁に物理的に接触し電気的に接触する。このように、接触層１１８は、二次元半導体層１０６の単一層の側面又は周縁面に電気的に接続される。図９Ｂに示すように、ｐ型領域１０Ｐにおけるソース及びドレイン金属１１６の各領域及びその上方の接触層１１８に、半導体層１０６Ｐの側壁に接触するソース及びドレイン領域１２０Ｐを形成し、ｎ型領域１０Ｎにおけるソース及びドレイン金属１１６の各領域及びその上方の接触層１１８に、半導体層１０６Ｎの側壁に接触するソース及びドレイン領域１２０Ｎを形成する。ソース及びドレイン領域１２０は部分的に隔離層１０４に形成されるため、幾つかの例において、半導体層１０６の「埋め込みコンタクト」又は半導体層１０６の「自己整合コンタクト」とされてよい。別の幾つかの実施例において、ｐ型領域１０Ｐ内に形成されるソース及びドレイン金属１１６は、ｎ型領域１０Ｎ内に形成されるソース及びドレイン金属１１６と異なる材料であってよく、及び／又は、ｐ型領域１０Ｐ内に形成される接触層１１８は、ｎ型領域１０Ｎ内に形成される接触層１１８と異なる材料であってよい。

【0039】

幾つかの例において、二次元半導体層１０６の側壁に接触する接触層１１８を形成することで、ソース及びドレイン領域１２０と半導体層１０６の間が、最適化された電気的接続を有することができる。例えば、幾つかの例において、金属と二次元単一層の平坦表面の間の電気的接触は、平坦界面のフェルミレベルピンニング（Ｆｅｒｍｉ－ｌｅｖｅｌ ｐｉｎｎｉｎｇ）のため、大きいショットキー抵抗（Ｓｃｈｏｔｔｋｙ ｒｅｓｉｓｔａｎｃｅ）を有することができる。フェルミレベルピンニングは、使用される特定の金属と殆ど関係がない。従って、フェルミレベルピンニングによって、金属コンタクトと二次元半導体層の平坦表面の間における接触抵抗が大きくなる場合がある。しかしながら、幾つかの例において、金属と二次元単一層の周縁面の間の界面は、フェルミレベルピンニングが小さく、又はなくてもよい。従って、金属と二次元単一層の周縁面の間の電気的接触は、小さいショットキー抵抗を有することができる。このように、二次元半導体層１０６の平坦表面（例えば、頂面）に電気的に接触する場合に比べ、二次元半導体層１０６の周縁面（例えば、側壁）に電気的に接触することによって、接触抵抗を低下させることができる。

【0040】

その他、二次元半導体層１０６の頂面に接触することではなく、前述した二次元半導体層１０６の側壁に接触するソース及びドレイン領域１２０を形成することで、ソース及びドレイン領域１２０の材料堆積過程で、二次元半導体層１０６の上部単一層に対する破壊を回避することができる。なお、前述した二次元半導体層１０６の側壁に接触するソース及びドレイン領域１２０を形成することで、フォトレジスト残留物又は他のタイプのプロセスの残留物が半導体層１０６の頂面に残るプロセスを回避する。

【0041】

図９Ａ及び図９Ｂを参照し続け、幾つかの実施例において、接触層１１８は、導電性二次元材料を含んでよく、１つ又は複数の単一層を含む。このように、接触層１１８の二次元単一層の周縁面は、半導体層１０６の二次元単一層の周縁面に物理的に接触し電気的に接触する。二次元接触層１１８の周縁面が二次元半導体層１０６に電気的に接続されることで、フェルミレベルピンニングの効果が更に低減され、且つソース及びドレイン領域１２０と半導体層１０６の間の接触抵抗がそれに応じて低減可能である。

【0042】

接触層１１８は、グラフェン、遷移金属ジカルコゲナイド等を含む１つ又は複数の導電性二次元材料を含んでよい。導電性二次元材料は、ドーピングされてもよく、又はドーピングされなくてもよい。幾つかの実施例において、接触層１１８の単一層は、低ｋドーピング層１２２でドーピングされてよく、以下、図１０Ａ～図１０Ｂを参照しながら詳細に説明する。接触層１１８の単一層は、ソース及びドレイン金属１１６に形成される。幾つかの実施例において、接触層１１８の単一層は、ソース及びドレイン金属１１６と同じ金属を含んでよい。幾つかの実施例において、ソース及びドレイン金属１１６の上部部分は、接触層１１８の単一層に含まれる。

【0043】

幾つかの実施例において、接触層１１８は、導電性の遷移金属ジカルコゲナイド材料を含む。例えば、接触層１１８は、二セレン化ニオブ（ＮｂＳｅ_２）、二硫化ニオブ（ＮｂＳ_２）、二セレン化白金（ＰｔＳｅ_２）、二硫化白金（ＰｔＳ_２）、二セレン化バナジウム（ＶＳｅ_２）、二硫化バナジウム（ＶＳ_２）等の遷移金属ジカルコゲナイド材料を含んでよい。他の材料である場合もある。幾つかの実施例において、ソース及びドレイン金属１１６の少なくとも上部部分は、接触層１１８の上方にある遷移金属を含む。例えば、ソース及びドレイン金属１１６の上部部分は、ニオブ、白金、バナジウム等を含んでよい。幾つかの実施例において、接触層１１８の遷移金属ジカルコゲナイド材料の少なくとも一部は、ＶＩＡ族元素（例えば、硫黄、セレン、テルル等）がソース及びドレイン金属１１６の上部部分と反応することで形成される。例えば、幾つかの実施例において、遷移金属ジカルコゲナイド材料は、ソース及びドレイン金属１１６の頂面を硫黄粉末又はセレン粉末に露出させることで、ソース及びドレイン金属１１６の上部部分を硫化又はセレン化させることができる。幾つかの実施例において、ＶＩＡ族元素は、約２５０℃～約７００℃のプロセス温度でソース及びドレイン金属１１６と反応するが、他のプロセス温度である場合もある。別の幾つかの実施例において、接触層１１８の遷移金属ジカルコゲナイド材料は、ソース及びドレイン金属１１６を含まずに、ソース及びドレイン金属１１６に形成されてよい。幾つかの実施例において、接触層１１８は、（例えば、実質的に）ドーピングされていない導電性遷移金属ジカルコゲナイド材料を含んでよい。別の幾つかの実施例において、化学気相成長、プラズマ化学気相成長、原子層堆積、分子線エピタキシー等の他の適切な技術又は技術の組み合わせにより、導電性遷移金属ジカルコゲナイド材料を形成してもよい。幾つかの実施例において、接触層１１８を形成した後、アニーリングプロセスを行ってよい。

【0044】

幾つかの実施例において、接触層１１８は、ドーピング遷移金属ジカルコゲナイド材料からなってよい。幾つかの例において、ドーピング遷移金属ジカルコゲナイド材料は、接触層１１８の導電性を向上させることができる。遷移金属ジカルコゲナイド材料は、上記導電性遷移金属ジカルコゲナイド材料と同様であるか、又は硫化モリブデン（ＭｏＳ_２）、セレン化モリブデン（ＭｏＳｅ_２）、硫化タングステン（ＷＳ_２）、セレン化タングステン（ＷＳｅ_２）、硫化レニウム（ＲｅＳ_２）等の異なる遷移金属ジカルコゲナイド材料であってもよい。幾つかの実施例において、ドーパント物質は、接触層１１８の形成過程に導入されてよい（例えば、ｉｎ ｓｉｔｕドーピングを利用する）。幾つかの例において、ドーパント物質は、置換ドーパントとされてよい。例えば、バナジウムの前駆体［例えば、五酸化バナジウム（Ｖ_２Ｏ_５）］は、バナジウムドーピング硫化モリブデンを含む接触層１１８を形成するように、硫化モリブデン（ＭｏＳ_２）の形成中に使用可能である。これは、１つの具体例であり、且つ他の遷移金属ジカルコゲナイド材料、ドーパント又は前駆体である場合もある。例えば、幾つかの実施例において、鉄（Ｆｅ）、ニオブ（Ｎｂ）、レニウム（Ｒｅ）、スズ（Ｓｎ）、塩素（Ｃｌ）、窒素（Ｎ）、酸素（Ｏ）等又はそれらの組み合わせ等の１つ又は複数の他のドーパント物質を使用可能である。別の幾つかの実施例において、化学気相成長、プラズマ化学気相成長、原子層堆積、分子線エピタキシー等の他の適切な技術又は技術の組み合わせにより、ドーピング遷移金属ジカルコゲナイド材料を形成してもよい。幾つかの実施例において、ドーピング遷移金属ジカルコゲナイド材料は、約２５０℃～約７００℃のプロセス温度で形成されてよいが、他のプロセス温度である場合もある。幾つかの実施例において、ドーピングされた接触層１１８を形成した後、アニーリングプロセスを行ってよい。

【0045】

幾つかの実施例において、接触層１１８のドーピングは、接触層１１８を覆う低ｋドーピング層１２２を利用し、接触層１１８の遷移金属ジカルコゲナイド材料にドーピングと類似する効果を提供することで達成可能である。図１０Ａ～図１３Ｂは、低ｋドーピング層１２２が接触層１１８に効果的なドーピングを提供するために用いられる一実施例であり、以下、詳細に説明する。低ｋドーピング層１２２は、接触層１１８に対する他のドーピング技術に追加的に用いられるか又はその代わりとされてよい。別の幾つかの実施例において、低ｋドーピング層１２２を形成せず、且つ、図２０Ａ～図２０Ｂは、低ｋドーピング層１２２を有しない実施例を示し、以下、詳細に説明する。別の幾つかの実施例において、接触層１１８は、二次元材料ではなく、例えば金属又は金属合金を含む導電性材料層である。図２１Ａ～図２１Ｂは、接触層１１８が導電性材料層である実施例を示し、以下、詳細に説明する。

【0046】

幾つかの実施例において、図９Ｂに示すように、接触層１１８の頂面は、半導体層１０６の頂面と略面一である。別の幾つかの実施例において、接触層１１８の頂面は、半導体層１０６の頂面下にある。別の幾つかの実施例において、接触層１１８の頂面は、半導体層１０６の頂面上にある。以下、図１８Ａ～図１８Ｂを参照しながら、接触層１１８の頂面が半導体層１０６の頂面下にある具体的な実施例を説明する。接触層１１８の頂面は、隔離層１０４の頂面上にあり、それと略面一であり、又はその下にあってよい。接触層１１８の頂面は、半導体層１０６の頂面上にあり、それと略面一であり、又はその下にあってよい。このように、接触層１１８と半導体層１０６の間の接触面積の高さは、半導体層１０６の高さと略同じであるか、又は半導体層１０６の高さより小さい。換言すれば、接触層１１８は、半導体層１０６の側壁を部分的に又は完全に覆うことができる。

【0047】

幾つかの実施例において、接触層１１８の厚みの範囲は、約０．４ｎｍ～約５０ｎｍであるが、他の厚みである場合もある。接触層１１８の厚みは、半導体層１０６の厚みよりも大きく、それと略同じであり、又はそれよりも小さい。例において、接触層１１８の厚みを増やすことで接触層１１８と半導体層１０６の間の接触面積を増やすことで、ソース及びドレイン領域１２０と半導体層１０６の間の接触抵抗を低下させることができる。例えば、接触層１１８に形成される単一層の数を制御することで、接触層１１８の厚みを制御することができる。幾つかの実施例において、ソース及びドレイン領域１２０の長さＬ２の範囲は、約３ｎｍ～約５００ｎｍであるが、他の長さである場合もある。

【0048】

幾つかの実施例によれば、図１０Ａ及び図１０Ｂは、低ｋドーピング層１２２をソース及びドレイン領域１２０に形成することを示す。低ｋドーピング層１２２は、ソース及びドレイン領域１２０の接触層１１８にドーピングと類似する効果を提供するように形成される。この方法における低ｋドーピング層１２２の使用は、接触層１１８の導電性質又は接触抵抗を最適化することができる。図１０Ｂに示す実施例において、低ｋドーピング層１２２Ｐは、ｐ型領域１０Ｐにおける接触層１１８及びｐ型ゲートスタック（例えば、ゲート電極１１０Ｐ及びゲート誘電体層１０８Ｐ）に形成されるが、低ｋドーピング層１２２Ｎは、ｎ型領域１０Ｎにおける接触層１１８及びｎ型ゲートスタック（例えば、ゲート電極１１０Ｎ及びゲート誘電体層１０８Ｎ）に形成される。低ｋドーピング層１２２Ｐは、下方の接触層１１８に効果的なドーピングを提供して、ｐ型接触層１１８Ｐを形成し、且つ、低ｋドーピング層１２２Ｎは、下方の接触層１１８に効果的なドーピングを提供して、ｎ型接触層１１８Ｎを形成する。

【0049】

幾つかの実施例において、低ｋドーピング層１２２Ｐは、ｐ型領域１０Ｐ内に形成されてよく、例えば、まずマスク（例えば、フォトレジスト）をｐ型領域１０Ｐ及びｎ型領域１０Ｎに形成してから、ｐ型領域１０Ｐにおける接触層１１８Ｐ及びｐ型ゲートスタックを露出させるように、マスクをパターニングする。その後、低ｋドーピング層１２２Ｐは、露出した接触層１１８Ｐ及びゲートスタックに堆積可能である。その後、マスクを除去する。続いて、他のマスク（例えば、フォトレジスト）をｐ型領域１０Ｐに形成し、ｎ型領域１０Ｎにおける接触層１１８Ｎ及びゲートスタックを露出させてよい。その後、低ｋドーピング層１２２Ｎは、露出した接触層１１８Ｎ及びｎ型ゲートスタックに堆積可能である。その後、マスクを除去する。これは、１つの具体例であり、且つ、例えば、低ｋドーピング層１２２Ｐを形成する前に、低ｋドーピング層１２２Ｎを形成するような他のプロセス工程である場合もある。図１０Ａ～図１０Ｂには、低ｋドーピング層１２２Ｐと低ｋドーピング層１２２Ｎが横方向に別体でｐ型領域１０Ｐとｎ型領域１０Ｎの間にあり、且つ接触層１１８Ｐと接触層１１８Ｎの間に接触層１１８のドーピングされていない部分を有する場合が示されている。別の幾つかの実施例において、低ｋドーピング層１２２Ｐと低ｋドーピング層１２２Ｎは、隣接してもよく、互いに物理的に接触してもよく、又は部分的に他方を覆ってもよい。別の幾つかの実施例において、低ｋドーピング層１２２は、ｎ型領域１０Ｎ内ではなく、ｐ型領域１０Ｐ内に形成されてよく、又はその逆である。

【0050】

低ｋドーピング層１２２は、任意の適切な材料からなってもよく、且つ任意の適切なプロセスにより堆積されてもよい。ｐ型領域１０Ｐにおける低ｋドーピング層１２２Ｐは、酸化モリブデン（ＭｏＯ_３）、酸化タングステン（ＷＯ_３）、五酸化バナジウム（Ｖ_２Ｏ_５）、塩化金（ＩＩＩ）（ＡｕＣｌ_３）、テトラクロロ金（ＩＩＩ）酸（ＨＡｕＣｌ_４）、２，３，５，６－テトラフルオロ－７，７’，８，８’－テトラシアノキノジメタン（２，３，５，６－Ｔｅｔｒａｆｌｕｏｒｏ－７，７，８，８－ｔｅｔｒａｃｙａｎｏｑｕｉｎｏｄｉｍｅｔｈａｎｅ；Ｆ４ＴＣＮＱ）、トリフルオロメタンスルホン酸（Ｔｒｉｆｌｕｏｒｏｍｅｔｈａｎｅｓｕｌｆｏｎｉｃ ａｃｉｄ；ＴＦＳＡ）、硝酸（ＨＮＯ_３）、二酸化窒素（ＮＯ_２）等又はそれらの組み合わせ等の１つ又は複数の材料を含んでよい。ｎ型領域１０Ｎにおける低ｋドーピング層１２２Ｎは、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化チタン、酸化アルミニウム、炭酸セシウム（Ｃｓ_２ＣＯ_３）、ポリエチレンイミン（ｐｏｌｙｅｔｈｙｌｅｎｅｉｍｉｎｅ）、ベンジルビオロゲン（ｂｅｎｚｙｌ ｖｉｏｌｏｇｅｎ）、他の酸化物材料、他の窒化物材料等又はそれらの組み合わせ等の１つ又は複数の材料を含んでよい。これらは具体例であり、別の幾つかの実施例において、低ｋドーピング層１２２Ｐ又は低ｋドーピング層１２２Ｎは、他の材料又はドーパントを含んでもよい。低ｋドーピング層１２２は、化学気相成長、物理気相成長、原子層堆積、スピンコート、蒸着等又は他の技術等の任意の適切な技術により形成可能である。幾つかの実施例において、低ｋドーピング層１２２は、約０．８ｎｍ～約１００ｎｍの範囲内にある厚みを有するように形成されてよいが、他の厚みである場合もある。

【0051】

幾つかの例において、低ｋドーピング層１２２は、下方の接触層１１８に物理的に接触する時に自発的に下方の接触層１１８に効果的なドーピングを提供する。別の幾つかの実施例において、ドーパント物質を低ｋドーピング層１２２及び／又は下方の接触層１１８に注入するように、イオン注入プロセスを行ってよい。幾つかの例において、イオン注入のパラメータは、接触層に与える破壊が限られているか又は最小であるように制御されてよい。幾つかの実施例において、低ｋドーピング層１２２及び／又はイオン注入のドーピング効果を促進又は提供するように、アニーリングを行ってよい。

【0052】

幾つかの実施例において、低ｋドーピング層１２２は、接触層１１８の頂面上、ゲート誘電体層１０８の側壁上、ゲート電極１１０の側壁及び頂面上にコンフォーマルに延在してよい。幾つかの実施例において、低ｋドーピング層１２２は、半導体層１０６の側壁に延在してよい。幾つかの例において、接触層１１８からゲート電極１１０まで延伸する低ｋドーピング層１２２のような低ｋ層の存在によって、接触層１１８とゲート電極１１０の間の寄生容量を低減することができる。この方法では、寄生容量を低減することで、装置の速度、効率及び信頼性を最適化することができる。

【0053】

図１１Ａ及び図１１Ｂは、幾つかの実施例による低ｋドーピング層１２２Ｐ及び低ｋドーピング層１２２Ｎ上への誘電体層１２４の形成を示す。誘電体層１２４は、前述した隔離層１０２又は隔離層１０４と同様な材料を含んでよく、且つ同様な技術により形成可能である。誘電体層１２４は、一層の材料又は多層の複数種の材料を含んでよい。幾つかの例において、誘電体層１２４は、層間誘電体又は金属間誘電体であってよい。幾つかの実施例において、平坦化プロセスは、形成された誘電体層１２４において行われる。

【0054】

図１２Ａ及び図１２Ｂにおいて、幾つかの実施例によれば、接触開口１２５及び接触開口１２７を形成する。接触開口１２５は、後で形成されるソース及びドレインコンタクト１２６（図１３Ａ～図１３Ｂ参照）のために、誘電体層１２４、低ｋドーピング層１２２及び接触層１１８を通過するように形成される。幾つかの実施例において、接触開口１２５は、接触層１１８を通過し、且つソース及びドレイン金属１１６を露出させるように延伸してよい。接触開口１２７は、後で形成されるゲートコンタクト１２８（図１３Ａ～図１３Ｂ参照）のために、誘電体層１２４及び低ｋドーピング層１２２を通過するように形成される。幾つかの実施例において、接触開口１２７により、ゲート電極１１０を露出させることができる。接触開口１２５及び接触開口１２７は、適切なフォトリソグラフィ及びエッチング技術により形成される。接触開口１２５及び接触開口１２７は、異なるプロセスで形成されてもよく、又は同一のプロセスで形成されてもよい。

【0055】

図１３Ａ及び図１３Ｂにおいて、幾つかの実施例によれば、ソース及びドレインコンタクト１２６は、接触開口１２５に形成され、ゲートコンタクト１２８は、接触開口１２７に形成される。幾つかの実施例において、選択的なライナー（図示せず）（例えば、拡散バリア層、接着層等）及び導電性材料は、開口１２５／開口１２７に形成される。ライナーは、チタン、窒化チタン、タンタル、窒化タンタル等を含んでよい。導電性材料は、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等又はそれらの組み合わせであってよい。誘電体層１２４の表面から余分な材料を除去するように、平坦化プロセス（例えば、化学機械研磨）を行ってよい。残りのライナー及び導電性材料で開口１２５／開口１２７にソース及びドレインコンタクト１２６及びゲートコンタクト１２８を形成する。ソース及びドレインコンタクト１２６は、ソース及びドレイン領域１２０に物理的に接続されるとともに電気的に接続される。幾つかの実施例において、ソース及びドレインコンタクト１２６は、ソース及びドレイン金属１１６の頂面及び接触層１１８の側壁表面に物理的に接触し電気的に接触してよい。ゲートコンタクト１２８は、ゲート電極１１０に物理的に接続されるとともに電気的に接続される。ソース及びドレインコンタクト１２６及びゲートコンタクト１２８は、異なるプロセスで形成されてもよく、又は同一のプロセスで形成されてもよい。同一の断面において形成される場合を示しているが、ソース及びドレインコンタクト１２６及びゲートコンタクト１２８のそれぞれは、コンタクトの短絡を回避できるように、異なる断面において形成されてもよいことを理解されたい。

【0056】

この方法では、トランジスタ装置は、低次元（ｌｏｗ－ｄｉｍｅｎｓｉｏｎａｌ）チャネル層１０６Ｐを有するｐ型トランジスタ１３０Ｐ及び低次元チャネル層１０６Ｎを有するｎ型トランジスタ１３０Ｎを含むように形成される。ｐ型トランジスタ１３０Ｐは、ｐ型領域１０Ｐに形成されてよく、ｎ型トランジスタ１３０Ｎは、ｎ型領域１０Ｎに形成されてよい。幾つかの実施例において、ｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎは、相補型金属酸化膜半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）トランジスタ装置を形成し、ｐ型トランジスタ１３０Ｐは、ＰＭＯＳ装置とされ、ｎ型トランジスタ１３０Ｎは、ＮＭＯＳ装置とされる。例えば、図１３Ａ～図１３Ｂに示す実施例において、単一のソース及びドレインコンタクト１２６は、ｐ型トランジスタ１３０Ｐのソース及びドレイン領域１２０Ｐ及びｎ型トランジスタ１３０Ｎのソース及びドレイン領域１２０Ｎに接触してよい。別の幾つかの実施例において、ｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎは、他のトランジスタと分離してもよく、又は専用のソース及びドレインコンタクト１２６を有してもよい。ｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎの具体例について、以下、図１３Ａ～図２１Ｂを参照しながら説明する。

【0057】

なお、ｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎのレイアウトは、図１３Ａに示すものと異なってもよい。非限定的な具体例として、図１４Ａ及び図１４Ｂは、図１３Ａ～図１３Ｂに示すものと類似するｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎを示すが、トランジスタ１３０Ｐ及びトランジスタ１３０Ｎは、線形レイアウトではなく、「Ｕ型」レイアウトとなるように配置される。簡潔にするために、図１４Ａ～図１４Ｂにおいて一部の符号及び特徴が省略される。図１４Ｂは、図１４Ａに示す分断断面ＡＢＣＤに沿って示され、対応する位置Ａ、Ｂ、Ｃ及びＤは、図１４Ｂにおいて参照符号とされる。他のレイアウト、配列又は配置である場合もある。

【0058】

ｐ型トランジスタ１３０Ｐ又はｎ型トランジスタ１３０Ｎは、図１Ａ～図１３Ｂに記載のものと異なるプロセス工程で形成されてよい。非限定的な具体例として、図１５は、幾つかの実施例によるｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎを示す。図１５のトランジスタ１３０Ｐ／トランジスタ１３０Ｎは、図１３Ａ～図１３Ｂに示すトランジスタ１３０Ｐ／トランジスタ１３０Ｎと類似するが、低ｋドーピング層１２２Ｐ／低ｋドーピング層１２２Ｎは、ゲート電極１１０Ｐ／ゲート電極１１０Ｎの頂面から除去される。例えば、図１１Ａ～図１１Ｂに示す誘電体層１２４を形成した後、ゲート電極１１０Ｐ／ゲート電極１１０Ｎの頂面から低ｋドーピング層１２２Ｐ／低ｋドーピング層１２２Ｎを除去するように、平坦化プロセスを行ってよく、且つ、隔離層１０４の頂面は、面一であってよい。その後、誘電体層１２９は、低ｋドーピング層１２２Ｐ／低ｋドーピング層１２２Ｎ、ゲート電極１１０Ｐ／ゲート電極１１０Ｎ及び隔離層１０４に堆積される。誘電体層１２９は、隔離層１０４と類似し、且つ類似する技術により形成可能である。幾つかの実施例において、誘電体層１２９上において平坦化プロセスを行ってよい。その後、前述したように、適切な技術によりソース及びドレインコンタクト１２６及びゲートコンタクト１２８を形成可能である。

【0059】

非限定的な具体例として、図１６は、幾つかの実施例によるｐ型トランジスタ１３０Ｐ又はｎ型トランジスタ１３０Ｎを示す。図１６のトランジスタ１３０Ｐ／トランジスタ１３０Ｎは、図１３Ａ～図１３Ｂに示すトランジスタ１３０Ｐ／トランジスタ１３０Ｎと類似するが、ソース及びドレインコンタクト１２６は、延伸して隔離層１０４を通過するとともに、ソース及びドレイン領域１２０の側壁に接触する。図１５のソース及びドレインコンタクト１２６は、図１３Ａ～図１３Ｂのソース及びドレインコンタクト１２６と類似するように形成されるが、接触開口１２５（図１２Ａ～図１２Ｂ参照）は、ソース及びドレイン金属１１６の頂面下に延在する。このように、ソース及びドレインコンタクト１２６は、ソース及びドレイン金属１１６の頂面ではなく、ソース及びドレイン金属１１６の側壁に物理的に接触し電気的に接触する。幾つかの実施例において、接触開口１２５によりエッチングストップ層１０３を露出させることができるため、ソース及びドレインコンタクト１２６は、エッチングストップ層１０３に形成される。接触開口１２５の形成は、ソース及びドレイン領域１２０のエッチング及び／又は隔離層１０４のエッチングを含んでよい。例えば、幾つかの実施例において、ソース及びドレイン領域１２０Ｐとソース及びドレイン領域１２０Ｎは、隔離層１０４の領域により分けられ、隔離層１０４は、ソース及びドレイン領域１２０Ｐ及びソース及びドレイン領域１２０Ｎの側壁が露出するように、接触開口１２５のエッチング期間中に除去される。幾つかの実施例において、選択的エッチングにより、ソース及びドレイン領域１２０の材料を選択的に除去するか又は隔離層１０４の材料を選択的に除去してよい。別の幾つかの実施例において、ソース及びドレインコンタクト１２６は、ソース及びドレイン金属１１６の側壁及び頂面に物理的に接触し電気的に接触してよい。

【0060】

図１３Ａ～図１６Ｂの実施例においてｎ型トランジスタ１３０Ｎに接続されるｐ型トランジスタ１３０Ｐを記述した場合、別の幾つかの実施例において、ｐ型トランジスタ１３０Ｐ又はｎ型トランジスタ１３０Ｎは、分離するように形成されてもよい。非限定的な具体例として、幾つかの実施例によれば、図１７Ａは、分離したｐ型トランジスタ１３０Ｐの断面図であり、図１７Ｂは、分離したｎ型トランジスタ１３０Ｎの断面図である。図１７Ａ～図１７Ｂに示すトランジスタ１３０Ｐ／トランジスタ１３０Ｎは、以上に示すもの（例えば、図１３Ａ～図１３Ｂにおけるもの）と類似し、且つ類似する技術により形成可能である。図１８Ａ～図２１Ｂは、分離したトランジスタ１３０Ｐ／トランジスタ１３０Ｎの各種の実施例を示す。図１８Ａ～図２１Ｂの実施例に記載の幾つかの特徴は、図１３Ａ～図１３Ｂ等に記載の実施例等の前記した他の実施例に適用可能である。

【0061】

図１８Ａ及び図１８Ｂは、幾つかの実施例によるｐ型トランジスタ及びｎ型トランジスタ１３０Ｎを示す断面図である。トランジスタ１３０Ｐ／トランジスタ１３０Ｎは、以上の図１７Ａ～図１７Ｂに記載のトランジスタ１３０Ｐ／トランジスタ１３０Ｎと類似するが、接触層１１８の頂面は、半導体層１０６の頂面よりも高い。例えば、接触層１１８の頂面は、ゲート誘電体層１０８の頂面よりも高いが、ゲート誘電体層１０８の頂面よりも低い。半導体層１０６の底面下から半導体層１０６の頂面上まで延伸する接触層１１８を形成することで、半導体層１０６の側壁と接触層１１８の側壁の間の接触面積を最大化することができる。その他、プロセスが変化した場合、このように接触層１１８を形成することで、半導体層１０６と接触層１１８の間における側壁の完全な接触を確保することに寄与する。

【0062】

図１９Ａ及び図１９Ｂは、幾つかの実施例によるｐ型トランジスタ及びｎ型トランジスタ１３０Ｎを示す断面図である。トランジスタ１３０Ｐ／トランジスタ１３０Ｎは、以上に図１７Ａ～図１７Ｂを参照しながら記載されたトランジスタ１３０Ｐ／トランジスタ１３０Ｎと類似するが、ゲート誘電体層１０８は、横方向に凹み、それにより、接触層１１８は、半導体層１０６の側壁の他、更に半導体層１０６の頂面に物理的に接触し電気的に接触する。ゲート誘電体層１０８の側壁は、適切なエッチング技術により、任意の適切なプロセス工程において凹んでもよい。例えば、図４Ａ～図４Ｂを参照しながら記載されたゲートスタックのパターニング過程で、ゲート誘電体層１０８は、ゲート誘電体層１０８をオーバエッチングすることで、相対異方性エッチングによりゲート誘電体層１０８をエッチングすることで、又はゲート誘電体層１０８を選択的にエッチングすることで凹む。これらは具体例であり、ゲート誘電体層１０８は、他の技術により、及び／又はトランジスタ１３０Ｐ／トランジスタ１３０Ｎの異なる製造工程で凹んでもよい。幾つかの実施例において、ゲート誘電体層１０８の側壁は、横方向の凹み可能距離が約０．１ｎｍ～約１０ｎｍの範囲内にあり、他の距離である場合もある。ゲート誘電体層１０８の凹んだ側壁は、実質的に垂直な輪郭、平坦な輪郭、凹んだ輪郭又は不規則な輪郭を有してよい。幾つかの実施例において、図１９Ａ～図１９Ｂに示すように、凹んだゲート誘電体層１０８によって、低ｋドーピング層１２２がゲート電極１１０の下に堆積可能になる。別の幾つかの実施例において、ゲート誘電体層１０８の一部は、接触層１１８の頂面に延在してよい。幾つかの例において、半導体層１０６の頂面及び側壁に同時に電気的に接触することで、接触抵抗を低減することができる。

【0063】

図２０Ａ及び図２０Ｂは、幾つかの実施例によるｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎを示す断面図である。トランジスタ１３０Ｐ／トランジスタ１３０Ｎは、図１７Ａ～図１７Ｂを参照しながら記載されたトランジスタ１３０Ｐ／トランジスタ１３０Ｎと類似するが、低ｋドーピング層１２２を形成しない。例えば、幾つかの例において、二次元接触層１１８は、十分な導電性を有し、低ｋドーピング層１２２を必要としない。これは、１つの具体例であり、低ｋドーピング層１２２は、他の要因によって省略されてもよい。幾つかの実施例において、低ｋドーピング層１２２は、ｐ型トランジスタ１３０Ｐのみにおいて省略され、又はｎ型トランジスタ１３０Ｎのみにおいて省略されてもよい。

【0064】

図２１Ａ及び図２１Ｂは、幾つかの実施例によるｐ型トランジスタ１３０Ｐ及びｎ型トランジスタ１３０Ｎを示す断面図である。トランジスタ１３０Ｐ／トランジスタ１３０Ｎは、図１７Ａ～図１７Ｂを参照しながら記載されたトランジスタ１３０Ｐ／トランジスタ１３０Ｎと類似するが、非二次元材料を含む接触層１１９で二次元材料を含む接触層１１８を置換する。接触層１１９は、半導体層１０６の側壁に物理的に接触し電気的に接触するように、高導電性材料を含んでよい。例えば、接触層１１９は、白金、白金インジウム（ＰｔＩｎ）、白金ビスマス（ＰｔＢｉ）、白金アンチモン（ＰｔＳｂ）、他の白金合金、他の金属等又はそれらの組み合わせ等の金属又は金属合金を含んでよい。幾つかの実施例において、金属又は金属合金は、半導体層１０６への最適化された電気的接続を提供するように、ドーピングされてよい。例えば、金属又は金属合金には、硫黄又はセレンがドーピングされてもよいが、他のドーパントである場合もある。別の幾つかの実施例において、接触層１１９は、グラフェン等の導電性非金属材料を含んでもよく、ドーピングされてもよく、又はドーピングされなくてもよい。ｐ型領域１０Ｐにおける接触層１１９Ｐは、ｎ型領域１０Ｎにおける接触層１１９Ｎと同じであってもよく、又は異なってもよい。接触層１１９は、任意の適切なプロセスにより堆積されてもよい。別の幾つかの実施例において、低ｋドーピング層１２２は、接触層１１９に形成されてよい。

【0065】

本開示の実施例は、優位な特徴を有する。二次元チャネル層の側面に電気的に接続される接触層を有するソース及びドレイン領域を形成することで、例えばフェルミレベルピンニングの効果を低下又は低減することができる。これは、ソース及びドレイン領域と二次元チャネルの間の接触抵抗を低減することができ、装置の性能を最適化し、装置の効率を最適化し、又は装置の電力消費を削減することができる。本明細書に記載の技術によれば、自己整合プロセスによりソース及びドレイン領域を形成することができ、装置の設計の柔軟性を最適化し、プロセスの設計の柔軟性を最適化し、又は収量を最適化することができる。本明細書に記載の技術によれば、高仕事関数のコンタクトを形成することもできる。その他、ソース及びドレイン領域を形成する際に、例えば抵抗の一時的材料を二次元チャネル材料に堆積しなくてもよく、それにより、二次元チャネルを破壊するチャンスを減らし、且つ残留物が二次元チャネルに残るチャンスを減らすことができる。これは、収量と信頼性を最適化することができる。本明細書に記載の技術では、ドーピング層を使用する等、接触層の各種のドーピング技術を利用することができる。幾つかの例において、ドーピング層を使用することで、ゲート電極とソース及びドレイン領域の間の寄生容量を低減することもでき、装置の速度と性能を最適化することができる。本明細書に記載の技術は、相補型（例えば、ＣＭＯＳ）装置の形成に用いられてもよい。

【0066】

本開示の幾つかの実施例によれば、装置は、第１の金属を含む第１の金属層と、第１の金属層上にある導電性二次元材料と、を含む第１のソース及びドレイン領域と、第１の金属層の側壁に物理的に接触し、導電性二次元材料がそこまで突出する隔離層と、隔離層上にあり、側壁が導電性二次元材料の側壁に物理的に接触する二次元半導体材料と、二次元半導体材料上にあるゲートスタックと、を備える。一実施例において、装置は、導電性二次元材料及びゲートスタックに延在し、導電性二次元材料にドーピング効果を提供するドーピング層を含む。一実施例において、ドーピング層は、酸化物を含む。一実施例において、二次元半導体材料の頂面は、導電性二次元材料を含まない。一実施例において、導電性二次元材料は、第１の金属を含む。一実施例において、第１の金属は、遷移金属である。一実施例において、二次元半導体材料は、遷移金属ジカルコゲナイドを含む。一実施例において、導電性二次元材料は、前記二次元半導体材料まで突出する。

【0067】

本開示の幾つかの実施例によれば、装置は、第１の金属材料上にある第１の二次元コンタクト材料を含む第１のドレイン領域と、第１の金属材料上にある第１の二次元コンタクト材料を含む第１のソース領域と、第１のドレイン領域から第１のソース領域まで延伸し、第１のドレイン領域の第１の二次元コンタクト材料の側壁及び第１のソース領域の第１の二次元コンタクト材料の側壁に物理的に接触する第１の二次元チャネル材料と、第１の二次元チャネル材料上にある第１のゲート誘電体材料と、第１のゲート誘電体材料上にある第１のゲート電極材料と、第１のドレイン領域、第１のソース領域、第１のゲート誘電体材料及び第１のゲート電極材料に延在する第１のドーピング層と、を含む第１のトランジスタを備える。一実施例において、装置は、第１のトランジスタに隣接し、第２の金属材料上にある第２の二次元コンタクト材料を含む第２のドレイン領域と、第２の金属材料上にある第２の二次元コンタクト材料を含む第２のソース領域と、第２のドレイン領域から第２のソース領域まで延伸し、第２のドレイン領域の第２の二次元コンタクト材料の側壁及び第２のソース領域の第２の二次元コンタクト材料の側壁に物理的に接触する第２の二次元チャネル材料と、第２の二次元チャネル材料上にある第２のゲート誘電体材料と、第２のゲート誘電体材料上にある第２のゲート電極材料と、第２のドレイン領域、第２のソース領域、第２のゲート誘電体材料及び第２のゲート電極材料に延在する第２のドーピング層と、を含む第２のトランジスタを備える。一実施例において、第１のトランジスタはｐ型であり、第２のトランジスタはｎ型である。一実施例において、第１のドレイン領域は、第２のドレイン領域に物理的に接触し電気的に接触する。一実施例において、第１の二次元チャネル材料と第２の二次元チャネル材料は、同じ材料を含む。一実施例において、第１のドレイン領域は、第２のドレイン領域に隣接し、第１のソース領域は、第２のソース領域に隣接し、且つ、装置は、第１のゲート電極材料及び第２のゲート電極材料に物理的に接触し電気的に接触するゲートコンタクトを含む。一実施例において、第１の二次元コンタクト材料は、第１の二次元チャネル材料の頂面に物理的に接触する。一実施例において、装置は、第１の金属材料に物理的に接触するように、延伸して第１の二次元コンタクト材料を通過するソース及びドレインコンタクトを備える。

【0068】

本開示の幾つかの実施例によれば、方法は、低次元半導体層を隔離層に形成する工程と、ゲート構造を低次元半導体層に形成する工程と、低次元半導体層に隣接する開口を隔離層内に形成する工程と、金属材料を開口内に堆積する工程と、その側壁が低次元半導体層の側壁に物理的に接触し電気的に接触するように、低次元接触層を金属材料に形成する工程と、ドーピング層を低次元接触層及びゲート構造に堆積する工程と、を含む。一実施例において、前記低次元接触層を形成することは、金属材料上に硫化プロセス又はセレン化プロセスを行うことを含む。一実施例において、金属材料の上部部分を消耗して低次元接触層を形成する。一実施例において、方法は、ゲート構造に物理的に接触し電気的に接触するように、延伸してドーピング層を通過するゲートコンタクトを形成することを含む。

【0069】

以上、多くの実施例の特徴を概説したため、当業者は、本開示の態様を一層理解できる。当業者であれば、本開示を基礎として前記実施例と同じ目的を実現するか及び／又は同じ利点を達成するための他のプロセスと構造を設計又は修飾できることを理解すべきである。当業者であれば、これと同等のアーキテクチャが本開示の精神と範囲から逸脱しておらず、且つ本開示の精神と範囲から逸脱することなく様々な変化、置換と修正を行えることをも理解すべきである。

【符号の説明】

【0070】

１０Ｎ トランジスタ
１０Ｐ トランジスタ
１００ 基材
１０２ 隔離層
１０３ エッチングストップ層
１０４ 隔離層
１０６、１０６Ｎ、１０６Ｐ 半導体層
１０８、１０８Ｎ、１０８Ｐ ゲート誘電体層
１１０、１１０Ｎ、１１０Ｐ ゲート電極
１１２ パターニングマスク
１１３ 開口
１１４ フォトレジスト
１１６ ソース及びドレイン金属
１１８ 接触層
１１８Ｎ、１１８Ｐ 接触層
１２０、１２０Ｎ、１２０Ｐ ソース及びドレイン領域
１２２、１２２Ｎ、１２２Ｐ 低ｋドーピング層
１２４ 誘電体層
１２５ 開口
１２６ ソース及びドレインコンタクト
１２７ 開口
１２８ ゲートコンタクト
１２９ 誘電体層
１３０Ｎ トランジスタ
１３０Ｐ トランジスタ
Ａ、Ｂ、Ｃ、Ｄ 位置
Ｂ－Ｂ’ 参照断面
Ｌ１、Ｌ２ 長さ

【図1A】

【図1B】

【図2A】

【図2B】

【図3A】

【図3B】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】

【図15】

【図16】

【図17A】

【図17B】

【図18A】

【図18B】

【図19A】

【図19B】

【図20A】

【図20B】

【図21A】

【図21B】