特許7582577 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ インテル・コーポレーションの特許一覧

特許7582577メモリデバイスへのコマンドバストレーニングの技術

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4A
4B
5
6
7
8
9
10

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】メモリデバイスへのコマンドバストレーニングの技術

(51)【国際特許分類】

G06F 12/00 20060101AFI20241106BHJP

G06F 12/04 20060101ALI20241106BHJP

G06F 11/22 20060101ALI20241106BHJP

G11C 7/10 20060101ALI20241106BHJP

【ＦＩ】

G06F12/00 564A

G06F12/04 530

G06F11/22 607G

G06F11/22 673F

G11C7/10 460

G06F12/00 597D

【請求項の数】 26

【外国語出願】

(21)【出願番号】P 2020157943

(22)【出願日】2020-09-18

(65)【公開番号】P2021093129

(43)【公開日】2021-06-17

【審査請求日】2023-09-07

(31)【優先権主張番号】16/709,798

(32)【優先日】2019-12-10

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】クリストファーピー．モザク

(72)【発明者】

【氏名】スティーブンティー．テイラー

(72)【発明者】

【氏名】アルヴィンシンチェゴ

【審査官】豊田真弓

(56)【参考文献】

【文献】特開２０１２－２０８９３６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／００４２５１９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０２９４２３６（ＵＳ，Ａ１）

【文献】特開２０１１－０９０３６１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ１２／００

Ｇ０６Ｆ１２／０４

Ｇ０６Ｆ１１／２２

Ｇ１１Ｃ７／１０

Ｇ１１Ｃ１１／４０９６

(57)【特許請求の範囲】

【請求項1】

メモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガして前記メモリデバイスのコマンド・アドレス（ＣＡ）インタフェースをトレーニングする第１コマンドを生成するためのコマンドロジックと、
前記メモリデバイスの前記ＣＡインタフェースと結合されるコマンドバスを介してＣＡパターンが出力されるようにするための入出力（Ｉ／Ｏ）トレーニング回路と
を備えるメモリコントローラであって、
前記Ｉ／Ｏトレーニング回路は、
前記メモリデバイスのＤＱインタフェースと結合されるデータバスを介して前記メモリデバイスから受信されるサンプリング済みのＣＡパターンを圧縮して、前記第１コマンドバストレーニングモードにある前記メモリデバイスに基づいて第１圧縮値を生成し、前記コマンドロジックに前記第１圧縮値を転送すること、または、
前記データバスを介して前記メモリデバイスから受信される第２圧縮値を転送することであって、前記第２圧縮値は、前記第２コマンドバストレーニングモードにある前記メモリデバイスに基づいて前記メモリデバイスで圧縮される前記サンプリング済みのＣＡパターンを表す、転送すること
を行うためのものでもある、
メモリコントローラ。

【請求項2】

前記コマンドロジックは更に、
前記第１圧縮値または前記第２圧縮値を使用して、前記コマンドバスを介して送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致しない場合に、前記メモリデバイスの前記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
請求項１に記載のメモリコントローラ。

【請求項3】

前記Ｉ／Ｏトレーニング回路は、前記コマンドバスに含まれる偶数個の信号線を介して出力される前記ＣＡパターンを生成するためのものであり、
前記第１圧縮値または前記第２圧縮値は、前記偶数個の信号線を介して送信される、前記サンプリング済みのＣＡパターンと一致する前記ＣＡパターンに基づく０の偶数パリティ値である、
請求項１または２に記載のメモリコントローラ。

【請求項4】

前記第２コマンドバストレーニングモードはコマンドアドレストレーニングモード（ＣＡＴＭ）であり、
前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、前記ＳＤＲＡＭデバイスは、前記サンプリング済みのＣＡパターンから前記０の偶数パリティ値を生成し、かつ、前記データバスを介して前記サンプリング済みのＣＡパターンに関する前記０の偶数パリティ値を示すための回路を有する、
請求項３に記載のメモリコントローラ。

【請求項5】

【請求項6】

前記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
前記Ｉ／Ｏトレーニング回路は、前記ＳＤＲＡＭデバイスから受信される前記サンプリング済みのＣＡパターンから巡回冗長検査（ＣＲＣ）値を計算して、前記第１圧縮値を生成し、前記コマンドロジックに前記ＣＲＣ値を転送するための回路を含み、
前記コマンドロジックは、
前記ＣＲＣ値を使用して、前記コマンドバスを介して送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致しないと判断された場合に、前記メモリデバイスの前記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
請求項１から５のいずれか一項に記載のメモリコントローラ。

【請求項7】

前記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
前記Ｉ／Ｏトレーニング回路は、前記ＳＤＲＡＭデバイスから受信される前記サンプリング済みのＣＡパターンから署名値を生成して、前記第１圧縮値を生成し、前記コマンドロジックに前記署名値を転送するための多入力シフトレジスタを有し、
前記コマンドロジックは、
前記署名値を使用して、前記コマンドバスを介して送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致しないと判断された場合に、前記メモリデバイスの前記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
請求項１から６のいずれか一項に記載のメモリコントローラ。

【請求項8】

前記コマンドバスを介して出力される前記ＣＡパターンは、前記第１コマンドバストレーニングモードおよび前記第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成される前記ＣＡパターンを含む、請求項１から７のいずれか一項に記載のメモリコントローラ。

【請求項9】

コマンド・アドレス（ＣＡ）インタフェースとＤＱインタフェースとを有するメモリデバイスと、
前記ＣＡインタフェースと結合されるコマンドバスと、
前記ＤＱインタフェースと結合されるデータバスと、
前記コマンドバスおよび前記データバスと結合されるメモリコントローラと
を備えるシステムであって、
前記メモリコントローラは、
前記メモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガして前記ＣＡインタフェースをトレーニングする第１コマンドを生成するためのコマンドロジックと、
前記コマンドバスを介してＣＡパターンが出力されるようにするための入出力（Ｉ／Ｏ）トレーニング回路と
を有し、
前記Ｉ／Ｏトレーニング回路は、
前記データバスを介して前記メモリデバイスから受信されるサンプリング済みのＣＡパターンを圧縮して、前記第１コマンドバストレーニングモードにある前記メモリデバイスに基づいて第１圧縮値を生成し、前記コマンドロジックに前記第１圧縮値を転送すること、または、
前記データバスを介して前記メモリデバイスから受信される第２圧縮値を転送することであって、前記第２圧縮値は、前記第２コマンドバストレーニングモードにある前記メモリデバイスに基づいて前記メモリデバイスで圧縮される前記サンプリング済みのＣＡパターンを表す、転送すること
を行うためのものでもある、
システム。

【請求項10】

【請求項11】

前記Ｉ／Ｏトレーニング回路は、前記コマンドバスに含まれる偶数個の信号線を介して出力されるＣＡパターンを生成するためのものであり、
前記第１圧縮値または前記第２圧縮値は、前記偶数個の信号線を介して送信される、前記サンプリング済みのＣＡパターンと一致する前記ＣＡパターンに基づく０の偶数パリティ値である、
請求項９または１０に記載のシステム。

【請求項12】

【請求項13】

【請求項14】

前記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
前記Ｉ／Ｏトレーニング回路は、前記ＳＤＲＡＭデバイスから受信される前記サンプリング済みのＣＡパターンから巡回冗長検査（ＣＲＣ）値を計算して、前記第１圧縮値を生成し、前記コマンドロジックに前記ＣＲＣ値を転送するための回路を含み、
前記コマンドロジックは、
前記ＣＲＣ値を使用して、前記コマンドバスを介して送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致しないと判断された場合に、前記メモリデバイスの前記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
請求項９から１３のいずれか一項に記載のシステム。

【請求項15】

前記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
前記Ｉ／Ｏトレーニング回路は、前記ＳＤＲＡＭデバイスから受信される前記サンプリング済みのＣＡパターンから署名値を生成して、前記第１圧縮値を生成し、前記コマンドロジックに前記署名値を転送するための多入力シフトレジスタを有し、
前記コマンドロジックは、
前記署名値を使用して、前記コマンドバスを介して送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致しないと判断された場合に、前記メモリデバイスの前記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
請求項９から１４のいずれか一項に記載のシステム。

【請求項16】

前記コマンドバスを介して出力される前記ＣＡパターンは、前記第１コマンドバストレーニングモードおよび前記第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成される前記ＣＡパターンを含む、請求項９から１５のいずれか一項に記載のシステム。

【請求項17】

メモリコントローラにおいて、メモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガして前記メモリデバイスのコマンド・アドレス（ＣＡ）インタフェースをトレーニングする第１コマンドを生成する段階と、
前記メモリデバイスの前記ＣＡインタフェースと結合されるコマンドバスを介してＣＡパターンが出力されるようにする段階であって、
前記メモリデバイスが前記第１コマンドバストレーニングモードまたは前記第２コマンドバストレーニングモードのどちらにあるようにトリガされたかに応じて、
前記第１コマンドバストレーニングモードにある前記メモリデバイスに基づいて前記メモリデバイスのＤＱインタフェースと結合されるデータバスを介して前記メモリデバイスからサンプリング済みのＣＡパターンを受信し、受信される前記サンプリング済みのＣＡパターンを圧縮して第１圧縮値を生成する段階、または、
前記データバスを介して前記メモリデバイスから受信される第２圧縮値を受信する段階であって、前記第２圧縮値は、前記第２コマンドバストレーニングモードにある前記メモリデバイスに基づいて前記メモリデバイスで圧縮される前記サンプリング済みのＣＡパターンを表す、段階、
を含む段階と、
前記第１圧縮値または前記第２圧縮値を使用して、前記コマンドバスを介して送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致するかどうかを判断する段階と、
送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致しない場合に、前記メモリデバイスの前記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する段階と
を備える方法。

【請求項18】

前記コマンドバスに含まれる偶数個の信号線を介して出力される前記ＣＡパターンを生成する段階
を備え、
前記第１圧縮値または前記第２圧縮値は、前記偶数個の信号線を介して送信される、前記サンプリング済みのＣＡパターンと一致しない前記ＣＡパターンに基づく１の奇数パリティ値である、
請求項１７に記載の方法。

【請求項19】

前記第２コマンドバストレーニングモードはコマンドアドレストレーニングモード（ＣＡＴＭ）であり、
前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、前記ＳＤＲＡＭデバイスは、前記サンプリング済みのＣＡパターンから前記１の奇数パリティ値を生成し、かつ、前記データバスを介して前記サンプリング済みのＣＡパターンに関する前記１の奇数パリティ値を示すための回路を有する、
請求項１８に記載の方法。

【請求項20】

前記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、前記方法は、
前記メモリコントローラにおける１または複数の排他的ＯＲ（ＸＯＲ）ゲートを使用して、前記ＳＤＲＡＭデバイスから受信される前記サンプリング済みのＣＡパターンから前記１の奇数パリティ値を生成する段階
を更に備える
請求項１８または１９に記載の方法。

【請求項21】

前記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、前記方法は、
前記ＳＤＲＡＭデバイスから受信される前記サンプリング済みのＣＡパターンから巡回冗長検査（ＣＲＣ）値を計算して、前記第１圧縮値を生成する段階と、
前記ＣＲＣ値を使用して、前記コマンドバスを介して送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致するかどうかを判断する段階と
を更に備える、請求項１７から２０のいずれか一項に記載の方法。

【請求項22】

前記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、前記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、前記方法は、
前記ＳＤＲＡＭデバイスから受信される前記サンプリング済みのＣＡパターンから署名値を生成して、前記第１圧縮値を生成する段階、および
前記署名値を使用して、前記コマンドバスを介して送信される前記ＣＡパターンが前記サンプリング済みのＣＡパターンと一致するかどうかを判断する段階
を更に備える、請求項１７から２１のいずれか一項に記載の方法。

【請求項23】

前記コマンドバスを介して出力される前記ＣＡパターンは、前記第１コマンドバストレーニングモードおよび前記第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成される前記ＣＡパターンを含む、請求項１７から２２のいずれか一項に記載の方法。

【請求項24】

請求項１７から２３のいずれか一項に記載の方法をシステムに実行させるためのプログラム。

【請求項25】

請求項１７から２３のいずれか一項に記載の方法を実行するための手段を備える装置。

【請求項26】

請求項２４に記載のプログラムが記憶された機械可読記録媒体。

【発明の詳細な説明】

【技術分野】

【0001】

説明は概してメモリデバイスへのコマンドバストレーニングの技術に関連している。

【背景技術】

【0002】

メモリサブシステムプロセスの標準化によって、異なるデバイス製造業者間での相互運用が可能になり得る。標準化によって、所定のガイドラインに従って機能する様々なアーキテクチャ設計および様々な処理技術を備えたデバイスを構築することができる。メモリデバイスは、メモリコントローラからコマンドバス経由でコマンドを受信し、コマンドバスは、目標水準をデバイス間のシグナリングが確実に満たすように従来からトレーニングされている。トレーニングは、信号線上のシグナリングの精度が最も高くなる設定を決定するための様々なＩ／Ｏ（入出力）インタフェースパラメータの反復テストを指すことができる。信号精度の一般用語は、信号アイの中央または中心を見つけることである。メモリ技術は、最適な性能を得るために、コマンドバスタイミングおよび電圧サンプリングポイントを信号アイの中央または中心にあるようにトレーニングする必要がある。

【図面の簡単な説明】

【0003】

【図1】例示的なシステムを示す。

【0004】

【図2】例示的な第２システムを示す。

【0005】

【図3】例示的な第３システムを示す。

【0006】

【図4A】例示的な第１タイミングダイアグラムを示す。

【図4B】例示的な第１タイミングダイアグラムを示す。

【0007】

【図5】例示的な第１の表を示す。

【0008】

【図6】例示的な第２タイミングダイアグラムを示す。

【0009】

【図7】例示的な第２の表を示す。

【0010】

【図8】例示的な論理フローを示す。

【0011】

【図9】例示的な第４システムを示す。

【0012】

【図10】例示的なデバイスを示す。

【発明を実施するための形態】

【0013】

メモリコントローラと１または複数のメモリデバイスとの間で信号が送受信される方法のばらつきは、メモリデバイスの設計の違い、並びに、メモリデバイスの形状の減少、パッケージサイズの縮小、チャネル帯域幅の増加、およびシグナリング周波数の増加により生じ得る。故に、メモリチャネルのレイアウトに大きなばらつきがあると、メモリデバイスがコマンドバストレーニングなくデフォルト状態で動作することをメモリデバイスのサプライヤが保証する可能性は低い。コマンドバストレーニングは、コマンドバスが、サイドバンド通信チャネルを持たない可能性があるメモリデバイスと通信する唯一の方法であるかもしれないという因果関係の分からない問題であることから、特に複雑である。しかし、その同じコマンドバスには適切なセンタリングが必要である。コマンドバス上のエラーによってメモリデバイスがハングアップまたはロックアップする可能性があることから、（例えば、複雑なクロストーク状況または干渉状況に対処すべく、）標準化されたトレーニングモード以外でコマンドバストレーニングの完了を試みることも困難である。メモリデバイスがハングアップまたはロックアップすると、リセットのフローまたはプロセスが長引き高くつく可能性がある。

【0014】

本明細書に記載するように、メモリデバイスへの言及は様々なメモリタイプに適用され得る。メモリデバイスは揮発性メモリ技術を指すことがある。揮発性メモリは、デバイスへの電力が遮断された場合に状態（ひいてはそこに記憶されるデータ）が不確定になるメモリである。不揮発性メモリは、デバイスへの電力が遮断された場合でも状態が確定しているメモリを指す。動的揮発性メモリでは、デバイスに記憶されるデータをリフレッシュして状態を維持する必要がある。動的揮発性メモリの一例には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、またはシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などの何らかの変形形態がある。本明細書に記載のメモリサブシステムは、ＤＤＲ３（ダブルデータレートバージョン３、ＪＥＳＤ７９－３、２００７年６月２７日にＪＥＤＥＣ（電子機器技術評議会）により最初に公開）、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＳＤ７９－４、２０１２年９月にＪＥＤＥＣにより最初に公開）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ、２０１３年８月にＪＥＤＥＣにより最初に公開）、ＬＰＤＤＲ４（低電力ＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣにより最初に公開）、ＷＩＯ２（登録商標）（ワイドＩ／Ｏ２（ＷＩＤＥＩＯ２）、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣにより最初に公開）、ＨＢＭ（高帯域幅メモリＤＲＡＭ、ＪＥＳＤ２３５、２０１３年１０月にＪＥＤＥＣにより最初に公開）、ＬＰＤＤＲ５（２０１９年２月にＪＥＤＥＣにより最初に公開）、ＨＢＭ２（（ＨＢＭバージョン２）、２０１８年１２月にＪＥＤＥＣにより最初に公開）、もしくはＤＤＲ５（ＤＤＲバージョン５、現在ＪＥＤＥＣで議論中）など、またはメモリ技術の組み合わせ、および係る仕様の派生物または拡張に基づく技術といった複数のメモリ技術またはメモリ規格と互換性があり得る。

【0015】

ＬＰＤＤＲ４またはＬＰＤＤＲ５の規格または仕様に従って動作するように設計されるＤＲＡＭメモリデバイスは、チップ選択（ＣＳ）信号がトグルされたときにコマンドバスを介して受信されるコマンド／アドレス（ＣＡ）値をサンプリングし、かつ、データバス上のサンプリング済みのＣＡ値をメモリコントローラに返すコマンドバストレーニング（ＣＢＴ）モードを有し得る。受信側のメモリコントローラは、このフィードバックを使用して、コマンドバスの電圧基準（ＶｒｅｆＣＡ）（例えばＬＰＤＤＲ５モードレジスタ（ＭＲ）ＭＲ１２．ＯＰ［６：０］）を調整してよい。受信側のメモリコントローラは、このフィードバックを使用して、通常は位相補間回路でコマンドバスとクロック（ＣＬＫ）との間の相対的なタイミングを調整してもよいし、送信機または受信機の等化技術などのより高いコマンドバス周波数と関連付けられる高度なシグナリング技術を調整してもよい。ＣＢＴモードによってＬＰＤＤＲ４またはＬＰＤＤＲ５のコマンドバスのトレーニングが可能になるが、これは、通常ファームウェア／ソフトウェアを通じて実行する必要がある時間のかかるプロセスである。例えば、これらのＬＰＤＤＲ４／ＬＰＤＤＲ５ＣＢＴモードでは、ＣＡパターンをプログラムし、コマンドバスを介してＤＲＡＭにＣＡパターンを送信し、データバスに返されるサンプリング済みの値を読み取り、正誤に関するファームウェア／ソフトウェアチェックを行うために、ファームウェア／ソフトウェアが必要になることがある。これらの段階の各々がファームウェアにより調整されることから、いくつかの例では、コマンドバストレーニングが数マイクロ秒につき１つのサンプルしか取得できない。数マイクロ秒につき１つのサンプルというレートでは、許容期間内にテストできるＣＡパターンの数が大幅に限定され得る。また、ＬＰＤＤＲ４またはＬＰＤＤＲ５のＤＲＡＭメモリデバイスの通常動作で１ナノ秒につき複数のサンプルを収集／観察する機会を提供できるとすると、この制限されたサンプリングレートはコマンドバストレーニングの質に悪影響を及ぼす可能性がある。故に、ＬＰＤＤＲ４／ＬＰＤＤＲ５ＣＢＴモードがメモリコントローラのファームウェア／ソフトウェアを通じて実行されると、ＣＡパターンの正誤を観察するために数千の潜在的なサンプリングポイントが失われる可能性がある。

【0016】

提案されたＤＤＲ５仕様に従って動作するように設計されるＤＲＡＭメモリデバイスは、コマンドアドレストレーニングモード（ＣＡＴＭ）と呼ばれるコマンドバストレーニングモードをサポートする。ＣＡＴＭは、ＣＳがトグルしたときにＣＡ値をサンプリングし、これらのタイプのＤＤＲ５メモリデバイスのデータバスに結果を返す。ただし、ＤＤＲ５メモリデバイスは、実際のサンプリング済みのＣＡ値を返す代わりに、サンプリング済みのＣＡ値のパリティだけを返す内部回路を含む。メモリコントローラのロジックは、データバスがメモリデバイスによりハイ（エラーがあることを示すパリティ値）またはロー（エラーがないことを示すパリティ値）に駆動されているかどうかをチェックするだけでよいので、ＣＡＴＭによってＣＡパターンのエラーチェックは大幅に簡略化される。結果として、ＤＤＲ５メモリデバイスのコマンドバストレーニング用に配置されるメモリコントローラのロジックは、コマンドバス経由で伝送されるＣＡパターンを、データバスを介して返される、メモリデバイスサンプリング済みのＣＡパターンと比較する必要がなくなる。

【0017】

ＣＡＴＭ中のＤＤＲ５メモリデバイスにおけるロジックによるＣＡパターンのパリティチェックが簡略化されると、それぞれのコマンドバストレーニングモード中のＬＰＤＤＲ４およびＬＰＤＤＲ５のメモリデバイスと比較して、ファームウェアが行う必要のある調整作業の大部分が取り除かれる。ただし、ＬＰＤＤＲ４およびＬＰＤＤＲ５のメモリデバイスには、ＣＡＴＭと同様のコマンドバストレーニングモードを実装するための内部回路およびロジックがない。従って、コマンドバスをトレーニングする時間を短縮してコマンドバストレーニングの質を上げるために、ＬＰＤＤＲ４またはＬＰＤＤＲ５のメモリデバイスにコマンドバストレーニングモードを実装するメモリコントローラにおいてファームウェアの調整作業を最小限に抑える技術が必要である。

【0018】

図１は例示的なシステム１００を示す。いくつかの例では、図１に示すように、システム１００は、コンピューティングデバイス内にプロセッサとメモリサブシステムの要素とを含む。プロセッサ１１０は、オペレーティングシステム（ＯＳ）およびアプリケーションを実行し得るコンピューティングプラットフォームの処理装置を表し、処理装置は総じてメモリサブシステムのホストまたはユーザと呼ばれ得る。ＯＳおよびアプリケーションは、メモリアクセスにつながる動作を実行する。プロセッサ１１０は、１または複数の別個のプロセッサを含むことができる。各別個のプロセッサは、単一の処理装置、マルチコア処理装置、またはこれらの組み合わせを含んでよい。処理装置は、中央処理装置（ＣＰＵ）などのプライマリプロセッサ、グラフィックス処理装置（ＧＰＵ）などの周辺プロセッサ、またはこれらの組み合わせであってよい。メモリアクセスは、ネットワークコントローラまたはハードディスクコントローラなどのデバイスにより開始されてもよい。係るデバイスは、いくつかのシステム内のプロセッサと統合されてもよいし、バス（例えばＰＣＩエクスプレスバス）を介してプロセッサに取り付けられてもよいし、これらの組み合わせであってもよい。システム１００は、システムオンチップ（ＳＯＣ）として実装されてもよいし、スタンドアロンコンポーネントで実装されてもよい。

【0019】

メモリデバイスへの言及は様々なメモリタイプに適用されてよい。メモリデバイスは、ＤＲＡＭなどの揮発性メモリ技術を指すことが多い。揮発性メモリに加えてまたは代替的に、いくつかの例において、メモリデバイスへの言及は、デバイスへの電力が遮断された場合でも状態が確定している不揮発性メモリデバイスを指すことができる。一例では、不揮発性メモリデバイスは、ＮＡＮＤ技術またはＮＯＲ技術などのブロックアドレス指定可能なメモリデバイスである。メモリデバイスは、以下に限定されるわけではないが、カルコゲナイド相変化材料（例えばカルコゲナイドガラス）を含む３次元（３－Ｄ）クロスポイントメモリ構造（以下、「３－Ｄクロスポイントメモリ」と呼ぶ）を有するバイトアドレス指定可能またはブロックアドレス指定可能なタイプの不揮発性メモリを含んでもよい。不揮発性タイプのメモリは、以下に限定されるわけではないが、多閾値レベルのＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、単一またはマルチレベルの相変化メモリ（ＰＣＭ）、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、反強誘電体メモリ、金属酸化物系、酸素欠陥系、および導電性ブリッジランダムアクセスメモリ（ＣＢ－ＲＡＭ）を含む抵抗メモリ、スピントロニック磁気接合メモリ、磁気トンネル接合（ＭＴＪ）メモリ、磁壁（ＤＷ）スピン軌道トランスファ（ＳＯＴ）メモリ、サイリスタベースのメモリ、メモリスタ技術を内蔵した磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファトルクＭＲＡＭ（ＳＴＴ－ＭＲＡＭ）、または上記のいずれかの組み合わせなどの他のタイプのバイトアドレス指定可能またはブロックアドレス指定可能な不揮発性メモリを含んでもよい。

【0020】

本明細書での「ＲＡＭ」または「ＲＡＭデバイス」に関する説明は、揮発性であるか不揮発性であるかにかかわらず、ランダムアクセスを可能にする任意のメモリデバイスに適用され得る。「ＤＲＡＭ」、「ＳＤＲＡＭ」、「ＤＲＡＭデバイス」、または「ＳＤＲＡＭデバイス」に関する説明は、揮発性ランダムアクセスメモリデバイスを指すことがある。メモリデバイス、ＳＤＲＡＭ、またはＤＲＡＭは、ダイ自体、１または複数のダイを含むパッケージメモリ製品、またはその両方を指すことがある。いくつかの例では、リフレッシュを必要とする揮発性メモリを備えたシステムが、少なくとも何らかの不揮発性メモリを含んでもよい。

【0021】

メモリコントローラ１２０は、図１に示すように、システム１００の１または複数のメモリコントローラ回路またはメモリデバイスを表してよい。また、メモリコントローラ１２０は、プロセッサ１１０による動作の実行に応答してメモリアクセスコマンドを生成するロジックおよび／または機能を含んでよい。いくつかの例において、メモリコントローラ１２０は１または複数のメモリデバイス１４０にアクセスしてよい。これらの例の場合、メモリデバイス１４０は、上記のいずれかに係るＳＤＲＡＭデバイスであってよい。メモリデバイス１４０は、様々なチャネルを通じて編成および管理されてよく、これらのチャネルは、バスおよび信号線を介して複数のメモリデバイスに並列に結合してよい。各チャネルは独立して動作可能であってよい。故に、別個のチャネルが独立してアクセスおよび制御されてよく、タイミング、データ転送、コマンドおよびアドレス交換、並びに他の動作がチャネルごとに別個のものであってよい。結合は、電気的結合、通信的結合、物理的結合、またはこれらの組み合わせを指すことがある。物理的結合は直接的接触を含んでよい。電気的結合は例えば、コンポーネント間の電気的な流れを可能にするか、またはコンポーネント間のシグナリングを可能にするか、またはその両方を可能にするインタフェースまたは相互接続を含む。通信的結合は例えば、コンポーネントがデータを交換できるようにする、有線接続または無線絶族を含む接続を含む。

【0022】

いくつかの例によれば、チャネルごとの設定は、別個のモードレジスタまたは他のレジスタ設定により制御される。これらの例の場合、システム１００は、単一のメモリコントローラにより管理される複数のチャネルを有するように、または単一チャネル上に複数のメモリコントローラを有するように構成され得るが、メモリコントローラ１２０は別個のメモリチャネルを管理してよい。一例において、メモリコントローラ１２０は、プロセッサ１１０と同じダイ上に実装されるか、または同じパッケージ空間に実装される、メモリコントローラ１２０のロジックおよび／または機能のような、プロセッサ１１０の部分である

【0023】

メモリコントローラ１２０は、上記のメモリチャネルなどのメモリバスに結合するＩ／Ｏインタフェース回路１２２を含む。Ｉ／Ｏインタフェース回路１２２（およびメモリデバイス１４０のＩ／Ｏインタフェース回路１４２）は、ピン、パッド、コネクタ、信号線、トレース、またはワイヤ、またはデバイスを接続する他のハードウェア、またはこれらの組み合わせを含んでよい。Ｉ／Ｏインタフェース回路１２２はハードウェアインタフェースを含んでよい。図１に示すように、Ｉ／Ｏインタフェース回路１２２は、少なくとも信号線用のドライバ／トランシーバを含む。一般に、集積回路インタフェース内のワイヤは、パッド、ピン、またはコネクタと結合して、デバイス間の信号線またはトレースまたは他のワイヤをインタフェース接続する。Ｉ／Ｏインタフェース回路１２２は、メモリコントローラ１２０とメモリデバイス１４０との間で信号線上の信号を交換するためのドライバ、受信機、トランシーバ、または終端、または他の回路もしくは回路の組み合わせを含むことができる。信号の交換は送信または受信のうちの少なくとも一方を含む。Ｉ／Ｏインタフェース回路１２２をメモリコントローラ１２０からメモリデバイス１４０のＩ／Ｏインタフェース回路１４２に結合するものとして示されているが、メモリデバイス１４０の群が並列にアクセスされるシステム１００の実装では、複数のメモリデバイスがメモリコントローラ１２０の同じインタフェースへのＩ／Ｏインタフェース回路を含み得ることが解るだろう。１または複数のメモリモジュール１７０を含むシステム１００の実装において、Ｉ／Ｏインタフェース回路１４２は、メモリデバイス１４０用のインタフェースハードウェアに加えて、メモリモジュール１７０のインタフェースハードウェアを含んでよい。他のメモリコントローラ１２０は、メモリデバイス１４０の１または複数のメモリデバイスへの複数の別個のインタフェースを含んでよい。

【0024】

いくつかの例において、メモリコントローラ１２０は、複数の信号線を介してメモリデバイス１４０と結合されてよい。複数の信号線は、少なくともクロック（ＣＬＫ）１３２、コマンド／アドレス（ＣＭＤ）１３４、並びに書き込みデータ（ＤＱ）および読み取りデータ（ＤＱ）１３６、並びにゼロ以上の他の信号線１３８を含んでよい。いくつかの例によれば、メモリコントローラ１２０をメモリデバイス１４０に結合する信号線の構成は、総じてメモリバスと呼ばれることがある。ＣＭＤ１３４の信号線は、「コマンドバス」、「Ｃ／Ａバス」、または「ＡＤＤ／ＣＭＤバス」と呼ばれてもよいし、コマンドの転送を示す何らかの他の名称で呼ばれてもよい。ＤＱ１３６の信号線は「データバス」と呼ばれることがある。

【0025】

いくつかの例によれば、独立したチャネルは、様々なクロック信号、コマンドバス、データバス、および他の信号線を有してよい。これらの例の場合は、独立したインタフェース経路を別個のバスと見なすことができるという意味で、システム１００を複数の「バス」を有するものと見なすことができる。バスは、図１に示す信号線に加えて、ストローブシグナリング線、警告線、補助線、または他の信号線、またはこれらの更なる信号線の組み合わせのうちの少なくとも１つを含んでもよいことが解るだろう。メモリコントローラ１２０とメモリデバイス１４０との間で信号を伝送するためにシリアルバス技術が使用され得ることも解るだろう。シリアルバス技術の例には、各方向における単一の差動信号対にわたってクロックが埋め込まれた高速データの８Ｂ１０Ｂ符号化および伝送がある。いくつかの例において、ＣＭＤ１３４は、複数のメモリデバイス１４０と並列に共有される信号線を表す。他の例では、複数のメモリデバイスがＣＭＤ１３４の符号化コマンド信号線を共有し、各々が個々のメモリデバイス１４０を選択するための別個のチップ選択（ＣＳ＿ｎ）信号線を有する。

【0026】

いくつかの例において、メモリコントローラ１２０とメモリデバイス１４０との間のバスは、ＣＭＤ１３４に含まれる信号線を介してルーティングされる補助コマンドバスと、ＤＱ１３６に含まれる信号線を介してルーティングされる書き込みデータおよび読み取りデータを運ぶ補助データバスとを含む。いくつかの例において、ＣＭＤ１３４およびＤＱ１３６は別個に双方向線を含んでよい。他の例において、ＤＱ１３６は、ホストからメモリにデータを書き込むための一方向書き込み信号線と、メモリからホストにデータを読み取るための一方向線とを含んでよい。

【0027】

いくつかの例によれば、選択されるメモリ技術およびシステム設計に従って、その他１３８に含まれる信号線がメモリバスまたは補助バスを拡張してよい。例えば、ＤＱＳ用のストローブ線信号線。システム１００の設計またはメモリ技術の実装に基づいて、メモリバスは、メモリデバイス１４０に含まれるメモリデバイスごとに程度の差はあれ帯域幅を有してよい。メモリバスは、×３２インタフェース、×１６インタフェース、×８インタフェース、または他のインタフェースのいずれかを有するメモリデバイス１４０に含まれるメモリデバイスをサポートしてよい。慣例で、「ｘＷ」（Ｗは、メモリデバイス１４０のインタフェースのインタフェースサイズまたはインタフェース幅を指す整数）は、メモリコントローラ１２０とデータを交換する信号線の数を表す。これらのメモリデバイスのインタフェースサイズは、システム１００内のチャネルごとに同時に使用され得るか、または同じ信号線に並列に結合され得るメモリデバイスの数に対する制御要因であってよい。いくつかの例では、高帯域幅メモリデバイス、ワイドインタフェースメモリデバイス、または積層メモリデバイス、またはこれらの組み合わせによって、×１２８インタフェース、×２５６インタフェース、×５１２インタフェース、×１０２４インタフェース、または他のデータバスインタフェース幅などのより幅広いインタフェースが使用可能になり得る。

【0028】

いくつかの例において、メモリデバイス１４０およびメモリコントローラ１２０は、バーストで、または一連の連続したデータ転送で、ＤＱ１３６に含まれる信号線を介してデータバス経由でデータを交換する。バーストは、バス周波数に関連する転送サイクルの数に対応する。所与の転送サイクルが、同じクロックまたはストローブ信号エッジ（例えば立ち上りエッジ）で行われる転送の全クロックサイクルであってよい。いくつかの例では、システムクロックのサイクルを指す全てのクロックサイクルが複数の単位間隔（ＵＩ）に分割されてよく、各ＵＩは転送サイクルである。例えば、ダブルデータレート転送がクロック信号の両方のエッジ（例えば立ち上がりおよび立ち下がり）でトリガする。バーストは、構成される数のＵＩにわたって持続することができ、これは、レジスタに記憶されるか、またはオンザフライでトリガされる構成であってよい。例えば、８つの連続した一連の転送期間は、バースト長８（ＢＬ８）と見なされてよく、各メモリデバイス１４０は各ＵＩでデータを転送することができる。故に、ＢＬ８で動作する×８メモリデバイスは、６４ビットのデータ（８データ信号線×バースト経由で線ごとに転送される８データビット）を転送することができる。この簡単な例は単なる例示に過ぎず、限定しているわけではないことが解るだろう。

【0029】

いくつかの例によれば、メモリデバイス１４０はシステム１００のメモリリソースを表す。これらの例の場合、メモリデバイス１４０に含まれる各メモリデバイスは別個のメモリダイである。別個のメモリデバイスが、デバイスまたはダイごとに複数の（例えば２つの）チャネルとインタフェース接続してよい。メモリデバイス１４０の所与のメモリデバイスがＩ／Ｏインタフェース回路１４２を含んでよく、当該所与のメモリデバイスの実装または構成と関連付けられるインタフェース幅で決定される帯域幅（例えば×１６、または×８、または何らかの他のインタフェース帯域幅）を有してよい。Ｉ／Ｏインタフェース回路１４２は、メモリデバイスがメモリコントローラ１２０とインタフェース接続することを可能にし得る。Ｉ／Ｏインタフェース回路１４２はハードウェアインタフェースを含み、メモリコントローラ１２０のＩ／Ｏインタフェース回路１２２と協調して動作してよい。

【0030】

いくつかの例では、複数のメモリデバイス１４０が（例えばＣＭＤ１３４およびＤＱ１３６を介して）同じコマンドバスおよびデータバスに並列に接続されてよい。他の例では、複数のメモリデバイス１４０が同じコマンドバスに並列に接続されるが、異なるデータバスに接続されてよい。例えば、システム１００は、並列に結合される複数のメモリデバイス１４０で構成されてよく、各メモリデバイスはコマンドに応答し、各メモリデバイスの内部のメモリリソース１６０にアクセスする。書き込み動作の場合は、メモリデバイス１４０の個々のメモリデバイスがデータワード全体の一部を書き込んでよく、読み取り動作の場合は、個々のメモリデバイスがデータワード全体の一部をフェッチしてよい。非限定的な例として、特定のメモリデバイスが、読み取り動作または書き込み動作用の１２８ビットデータワードの８ビット、または２５６ビットデータワードの８ビットもしくは１６ビット（×８デバイスか×１６デバイスかによって決まる）をそれぞれ提供または受信してよい。ワードの残りのビットは、他のメモリデバイスにより並列に提供または受信されてよい。

【0031】

いくつかの例によれば、メモリデバイス１４０は、コンピューティングデバイスのマザーボードまたはホストシステムプラットフォーム（例えば、プロセッサ１１０が配置されるＰＣＢ（プリント回路基板））上に直接配置されてよい。メモリデバイス１４０はメモリモジュール１７０の中に編成されてよい。いくつかの例において、メモリモジュール１７０は、デュアルインラインメモリモジュール（ＤＩＭＭ）を表すことがある。いくつかの例において、メモリモジュール１７０は、ホストシステムプラットフォームとは別個の回路、別個のデバイス、または別個の基板であり得る、アクセス回路または制御回路の少なくとも一部を共有する複数のメモリデバイスの他の編成または構成を表すことがある。いくつかの例において、メモリモジュール１７０は複数のメモリデバイス１４０を含んでよく、メモリモジュール１７０は、自らに配置される包含済みのメモリデバイス１４０に対する複数の別個のチャネルのサポートを含んでよい。

【0032】

いくつかの例において、メモリデバイス１４０は、メモリコントローラ１２０と同じパッケージに組み込まれてよい。例えば、マルチチップモジュール（ＭＣＭ）、シリコン貫通ビア（ＴＳＶ）を備えたパッケージオンパッケージ、または他の技術もしくはこれらの組み合わせに組み込まれる。同様に、いくつかの例において、メモリデバイス１４０はメモリモジュール１７０に組み込まれてよく、メモリモジュール１７０自体はメモリコントローラ１２０と同じパッケージに組み込まれてよい。これらの例および他の例の場合、メモリコントローラ１２０はプロセッサ１１０の一部であってもよいし、プロセッサ１１０と統合されてもよいことが解るだろう。

【0033】

図１に示すように、いくつかの例において、メモリデバイス１４０はメモリリソース１６０を含む。メモリリソース１６０は、データのメモリ位置または記憶位置の個々のアレイを表すことがある。メモリリソース１６０は、ワード線（行）およびビット線（行内の個々のビット）の制御を介してアクセスされるデータの行として管理されてよい。メモリリソース１６０は、別個のチャネル、ランク、およびメモリバンクとして編成されてよい。チャネルは、メモリデバイス１４０内の記憶位置への独立した制御経路を指すことがある。ランクは、複数のメモリデバイス（例えば異なるメモリデバイス内の同じ行アドレス）における共通の位置を指すことがある。バンクは、メモリデバイス１４０の所与のメモリデバイス内のメモリ位置のアレイを指すことがある。バンクが、サブバンク用の共有回路（例えばドライバ、信号線、制御ロジック）の少なくとも一部を有するサブバンクに分割されることで、別個のアドレス指定およびアクセスが可能になり得る。チャネル、ランク、バンク、サブバンク、バンク群、またはメモリ位置の他の編成、およびこれらの編成の組み合わせが、メモリリソース１６０にアクセスするためのアプリケーションで重複し得ることが解るだろう。例えば、ランクにも属し得る特定のバンクとして、同じ物理的メモリ位置に特定のチャネル経由でアクセスすることができる。故に、メモリリソース１６０の編成は、排他的な方式ではなく包括的な方式で理解され得る。

【0034】

いくつかの例によれば、図１に示すように、メモリデバイス１４０は１または複数のレジスタ１４４を含む。レジスタ１４４は、動作メモリデバイス１４０用の構成または設定を提供する１または複数の記憶デバイスまたは記憶位置を表すことがある。一例において、レジスタ１４４は、制御動作または管理動作の一部としてメモリコントローラ１２０がアクセスするためのデータを記憶するメモリデバイス１４０の記憶位置を提供してよい。例えば、レジスタ１４４は１または複数のモードレジスタ（ＭＲ）を含んでよく、および／または、１または複数の多目的レジスタを含んでよい。

【0035】

いくつかの例では、レジスタ１４４の１または複数のレジスタに対する書き込みまたはプログラミングによって、メモリデバイス１４０は、様々な「モード」で動作するように構成されてよい。これらの例の場合、１または複数のレジスタに書き込まれるか、またはプログラムされるコマンド情報は、メモリデバイス１４０内の様々なモードをトリガしてよい。更にまたは代替的に、様々なモードは、トリガされるモードに応じてアドレス情報または他の信号線から様々な動作をトリガすることもできる。レジスタ１４４のプログラムされる設定は、Ｉ／Ｏ設定の構成（例えば、タイミング、終端、オンダイ終端（ＯＤＴ）、ドライバ、または他のＩ／Ｏ設定の構成）を示すか、またはトリガしてよい。

【0036】

いくつかの例によれば、メモリデバイス１４０は、Ｉ／Ｏインタフェース回路１４２と関連付けられるインタフェースハードウェアの一部としてＯＤＴ１４６を含む。ＯＤＴ１４６は、所定の信号線へのインタフェースに付与されるインピーダンスの設定を提供してよい。例えば、ＯＤＴ１４６は、ＤＱ１３６またはＣＭＤ１３４に含まれる信号線にインピーダンスを付与するように構成されてよい。ＯＤＴ１４６のＯＤＴ設定は、メモリデバイス１４０のうちのあるメモリデバイスが、アクセス動作の選択されるターゲット、または非ターゲットメモリデバイスのどちらであるかに基づいて変更されてよい。ＯＤＴ１４６のＯＤＴ設定は、例えばＣＭＤ１３４またはＤＱ１３６に含まれる終端信号線上のシグナリングのタイミングおよび反映に影響を及ぼすことがある。ＯＤＴ１４６のＯＤＴ設定を制御することで、付与されるインピーダンスと負荷との整合性が改善され、より高速な動作が可能になり得る。インピーダンスおよび負荷は、Ｉ／Ｏインタフェース回路１４２、１２２の特定の信号線（例えばＣＭＤ１３４およびＤＱ１３６）に付与されてよく、必ずしも全ての信号線に付与されるとは限らない。

【0037】

いくつかの例では、図１に示すように、メモリデバイス１４０はコントローラ１５０を含む。コントローラ１５０は、メモリデバイス１４０内の内部動作を制御するための、メモリデバイス１４０内の制御ロジックを表すことがある。例えば、コントローラ１５０は、メモリコントローラ１２０により送信されるコマンドを復号し、コマンドを実行するまたは満たすための内部動作を生成する。コントローラ１５０は内部コントローラと呼ばれることがあり、ホストのメモリコントローラ１２０とは別個のものである。コントローラ１５０は、レジスタ１４４に示すプログラムされる設定またはデフォルト設定に基づいて、選択されるモードを決定し、かつ、選択されるモードに基づいて、メモリリソース１６０にアクセスするための動作または他の動作の内部実行を構成する、ためのロジックおよび／または機能を含んでよい。コントローラ１５０は、メモリデバイス１４０内のビットのルーティングを制御するための制御信号を生成して、選択されるモードに適切なインタフェースを提供し、メモリリソース１６０の適切なメモリ位置またはアドレスにコマンドを向ける。コントローラ１５０はコマンド（ＣＭＤ）ロジック１５２を含み、ＣＭＤロジック１５２は、コマンド信号線およびアドレス信号線で受信されるコマンド符号化を復号することができる。故に、ＣＭＤロジック１５２はコマンドデコーダであってもよいし、コマンドデコーダを含んでもよい。コマンドロジック１５２を用いて、メモリデバイスはコマンドを識別し、要求されるコマンドを実行するための内部動作を生成することができる。

【0038】

改めてメモリコントローラ１２０を参照すると、メモリコントローラ１２０はＣＭＤロジック１２４を含み、ＣＭＤロジック１２４は、メモリデバイス１４０に送信するコマンドを生成するためのロジックおよび／または機能を表す。コマンドの生成は、スケジューリング前のコマンド、または、送信準備のできているキューに入れられたコマンドの準備を指すことができる。概して、メモリサブシステム内のシグナリングは、メモリデバイス１４０がコマンドを実行すべき１または複数のメモリ位置を示すまたは選択するための、コマンド内のアドレス情報、またはコマンドに付随するアドレス情報を含む。メモリデバイス１４０のトランザクションのスケジューリングに応答して、メモリコントローラ１２０は、Ｉ／Ｏインタフェース回路１２２を介してコマンドを発行して、メモリデバイス１４０に当該コマンドを実行させることができる。いくつかの例において、メモリデバイス１４０のコントローラ１５０は、メモリコントローラ１２０からＩ／Ｏインタフェース回路１４２を介して受信されるコマンドおよびアドレス情報を受信および復号する。コントローラ１５０は、受信されるコマンドおよびアドレス情報に基づき、メモリデバイス１４０内のロジック、機能、および／または回路の動作のタイミングを制御してコマンドを実行してよい。コントローラ１５０は、メモリデバイス１４０のタイミング要件およびシグナリング要件などの規格または仕様に準拠して動作するように配置されてよい。メモリコントローラ１２０は、アクセスのスケジューリングおよび制御により規格または仕様への準拠を実装してよい。

【0039】

いくつかの例によれば、メモリコントローラ１２０はスケジューラ１３０を含み、スケジューラ１３０は、メモリデバイス１４０に送信するトランザクションを生成および注文するためのロジックおよび／または機能を表す。１つの観点から、メモリコントローラ１２０の主要な機能は、メモリデバイス１４０に対するメモリアクセスおよび他のトランザクションをスケジューリングすることであると言える。係るスケジューリングは、トランザクション自体を生成して、プロセッサ１１０によるデータの要求を実装し、（例えばリフレッシュに関連するコマンドを用いるなどして）データの完全性を維持することを含むことができる。トランザクションは１または複数のコマンドを含むことができ、クロックサイクルまたは単位間隔などの１または複数のタイミングサイクルにわたって、コマンドもしくはデータまたはその両方が転送される。トランザクションは、読み取りコマンドもしくは書き込みコマンドもしくは関連コマンド、またはこれらの組み合わせなどのアクセスのためであってよく、他のトランザクションは、構成、設定、データの完全性、または他のコマンドもしくはこれらの組み合わせのためのメモリ管理コマンドを含むことができる。

【0040】

いくつかの例において、メモリコントローラ１２０はリフレッシュ（ＲＥＦ）ロジック１２６を含む。ＲＥＦロジック１２６は、確定状態を保持するためにリフレッシュを必要とする揮発性のメモリリソースに使用されてよい。ＲＥＦロジック１２６は例えば、リフレッシュの位置、および実行するリフレッシュのタイプを示してよい。ＲＥＦロジック１２６は、メモリデバイス１４０内のセルフリフレッシュをトリガしてもよいし、リフレッシュコマンドを送信することにより、自動リフレッシュコマンドと呼ばれ得る外部リフレッシュを実行してもよいし、これらの組み合わせを行ってもよい。いくつかの例によれば、システム１００は、全てのバンクリフレッシュと、バンクごとのリフレッシュとをサポートする。全てのバンクリフレッシュでは、並列に結合される全てのメモリデバイス１４０内のバンクがリフレッシュされる。バンクごとのリフレッシュでは、メモリデバイス１４０の所定のメモリデバイス内の所定のバンクがリフレッシュされる。いくつかの例において、メモリデバイス１４０内のコントローラ１５０は、メモリデバイス１４０内のリフレッシュを適用するためのＲＥＦロジック１５４を含む。ＲＥＦロジック１５４は例えば、メモリコントローラ１２０から受信される外部リフレッシュに従ってリフレッシュを実行するための内部動作を生成してよい。ＲＥＦロジック１５４は、リフレッシュがメモリデバイス１４０に向けられているかどうかを判断し、コマンドに応答してリフレッシュすべきメモリリソース１６０を決定してよい。

【0041】

いくつかの例によれば、メモリコントローラ１２０はＩ／Ｏトレーニング回路１２８を含む。Ｉ／Ｏトレーニング回路１２８は、メモリコントローラ１２０とメモリデバイス１４０との間のＩ／Ｏ相互接続のトレーニングを実行するためのメモリコントローラ１２０内の回路を指す。トレーニングは、シグナリングの質を向上させる設定を決定するために様々な設定を適用することを指すことができる。トレーニングは、様々な設定をテストするための反復動作を含んでよく、当該様々な設定は、電圧設定、タイミング設定、もしくは他の設定、またはこれらの組み合わせを含むことができる。Ｉ／Ｏトレーニング回路１２８は、Ｉ／Ｏインタフェース回路１４２およびＩ／Ｏインタフェース回路１２２のトランシーバと関連付けられるパラメータを設定してよい。いくつかの例では、Ｉ／Ｏトレーニング回路１２８によって、ＣＭＤ１３４に含まれる信号線のコマンドバス信号トレーニングが可能になる。

【0042】

トレーニングは、データ信号アイを制御する電気的パラメータもしくはタイミングパラメータまたはその両方のテストおよび設定を指すことがある。データ信号アイは、１または複数の信号線で受信される信号の立ち上がりエッジおよび立ち下がりエッジの平均的なタイミングおよび形状を指す。アイの高さおよび幅は、１または複数の信号線上の論理値もしくは論理値の変化またはその両方をトリガするために必要なタイミングおよび電圧レベルの要件に準拠する。コマンドバストレーニングは、本明細書に記載のコマンドバスまたはＣ／Ａバストレーニングの任意の例に従ったものであってよい。いくつかの例において、Ｉ／Ｏトレーニング回路１２８は、本明細書に記載の任意の例に従ってコマンドバストレーニングモードを提供してよい。

【0043】

いくつかの例において、メモリデバイス１４０はＩ／Ｏサンプリング・フィードバックロジック１８０を含む。メモリコントローラ１２０とメモリデバイス１４０との間に結合される様々な信号線を介してルーティングされる信号をトレーニングするための様々なシグナリングパラメータのテストが可能になるよう、Ｉ／Ｏトレーニング回路１２８はＣＭＤロジック１２４と協調して動作してよい。Ｉ／Ｏサンプリング・フィードバックロジック１８０は、トレーニング中にこれらの様々な信号線をサンプリングし、メモリコントローラ１２０にフィードバックを提供して、メモリコントローラ１２０からのコマンド、およびメモリデバイス１４０に書き込まれるまたはメモリデバイス１４０から受信されるデータなどの情報をメモリコントローラ１２０およびメモリデバイス１４０が交換できるようにする、シグナリング特性を提供する設定を識別してよい。

【0044】

いくつかの例によれば、メモリデバイス１４０は、ＣＭＤロジック１２４からのコマンドに基づいてコマンドバストレーニングモードに移行する。メモリデバイス１４０が、提案されたＤＤＲ５仕様に従って動作するように配置または構成される場合は、コマンドバストレーニングモードは、以下でより詳細に説明するようなＣＡＴＭであってよい。メモリデバイス１４０が、ＬＰＤＤＲ４またはＬＰＤＤＲ５の仕様に従って動作するように配置または構成される場合は、コマンドバストレーニングモードはＬＰＤＤＲ４／ＬＰＤＤＲ５ＣＢＴモードであってよい。以下で更に説明するように、いずれのタイプのコマンドバストレーニングモードでも、システム１００などのシステムが、ＣＭＤ１３４に含まれる信号線経由でメモリデバイス１４０にルーティングされるＣＡ信号などの、コマンドバス信号線経由で１または複数のメモリデバイスにルーティングされるＣＡ信号をトレーニングすることを可能にし得る。例えば、コマンドバストレーニングモードのメモリデバイス１４０を用いると、ＣＭＤロジック１２４などのメモリコントローラ１２０のロジックおよび／または機能によってコマンドおよび／または信号がメモリデバイス１４０に送信されることで、ＣＭＤ１３４を介してルーティングされるＣＡ信号の電圧マージニング、タイミングマージニング、もしくは位相マージニング、またはこれらの組み合わせ（総じて信号マージニングと呼ばれ得る）をトレーニングして、当該ＣＡ信号をＣＬＫ１３２に含まれるクロック信号のメモリサブシステムクロック信号と整合させることができる。

【0045】

また、以下で更に説明するように、メモリコントローラ１２０のＣＭＤロジック１２４と同様のメモリコントローラのコマンドロジックは、それぞれのＣＡＴＭモードまたはＣＢＴモードに置かれるＤＤＲ５メモリデバイスまたはＬＰＤＤＲ４／ＬＰＤＤＲ５メモリデバイスの両方のＣＡパターンを生成するためのＣＡアルゴリズムの共通セットに基づいて、メモリデバイスによるサンプリング済みの信号のエラー検出を容易にすることができるＩ／Ｏトレーニング回路１２８などのエラー検出回路を含んでもよいし、当該エラー検出回路にアクセスできてもよい。例えば、メモリコントローラ１２０内に含まれるＩ／Ｏトレーニング回路は、サンプリング済みのＣＡパターンが正しいか、１または複数のエラーを有するかを、ＣＭＤロジック１２４が迅速かつ効率的に判断できるようにする少なくとも何らかのエラーチェックハードウェアを含んでよい。いくつかの例によれば、エラーチェックハードウェアを含むまたはエラーチェックハードウェアにアクセスできるこのタイプのＩ／Ｏトレーニング回路は、メモリコントローラが、ＣＡパターンおよび／またはＣＡトレーニングアルゴリズムの共通セットを利用するＤＤＲ５メモリデバイスまたはＬＰＤＤＲ４／ＬＰＤＤＲ５メモリデバイスでの動作を含め、より広い範囲のメモリデバイスで動作して、様々なタイプのメモリデバイスまたはメモリ技術のコマンドバスをトレーニングすることを可能にし得る。エラーチェックハードウェアを使用すると、ＬＰＤＤＲ４／ＬＰＤＤＲ５メモリデバイスのコマンドバストレーニングを実装するときに必要なファームウェアまたはソフトウェアの調整作業を簡略化することもできる。

【0046】

図２は例示的なシステム２００を示す。いくつかの例では、図２に示すように、システム２００は、メモリコントローラ２２０およびメモリデバイス２４０を含む。これらの例の場合は、同様に図２に示すように、メモリコントローラ２２０は、以下に限定されるわけではないが、ＣＭＤロジック２２４、Ｉ／Ｏトレーニング回路２２８、およびＩ／Ｏインタフェース回路２２２を含む。ＣＬＫ２３２、ＣＭＤ２３４、ＤＱ２３６、およびその他２３８は、図２に示すように、Ｉ／Ｏインタフェース回路２２２をＩ／Ｏインタフェース回路２４２と結合する。ＣＬＫ２３２、ＣＭＤ２３４、ＤＱ２３６、およびその他２３８は、図１に示すＣＬＫ１３２、ＣＭＤ１３４、ＤＱ１３６、およびその他１３８について上述したのと同様の信号線およびメモリバス機能を含んでよい。

【0047】

いくつかの例では、図２に示すように、メモリデバイス２４０は、Ｉ／Ｏサンプリング・フィードバックロジック２８０およびＩ／Ｏインタフェース回路２４２を含む。パターン回路２２７またはエラー検出回路２２９などのＩ／Ｏトレーニング回路２２８のロジックおよび／または機能によって、ＤＤＲ５メモリデバイスまたはＬＰＤＤＲ４／５メモリデバイスのいずれかのコマンドバストレーニングを容易にすることが可能になり得る。例示的なシステム２００の場合は、メモリデバイス２４０は、ＬＰＤＤＲ４仕様またはＬＰＤＤＲ５仕様に準拠して動作するように配置または設計されてよい。ＬＰＤＤＲ４／５メモリデバイスの場合は、ＣＭＤロジック２２４は、いくつかの例において、エラー検出回路２２９が、サンプリング済みのＣＡパターンの圧縮表現を提供するために、メモリコントローラ２２０に返されるサンプリング済みのＣＡパターンの少なくともいくらかの圧縮を必要とすることを示してよい。以下で更に説明するように、エラー検出回路２２９は、返されるＣＡパターンに様々な圧縮スキームを実装するように配置されてよい。

【0048】

いくつかの例によれば、パターン回路２２７は、ＣＭＤロジック２２４により実行されるファームウェアまたはソフトウェアによって提供される１または複数のＣＡトレーニングアルゴリズムに基づいてパターン回路２２７がＣＡパターンを生成できるようにするためのプログラム可能なロジックまたは機能を含んでよい。例えば、ＣＭＤロジック２２４により実行されるファームウェアまたはソフトウェアは、パターン回路２２７に１または複数のＣＡトレーニングアルゴリズムを提供して、ＣＡパターンを生成させてよい。図２に示されてはいないが、パターン回路２２７は、１または複数のタイプの回路を利用して、１または複数の線形帰還シフトレジスタ（ＬＦＳＲ）などの疑似乱数ＣＡパターンを生成させてよい。例えば、シード値が１または複数のＣＡトレーニングアルゴリズムで示され、次に、疑似乱数ＣＡパターンを生成させるためにパターン回路２２７により使用されてよい。いくつかの例では、メモリコントローラ２２０とメモリデバイス２４０との間で結合されるＣＭＤ２３４に含まれる信号線を介してルーティングされる信号に対する複雑なクロストークまたは電力供給ストレスの影響をシミュレーションすべく、パターン回路２２７が複数のＬＦＳＲを利用してよい。パターン回路２２７は、可変周波数方形波を使用してＬＦＳＲパターンをマスキングすることにより異なる周波数成分を作成してもよい。メモリコントローラ２２０は様々な内部状態に移行して、コマンドバストレーニング法をこれらの内部状態の副次的影響にさらしてもよい。内部状態は、以下に限定されるわけではないが、低電力状態、または温度変化に基づく内部伝送設定の更新を含んでよい。以下でより詳細に説明するように、生成されるパターンは、ＬＰＤＤＲ４またはＬＰＤＤＲ５の仕様に従って実装されるＣＢＴモードの開始に基づいてＣＭＤ２３４に含まれるコマンドバス信号線を介してルーティングされてよい。

【0049】

いくつかの例において、Ｉ／Ｏトレーニング回路２２８のエラー検出回路２２９は、ＣＢＴモードの開始に応答してＩ／Ｏサンプリング・フィードバックロジック２８０により観察されるサンプリング済みのＣＡパターンのエラー検出を容易にすることができる回路を含んでよい。これらの例の場合、サンプリング済みのＣＡパターンは、ＣＭＤ２３４に含まれる信号線を介してルーティングされているＣＡパターンに基づいてＩ／Ｏサンプリング・フィードバックロジック２８０により観察されてよい。サンプリング済みのＣＡパターンは、ＤＱ２３６に含まれる信号線を有するデータバスを介して送り返されてよい。一例において、エラー検出回路２２９は、サンプリング済みのＣＡパターンが正しいか、１または複数のエラーを有するかを、ＣＭＤロジック２２４により実行されるファームウェアまたはソフトウェアが判断できるように、返されるサンプリング済みのＣＡパターンを圧縮するための回路を含んでよい。

【0050】

いくつかの例によれば、返されるサンプリング済みのＣＡパターンの圧縮は、１または複数の排他的ＯＲ（ＸＯＲ）ゲートを使用して、返されるサンプリング済みのＣＡパターンを単一のパリティビット値に圧縮することを含んでよい。これらの例の場合、パターン回路２２７は、ＣＭＤ２３４に含まれる偶数個の信号線上に疑似乱数パターンを生成させて偶数パリティを作成するＣＡトレーニングアルゴリズムを実装してよい。故に、圧縮されるサンプリング済みのＣＡパターンが「０」のパリティ値を生成した場合は、ＣＭＤロジック２２４により実装されるソフトウェアまたはファームウェアは、ＣＡパターンがエラーなくサンプリングされたと判断してよい。圧縮されるサンプリング済みのＣＡパターンが「１」のパリティ値を生成した場合は、ＣＭＤロジック２２４により実装されるソフトウェアまたはファームウェアは、ＣＡパターンがエラーを伴ってサンプリングされたと判断してよく、修正措置（例えば、ＣＭＤ２３４に含まれる信号線を介して送信される信号に関連する電気的パラメータまたはタイミングパラメータの調整）が必要であると判断してよい。

【0051】

いくつかの例において、サンプリング済みのＣＡパターンの圧縮は、回路を使用して巡回冗長検査（ＣＲＣ）値を計算することで、圧縮されるサンプリング済みのＣＡパターンを表すことを含んでよい。これらの例の場合、パターン回路２２７は、ＣＭＤ２３４に含まれる信号線上に生成されるＣＡパターンの期待されるＭ＋１ビットＣＲＣ値（「Ｍ」は任意の正の整数を表す）を有するＣＡトレーニングアルゴリズムを実装してよい。期待されるＭ＋１ＣＲＣ値は、ＣＭＤロジック２２４により実行されるソフトウェアまたはファームウェアによって維持されてよい。サンプリング済みのＣＡパターンがＤＱ２３６を介して返されると、エラー検出回路２２９は、サンプリング済みのＣＡパターンに関するＣＲＣ値を計算する。次に、ＣＲＣ値は、ＣＭＤロジック２２４により実行されるソフトウェアまたはファームウェアに転送されてよい。次に、ＣＭＤロジック２２４により実行されるソフトウェアまたはファームウェアは、圧縮されるサンプリング済みのＣＡパターンを表すＣＲＣ値が、生成／送信されるＣＡパターンの期待されるＭ＋１ＣＲＣ値と一致するかどうかを判断してよい。提供されるＣＲＣ値が、期待されるＭ＋１ＣＲＣ値と一致する場合は、ソフトウェアまたはファームウェアは、サンプリング済みのＣＡパターンにエラーがないと判断する。提供されるＣＲＣ値が、期待されるＭ＋１ＣＲＣ値と一致しない場合は、ソフトウェアまたはファームウェアは、サンプリング済みのＣＡパターンがエラーを含み、かつ、修正措置が必要であると判断する。

【0052】

いくつかの例によれば、サンプリング済みのＣＡパターンの圧縮は、回路を使用して署名値を生成することで、圧縮されるサンプリング済みのＣＡパターンを表すことを含んでよい。署名値を生成するために使用される回路は、多入力シフトレジスタ（ＭＩＳＲ）を含んでよい。これらの例の場合、パターン回路２２７は、ＣＭＤ２３４に含まれる信号線上に生成されるＣＡパターンについて期待されるＭ＋１ビット署名値を有するＣＡトレーニングアルゴリズムを実装してよい。期待されるＭ＋１署名値は、ＣＭＤロジック２２４により実行されるソフトウェアまたはファームウェアによって維持されてよい。サンプリング済みのＣＡパターンがＤＱ２３６を介して返されると、エラー検出回路２２９は、サンプリング済みのＣＡパターンをＭＩＳＲに入力することによりサンプリング済みのＣＡパターンに関する署名値を計算する。次に、ＭＩＳＲから出力される署名値が、ＣＭＤロジック２２４により実行されるソフトウェアまたはファームウェアに転送されてよい。次に、ＣＭＤロジック２２４により実行されるソフトウェアまたはファームウェアは、圧縮されるサンプリング済みのＣＡパターンを表す署名値が、生成／送信されるＣＡパターンの期待されるＭ＋１署名値と一致するかどうかを判断してよい。提供される署名値が、期待されるＭ＋１署名値と一致する場合は、ソフトウェアまたはファームウェアは、サンプリング済みのＣＡパターンにエラーがないと判断する。提供される署名値が、期待されるＭ＋１署名値と一致しない場合は、ソフトウェアまたはファームウェアは、サンプリング済みのＣＡパターンがエラーを含み、かつ、修正措置が必要であると判断する。

【0053】

図３は例示的なシステム３００を示す。いくつかの例では、図３に示すように、システム３００は、図２について上述したようなメモリコントローラ２２０と、メモリデバイス３４０とを含む。これらの例の場合、Ｉ／Ｏインタフェース回路２２２をＩ／Ｏインタフェース回路３４２と結合するものとして図３に示すＣＬＫ３３２、ＣＭＤ３３４、ＤＱ３３６、およびその他３３８は、図１に示すＣＬＫ１３２、ＣＭＤ１３４、ＤＱ１３６、およびその他１３８について上述したのと同様の信号線およびメモリバス機能を含んでよい。

【0054】

いくつかの例では、前に述べたように、パターン回路２２７またはエラー検出回路２２９などのＩ／Ｏトレーニング回路２２８のロジックおよび／または機能によって、ＤＤＲ５メモリデバイスまたはＬＰＤＤＲ４／５メモリデバイスのいずれかのコマンドバストレーニングを容易にすることが可能になり得る。例示的なシステム３００の場合は、メモリデバイス３４０は、提案されたＤＤＲ５仕様に準拠して動作するように配置または設計されてよい。ＤＤＲ５メモリデバイスの場合、ＣＭＤロジック２２４は、メモリコントローラ２２０に返されるサンプリング済みのＣＡパターンの圧縮がエラー検出回路３２９により必要とされないことを示してよい。サンプリング済みのＣＡパターンを圧縮するのに役立つメモリデバイスのＸＯＲ回路をＤＤＲ５メモリデバイスが含むことに起因して、圧縮は必要ない。以下で更に説明するように、Ｉ／Ｏサンプリング・フィードバックロジック３８０は、サンプリング済みのＣＡパターンをメモリデバイス３４０で圧縮するためのＸＯＲ回路３８２を含む。

【0055】

いくつかの例によれば、上述したように、パターン回路２２７は、ＣＭＤロジック２２４により実行されるファームウェアまたはソフトウェアによって提供される１または複数のＣＡトレーニングアルゴリズムに基づいてパターン回路２２７がＣＡパターンを生成できるようにするためのプログラム可能なロジックまたは機能を含んでよい。以下でより詳細に説明するように、生成されるパターンは、提案されたＤＤＲ５仕様に従って実装されるＣＡＴＭの開始に基づいてＣＭＤ３３４に含まれるコマンドバス信号線を介してルーティングされてよい。

【0056】

いくつかの例において、Ｉ／Ｏトレーニング回路２２８のエラー検出回路２２９は、ＣＡＴＭの開始に応答してＩ／Ｏサンプリング・フィードバックロジック３８０により観察されるサンプリング済みのＣＡパターンのエラー検出を容易にすることができる回路を含んでよい。これらの例の場合、サンプリング済みのＣＡパターンは、ＣＭＤ３３４に含まれる信号線を介してルーティングされているＣＡパターンに基づいてＩ／Ｏサンプリング・フィードバックロジック３８０により観察されてよい。サンプリング済みのＣＡパターンは、ＸＯＲ回路３８２によりパリティ値に圧縮されてよく、パリティ値は、ＤＱ３３６に含まれる信号線を介して送り返される。

【0057】

一例において、エラー検出回路２２９は、ＣＭＤロジック２２４により実装されるソフトウェアまたはファームウェアにパリティ値を転送してよい。また、これらの例の場合、パターン回路２２７は、ＣＭＤ３３４に含まれる偶数個の信号線上に疑似乱数パターンを生成させて偶数パリティを作成するＣＡトレーニングアルゴリズムを実装してよい。故に、返されるパリティ値が「０」である場合は、ＣＭＤロジック３２４により実装されるソフトウェアまたはファームウェアは、ＣＡパターンがエラーなくサンプリングされたと判断してよい。返されるパリティ値が「１」である場合は、ＣＭＤロジック３２４により実装されるソフトウェアまたはファームウェアは、ＣＡパターンがエラーを伴ってサンプリングされたと判断してよく、修正措置（例えば、ＣＭＤ３３４に含まれる信号線を介して送信される信号に関連する電気的パラメータまたはタイミングパラメータの調整）が必要であると判断してよい。

【0058】

図４Ａおよび図４Ｂは例示的なダイアグラム４００を示す。いくつかの例において、ダイアグラム４００は、図２に示す上記のメモリデバイス２４０などのＬＰＤＤＲ５仕様に従って動作するように配置されるメモリデバイスのモード１コマンドバストレーニング（ＣＢＴ）の実装と関連付けられるタイミングダイアグラムであってよい。例はモード１ＣＢＴに限定されない。

【0059】

いくつかの例によれば、信号４１０は、ＣＬＫ３３２に含まれる信号線を介してルーティングされるクロック信号を表し、当該クロック信号は、一次クロック信号ＣＫ＿ｔおよび相補的クロック信号ＣＫ＿ｃを含むことができる。モード１ＣＢＴの場合、クロック信号は継続的に実行される。ＣＬＫ信号４１０のタイミングは、Ｔａ０、Ｔａ１、・・・、Ｔｄ０、Ｔｄ１、・・・、などといった様々なタイミングインジケータを有する。タイミングの様々なセクションは、必ずしも連続的であるとは限らないタイミングを示すが、連続的であってよい。複数のブレーク（ＢＲ）が示されている。これらのブレークは単に代表的なものである。いくつかの例において、メモリデバイス３４０がモード１ＣＢＴを実装している間のコマンドバストレーニングは、ＣＫ信号４１０とコマンドバス（ＣＡ）信号４３０との間の整合を確立してよい。

【0060】

いくつかの例において、ＣＡ信号４３０は、コマンドバスを介してルーティングされるＣＡ信号の例を示し、当該ＣＡ信号の例は、図４に示すように７つの信号線［６：０］を含むことができる。例えば、ＣＡ信号４３０の７つの信号線は、メモリコントローラ２２０とメモリデバイス２４０との間に結合されるＣＭＤ３３４を通じてルーティングされてよい。図４に示す信号線の数は単なる例である。

【0061】

いくつかの例によれば、メモリコントローラ２２０のロジックおよび／または機能によって、ＣＭＤ信号４４０がＣＢＴへの移行を示していることを示した図４Ａに示されるように第１モードレジスタ書き込み（ＭＲＷ－１）コマンドに次いで第２ＭＲＷ－２コマンドを発行することにより、モード１ＣＢＴが可能になり得る。図４Ａは、ＣＡ信号４３０が有効なＭＲＷコマンド（ほぼＴａ０付近）を示していることも示す。有効なＭＲＷコマンドは、図４Ａに示すように、チップ選択（ＣＳ＿ｎ）信号４２０をアサートしている間に発行される。ＣＭＤ信号４４０は、ＣＡ信号４３０の信号に基づいて復号されるコマンドを示す。いくつかの例において、ＭＲＷコマンドは、メモリデバイス２４０におけるモードレジスタの多目的レジスタに対する書き込みまたはプログラミングを行うメモリコントローラ２２０により発行されてよい。モード１ＣＢＴＭＲＷコマンドは、特定のビットパターンを多目的レジスタに書き込むまたはプログラムすることによりトリガされてよい。

【0062】

いくつかの例によれば、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ信号４６０は、ＤＱ［７］信号４５０の状態のトグルをキャプチャする、ＣＬＫ１３２に含まれる信号線を介して送信される信号を表してよい。いくつかの例において、ＤＱ［７］信号４５０は、８ピンデータバスの８番目のピンに結合される信号線を表してよい。一方、ＤＱ［６：０］信号４７０は、８ピンデータバスの他の７つのピンに結合される信号線を表してよい。これらの例の場合、ＤＱ［７］信号４５０およびＤＱ［６：０］信号４７０は、メモリコントローラ２２０とメモリデバイス２４０との間に結合されるＤＱ２３６に含まれてよい。

【0063】

いくつかの例では、図４Ａに示すように、ｔＣＡＥＮＴに続いて、ＣＳ＿ｎ信号４２０はハイに駆動されてよく、一方で、ＤＱ［７］信号４５０もハイに駆動され、ＣＡパターンＡは、（例えばパターン回路２２７により生成されるパターンに基づいて、）Ｔｄ１付近のＣＭＤ信号４４０により示されるように、メモリコントローラ２２０からコマンドバストレーニング用のＣＡ［６：０］信号４３０を介して送信される。これらの例の場合は、サンプル４４２がＣＡパターンＡとして観察されてよい。サンプル４４２は例えば、メモリデバイス２４０のＩ／Ｏサンプリング・フィードバックロジック２８０により観察されてよい。次に、サンプル４４２は、図４Ａに示すように、ＤＱ［６：０］信号４７０を介して送信されて、結果として得られるサンプリング済みのＣＡパターンＡをＴｄ４付近で示してよい。

【0064】

図４Ｂに示すように、ＣＡパターンＡおよびその対応するサンプル４４２に次いで、第２ＣＡパターンＢおよび対応するサンプル４４４が示されている。また、図４Ｂは、Ｔｂ０およびＴｄ０の付近でＤＱ［６：０］信号４７０を介して送信されているこれら両方のサンプルを示す。例は２つのＣＡパターンに限定されるわけでなく、メモリデバイス２４０がモード１ＣＢＴにある間に、任意の数のＣＡパターンが送受信されてよい。

【0065】

いくつかの例では、図４Ｂに示すように、第１ＭＲＷコマンドおよび第２ＭＲＷコマンドは、Ｔｇ０付近のＣＭＤ信号４４０上で送信される。これらの例の場合、ＣＳ＿ｎ信号４２０はハイに駆動され、ＤＱ［７］信号４５０はローに駆動されて、モード１ＣＢＴを終了するためにＭＲＷ－１コマンドおよびＭＲＷ－２コマンドが発行される。ｔＭＲＤの後、次に、メモリデバイス２４０は、通常動作の準備ができた状態にあってよい。

【0066】

図５は例示的な表５００を示す。いくつかの例において、表５００は、図４Ａおよび図４Ｂのダイアグラム４００について上述したような、かつ、ＬＰＤＤＲ５仕様に記載されているようなモード１ＣＢＴを実装するメモリデバイスのコマンドバストレーニングに関するＡＣパラメータを含む。表５００に含まれるＡＣパラメータは、メモリデバイスがモード１ＣＢＴを実装している間の信号線上のシグナリングに関するタイミングパラメータを指す。これらの例の場合、シグナリングは、立ち上がりエッジもしくは立ち下がりエッジのいずれか、またはその両方で行われる。表５００に含まれるタイミングパラメータは、１つの信号変化から別の信号変化へのタイミングを満たすための要件を指し、信号変化は、メモリデバイスの１または複数のロジック、機能、または回路による動作をトリガする。

【0067】

行５０２は、ＤＱ［７］信号のトグルと関連付けられる静的ＷＣＫ期間を定義するタイミングパラメータを表すｔＣＢＴＷＣＫＰＲＥ＿ｓｔａｔｉｃを識別する。行５０４は、ＤＱ［７］信号とＷＣＫ＿ｔ、ＷＣＫ＿ｃ信号との間のセットアップマージンに関するタイミングパラメータを表すｔＷＣＫ２ＤＱＹＨを識別する。行５０６は、ＤＱ［７］信号とＷＣＫ＿ｔ、ＷＣＫ＿ｃ信号との間のホールドマージンに関するタイミングパラメータを表すｔＤＱ７ＨＷＣＫを識別する。行５０８は、ＤＱ［７］信号がアサート（ハイ）された後に有効なクロックおよびコマンドに関するタイミングパラメータを表すｔＤＱ７ＨＣＫを識別する。行５１０は、ＣＳ＿ｎ信号がアサートされる前の有効なクロック要件を表すｔＣＨＰＲＥＣＳを識別する。行５１２は、ＣＳ＿ｎ信号がアサートされた後の有効なクロック要件に関するタイミングパラメータを表すｔＣＫＰＳＴＣＳを識別する。行５１４は、ＤＱ［７］信号がアサートされたときから所与のＣＡパターンのＣＡバストレーニングまでの遅延時間に関するタイミングパラメータを表すｔＣＡＥＮＴを識別する。行５１６は、非同期データ読み取りに関するタイミングパラメータを表すｔＡＤＲを識別する。行５１８は、ＣＡバストレーニングコマンドからＣＡバストレーニングコマンドまでの遅延に関するタイミングパラメータを表すｔＣＡＣＤを識別する。行５２０は、ＤＱ［７］信号がデアサート（ロー）される前にＣＡ［６：０］信号を介して有効なＣＫ＿ｔ、ＣＫ＿ｃ信号およびコマンドに関するタイミングパラメータを表すｔＣＫＤＱ７Ｌを識別する。行５２２は、静的ＷＣＫにデアサートされているＤＱ［７］信号に関するタイミングパラメータを表すｔＤＱ７ＬＷＣＫを識別する。

【0068】

示されている例示的な表５００は、パラメータ／シンボルごとにナノ秒（ｎｓ）またはクロックサイクルのいずれかでの最小／最大時間を示す。いくつかの例において、ＣＫサイクルはＣＫ＿ｔ、ＣＫ＿ｃ信号に基づいていてよく、ＷＣＫサイクルはＷＣＫ＿ｔ、ＷＣＫ＿ｃ信号に基づいていてよい。

【0069】

図６は例示的なダイアグラム６００を示す。いくつかの例において、ダイアグラム６００は、図３に示す上記のメモリデバイス３４０などの提案されたＤＤＲ５仕様に従って動作するように配置されるメモリデバイスのＣＡＴＭの実装と関連付けられるタイミングダイアグラムであってよい。

【0070】

いくつかの例によれば、信号６１０は、ＣＬＫ３３２に含まれる信号線を介してルーティングされるクロック信号を表し、当該クロック信号は、一次クロック信号ＣＫ＿ｔおよび相補的クロック信号ＣＫ＿ｃを含むことができる。ＣＡＴＭの場合、クロック信号は継続的に実行される。ＣＬＫ信号６１０のタイミングは、ｔ０、ｔ１、・・・、ｔ（ａ＋１）、ｔ（ａ＋２）、・・・、などといった様々なタイミングインジケータを有する。タイミングの様々なセクションは、必ずしも連続的であるとは限らないタイミングを示すが、連続的であってよい。図には複数のブレーク（ＢＲ）が示されている。これらのブレークは単なる代表的なものである。いくつかの例において、メモリデバイス３４０がＣＡＴＭを実装している間のコマンドバストレーニングは、ＣＫ信号６１０とコマンドバス（ＣＡ）信号６２０との間の整合を確立してよい。

【0071】

いくつかの例において、ＣＡ信号６２０は、コマンドバスを介してルーティングされるＣＡ信号の例を示し、当該ＣＡ信号の例は、図６に示すように１４個の信号線［１３：０］を含むことができる。例えば、ＣＡ信号６２０の１４個の信号線は、メモリコントローラ２２０とメモリデバイス３４０との間に結合されるＣＭＤ３３４を通じてルーティングされてよい。図６に示す信号線の数は単なる例である。

【0072】

いくつかの例によれば、メモリコントローラ２２０のロジックおよび／または機能は、ＣＭＤ信号６３０により示される多目的コマンド（ＭＰＣ）を発行することによってＣＡＴＭを有効にしてよい。ＣＡ信号６２０はＣＡＴＭ移行コマンド（ほぼｔ０付近）を示す。ＣＡＴＭは、図６に示すようにＣＡ信号６２０を介してノーオペレーション（ＮＯＰ）コマンドを送信している間に、ＣＫ信号６１０の２サイクル以上（ほぼｔｃ＋６からｔｃ＋８の付近）にわたるチップ選択（ＣＳ＿ｎ）信号６４０のアサートに基づいて終了または無効化される。ＣＭＤ信号６３０は、ＣＡ信号６２０の信号に基づいて復号されるコマンドを示す。いくつかの例において、ＭＰＣは、メモリデバイス３４０におけるモードレジスタの多目的レジスタに対する書き込みまたはプログラミングを行うメモリコントローラ２２０により発行されてよい。ＣＡＴＭ移行コマンドは、特定のビットパターンを多目的レジスタに書き込むまたはプログラムすることによりトリガされてよい。

【0073】

いくつかの例において、ＭＰＣは複数のｔＣＫサイクルを超えて拡張し、その最中、ＣＳ＿ｎ信号６２０は、ＣＡＴＭにある間、単一のｔＣＫサイクルにわたってのみアサートされる。ひとたびＣＡＴＭになると、他のコマンドがメモリデバイス３４０により解釈されることはない。メモリデバイスは、パターン回路２２７から送信されるＣＡパターンのみをサンプリングし、ＸＯＲ回路３８２によりパリティ値を生成し、ＤＱ信号６６０を介してサンプリング済みのＣＡパターンに関するパリティ値を送り返す。いくつかの例では、図６に示すように、ＣＡＴＭにある間、メモリコントローラ２２０は、選択解除（ＤＥＳ）コマンド符号化でＣＡ信号６２０を保持または維持し、ＣＡパターンがＣＡ信号６２０からサンプリングされていないときにＣＡコマンドでＣＡ信号を保持する。ＣＭＤ信号６３０に見られるように、ＤＥＳコマンドとＣＡコマンドとの違いは、ＣＳ＿ｎ信号６４０のアサーションまたはデアサーションである。

【0074】

いくつかの例によれば、ＤＱＳ＿ｔおよびＤＱＳ＿ｃ信号６５０は、相補的なＤＱＳ＿ｔ信号およびＤＱＳ＿ｃ信号を含み得るデータストローブ信号（ＤＱＳ）を表す。ＤＱＳ＿ｔおよびＤＱＳ＿ｃ信号６５０を介して伝達されるデータストローブの特定のシグナリングは、ダイアグラム６００に対して制限を課すものではない。ＣＳ＿ｎ信号６４０は、メモリデバイス３４０のチップ選択信号を表してよく、Ｉ／Ｏサンプリング・フィードバックロジック３８０は、サンプル６４２およびサンプル６４４などの複数のサンプルを取得してよい。いくつかの例では、ひとたびメモリデバイス３４０でＣＡＴＭが有効になると、Ｉ／Ｏサンプリング・フィードバックロジック３８０は、ｔＣＡＴＭ＿Ｅｎｔｒｙの後に開始し得る遅延期間を表すｔＣＡＴＭ＿Ｅｎｔｒｙの遅延の後のクロック信号６１０の立ち上りエッジから開始する、立ち上がりＣＫエッジでＣＡ信号６２０上で送信されるＣＡパターンをサンプリングする。別の実装では、より多くのまたはより少ないサンプルが使用され得る。

【0075】

いくつかの例において、サンプル６４２またはサンプル６４４が観察されてからそれぞれのパリティ値（例えばＸＯＲ回路３８２により決定される）の出力がＤＱ信号６６０を介して出力信号を発生するまでの遅延は、ｔＣＡＴＭ＿Ｖａｌｉｄと指定される。期間ｔＣＡＴＭ＿ＤＱ＿Ｗｉｎｄｏｗは、Ｉ／Ｏサンプリング・フィードバックロジック３８０またはメモリデバイス３４０がＤＱ信号６６０上のそれぞれのパリティ値の出力結果を駆動する期間を表し、システム構成に応じて図６に示すものより短くても長くてもよい。Ｉ／Ｏサンプリング・フィードバックロジック３８０は、パリティ値に応じて０または１の値を示すものとして出力を駆動してよい。例えば、図６に示すように、ＤＱ信号６６０上の出力は、サンプル６４２が「０」、サンプル６４４が「１」である。

【0076】

図７は例示的な表７００を示す。いくつかの例において、表７００は、図６のダイアグラム６００について上述したような、かつ、提案されたＤＤＲ５仕様に記載されているようなＣＡＴＭを実装するメモリデバイスのコマンドバストレーニングに関するＡＣパラメータを含む。表７００に含まれるＡＣパラメータは、メモリデバイスがＣＡＴＭを実装している間の信号線上のシグナリングに関するタイミングパラメータを指す。これらの例の場合、シグナリングは、立ち上がりエッジもしくは立ち下がりエッジのいずれか、またはその両方で行われる。表７００に含まれるタイミングパラメータは、１つの信号変化から別の信号変化へのタイミングを満たすための要件を指し、信号変化は、メモリデバイスの１または複数のロジック、機能、または回路による動作をトリガする。

【0077】

行７０２は、ＣＡＴＭ移行コマンドの登録とコマンドバストレーニング用のサンプルの取得の開始との間の遅延または時間帯（ｗｉｎｄｏｗ）または時間を定義するタイミングパラメータを表すｔＣＡＴＭ＿Ｅｎｔｒｙを識別する。行７０４は、ＣＡＴＭ終了コマンドの登録とＣＡＴＭの終了との間の時間を定義するタイミングパラメータを表すｔＣＡＴＭ＿Ｅｘｉｔを識別する。行７０６は、ＣＡＴＭの終了を示した後の遅延時間を定義するタイミングパラメータを表すｔＣＡＴＭ＿Ｅｘｉｔ＿Ｄｅｌａｙを識別する。行７０８は、サンプル評価からサンプル評価結果のデータバス（ＤＱ）への出力までのタイミングパラメータを表すｔＣＡＴＭ＿Ｖａｌｉｄを識別する。行７０２および行７０６については、２０ナノ秒（ｎｓ）の最小時間が示されている。行７０４および行７０８については、１４ｎｓおよび２０ｎｓの最大時間がそれぞれ示されている。

【0078】

行７１０は、データバス（ＤＱ）への出力が可能な時間を表すｔＣＡＴＭ＿ＤＱ＿Ｗｉｎｄｏｗを識別する。出力が可能な時間は、メモリコントローラが結果を読み取ることができる時間帯を定義する。示されている例示的な表は、２ｎＣＫまたは２クロックサイクルの可能な最小時間を示す。

【0079】

行７１２は、終了コマンドを登録するためにＣＳ＿ｎ信号がローに保持される時間を表すｔＣＡＴＭ＿ＣＳ＿Ｅｘｉｔを識別する。ＣＳ＿ｎ信号をローに保持することへの言及は、ＣＳ＿ｎ信号線上でロジックローを駆動するためのメモリコントローラによる動作を指すことができる。表７００の例では、両方のパラメータが、２ｎＣＫの最小時間および８ｎＣＫの最大時間を有するものとして示されている。

【0080】

本明細書には、開示されているアーキテクチャの新規の態様を実行するための例示的な方法論を表す論理フローが含まれる。一方、説明の簡略化を目的として、本明細書に示す１または複数の方法論は一連の行為として図示および説明されているが、当業者であれば、これらの方法論が行為の順序に限定されないことを理解および認識するだろう。それに応じて、いくつかの行為は、本明細書で図示および説明するものとは異なる順序で、および／または、本明細書で図示および説明するものから得た他の行為と同時に行われてよい。例えば、当業者であれば、方法論が代替的に、状態ダイアグラムなどにおいて、一連の相互に関連する状態またはイベントとして表され得ることを理解および認識するだろう。更に、方法論に示されている全ての行為が新規の実装に必要なわけではない可能性がある。

【0081】

論理フローおよび／または論理フローの一部が、ソフトウェア、ファームウェア、および／またはハードウェアで実装されてよい。ソフトウェアおよびファームウェアの実施形態では、光学ストレージ、磁気ストレージ、または半導体ストレージなどの少なくとも１つの非一時的なコンピュータ可読媒体または機械可読媒体に記憶されるコンピュータ実行可能命令により論理フローが実装されてよい。これらの実施形態はこの文脈において限定されない。

【0082】

図８は例示的な論理フロー８００を示す。図８に示すように、論理フロー８００は、メモリコントローラ（例えばメモリコントローラ２２０）と、ＤＤＲメモリデバイス（例えばメモリデバイス３４０）またはＬＰＤＤＲ５メモリデバイス（例えば、コマンドバス（ＣＡ）トレーニング中のメモリデバイス２４０）のいずれかとによる措置を含んでよい。いくつかの例において、メモリコントローラは、リセット条件または初期化条件に応答して、メモリコントローラとメモリデバイスとの間のＩ／Ｏインタフェースをトレーニングする（８０２）。これらの例の場合、チップ選択（ＣＳ）信号線は、Ｉ／Ｏインタフェースのコマンドバスの他の信号線とは別個にトレーニングされる（８０４）。いくつかの例によれば、メモリコントローラは、メモリタイプに基づいて、あるコマンドまたは一連のコマンドをメモリデバイスに送信して、コマンドバストレーニングモードへの移行をトリガする（８０６）。このトリガに応答して、ＤＤＲ５メモリデバイスがＣＡトレーニングモード（ＣＡＴＭ）に移行する（８０８Ａ）か、または、ＬＰＤＤＲ５メモリデバイスがコマンドバストレーニング（ＣＢＴ）モードに移行する（８０８Ｂ）。

【0083】

いくつかの例では、メモリデバイスがＣＡトレーニングモードにある間、メモリコントローラはコマンドバス上でＣＡパターンを駆動する（８１０）。いくつかの例において、メモリデバイスはＣＡパターンをサンプリングする（８１２Ａ／Ｂ）。メモリデバイスがＤＤＲ５メモリデバイスである場合は、ＤＤＲ５メモリのＸＯＲ回路は、サンプリング済みのＣＡパターン（８１２Ａ）をＸＯＲし、次に、圧縮されるサンプリング済みのＣＡパターンを表すべく、データバス上にパリティ値を出力してよい（８１６Ａ）。メモリデバイスがＬＰＤＤＲ５メモリデバイスである場合は、サンプリング済みのＣＡパターン全体がデータバス上に出力される（８１６Ｂ）。

【0084】

いくつかの例によれば、メモリコントローラはデータバスを読み取る（８１８）。一例では、データバスから読み取られたものがサンプリング済みのＣＡパターンである場合（８２０、「パターン」分岐）は、メモリコントローラは、エラー検出回路を利用して、サンプリング済みのＣＡパターンを（例えば、ＸＯＲパリティ値、ＣＲＣ値、または署名値に）圧縮する（８２２）。メモリデバイスは、ＣＡパターンが正しくサンプリングされたことを示すために圧縮された値を評価する（８２４）。いくつかの例において、ＣＡパターンが正しくサンプリングされなかったとメモリコントローラが判断した場合（８２６、「いいえ」分岐）は、メモリコントローラは、メモリデバイスに少なくとも１つのＩ／Ｏインタフェースパラメータを変更させてよく、ＣＡバス上でのＣＡパターンの駆動（８１０）を反復する。

【0085】

いくつかの例によれば、コマンドバス（ＣＢ）がトレーニングされている場合（８２６、「はい」分岐）は、メモリコントローラはコマンドバストレーニングの終了をトリガする（８２８）。コマンドバストレーニングの終了をトリガしたことに応答して、ＤＤＲ５メモリデバイスがＣＡＴＭを終了し、トレーニングされるコマンドバスに関するパラメータを設定する（８３０Ａ）か、または、ＬＰＤＤＲ５メモリデバイスがＣＢＴモードを終了し、トレーニングされるコマンドバスに関するパラメータを設定する（８３０Ｂ）。いくつかの例では、メモリコントローラは、コマンドバスをトレーニングした後、メモリデバイスに書き込まれるデータパターンのためにデータバスを別個にトレーニングしてよい（８３２）。

【0086】

図９は例示的なシステム９００を示す。いくつかの例において、システム９００は、メモリシステムがＣＡトレーニングモードを実装し得るコンピューティングシステムであってよい。システム９００は、本明細書に記載の任意の例に係るコンピューティングデバイスを表しており、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲーム制御システムもしくはエンタテインメント制御システム、スキャナ、コピー機、プリンタ、ルーティングデバイスもしくはスイッチングデバイス、組み込みコンピューティングデバイス、スマートフォン、ウェアラブルデバイス、モノのインターネットデバイス、または他の電子デバイスであり得る。

【0087】

システム９００はプロセッサ９１０を含み、プロセッサ９１０は、システム９００に対して命令の処理、動作管理、および実行を提供する。プロセッサ９１０は、任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、処理コア、またはシステム９００に対して処理を提供する他の処理ハードウェア、またはプロセッサの組み合わせを含むことができる。プロセッサ９１０は、システム９００の動作全体を制御し、１または複数のプログラム可能な汎用マイクロプロセッサもしくは専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラム可能なコントローラ、特定用途向け集積回路（ＡＳＩＣ）、もしくはプログラム可能な論理デバイス（ＰＬＤ）など、または係るデバイスの組み合わせであってもよいし、それを含んでもよい。

【0088】

一例において、システム９００は、プロセッサ９１０に結合されるインタフェース９１２を含み、インタフェース９１２は、メモリサブシステム９２０またはグラフィックスインタフェースコンポーネント９４０などのより高い帯域幅接続を必要とするシステムコンポーネントのより高速なインタフェースまたは高スループットインタフェースを表すことができる。インタフェース９１２は、スタンドアロンコンポーネントであり得るまたはプロセッサダイ上に統合され得るインタフェース回路を表す。存在する場合、グラフィックスインタフェース９４０は、システム９００のユーザに視覚表示を提供するためのグラフィックスコンポーネントにインタフェース接続する。一例において、グラフィックスインタフェース９４０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイを駆動することができる。高精細度は、画素密度がほぼ１００ＰＰＩ（インチあたりの画素）以上のディスプレイを指すことができ、フルＨＤ（例えば１０８０ｐ）、網膜ディスプレイ、または４Ｋ（超高精細度またはＵＨＤ）などといったフォーマットを含むことができる。一例において、ディスプレイはタッチスクリーンディスプレイを含むことができる。一例において、グラフィックスインタフェース９４０は、メモリ９３０に記憶されるデータもしくはプロセッサ９１０により実行される動作またはその両方に基づいて表示を生成する。

【0089】

メモリサブシステム９２０は、システム９００のメインメモリを表し、プロセッサ９１０により実行されるコード、またはルーチンの実行に使用されるデータ値のためのストレージを提供する。メモリサブシステム９２０のメモリ９３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭなどの１または複数の種類のランダムアクセスメモリ（ＲＡＭ）、もしくは他のメモリデバイス、または係るデバイスの組み合わせといった１または複数のメモリデバイスを含んでよい。メモリ９３０は、とりわけ、システム９００において命令を実行するためのソフトウェアプラットフォームを提供するオペレーティングシステム（ＯＳ）９３２を記憶およびホストする。更に、アプリケーション９３４は、メモリ９３０からＯＳ９３２のソフトウェアプラットフォーム上で実行することができる。アプリケーション９３４は、１または複数の機能の実行を行うための独自の動作ロジックを有するプログラムを表す。プロセス９３６は、ＯＳ９３２、もしくは１または複数のアプリケーション９３４、またはこれらの組み合わせに補助機能を提供するエージェントまたはルーチンを表す。ＯＳ９３２、アプリケーション９３４、およびプロセス９３６は、システム９００に対して機能を提供するためのソフトウェアロジックを提供する。一例において、メモリサブシステム９２０はメモリコントローラ９２２を含み、メモリコントローラ９２２は、コマンドを生成してメモリ９３０に発行するためのメモリコントローラである。メモリコントローラ９２２は、プロセッサ９１０の物理的部分またはインタフェース９１２の物理的部分であり得ることが解るだろう。例えば、メモリコントローラ９２２は、プロセッサ９１０を備えた回路上に統合される統合メモリコントローラであり得る。

【0090】

具体的には示されていないが、システム９００は、メモリバス、グラフィックスバス、またはインタフェースバスなどといった、デバイス間の１または複数のバスまたはバスシステムを含み得ることが解るだろう。バスまたは他の信号線は、コンポーネントを互いに通信可能または電気的に結合するか、またはコンポーネントを通信可能かつ電気的に結合することができる。バスは、物理的通信回線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラ、もしくは他の回路、またはこれらの組み合わせを含むことができる。バスは例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ハイパートランスポートもしくはインダストリスタンダードアーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または米国電気電子学会（ＩＥＥＥ）規格１３９４バスのうちの１または複数を含むことができる。

【0091】

一例において、システム９００はインタフェース９１４を含み、インタフェース９１４はインタフェース９１２に結合され得る。インタフェース９１４は、インタフェース９１２より低速なインタフェースであり得る。一例において、インタフェース９１４は、スタンドアロンコンポーネントと集積回路とを含み得るインタフェース回路を表す。一例では、複数のユーザインタフェースコンポーネントもしくはペリフェラルコンポーネントまたはその両方がインタフェース９１４に結合する。ネットワークインタフェース９５０は、１または複数のネットワーク経由でリモートデバイス（例えばサーバまたは他のコンピューティングデバイス）と通信する能力をシステム９００に提供する。ネットワークインタフェース９５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線または無線の標準ベースのインタフェースもしくはプロプライエタリインタフェースを含むことができる。ネットワークインタフェース９５０はリモートデバイスとデータを交換することができ、この交換は、メモリに記憶されるデータの送信またはメモリに記憶されるデータの受信を含むことができる。

【0092】

一例において、システム９００は１または複数の入出力（Ｉ／Ｏ）インタフェース９６０を含む。Ｉ／Ｏインタフェース９６０は、ユーザがシステム９００と対話する際に用いる１または複数のインタフェースコンポーネント（例えばオーディオ、英数字、触覚／タッチ、または他のインタフェース接続）を含むことができる。周辺インタフェース９７０は、具体的には上述されていない任意のハードウェアインタフェースを含むことができる。周辺機器は概して、システム９００に依存して接続するデバイスを指す。依存接続とは、動作が実行され、かつ、ユーザが対話する際に用いる、ソフトウェアプラットフォームもしくはハードウェアプラットフォームまたはその両方をシステム９００が提供するような接続である。

【0093】

一例において、システム９００は、不揮発的にデータを記憶するための記憶サブシステム９８０を含む。一例では、特定のシステム実装において、記憶サブシステム９８０の少なくとも特定のコンポーネントが、メモリサブシステム９２０のコンポーネントと重複することができる。記憶サブシステム９８０は記憶デバイス９８４を含み、記憶デバイス９８４は、１または複数の磁気ディスク、ソリッドステートディスク、もしくは光ベースのディスク、またはこれらの組み合わせなど、大量のデータを不揮発的に記憶するための任意の従来の媒体であってもよいし、それを含んでもよい。記憶デバイス９８４は、コードまたは命令およびデータ９８６を永続的な状態で保持する（すなわち、システム９００への電力の遮断にもかかわらず値が保持される）。記憶デバイス９８４は一般的に「メモリ」と見なされ得るが、メモリ９３０は通常、プロセッサ９１０に命令を提供するための実行メモリまたはオペレーティングメモリである。記憶デバイス９８４は不揮発性であるが、メモリ９３０は、揮発性メモリ（すなわち、システム９００への電力が遮断された場合にデータの値または状態が不確定になる）を含むことができる。一例において、記憶サブシステム９８０は、記憶デバイス９８４とインタフェース接続するためのコントローラ９８２を含む。一例において、コントローラ９８２は、インタフェース９１４またはプロセッサ９１０の物理的部分であるか、またはプロセッサ９１０およびインタフェース９１４の両方に回路またはロジックを含むことができる。

【0094】

電源９０２はシステム９００のコンポーネントに電力を提供する。より具体的には、電源９０２は通常、システム９００内の１または複数の電力供給装置９０４にインタフェース接続して、システム９００のコンポーネントに電力を提供する。一例において、電力供給装置９０４は、壁のコンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。係るＡＣ電力は、再生可能エネルギー（例えば太陽光発電）電源９０２であり得る。一例において、電源９０２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源を含む。一例において、電源９０２または電力供給装置９０４は、充電磁場への接近によって充電するための無線充電ハードウェアを含む。一例において、電源９０２は内部バッテリまたは燃料電池ソースを含むことができる。

【0095】

一例において、メモリサブシステム９２０はＣＡトレーニングロジック９９０を含む。ＣＡトレーニングロジック９９０は、ＣＡトレーニングモードまたはコマンドバストレーニングモードをトリガし、かつ、ＣＡ信号線をトレーニングすべく信号を送信するためのロジックをメモリコントローラ９２２に含んでよい。メモリ９３０は、ＣＡ信号線上で駆動されるＣＡパターンに応答してフィードバックを提供するためのロジックを含んでよい。ＣＡトレーニングモードにおいて、メモリ９３０は、圧縮されるサンプリング済みの値、または、ＣＡ信号線上で駆動される所与のＣＡパターンに応答してサンプリングされる完全なＣＡパターンを示してよい。ＣＡトレーニングは、本明細書に記載の任意の例に従ったものであってよい。

【0096】

図１０は例示的なデバイス１０００を示す。いくつかの例において、デバイス１０００は、メモリシステムがＣＡトレーニングモードを実装し得るモバイルデバイスであってよい。デバイス１０００は、コンピューティングタブレット、モバイルフォンもしくはスマートフォン、無線対応の電子書籍リーダ、ウェアラブルコンピューティングデバイス、モノのインターネットデバイス、もしくは他のモバイルデバイス、または組み込みコンピューティングデバイスなどのモバイルコンピューティングデバイスを表す。これらのコンポーネントのうちのいくつかが大まかに示されており、係るデバイスの全てのコンポーネントがデバイス１０００に示されているわけではないことが解るだろう。

【0097】

デバイス１０００はプロセッサ１０１０を含み、プロセッサ１０１０はデバイス１０００の主要な処理動作を実行する。プロセッサ１０１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能な論理デバイス、または他の処理手段などの１または複数の物理的デバイスを含むことができる。プロセッサ１０１０により実行される処理動作は、アプリケーションおよびデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザまたは他のデバイスとのＩ／Ｏ（入出力）に関連する動作、電力管理に関連する動作、デバイス１０００を別のデバイスに接続することに関連する動作、またはこれらの組み合わせを含む。処理動作は、オーディオＩ／Ｏ、表示Ｉ／Ｏもしくは他のインタフェース接続、またはこれらの組み合わせに関連する動作を含むこともできる。プロセッサ１０１０は、メモリに記憶されるデータを実行することができる。プロセッサ１０１０は、メモリに記憶されるデータを書き込むまたは編集することができる。

【0098】

一例において、デバイス１０００は１または複数のセンサ１０１２を含む。センサ１０１２は、組み込みセンサ、もしくは外部センサへのインタフェース、またはこれらの組み合わせを表す。センサ１０１２によって、デバイス１０００は、デバイス１０００が実装される環境またはデバイスの１または複数の状態を監視または検出することができる。センサ１０１２は、環境センサ（温度センサ、動き検出器、光検出器、カメラ、化学センサ（例えば一酸化炭素センサ、二酸化炭素センサ、または他の化学センサ）など）、圧力センサ、加速度計、ジャイロスコープ、医療センサもしくは生理学センサ（例えばバイオセンサ、心拍数モニタ、または生理学的属性を検出する他のセンサ）、もしくは他のセンサ、またはこれらの組み合わせを含むことができる。センサ１０１２は、指紋認識システム、顔検出システムもしくは顔認識システム、またはユーザの特徴を検出または認識する他のシステムなどの生体認証システム用のセンサを含むこともできる。センサ１０１２は広範に理解されるべきであり、デバイス１０００で実装され得る多くの異なるタイプのセンサに対して制限を課すものではない。一例では、１または複数のセンサ１０１２が、プロセッサ１０１０と統合されるフロントエンド回路を介してプロセッサ１０１０に結合する。一例では、１または複数のセンサ１０１２が、デバイス１０００の別のコンポーネントを介してプロセッサ１０１０に結合する。

【0099】

一例において、デバイス１０００はオーディオサブシステム１０２０を含み、オーディオサブシステム１０２０は、コンピューティングデバイスにオーディオ機能を提供することと関連付けられるハードウェア（例えばオーディオハードウェアおよびオーディオ回路）コンポーネントおよびソフトウェア（例えばドライバ、コーデック）コンポーネントを表す。オーディオ機能は、スピーカ出力またはヘッドフォン出力とマイク入力とを含むことができる。係る機能のためのデバイスは、デバイス１０００に統合され得るか、またはデバイス１０００に接続され得る。一例において、ユーザは、プロセッサ１０１０により受信および処理されるオーディオコマンドを提供することによってデバイス１０００と対話する。

【0100】

表示サブシステム１０３０は、ユーザに提示するための視覚表示を提供するハードウェアコンポーネント（例えば表示デバイス）およびソフトウェアコンポーネント（例えばドライバ）を表す。一例において、ディスプレイは、ユーザがコンピューティングデバイスと対話するための触覚コンポーネントまたはタッチスクリーン要素を含む。表示サブシステム１０３０は表示インタフェース１０３２を含み、表示インタフェース１０３２は、ユーザに表示を提供するために使用される特定のスクリーンまたはハードウェアデバイスを含む。一例において、表示インタフェース１０３２は、表示に関連する少なくとも何らかの処理を実行するための、プロセッサ１０１０（グラフィックスプロセッサなど）とは別個のロジックを含む。一例において、表示サブシステム１０３０は、ユーザに出力および入力の両方を提供するタッチスクリーンデバイスを含む。一例において、表示サブシステム１０３０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイを含む。高精細度は、画素密度がほぼ１００ＰＰＩ（インチあたりの画素）以上のディスプレイを指すことができ、フルＨＤ（例えば１０８０ｐ）、網膜ディスプレイ、または４Ｋ（超高精細度またはＵＨＤ）などといったフォーマットを含むことができる。一例において、表示サブシステムはタッチスクリーンディスプレイを含む。一例において、表示サブシステム１０３０は、メモリに記憶されるデータもしくはプロセッサ１０１０により実行される動作またはその両方に基づいて表示情報を生成する。

【0101】

Ｉ／Ｏコントローラ１０４０は、ユーザとの対話に関連するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１０４０は、オーディオサブシステム１０２０もしくは表示サブシステム１０３０またはその両方の一部であるハードウェアを管理するように動作することができる。更に、Ｉ／Ｏコントローラ１０４０は、ユーザがシステムと対話し得る際に用いるデバイス１０００に接続する更なるデバイスのための接続ポイントを示す。例えば、デバイス１０００に取り付けられ得るデバイスは、マイクデバイス、スピーカシステムもしくはステレオシステム、ビデオシステムもしくは他の表示デバイス、キーボードデバイスもしくはキーパッドデバイス、または、カードリーダまたは他のデバイスなどの特定のアプリケーションと使用するための他のＩ／Ｏデバイスを含んでよい。

【0102】

上述したように、Ｉ／Ｏコントローラ１０４０は、オーディオサブシステム１０２０もしくは表示サブシステム１０３０またはその両方と対話することができる。例えば、マイクまたは他のオーディオデバイスを通じた入力によって、デバイス１０００の１または複数のアプリケーションまたは機能に対する入力またはコマンドが提供され得る。更には、表示出力の代わりにまたは表示出力に加えてオーディオ出力が提供され得る。別の例において、表示サブシステムがタッチスクリーンを含む場合は、表示デバイスは、Ｉ／Ｏコントローラ１０４０により少なくとも部分的に管理され得る入力デバイスとしても機能する。デバイス１０００上には、Ｉ／Ｏコントローラ１０４０により管理されるＩ／Ｏ機能を提供するための更なるボタンまたはスイッチがあってもよい。

【0103】

一例において、Ｉ／Ｏコントローラ１０４０は、加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、グローバルポジショニングシステム（ＧＰＳ）、またはデバイス１０００に含まれ得る他のハードウェア、またはセンサ１０１２などのデバイスを管理する。入力は、直接的なユーザとの対話処理の一部であり得ると同時に、システムに対してその動作に影響を及ぼすための環境入力（ノイズのフィルタリング、輝度検出に関するディスプレイの調整、カメラに対するフラッシュの適用、または他の機能など）を提供することでもあり得る。

【0104】

一例において、デバイス１０００は、バッテリ電力使用量と、バッテリの充電と、省電力動作に関連する機能とを管理する電力管理１０５０を含む。電力管理１０５０は、デバイス１０００のコンポーネントに電力を提供する電源１０５２からの電力を管理する。一例において、電源１０５２は、壁のコンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。係るＡＣ電力は、再生可能エネルギー（例えば太陽光発電、動きに基づく電力）であり得る。一例において、電源１０５２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源により提供され得るＤＣ電力のみを含む。一例において、電源１０５２は、充電磁場への接近によって充電するための無線充電ハードウェアを含む。一例において、電源１０５２は内部バッテリまたは燃料電池ソースを含むことができる。

【0105】

メモリサブシステム１０６０は、デバイス１０００に情報を記憶するためのメモリデバイス１０６２を含む。メモリサブシステム１０６０は、不揮発性（メモリデバイスへの電力が遮断された場合に状態が変化しない）メモリデバイスもしくは揮発性（メモリデバイスへの電力が遮断された場合に状態が不確定になる）メモリデバイスまたはこれらの組み合わせを含むことができる。メモリサブシステム１０６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータ、並びに、デバイス１０００のアプリケーションおよび機能の実行に関連するシステムデータ（長期的なものであるか一時的なものであるかにかかわらず）を記憶することができる。一例において、メモリサブシステム１０６０は、メモリコントローラ１０６４（デバイス１０００の制御の一部と見なされてもよく、潜在的にプロセッサ１０１０の一部と見なされ得る）を含む。メモリコントローラ１０６４は、メモリデバイス１０６２へのアクセスを制御するコマンドを生成および発行するためのスケジューラを含む。

【0106】

接続機能１０７０は、デバイス１０００が外部デバイスと通信できるようにするためのハードウェアデバイス（例えば、無線コネクタもしくは有線コネクタおよび通信ハードウェア、または有線ハードウェアと無線ハードウェアとの組み合わせ）およびソフトウェアコンポーネント（例えばドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイント、または基地局、および、ヘッドセット、プリンタ、または他のデバイスなどの周辺機器といった別個のデバイスであり得る。一例において、デバイス１０００は、メモリへの記憶または表示デバイスでの表示のために、外部デバイスとデータを交換する。交換されるデータは、データの読み取り、書き込み、または編集を行うべく、メモリに記憶されるデータ、または既にメモリに記憶されているデータを含むことができる。

【0107】

接続機能１０７０は複数の異なるタイプの接続機能を含むことができる。一般化すべく、デバイス１０００はセルラ接続機能１０７２および無線接続機能１０７４と共に示されている。セルラ接続機能１０７２は概して、ＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）もしくはその変形物もしくは派生物、ＣＤＭＡ（符号分割多元接続）もしくはその変形物もしくは派生物、ＴＤＭ（時分割多重化）もしくはその変形物もしくは派生物、ＬＴＥ（ロングタームエボリューション、「４Ｇ」とも呼ばれる）、または他のセルラサービス規格を介して提供されるなど、無線キャリアにより提供されるセルラネットワーク接続機能を指す。無線接続機能１０７４は、セルラではない無線接続機能を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）など）、ワイドエリアネットワーク（ＷｉＭａｘ（登録商標）など）、もしくは他の無線通信、またはこれらの組み合わせを含むことができる。無線通信は、非固体媒体を通じた変調電磁放射の使用によるデータの転送を指す。有線通信は固体通信媒体を通じて行われる。

【0108】

周辺接続１０８０は、ハードウェアインタフェースおよびコネクタと、周辺接続を行うためのソフトウェアコンポーネント（例えばドライバ、プロトコルスタック）とを含む。デバイス１０００は、他のコンピューティングデバイスに対する周辺デバイス（「～へ」１０８２）であり得ると同時に、そこに接続される周辺デバイス（「～から」１０８４）を有し得ることが解るだろう。デバイス１０００は一般に、デバイス１０００上のコンテンツの管理（例えばダウンロード、アップロード、変更、同期）などを目的として他のコンピューティングデバイスに接続するための「ドッキング」コネクタを有する。更に、ドッキングコネクタは、例えば視聴覚システムまたは他のシステムへのコンテンツ出力をデバイス１０００が制御できるようにする特定の周辺機器に、デバイス１０００が接続することを可能にし得る。

【0109】

プロプライエタリドッキングコネクタまたは他のプロプライエタリ接続ハードウェアに加えて、デバイス１０００は、一般的なコネクタまたは標準ベースのコネクタを介して周辺接続１０８０を行うことができる。一般的なタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（複数の異なるハードウェアインタフェースのいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、または他のタイプを含むことができる。

【0110】

一例において、メモリサブシステム１０６０はＣＡトレーニングロジック１０９０を含む。ＣＡトレーニングロジック１０９０は、ＣＡトレーニングモードまたはコマンドバストレーニングモードをトリガし、かつ、ＣＡ信号線をトレーニングすべく信号を送信するためのロジックをメモリコントローラ１０６４に含んでよい。メモリ１１６２は、ＣＡ信号線上で駆動されるＣＡパターンに応答してフィードバックを提供するためのロジックを含んでよい。ＣＡトレーニングモードにおいて、メモリ１１６２は、圧縮されるサンプリング済みの値、または、ＣＡ信号線上で駆動される所与のＣＡパターンに応答してサンプリングされる完全なＣＡパターンを示してよい。ＣＡトレーニングモードは本明細書に記載の任意の例に従ったものであってよい。

【0111】

少なくとも１つの例の１または複数の態様が、プロセッサ内の様々なロジックを表す少なくとも１つの機械可読媒体に記憶される代表的な命令により実装されてよく、これらの命令は、機械、コンピューティングデバイス、またはシステムにより読み取られると、当該機械、当該コンピューティングデバイス、または当該システムに、本明細書に記載の技術を実行するためのロジックを作成させる。係る表現は「ＩＰコア」として知られ、ＩＰブロックと同様であってよい。ＩＰコアは有形の機械可読媒体に記憶され、様々な顧客または製造施設に供給されて、実際にロジックまたはプロセッサを作る製造機械にロードされてよい。

【0112】

ハードウェア要素、ソフトウェア要素、またはその両方の組み合わせを使用して、様々な例が実装されてよい。いくつかの例において、ハードウェア要素は、デバイス、コンポーネント、プロセッサ、マイクロプロセッサ、回路、回路要素（例えばトランジスタ、抵抗器、コンデンサ、およびインダクタなど）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ、ＦＰＧＡ、メモリユニット、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、およびチップセットなどを含んでよい。いくつかの例において、ソフトウェア要素は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはこれらの任意の組み合わせを含んでよい。ハードウェア要素および／またはソフトウェア要素を使用して例が実装されるかどうかを判断することは、所望の計算速度、電力レベル、耐熱性、処理サイクルの予算、入力データレート、出力データレート、メモリリソース、データバス速度、および、所与の実装に所望される設計上または性能上の他の制約など、任意の数の要因に従って変化し得る。

【0113】

いくつかの例は、製品または少なくとも１つのコンピュータ可読媒体を含み得る。コンピュータ可読媒体は、ロジックを記憶するための非一時的記憶媒体を含んでよい。いくつかの例において、非一時的記憶媒体は、揮発性メモリまたは不揮発性メモリ、取り外し可能または取り外し不可能なメモリ、消去可能または消去不可能なメモリ、および書き込み可能または書き換え可能なメモリなどを含む、電子データを記憶できる１または複数のタイプのコンピュータ可読記憶媒体を含んでよい。いくつかの例において、ロジックは、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはこれらの任意の組み合わせなどの様々なソフトウェア要素を含んでよい。

【0114】

いくつかの例によれば、コンピュータ可読媒体は、命令を記憶または維持するための非一時的記憶媒体を含んでよく、命令は、機械、コンピューティングデバイス、またはシステムにより実行されると、当該機械、当該コンピューティングデバイス、または当該システムに、説明されている例に係る方法および／または動作を実行させる。命令は、ソースコード、コンパイル済みのコード、解釈済みのコード、実行可能なコード、静的コード、および動的コードなどといった任意の適切なタイプのコードを含んでよい。命令は、機械、コンピューティングデバイス、またはシステムに特定の機能を実行するように命令するための事前定義されたコンピュータ言語、方式、または構文に従って実装されてよい。命令は、任意の適切な高レベル、低レベル、オブジェクト指向、視覚的、コンパイル済み、および／または解釈済みのプログラミング言語を使用して実装されてよい。

【0115】

いくつかの例は、「一例では（ｉｎｏｎｅｅｘａｍｐｌｅ）」または「例（ａｎｅｘａｍｐｌｅ）」という表現と共にその派生語を使用して説明されてよい。これらの用語は、例との関連で説明する特定の特徴、構造、または特性が少なくとも１つの例に含まれることを意味する。本明細書の様々な箇所における「一例では」という言い回しの出現は、必ずしも全てが同じ例を指しているとは限らない。

【0116】

いくつかの例は、「結合され（ｃｏｕｐｌｅｄ）」または「接続され（ｃｏｎｎｅｃｔｅｄ）」という表現と共にその派生語を使用して説明されてよい。これらの用語は、必ずしも互いの同義語として意図されているとは限らない。例えば、「接続され」および／または「結合され」という用語を使用した説明は、２またはそれより多くの要素が互いに直接物理的または電気的に接触していることを示してよい。ただし、「結合され」または「～と結合され」という用語は、２またはそれより多くの要素が互いに直接接触してはいないが、それでもなお互いに協働または対話することを意味してもよい。

【0117】

様々な動作または機能が本明細書で説明される限りにおいて、これらの動作または機能は、ソフトウェアコード、命令、構成、および／またはデータとして説明または定義され得る。コンテンツは、直接実行可能な（「オブジェクト」または「実行可能な」形態）、ソースコード、または差分コード（「デルタ」または「パッチ」コード）であり得る。本明細書に記載のソフトウェアコンテンツは、コンテンツが記憶されている製品を介して、または、通信インタフェース経由でデータを送信するための当該通信インタフェースを動作させる方法を介して提供され得る。機械可読記憶媒体は、説明されている機能または動作を機械に実行させることができ、記録可能／記録不可能な媒体（例えばリードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）などの、機械（例えばコンピューティングデバイス、電子システムなど）によりアクセス可能な形態で情報を記憶する任意の機構を含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなどといった、別のデバイスに通信するためのハードワイヤード媒体、無線媒体、光学式媒体などの媒体のいずれかにインタフェース接続する任意の機構を含む。通信インタフェースは、構成パラメータを提供すること、および／または、通信インタフェースに、ソフトウェアコンテンツを記述するデータ信号を提供する準備をさせるための信号を送信することにより構成され得る。通信インタフェースは、通信インタフェースに送信される１または複数のコマンドまたは信号を介してアクセスされ得る。

【0118】

以下の例は、本明細書で開示する技術の更なる例に関する。

【0119】

［例１］例示的なメモリコントローラが、メモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガしてメモリデバイスのＣＡインタフェースをトレーニングする第１コマンドを生成するためのコマンドロジックを含んでよい。メモリコントローラは、メモリデバイスのＣＡインタフェースと結合されるコマンドバスを介してＣＡパターンが出力されるようにするためのＩ／Ｏトレーニング回路を含んでもよい。Ｉ／Ｏトレーニング回路は、メモリデバイスのＤＱインタフェースと結合されるデータバスを介してメモリデバイスから受信されるサンプリング済みのＣＡパターンを圧縮して、第１コマンドバストレーニングモードにあるメモリデバイスに基づいて第１圧縮値を生成し、コマンドロジックに第１圧縮値を転送してもよい。代替的に、Ｉ／Ｏトレーニング回路は、データバスを介してメモリデバイスから受信される第２圧縮値を転送してよい。第２圧縮値は、第２コマンドバストレーニングモードにあるメモリデバイスに基づいてメモリデバイスで圧縮されるサンプリング済みのＣＡパターンを表してよい。

【0120】

［例２］例１のメモリコントローラは、第１圧縮値または第２圧縮値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断するためのコマンドロジックを含んでもよい。コマンドロジックは、送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致しない場合に、メモリデバイスのＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整してもよい。

【0121】

［例３］例１のメモリコントローラは、コマンドバスに含まれる偶数個の信号線を介して出力されるＣＡパターンを生成するためのＩ／Ｏトレーニング回路を含んでもよい。第１圧縮値または第２圧縮値は、偶数個の信号線を介して送信される、サンプリング済みのＣＡパターンと一致するＣＡパターンに基づく０の偶数パリティ値である。

【0122】

［例４］第２コマンドバストレーニングモードはＣＡＴＭであり、メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスである、例３のメモリコントローラ。ＳＤＲＡＭデバイスは、サンプリング済みのＣＡパターンから０の偶数パリティ値を生成し、かつ、データバスを介してサンプリング済みのＣＡパターンに関する０の偶数パリティ値を示すための回路を有してよい。

【0123】

［例５］第１コマンドバストレーニングモードはＣＢＴモードであり、メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい、例３のメモリコントローラ。Ｉ／Ｏトレーニング回路は、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンから０の偶数パリティ値を生成するための１または複数のＸＯＲゲートを含んでよい。

【0124】

［例６］第１コマンドバストレーニングモードはＣＢＴモードである、例１のメモリコントローラ。メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい。Ｉ／Ｏトレーニング回路は、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンからＣＲＣ値を計算して、第１圧縮値を生成し、コマンドロジックにＣＲＣ値を転送するための回路を含んでよい。コマンドロジックは、ＣＲＣ値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断し、ＣＡパターンがサンプリング済みのＣＡパターンと一致しないと判断された場合に、メモリデバイスのＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整してよい。

【0125】

［例７］第１コマンドバストレーニングモードはＣＢＴモードである、例１のメモリコントローラ。メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい。Ｉ／Ｏトレーニング回路は、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンから署名値を生成して、第１圧縮値を生成し、コマンドロジックに署名値を転送するための多入力シフトレジスタを含んでよい。コマンドロジックは、署名値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断し、ＣＡパターンがサンプリング済みのＣＡパターンと一致しないと判断された場合に、メモリデバイスのＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整してよい。

【0126】

［例８］コマンドバスを介して出力されるＣＡパターンは、第１コマンドバストレーニングモードおよび第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成されるＣＡパターンを含んでよい、例１のメモリコントローラ。

【0127】

［例９］例示的なシステムが、ＣＡインタフェースとＤＱインタフェースとを有するメモリデバイスを含んでよい。システムは、ＣＡインタフェースと結合されるコマンドバスと、ＤＱインタフェースと結合されるデータバスと、コマンドバスおよびデータバスと結合されるメモリコントローラとを含んでもよい。メモリコントローラは、メモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガしてＣＡインタフェースをトレーニングする第１コマンドを生成するためのコマンドロジックを含んでよい。メモリコントローラは、コマンドバスを介してＣＡパターンが出力されるようにするためのＩ／Ｏトレーニング回路を含んでもよい。Ｉ／Ｏトレーニング回路は、データバスを介してメモリデバイスから受信されるサンプリング済みのＣＡパターンを圧縮して、第１コマンドバストレーニングモードにあるメモリデバイスに基づいて第１圧縮値を生成し、コマンドロジックに第１圧縮値を転送してもよい。代替的に、Ｉ／Ｏトレーニング回路は、データバスを介してメモリデバイスから受信される第２圧縮値を転送してよい。第２圧縮値は、第２コマンドバストレーニングモードにあるメモリデバイスに基づいてメモリデバイスで圧縮されるサンプリング済みのＣＡパターンを表してよい。

【0128】

［例１０］コマンドロジックは、第１圧縮値または第２圧縮値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断するためのものである、例９のシステム。コマンドロジックは、送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致しない場合に、メモリデバイスのＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整するためのものでもある。

【0129】

［例１１］Ｉ／Ｏトレーニング回路は、コマンドバスに含まれる偶数個の信号線を介して出力されるＣＡパターンを生成するためのものである、例９のシステム。第１圧縮値または第２圧縮値は、偶数個の信号線を介して送信される、サンプリング済みのＣＡパターンと一致するＣＡパターンに基づく０の偶数パリティ値であってよい。

【0130】

［例１２］第２コマンドバストレーニングモードはＣＡＴＭであってよい、例１１のシステム。メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい。ＳＤＲＡＭデバイスは、サンプリング済みのＣＡパターンから０の偶数パリティ値を生成し、かつ、データバスを介してサンプリング済みのＣＡパターンに関する０の偶数パリティ値を示すための回路を有してよい。

【0131】

［例１３］第１コマンドバストレーニングモードはＣＢＴモードであってよい、例１１のシステム。メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい。Ｉ／Ｏトレーニング回路は、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンから０の偶数パリティ値を生成するための１または複数の排他的ＸＯＲゲートを含んでよい。

【0132】

［例１４］第１コマンドバストレーニングモードはＣＢＴモードであってよい、例９のシステム。メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい。Ｉ／Ｏトレーニング回路は、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンからＣＲＣ値を計算して、第１圧縮値を生成し、コマンドロジックにＣＲＣ値を転送するための回路を含んでよい。コマンドロジックは、ＣＲＣ値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断し、ＣＡパターンがサンプリング済みのＣＡパターンと一致しないと判断された場合に、メモリデバイスのＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整してよい。

【0133】

［例１５］第１コマンドバストレーニングモードはＣＢＴモードであってよい、例９のシステム。メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい。Ｉ／Ｏトレーニング回路は、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンから署名値を生成して、第１圧縮値を生成し、コマンドロジックに署名値を転送するための多入力シフトレジスタを含んでよい。コマンドロジックは、署名値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断してよい。コマンドロジックは、ＣＡパターンがサンプリング済みのＣＡパターンと一致しないと判断された場合に、メモリデバイスのＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整してもよい。

【0134】

［例１６］コマンドバスを介して出力されるＣＡパターンは、第１コマンドバストレーニングモードおよび第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成されるＣＡパターンを含んでよい、例９のシステム。

【0135】

［例１７］例示的な方法が、メモリコントローラにおいてメモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガしてメモリデバイスのＣＡインタフェースをトレーニングする第１コマンドを生成する段階を含んでよい。方法は、メモリデバイスのＣＡインタフェースと結合されるコマンドバスを介してＣＡパターンが出力されるようにする段階を含んでもよい。これらの例の場合は、メモリデバイスが第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのどちらにあるようにトリガされたかに応じて、方法は、第１コマンドバストレーニングモードにあるメモリデバイスに基づいてメモリデバイスのＤＱインタフェースと結合されるデータバスを介してメモリデバイスからサンプリング済みのＣＡパターンを受信し、受信されるサンプリング済みのＣＡパターンを圧縮して第１圧縮値を生成する段階を含んでもよいし、データバスを介してメモリデバイスから受信される第２圧縮値を受信する段階であって、第２圧縮値は、第２コマンドバストレーニングモードにあるメモリデバイスに基づいてメモリデバイスで圧縮されるサンプリング済みのＣＡパターンを表す、段階を含んでもよい。方法は、第１圧縮値または第２圧縮値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断する段階を含んでもよい。方法は、送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致しない場合に、メモリデバイスのＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する段階を含んでもよい。

【0136】

［例１８］例１７の方法は、コマンドバスに含まれる偶数個の信号線を介して出力されるＣＡパターンを生成する段階を含んでもよい。方法は、第１圧縮値または第２圧縮値が、偶数個の信号線を介して送信される、サンプリング済みのＣＡパターンと一致しないＣＡパターンに基づく１の奇数パリティ値であることを含んでもよい。

【0137】

［例１９］第２コマンドバストレーニングモードはＣＡＴＭである、例１８の方法。メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい。ＳＤＲＡＭデバイスは、サンプリング済みのＣＡパターンから１の奇数パリティ値を生成し、かつ、データバスを介してサンプリング済みのＣＡパターンに関する１の奇数パリティ値を示すための回路を有してよい。

【0138】

［例２０］第１コマンドバストレーニングモードはＣＢＴモードであってよい、例１８の方法。メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい。方法は、メモリコントローラにおいて１または複数のＸＯＲゲートを使用して、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンから１の奇数パリティ値を生成する段階を含んでもよい。

【0139】

［例２１］第１コマンドバストレーニングモードはＣＢＴモードであり、メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい、例１７の方法。方法は、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンからＣＲＣ値を計算して第１圧縮値を生成する段階を含んでもよい。方法は、ＣＲＣ値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断する段階を含んでもよい。

【0140】

［例２２］第１コマンドバストレーニングモードはＣＢＴモードであってよく、メモリデバイスは、ダブルデータレート規格と互換性があるＳＤＲＡＭデバイスであってよい、例１７の方法。方法は、ＳＤＲＡＭデバイスから受信されるサンプリング済みのＣＡパターンから署名値を生成して第１圧縮値を生成する段階を含んでもよい。方法は、署名値を使用して、コマンドバスを介して送信されるＣＡパターンがサンプリング済みのＣＡパターンと一致するかどうかを判断する段階を含んでもよい。

【0141】

［例２３］コマンドバスを介して出力されるＣＡパターンは、第１コマンドバストレーニングモードおよび第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成されるＣＡパターンを含んでよい、例１７の方法。

【0142】

［例２４］少なくとも１つの例示的な機械可読媒体は、システムによる実行に応答して例１７から２３のいずれか１つに記載の方法をシステムに実行させ得る複数の命令を含んでよい。

【0143】

［例２５］例示的な装置が、例１７から２３のいずれか１つに記載の方法を実行するための手段を含んでよい。

【0144】

開示の要約は、連邦規則法典集第３７巻に準拠するように提供されていることを強調する。１．７２（ｂ）章では、読者が技術的開示の本質を迅速に確認できるようにする要約書が要求されている。要約書は、それが特許請求の範囲または意味を解釈または限定するのに使用されることはないという理解のもとで提出されている。加えて、上記の詳細な説明では、開示の簡素化を目的として様々な特徴が単一の例にまとめられていることが分かる。この開示方法は、特許請求されている例が各請求項に明示的に記載されているよりも多くの特徴を必要とするという意図を反映していると解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示されている例の全ての特徴よりも少ないことにある。故に、以下の特許請求の範囲はこれにより詳細な説明に組み込まれ、各請求項は別個の例として自立している。添付した特許請求の範囲において、「含む（ｉｎｃｌｕｄｉｎｇ）」および「ここで（ｉｎｗｈｉｃｈ）」という用語は、「含む（ｃｏｍｐｒｉｓｉｎｇ）」および「ここで（ｗｈｅｒｅｉｎ）」というそれぞれの用語の平易な英語と同義語としてそれぞれ使用されている。更に、「第１」、「第２」、および「第３」などの用語は、単なる符号として使用されているに過ぎず、これらのオブジェクトに対して数値的要件を課すことを意図しているわけではない。

【0145】

構造的特徴および／または方法論的行為に固有の言語で主題を説明してきたが、添付した特許請求の範囲で定義されている主題が必ずしも上記の特定の特徴または行為に限定されるとは限らないことを理解されたい。むしろ、上記の特定の特徴および行為は、特許請求の範囲を実装する例示的な形態として開示されている。［他の考えられる項目］
（項目１）
メモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガして上記メモリデバイスのコマンド・アドレス（ＣＡ）インタフェースをトレーニングする第１コマンドを生成するためのコマンドロジックと、
上記メモリデバイスの上記ＣＡインタフェースと結合されるコマンドバスを介してＣＡパターンが出力されるようにするための入出力（Ｉ／Ｏ）トレーニング回路と
を備えるメモリコントローラであって、
上記Ｉ／Ｏトレーニング回路は、
上記メモリデバイスのＤＱインタフェースと結合されるデータバスを介して上記メモリデバイスから受信されるサンプリング済みのＣＡパターンを圧縮して、上記第１コマンドバストレーニングモードにある上記メモリデバイスに基づいて第１圧縮値を生成し、上記コマンドロジックに上記第１圧縮値を転送すること、または、
上記データバスを介して上記メモリデバイスから受信される第２圧縮値を転送することであって、上記第２圧縮値は、上記第２コマンドバストレーニングモードにある上記メモリデバイスに基づいて上記メモリデバイスで圧縮される上記サンプリング済みのＣＡパターンを表す、転送すること
を行うためのものでもある、
メモリコントローラ。
（項目２）
上記コマンドロジックは更に、
上記第１圧縮値または上記第２圧縮値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致しない場合に、上記メモリデバイスの上記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
項目１に記載のメモリコントローラ。
（項目３）
上記Ｉ／Ｏトレーニング回路は、上記コマンドバスに含まれる偶数個の信号線を介して出力される上記ＣＡパターンを生成するためのものであり、
上記第１圧縮値または上記第２圧縮値は、上記偶数個の信号線を介して送信される、上記サンプリング済みのＣＡパターンと一致する上記ＣＡパターンに基づく０の偶数パリティ値である、
項目１に記載のメモリコントローラ。
（項目４）
上記第２コマンドバストレーニングモードはコマンドアドレストレーニングモード（ＣＡＴＭ）であり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、上記ＳＤＲＡＭデバイスは、上記サンプリング済みのＣＡパターンから上記０の偶数パリティ値を生成し、かつ、上記データバスを介して上記サンプリング済みのＣＡパターンに関する上記０の偶数パリティ値を示すための回路を有する、
項目３に記載のメモリコントローラ。
（項目５）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
上記Ｉ／Ｏトレーニング回路は、上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから上記０の偶数パリティ値を生成するための１または複数の排他的ＯＲ（ＸＯＲ）ゲートを有する、
項目３に記載のメモリコントローラ。
（項目６）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
上記Ｉ／Ｏトレーニング回路は、上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから巡回冗長検査（ＣＲＣ）値を計算して、上記第１圧縮値を生成し、上記コマンドロジックに上記ＣＲＣ値を転送するための回路を含み、
上記コマンドロジックは、
上記ＣＲＣ値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致しないと判断された場合に、上記メモリデバイスの上記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
項目１に記載のメモリコントローラ。
（項目７）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
上記Ｉ／Ｏトレーニング回路は、上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから署名値を生成して、上記第１圧縮値を生成し、上記コマンドロジックに上記署名値を転送するための多入力シフトレジスタを有し、
上記コマンドロジックは、
上記署名値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致しないと判断された場合に、上記メモリデバイスの上記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
項目１に記載のメモリコントローラ。
（項目８）
上記コマンドバスを介して出力される上記ＣＡパターンは、上記第１コマンドバストレーニングモードおよび上記第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成される上記ＣＡパターンを含む、項目１に記載のメモリコントローラ。
（項目９）
コマンド・アドレス（ＣＡ）インタフェースとＤＱインタフェースとを有するメモリデバイスと、
上記ＣＡインタフェースと結合されるコマンドバスと、
上記ＤＱインタフェースと結合されるデータバスと、
上記コマンドバスおよび上記データバスと結合されるメモリコントローラと
を備えるシステムであって、
上記メモリコントローラは、
上記メモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガして上記ＣＡインタフェースをトレーニングする第１コマンドを生成するためのコマンドロジックと、
上記コマンドバスを介してＣＡパターンが出力されるようにするための入出力（Ｉ／Ｏ）トレーニング回路と
を有し、
上記Ｉ／Ｏトレーニング回路は、
上記データバスを介して上記メモリデバイスから受信されるサンプリング済みのＣＡパターンを圧縮して、上記第１コマンドバストレーニングモードにある上記メモリデバイスに基づいて第１圧縮値を生成し、上記コマンドロジックに上記第１圧縮値を転送すること、または、
上記データバスを介して上記メモリデバイスから受信される第２圧縮値を転送することであって、上記第２圧縮値は、上記第２コマンドバストレーニングモードにある上記メモリデバイスに基づいて上記メモリデバイスで圧縮される上記サンプリング済みのＣＡパターンを表す、転送すること
を行うためのものでもある、
システム。
（項目１０）
上記コマンドロジックは更に、
上記第１圧縮値または上記第２圧縮値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致しない場合に、上記メモリデバイスの上記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
項目９に記載のシステム。
（項目１１）
上記Ｉ／Ｏトレーニング回路は、上記コマンドバスに含まれる偶数個の信号線を介して出力されるＣＡパターンを生成するためのものであり、
上記第１圧縮値または上記第２圧縮値は、上記偶数個の信号線を介して送信される、上記サンプリング済みのＣＡパターンと一致する上記ＣＡパターンに基づく０の偶数パリティ値である、
項目９に記載のシステム。
（項目１２）
上記第２コマンドバストレーニングモードはコマンドアドレストレーニングモード（ＣＡＴＭ）であり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、上記ＳＤＲＡＭデバイスは、上記サンプリング済みのＣＡパターンから上記０の偶数パリティ値を生成し、かつ、上記データバスを介して上記サンプリング済みのＣＡパターンに関する上記０の偶数パリティ値を示すための回路を有する、
項目１１に記載のシステム。
（項目１３）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
上記Ｉ／Ｏトレーニング回路は、上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから上記０の偶数パリティ値を生成するための１または複数の排他的ＯＲ（ＸＯＲ）ゲートを含む、
項目１１に記載のシステム。
（項目１４）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
上記Ｉ／Ｏトレーニング回路は、上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから巡回冗長検査（ＣＲＣ）値を計算して、上記第１圧縮値を生成し、上記コマンドロジックに上記ＣＲＣ値を転送するための回路を含み、
上記コマンドロジックは、
上記ＣＲＣ値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致しないと判断された場合に、上記メモリデバイスの上記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
項目９に記載のシステム。
（項目１５）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、
上記Ｉ／Ｏトレーニング回路は、上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから署名値を生成して、上記第１圧縮値を生成し、上記コマンドロジックに上記署名値を転送するための多入力シフトレジスタを有し、
上記コマンドロジックは、
上記署名値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断し、
上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致しないと判断された場合に、上記メモリデバイスの上記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する
ためのものである、
項目９に記載のシステム。
（項目１６）
上記コマンドバスを介して出力される上記ＣＡパターンは、上記第１コマンドバストレーニングモードおよび上記第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成される上記ＣＡパターンを含む、項目９に記載のシステム。
（項目１７）
メモリコントローラにおいて、メモリデバイスを第１コマンドバストレーニングモードまたは第２コマンドバストレーニングモードのうちの一方に移行するようにトリガして上記メモリデバイスのコマンド・アドレス（ＣＡ）インタフェースをトレーニングする第１コマンドを生成する段階と、
上記メモリデバイスの上記ＣＡインタフェースと結合されるコマンドバスを介してＣＡパターンが出力されるようにする段階であって、
上記メモリデバイスが上記第１コマンドバストレーニングモードまたは上記第２コマンドバストレーニングモードのどちらにあるようにトリガされたかに応じて、
上記第１コマンドバストレーニングモードにある上記メモリデバイスに基づいて上記メモリデバイスのＤＱインタフェースと結合されるデータバスを介して上記メモリデバイスからサンプリング済みのＣＡパターンを受信し、受信される上記サンプリング済みのＣＡパターンを圧縮して第１圧縮値を生成する段階、または、
上記データバスを介して上記メモリデバイスから受信される第２圧縮値を受信する段階であって、上記第２圧縮値は、上記第２コマンドバストレーニングモードにある上記メモリデバイスに基づいて上記メモリデバイスで圧縮される上記サンプリング済みのＣＡパターンを表す、段階、
を含む段階と、
上記第１圧縮値または上記第２圧縮値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断する段階と、
送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致しない場合に、上記メモリデバイスの上記ＣＡインタフェースと関連付けられる１または複数の電気的パラメータまたはタイミングパラメータを調整する段階と
を備える方法。
（項目１８）
上記コマンドバスに含まれる偶数個の信号線を介して出力される上記ＣＡパターンを生成する段階
を備え、
上記第１圧縮値または上記第２圧縮値は、上記偶数個の信号線を介して送信される、上記サンプリング済みのＣＡパターンと一致しない上記ＣＡパターンに基づく１の奇数パリティ値である、
項目１７に記載の方法。
（項目１９）
上記第２コマンドバストレーニングモードはコマンドアドレストレーニングモード（ＣＡＴＭ）であり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、上記ＳＤＲＡＭデバイスは、上記サンプリング済みのＣＡパターンから上記１の奇数パリティ値を生成し、かつ、上記データバスを介して上記サンプリング済みのＣＡパターンに関する上記１の奇数パリティ値を示すための回路を有する、
項目１８に記載の方法。
（項目２０）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、
上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、上記方法は、
上記メモリコントローラにおける１または複数の排他的ＯＲ（ＸＯＲ）ゲートを使用して、上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから上記１の奇数パリティ値を生成する段階
を更に備える
項目１８に記載の方法。
（項目２１）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、上記方法は、
上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから巡回冗長検査（ＣＲＣ）値を計算して、上記第１圧縮値を生成する段階と、
上記ＣＲＣ値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断する段階と
を更に備える、項目１７に記載の方法。
（項目２２）
上記第１コマンドバストレーニングモードはコマンドバストレーニング（ＣＢＴ）モードであり、上記メモリデバイスは、ダブルデータレート規格と互換性があるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスであり、上記方法は、
上記ＳＤＲＡＭデバイスから受信される上記サンプリング済みのＣＡパターンから署名値を生成して、上記第１圧縮値を生成する段階、
上記署名値を使用して、上記コマンドバスを介して送信される上記ＣＡパターンが上記サンプリング済みのＣＡパターンと一致するかどうかを判断する段階
を更に備える、項目１７に記載の方法。
（項目２３）
上記コマンドバスを介して出力される上記ＣＡパターンは、上記第１コマンドバストレーニングモードおよび上記第２コマンドバストレーニングモードのために実装され得る同じＣＡトレーニングアルゴリズムに基づいて生成される上記ＣＡパターンを含む、項目１７に記載の方法。

【図1】