特許 7582603 行列演算の最適化メカニズム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】行列演算の最適化メカニズム

(51)【国際特許分類】

   G06F 17/16 20060101AFI20241106BHJP

   G06N 3/10 20060101ALI20241106BHJP

【ＦＩ】

G06F17/16 C

G06N3/10

G06F17/16 B

【請求項の数】 21

【外国語出願】

(21)【出願番号】P 2020187255

(22)【出願日】2020-11-10

(65)【公開番号】P2021190066

(43)【公開日】2021-12-13

【審査請求日】2023-09-01

(31)【優先権主張番号】16/890,122

(32)【優先日】2020-06-02

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ジョイディープ レイ

(72)【発明者】

【氏名】ファンウェン フ

(72)【発明者】

【氏名】ディラージ ディー． カラムカー

(72)【発明者】

【氏名】サシカンス アヴァンチャ

【審査官】坂東 博司

(56)【参考文献】

【文献】特開２００８－０７７５９０（ＪＰ，Ａ）

【文献】特表２０１７－５２０８７３（ＪＰ，Ａ）

【文献】特開２０１８－１３２９０１（ＪＰ，Ａ）

【文献】特開２００８－００３７０８（ＪＰ，Ａ）

【文献】特開平６－１１０４４６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０４２２０２（ＵＳ，Ａ１）

【文献】米国特許第５０９５３０１（ＵＳ，Ａ）

【文献】米国特許第８５３９２０１（ＵＳ，Ｂ２）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １７／１６

Ｇ０６Ｎ ３／１０

(57)【特許請求の範囲】

【請求項1】

機械学習行列処理を容易にする装置であって、
行列データを格納するメモリと、
命令に含まれるメッセージ記述子を調べて、実行されるべき行列レイアウト操作演算のタイプを決定し、
取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する前記命令に含まれるメッセージヘッダを調べ、
前記複数のパラメータに基づいて前記メモリから前記行列データの１つまたは複数のブロックを取り出すための、命令を実行する１つまたは複数のプロセッサと、
複数のレジスタを含むレジスタファイルとを備え、
前記行列データの前記１つまたは複数のブロックは、前記複数のレジスタの第１のセット内に格納されている、装置。

【請求項2】

前記複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含む、請求項１に記載の装置。

【請求項3】

前記複数のパラメータは、前記１つまたは複数のブロックのそれぞれの幅、高さ、およびピッチを定義する属性をさらに含む、請求項２に記載の装置。

【請求項4】

前記メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、請求項３に記載の装置。

【請求項5】

前記１つまたは複数のプロセッサは、前記行列データの前記１つまたは複数のブロックのそれぞれに対して転置演算を実行し、転置された前記行列データを前記複数のレジスタの前記第１のセットに格納する、請求項４に記載の装置。

【請求項6】

前記メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、請求項３に記載の装置。

【請求項7】

前記１つまたは複数のプロセッサは、前記行列データの前記１つまたは複数のブロックのそれぞれに対して変換演算を実行し、変換された前記行列データの前記１つまたは複数のブロックを前記複数のレジスタの前記第１のセットに格納する、請求項６に記載の装置。

【請求項8】

前記メッセージ記述子は、転置および変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、請求項３に記載の装置。

【請求項9】

機械学習行列処理を容易にする方法であって、
命令に含まれるメッセージ記述子を調べて、実行されるべき行列レイアウト操作演算のタイプを決定することと、
取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する前記命令に含まれるメッセージヘッダを調べることと、
前記複数のパラメータに基づいてメモリから行列データの１つまたは複数のブロックを取り出すことと、
前記行列データの前記１つまたは複数のブロックを、複数のレジスタの第１のセット内に格納することとを含む、方法。

【請求項10】

前記複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含む、請求項９に記載の方法。

【請求項11】

前記複数のパラメータは、前記１つまたは複数のブロックのそれぞれの幅、高さ、およびピッチを定義する属性をさらに含む、請求項１０に記載の方法。

【請求項12】

前記メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、請求項９に記載の方法。

【請求項13】

前記転置演算は、
前記行列データの前記１つまたは複数のブロックのそれぞれに対して転置演算を実行することと、
転置された前記行列データの前記１つまたは複数のブロックを前記複数のレジスタの前記第１のセットに格納することとを含む、請求項１２に記載の方法。

【請求項14】

前記メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、請求項１１に記載の方法。

【請求項15】

前記変換演算は、前記行列データの前記１つまたは複数のブロックのそれぞれに対して変換演算を実行することと、
変換された前記行列データの前記１つまたは複数のブロックを前記複数のレジスタの前記第１のセットに格納することとを含む、請求項１４に記載の方法。

【請求項16】

プログラムであって、コンピュータに、
命令に含まれるメッセージ記述子を調べて、実行されるべき行列レイアウト操作演算のタイプを決定させ、
取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する前記命令に含まれるメッセージヘッダを調べさせ、
前記複数のパラメータに基づいてメモリから行列データの１つまたは複数のブロックを取り出させ、
前記行列データの前記１つまたは複数のブロックを、複数のレジスタの第１のセット内に格納させる、プログラム。

【請求項17】

前記複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含む、請求項１６に記載のプログラム。

【請求項18】

前記複数のパラメータは、前記１つまたは複数のブロックのそれぞれの幅、高さおよびピッチを定義する属性をさらに含む、請求項１７に記載のプログラム。

【請求項19】

前記メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、請求項１８に記載のプログラム。

【請求項20】

前記メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、請求項１８に記載のプログラム。

【請求項21】

請求項１６から２０のいずれか一項に記載のプログラムを格納するコンピュータ可読媒体。

【発明の詳細な説明】

【技術分野】

【0001】

ディープラーニングアルゴリズムは、現在、音声／動画認識、動画要約など、様々な機械学習アプリケーションで実装されている。様々な形式のニューラルネットワーク（例えば、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、長短期記憶（ＬＳＴＭ）など）は、それらの高い並列性のため、このようなワークロードを実行するために適用される。機械学習アプリケーションは通常、かなりの割合のゼロを持つ行列乗算ワークロードを実装する（例えば、疎行列など）。

【0002】

ディープラーニング（または機械学習）のカーネルは、算術命令を実行する前に入力データのレイアウト操作を実行するために必要なリソースにより、しばしば計算利用率が低いことがある。たいていのフレームワーク（例えば、Ｔｅｎｓｏｒｆｌｏｗなど）は、機械学習演算で直接消費することができないデータレイアウト・フォーマットを標準化している。例えば、重み行列は、乗算を実行する前に転置される必要がある場合がある。しかし、ソフトウェアで転置演算（または変換演算などの他の演算）を実行すると、過剰な量のクロックサイクルを消費し、グラフィックス計算のパフォーマンスを低下させる。

【図面の簡単な説明】

【0003】

本実施形態の上述した特徴を詳細に理解できるように、上記の簡単に要約した実施形態のより具体的な説明は、実施形態を参照することによって得られるかもしれないが、そのうちのいくつかは、添付の図面に図示される。しかしながら、添付の図面は、典型的な実施形態のみを図示しており、したがって、その範囲を限定するものとみなされるべきではないことに留意されたい。

【0004】

【図1】一実施形態に係る処理システムのブロック図である。

【0005】

【図2A】本明細書に記載された実施形態によって提供されるコンピューティングシステムおよびグラフィックスプロセッサを示す。

【図2B】本明細書に記載された実施形態によって提供されるコンピューティングシステムおよびグラフィックスプロセッサを示す。

【図2C】本明細書に記載された実施形態によって提供されるコンピューティングシステムおよびグラフィックスプロセッサを示す。

【図2D】本明細書に記載された実施形態によって提供されるコンピューティングシステムおよびグラフィックスプロセッサを示す。

【0006】

【図3A】実施形態によって提供される追加のグラフィックスプロセッサおよび計算アクセラレータ・アーキテクチャのブロック図を示す。

【図3B】実施形態によって提供される追加のグラフィックスプロセッサおよび計算アクセラレータ・アーキテクチャのブロック図を示す。

【図3C】実施形態によって提供される追加のグラフィックスプロセッサおよび計算アクセラレータ・アーキテクチャのブロック図を示す。

【0007】

【図4】いくつかの実施形態に従ったグラフィックスプロセッサのグラフィック処理エンジンのブロック図である。

【0008】

【図5A】実施形態に係るグラフィックスプロセッサコアに採用される処理要素の配列を含むスレッド実行ロジックを示す。

【図5B】実施形態に係るグラフィックスプロセッサコアに採用される処理要素の配列を含むスレッド実行ロジックを示す。

【0009】

【図6】一実施形態に係る追加の実行ユニットを示す。

【0010】

【図7】いくつかの実施形態に係るグラフィックスプロセッサの命令フォーマットを示すブロック図である。

【0011】

【図8】別の実施形態に係るグラフィックスプロセッサのブロック図である。

【0012】

【図9A】いくつかの実施形態に係るグラフィックスプロセッサのコマンドフォーマットおよびコマンドシーケンスを示す。

【図9B】いくつかの実施形態に係るグラフィックスプロセッサのコマンドフォーマットおよびコマンドシーケンスを示す。

【0013】

【図10】いくつかの実施形態に係るデータ処理システムのための例示的なグラフィック・ソフトウェア・アーキテクチャを示す。

【0014】

【図11A】一実施形態に係る集積回路パッケージアセンブリを示す。

【図11B】一実施形態に係る集積回路パッケージアセンブリを示す。

【図11C】一実施形態に係る集積回路パッケージアセンブリを示す。

【図11D】一実施形態に係る集積回路パッケージアセンブリを示す。

【0015】

【図12】一実施形態に係る例示的なシステム・オン・チップ集積回路を示すブロック図である。

【0016】

【図13A】追加の例示的なグラフィックスプロセッサを例示するブロック図である。

【図13B】追加の例示的なグラフィックスプロセッサを例示するブロック図である。

【0017】

【図14】実施形態に係る機械学習ソフトウェアスタックを示す。

【0018】

【図15A】例示的なディープニューラルネットワークの層を示す。

【図15B】例示的なディープニューラルネットワークの層を示す。

【0019】

【図16】例示的な再帰型ニューラルネットワークを示す。

【0020】

【図17】ディープニューラルネットワークの訓練と展開を示す。

【0021】

【図18】分散学習を示すブロック図である。

【0022】

【図19】実施形態に係るデータ処理システムのブロック図である。

【0023】

【図20】行列演算の一実施形態を示す。

【0024】

【図21】メッセージに関連付けられたデータブロックの一実施形態を示す。

【0025】

【図22】ブロックメッセージの一実施形態を示す。

【0026】

【図23A】２Ｄブロックの読み出し操作の実施形態を示すフロー図である。

【図23B】２Ｄブロックの読み出し操作の実施形態を示すフロー図である。

【0027】

【図24】メッセージに関連付けられたデータブロックの別の実施形態を示す。

【0028】

【図25】レジスタファイルに格納されたデータブロックの一実施形態を示す。

【0029】

【図26A】転置演算を伴った２Ｄブロックの読み出しの実施形態を示すフロー図である。

【図26B】転置演算を伴った２Ｄブロックの読み出しの実施形態を示すフロー図である。

【0030】

【図27A】レジスタファイルに格納されたデータブロックの他の実施形態を示す。

【図27B】レジスタファイルに格納されたデータブロックの他の実施形態を示す。

【0031】

【図28A】変換演算を伴った２Ｄブロックの読み出しの実施形態を示すフロー図である。

【図28B】変換演算を伴った２Ｄブロックの読み出しの実施形態を示すフロー図である。

【0032】

【図29】レジスタファイルに格納されたデータブロックのさらに別の実施形態を示している。

【0033】

【図30】命令実行処理の一実施形態を示すフロー図である。

【発明を実施するための形態】

【0034】

実施形態では、機械学習行列計算を実行する前に行列レイアウト操作を実行する命令が開示されている。このような実施形態では、命令は、行列レイアウト操作を実行する前に、行列データをメモリから取り出すのに使用される２次元（２Ｄ）メモリ表面を定義する。さらなる実施形態では、命令は、メモリから行列データのブロックを取り出すために２Ｄメモリ表面を定義する複数のパラメータを含む。
システム概要

【0035】

図１は、一実施形態に係る処理システム１００のブロック図である。システム１００は、単一プロセッサのデスクトップシステム、マルチプロセッサのワークステーションシステム、または多数のプロセッサ１０２またはプロセッサコア１０７を有するサーバシステムで使用されてもよい。一実施形態では、システム１００は、ローカルまたは広域ネットワークへの有線または無線接続を有するインターネット・オブ・シングス（ＩｏＴ）デバイス内などのモバイルデバイス、ハンドヘルドデバイス、または組み込みデバイスで使用するためのシステム・オン・チップ（ＳｏＣ）集積回路内に組み込まれた処理プラットフォームである。

【0036】

一実施形態では、システム１００は、サーバベースのゲームプラットフォーム、ゲームおよびメディアコンソールを含むゲームコンソール、モバイルゲームコンソール、ハンドヘルドゲームコンソール、またはオンラインゲームコンソールを含むか、それらと結合するか、またはそれらの中に統合されることができる。いくつかの実施形態では、システム１００は、携帯電話、スマートフォン、タブレットコンピューティングデバイス、または低い内部ストレージ容量を有するラップトップなどのモバイルインターネット接続デバイスの一部である。処理システム１００はまた、スマートウォッチウェアラブルデバイスのようなウェアラブルデバイス；現実世界の視覚、音声、または触覚体験を補足するための視覚、音声、または触覚出力を提供するか、またはさもなければテキスト、音声、グラフィック、動画、ホログラフィック画像、または動画や触覚のフィードバックを提供するための拡張現実（ＡＲ）または仮想現実（ＶＲ）の特徴で強化されたスマートアイウェアまたは衣類；他の拡張現実（ＡＲ）デバイス；または他の仮想現実（ＶＲ）デバイスを含むか、それらと結合するか、またはそれらの中に統合され得る。いくつかの実施形態では、処理システム１００は、テレビまたはセットトップボックス装置を備えるか、またはその一部である。一実施形態では、システム１００は、バス、トラクタートレーラ、自動車、モータまたは電動サイクル、飛行機またはグライダ（またはそれらの任意の組み合わせ）などの自己運転車両を含むか、それらと結合するか、またはそれらの中に統合されてもよい。自己運転車両は、システム１００を使用して、車両の周囲で感知された環境を処理し得る。

【0037】

いくつかの実施形態では、１つまたは複数のプロセッサ１０２は、実行されるとシステムまたはユーザソフトウェアのための操作を実行する命令を処理する１つまたは複数のプロセッサコア１０７をそれぞれ含む。いくつかの実施形態では、１つまたは複数のプロセッサコア１０７の少なくとも１つは、特定の命令セット１０９を処理するように構成されている。いくつかの実施形態では、命令セット１０９は、複合命令セットコンピューティング（ＣＩＳＣ）、縮小命令セットコンピューティング（ＲＩＳＣ）、または超長命令語（ＶＬＩＷ）を介したコンピューティングを促進してもよい。１つまたは複数のプロセッサコア１０７は、他の命令セットのエミュレーションを容易にするための命令を含み得る、別の命令セット１０９を処理してもよい。プロセッサコア１０７は、例えば、デジタルシグナルプロセッサ（ＤＳＰ）などの他の処理デバイスを含んでもよい。

【0038】

いくつかの実施形態では、プロセッサ１０２は、キャッシュメモリ１０４を含む。アーキテクチャに応じて、プロセッサ１０２は、単一の内部キャッシュまたは複数のレベルの内部キャッシュを有することができる。いくつかの実施形態では、キャッシュメモリは、プロセッサ１０２の様々なコンポーネント間で共有される。いくつかの実施形態では、プロセッサ１０２はまた、外部キャッシュ（例えば、レベル３（Ｌ３）キャッシュまたはラストレベルキャッシュ（ＬＬＣ））（図示せず）を使用し、この外部キャッシュは、既知のキャッシュコヒーレンシー技術を用いてプロセッサコア１０７間で共有されてもよい。レジスタファイル１０６は、プロセッサ１０２に追加的に含まれてもよく、異なるタイプのデータを格納するための異なるタイプのレジスタ（例えば、整数レジスタ、浮動小数点レジスタ、ステータスレジスタ、および命令ポインタレジスタ）を含んでもよい。レジスタによっては汎用レジスタであってもよく、一方他のレジスタはプロセッサ１０２の設計に固有のものであってもよい。

【0039】

いくつかの実施形態では、１つまたは複数のプロセッサ（複数可）１０２は、１つまたは複数のインタフェースバス（複数可）１１０と結合され、プロセッサ１０２とシステム１００内の他のコンポーネントとの間でアドレス、データ、または制御信号などの通信信号を送信する。一実施形態では、インタフェースバス１１０は、ダイレクトメディアインタフェース（ＤＭＩ）バスのバージョンなどのプロセッサバスとし得る。なお、プロセッサバスは、ＤＭＩバスに限定されず、１つまたは複数のペリフェラルコンポーネントインターコネクトバス（例えば、ＰＣＩ、ＰＣＩエクスプレス）、メモリバス、または他のタイプのインタフェースバスを含み得る。一実施形態では、プロセッサ（複数可）１０２は、統合メモリコントローラ１１６およびプラットフォームコントローラハブ１３０を含む。統合メモリコントローラ１１６は、メモリデバイスとシステム１００の他のコンポーネントとの間の通信を容易にし、一方プラットフォームコントローラハブ（ＰＣＨ）１３０は、ローカルＩ／Ｏバスを介してＩ／Ｏデバイスへの接続を提供する。

【0040】

メモリデバイス１２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、相変化メモリデバイス、またはプロセスメモリとして機能するのに適した性能を有する他のいくつかのメモリデバイスとし得る。一実施形態では、メモリデバイス１２０は、システム１００用のシステムメモリとして動作し、１つまたは複数のプロセッサ１０２がアプリケーションまたはプロセスを実行する際に使用するためのデータ１２２および命令１２１を格納することができる。メモリコントローラ１１６はまた、任意の外部グラフィックスプロセッサ１１８と結合し、このプロセッサは、グラフィックスおよびメディア操作を実行するために、プロセッサ１０２内の１つまたは複数のグラフィックスプロセッサ１０８と通信してしてもよい。いくつかの実施形態では、グラフィックス、メディア、および／または計算操作は、グラフィックス、メディア、または計算操作の特殊なセットを実行するように構成され得るコプロセッサであるアクセラレータ１１２によって支援されてもよい。例えば、一実施形態では、アクセラレータ１１２は、機械学習または計算操作を最適化するために使用される行列乗算アクセラレータである。一実施形態では、アクセラレータ１１２は、グラフィックスプロセッサ１０８と協働してレイトレーシング演算を実行するのに使用することができるレイトレーシングアクセラレータである。一実施形態では、外部アクセラレータ１１９が、アクセラレータ１１２の代わりにまたは協働して使用されてもよい。

【0041】

いくつかの実施形態では、ディスプレイデバイス１１１は、プロセッサ（複数可）１０２に接続することができる。ディスプレイデバイス１１１は、モバイル電子デバイスまたはラップトップデバイスのような内部ディスプレイデバイス、またはディスプレイインタフェース（例えば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して接続された外部ディスプレイデバイスのうちの１つまたは複数とし得る。一実施形態では、ディスプレイデバイス１１１は、仮想現実（ＶＲ）アプリケーションまたは拡張現実（ＡＲ）アプリケーションで使用するための立体視ディスプレイデバイスなどのヘッドマウントディスプレイ（ＨＭＤ）であり得る。

【0042】

いくつかの実施形態では、プラットフォームコントローラハブ１３０は、周辺機器を高速Ｉ／Ｏバスを介してメモリデバイス１２０およびプロセッサ１０２に接続可能にする。Ｉ／Ｏ周辺機器は、これらに限定されないが、オーディオコントローラ１４６、ネットワークコントローラ１３４、ファームウェアインタフェース１２８、無線トランシーバ１２６、タッチセンサ１２５、データ記憶装置１２４（例えば、不揮発性メモリ、揮発性メモリ、ハードディスクドライブ、フラッシュメモリ、ＮＡＮＤ、３Ｄ ＮＡＮＤ、３Ｄ ＸＰｏｉｎｔなど）を含む。データ記憶装置１２４は、ストレージインタフェース（例えば、ＳＡＴＡ）を介して、またはペリフェラルコンポーネントインターコネクトバス（例えば、ＰＣＩ、ＰＣＩエクスプレス）などのペリフェラルバスを介して接続することができる。タッチセンサ１２５は、タッチスクリーンセンサ、圧力センサ、または指紋センサを含むことができる。無線トランシーバ１２６は、Ｗｉ－Ｆｉトランシーバ、Ｂｌｕｅｔｏｏｔｈ（登録商標）トランシーバ、あるいは３Ｇ、４Ｇ、５ＧまたはＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ：ロング・ターム・エヴォリューション）トランシーバなどのモバイルネットワークトランシーバとし得る。ファームウェアインタフェース１２８は、システムファームウェアとの通信を可能にし、例えば、ユニファイド・エクステンシブル・ファームウェア・インタフェース（ＵＥＦＩ）とし得る。ネットワークコントローラ１３４は、有線ネットワークへのネットワーク接続を可能にすることができる。いくつかの実施形態では、高性能ネットワークコントローラ（図示せず）はインタフェースバス１１０と結合する。一実施形態では、オーディオコントローラ１４６は、高精細のマルチチャンネル・オーディオコントローラである。一実施形態では、システム１００は、レガシー（例えば、パーソナルシステム２（ＰＳ／２））デバイスをシステムに結合するための任意のレガシーＩ／Ｏコントローラ１４０を含む。プラットフォームコントローラハブ１３０はまた、キーボードおよびマウス１４３の組み合わせ、カメラ１４４、または他のＵＳＢ入力デバイスなどの入力デバイスを接続するための１つまたは複数のユニバーサルシリアルバス（ＵＳＢ）コントローラ１４２に接続することができる。

【0043】

図示されたシステム１００は例示的なものであり限定的なものではなく、異なる構成の他のタイプのデータ処理システムも使用され得ることが理解されるであろう。例えば、メモリコントローラ１１６およびプラットフォームコントローラハブ１３０の一例は、外部グラフィックスプロセッサ１１８などの目立たない外部グラフィックスプロセッサに統合されてもよい。一実施形態では、プラットフォームコントローラハブ１３０および／またはメモリコントローラ１１６は、１つまたは複数のプロセッサ（複数可）１０２の外部であってもよい。例えば、システム１００は、外部メモリコントローラ１１６およびプラットフォームコントローラハブ１３０を含むことができ、これらは、プロセッサ（複数可）１０２と通信しているシステムチップセット内のメモリコントローラハブおよびペリフェラルコントローラハブとして構成されてもよい。

【0044】

例えば、回路基板（「スレッド」）は、ＣＰＵやメモリなどのコンポーネントが設置されて使用することができ、熱性能を向上させるように設計される。いくつかの例では、プロセッサなどの処理コンポーネントはスレッドの上側に配置し、一方、ＤＩＭＭなどのメモリに近いコンポーネントはスレッドの下側に配置される。この設計によってエアーフローが増強した結果として、コンポーネントは、一般的なシステムよりも高い周波数および電力レベルで動作し得るものであり、それによって性能が向上する。さらに、スレッドは、ラック内の電源ケーブルおよびデータ通信ケーブルと盲目的に嵌合するように構成されており、それにより迅速に取り外し、アップグレード、再インストール、および／または交換する能力が強化される。同様に、プロセッサ、アクセラレータ、メモリ、およびデータストレージドライブなどのスレッド上に配置された個々のコンポーネントは、互いに間隔が広がっているため、容易にアップグレードできるように構成されている。図示した実施形態では、コンポーネントは、その真正性を証明するためにハードウェア認証機能を追加的に含む。

【0045】

データセンターは、イーサネット（登録商標）やオムニパスを含む複数の他のネットワークアーキテクチャをサポートする単一のネットワークアーキテクチャ（「ファブリック」）を利用することができる。スレッドは光ファイバを介してスイッチに結合することができ、典型的なツイストペアケーブル（例えば、カテゴリ５、カテゴリ５ｅ、カテゴリ６など）よりも高い帯域幅と低いレイテンシを提供する。高帯域幅、低いレイテンシの相互接続およびネットワークアーキテクチャのため、データセンターは、使用中に、物理的に離散化されたメモリ、アクセラレータ（例えば、ＧＰＵ、グラフィックアクセラレータ、ＦＰＧＡ、ＡＳＩＣ、ニューラルネットワークおよび／または人工知能アクセラレータなど）、およびデータストレージドライブなどのリソースをプールし、それらを必要に応じて計算リソース（例えば、プロセッサ）に提供し得ることで、計算リソースがローカルであるかのようにプールされたリソースにアクセスすることを可能にする。

【0046】

電源または電力ソースは、システム１００または本明細書に記載された任意のコンポーネントまたはシステムに電圧および／または電流を供給することができる。一例では、電源は、壁コンセントに差し込むためのＡＣ－ＤＣ（交流を直流に変換する）アダプタを含む。そのようなＡＣ電源は、再生可能エネルギー（例えば、太陽光発電）電源となり得る。一例では、電源は、外部ＡＣ－ＤＣコンバータなどのＤＣ電源を含む。一例では、電力ソースまたは電源は、充電フィールドに近接することにより充電するワイヤレス充電ハードウェアを含む。一例では、電力ソースは、内部バッテリ、交流電源、モーションベース電源、太陽電池電源、または燃料電池源を含むことができる。

【0047】

図２Ａ～２Ｄは、本明細書に記載された実施形態によって提供されるコンピューティングシステムおよびグラフィックスプロセッサを示す。本明細書の任意の他の図面中の要素と同じ参照番号（または名称）を有する図２Ａ～２Ｄ中の要素は、本明細書の他の箇所に記載されたものと同様の方法で動作または機能することができるが、これらに限定されるものではない。

【0048】

図２Ａは、１つまたは複数のプロセッサコア２０２Ａ～２０２Ｎ、統合メモリコントローラ２１４、および統合グラフィックスプロセッサ２０８を有するプロセッサ２００の一実施形態のブロック図である。プロセッサ２００は、破線で囲んだボックスで表される追加のコア２０２Ｎまで、およびそれを含む追加のコアを含むことができる。プロセッサコア２０２Ａ～２０２Ｎの各々は、１つまたは複数の内部キャッシュユニット２０４Ａ～２０４Ｎを含む。いくつかの実施形態では、各プロセッサコアはまた、１つまたは複数の共有キャッシュユニット２０６へのアクセスを有する。内部キャッシュユニット２０４Ａ～２０４Ｎおよび共有キャッシュユニット２０６は、プロセッサ２００内のキャッシュメモリ階層を表す。キャッシュメモリ階層は、各プロセッサコア内の少なくとも１つのレベルの命令およびデータキャッシュと、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）、または他のレベルのキャッシュなどの、１つまたは複数のレベルの共有された中間レベルのキャッシュを含んでもよく、ここでは、外部メモリよりも前の最高レベルのキャッシュがＬＬＣとして分類される。いくつかの実施形態では、キャッシュコヒーレンシロジックは、様々な共有キャッシュユニット２０６と２０４Ａ～２０４Ｎとの間のコヒーレンシを維持する。

【0049】

いくつかの実施形態では、プロセッサ２００はまた、１つまたは複数のバスコントローラユニット２１６とシステムエージェントコア２１０とからなるセットを含んでもよい。１つまたは複数のバスコントローラユニット２１６は、１つまたは複数のＰＣＩまたはＰＣＩエクスプレスバスなどの周辺バスのセットを管理する。システムエージェントコア２１０は、様々なプロセッサコンポーネントの管理機能を提供する。いくつかの実施形態では、システムエージェントコア２１０は、様々な外部メモリデバイス（図示せず）へのアクセスを管理するための１つまたは複数の統合メモリコントローラ２１４を含む。

【0050】

いくつかの実施形態では、プロセッサコア２０２Ａ～２０２Ｎのうちの１つまたは複数は、同時マルチスレッド処理のサポートを含む。そのような実施形態では、システムエージェントコア２１０は、マルチスレッド処理中にプロセッサコア２０２Ａ～２０２Ｎを整合および動作させるためのコンポーネントを含む。システムエージェントコア２１０は、プロセッサコア２０２Ａ～２０２Ｎおよびグラフィックスプロセッサ２０８の電力状態を調整するロジックおよびコンポーネントを含む電力制御ユニット（ＰＣＵ）を追加的に含んでもよい。

【0051】

いくつかの実施形態では、プロセッサ２００は、グラフィックス処理操作を実行するためのグラフィックスプロセッサ２０８を追加的に含む。いくつかの実施形態では、グラフィックスプロセッサ２０８は、共有キャッシュユニット２０６のセット、および１つまたは複数の統合メモリコントローラ２１４を含むシステムエージェントコア２１０に結合する。いくつかの実施形態では、システムエージェントコア２１０はまた、１つまたは複数の結合されたディスプレイへのグラフィックスプロセッサの出力を駆動するためのディスプレイコントローラ２１１を含む。いくつかの実施形態では、ディスプレイコントローラ２１１はまた、少なくとも１つの相互接続を介してグラフィックスプロセッサと結合された別個のモジュールであってもよく、またはグラフィックスプロセッサ２０８内に統合されていてもよい。

【0052】

いくつかの実施形態では、リングベースの相互接続ユニット２１２を使用して、プロセッサ２００の内部コンポーネント同士を結合する。なお、ポイントツーポイント相互接続、スイッチド相互接続、または当技術分野で周知の技術を含む他の技術などの代替の相互接続ユニットを使用してもよい。いくつかの実施形態では、グラフィックスプロセッサ２０８は、Ｉ／Ｏリンク２１３を介してリング相互接続２１２と結合する。

【0053】

例示的なＩ／Ｏリンク２１３は、様々なプロセッサコンポーネントと、ｅＤＲＡＭモジュールなどの高性能な組込みメモリモジュール２１８との間の通信を容易にするオンパッケージＩ／Ｏ相互接続を含む、複数の種類のＩ／Ｏ相互接続のうちの少なくとも１つを表す。いくつかの実施形態では、プロセッサコア２０２Ａ～２０２Ｎおよびグラフィックスプロセッサ２０８の各々は、組込みメモリモジュール２１８を共有ラストレベルキャッシュとして使用することができる。

【0054】

いくつかの実施形態では、プロセッサコア２０２Ａ～２０２Ｎは、同じ命令セットアーキテクチャを実行する均質なコアである。別の実施形態では、プロセッサコア２０２Ａ～２０２Ｎは、命令セットアーキテクチャ（ＩＳＡ）の点で異なっており、ここで、プロセッサコア２０２Ａ～２０２Ｎのうちの１つまたは複数は、第１の命令セットを実行し、他のコアのうちの少なくとも１つは第１の命令セットのサブセットを実行するか、または異なる命令セットを実行する。一実施形態では、プロセッサコア２０２Ａ～２０２Ｎは、マイクロアーキテクチャの点で異なっており、ここで、比較的高い消費電力を有する１つまたは複数のコアが、より低い消費電力を有する１つまたは複数のパワーコアと結合している。一実施形態では、プロセッサコア２０２Ａ～２０２Ｎは、計算能力の点で異なっている。加えて、プロセッサ２００は、他のコンポーネントに加えて、１つまたは複数のチップ上に、または図示されたコンポーネントを有するＳｏＣ集積回路として実装され得る。

【0055】

図２Ｂは、本明細書に記載されたいくつかの実施形態に係るグラフィックスプロセッサコア２１９のハードウェアロジックのブロック図である。本明細書の任意の他の図の要素と同じ参照番号（または名称）を有する図２Ｂ中の要素は、本明細書の他の箇所で説明されたものと同様の方法で動作または機能することができるが、これらに限定されない。グラフィックスプロセッサコア２１９は、コアスライスと呼ばれることもあり、モジュラーグラフィックスプロセッサ内の１つまたは複数のグラフィックスコアであってもよい。グラフィックスプロセッサコア２１９は、１つのグラフィックスコアスライスの例示的なものであり、本明細書に記載されるようなグラフィックスプロセッサは、目標電力および性能エンベロープに基づいて、複数のグラフィックスコアスライスを含み得る。各グラフィックスプロセッサコア２１９は、汎用および固定関数ロジックのモジュールブロックを含む、サブスライスとも呼ばれる複数のサブコア２２１Ａ～２２１Ｆに結合された固定関数ブロック２３０を含むことができる。

【0056】

いくつかの実施形態では、固定関数ブロック２３０は、例えば、より低い性能および／またはより低い電力のグラフィックスプロセッサ実装において、グラフィックスプロセッサコア２１９内の全てのサブコアによって共有され得るジオメトリ／固定関数パイプライン２３１を含む。様々な実施形態では、ジオメトリ／固定関数パイプライン２３１は、３Ｄ固定関数パイプライン（例えば、後述する図３Ａ～図３Ｃおよび図４の３Ｄパイプライン３１２）、動画フロントエンドユニット、スレッドスポーナおよびスレッドディスパッチャ、ならびに統一リターンバッファ（例えば、後述する図４の統一リターンバッファ４１８）を管理する統一リターンバッファマネージャを含む。

【0057】

一実施形態では、固定関数ブロック２３０はまた、グラフィックスＳｏＣインタフェース２３２、グラフィックスマイクロコントローラ２３３、およびメディアパイプライン２３４を含む。グラフィックスＳｏＣインタフェース２３２は、グラフィックスプロセッサコア２１９と、システム・オン・チップ集積回路内の他のプロセッサコアとの間のインタフェースを提供する。グラフィックスマイクロコントローラ２３３は、スレッドディスパッチ、スケジューリング、およびプリエンプションを含むグラフィックスプロセッサコア２１９の様々な機能を管理するように構成可能なプログラマブル・サブプロセッサである。メディアパイプライン２３４（例えば、図３Ａ～図３Ｃおよび図４のメディアパイプライン３１６）は、画像データおよび動画データを含むマルチメディアデータのデコード、エンコード、前処理、および／または後処理を容易にするためのロジックを含む。メディアパイプライン２３４は、サブコア２２１～２２１Ｆ内の計算またはサンプリングロジックへの要求を介してメディア操作を実装する。

【0058】

一実施形態では、グラフィックスＳｏＣインタフェース２３２は、グラフィックスプロセッサコア２１９が、共有された最終レベルのキャッシュメモリ、システムＲＡＭ、および／または組込みオンチップまたはオンパッケージＤＲＡＭなどのメモリ階層要素を含む、ＳｏＣ内の汎用アプリケーションプロセッサコア（例えば、ＣＰＵ）および／または他のコンポーネントと通信することを可能にする。グラフィックスＳｏＣインタフェース２３２はまた、カメライメージングパイプラインなどのＳｏＣ内の固定関数デバイスとの通信を可能にすることもでき、またグラフィックスプロセッサコア２１９とＳｏＣ内のＣＰＵとの間で共有されてもよいグローバルメモリアトミックの使用および／または実装を可能にする。グラフィックスＳｏＣインタフェース２３２はまた、グラフィックスプロセッサコア２１９のための電力管理制御を実装することもでき、またグラフィックスプロセッサコア２１９のクロックドメインとＳｏＣ内の他のクロックドメインとの間のインタフェースを可能にする。一実施形態では、グラフィックスＳｏＣインタフェース２３２は、グラフィックスプロセッサ内の１つまたは複数のグラフィックスコアのそれぞれにコマンドおよび命令を提供するように構成されたコマンドストリーマおよびグローバルスレッドディスパッチャからのコマンドバッファの受信を可能にする。コマンドおよび命令は、メディア操作が実行される場合にはメディアパイプライン２３４に、グラフィック処理操作が実行される場合にはジオメトリ・固定関数パイプライン（例えば、ジオメトリ・固定関数パイプライン２３１、ジオメトリ・固定関数パイプライン２３７）に、それぞれディスパッチされ得る。

【0059】

グラフィックスマイクロコントローラ２３３は、グラフィックスプロセッサコア２１９のための様々なスケジューリングおよび管理タスクを実行するように構成することができる。一実施形態では、グラフィックスマイクロコントローラ２３３は、サブコア２２１Ａ～２２１Ｆにおける実行ユニット（ＥＵ）の配列２２２Ａ～２２２Ｆ、２２４Ａ～２２４Ｆ内の様々なグラフィックス並列エンジン上で、グラフィックスおよび／または計算のワークロードのスケジューリングを実行することができる。このスケジューリングモデルでは、グラフィックスプロセッサコア２１９を含むＳｏＣのＣＰＵコア上で実行するホストソフトウェアは、複数のグラフィックスプロセッサドアベルのうちの１つのワークロードを提出することができ、これにより、適切なグラフィックスエンジン上でスケジューリング操作が呼び出される。スケジューリング操作は、次に実行するワークロードを決定すること、ワークロードをコマンドストリーマに提出すること、エンジン上で実行されている既存のワークロードを先取りすること、ワークロードの進行状況を監視すること、ワークロードが完了したときにホストソフトウェアに通知することを含む。一実施形態では、グラフィックスマイクロコントローラ２３３はまた、グラフィックスプロセッサコア２１９のための低電力またはアイドル状態を容易にすることができ、システム上のオペレーティングシステムおよび／またはグラフィックスドライバソフトウェアから独立して、低電力状態遷移を越えてグラフィックスプロセッサコア２１９内のレジスタを保存および復元する能力を、グラフィックスプロセッサコア２１９に提供することができる。

【0060】

グラフィックスプロセッサコア２１９は、図示されたサブコア２２１Ａ～２２１Ｆより大きくても少なくてもよく、最大でＮ個のモジュラーサブコアを有してもよい。Ｎ個のサブコアの各セットについて、グラフィックスプロセッサコア２１９は、共有機能ロジック２３５、共有および／またはキャッシュメモリ２３６、ジオメトリ／固定関数パイプライン２３７、および様々なグラフィックスおよび計算処理操作を加速させるための追加の固定関数ロジック２３８をも含むことができる。共有機能ロジック２３５は、グラフィックスプロセッサコア２１９内の各Ｎ個のサブコアによって共有され得る、図４の共有機能ロジック４２０に関連付けられたロジックユニット（例えば、サンプラー、算術、および／またはスレッド間通信ロジック）を含むことができる。共有および／またはキャッシュメモリ２３６は、グラフィックスプロセッサコア２１９内のＮ個のサブコア２２１Ａ～２２１Ｆのセットについて最終レベルのキャッシュとすることができ、複数のサブコアによってアクセス可能な共有メモリとしても機能することができる。ジオメトリ／固定関数パイプライン２３７は、固定関数ブロック２３０内のジオメトリ／固定関数パイプライン２３１の代わりに含められることができ、同じまたは類似のロジックユニットを含むことができる。

【0061】

一実施形態では、グラフィックスプロセッサコア２１９は、グラフィックスプロセッサコア２１９によって使用するための様々な固定関数アクセラレーションロジックを含むことができる追加の固定関数ロジック２３８を含む。一実施形態では、追加の固定関数ロジック２３８は、位置のみのシェーディングで使用するための追加のジオメトリパイプラインを含む。位置のみのシェーディングにおいて、２つのジオメトリパイプライン、すなわちジオメトリ／固定関数パイプライン２３８および２３１内のフルジオメトリパイプラインと、追加の固定関数ロジック２３８内に含まれ得る追加のジオメトリパイプラインであるカリングパイプラインとが存在する。一実施形態では、カリングパイプラインは、フルジオメトリパイプラインの縮小バージョンである。フルパイプラインおよびカリングパイプラインは、同じアプリケーションの異なるインスタンスを実行することができ、各インスタンスが別のコンテキストを持っている。位置のみのシェーディングでは、廃棄された三角形の長いカリング実行を隠すことができ、いくつかのインスタンスでシェーディングをより早く完了させることができる。例えば、一実施形態では、追加の固定関数ロジック２３８内のカリングパイプラインロジックは、メインアプリケーションと並行して位置シェーダを実行することができ、カリングパイプラインは、フレームバッファへのピクセルのラスタライズおよびレンダリングを実行せずに、頂点の位置属性のみをフェッチしシェーディングするので、一般的に、フルパイプラインよりも高速に重要な結果を生成する。カリングパイプラインは、生成された重要な結果を使用して、三角形がカリングされているかどうかに関係なく、すべての三角形についての可視性情報を計算することができる。フルパイプライン（このインスタンスではリプレイパイプラインと呼ばれ得る）は、最終的にラスタライズフェーズに渡される可視な三角形だけをシェーディングするために、カリングされた三角形をスキップするために可視性情報を消費することができる。

【0062】

一実施形態では、追加の固定関数ロジック２３８は、機械学習訓練又は推論のための最適化を含む実装の為に、固定関数行列乗算ロジックなどの機械学習アクセラレーションロジックを含むこともできる。

【0063】

各グラフィックスサブコア２２１Ａ～２２１Ｆ内には、グラフィックスパイプライン、メディアパイプライン、またはシェーダプログラムによる要求に応答して、グラフィックス、メディア、および計算操作を実行するために使用され得る実行リソースのセットが含まれている。グラフィックスサブコア２２１Ａ～２２１Ｆは、複数のＥＵ配列２２２Ａ～２２２Ｆ、２２４Ａ～２２４Ｆ、スレッドディスパッチおよびスレッド間通信（ＴＤ／ＩＣ）ロジック２２３Ａ～２２３Ｆ、３Ｄ（例えば、テクスチャ）サンプラー２２５Ａ～２２５Ｆ、メディアサンプラー２０６Ａ～２０６Ｆ、シェーダプロセッサ２２７Ａ～２２７Ｆ、および共有ローカルメモリ（ＳＬＭ）２２８Ａ～２２８Ｆを含む。ＥＵ配列２２２Ａ～２２２Ｆおよび２２４Ａ～２２４Ｆは、それぞれ複数の実行ユニットを含み、これらは、グラフィック、メディア、または計算シェーダープログラムを含むグラフィックス、メディア、または計算の操作のサービスにおいて浮動小数点および整数／固定小数点ロジック操作を実行できる汎用グラフィックス処理ユニットである。ＴＤ／ＩＣロジック２２３Ａ～２２３Ｆは、サブコア内の実行ユニットに対してローカルスレッドディスパッチやスレッド制御操作を行い、サブコアの実行ユニットで実行されるスレッド間の通信を容易にする。３Ｄサンプラー２２５Ａ～２２５Ｆは、テクスチャまたは他の３Ｄグラフィックスに関連するデータをメモリに読み込むことができる。３Ｄサンプラーは、構成されたサンプル状態および所与のテクスチャに関連付けられたテクスチャフォーマットに基づいて、テクスチャデータを異なる方法で読み取ることができる。メディアサンプラー２０６Ａ～２０６Ｆは、メディアデータに関連付けられたタイプおよびフォーマットに基づいて、同様の読み出し動作を実行することができる。一実施形態では、各グラフィックスサブコア２２１Ａ～２２１Ｆは、統一された３Ｄおよびメディアサンプラーを交互に含むことができる。各サブコア２２１Ａ～２２１Ｆ内の実行ユニット上で実行しているスレッドは、各サブコア内で共有ローカルメモリ２２８Ａ～２２８Ｆを活用することで、スレッドグループ内で実行しているスレッドがオンチップメモリの共通プールを使用して実行することを可能にする。

【0064】

図２Ｃは、マルチコアグループ２４０Ａ～２４０Ｎに配置されたグラフィックス処理リソースの専用セットを含むグラフィックス処理ユニット（ＧＰＵ）２３９を示す。単一のマルチコアグループ２４０Ａのみの詳細が提供されているが、他のマルチコアグループ２４０Ｂ～２４０Ｎは、同一または同様のグラフィックス処理リソースのセットを備えていてもよいことが理解されるであろう。

【0065】

図示されているように、マルチコアグループ２４０Ａは、グラフィックスコア２４３のセット、テンソルコア２４４のセット、およびレイトレーシングコア２４５のセットを含んでもよい。スケジューラ／ディスパッチャ２４１は、様々なコア２４３、２４４、および２４５上で実行するために、グラフィックススレッドをスケジュールし、ディスパッチする。レジスタファイル２４２のセットは、グラフィックススレッドを実行する際にコア２４３、２４４および２４５によって使用されるオペランド値を格納する。これらは、例えば、整数値を格納するための整数レジスタ、浮動小数点値を格納するための浮動小数点レジスタ、パックされたデータ要素（整数および／または浮動小数点データ要素）を格納するためのベクトルレジスタ、およびテンソル／マトリックス値を格納するためのタイルレジスタを含んでもよい。一実施形態では、タイルレジスタは、ベクトルレジスタの組み合わされたセットとして実装される。

【0066】

１つまたは複数の組み合わされたレベル１（Ｌ１）のキャッシュおよび共有メモリユニット２４７は、テクスチャデータ、頂点データ、ピクセルデータ、レイデータ、バウンディングボリュームデータなどのグラフィックスデータを、各マルチコアグループ２４０Ａ内に局所的に格納する。１つまたは複数のテクスチャユニット２４７を使用して、テクスチャマッピングおよびサンプリングなどのテクスチャリング操作を実行することもできる。マルチコアグループ２４０Ａ～２４０Ｎの全てまたはサブセットによって共有されるレベル２（Ｌ２）のキャッシュ２５３は、複数の同時グラフィックススレッドのためのグラフィックスデータおよび／または命令を格納する。図示のように、Ｌ２のキャッシュ２５３は、複数のマルチコアグループ２４０Ａ～２４０Ｎにわたって共有され得る。１つまたは複数のメモリコントローラ２４８は、ＧＰＵ２３９を、システムメモリ（例えば、ＤＲＡＭ）および／または専用グラフィックスメモリ（例えば、ＧＤＤＲ６メモリ）であり得るメモリ２４９に結合する。

【0067】

入出力（Ｉ／Ｏ）回路２５０は、ＧＰＵ２３９を、デジタルシグナルプロセッサ（ＤＳＰ）、ネットワークコントローラ、またはユーザ入力デバイスなどの１つまたは複数のＩ／Ｏデバイス２５２に結合する。オンチップ相互接続を使用して、Ｉ／Ｏデバイス２５２をＧＰＵ２３９およびメモリ２４９に結合し得る。Ｉ／Ｏ回路２５０の１つまたは複数のＩ／Ｏメモリ管理ユニット（ＩＯＭＭＵ）２５１は、Ｉ／Ｏデバイス２５２をシステムメモリ２４９に直接結合する。一実施形態では、ＩＯＭＭＵ２５１は、ページテーブルの複数のセットを管理して、仮想アドレスをシステムメモリ２４９内の物理アドレスにマッピングする。この実施形態では、Ｉ／Ｏデバイス２５２、ＣＰＵ（複数可）２４６、およびＧＰＵ（複数可）２３９は、同じ仮想アドレス空間を共有し得る。

【0068】

一実装では、ＩＯＭＭＵ２５１は仮想化をサポートする。この場合、それは、ゲスト／グラフィックス仮想アドレスをゲスト／グラフィックス物理アドレスにマッピングするためのページテーブルの第１のセットと、ゲスト／グラフィックス物理アドレスをシステム／ホスト物理アドレスにマッピングするためのページテーブルの第２のセット（例えば、システムメモリ２４９内にて）を管理してもよい。第１および第２のセットのページテーブルのそれぞれのベースアドレスは、制御レジスタに格納され、コンテキストスイッチで（例えば、新しいコンテキストがページテーブルの関連するセットへのアクセスを提供されるように）スワップアウトされてもよい。図２Ｃには図示されていないが、コア２４３、２４４および２４５、ならびに／またはマルチコアグループ２４０Ａ～２４０Ｎの各々は、ゲスト仮想からゲスト物理への変換、ゲスト物理からホスト物理への変換、およびゲスト仮想からホスト物理への変換をキャッシュするためのトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を含んでもよい。

【0069】

一実施形態では、ＣＰＵ２４６、ＧＰＵ２３９、およびＩ／Ｏデバイス２５２は、単一の半導体チップおよび／またはチップパッケージ上に統合されている。図示されたメモリ２４９は、同じチップ上に統合されてもよく、またはオフチップインタフェースを介してメモリコントローラ２４８に結合されてもよい。一実装では、メモリ２４９は、基礎となる原理がこの特定の実装に限定されないが、他の物理システム・レベルメモリと同じ仮想アドレス空間を共有するＧＤＤＲ６メモリを含む。

【0070】

一実施形態では、テンソルコア２４４は、ディープラーニング操作を実行するために使用される基本的な計算操作である、行列演算を実行するために特別に設計された複数の実行ユニットを含む。例えば、同時行列乗算演算は、ニューラルネットワークの訓練および推論のために使用されてもよい。テンソルコア２４４は、単精度浮動小数点（例えば、３２ビット）、半精度浮動小数点（例えば、１６ビット）、整数ワード（１６ビット）、バイト（８ビット）、およびハーフバイト（４ビット）を含む多様なオペランド精度を使用して行列処理を実行してもよい。一実施形態では、ニューラルネットワークの実装は、高品質の最終画像を構築するために、潜在的に複数のフレームから詳細を組み合わせて、各レンダリングされたシーンの特徴を抽出する。

【0071】

ディープラーニングの実装では、並列行列乗算ワークがテンソルコア２４４上での実行のためにスケジュールされてもよい。特に、ニューラルネットワークの訓練は、かなりの数の行列内積演算を必要とする。Ｎ×Ｎ×Ｎの行列乗算の内積の定式化を処理するために、テンソルコア２４４は、少なくともＮ個の内積処理要素を含んでもよい。行列乗算が開始される前に、１つの行列全体がタイルレジスタにロードされ、第２の行列の少なくとも１つの列がＮサイクルに対してサイクルごとにロードされる。各サイクルでは、処理されるＮ個の内積が存在する。

【0072】

行列要素は、１６ビットワード、８ビットバイト（例えば、ＩＮＴ８）、４ビットハーフバイト（例えば、ＩＮＴ４）を含む、特定の実装に応じて異なる精度で格納されてもよい。異なる精度モードは、異なるワークロード（例えば、バイトおよびハーフバイトへの量子化を許容可能な推論ワークロードなど）に対して最も効率的な精度が使用されることを保証するために、テンソルコア２４４に対して指定されてもよい。

【0073】

一実施形態では、レイトレーシングコア２４５は、リアルタイムレイトレーシングおよび非リアルタイムレイトレーシングの実装の両方のためのレイトレーシング操作を加速する。特に、レイトレーシングコア２４５は、バウンディングボリューム階層（ＢＶＨ）を使用してレイトラバーサルを実行し、ＢＶＨボリューム内に囲まれたレイとプリミティブとの交差を識別するためのレイトラバーサル／交差回路を含む。レイトレーシングコア２４５はまた、（例えば、Ｚバッファまたは類似の配置を使用して）深度検査およびカリングを実行するための回路を含んでもよい。一実装では、レイトレーシングコア２４５は、本明細書に記載された画像デノイジング技術と協働して、トラバーサルおよび交差操作を実行し、その操作の少なくとも一部はテンソルコア２４４上で実行されてもよい。例えば、一実施形態では、テンソルコア２４４は、レイトレーシングコア２４５によって生成されたフレームのデノイジングを実行するためにディープラーニングニューラルネットワークを実装する。しかしながら、ＣＰＵ（複数可）２４６、グラフィックスコア２４３、および／またはレイトレーシングコア２４５は、デノイジングおよび／またはディープラーニングアルゴリズムの全てまたは一部を実装してもよい。

【0074】

加えて、上述したように、ＧＰＵ２３９がネットワークまたは高速相互接続を介して他のコンピューティングデバイスに結合されたコンピューティングデバイス内にある、デノイジングへの分散型アプローチが採用されてもよい。この実施形態では、相互接続されたコンピューティングデバイスは、ニューラルネットワーク学習／訓練データを共有して、システム全体が異なるタイプの画像フレームおよび／または異なるグラフィックスアプリケーションのためにデノイジングを実行することを学習する速度を向上する。

【0075】

一実施形態では、レイトレーシングコア２４５は、すべてのＢＶＨのトラバーサルとレイプリミティブの交差を処理し、グラフィックスコア２４３がレイごとに何千もの命令で過負荷になることを無くしている。一実施形態では、各レイトレーシングコア２４５は、バウンディングボックステスト（例えば、トラバーサル操作のための）を実行するための特殊な回路の第１のセットと、レイ－トライアングル交差テスト（例えば、トラバーサルされたレイの交差）を実行するための特殊な回路の第２のセットとを含む。このように、一実施形態では、マルチコアグループ２４０Ａは、単にレイプローブを起動することができ、レイトレーシングコア２４５は、独立してレイトラバーサルおよび交差を実行し、ヒットデータ（例えば、ヒット、ノーヒット、複数ヒットなど）をスレッドコンテキストに返す。他のコア２４３および２４４は、レイトレーシングコア２４５がトラバーサルおよび交差操作を実行する間、他のグラフィックスまたは計算ワークを実行するために解放される。

【0076】

一実施形態では、各レイトレーシングコア２４５は、ＢＶＨテスト操作を実行するためのトラバーサルユニットと、レイプリミティブ交差テストを実行する交差ユニットとを含む。交差ユニットは、「ヒット」、「ノーヒット」、または「マルチプルヒット」応答を生成し、それを適切なスレッドに提供する。トラバーサルおよび交差操作の間、他のコア（例えば、グラフィックスコア２４３およびテンソルコア２４４）の実行リソースは、他の形態のグラフィックスワークを実行するために解放される。

【0077】

以下に記載される1つの特定の実施形態では、ワークがグラフィックスコア２４３とレイトレーシングコア２４５との間に分散されるハイブリッドラスタライズ／レイトレーシングのアプローチが使用される。

【0078】

一実施形態では、レイトレーシングコア２４５（および／または他のコア２４３および２４４）は、ＤｉｓｐａｔｃｈＲａｙｓコマンドを含むＭｉｃｒｏｓｏｆｔのＤｉｒｅｃｔＸ Ｒａｙ Ｔｒａｃｉｎｇ（ＤＸＲ）などのレイトレーシング命令セットのためのハードウェアサポートを含み、またレイ生成シェーダ、最近接ヒットシェーダ、任意のヒットシェーダ、およびミスシェーダを含み、これらが各オブジェクトのためのシェーダおよびテクスチャのユニークなセットの割り当てを可能にする。レイトレーシングコア２４５、グラフィックスコア２４３、およびテンソルコア２４４によってサポートされ得る別のレイトレーシングプラットフォームは、Ｖｕｌｋａｎ １．１．８５である。なお、しかしながら、本発明の基礎となる原理は、任意の特定のレイトレーシングＩＳＡに限定されないことに留意されたい。

【0079】

一般的に、様々なコア２４５、２４４及び２４３は、レイ生成、最接近ヒット、任意のヒット、レイ・プリミティブ交差、プリミティブごとの階層的なバウンディングボックスの構築、ミス、ビジット、および例外のための命令／機能を含むレイトレーシング命令セットをサポートしてもよい。より具体的には、一実施形態では、以下の機能を実行するためのレイトレーシング命令を含む。

【0080】

レイ生成－レイ生成命令は、各ピクセル、サンプル、または他のユーザー定義のワーク割り当てに対して実行され得る。

【0081】

最接近ヒットーシーン内のプリミティブとレイの最も近い交点を位置付けるために、最接近ヒット命令が実行され得る。

【0082】

任意のヒットー任意のヒット命令は、シーン内のレイとプリミティブの間の複数の交点を識別し、新しい最接近の交点を識別する可能性がある。

【0083】

交差点－交差点命令は，レイープリミティブ交差テストを実行し、その結果を出力する。

【0084】

プリミティブごとの階層的なバウンディングボックスの構築－この命令は、所与のプリミティブまたはプリミティブのグループの周りに（例えば、新しいＢＶＨまたは他の加速データ構造を構築する場合など）バウンディングボックスを構築する。

【0085】

ミス－レイがシーン内の全てのジオメトリ、またはシーンの指定された領域を逃していることを示す。

【0086】

ビジット－レイが通過する子のボリュームを示す。

【0087】

例外－様々なタイプの例外ハンドラ（例えば、様々なエラー状態のために呼び出された）を含む。

【0088】

図２Ｄは、本明細書に記載された実施形態に係る、グラフィックスプロセッサおよび／または計算アクセラレータとして構成され得る汎用グラフィックス処理ユニット（ＧＰＧＰＵ）２７０のブロック図である。ＧＰＧＰＵ２７０は、１つまたは複数のシステムおよび／またはメモリバスを介して、ホストプロセッサ（例えば、１つまたは複数のＣＰＵ（複数可）２４６）およびメモリ２７１および２７２と相互接続することができる。一実施形態では、メモリ２７１は、１つまたは複数のＣＰＵ（複数可）２４６と共有され得るシステムメモリであり、一方、メモリ２７２は、ＧＰＧＰＵ２７０専用のデバイスメモリである。一実施形態では、ＧＰＧＰＵ２７０およびデバイスメモリ２７２内のコンポーネントは、上記の１つまたは複数のＣＰＵ（複数可）２４６にアクセス可能なメモリアドレスにマッピングされてもよい。メモリ２７１および２７２へのアクセスは、メモリコントローラ２６８を介して促進されてもよい。一実施形態では、メモリコントローラ２６８は、内部ダイレクトメモリアクセス（ＤＭＡ）コントローラ２６９を含むか、または、そうでなければＤＭＡコントローラによって実行されるであろう操作を実行するためのロジックを含むことができる。

【0089】

ＧＰＧＰＵ２７０は、Ｌ２キャッシュ２５３、Ｌ１キャッシュ２５４、命令キャッシュ２５５および共有メモリ２５６を含む複数のキャッシュメモリを含み、これらのうちの少なくとも一部はキャッシュメモリとして分割されてもよい。また、ＧＰＧＰＵ２７０は、複数の計算ユニット２６０Ａ～２６０Ｎを含む。各計算ユニット２６０Ａ～２６０Ｎは、ベクトルレジスタ２６１、スカラレジスタ２６２、ベクトルロジックユニット２６３、およびスカラロジックユニット２６４のセットを含む。計算ユニット２６０Ａ～２６０Ｎはまた、ローカル共有メモリ２６５およびプログラムカウンタ２６６を含むこともできる。計算ユニット２６０Ａ～２６０Ｎは、定数キャッシュ２６７と結合することができ、このキャッシュ２６７は、一定のデータを格納するために使用することができ、この一定のデータは、ＧＰＧＰＵ２７０上で実行されるカーネルまたはシェーダプログラムの実行中に変化しないデータである。一実施形態では、定数キャッシュ２６７はスカラデータキャッシュであり、キャッシュされたデータはスカラレジスタ２６２に直接フェッチすることができる。

【0090】

動作中、１つまたは複数のＣＰＵ（複数）２４６は、アクセス可能なアドレス空間にマッピングされたＧＰＧＰＵ２７０内のレジスタまたはメモリにコマンドを書き込むことができる。コマンドプロセッサ２５７は、レジスタまたはメモリからコマンドを読み出し、それらのコマンドがＧＰＧＰＵ２７０内でどのように処理されるかを決定することができる。次に、スレッドディスパッチャ２５８は、それらのコマンドを実行するために、計算ユニット２６０Ａ～２６０Ｎにスレッドをディスパッチするために使用することができる。各計算ユニット２６０Ａ～２６０Ｎは、他の計算ユニットとは独立してスレッドを実行することができる。加えて、各計算ユニット２６０Ａ～２６０Ｎは、条件付き計算のために独立して構成することができ、計算結果を条件付きでメモリに出力することができる。コマンドプロセッサ２５７は、提出されたコマンドが完了したときに、１つまたは複数のＣＰＵ（複数可）２４６に割込をかけることができる。

【0091】

図３Ａ～３Ｃは、本明細書に記載の実施形態によって提供される追加のグラフィックスプロセッサおよび計算アクセラレータアーキテクチャのブロック図を示す。本明細書の任意の他の図面中の要素と同じ参照番号（または名称）を有する図３Ａ～３Ｃ中の要素は、本明細書の他の箇所に記載されたものと同様の任意の方法で動作または機能することができるが、これらに限定されるものではない。

【0092】

図３Ａは、グラフィックスプロセッサ３００のブロック図であり、これは、ディスクリートグラフィックス処理ユニットであってもよいし、また複数の処理コアまたはこれらに限定されるものではないがメモリデバイスやネットワークインタフェースなどの他の半導体装置と統合されるグラフィックスプロセッサであってもよい。いくつかの実施形態では、グラフィックスプロセッサは、メモリマッピングされたＩ／Ｏインタフェースを介して、グラフィックスプロセッサ上のレジスタと、プロセッサメモリに設置されたコマンドとに通信する。いくつかの実施形態では、グラフィックスプロセッサ３００は、メモリにアクセスするためのメモリインタフェース３１４を含む。メモリインタフェース３１４は、ローカルメモリ、１つまたは複数の内部キャッシュ、１つまたは複数の共有外部キャッシュ、および／またはシステムメモリへのインタフェースであり得る。

【0093】

いくつかの実施形態では、グラフィックスプロセッサ３００はまた、ディスプレイデバイス３１８へのデータのディスプレイ出力を駆動するためのディスプレイコントローラ３０２を含む。ディスプレイコントローラ３０２は、動画またはユーザインタフェース要素の複数の層の表示および構成用の１つまたは複数のオーバーレイ平面のためのハードウェアを含む。ディスプレイデバイス３１８は、内部または外部ディスプレイデバイスとし得る。一実施形態では、ディスプレイデバイス３１８は、仮想現実（ＶＲ）ディスプレイデバイスまたは拡張現実（ＡＲ）ディスプレイデバイスなどのヘッドマウントディスプレイデバイスである。いくつかの実施形態では、グラフィックスプロセッサ３００は、１つまたは複数のメディアエンコーディングフォーマットに、またはこれらから、またはこれらの間で、メディアをエンコード、デコード、またはトランスコードするための動画コーデックエンジン３０６を含む。ここでこれらのメディアエンコーディングフォーマットには、これらに限られないが、ＭＰＥＧ－２などのＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）フォーマット、Ｈ．２６４／ＭＰＥＧ－４ ＡＶＣ、Ｈ．２６５／ＨＥＶＣ、Ａｌｌｉａｎｃｅ ｆｏｒ Ｏｐｅｎ Ｍｅｄｉａ （ＡＯＭｅｄｉａ） ＶＰ８、ＶＰ９および 米国映画テレビ技術者協会（ＳＭＰＴＥ）４２１Ｍ／ＶＣ－１などのＡＶＣ（Ａｄｖａｎｃｅｄ Ｖｉｄｅｏ Ｃｏｄｉｎｇ）フォーマット、ＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）フォーマット、ＭＪＰＥＧ（Ｍｏｔｉｏｎ ＪＰＥＧ）フォーマットなどがある。

【0094】

いくつかの実施形態では、グラフィックスプロセッサ３００は、例えばビット境界ブロック転送を含む２次元（２Ｄ）用ラスタライズ操作を実行するためのブロック画像転送（ＢＬＩＴ）エンジン３０４を含む。しかし、一実施形態では、２Ｄグラフィックス操作は、グラフィックス処理エンジン（ＧＰＥ）３１０の１つまたは複数のコンポーネントを使用して実行される。いくつかの実施形態では、ＧＰＥ３１０は、３次元（３Ｄ）グラフィックス操作およびメディア操作を含むグラフィックス操作を実行するための計算エンジンである。

【0095】

いくつかの実施形態では、ＧＰＥ３１０は、３Ｄプリミティブ形状（例えば、矩形、三角形など）に作用する処理機能を使用して３Ｄ画像およびシーンをレンダリングするなどの３Ｄ操作を実行するための３Ｄパイプライン３１２を含む。３Ｄパイプライン３１２は、要素内で様々なタスクを実行し、および／または３Ｄ／メディアサブシステム３１５に実行スレッドを作成するプログラム可能な固定関数要素を含む。３Ｄパイプライン３１２は、メディア操作を実行するのに使用することができるが、ＧＰＥ３１０の実施形態は、動画後処理および画像処理などのメディア操作を実行するのに特別に使用されるメディアパイプライン３１６も含む。

【0096】

いくつかの実施形態では、メディアパイプライン３１６は、動画コーデックエンジン３０６の代わりにまたはそのために、動画デコード・アクセラレーション、動画デインターレース、動画エンコードアクセラレーションなどの１つまたは複数の特殊なメディア操作を実行するための固定関数またはプログラム可能なロジックユニットを含む。いくつかの実施形態では、メディアパイプライン３１６は、３Ｄ／メディアサブシステム３１５上で実行するためのスレッドを作成するためのスレッド作成ユニットを追加的に含む。作成されたスレッドは、３Ｄ／メディアサブシステム３１５に含まれる１つまたは複数のグラフィックス実行ユニット上でメディア操作のための計算を実行する。

【0097】

いくつかの実施形態では、３Ｄ／メディアサブシステム３１５は、３Ｄパイプライン３１２およびメディアパイプライン３１６によって作成されたスレッドを実行するためのロジックを含む。一実施形態では、パイプラインは、スレッド実行要求を３Ｄ／メディアサブシステム３１５に送信し、このシステムは、利用可能なスレッド実行リソースに様々な要求を仲裁してディスパッチするためのスレッドディスパッチロジックを含む。実行リソースは、３Ｄおよびメディアスレッドを処理するためのグラフィックス実行ユニットの配列を含む。いくつかの実施形態では、３Ｄ／メディアサブシステム３１５は、スレッド命令およびデータのための１つまたは複数の内部キャッシュを含む。いくつかの実施形態では、サブシステムはまた、スレッド間でデータを共有し、出力データを格納するために、レジスタおよびアドレス指定可能なメモリを含む共有メモリを含む。

【0098】

図３Ｂは、本明細書に記載の実施形態に従って、タイルアーキテクチャを有するグラフィックスプロセッサ３２０を示す。一実施形態では、グラフィックスプロセッサ３２０は、グラフィックスエンジンタイル３１０Ａ～３１０Ｄ内に図３Ａのグラフィックス処理エンジン３１０の複数のインスタンスを有するグラフィックス処理エンジンクラスタ３２２を含む。各グラフィックスエンジンタイル３１０Ａ～３１０Ｄは、タイル相互接続３２３Ａ～３２３Ｆのセットを介して相互接続することができる。各グラフィックスエンジンタイル３１０Ａ～３１０Ｄはまた、メモリ相互接続３２５Ａ～３２５Ｄを介してメモリモジュールまたはメモリデバイス３２６Ａ～３２６Ｄにも接続することができる。メモリデバイス３２６Ａ～３２６Ｄは、任意のグラフィックスメモリ技術を使用することができる。例えば、メモリデバイス３２６Ａ～３２６Ｄは、グラフィックスダブルデータレート（ＧＤＤＲ）メモリであってもよい。一実施形態では、メモリデバイス３２６Ａ～３２６Ｄは、それぞれのグラフィックスエンジンタイル３１０Ａ～３１０Ｄとオンダイ可能な高帯域幅メモリ（ＨＢＭ）モジュールである。一実施形態では、メモリデバイス３２６Ａ～３２６Ｄは、それらのそれぞれのグラフィックスエンジンタイル３１０Ａ～３１０Ｄの上に積層可能な積層型メモリデバイスである。一実施形態では、各グラフィックスエンジンタイル３１０Ａ～３１０Ｄおよび関連メモリデバイス３２６Ａ～３２６Ｄは、図１１Ｂ～１１Ｄにさらに詳細に示されるように、ベースダイまたはベース基板に接着された別個のチップレット上に存在する。

【0099】

グラフィックス処理エンジンクラスタ３２２は、オンチップまたはオンパッケージのファブリック相互接続３２４に接続することができる。ファブリック相互接続３２４は、グラフィックスエンジンタイル３１０Ａ～３１０Ｄと、動画コーデックエンジン３０６および１つまたは複数のコピーエンジン３０４などのコンポーネントとの間の通信を可能にすることができる。コピーエンジン３０４は、メモリデバイス３２６Ａ～３２６Ｄと、グラフィックスプロセッサ３２０の外部にあるメモリ（例えば、システムメモリ）との外部に、内部に、またはそれらの間にデータを移動させるために使用することができる。ファブリック相互接続３２４は、グラフィックスエンジンタイル３１０Ａ～３１０Ｄを相互接続するために使用することもできる。グラフィックスプロセッサ３２０は、任意に、外部ディスプレイデバイス３１８との接続を可能にするためのディスプレイコントローラ３０２を含んでもよい。グラフィックスプロセッサは、グラフィックスまたは計算アクセラレータとして構成されてもよい。アクセラレータの構成では、ディスプレイコントローラ３０２及びディスプレイデバイス３１８は省略されてもよい。

【0100】

グラフィックスプロセッサ３２０は、ホストインタフェース３２８を介してホストシステムに接続することができる。ホストインタフェース３２８は、グラフィックスプロセッサ３２０、システムメモリ、および／または他のシステムコンポーネント間の通信を可能にすることができる。ホストインタフェース３２８は、例えば、ＰＣＩエクスプレスバスまたは別のタイプのホストシステムインタフェースとし得る。

【0101】

図３Ｃは、本明細書に記載された実施形態に係る計算アクセラレータ３３０を示す。計算アクセラレータ３３０は、図３Ｂのグラフィックスプロセッサ３２０に対してアーキテクチャの類似したものを含むことができ、計算アクセラレーションのために最適化されている。計算エンジンクラスタ３３２は、並列またはベクトルベースの汎用計算操作のために最適化された実行ロジックを含む計算エンジンタイル３４０Ａ～３４０Ｄのセットを含むことができる。いくつかの実施形態では、計算エンジンタイル３４０Ａ～３４０Ｄは、固定関数グラフィックス処理ロジックを含まないが、一実施形態では、計算エンジンタイル３４０Ａ～３４０Ｄのうちの１つまたは複数は、メディアアクセラレーションを実行するロジックを含むことができる。計算エンジンタイル３４０Ａ～３４０Ｄは、メモリ相互接続３２５Ａ～３２５Ｄを介してメモリデバイス３２６Ａ～３２６Ｄに接続することができる。メモリデバイス３２６Ａ～３２６Ｄおよびメモリ相互接続３２５Ａ～３２５Ｄは、グラフィックスプロセッサ３２０と同様の技術であってもよいし、異なっていてもよい。グラフィックス計算エンジンタイル３４０Ａ～３４０Ｄは、タイル相互接続３２３Ａ～３２３Ｆのセットを介して相互接続されていてもよく、ファブリック相互接続３２４と接続されていてもよく、および／または相互接続されていてもよい。一実施形態では、計算アクセラレータ３３０は、デバイス全体のキャッシュとして構成することができる大きなＬ３のキャッシュ３３６を含む。計算アクセラレータ３３０はまた、図３Ｂのグラフィックスプロセッサ３２０と同様の方法で、ホストインタフェース３２８を介してホストプロセッサおよびメモリに接続することができる。
グラフィック処理エンジン

【0102】

図４は、いくつかの実施形態に従ったグラフィックスプロセッサのグラフィック処理エンジン４１０のブロック図である。一実施形態では、グラフィックス処理エンジン（ＧＰＥ）４１０は、図３ＡのＧＰＥ３１０のバージョンであり、図３Ｂのグラフィックスエンジンタイル３１０Ａ～３１０Ｄを表してもよい。本明細書の任意の他の図中の要素と同じ参照番号（または名称）を有する図４中の要素は、本明細書の他の箇所で説明されたものと同様の任意の方法で動作または機能することができるが、これに限定されるものではない。例えば、図３Ａには３Ｄパイプライン３１２およびメディアパイプライン３１６が図示されている。メディアパイプライン３１６は、ＧＰＥ４１０のいくつかの実施形態では任意であり、ＧＰＥ４１０内に明示的に含まれていなくてもよい。例えば、および少なくとも１つの実施形態では、別個のメディアおよび／または画像プロセッサがＧＰＥ４１０に結合されている。

【0103】

いくつかの実施形態では、ＧＰＥ４１０は、３Ｄパイプライン３１２および／またはメディアパイプライン３１６にコマンドストリームを提供するコマンドストリーマ４０３と結合するか、またはそれを含む。いくつかの実施形態では、コマンドストリーマ４０３は、システムメモリ、または内部キャッシュメモリおよび共有キャッシュメモリのうちの１つまたは複数であり得るメモリと結合される。いくつかの実施形態では、コマンドストリーマ４０３は、メモリからコマンドを受信し、３Ｄパイプライン３１２および／またはメディアパイプライン３１６にコマンドを送信する。コマンドは、３Ｄパイプライン３１２およびメディアパイプライン３１６のためのコマンドを格納するリングバッファからフェッチされた指令である。一実施形態では、リングバッファは、複数のコマンドのバッチを格納するバッチコマンドバッファを追加的に含むことができる。３Ｄパイプライン３１２のためのコマンドはまた、これらに限られないが、３Ｄパイプライン３１２のための頂点およびジオメトリデータ、ならびに／またはメディアパイプライン３１６のための画像データおよびメモリオブジェクトなどのメモリに格納されたデータへの参照を含むこともできる。３Ｄパイプライン３１２およびメディアパイプライン３１６は、それぞれのパイプライン内のロジックを介して操作を実行することによって、またはグラフィックスコア配列４１４に１つまたは複数の実行スレッドをディスパッチすることによって、コマンドおよびデータを処理する。一実施形態では、グラフィックスコア配列４１４は、グラフィックスコアの１つまたは複数のブロック（例えば、グラフィックスコア（複数可）４１５Ａ、グラフィックスコア（複数可）４１５Ｂ）を含み、各ブロックは、１つまたは複数のグラフィックスコアを含む。各グラフィックスコアは、グラフィックスおよび計算操作を実行するための汎用およびグラフィックス固有の実行ロジック、ならびに固定関数テクスチャ処理および／または機械学習および人工知能アクセラレーションロジックを含むグラフィックス実行リソースのセットを含む。

【0104】

様々な実施形態では、３Ｄパイプライン３１２は、命令を処理しかつ実行スレッドをグラフィックスコア配列４１４にディスパッチすることによって、頂点シェーダ、ジオメトリシェーダ、ピクセルシェーダ、フラグメントシェーダ、計算シェーダ、または他のシェーダのプログラムなどの１つまたは複数のシェーダプログラムを処理するための固定関数およびプログラム可能なロジックを含むことができる。グラフィックスコア配列４１４は、これらのシェーダプログラムの処理に使用するための実行リソースの統一されたブロックを提供する。グラフィックスコア配列４１４のグラフィックスコア（複数可）４１５Ａ～４１４Ｂ内の多目的実行ロジック（例えば、実行ユニット）は、様々な３Ｄ ＡＰＩシェーダ言語のサポートを含み、複数のシェーダに関連付けられた複数の同時実行スレッドを実行することができる。

【0105】

いくつかの実施形態では、グラフィックスコア配列４１４は、動画および／または画像処理などのメディア機能を実行するための実行ロジックを含む。一実施形態では、実行ユニットは、グラフィックス処理操作に加えて、並列汎用計算操作を実行するようにプログラム可能な汎用ロジックを含む。汎用ロジックは、図２Ａのように、図１のプロセッサコア（複数可）１０７またはプロセッサコア２０２Ａ～２０２Ｎ内の汎用ロジックと並列に、または連動して処理操作を実行することができる。

【0106】

グラフィックスコア配列４１４上で実行されるスレッドによって生成された出力データは、統一リターンバッファ（ＵＲＢ）４１８内のメモリにデータを出力することができる。ＵＲＢ４１８は、複数のスレッド用のデータを格納することができる。いくつかの実施形態では、ＵＲＢ４１８は、グラフィックスコア配列４１４上で実行する異なるスレッド間でデータを送信するために使用してもよい。いくつかの実施形態では、ＵＲＢ４１８は、グラフィックスコア配列上のスレッドと共有機能ロジック４２０内の固定関数ロジックとの間の同期に追加的に使用されてもよい。

【0107】

いくつかの実施形態では、グラフィックスコア配列４１４は、その配列がＧＰＥ４１０の目標電力および性能レベルに基づいて可変数の実行ユニットをそれぞれ有する可変数のグラフィックスコアを含むように、スケーラブルである。一実施形態では、実行リソースは、必要に応じて実行リソースを有効化または無効化し得るように動的にスケーラブルである。

【0108】

グラフィックスコア配列４１４は、グラフィックスコア配列内のグラフィックスコア間で共有される複数のリソースを含む共有機能ロジック４２０と結合する。共有機能ロジック４２０内の共有機能は、グラフィックスコア配列４１４に特殊な補助機能を提供するハードウェアロジックユニットである。様々な実施形態では、共有機能ロジック４２０は、これらに限定されないが、サンプラー４２１、数学ロジック４２２、およびスレッド間通信（ＩＴＣ）４２３のロジックを含む。追加的に、いくつかの実施形態では、共有機能ロジック４２０内に１つまたは複数のキャッシュ（複数可）４２５を実装する。

【0109】

共有機能は、少なくとも、所与の特殊な機能に対する需要がグラフィックスコア配列４１４内に含めるには不十分な場合に実装される。その代わりに、その特殊な機能の単一のインスタンス化は、共有機能ロジック４２０内のスタンドアロンエンティティとして実装され、グラフィックスコア配列４１４内の実行リソース間で共有される。グラフィックスコア配列４１４の間で共有され、グラフィックスコア配列４１４内に含まれる機能の正確なセットは、実施形態によって異なる。いくつかの実施形態では、グラフィックスコア配列４１４によって広範囲に使用される共有機能ロジック４２０内の特定の共有機能は、グラフィックスコア配列４１４内の共有機能ロジック４１６内に含まれてもよい。様々な実施形態では、グラフィックスコア配列４１４内の共有機能ロジック４１６は、共有機能ロジック４２０内の一部または全てのロジックを含むことができる。一実施形態では、共有機能ロジック４２０内の全てのロジック要素は、グラフィックスコア配列４１４の共有機能ロジック４１６内で重複していてもよい。一実施形態では、共有機能ロジック４２０は、グラフィックスコア配列４１４内の共有機能ロジック４１６に有利に除外される。
実行ユニット

【0110】

図５Ａおよび図５Ｂは、本明細書に記載の実施形態に係るグラフィックスプロセッサコアに採用される処理要素の配列を含むスレッド実行ロジック５００を示す。本明細書の任意の他の図中の要素と同じ参照番号（または名称）を有する図５Ａおよび５Ｂ中の要素は、本明細書の他の箇所で説明されたものと同様の任意の方法で動作または機能することができるが、これに限定されるものではない。図５Ａおよび５Ｂは、図２Ｂの各サブコア２２１Ａ～２２１Ｆで図示されたハードウェアロジックを代表するかもしれないスレッド実行ロジック５００の概要を示す。図５Ａは、汎用グラフィックスプロセッサ内の実行ユニットを代表するものであり、図５Ｂは、計算アクセラレータ内で使用され得る実行ユニットを代表するものである。

【0111】

図５Ａに示されているように、いくつかの実施形態では、スレッド実行ロジック５００は、シェーダプロセッサ５０２、スレッドディスパッチャ５０４、命令キャッシュ５０６、複数の実行ユニット５０８Ａ～５０８Ｎを含むスケーラブル実行ユニット配列、サンプラー５１０、共有ローカルメモリ５１１、データキャッシュ５１２、およびデータポート５１４を含む。一実施形態では、スケーラブル実行ユニット配列は、ワークロードの計算要求に基づいて、１つまたは複数の実行ユニット（例えば、５０８Ｎー１及び５０８Ｎを通して、実行ユニット５０８Ａ、５０８Ｂ、５０８Ｃ、および５０８Ｄのいずれか）を有効化または無効化することにより、動的にスケーリングすることができる。一実施形態では、含まれるコンポーネントは、各コンポーネントに関連する相互接続ファブリックを介して相互接続される。いくつかの実施形態では、スレッド実行ロジック５００は、命令キャッシュ５０６、データポート５１４、サンプラー５１０、および実行ユニット５０８Ａ～５０８Ｎのうちの１つまたは複数を介して、システムメモリまたはキャッシュメモリなどのメモリへの１つまたは複数の接続を含む。いくつかの実施形態では、各実行ユニット（例えば、５０８Ａ）は、各スレッドについて複数のデータ要素を並列に処理しながら、複数の同時ハードウェアスレッドを実行することが可能なスタンドアロンのプログラム可能な汎用計算ユニットである。様々な実施形態では、実行ユニット５０８Ａ～５０８Ｎの配列は、任意の数の個々の実行ユニットを含むようにスケーラブルである。

【0112】

いくつかの実施形態では、実行ユニット５０８Ａ～５０８Ｎは、主にシェーダプログラムを実行するために使用される。シェーダプロセッサ５０２は、様々なシェーダプログラムを処理し、スレッドディスパッチャ５０４を介してシェーダプログラムに関連付けられた実行スレッドをディスパッチすることができる。一実施形態では、スレッドディスパッチャは、グラフィックスパイプラインおよびメディアパイプラインからのスレッド開始要求を仲裁し、実行ユニット５０８Ａ～５０８Ｎの１つまたは複数の実行ユニット上で要求されたスレッドをインスタンス化するためのロジックを含む。例えば、ジオメトリパイプラインは、頂点、テッセレーション、またはジオメトリシェーダを、処理用のスレッド実行ロジックにディスパッチすることができる。いくつかの実施形態では、スレッドディスパッチャ５０４は、実行シェーダプログラムからの実行時スレッド作成要求を処理することもできる。

【0113】

いくつかの実施形態では、実行ユニット５０８Ａ～５０８Ｎは、グラフィックスライブラリ（例えば、Ｄｉｒｅｃｔ ３ＤおよびＯｐｅｎＧＬ）からのシェーダプログラムが最小限の変換で実行されるように、多くの標準的な３Ｄグラフィックスシェーダ命令のためのネイティブサポートを含む命令セットをサポートする。実行ユニットは、頂点およびジオメトリ処理（例えば、頂点プログラム、ジオメトリプログラム、頂点シェーダ）、ピクセル処理（例えば、ピクセルシェーダ、フラグメントシェーダ）、および汎用処理（例えば、計算およびメディアシェーダ）をサポートする。実行ユニット５０８Ａ～５０８Ｎは、それぞれマルチイシュー用のシングルインストラクション・マルチプルデータ（ＳＩＭＤ）の実行が可能であり、マルチスレッド動作により、より高いレイテンシのメモリアクセスにもかかわらず効率的な実行環境を可能にしている。各実行ユニット内の各ハードウェアスレッドは、専用の高帯域幅レジスタファイルとそれに関連する独立したスレッド・ステートとを有する。実行は、整数、単精度および倍精度の浮動小数点演算、ＳＩＭＤ分岐能、ロジック演算、超越演算、その他の雑多な演算を可能とするパイプラインに対してクロックごとのマルチイシューである。メモリまたは共有機能の１つからのデータを待っている間、実行ユニット５０８Ａ～５０８Ｎ内の依存性ロジックは、要求されたデータが返されるまで待機スレッドをスリープ状態にする。待機スレッドがスリープしている間、ハードウェアリソースは他のスレッドの処理に当ててもよい。例えば、頂点シェーダの操作に関連付けられた遅延の間、実行ユニットは、ピクセルシェーダ、フラグメントシェーダ、または異なる頂点シェーダを含む別のタイプのシェーダプログラムのための操作を実行することができる。様々な実施形態では、ＳＩＭＤの使用の代替として、またはＳＩＭＤの使用に加えて、ＳＩＭＴ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｕｌｔｉｐｌｅ Ｔｈｒｅａｄ）の使用による実行を適用することができる。ＳＩＭＤコアまたは操作への参照は、ＳＩＭＴにも適用することができ、またはＳＩＭＴと組み合わせてＳＩＭＤにも適用することができる。

【0114】

実行ユニット５０８Ａ～５０８Ｎの各実行ユニットは、データ要素の配列上で動作する。データ要素の数は、「実行サイズ」、つまり命令のチャネル数である。実行チャネルは、命令内のデータ要素のアクセス、マスキング、およびフロー制御のための倫理的な実行単位である。チャネルの数は、特定のグラフィックスプロセッサのための物理的な算術ロジックユニット（ＡＬＵ）または浮動小数点ユニット（ＦＰＵ）の数とは独立していてもよい。いくつかの実施形態では、実行ユニット５０８Ａ～５０８Ｎは、整数および浮動小数点データ型をサポートする。

【0115】

実行ユニットの命令セットは、ＳＩＭＤ命令を含む。各種データ要素は、パックされたデータ型としてレジスタに格納することができ、実行ユニットは、要素のデータサイズに基づいて各種要素を処理する。例えば、２５６ビット幅のベクトルで動作する場合、２５６ビットのベクトルはレジスタに格納され、実行ユニットは、４個の別個の５４ビットのパックされたデータ要素（クアッドワード（ＱＷ）サイズのデータ要素）、８個の別個の３２ビットのパックされたデータ要素（ダブルワード（ＤＷ）サイズのデータ要素）、１６個の別個の１６ビットのパックされたデータ要素（ワード（Ｗ）サイズのデータ要素）、または３２個の別個の８ビットのデータ要素（バイト（Ｂ）サイズのデータ要素）としてベクトル上で動作する。ただし、異なるベクトル幅とレジスタサイズは可能です。

【0116】

一実施形態では、１つまたは複数の実行ユニットは、融合実行ユニット５０９Ａ～５０９Ｎに組み込まれることができ、これら融合実行ユニットは、当該融合された実行ユニットＥＵに共通のスレッド制御ロジック（５０７Ａ～５０７Ｎ）を有する。複数のＥＵを１つのＥＵグループに融合させることができる。融合されたＥＵグループ内の各ＥＵは、別個のＳＩＭＤハードウェアスレッドを実行するように構成することができる。融合されたＥＵグループ内のＥＵの数は、実施形態に応じて変化し得る。さらに、これらに限定されないが、ＳＩＭＤ８、ＳＩＭＤ１６、およびＳＩＭＤ３２を含む様々な幅のＳＩＭＤは、ＥＵごとに実行され得る。各融合グラフィックス実行ユニット５０９Ａ～５０９Ｎは、少なくとも２つの実行ユニットを含む。例えば、融合実行ユニット５０９Ａは、第１のＥＵ５０８Ａと、第２のＥＵ５０８Ｂと、第１のＥＵ５０８Ａと第２のＥＵ５０８Ｂとに共通するスレッド制御ロジック５０７Ａとを含む。スレッド制御ロジック５０７Ａは、融合グラフィック実行ユニット５０９Ａで実行されるスレッドを制御し、融合実行ユニット５０９Ａ～５０９Ｎ内の各ＥＵが共通の命令ポインタレジスタを用いて実行することを可能にする。

【0117】

１つまたは複数の内部命令キャッシュ（例えば、５０６）は、実行ユニットのためのスレッド命令をキャッシュするために、スレッド実行ロジック５００に含まれる。いくつかの実施形態では、スレッド実行中にスレッドデータをキャッシュするために、１つまたは複数のデータキャッシュ（例えば、５１２）が含まれる。実行ロジック５００上で実行されるスレッドは、共有ローカルメモリ５１１に明示的に管理されたデータを格納することもできる。いくつかの実施形態では、３Ｄ操作のためのテクスチャサンプリングおよびメディア操作のためのメディアサンプリングを提供するために、サンプラー５１０が含まれる。いくつかの実施形態では、サンプラー５１０は、サンプリングされたデータを実行ユニットに提供する前に、サンプリングプロセス中にテクスチャまたはメディアデータを処理するための特殊なテクスチャまたはメディアサンプリング機能を含む。

【0118】

実行中、グラフィックスパイプラインおよびメディアパイプラインは、スレッド作成およびディスパッチロジックを介してスレッド実行ロジック５００にスレッド開始要求を送信する。ジオメトリオブジェクトのグループが処理されてピクセルデータにラスタライズされると、シェーダプロセッサ５０２内のピクセルプロセッサロジック（例えば、ピクセルシェーダロジック、フラグメントシェーダロジックなど）が呼び出されて、出力情報をさらに計算し、出力表面（例えば、カラーバッファ、デプスバッファ、ステンシルバッファなど）に結果が書き込まれるようにする。いくつかの実施形態では、ピクセルシェーダまたはフラグメントシェーダは、ラスタライズされたオブジェクトを横切って補間されるべき様々な頂点属性の値を計算する。いくつかの実施形態では、シェーダプロセッサ５０２内のピクセルプロセッサロジックは、次に、アプリケーションプログラミングインタフェース（ＡＰＩ）により提供されたピクセルまたはフラグメントシェーダプログラムを実行する。シェーダプログラムを実行するために、シェーダプロセッサ５０２は、スレッドディスパッチャ５０４を介して実行ユニット（例えば、５０８Ａ）にスレッドをディスパッチする。いくつかの実施形態では、シェーダプロセッサ５０２は、サンプラー５１０内のテクスチャサンプリングロジックを使用して、メモリに格納されたテクスチャマップ内のテクスチャデータにアクセスする。テクスチャデータおよび入力されたジオメトリデータに対する算術演算は、各ジオメトリフラグメントに対してピクセルカラーデータを計算するか、またはさらなる処理から１つまたは複数のピクセルを廃棄する。

【0119】

いくつかの実施形態では、データポート５１４は、スレッド実行ロジック５００がグラフィックスプロセッサの出力パイプライン上での更なる処理のためのメモリーに、処理データを出力するためのメモリアクセス機構を提供する。いくつかの実施形態では、データポート５１４は、データポートを介したメモリアクセスのためのデータをキャッシュするために１つまたは複数のキャッシュメモリ（例えば、データキャッシュ５１２）を含むか、またはそれに結合する。

【0120】

一実施形態では、実行ロジック５００はまた、レイトレーシング加速機能を提供することができるレイトレーサ５０５をも含むことができる。レイトレーサ５０５は、レイ生成のための命令／機能を含むレイトレーシングの命令セットをサポートすることができる。レイトレーシングの命令セットは、図２Ｃのレイトレーシングコア２４５によってサポートされたレイトレーシング命令セットと類似していてもよいし、異なっていてもよい。

【0121】

図５Ｂは、実施形態に係る実行ユニット５０８の例示的な内部の詳細を示している。グラフィックス実行ユニット５０８は、命令フェッチユニット５３７、一般レジスタファイル配列（ＧＲＦ）５２４、アーキテクチャレジスタファイル配列（ＡＲＦ）５２６、スレッドアービタ５２２、送信ユニット５３０、分岐ユニット５３２、ＳＩＭＤ浮動小数点ユニット（ＦＰＵ）のセット５３４、および一実施形態では、専用の整数ＳＩＭＤ ＡＬＵのセット５３５を含むことができる。ＧＲＦ５２４およびＡＲＦ５２６は、グラフィックス実行ユニット５０８においてアクティブであり得る各同時ハードウェアスレッドに関連付けられた一般的なレジスタファイルおよびアーキテクチャレジスタファイルのセットを含む。一実施形態では、スレッドごとにアーキテクチャの状態はＡＲＦ５２６に維持され、一方スレッド実行中に使用されるデータはＧＲＦ５２４に格納される。各スレッドの命令ポインタを含む各スレッドの実行状態は、ＡＲＦ５２６内のスレッド固有レジスタに保持され得る。

【0122】

一実施形態では、グラフィックス実行ユニット５０８は、ＳＭＴ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｍｕｌｔｉ－Ｔｈｒｅａｄｉｎｇ）とＩＭＴ（Ｆｉｎｅ－ｇｒａｉｎｅｄ Ｉｎｔｅｒｌｅａｖｅｄ Ｍｕｌｔｉ－Ｔｈｒｅａｄｉｎｇ）との組み合わせであるアーキテクチャを有する。このアーキテクチャは、複数の同時スレッドを実行するために使用されるロジックにわたって実行ユニットのリソースが分割される場合に、実行ユニットごとの目標同時スレッド数およびレジスタ数に基づいて設計時に微調整可能なモジュール構成を有する。また、グラフィックス実行ユニット５０８により実行され得る論理的なスレッドの数は、ハードウェアスレッドの数に限定されず、複数の論理的なスレッドは、各ハードウェアスレッドを割り当てることができる。

【0123】

一実施形態では、グラフィックス実行ユニット５０８は、それぞれが異なる命令となり得る複数の命令を共同発行することができる。グラフィックス実行ユニットスレッド５０８のスレッドアービタ５２２は、実行のためにこれら命令を送信ユニット５３０、分岐ユニット５３２、またはＳＩＭＤ ＦＰＵ（複数可）５３４のいずれかにディスパッチすることができる。各実行スレッドは、ＧＲＦ５２４内の１２８個の汎用レジスタにアクセスすることができ、ここで、各レジスタは、３２ビットデータ要素のＳＩＭＤ８要素ベクトルとしてアクセス可能な３２バイトを格納することができる。一実施形態では、各実行ユニットスレッドは、ＧＲＦ５２４内で４Ｋバイトにアクセスするが、実施形態はそのようには限定されず、他の実施形態においては、より大きいまたはより少ないレジスタリソースが提供されてもよい。一実施形態では、グラフィックス実行ユニット５０８は、実行ユニットあたりのスレッド数も実施形態に応じて異なることができるが、独立して計算演算を実行することができる７つのハードウェアスレッドに分割されている。例えば、一実施形態では、最大１６個のハードウェアスレッドがサポートされる。７つのスレッドが４Ｋバイトにアクセスし得る実施形態では、ＧＲＦ ５２４は合計２８Ｋバイトを格納することができる。１６個のスレッドが４Ｋバイトにアクセスし得る場合、ＧＲＦ ５２４は合計６４Ｋバイトを格納することができる。柔軟なアドレス指定のモードでは、レジスタを一緒にアドレス指定して、効果的に広いレジスタを構築したり、またはストライド矩形のブロックデータ構造を表現したりすることができる。

【0124】

一実施形態では、メモリ操作、サンプラー操作、および他のより長い遅延のシステム通信は、メッセージ通過送信ユニット５３０によって実行される「送信」命令を介してディスパッチされる。一実施形態では、分岐命令は、専用の分岐ユニット５３２にディスパッチされて、ＳＩＭＤの発散および最終的な収束を容易にする。

【0125】

一実施形態では、グラフィックス実行ユニット５０８は、浮動小数点演算を実行するための１つまたは複数のＳＩＭＤ浮動小数点ユニット（ＦＰＵ（ｓ））５３４を含む。一実施形態では、ＦＰＵ（ｓ）５３４はまた、整数演算をサポートする。一実施形態では、ＦＰＵ（複数可）５３４は、最大Ｍ個の３２ビット浮動小数点（または整数）演算をＳＩＭＤ実行することができ、または最大２Ｍ個の１６ビット整数演算または１６ビット浮動小数点演算をＳＩＭＤ実行することができる。一実施形態では、ＦＰＵ（複数可）の少なくとも１つは、高スループットの超越数学関数および５４ビットの倍精度浮動小数点をサポートするための拡張数学能力を提供する。いくつかの実施形態では、８ビット整数ＳＩＭＤ ＡＬＵ５３５のセットも存在し、機械学習計算に関連付けられる演算を実行するために特に最適化されていてもよい。

【0126】

一実施形態では、グラフィックス実行ユニット５０８の複数インスタンスの配列は、グラフィックスサブコアグルーピング（例えば、サブスライス）でインスタンス化することができる。スケーラビリティのために、プロダクトアーキテクトは、サブコアグルーピングごとの実行ユニットの正確な数を選択することができる。一実施形態では、実行ユニット５０８は、複数の実行チャネルにわたって命令を実行することができる。さらなる実施形態では、グラフィックス実行ユニット５０８上で実行される各スレッドは、異なるチャネル上で実行される。

【0127】

図６は、一実施形態に係る追加の実行ユニット６００を示す。実行ユニット６００は、例えば図３Ｃのような計算エンジンタイル３４０Ａ～３４０Ｄで使用するための計算最適化された実行ユニットであってもよいが、これに限定されるものではない。実行ユニット６００の変形は、図３Ｂのようなグラフィックスエンジンタイル３１０Ａ～３１０Ｄに使用されてもよい。一実施形態では、実行ユニット６００は、スレッド制御ユニット６０１、スレッド状態ユニット６０２、命令フェッチ／プリフェッチユニット６０３、および命令デコードユニット６０４を含む。実行ユニット６００は、追加的に実行ユニット内のハードウェアスレッドに割り当てることができるレジスタを格納するレジスタファイル６０６を含む。実行ユニット６００は、追加的に送信ユニット６０７および分岐ユニット６０８を含む。一実施形態では、送信ユニット６０７および分岐ユニット６０８は、図５Ｂのグラフィックス実行ユニット５０８の送信ユニット５３０および分岐ユニット５３２と同様に動作することができる。

【0128】

実行ユニット６００はまた、複数の異なるタイプの機能ユニットを含む計算ユニット６１０を含む。一実施形態では、計算ユニット６１０は、算術ロジックユニットの配列を含むＡＬＵユニット６１１を含む。ＡＬＵユニット６１１は、６４ビット、３２ビット、および１６ビットの整数演算および浮動小数点演算を実行するように構成され得る。整数演算および浮動小数点演算は、同時に実行されてもよい。計算ユニット６１０はまた、シストリック配列６１２、および数学ユニット６１３を含んでもよい。シストリック配列６１２は、ベクトルまたは他のデータ並列演算をシストリック的に実行するために使用することができるデータ処理ユニットの幅Ｗおよび深さＤのネットワークを含む。一実施形態では、シストリック配列６１２は、行列内積演算などの行列演算を実行するように構成され得る。一実施形態では、シストリック配列６１２は、１６ビット浮動小数点演算、ならびに８ビットおよび４ビット整数演算をサポートする。一実施形態では、収縮期配列６１２は、機械学習動作を加速するように構成することができる。そのような実施形態では、シストリック配列６１２は、ｂｆｌｏａｔ１６ビット浮動小数点フォーマットをサポートするように構成することができる。一実施形態では、算術演算の特定のサブセットをその後のＡＬＵユニット６１１よりも効率的かつ低消費電力で実行するために、数学ユニット６１３を含めることができる。数学ユニット６１３は、他の実施形態によって提供されるグラフィックス処理エンジンの共有機能ロジック（例えば、図４の共有機能ロジック４２０の数学ロジック４２２）に見出され得る数学ロジックの変形を含むことができる。一実施形態では、数学ユニット６１３は、３２ビットおよび６４ビット浮動小数点演算を実行するように構成することができる。

【0129】

スレッド制御ユニット６０１は、実行ユニット内のスレッドの実行を制御するためのロジックを含む。スレッド制御ユニット６０１は、実行ユニット６００内のスレッドの実行を開始、停止、および先取りするためのスレッド仲裁ロジックを含むことができる。スレッド状態ユニット６０２は、実行ユニット６００上で実行するように割り当てられたスレッドのためのスレッド状態を格納するのに使用することができる。実行ユニット６００内にスレッド状態を格納することにより、それらのスレッドがブロックまたはアイドル状態になったときに、スレッドの迅速な先取りが可能になる。命令フェッチ／プリフェッチユニット６０３は、より上位の実行ロジックの命令キャッシュ（例えば、図５Ａに示すような命令キャッシュ５０６）から命令をフェッチすることができる。命令フェッチ／プリフェッチユニット６０３はまた、現在実行中のスレッドの分析に基づいて、命令キャッシュにロードされる命令のためのプリフェッチ要求を発行することもできる。命令デコードユニット６０４は、計算ユニットによって実行される命令をデコードするために使用することができる。一実施形態では、命令デコードユニット６０４は、複雑な命令をマイクロ操作構成にデコードするために二次デコーダとして使用することができる。

【0130】

実行ユニット６００は、追加的に実行ユニット６００上で実行するハードウェアスレッドにより使用することができるレジスタファイル６０６を含む。レジスタファイル６０６内のレジスタは、実行ユニット６００の計算ユニット６１０内で複数の同時スレッドを実行するために使用されるロジックにわたって分割することができる。グラフィックス実行ユニット６００によって実行され得る論理的なスレッドの数は、ハードウェアスレッドの数に限定されず、複数の論理的なスレッドを各ハードウェアスレッドに割り当てることができる。レジスタファイル６０６のサイズは、サポートされたハードウェアスレッドの数に基づいて複数の実施形態にわたり変更することができる。一実施形態では、レジスタのリネームは、ハードウェアスレッドにレジスタを動的に割り当てるために使用されてもよい。

【0131】

図７は、いくつかの実施形態に係るグラフィックスプロセッサ命令フォーマット７００を図示するブロック図である。１つまたは複数の実施形態では、グラフィックスプロセッサ実行ユニットは、複数のフォーマットの命令を有する命令セットをサポートする。実線で囲まれたボックスは、実行ユニットの命令に一般的に含まれるコンポーネントを示し、一方、破線は、任意であるかまたは命令のサブセットにのみ含まれるコンポーネントを含む。いくつかの実施形態では、記載かつ図示された命令フォーマット７００は、一旦命令が処理されると命令デコードから生じるマイクロ演算とは対照的に、実行ユニットに供給された命令であるという点で、マクロ命令である。

【0132】

いくつかの実施形態では、グラフィックスプロセッサ実行ユニットは、１２８ビット命令フォーマット７１０での命令をネイティブサポートする。選択された命令、命令オプション、およびオペランドの数に基づいて、６４ビット圧縮命令フォーマット７３０がいくつかの命令に利用可能である。１２８ビットのネイティブ命令フォーマット７１０は、全ての命令オプションへのアクセスを提供し、一方、いくつかのオプションおよび操作は、６４ビットのフォーマット７３０では制限される。６４ビットのフォーマット７３０で利用可能なネイティブ命令は、実施形態によって異なる。いくつかの実施形態では、命令は、インデックスフィールド７１３内のインデックス値のセットを使用して部分的に圧縮される。実行ユニットハードウェアは、インデックス値に基づいて圧縮テーブルのセットを参照し、この圧縮テーブルの出力を使用して、１２８ビットの命令フォーマット７１０のネイティブ命令を再構成する。他のサイズおよびフォーマットの命令を使用することができる。

【0133】

各フォーマットについて、命令オペコード７１２は、実行ユニットが実行する操作を定義する。実行ユニットは、各オペランドの複数のデータ要素にわたって各命令を並列に実行する。例えば、加算命令に応答して、実行ユニットは、テクスチャ要素またはピクチャ要素を表す各カラーチャネルにわたって同時に加算操作を実行する。デフォルトでは、実行ユニットは、オペランドの全てのデータチャネルにわたって各命令を実行する。いくつかの実施形態では、命令制御フィールド７１４は、チャネル選択（例えば、述語）およびデータチャネル順序（例えば、スイズル）などの特定の実行オプションに対する制御を可能にする。１２８ビットの命令フォーマット７１０の命令の場合、ｅｘｅｃ・サイズフィールド７１６は、並列に実行されるデータチャネルの数を制限する。いくつかの実施形態では、ｅｘｅｃ・サイズフィールド７１６は、６４ビットのコンパクト命令フォーマット７３０で使用するのに入手できない。

【0134】

いくつかの実行ユニットの命令は、２つのソースオペランド、ｓｒｃ０ ７２０およびｓｒｃ１ ７２２、ならびに１つのデスティネーション７１８を含む最大３つのオペランドを有する。いくつかの実施形態では、実行ユニットが２つのデスティネーション命令をサポートし、これらデスティネーションのうちの１つが暗示される。データ操作命令は、第３のソースオペランド（例えば、ＳＲＣ２ ７２４）を有することができ、ここで、命令オペコード７１２は、ソースオペランドの数を決定する。命令の最後のソースオペランドは、命令と共に渡された即時（例えば、ハードコード化された）値とし得る。

【0135】

いくつかの実施形態では、１２８ビットの命令フォーマット７１０は、例えば、直接レジスタアドレス指定モードまたは間接レジスタアドレス指定モードが使用されるかどうかを指定するアクセス／アドレスモードフィールド７２６を含む。直接レジスタアドレス指定モードが使用される場合、１つまたは複数のオペランドのレジスタアドレスは、命令内のビットによって直接提供される。

【0136】

いくつかの実施形態では、１２８ビットの命令フォーマット７１０は、命令のためのアドレスモードおよび／またはアクセスモードを指定するアクセス／アドレスモードフィールド７２６を含む。一実施形態では、アクセスモードは、命令のためのデータアクセスアライメントを定義するために使用される。いくつかの実施形態では、１６バイトのアライメントされたアクセスモードおよび１バイトのアライメントされたアクセスモードを含むアクセスモードをサポートし、ここで、アクセスモードのバイトアライメントが命令オペランドのアクセスアライメントを決定する。例えば、第１のモードでは、命令は、ソースおよびデスティネーションオペランドに対してバイトでアライメントされたアドレス指定を使用し、第２のモードでは、命令は、全てのソースおよびデスティネーションオペランドに対して１６バイトでアライメントされたアドレス指定を使用することができる。

【0137】

一実施形態では、アクセス／アドレスモードフィールド７２６のアドレスモード部分は、命令が直接アドレス指定または間接アドレス指定を使用するかを決定する。直接レジスタアドレス指定モードが使用される場合、命令内のビットは、１つまたは複数のオペランドのレジスタアドレスを直接提供する。間接レジスタアドレス指定モードが使用される場合、１つまたは複数のオペランドのレジスタアドレスは、命令内のアドレスレジスタ値とアドレス即時フィールドに基づいて計算されてもよい。

【0138】

いくつかの実施形態では、命令は、オプコードデコード７４０を単純化するために、命令オプコード７１２のビットフィールドに基づいてグループ化される。８ビットのオペコードの場合、ビット４、５、および６は、実行ユニットがオペコードのタイプを決定することを可能にする。図示された精度のあるオプコードグループ化は、単なる例示にすぎない。いくつかの実施形態では、移動および論理オペコードグループ７４２は、データ移動および論理命令（例えば、移動（ｍｏｖｅ）、比較（ｃｍｐ））を含む。いくつかの実施形態では、移動および論理オペコードグループ７４２は、５つの最上位ビット（ＭＳＢ）を共有しており、ここで、移動（ｍｏｖｅ）命令は００００ｘｘｘｘｂの形式であり、論理命令は０００１ｘｘｘｘｂの形式である。フロー制御命令群７４４（例えば、コール、ジャンプ（ｊｍｐ））は、００１０ｘｘｘｘｂの形式の命令（例えば、０ｘ２０）を含む。雑多な命令群７４６は、００１１ｘｘｘｘｂ（例えば、０ｘ３０）の形式の同期命令（例えば、Ｗａｉｔ、ｓｅｎｄ）を含む命令の組み合わせを含む。並列算術命令群７４８は、０１００ｘｘｘｘｂ（例えば、０ｘ４０）の形式のコンポーネントに関する算術命令（例えば、加算、乗算（ｍｕｌ））を含む。並列算術グループ７４８は、データチャネルにわたって並列に算術演算を実行する。ベクトル算術グループ７５０は、０１０１ｘｘｘｘｂ（例えば、０ｘ５０）の形式の演算命令（例えば、ｄｐ４）を含む。ベクトル算術グループは、ベクトルオペランド上での内積計算などの算術を実行する。一実施形態では、図示されたオペコードデコード７４０は、実行ユニットのどの部分がデコードされた命令を実行するために使用されるかを決定するのに使用されることができる。例えば、いくつかの命令は、シストリック配列によって実行されるシストリック命令として指定され得る。レイトレーシング命令（図示せず）などの他の命令は、実行ロジックのスライスまたはパーティション内のレイトレーシングコアまたはレイトレーシングロジックにルーティングすることができる。
グラフィックスパイプライン

【0139】

図８は、グラフィックスプロセッサ８００の別の実施形態のブロック図である。本明細書の任意の他の図中の要素と同じ参照番号（または名称）を有する図８中の要素は、本明細書の他の箇所で説明されたものと同様の任意の方法で動作または機能することができるが、これに限定されるものではない。

【0140】

いくつかの実施形態では、グラフィックスプロセッサ８００は、ジオメトリパイプライン８２０、メディアパイプライン８３０、表示エンジン８４０、スレッド実行ロジック８５０、およびレンダリング出力パイプライン８７０を含む。いくつかの実施形態では、グラフィックスプロセッサ８００は、１つまたは複数の汎用処理コアを含むマルチコア処理システム内のグラフィックスプロセッサである。グラフィックスプロセッサは、１つまたは複数の制御レジスタ（図示せず）へのレジスタ書き込みによって、またはリング相互接続８０２を介してグラフィックスプロセッサ８００に発行されたコマンドを介して制御される。いくつかの実施形態では、リング相互接続８０２は、他のグラフィックスプロセッサまたは汎用プロセッサなどの他の処理コンポーネントにグラフィックスプロセッサ８００を結合する。リング相互接続８０２からのコマンドは、コマンドストリーマ８０３によって解釈され、このコマンドストリーマ８０３は、ジオメトリパイプライン８２０またはメディアパイプライン８３０の個々のコンポーネントに命令を供給する。

【0141】

いくつかの実施形態では、コマンドストリーマ８０３は、メモリから頂点データを読み出し、コマンドストリーマ８０３によって提供される頂点処理コマンドを実行する頂点フェッチャ８０５の動作を指示する。いくつかの実施形態では、頂点フェッチャ８０５は、頂点データを頂点シェーダ８０７に提供し、各頂点に対して座標空間変換および照明操作を実行する。いくつかの実施形態では、頂点フェッチャ８０５および頂点シェーダ８０７は、スレッドディスパッチャ８３１を介して実行ユニット８５２ａ～８５２ｂに実行スレッドをディスパッチすることにより、頂点処理命令を実行する。

【0142】

いくつかの実施形態では、実行ユニット８５２Ａおよび８５２Ｂは、グラフィックスおよびメディア操作を実行するための命令セットを有するベクトルプロセッサの配列である。いくつかの実施形態では、実行ユニット８５２Ａおよび８５２Ｂは、各配列に固有の、または配列間で共有される付属のＬ１のキャッシュ８５１を有する。キャッシュは、データキャッシュ、命令キャッシュ、または異なるパーティションにデータおよび命令を含むように分割された単一のキャッシュとして構成することができる。

【0143】

いくつかの実施形態では、ジオメトリパイプライン８２０は、３Ｄオブジェクトのハードウェアアクセラレーションされたテッセレーションを実行するためのテッセレーションコンポーネントを含む。いくつかの実施形態では、プログラム可能なハルシェーダ８１１は、テッセレーション操作を構成する。プログラム可能なドメインシェーダ８１７は、テッセレーション出力のバックエンド評価を提供する。テッセレータ８１３は、ハルシェーダ８１１の方向に動作し、ジオメトリパイプライン８２０への入力として提供される粗い幾何学モデルに基づいて、詳細な幾何学オブジェクトのセットを生成するための特別な目的のロジックを含む。いくつかの実施形態では、テッセレーションが使用されない場合、テッセレーションコンポーネント（例えば、ハルシェーダ８１１、テッセレータ８１３、およびドメインシェーダ８１７）をバイパスすることができる。

【0144】

いくつかの実施形態では、完全なジオメトリオブジェクトは、実行ユニット８５２Ａおよび８５２Ｂにディスパッチされた１つまたは複数のスレッドを介してジオメトリシェーダ８１９によって処理されることができるか、またはクリッパー８２９に直接進むことができる。いくつかの実施形態では、ジオメトリシェーダは、グラフィックスパイプラインの前の段階のような頂点または頂点のパッチではなく、むしろジオメトリオブジェクト全体に対して動作する。テッセレーションが無効化されている場合、ジオメトリシェーダ８１９は、頂点シェーダ８０７からの入力を受信する。いくつかの実施形態では、ジオメトリシェーダ８１９は、テッセレーションユニットが無効化されている場合にジオメトリテッセレーションを実行するように、ジオメトリシェーダプログラムによってプログラム可能である。

【0145】

ラスタライズの前に、クリッパー８２９が頂点データを処理する。クリッパー８２９は、固定関数クリッパーか、あるいはクリッピングおよびジオメトリシェーダー機能を有するプログラム可能なリッパーであってもよい。いくつかの実施形態では、レンダリング出力パイプライン８７０内のラスタライザおよび深度テストコンポーネント８７３は、ピクセルシェーダをディスパッチして、ジオメトリオブジェクトをピクセル単位の表現に変換する。いくつかの実施形態では、ピクセルシェーダロジックは、スレッド実行ロジック８５０に含まれる。いくつかの実施形態では、アプリケーションは、ラスタライザおよび深度テストコンポーネント８７３をバイパスして、ストリーム出力ユニット８２３を介してラスタライズされていない頂点データにアクセスすることができる。

【0146】

グラフィックスプロセッサ８００は、相互接続バス、相互接続ファブリック、またはプロセッサの主要コンポーネント間でデータおよびメッセージの受け渡しを可能にするいくつかの他の相互接続機構を有する。いくつかの実施形態では、実行ユニット８５２Ａおよび８５２Ｂならびに関連するロジックユニット（例えば、Ｌ１キャッシュ８５１、サンプラー８５４、テクスチャキャッシュ８５８など）は、メモリアクセスを実行し、かつプロセッサのレンダリング出力パイプラインのコンポーネントと通信するために、データポート８５６を介して相互接続する。いくつかの実施形態では、サンプラー８５４、キャッシュ８５１および８５８、ならびに実行ユニット８５２Ａおよび８５２Ｂは、それぞれ別個のメモリアクセスパスを有する。一実施形態では、テクスチャキャッシュ８５８はまた、サンプラーキャッシュとしても構成することができる。

【0147】

いくつかの実施形態では、レンダリング出力パイプライン８７０は、頂点ベースのオブジェクトを関連するピクセルベースの表現に変換するラスタライザおよび深度テストコンポーネント８７３を含む。いくつかの実施形態では、ラスタライザロジックは、固定関数三角形およびラインラスタライゼーションを実行するためのウィンドウア（ｗｉｎｄｏｗｅｒ）／マスカ（ｍａｓｋｅｒ）ユニットを含む。いくつかの実施形態では、関連するレンダーキャッシュ８７８およびデプスキャッシュ８７９も利用可能である。ピクセル操作コンポーネント８７７は、データ上でピクセルベースの操作を実行するが、いくつかのインスタンスでは、２Ｄ操作（例えば、ブレンドを伴うビットブロック画像転送）に関連付けられたピクセル操作は、２Ｄエンジン８４１によって実行されるか、またはオーバーレイ表示平面を使用してディスプレイコントローラ８４３によって表示時に代用される。いくつかの実施形態では、共有されたＬ３のキャッシュ８７５がすべてのグラフィックスコンポーネントに利用可能であり、メインシステムメモリを使用せずにデータの共有を可能にする。

【0148】

いくつかの実施形態では、グラフィックスプロセッサメディアパイプライン８３０は、メディアエンジン８３７および動画フロントエンド８３４を含む。いくつかの実施形態では、動画フロントエンド８３４は、コマンドストリーマ８０３からパイプラインコマンドを受信する。いくつかの実施形態では、メディアパイプライン８３０は、別個のコマンドストリーマを含む。いくつかの実施形態では、動画フロントエンド８３４は、メディアエンジン８３７にコマンドを送信する前に、メディアコマンドを処理する。いくつかの実施形態では、メディアエンジン８３７は、スレッドディスパッチャ８３１を介してスレッド実行ロジック８５０にディスパッチするためのスレッドを作成するためのスレッド作成機能を含む。

【0149】

いくつかの実施形態では、グラフィックスプロセッサ８００は、ディスプレイエンジン８４０を含む。いくつかの実施形態では、ディスプレイエンジン８４０は、グラフィックスプロセッサ８００の外部にあり、リング相互接続８０２、またはいくつかの他の相互接続バスまたはファブリックを介してグラフィックスプロセッサと結合する。いくつかの実施形態では、ディスプレイエンジン８４０は、２Ｄエンジン８４１およびディスプレイコントローラ８４３を含む。いくつかの実施形態では、ディスプレイエンジン８４０は、３Ｄパイプラインとは独立して動作可能な特別な目的のロジックを含む。いくつかの実施形態では、ディスプレイコントローラ８４３は、ディスプレイデバイス（図示せず）と結合し、これは、ラップトップコンピュータのようなシステム統合ディスプレイデバイスであってもよいし、ディスプレイデバイスコネクタを介して取り付けられた外部ディスプレイデバイスであってもよい。

【0150】

いくつかの実施形態では、ジオメトリパイプライン８２０およびメディアパイプライン８３０は、複数のグラフィックスおよびメディアプログラミングインタフェースに基づいて操作を実行するように構成可能であり、任意の１つのアプリケーションプログラミングインタフェース（ＡＰＩ）に固有ではない。いくつかの実施形態では、グラフィックスプロセッサ用のドライバソフトウェアは、特定のグラフィックスまたはメディアライブラリに固有のＡＰＩの呼び出しを、グラフィックスプロセッサによって処理できるコマンドに変換する。いくつかの実施形態では、サポートは、クロノス・グループ（Ｋｈｒｏｎｏｓ Ｇｒｏｕｐ）からオープングラフィックスライブラリ（ＯｐｅｎＧＬ）、オープンコンピューティング言語（ＯｐｅｎＣＬ）、および／またはヴァルカングラフィックスアンドコンピュート（Ｖｕｌｋａｎ ｇｒａｐｈｉｃｓ ａｎｄ ｃｏｍｐｕｔｅ）ＡＰＩの全てに提供される。いくつかの実施形態では、サポートは、マイクロソフトコーポレーションのＤｉｒｅｃｔ３Ｄライブラリにも提供され得る。いくつかの実施形態では、これらのライブラリの組み合わせがサポートされていてもよい。また、オープンソースコンピュータビジョンライブラリ（ＯｐｅｎＣＶ）のサポートも提供され得る。互換性のある３Ｄパイプラインを有する将来のＡＰＩも、将来のＡＰＩのパイプラインからグラフィックスプロセッサのパイプラインへのマッピングが可能であれば、サポートされるであろう。
グラフィックスパイプラインプログラミング

【0151】

図９Ａは、いくつかの実施形態に係るグラフィックスプロセッサコマンドフォーマット９００を図示するブロック図である。図９Ｂは、一実施形態に係るグラフィックスプロセッサコマンドシーケンス９１０を図示するブロック図である。図９Ａ中の実線で囲まれたボックスは、グラフィックスコマンドに一般的に含まれるコンポーネントを示し、一方、破線は、任意であるかまたはグラフィックスコマンドのサブセットにのみ含まれるコンポーネントを含む。図９Ａの例示的なグラフィックスプロセッサのコマンドフォーマット９００は、クライアント９０２を識別するためのデータフィールド、コマンド操作コード（オペコード）９０４、およびコマンドのためのデータ９０６を含む。サブオペコード９０５およびコマンドサイズ９０８もまた、いくつかのコマンドに含まれる。

【0152】

いくつかの実施形態では、クライアント９０２は、コマンドデータを処理するグラフィックスデバイスのクライアントユニットを指定する。いくつかの実施形態では、グラフィックスプロセッサのコマンドパーサは、各コマンドのクライアントフィールドを調べて、コマンドのさらなる処理を条件とし、コマンドデータを適切なクライアントユニットにルーティングする。いくつかの実施形態では、グラフィックスプロセッサのクライアントユニットは、メモリインタフェースユニット、レンダリングユニット、２Ｄユニット、３Ｄユニット、およびメディアユニットを含む。各クライアントユニットは、コマンドを処理する対応する処理パイプラインを有する。一旦コマンドがクライアントユニットによって受信されると、クライアントユニットは、実行すべき操作を決定するために、オペコード９０４と、存在する場合にはサブオペコード９０５を読み取る。クライアントユニットは、データフィールド９０６内の情報を使用してコマンドを実行する。いくつかのコマンドについては、明示的なコマンドサイズ９０８は、コマンドのサイズを指定することが期待される。いくつかの実施形態では、コマンドパーサは、コマンドオペコードに基づいて、コマンドの少なくとも一部のサイズを自動的に決定する。いくつかの実施形態では、コマンドは、ダブルワードの倍数を介して整列される。他のコマンドフォーマットを使用することができる。

【0153】

図９Ｂのフロー図は、例示的なグラフィックスプロセッサコマンドシーケンス９１０を示す。いくつかの実施形態では、グラフィックスプロセッサの一実施形態を特徴とするデータ処理システムのソフトウェアまたはファームウェアは、示されたコマンドシーケンスのバージョンを使用して、グラフィックス操作のセットのセットアップ、実行、および終了を行う。実施形態がこれらの特定のコマンドまたはこのコマンドシーケンスに限定されるものではないので、コマンドシーケンスのサンプルは、例示の目的のためだけに示され、説明されている。さらに、これらのコマンドは、グラフィックスプロセッサが少なくとも部分的に一致してコマンドシーケンスを処理するように、コマンドシーケンスのコマンドのバッチとして発行されてもよい。

【0154】

いくつかの実施形態では、グラフィックスプロセッサのコマンドシーケンス９１０は、任意のアクティブなグラフィックスパイプラインがパイプラインのための現在保留中のコマンドを完了させるために、パイプラインフラッシュコマンド９１２から開始されてもよい。いくつかの実施形態では、３Ｄパイプライン９２２とメディアパイプライン９２４は同時に動作しない。パイプラインフラッシュは、アクティブなグラフィックスパイプラインが現在保留中の任意のコマンドを完了させるように実行される。パイプラインフラッシュに応答して、グラフィックスプロセッサのコマンドパーサは、アクティブな描画エンジンが保留中の操作を完了し、関連するリードキャッシュが無効になるまで、コマンド処理を一時停止する。任意には、「ダーティ」とマークされたレンダーキャッシュ内の任意のデータがメモリにフラッシュされることができる。いくつかの実施形態では、パイプラインフラッシュコマンド９１２は、パイプライン同期のために、またはグラフィックスプロセッサを低電力状態にする前に使用することができる。

【0155】

いくつかの実施形態では、パイプライン選択コマンド９１３は、コマンドシーケンスがグラフィックスプロセッサにパイプライン間を明示的に切り替えように要求する場合に使用される。いくつかの実施形態では、パイプライン選択コマンド９１３は、コンテキストが両方のパイプラインのためのコマンドを発行する予定ではない限り、パイプラインのコマンドを発行する前に実行コンテキスト内で一度だけ要求される。いくつかの実施形態では、パイプライン選択コマンド９１３を介したパイプライン切り替えの直前に、パイプラインフラッシュコマンド９１２が要求される。

【0156】

いくつかの実施形態では、パイプライン制御コマンド９１４は、演算のためのグラフィックスパイプラインを構成し、３Ｄパイプライン９２２およびメディアパイプライン９２４をプログラムするために使用される。いくつかの実施形態では、パイプライン制御コマンド９１４は、アクティブなパイプラインのためのパイプライン状態を構成する。一実施形態では、パイプライン制御コマンド９１４は、パイプライン同期のために使用され、コマンドのバッチを処理する前に、アクティブパイプライン内の１つまたは複数のキャッシュメモリからデータをクリアするために使用される。

【0157】

いくつかの実施形態では、リターンバッファ状態コマンド９１６は、それぞれのパイプラインがデータを書き込むためのリターンバッファのセットを構成するために使用される。いくつかのパイプライン操作は、処理中に操作が中間データを書き込む１つまたは複数のリターンバッファの割り当て、選択、または構成を必要とする。いくつかの実施形態では、グラフィックスプロセッサはまた、出力データを格納し、クロススレッド通信を実行するために、１つまたは複数のリターンバッファをも使用する。いくつかの実施形態では、リターンバッファ状態コマンド９１６は、パイプライン操作のセットに使用するリターンバッファのサイズおよび数を選択することを含む。

【0158】

コマンドシーケンスの残りのコマンドは、操作のためのアクティブなパイプラインに基づいて異なる。パイプライン決定９２０に基づいて、コマンドシーケンスは、３Ｄパイプライン状態９３０で始まる３Ｄパイプライン９２２、またはメディアパイプライン状態９４０で始まるメディアパイプライン９２４に合わせて調整される。

【0159】

３Ｄパイプライン状態９３０を構成するためのコマンドは、頂点バッファ状態、頂点要素状態、一定の色状態、深度バッファ状態、および３Ｄプリミティブコマンドが処理される前に構成されるべき他の状態変数のための３Ｄ状態設定コマンドを含む。これらのコマンドの値は、使用中の特定の３Ｄ ＡＰＩに基づいて少なくとも部分的に決定される。いくつかの実施形態では、３Ｄパイプライン状態９３０のコマンドはまた、これら特定のパイプライン要素が使用されない場合に、選択的に特定のパイプライン要素を無効にするか、またはバイパスすることができる。

【0160】

いくつかの実施形態では、３Ｄプリミティブ９３２コマンドを使用して、３Ｄパイプラインによって処理される３Ｄプリミティブを提出する。３Ｄプリミティブ９３２コマンドを介してグラフィックスプロセッサに渡されるコマンドおよび関連するパラメータは、グラフィックスパイプライン内の頂点フェッチ機能に転送される。頂点フェッチ機能は、３Ｄプリミティブ９３２のコマンドデータを使用して頂点データ構造を生成する。頂点データ構造は、１つまたは複数のリターンバッファに格納される。いくつかの実施形態では、３Ｄプリミティブ９３２のコマンドは、頂点シェーダを介して３Ｄプリミティブ上で頂点演算を実行するために使用される。頂点シェーダを処理するために、３Ｄパイプライン９２２は、シェーダ実行スレッドをグラフィックスプロセッサ実行ユニットにディスパッチする。

【0161】

いくつかの実施形態では、３Ｄパイプライン９２２は、実行９３４のコマンドまたはイベントを介してトリガされる。いくつかの実施形態では、レジスタの書き込みは、コマンドの実行をトリガする。いくつかの実施形態では、実行は、コマンドシーケンスにおける「ｇｏ」または「ｋｉｃｋ」コマンドを介してトリガされる。一実施形態では、コマンドの実行は、パイプライン同期コマンドを使用してトリガされ、グラフィックスパイプラインを介してコマンドシーケンスをフラッシュする。３Ｄパイプラインは、３Ｄプリミティブのためのジオメトリ処理を実行する。一旦操作が完了すると、その結果として得られるジオメトリオブジェクトがラスタライズされ、ピクセルエンジンはその結果として得られるピクセルを着色する。ピクセルのシェーディングやピクセルのバックエンド操作を制御するための追加コマンドも、これらの操作のために含まれていてもよい。

【0162】

いくつかの実施形態では、グラフィックスプロセッサのコマンドシーケンス９１０は、メディア操作を実行する際にメディアパイプライン９２４のパスに従う。一般に、メディアパイプライン９２４のための特定の使用およびプログラミングの態様は、実行されるメディアまたは計算操作に依存する。特定のメディアデコード操作は、メディアデコード中にメディアパイプラインにオフロードされてもよい。いくつかの実施形態では、メディアパイプラインをバイパスすることもでき、メディアデコードは、１つまたは複数の汎用処理コアによって提供されるリソースを使用して、全体的または部分的に実行することができる。一実施形態では、メディアパイプラインはまた、汎用グラフィックスプロセッサユニット（ＧＰＧＰＵ）操作のための要素を含み、ここで、グラフィックスプロセッサは、グラフィックスプリミティブのレンダリングに明示的に関連しない計算シェーダプログラムを使用してＳＩＭＤベクトル操作を実行するために使用される。

【0163】

いくつかの実施形態では、メディアパイプライン９２４は、３Ｄパイプライン９２２と同様の方法で構成される。メディアパイプライン状態９４０を構成するためのコマンドのセットは、ディスパッチされるか、あるいはメディアオブジェクトコマンド９４２の前のキューに入るコマンドに配置される。いくつかの実施形態では、メディアパイプライン状態９４０を構成するためのコマンドは、メディアオブジェクトを処理するために使用されるメディアパイプラインの要素を構成するデータを含む。これは、エンコードまたはデコードフォーマットなどのメディアパイプライン内の動画デコードおよび動画エンコードロジックを構成するためのデータを含む。いくつかの実施形態では、メディアパイプライン状態９４０に対するコマンドは、状態設定のバッチを含む「間接的な」状態要素に１つまたは複数のポインタを使用することをサポートする。

【0164】

いくつかの実施形態では、メディアオブジェクトコマンド９４２は、メディアパイプラインによる処理対象のメディアオブジェクトへのポインタを供給する。メディアオブジェクトは、処理されるべき動画データを含むメモリバッファを含む。いくつかの実施形態では、メディアオブジェクトのコマンド９４２を発行する前に、全てのメディアパイプラインの状態が有効でなければならない。一旦パイプラインの状態が構成されかつメディアオブジェクトコマンド９４２がキューに入れられると、メディアパイプライン９２４は、実行コマンド９４４または同等の実行イベント（例えば、レジスタ書き込み）を介してトリガされる。次いで、メディアパイプライン９２４からの出力は、３Ｄパイプライン９２２またはメディアパイプライン９２４によって提供される操作によって後処理されてもよい。いくつかの実施形態では、ＧＰＧＰＵの操作は、メディア操作と同様の方法で構成かつ実行される。グラフィック・ソフトウェア・アーキテクチャ

【0165】

図１０は、いくつかの実施形態に係るデータ処理システム１０００のための例示的なグラフィック・ソフトウェア・アーキテクチャを示す。いくつかの実施形態では、ソフトウェア・アーキテクチャは、３Ｄグラフィックスアプリケーション１０１０、オペレーティングシステム１０２０、および少なくとも１つのプロセッサ１０３０を含む。いくつかの実施形態では、プロセッサ１０３０は、グラフィックスプロセッサ１０３２および１つまたは複数の汎用プロセッサコア１０３４を含む。グラフィックスアプリケーション１０１０およびオペレーティングシステム１０２０は、それぞれデータ処理システムのシステムメモリ１０５０内で実行される。

【0166】

いくつかの実施形態では、３Ｄグラフィックスアプリケーション１０１０は、シェーダ命令１０１２を含む１つまたは複数のシェーダプログラムを含む。シェーダ言語命令は、Ｄｉｒｅｃｔ３Ｄの高水準シェーダ言語（ＨＬＳＬ）またはＯｐｅｎＧＬシェーダ言語（ＧＬＳＬ）などの高水準シェーダ言語によるものであってもよい。また、アプリケーションは、汎用プロセッサコア１０３４により実行するのに好適な機械言語による複数の実行可能命令１０１４をも含む。また、アプリケーションは、頂点データによって定義された複数のグラフィックスオブジェクト１０１６も含む。

【0167】

いくつかの実施形態では、オペレーティングシステム１０２０は、マイクロソフトコーポレーションから利用可能なマイクロソフト（登録商標）ウィンドウズ（登録商標）オペレーティングシステム、プロプライエタリＵＮＩＸ（登録商標）様式のオペレーティングシステム、またはＬｉｎｕｘ（登録商標）カーネルの変形を用いるオープンソースＵＮＩＸ（登録商標）様式のオペレーティングシステムであってもよい。オペレーティングシステム１０２０は、Ｄｉｒｅｃｔ３Ｄ ＡＰＩ、ＯｐｅｎＧＬ ＡＰＩ、またはＶｕｌｋａｎ ＡＰＩなどのグラフィックスＡＰＩ１０２２をサポートすることができる。Ｄｉｒｅｃｔ３Ｄ ＡＰＩが使用される場合、オペレーティングシステム１０２０は、フロントエンドのシェーダコンパイラ１０２４を使用して、ＨＬＳＬ内の任意のシェーダ命令１０１２を低水準のシェーダ言語にコンパイルする。コンパイルは、ジャストインタイム（ＪＩＴ）コンパイルであってもよいし、あるいはアプリケーションがシェーダのプリコンパイルを実行することができる。いくつかの実施形態では、高水準のシェーダは、３Ｄグラフィックスアプリケーション１０１０のコンパイル中に低水準のシェーダにコンパイルされる。いくつかの実施形態では、シェーダ命令１０１２は、Ｖｕｌｋａｎ ＡＰＩによって使用される標準ポータブル中間表現（ＳＰＩＲ）のバージョンなどの中間形式で提供される。

【0168】

いくつかの実施形態では、ユーザモードグラフィックスドライバ１０２６は、シェーダ命令１０１２をハードウェア固有の表現に変換するためのバックエンドシェーダコンパイラ１０２７を含む。ＯｐｅｎＧＬ ＡＰＩが使用されている場合、ＧＬＳＬ高レベル言語のシェーダ命令１０１２は、コンパイルのためにユーザモードグラフィックスドライバ１０２６に渡される。いくつかの実施形態では、ユーザモードグラフィックスドライバ１０２６は、オペレーティングシステムカーネルモード機能１０２８を使用して、カーネルモードグラフィックスドライバ１０２９と通信する。いくつかの実施形態では、カーネルモードグラフィックスドライバ１０２９は、グラフィックスプロセッサ１０３２と通信して、コマンドおよび命令をディスパッチする。
ＩＰコアの実装

【0169】

少なくとも１つの実施形態の１つまたは複数の態様は、プロセッサなどの集積回路内のロジックを表すおよび／または定義する機械可読媒体に格納された代表的なコードによって実装されてもよい。例えば、機械可読媒体は、プロセッサ内の様々なロジックを表す命令を含んでもよい。命令は、機械によって読み取られると、機械が本明細書に記載された技術を実行するロジックを製造させ得る。「ＩＰコア」として知られるこのような表現は、集積回路の構造を説明するハードウェアモデルとして、有形の機械可読媒体に格納し得る、集積回路用の再利用可能なロジック単位である。ハードウェアモデルは、様々な顧客または製造施設に供給されてもよく、それら顧客や製造施設は、集積回路を製造する製造装置にハードウェアモデルをロードする。集積回路は、当該回路が本明細書に記載された実施形態のいずれかに関連して記載された動作を実行するように製造されてもよい。

【0170】

図１１Ａは、一実施形態に係る操作を実行するための集積回路を製造するのに使用されてもよいＩＰコア開発システム１１００を図示するブロック図である。ＩＰコア開発システム１１００を使用して、より大きな設計に組み込むことができるモジュール式の再利用可能な設計を生成し得るか、あるいは集積回路全体（例えば、ＳＯＣ集積回路）を構築し得る。設計設備１１３０は、高レベルのプログラミング言語（例えば、Ｃ／Ｃ＋＋）でＩＰコア設計のソフトウェアシミュレーション１１１０を生成することができる。ソフトウェアシミュレーション１１１０は、シミュレーションモデル１１１２を使用して、ＩＰコアの動作を設計、テスト、および検証するために使用することができる。シミュレーションモデル１１１２は、機能シミュレーション、動作シミュレーション、および／またはタイミングシミュレーションを含んでもよい。次に、レジスタ転送レベル（ＲＴＬ）のデザイン１１１５は、シミュレーションモデル１１１２から作成または合成されることができる。ＲＴＬデザイン１１１５は、ハードウェアレジスタ間のデジタル信号の流れをモデル化し、モデル化されたデジタル信号を使用して実行される関連ロジックを含む、集積回路の動作の抽象化である。ＲＴＬデザイン１１１５に加えて、論理レベルまたはトランジスタレベルでの下位レベルのデザインも作成、設計、または合成されてもよい。したがって、初期設計およびシミュレーションの特定の詳細は変化してもよい。

【0171】

さらに、ＲＴＬデザイン１１１５またはそれに同等なものは、ハードウェア記述言語（ＨＤＬ）または物理デザインデータのいくつかの他の表現であってもよいハードウェアモデル１１２０に、設計設備によって合成されてもよい。ＨＤＬは、ＩＰコア設計を検証するために、さらにシミュレーションまたはテストされてもよい。ＩＰコア設計は、不揮発性メモリ１１４０（例えば、ハードディスク、フラッシュメモリ、または任意の不揮発性記憶媒体）を使用して、サードパーティの製造施設１１６５に引き渡すために格納することができる。あるいは、ＩＰコア設計は、有線接続１１５０または無線接続１１６０を介して（例えば、インターネットを介して）送信されてもよい。ついで、製造施設１１６５は、ＩＰコア設計に少なくとも部分的に基づいて集積回路を製造してもよい。製造された集積回路は、本明細書に記載された少なくとも１つの実施形態に従った動作を実行するように構成することができる。

【0172】

図１１Ｂは、本明細書に記載されたいくつかの実施形態に係る集積回路パッケージアセンブリ１１７０の断面側面図を示す。集積回路パッケージアセンブリ１１７０は、本明細書に記載されるような１つまたは複数のプロセッサまたはアクセラレータデバイスの実装を図示している。パッケージアセンブリ１１７０は、基板１１８０に接続された複数のハードウェアのロジック１１７２および１１７４のユニットを含む。ロジック１１７２および１１７４は、構成可能なロジックハードウェアまたは固定機能ロジックハードウェアで少なくとも部分的に実装されてもよく、本明細書に記載されたプロセッサコア（複数可）、グラフィックスプロセッサ（複数可）、または他のアクセラレータデバイスのいずれかの１つまたは複数の部分を含むことができる。ロジック１１７２および１１７４の各単位は、半導体ダイ内に実装され、相互接続構造１１７３を介して基板１１８０と結合することができる。相互接続構造１１７３は、ロジック１１７２および１１７４と基板１１８０との間で電気信号をルーティングするように構成されてもよく、例えば、これらに限定されないが、段差または柱などの相互接続を含むことができる。いくつかの実施形態では、相互接続構造１１７３は、例えば、ロジック１１７２および１１７４の動作に関連付けられる入力／出力（Ｉ／Ｏ）信号および／または電力または接地信号などの電気信号をルーティングするように構成されてもよい。いくつかの実施形態では、基板１１８０は、エポキシ系の積層基板である。他の実施形態では、基板１１８０は、他の好適なタイプの基板を含んでもよい。パッケージアセンブリ１１７０は、パッケージ相互接続１１８３を介して他の電気デバイスに接続することができる。パッケージ相互接続１１８３は、マザーボード、他のチップセット、またはマルチチップモジュールなどの他の電気デバイスに電気信号をルーティングするために、基板１１８０の表面に結合され得る。

【0173】

いくつかの実施形態では、ロジック１１７２および１１７４のユニットは、ロジック１１７２および１１７４の間で電気信号をルーティングするように構成されたブリッジ１１８２と電気的に結合されている。ブリッジ１１８２は、電気信号のルートを提供する密な相互接続構造であってもよい。ブリッジ１１８２は、ガラスまたは適切な半導体材料で構成されたブリッジ基板を含んでもよい。電気的ルーティング機能は、ロジック１１７２および１１７４間のチップ間接続を提供するために、ブリッジ基板上に形成可能である。

【0174】

ロジック１１７２および１１７４の２つのユニットならびにブリッジ１１８２は図示されているが、本明細書に記載された実施形態は、１つまたは複数のダイ上のより多くのまたはより少ないロジックユニットを含んでもよい。ロジックが単一のダイに含まれる場合、ブリッジ１１８２は除外されてもよいので、１つまたは複数のダイは、ゼロまたはそれ以上のブリッジによって接続されてもよい。代替的に、複数のダイまたはロジックユニットは、１つまたは複数のブリッジによって接続されることができる。加えて、複数のロジックユニット、ダイ、およびブリッジは、三次元構成を含む他の可能な構成で一緒に接続することができる。

【0175】

図１１Ｃは、基板１１８０（例えば、ベースダイ）に接続されたハードウェアロジックチップレットの複数のユニットを含むパッケージアセンブリ１１９０を示す。本明細書に記載されるようなグラフィックス処理ユニット、並列プロセッサ、および／または計算アクセラレータは、個別に製造される多様なシリコンチップレットから構成することができる。このコンテキストでは、チップレットは、他のチップレットと合わせてより大きなパッケージに組み立てることができる別個のロジックユニットを含む、少なくとも部分的にパッケージ化された集積回路である。異なるＩＰコアロジックを持つ多様なチップレットのセットを単一のデバイスに組み立てることができる。加えて、アクティブインターポーザ技術を使用して、チップレットをベースダイまたはベースチップレットに統合することができる。本明細書に記載された概念は、ＧＰＵ内の異なる形態のＩＰの異なる形式間の相互接続および通信を可能にする。ＩＰコアは、異なるプロセス技術を使用して製造され、製造中に構成することができる、これにより、特にいくつかのフレーバーＩＰを有する大規模なＳｏＣにて複数のＩＰを同じ製造プロセスに収束させるという複雑さを回避することができる。複数のプロセス技術の使用を可能にすることで、市場投入までの時間を改善し、複数の製品のＳＫＵを作成する費用対効果の高い方法が提供される。さらに、分解されたＩＰは独立してパワーゲーティングされやすく、所与のワークロードで使用されていないコンポーネントの電源をオフにして、全体的な消費電力を削減することができる。

【0176】

ハードウェアロジックチップレットは、特別な目的のハードウェアロジックチップレット１１７２、ロジックまたはＩ／Ｏチップレット１１７４、および／またはメモリチップレット１１７５を含むことができる。ハードウェアロジックチプレット１１７２およびロジックまたはＩ／Ｏチプレット１１７４は、少なくとも部分的に構成可能なロジックまたは固定機能ロジックハードウェアで実装され得、本明細書に記載されたプロセッサコア（複数可）、グラフィックスプロセッサ（複数可）、並列プロセッサ、または他のアクセラレータデバイスのいずれかの１つまたは複数の部分を含むことができる。メモリチップレット１１７５は、ＤＲＡＭ（例えば、ＧＤＤＲ、ＨＢＭ）メモリまたはキャッシュ（ＳＲＡＭ）メモリであり得る。

【0177】

各チップレットは、別個の半導体ダイとして製造され、相互接続構造１１７３を介して基板１１８０に結合されることができる。相互接続構造１１７３は、様々なチップレットと基板１１８０内のロジックとの間で電気信号をルーティングするように構成されていてもよい。相互接続構造１１７３は、これらに限られないが、バンプまたは柱などの相互接続を含むことができる。いくつかの実施形態では、相互接続構造１１７３は、例えば、ロジック、Ｉ／Ｏおよびメモリチップレットの動作に関連付けられる、入力／出力（Ｉ／Ｏ）信号、ならびに／あるいは電源またはグランド信号などの電気信号をルーティングするように構成されてもよい。

【0178】

いくつかの実施形態では、基板１１８０は、エポキシ系の積層基板である。他の実施形態では、基板１１８０は、他の好適なタイプの基板を含んでもよい。パッケージアセンブリ１１９０は、パッケージ相互接続１１８３を介して他の電気デバイスに接続することができる。パッケージ相互接続１１８３は、マザーボード、他のチップセット、またはマルチチップモジュールなどの他の電気デバイスに電気信号をルーティングするために、基板１１８０の表面に結合されてもよい。

【0179】

いくつかの実施形態では、ロジックまたはＩ／Ｏチップレット１１７４およびメモリチップレット１１７５は、ロジックまたはＩ／Ｏチップレット１１７４とメモリチップレット１１７５との間で電気信号をルーティングするように構成されたブリッジ１１８７を介して電気的に結合され得る。ブリッジ１１８７は、電気信号のルートを提供する密な相互接続構造であってもよい。ブリッジ１１８７は、ガラスまたは適切な半導体材料で構成されたブリッジ基板を含んでもよい。電気的ルーティング機能は、ロジックまたはＩ／Ｏチップレット１１７４とメモリチップレット１１７５との間のチップ間接続を提供するためにブリッジ基板上に形成することができる。ブリッジ１１８７は、シリコンブリッジまたはインターコネクトブリッジと呼ばれてもよい。例えば、いくつかの実施形態では、ブリッジ１１８７は、エンベデッド・マルチダイ・インターコネクト・ブリッジ（ＥＭＩＢ）である。いくつかの実施形態では、ブリッジ１１８７は、単に１つのチップレットから別のチップレットへの直接接続であってもよい。

【0180】

基板１１８０は、Ｉ／Ｏ１１９１、キャッシュメモリ１１９２、および他のハードウェアロジック１１９３のためのハードウェアコンポーネントを含むことができる。ファブリック１１８５を基板１１８０内に埋め込んで、基板１１８０内の様々なロジックチップレットとロジック１１９１および１１９３との間の通信を可能にする。一実施形態では、Ｉ／Ｏ１１９１、ファブリック１１８５、キャッシュ、ブリッジ、および他のハードウェアロジック１１９３は、基板１１８０の上に積層されたベースダイに統合されることができる。

【0181】

様々な実施形態では、パッケージアセンブリ１１９０は、ファブリック１１８５または１つまたは複数のブリッジ１１８７によって相互接続されている、より少ない数またはより多い数のコンポーネントおよびチップレットを含むことができる。パッケージアセンブリ１１９０内のチップレットは、３Ｄまたは２．５Ｄの配列で配置されてもよい。一般に、ブリッジ構造１１８７は、例えば、ロジックまたはＩ／Ｏチップレットとメモリチップレットとの間のポイント間の相互接続を容易にするために使用されてもよい。ファブリック１１８５は、様々なロジックおよび／またはＩ／Ｏチップレット（例えば、チップレット１１７２、１１７４、１１９１および１１９３）を他のロジックおよび／またはＩ／Ｏチップレットと相互接続するために使用することができる。一実施形態では、基板内のキャッシュメモリ１１９２は、パッケージアセンブリ１１９０のためのグローバルキャッシュ、分散グローバルキャッシュの一部、またはファブリック１１８５のための専用キャッシュとして機能することができる。

【0182】

図１１Ｄは、一実施形態に係る交換可能なチップレット１１９５を含むパッケージアセンブリ１１９４を示す。交換可能なチップレット１１９５は、１つまたは複数のベースチップレット１１９６および１１９８上の標準化されたスロットに組み立てることができる。ベースチップレット１１９６および１１９８は、ブリッジ相互接続１１９７を介して結合することができ、この相互接続は本明細書に記載された他のブリッジ相互接続と同様とすることができ、例えば、ＥＭＩＢであり得る。メモリチップレットはまた、ブリッジ相互接続を介してロジックまたはＩ／Ｏチップレットにも接続することができる。Ｉ／Ｏチップレットおよびロジックチップレットは、相互接続ファブリックを介して通信することができる。ベースチップレットは、それぞれ、ロジックまたはＩ／Ｏまたはメモリ／キャッシュのいずれかのための標準化されたフォーマットの１つまたは複数のスロットをサポートすることができる。

【0183】

一実施形態では、ＳＲＡＭおよび電力送達回路は、ベースチップレット１１９６および１１９８のうちの１つまたは複数のベースチップレットに製造することができ、これらベースチップレットは、当該ベースチップレットの上に積層される交換可能なチップレット１１９５とは異なるプロセス技術を使用して製造することができる。例えば、ベースチップレット１１９６および１１９８は、より大きなプロセス技術を用いて製造することができ、一方、交換可能なチップレットは、より小さなプロセス技術を用いて製造することができる。交換可能なチップレット１１９５のうちの１つまたは複数は、メモリ（例えば、ＤＲＡＭ）チップレットであってもよい。パッケージアセンブリ１１９４を使用する製品のために目標とする電力、および／または性能に基づいて、パッケージアセンブリ１１９４のために異なるメモリ密度を選択することができる。加えて、異なるタイプや数の機能ユニットを有するロジックチップレットを、電力、および／または製品の目標とする性能に基づいて、組立時に選択することができる。加えて、異なるタイプのＩＰロジックコアを含むチップレットを交換可能なチップレットスロットに挿入することができ、これにより異なる技術のＩＰブロックを混合して適合させることができるハイブリッドプロセッサ設計を可能にする。
例示的なシステム・オン・チップ集積回路

【0184】

図１２、図１３Ａ、および図１３Ｂは、本明細書に記載された様々な実施形態によれば、１つまたは複数のＩＰコアを使用して製造し得る例示的な集積回路および関連するグラフィックスプロセッサを図示している。図示されたものに加えて、追加のグラフィックスプロセッサ／コア、周辺インタフェースコントローラ、または汎用プロセッサコアを含む、他のロジックおよび回路が含まれてもよい。

【0185】

図１２は、一実施形態に係る１つまたは複数のＩＰコアを用いて製造され得る、例示的なシステム・オン・チップ集積回路１２００を示すブロック図である。例示的な集積回路１２００は、少なくとも１つのグラフィックスプロセッサ１２１０にて１つまたは複数のアプリケーションプロセッサ１２０５（例えば、ＣＰＵ）を含み、加えて画像プロセッサ１２１５および／または動画プロセッサ１２２０を含んでもよく、これらのいずれかは、同一または複数の異なる設計設備からのモジュラーＩＰコアであってもよい。集積回路１２００は、ＵＳＢコントローラ１２２５、ＵＡＲＴコントローラ１２３０、ＳＰＩ／ＳＤＩＯコントローラ１２３５、およびＩ^２Ｓ／Ｉ^２Ｃコントローラ１２４０を含む周辺機器またはバスロジックを含む。加えて、集積回路は、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））コントローラ１２５０およびモバイル産業プロセッサインタフェース（ＭＩＰＩ）のディスプレイインタフェース１２５５のうちの１つまたは複数に結合されたディスプレイデバイス１２４５を含むことができる。ストレージは、フラッシュメモリおよびフラッシュメモリコントローラを含むフラッシュメモリサブシステム１２６０によって提供されてもよい。メモリインタフェースは、ＳＤＲＡＭまたはＳＲＡＭメモリデバイスへのアクセスのためのメモリコントローラ１２６５を介して提供されてもよい。集積回路の一部は、さらに組込みセキュリティエンジン１２７０を含む。

【0186】

図１３Ａおよび１３Ｂは、本明細書に記載された実施形態に係る、ＳｏＣ内で使用するための例示的なグラフィックスプロセッサを図示するブロック図である。図１３Ａは、一実施形態に係る、１つまたは複数のＩＰコアを用いて製造され得るシステム・オン・チップ集積回路の例示的なグラフィックスプロセッサ１３１０を図示している。図１３Ｂは、一実施形態に係る、１つまたは複数のＩＰコアを用いて製造され得るシステム・オン・チップ集積回路の追加の例示的なグラフィックスプロセッサ１３４０を図示している。図１３Ａのグラフィックスプロセッサ１３１０は、低消費電力のグラフィックスプロセッサコアの一例である。図１３Ｂのグラフィックスプロセッサ１３４０は、より高性能なグラフィックスプロセッサコアの一例である。グラフィックスプロセッサ１３１０および１３４０の各々は、図１２のグラフィックスプロセッサ１２１０の変形とし得る。

【0187】

図１３Ａに示すように、グラフィックスプロセッサ１３１０は、頂点プロセッサ１３０５と、１つまたは複数のフラグメントプロセッサ（複数可）１３１５Ａ～１３１５Ｎ（例えば、１３１５Ｎ－１および１３１５Ｎを介した、１３１５Ａ、１３１５Ｂ、１３１５Ｃ、および１３１５Ｄ）とを含む。１つまたは複数のフラグメントプロセッサ（複数可）１３１５Ａ～１３１５Ｎは、フラグメントまたはピクセルのシェーダプログラムのフラグメント（例えば、ピクセル）シェーディング操作を実行するとともに、グラフィックスプロセッサ１３１０は、頂点プロセッサ１３０５が頂点シェーダプログラムのための操作を実行するよう最適化されるように、別個のロジックを介して異なるシェーダプログラムを実行することができる。頂点プロセッサ１３０５は、３Ｄグラフィックスパイプラインの頂点処理段階を実行し、プリミティブおよび頂点データを生成する。フラグメントプロセッサ（複数）１３１５Ａ～１３１５Ｎは、頂点プロセッサ１３０５によって生成されたプリミティブおよび頂点データを使用して、ディスプレイデバイスに表示されたフレームバッファを生成する。一実施形態では、フラグメントプロセッサ（複数可）１３１５Ａ～１３１５Ｎは、ＯｐｅｎＧＬ ＡＰＩで提供されるようなフラグメントシェーダプログラムを実行するように最適化されており、これは、Ｄｉｒｅｃｔ ３Ｄ ＡＰＩで提供されるようなピクセルシェーダプログラムと同様の操作を実行するのに使用されてもよい。

【0188】

グラフィックスプロセッサ１３１０は、加えて、１つまたは複数のメモリ管理ユニット（ＭＭＵ）１３２０Ａおよび１３２０Ｂ、キャッシュ（複数可）１３２５Ａおよび１３２５Ｂ、ならびに回路相互接続１３３０Ａおよび１３３０Ｂを含む。前記１つまたは複数のＭＭＵ（複数可）１３２０Ａおよび１３２０Ｂは、１つまたは複数のキャッシュ（複数可）１３２５Ａおよび１３２５Ｂに格納された頂点または画像／テクスチャデータに加えて、メモリに格納された頂点または画像／テクスチャデータを参照してもよい頂点プロセッサ１３０５および／またはフラグメントプロセッサ（複数可）１３１５Ａ～１３１５Ｎを含むグラフィックスプロセッサ１３１０に対して、仮想アドレスから物理アドレスへのマッピングを提供する。一実施形態では、１つまたは複数のＭＭＵ（複数可）１３２０Ａ～１３２０Ｂは、各プロセッサ１２０５～１２２０が共有または統一された仮想メモリシステムに参加できるように、図１２の１つまたは複数のアプリケーションプロセッサ（複数可）１２０５、画像プロセッサ１２１５、および／または動画プロセッサ１２２０に関連付けられた１つまたは複数のＭＭＵを含む、システム内の他のＭＭＵと同期していてもよい。１つまたは複数の回路相互接続（複数可）１３３０Ａおよび１３３０Ｂは、実施形態によれば、グラフィックスプロセッサ１３１０が、ＳｏＣの内部バスを介してまたは直接接続を介して、ＳｏＣ内の他のＩＰコアとインタフェースすることを可能にする。

【0189】

図１３Ｂに示すように、グラフィックスプロセッサ１３４０は、図１３Ａのグラフィックスプロセッサ１３１０の１つまたは複数のＭＭＵ（複数可）１３２０Ａおよび１３２０Ｂ、キャッシュ（複数可）１３２５Ａおよび１３２５Ｂ、および回路相互接続（複数可）１３３０Ａおよび１３３０Ｂを含む。グラフィックスプロセッサ１３４０は、１つまたは複数のシェーダコア（複数可）１３５５Ａ～１３５５Ｎ（例えば、１３５５Ｎ－１、および１３５５Ｎを通して１４５５Ａ、１３５５Ｂ、１３５５Ｃ、１３５５Ｄ、１３５５Ｅおよび１３５５Ｆ、）を含み、これは統一されたシェーダコアアーキテクチャを提供するものであり、このアーキテクチャでは、単一のコアまたはタイプあるいはコアが、頂点シェーダ、フラグメントシェーダ、および／または計算シェーダを実装するためのシェーダプログラムコードを含む、すべてのタイプのプログラム可能なシェーダコードを実行することができる。既存のシェーダコアの正確な数は、実施形態および実装によって異なることが可能である。加えて、グラフィックスプロセッサ１３４０は、実行スレッドを１つまたは複数のシェーダコア１３５５Ａ～１３５５Ｎにディスパッチするスレッドディスパッチャとして機能するコア間タスクマネージャ１３４５と、タイルベースレンダリングのためのタイリング操作を加速するタイリングユニット１３５８とを含み、そこでシーンのレンダリング操作は、例えばシーン内のローカル空間コヒーレンスを活用したり、内部キャッシュの使用を最適化するために、画像空間に細分化される。
機械学習の概要

【0190】

機械学習アルゴリズムは、データセットに基づいて学習することができるアルゴリズムである。機械学習アルゴリズムの実施形態は、データセット内の高レベルの抽象化をモデル化するように設計することができる。例えば、画像認識アルゴリズムは、所与の入力がいくつかのカテゴリのうちのどのカテゴリに属するかを決定するために使用することができ、回帰アルゴリズムは、入力が与えられると数値を出力することができ、パターン認識アルゴリズムは、変換されたテキストを生成したり、あるいはテキストから音声および／または音声認識を実行するために使用することができる。

【0191】

例示的なタイプの機械学習アルゴリズムは、ニューラルネットワークである。ニューラルネットワークには多くのタイプがあり、ニューラルネットワークの単純なタイプはフィードフォワードネットワークである。フィードフォワードネットワークは、ノードが層状に配置された非巡回グラフとして実装されてもよい。典型的には、フィードフォワードネットワークのトポロジーは、少なくとも１つの隠れ層によって分離された入力層および出力層を含む。隠れ層は、入力層によって受信された入力を、出力層において出力を生成するのに有用な表現に変換する。ネットワークのノードはエッジを介して隣接する層のノードに全結合されているが、各層内のノード間にはエッジは存在しない。フィードフォワードネットワークの入力層のノードで受信されたデータは、各層を接続するエッジのそれぞれに関連付けられた係数（「重み」）に基づいて、ネットワーク内の各連続する層のノードの状態を計算する活性化関数を介して、出力層のノードに伝搬される（すなわち、「フィードフォワード」される）。実行されるアルゴリズムによって表現される特定のモデルに応じて、ニューラルネットワークアルゴリズムからの出力は、様々な形態をとることができる。

【0192】

機械学習アルゴリズムを特定の問題のモデル化に使用することができる以前に、このアルゴリズムは訓練データセットを使用して訓練される。ニューラルネットワークを訓練することは、ネットワークのトポロジーを選択することと、ネットワークによってモデル化された問題を表す訓練データのセットを使用することと、ネットワークモデルが訓練データセットの全てのインスタンスに対して最小のエラーで実行されるまで重みを調整することとを含む。例えば、ニューラルネットワークの教師付き学習訓練プロセスの間、訓練データセットのインスタンスを表す入力に応答してネットワークによって生成された出力が、そのインスタンスの「正しい」とラベル付けされた出力と比較され、出力とラベル付けされた出力との間の差を表す誤差信号が計算され、誤差信号がネットワークの層を介して後方に伝搬される際に接続に関連付けられた重みがその誤差を最小化するように調整される。ネットワークは、訓練データセットのインスタンスから生成された各出力の誤差が最小化されたときに「訓練された」とみなされる。

【0193】

機械学習アルゴリズムの精度は、アルゴリズムを訓練するために使用されるデータセットの品質によって大きく影響を受ける可能性がある。訓練処理は計算量が多く、従来の汎用プロセッサ上ではかなりの時間を必要とする場合がある。したがって、多くのタイプの機械学習アルゴリズムの訓練には、並列処理ハードウェアが使用される。これは、ニューラルネットワークの係数を調整する際に実行される計算が並列実装に自然に役立つため、ニューラルネットワークの訓練を最適化するのに特に有用である。具体的には、多くの機械学習アルゴリズムやソフトウェアアプリケーションは、汎用グラフィックス処理デバイス内の並列処理ハードウェアを活用するように適合される。

【0194】

図１４は、機械学習ソフトウェアスタック１４００の一般化された図である。機械学習アプリケーション１４０２は、訓練データセットを使用してニューラルネットワークを訓練するように構成されるか、あるいは訓練されたディープニューラルネットワークを使用して機械知能を実装するように構成されることができる。機械学習アプリケーション１４０２は、ニューラルネットワークのための訓練および推論機能、および／または展開前にニューラルネットワークを訓練するために使用することができる特殊なソフトウェアを含むことができる。機械学習アプリケーション１４０２は、これらに限られないが、画像認識、マッピングおよび定位、自律的ナビゲーション、音声合成、医療画像化、または言語翻訳を含む任意のタイプの機械知能を実装することができる。

【0195】

機械学習アプリケーション１４０２のためのハードウェアアクセラレーションは、機械学習フレームワーク１４０４を介して有効にすることができる。機械学習フレームワーク１４０４は、機械学習プリミティブのライブラリを提供することができる。機械学習プリミティブは、機械学習アルゴリズムによって一般的に実行される基本的な操作である。機械学習フレームワーク１４０４がなければ、機械学習アルゴリズムの開発者は、機械学習アルゴリズムに関連付けられる主な計算ロジックを作成かつ最適化し、その後、新しい並列プロセッサが開発されるにつれて計算ロジックを再最適化することを要求されるであろう。代わりに、機械学習アプリケーションは、機械学習フレームワーク１４０４によって提供されるプリミティブを使用して必要な計算を実行するように構成することができる。例示的なプリミティブは、畳み込みニューラルネットワーク（ＣＮＮ）を訓練している間に実行される計算操作であるテンソル畳み込み、活性化関数、およびプーリングを含む。機械学習フレームワーク１４０４はまた、行列演算およびベクトル演算などの多くの機械学習アルゴリズムによって実行される基本的な線形代数サブプログラムを実装するためのプリミティブを提供することができる。

【0196】

機械学習フレームワーク１４０４は、機械学習アプリケーション１４０２から受信した入力データを処理し、計算フレームワーク１４０６に適切な入力を生成することができる。計算フレームワーク１４０６は、機械学習フレームワーク１４０４がＧＰＧＰＵハードウェア１４１０のアーキテクチャに関する深い知識を有することを機械学習フレームワーク１４０４に要求することなく、機械学習フレームワーク１４０４がＧＰＧＰＵハードウェア１４１０を介してハードウェアアクセラレーションを十分活用することを可能にするように、ＧＰＧＰＵドライバ１４０８に提供される基礎的な命令を抽象化することができる。 加えて、計算フレームワーク１４０６は、機械学習フレームワーク１４０４がＧＰＧＰＵのハードウェア１４１０の様々なタイプおよび世代にわたって、ハードウェアアクセラレーションを可能にすることができる。
機械学習ニューラルネットワーク実装

【0197】

本明細書に記載された実施形態によって提供されるコンピューティングアーキテクチャは、機械学習のためのニューラルネットワークの訓練および展開に特に適したタイプの並列処理を実行するように構成することができる。ニューラルネットワークは、グラフ関係を有する関数のネットワークとして一般化することができる。当該技術分野で知られているように、機械学習で使用されるニューラルネットワークの実装には、様々なタイプがある。１つの例示的なタイプのニューラルネットワークは、先に説明したように、フィードフォワードネットワークである。

【0198】

第２の例示的なタイプのニューラルネットワークは、畳み込みニューラルネットワーク（ＣＮＮ）である。ＣＮＮは、画像データのような既知のグリッド状のトポロジーを持つデータを処理するための特殊なフィードフォワードニューラルネットワークである。したがって、ＣＮＮは、計算ビジョンや画像認識のアプリケーションに一般的に用いられるが、音声処理や言語処理などの他のタイプのパターン認識にも用いられ得る。ＣＮＮの入力層のノードは、「フィルタ」のセット（網膜に見られる受容野に触発された特徴検出器）に編成され、各フィルタのセットの出力は、ネットワークの連続する層のノードに伝搬される。ＣＮＮの計算には、各フィルタに畳み込みの数学的操作を適用してそのフィルタの出力を生成することが含まれる。畳み込みは、２つの元の関数のうちの１つの修正版である第３の関数を生成するために２つの関数によって実行される数学的操作の特殊な種である。畳み込みネットワークの用語では、畳み込みに対する第１の関数を入力と呼ぶことができ、第２の関数を畳み込みカーネルと呼ぶことができる。出力は、特徴マップと呼ばれてもよい。例えば、畳み込み層への入力は、入力画像の様々な色成分を定義するデータの多次元配列とすることができる。畳み込みカーネルは、パラメータの多次元配列とすることができ、ここで、パラメータは、ニューラルネットワークのための訓練プロセスによって適合される。

【0199】

再帰型ニューラルネットワーク（ＲＮＮ）は、層間のフィードバック接続を含むフィードフォワーニューラルネットワークのファミリーである。ＲＮＮは、ニューラルネットワークの異なる部分にわたってパラメータデータを共有することで、逐次的にデータのモデリングを可能にする。ＲＮＮのアーキテクチャは、サイクルを含む。サイクルは、ＲＮＮからの出力データの少なくとも一部が、シーケンス内の後続の入力を処理するためのフィードバックとして使用されるので、将来の時点での変数の現在値のそれ自身の値への影響を表している。この特徴は、言語データが構成されることが可能な変数の性質のために、ＲＮＮを特に言語処理に有用なものとする。

【0200】

以下の図は、例示的なフィードフォワード、ＣＮＮ、およびＲＮＮネットワークを提示しており、同様に、それぞれのタイプのネットワークを訓練かつ展開するための一般的な処理を記載している。これらの記述は、本明細書に記載された任意の特定の実施形態について例示的でかつ非限定的であり、図示された概念は、一般的にディープニューラルネットワークおよび機械学習技術に適用することができることが理解されるであろう。

【0201】

上述した例示的なニューラルネットワークを用いてディープラーニングを行うことができる。ディープラーニングとは、ディープニューラルネットワークを用いた機械学習である。ディープラーニングで使用されるディープラーニングニューラルネットワークは、単一の隠れ層のみを含む浅いニューラルネットワークとは対照的に、複数の隠れ層からなる人工的なニューラルネットワークである。ディープニューラルネットワークは、一般的に訓練のための計算量が多くなる。ただし、ネットワークの隠れ層を追加することで、多段階パターン認識が可能となり、その結果、浅い機械学習技術に比して出力エラーが少なくなる。

【0202】

ディープラーニングで使用されるディープニューラルネットワークは、典型的には、モデルに提供される特徴表現に基づいて操作（例えば、物体分類、音声認識など）を実行することができる数学モデルを表すバックエンドネットワークに結合された特徴認識を実行するためのフロントエンドネットワークを含む。ディープラーニングでは、モデルに対して手作業による特徴工学を行う必要なく、機械学習を行うことを可能とする。代わりに、ディープニューラルネットワークは、入力データ内の統計的構造または相関関係に基づいて特徴を学習することができる。学習された特徴は、検出された特徴を出力にマッピングすることができる数学モデルに提供することができる。ネットワークで使用される数学モデルは、一般に、実行される特定のタスクに特化されており、異なるモデルが異なるタスクを実行するために使用される。

【0203】

一旦ニューラルネットワークが構造化されると、学習モデルは、ネットワークに適用され、特定のタスクを実行するようにネットワークを訓練することができる。学習モデルは、ネットワークの出力誤差を減らすためにモデル内の重みの調整方法を記載している。誤差のバックプロパゲーションは、ニューラルネットワークを訓練するために使用される一般的な方法である。入力ベクトルは、処理のためにネットワークに提示される。ネットワークの出力は、損失関数を使用して所望の出力と比較され、出力層の各ニューロンについて誤差値が計算される。次いで、誤差値は、各ニューロンが元の出力への貢献度を大まかに表す関連誤差値をとるまで後方に伝搬される。次に、ネットワークは、ニューラルネットワークの重みを更新するために、確率的勾配降下アルゴリズムなどのアルゴリズムを使用して、これらのエラーから学習することができる。

【0204】

図１５Ａおよび１５Ｂは、例示的な畳み込みニューラルネットワークを図示する。図１５Ａは、ＣＮＮ内の様々な層を示す。図１５Ａに示すように、画像処理をモデル化するのに使用される例示的なＣＮＮは、入力画像の赤、緑、および青（ＲＧＢ）成分を記述する入力１５０２を受け取ることができる。入力１５０２は、複数の畳み込み層（例えば、第１の畳み込み層１５０４、第２の畳み込み層１５０６）によって処理することができる。複数の畳み込み層からの出力は、任意に、全結合された層のセット１５０８によって処理されてもよい。全結合された層のニューロンは、フィードフォワードネットワークについて先に説明したように、前の層のすべての活性化に全結合されている。全結合された層１５０８からの出力は、ネットワークからの出力結果を生成するために使用することができる。全結合された層１５０８内の活性化は、畳み込みの代わりに行列乗算を用いて計算することができる。全てのＣＮＮの実装が全結合された層１５０８を活用するわけではない。例えば、いくつかの実装では、第２の畳み込み層１５０６は、ＣＮＮの出力を生成することができる。

【0205】

畳み込み層は、全結合された層１５０８に見られる従来のニューラルネットワークの構成とは異なり、疎結合されている。従来のニューラルネットワーク層は、すべての出力ユニットが各入力ユニットと相互作用するように、全結合されている。しかし、畳み込み層は、図示されているように、フィールドの畳み込みの出力が（フィールド内の各ノードのそれぞれの状態値の代わりに）後続の層のノードに入力されるので、疎結合である。畳み込み層に関連するケーネルは、畳み込み演算を実行するが、その出力は次の層に送出される。畳み込み層内で行われる次元削減は、ＣＮＮが大きな画像を処理するようにスケーリングすることを可能にする一つの態様である。

【0206】

図１５Ｂは、ＣＮＮの畳み込み層内の例示的な計算段階を図示する。ＣＮＮの畳み込み層１５１２への入力は、畳み込み層１５１４の３つの段階で処理されることができる。この３つの段階は、畳み込み段階１５１６、検出器段階１５１８、およびプーリング段階１５２０を含むことができる。次いで、畳み込み層１５１４は、次の畳み込み層にデータを出力することができる。ネットワークの最終的な畳み込み層は、出力特徴マップデータを生成するか、または全結合された層に入力を提供して、例えば、ＣＮＮへの入力に対する分類値を生成することができる。

【0207】

畳み込み段階１５１６では、いくつかの畳み込みを並列に実行して、線形活性化のセットを生成する。畳み込み段階１５１６は、アフィン変換を含むことができ、この変換は線形変換に並進を加えたものとして指定できる任意の変換である。アフィン変換は、回転、並進、スケーリング、およびこれらの変換の組み合わせを含む。畳み込み段階は、入力の特定の領域に結合された関数（例えば、ニューロン）の出力を計算し、これは、ニューロンに関連付けられた局所領域として決定することができる。ニューロンは、ニューロンの重みと、ニューロンが接続されているローカル入力内の領域との間の内積を計算する。畳み込み段階１５１６からの出力は、畳み込み層１５１４の連続する段階によって処理される線形活性化のセットを定義する。

【0208】

線形活性化は、検出器段階１５１８によって処理することができる。検出器段階１５１８では、各線形活性化が非線形活性化関数によって処理される。非線形活性化関数は、畳み込み層の受容野に影響を与えることなく、ネットワーク全体の非線形特性を増加させる。いくつかのタイプの非線形活性化関数を使用してもよい。特定の一つのタイプの非線形活性化関数は、整流線形単位（ＲｅＬＵ）であり、これは、活性化がゼロで閾値を持つように、ｆ（ｘ）＝ｍａｘ（０，ｘ）として定義された活性化関数を使用する。

【0209】

プーリング段階１５２０は、第２の畳み込み層１５０６の出力を、近傍の出力の要約統計量に置き換えるプーリング関数を使用する。プーリング関数は、入力への小さな並進がプールされた出力を変更しないように、ニューラルネットワークに並進不変性を導入するのに用いることができる。局所並進への不変性は、入力データ中の特徴の存在が特徴の正確な位置よりも重要であるシナリオにおいて有用であり得る。プーリング段階１５２０の間に、最大プーリング、平均プーリング、およびｌ２－ノルムプーリングを含む様々なタイプのプーリング関数を使用することができる。加えて、いくつかのＣＮＮの実装は、プーリング段階を含まない。代わりに、そのような実装は、前の畳み込み段階に対して、増加したストライドを有する追加の畳み込み段階で代用している。

【0210】

次いで、畳み込み層１５１４からの出力は、次の層１５２２によって処理することができる。次の層１５２２は、追加の畳み込み層、または全結合された複数の層１５０８のうちの１つであり得る。例えば、図１５Ａの第１の畳み込み層１５０４は、第２の畳み込み層１５０６に出力することができ、一方、第２の畳み込み層は、全結合された層１５０８の第１の層に出力することができる。

【0211】

図１６は、例示的な再帰型ニューラルネットワークを示す。再帰型ニューラルネットワーク（ＲＮＮ）では、ネットワークの前の状態がネットワークの現在の状態の出力に影響を与える。ＲＮＮは、様々な機能を使って様々な方法で構築することができる。ＲＮＮの使用は、一般的に、数学モデルを使用して、先行する入力のシーケンスに基づいて将来を予測することを中心に展開される。例えば、前のワードシーケンスを与えられると次のワードを予測するために、ＲＮＮを用いて統計的言語モデリングを実行してもよい。図示されたＲＮＮ１６００は、入力ベクトルを受け取る入力層１６０２と、再帰機能を実装するための隠れ層１６０４と、前の状態の「記憶」を可能にするためのフィードバック機構１６０５と、結果を出力するための出力層１６０６とを有するものとして説明することができる。ＲＮＮ１６００は、タイムステップに基づいて動作する。所与の時間ステップにおけるＲＮＮの状態は、フィードバック機構１６０５を介して前回の時間ステップに基づいて影響を受ける。所与の時間ステップについて、隠れ層１６０４の状態は、前回の状態と現在の時間ステップでの入力とによって定義される。第１の時間ステップにおける初期入力（ｘ_１）は、隠れ層１６０４によって処理することができる。第２の入力（ｘ_２）は、初期入力（ｘ_１）の処理中に決定された状態情報を使用して、隠れ層１６０４によって処理することができる。所与の状態は、ＵおよびＷがパラメータ行列としたときに、ｓ_ｔ＝（Ｕｘ_ｔ＋Ｗｓ_ｔ－１）として計算できる。関数ｆは一般に、双曲線正接関数（Ｔａｎｈ）や整流関数ｆ（ｘ）＝ｍａｘ（０、ｘ）の変形などの非線形性である。しかしながら、隠れ層１６０４で使用される特定の数学関数は、ＲＮＮ１６００の特定の実装の詳細によって変化し得る。

【0212】

上述の基本的なＣＮＮとＲＮＮネットワークに加えて、それらのネットワークの変形も可能としえる。ＲＮＮの１つの変形例では、長・短期メモリ（ＬＳＴＭ）ＲＮＮである。ＬＳＴＭ ＲＮＮは、より長い言語シーケンスを処理するために必要とされるかもしれない長期依存性を学習することができる。ＣＮＮの変形として、畳み込み型ディープビリーフネットワークがあり、これはＣＮＮに似た構造を持ち、ディープビリーフネットワークに似た方法で訓練される。ディープビリーフネットワーク（ＤＢＮ）は、確率的（ランダム）な変数からなる複数の層で構成される生成的ニューラルネットワークである。ＤＢＮは、貪欲な教師なし学習を用いて層ごとに訓練させることができる。次いで、学習されたＤＢＮの重みは、ニューラルネットワークのための最適な重みの初期セットを決定することによって、事前訓練ニューラルネットワークを提供するために使用することができる。

【0213】

図１７は、ディープニューラルネットワークの訓練と展開を示している。一旦所与のネットワークがタスクのために構造化されると、ニューラルネットワークは、訓練データセット１７０２を用いて訓練される。訓練プロセスのハードウェア加速を可能にするために、様々な訓練フレームワークが開発されている。例えば、図１４の機械学習フレームワーク１４０４は、訓練フレームワーク１７０４として構成されてもよい。訓練フレームワーク１７０４は、訓練されていないニューラルネットワーク１７０６にフックすることができ、訓練されたニューラルネットワーク１７０８を生成するために、本明細書に記載された並列処理リソースを使用して、訓練されていないニューラルネットを訓練可能にする。訓練プロセスを開始するには、初期重みをランダムに選択するか、ディープビリーフネットワークを用いて事前訓練を行ってもよい。その後、訓練サイクルは、教師付きまたは教師なしのいずれかの方法で実行される。

【0214】

教師付き学習は、訓練データセット１７０２が入力に対する所望の出力とを対にした入力を含む場合や、訓練データセットが既知の出力を有する入力を含み、ニューラルネットワークの出力が手動で等級付けされる場合など、訓練が媒介操作として実行される学習方法である。ネットワークは入力を処理し、結果として得られた出力を期待されるまたは希望される出力のセットと比較する。その後、エラーはシステムを介して後方に伝搬される。訓練フレームワーク１７０４は、未訓練ニューラルネットワーク１７０６を制御する重みを調整することができる。訓練フレームワーク１７０４は、訓練されていないニューラルネットワーク１７０６が、既知の入力データに基づいて正解を生成するのに適したモデルに向かってどれだけ収束しているかを監視するためのツールを提供することができる。訓練プロセスは、ニューラルネットワークによって生成された出力を洗練するためにネットワークの重みが調整されるように繰り返し行われる。訓練プロセスは、ニューラルネットワークが訓練されたニューラルネットワーク１７０８に関連付けられた統計的に所望の精度に達するまで継続することができる。その後、訓練されたニューラルネットワーク１７０８は、新しいデータ８１２の入力に基づいて推論結果８１４を生成するために、任意の数の機械学習操作を実装するために展開され得る。

【0215】

教師なし学習とは、ネットワークがラベルの付いていないデータを使って自己で訓練を試みる学習方法である。したがって、教師なし学習では、訓練データセット１７０２は、関連する出力データなしの入力データを含むことになる。訓練されていないニューラルネットワーク１７０６は、ラベル付けされていない入力内のグループ化を学習することができ、個々の入力がデータセット全体にどのように関連しているかを決定することができる。教師なし訓練は、自己組織化マップを生成するために使用することができ、これは、データの次元性を低減するのに有用な操作を実行することができる訓練されたニューラルネットワーク１７０８の一種である。教師なし訓練は、異常検出を実行するためにも使用することができ、これによりデータの正常なパターンから逸脱する入力データセット内のデータ点を識別することを可能にする。

【0216】

教師付きおよび教師なしの訓練のバリエーションも採用され得る。半教師付き学習は、訓練データセット１７０２において同じ分ファブリックのラベル付きデータとラベルなしデータとが混在する技術である。インクリメンタル学習は、教師付き学習の一変形であり、入力データがモデルをさらに訓練するために継続的に使用される。インクリメンタル学習によって、訓練されたニューラルネットワーク１７０８が、初期訓練中にネットワーク内に植え付けられた知識を忘れることなく、新しいデータ１７１２に適合することを可能にする。

【0217】

教師付きや教師なしにかかわらず、特にディープニューラルネットワークの訓練プロセスは、単一の計算ノードにとって計算量が多すぎる場合がある。単一の計算ノードを使用する代わりに、計算ノードの分散ネットワークを使用して訓練プロセスを高速化することができる。

【0218】

図１８は、分散学習を図示するブロック図である。分散学習は、複数の分散計算ノードを使用してニューラルネットワークの教師付きまたは教師なし学習を実行する訓練モデルである。分散計算ノードは、それぞれ１つまたは複数のホストプロセッサと、１つまたは複数の汎用処理ノードとを含むことができる。図示されているように、分散学習は、モデル並列化１８０２、データ並列化１８０４、またはモデル並列化とデータ並列化１８０４の組み合わせで行うことができる。

【0219】

モデル並列化１８０２では、分散システム内の異なる計算ノードが、単一ネットワークの異なる部分の訓練計算を実行することができる。例えば、ニューラルネットワークの各層は、分散システムの異なる処理ノードによって訓練させることができる。 モデル並列化の利点には、特に大規模なモデルにスケーリングできる能力が含まれる。ニューラルネットワークの異なる層に関連付けられた計算を分割することで、すべての層の重みが単一の計算ノードのメモリに収まらないような、非常に大規模なニューラルネットワークの訓練を可能にする。いくつかのインスタンスでは、モデルの並列化は、大規模なニューラルネットワークの教師なしの訓練を実行する際に特に有用である。

【0220】

データ並列化１８０４では、分散ネットワークの異なるノードはモデルの完全なインスタンスを持ち、各ノードはデータの異なる部分を受信する。そして、異なるノードからの結果が結合される。データ並列化への異なるアプローチが可能であるが、データ並列化訓練アプローチの全ては、結果を組み合わせて各ノード間でモデルパラメータを同期させる技術を必要とする。データを組み合わせるための例示的なアプローチには、パラメータ平均化と更新ベースのデータ並列が含まれる。パラメータ平均化は、訓練データのサブセットについて各ノードを訓練し、グローバルパラメータ（例えば、重み、バイアスなど）を各ノードからのパラメータの平均値に設定する。パラメータ平均化は、パラメータデータを維持する中央パラメータサーバを使用する。更新ベースのデータ並列化は、パラメータをノードからパラメータサーバに転送する代わりに、モデルの更新が転送されることを除いて、パラメータ平均化に類似している。加えて、更新ベースのデータ並列化は、更新が圧縮されノード間で転送される分散化方法で実行されることができる。

【0221】

モデルとデータの複合並列化１８０６は、例えば、各計算ノードが複数のＧＰＵを含む分散システムで実装することができる。各ノードは、各ノード内に個別のＧＰＵを有するモデルの完全なインスタンスを持つことができ、これらＧＰＵは、モデルのさまざまな部分を訓練するために使用される。

【0222】

分散訓練は、単一のマシン上での訓練と比してオーバーヘッドが増加する。しかしながら、本明細書に記載の並列プロセッサおよびＧＰＧＰＵは、それぞれ、高帯域幅のＧＰＵ－ＧＰＵ間のデータ転送や加速されたリモートデータ同期化を可能にする技術を含む、分散訓練のオーバーヘッドを低減するための様々な技術を実装することができる。
例示的な機械学習アプリケーション

【0223】

機械学習は、これらに限られないが、コンピュータビジョン、自律運転およびナビゲーション、音声認識、言語処理を含む様々な技術的問題の解決に適用することができる。コンピュータビジョンは、従来より、機械学習の応用のための最も活発な研究分野の一つである。コンピュータビジョンの応用は、顔認識などの人間の視覚能力を再現することから、視覚能力の新しいカテゴリーを作り出すことまで多岐にわたる。例えば、コンピュータビジョンの応用は、動画中に見られる物体にトリガされる振動から音波を認識するように構成することも可能である。並列プロセッサで加速された機械学習は、従来よりもはるかに大きな訓練データセットを使用してコンピュータビジョンアプリケーションを訓練することを可能にし、推論システムが低消費電力の並列プロセッサを使用して展開されることを可能にする。

【0224】

並列プロセッサによる加速機械学習は、車線および道路標識認識、障害物回避、ナビゲーション、および運転制御を含む自律運転の応用がある。加速機械学習技術は、特定の訓練入力に対する適切な応答を定義するデータセットに基づいて運転モデルを訓練するために使用することができる。本明細書に記載の並列プロセッサは、自律運転ソリューションに使用される、ますます複雑化するニューラルネットワークの迅速な訓練を可能にし、自律走行車両への統合に適したモバイルプラットフォームにおける低消費電力の推論プロセッサの展開を可能にする。

【0225】

並列プロセッサで加速されたディープニューラルネットワークにより、機械学習による自動音声認識（ＡＳＲ）へのアプローチが可能になっている。ＡＳＲには、入力された音響シーケンスが与えられた場合に最も確率の高い言語シーケンスを計算する関数の生成が含まれる。ディープニューラルネットワークを用いた加速機械学習により、従来ＡＳＲに使用されていた隠れマルコフモデル（ＨＭＭ）やガウス混合モデル（ＧＭＭ）を置き換えることが可能になった。

【0226】

並列プロセッサによる加速機械学習は、自然言語処理の加速化にも利用できる。自動学習手順は、統計的推論アルゴリズムを活用して、誤った入力または不慣れな入力に対して頑健なモデルを生成することができる。例示的な自然言語プロセッサの応用には、人間の言語間の自動機械翻訳が含まれる。

【0227】

機械学習に使用される並列処理プラットフォームは、訓練プラットフォームと展開プラットフォームとに分けることができる。訓練プラットフォームは、一般的に高度に並列化されており、マルチＧＰＵシングルノード訓練やマルチノード・マルチＧＰＵ訓練を加速化するための最適化を含むとともに、展開された機械学習（例えば、推論など）プラットフォームは、一般的に、カメラ、自律ロボット、自律走行車などの製品での使用に適した低消費電力の並列プロセッサを含む。
行列アクセラレーションロジックを備えたＧＰＧＰＵ

【0228】

図１９は、一実施形態に係るデータ処理システム１９００のブロック図である。データ処理システム１９００は、プロセッサ１９０２と、統一メモリ１９１０と、機械学習アクセラレーションロジックを含むＧＰＧＰＵ１９２０とを有する異種処理システムである。 プロセッサ１９０２およびＧＰＧＰＵ１９２０は、本明細書で説明したプロセッサおよびＧＰＧＰＵ／並列プロセッサのいずれとすることができる。プロセッサ１９０２は、システムメモリ１９１２に格納されたコンパイラ１９１５に対する命令を実行することができる。コンパイラ１９１５は、ソースコード１９１４Ａをコンパイルコード１９１４Ｂにコンパイルするためにプロセッサ１９０２上で実行する。コンパイルされたコード１９１４Ｂは、プロセッサ１９０２によって実行され得る命令および／またはＧＰＧＰＵ１９２０によって実行され得る命令を含むことができる。コンパイル中、コンパイラ１９１５は、コンパイルされたコード１９１４Ｂに存在するデータ並列性のレベルに関するヒント、および／またはコンパイルされたコード１９１４Ｂに基づいてディスパッチされるべきスレッドに関連付けられるデータローカリティに関するヒントを含むメタデータを挿入するための操作を実行することができる。コンパイラ１９１５は、そのような操作を実行するために必要な情報を含むことができるか、あるいはその操作は、ランタイムライブラリ１９１６の支援を受けて実行されることができる。ランタイムライブラリ１９１６は、ソースコード１９１４Ａのコンパイルにおいてコンパイラ１９１５を支援することができ、またＧＰＧＰＵ１９２０上でのコンパイルされた命令の実行を容易にするためにコンパイルされたコード１９１４Ｂと実行時にリンクされる命令をも含むことができる。

【0229】

統一メモリ１９１０は、プロセッサ１９０２およびＧＰＧＰＵ１９２０によってアクセスされ得る統一アドレス空間を表す。統一メモリは、ＧＰＧＰＵメモリ１９１８と、システムメモリ１９１２とを含むことができる。ＧＰＧＰＵメモリ１９１８は、ＧＰＧＰＵ１９２０のアドレスペース内のメモリであり、システムメモリ１９１２の一部または全部を含むことができる。一実施形態では、ＧＰＧＰＵメモリ１９１８はまた、ＧＰＧＰＵ１９２０によって排他的に使用されるため専用の任意のメモリの少なくとも一部を含むことができる。一実施形態では、システムメモリ１９１２に格納されたコンパイルされたコード１９１４Ｂは、ＧＰＧＰＵ１９２０によるアクセスのためにＧＰＧＰＵメモリ１９１８にマッピングされ得る。

【0230】

ＧＰＧＰＵ１９２０は、複数の計算ブロック１９２４Ａ～１９２４Ｎを含み、これらは、本明細書に記載された様々な計算ユニットまたは実行要素のうちの１つまたは複数を含むことができる。一実施形態では、ＧＰＧＰＵ１９２０は、行列演算のサブセット（例えば、内積など）を加速するように設計された１つまたは複数の特殊関数計算ユニットを含むことができる行列アクセラレータ１９２３をさらに含む。ＧＰＧＰＵ１９２０はまた、これらには限らないが、レジスタ１９２５のセット、電力および性能モジュール１９２６、およびキャッシュ１９２７を含む、計算ブロック１９２４Ａ～１９２４Ｎおよび行列アクセラレータ１９２３によって共有可能なリソースのセットを含むこともできる。一実施形態では、レジスタ１９２５は、直接アクセス可能なレジスタおよび間接的にアクセス可能なレジスタを含み、ここで間接的にアクセス可能なレジスタは、行列アクセラレータ１９２３によって使用されるように最適化される。電力およびパフォーマンスモジュール１９２６は、計算ブロック１９２４Ａ～１９２４Ｎ内の電力ゲートアイドルコンポーネントに電力を供給するために、計算ブロック１９２４Ａ～１９２４Ｎのための電力供給およびクロック周波数を調整するように構成することができる。様々な実施形態では、キャッシュ１９２７は、命令キャッシュおよび／または下位レベルのデータキャッシュを含むことができる。

【0231】

ＧＰＧＰＵ１９２０は、行列アクセラレータ１９２３および／または計算ブロック１９２４Ａ～１９２４Ｎ内の計算要素によって統一メモリ１９１０からアクセスされたデータをキャッシュするために使用することができるＬ３のデータキャッシュ１９３０をさらに含むことができる。一実施形態では、Ｌ３データキャッシュ１９３０は、計算ブロック１９２４Ａ～１９２４Ｎ内の計算要素および行列アクセラレータ１９２３によって共有可能な共有ローカルメモリ１９３２を含む。

【0232】

一実施形態では、ＧＰＧＰＵ１９２０は、フェッチおよびデコードユニット１９２１およびスケジューラコントローラ１９２２などの命令ハンドリングロジックを含む。フェッチおよびデコードユニット１９２１は、１つまたは複数の計算ブロック１９２４Ａ～１９２４Ｎまたは行列アクセラレータ１９２３によって実行されるための命令をフェッチおよびデコードするためのフェッチユニットおよびデコードユニットを含む。命令は、スケジューラコントローラ１９２２を介して、計算ブロック１９２４Ａ～１９２４Ｎまたは行列アクセラレータ内の適切な機能ユニットにスケジューリングすることができる。一実施形態では、スケジューラコントローラ１９２２は、高度なスケジューリング操作を実行するように構成可能なＡＳＩＣである。一実施形態では、スケジューラコントローラ１９２２は、ファームウェア・モジュールからロードされたスケジューラ命令を実行することができるマイクロコントローラまたは命令あたりの低エネルギーな処理コアである。

【0233】

一実施形態では、計算ブロック１９２４Ａ～１９２４Ｎによって実行されるいくつかの機能は、行列アクセラレータ１９２３に直接スケジュールされるか、またはオフロードされることができる。様々な実施形態では、行列アクセラレータ１９２３は、３Ｄグラフィックスまたは計算シェーダプログラムによって使用される乗算および加算演算および内積演算などの行列計算操作を効率的に実行するように構成された処理要素ロジックを含む。一実施形態では、行列アクセラレータ１９２３は、機械学習フレームワークによって使用される操作を加速するように構成することができる。一実施形態では、行列アクセラレータ１９２３は、並列行列乗算および／または加算演算の特定のセットを実行するように明示的に構成されたアプリケーション固有の集積回路である。一実施形態では、行列アクセラレータ１９２３は、ワークロード間で更新可能な固定関数ロジックを提供するフィールドプログラマブルゲート配列（ＦＰＧＡ）である。行列アクセラレータ１９２３によって実行され得る行列演算のセットは、計算ブロック１９２４Ａ～１９２４Ｎによって実行され得る操作に対して制限されてもよい。しかしながら、行列アクセラレータ１９２３は、計算ブロック１９２４Ａ～１９２４Ｎと比較して著しく高いスループットでこれらの演算を実行することができる。

【0234】

図２０は、一実施形態によれば、命令パイプライン２０００によって実行される行列演算２００５の一実施形態を示す。命令パイプライン２０００は、これに限られないが、内積演算などの行列演算２００５を実行するように構成することができる。２つのベクトルの内積は、ベクトルの対応する成分の積の和に等しいスカラ値である。内積は、以下の式（１）のように算出することができる。

【数1】

【0235】

内積は、畳み込みニューラルネットワーク（ＣＮＮ）の畳み込み演算で使用することができる。図１９は、内積演算を含む行列演算２００５を用いた２次元（２Ｄ）の畳み込みを示す。２Ｄ畳み込みが図示されているが、Ｎ次元の畳み込みは、Ｎ次元フィルタを使用してＮ次元ボリューム上で実行することができる。受容野タイル２００２は、入力ボリュームバッファ２００４内の入力ボリュームの一部をハイライトする。入力ボリュームバッファは、メモリ２０３０に格納することができる。行列内積演算２００５は、受容野タイル２００２内のデータと畳み込みフィルタとの間で実行し、出力バッファ２００６内のデータ点を生成することができ、これもまたメモリ２０３０に記憶することができる。メモリ２０３０は、システムメモリ１９１２、ＧＰＧＰＵメモリ１９１８、または図１９のような１つまたは複数のキャッシュメモリ１９２７および１９３０を含む、本明細書に記載されたメモリのいずれであってもよい。

【0236】

出力バッファ２００６内のデータ点の組み合わせは、畳み込み演算によって生成された活性化マップを表す。活性化マップ内の各点は、入力ボリュームバッファ２００４を通して受容野タイルをスライドさせることによって生成される。活性化マップデータは、出力活性化値を決定するために活性化関数に入力することができる。一実施形態では、入力ボリュームバッファ２００４の畳み込みは、高レベルな行列演算１７０５としてフレームワーク内で定義することができる。高レベル行列演算は、基本的な線形代数サブプログラム（ＢＬＡＳ）演算などのプリミティブ演算を介して実行することができる。命令パイプライン２０００によって実行されるハードウェア命令を介して、プリミティブ演算を加速化することができる。

【0237】

ハードウェア命令を加速するために使用される命令パイプライン２０００は、ハードウェア命令をフェッチおよびデコードすることができる命令フェッチおよびデコードユニット１９２１と、計算ブロック１９２４Ａ～１９２４Ｎおよび／または行列アクセラレータ１９２３内の１つまたは複数の実行ユニットにデコードされた命令をスケジューリングすることができるスケジューラコントローラ１９２２とを含むことができる。一実施形態では、ハードウェア命令は、計算ブロック１９２４Ａ～１９２４Ｎにスケジューリングされ、行列アクセラレータ１９２３にオフロードされることができる。マトリックス演算２００５を実行するための１つまたは複数のハードウェア命令および関連データは、メモリ２０３０に格納することができる。ハードウェア命令の出力もまた、メモリ２０３０に格納することができる。

【0238】

一実施形態では、マトリックスアクセラレータ１９２３は、統合された内積ロジック２００８（ＤＰロジック）を使用して行列演算２００５を実行するための１つまたは複数のハードウェア命令を実行することができる。内積ロジック２００８は、内積演算を実行するように構成可能なプログラム可能かつ固定関数なハードウェアの組み合わせを含むことができる。計算ブロック１９２４Ａ～１９２４Ｎ内の機能ユニットも内積演算を実行するように構成することもできるが、内積ロジック２００８は、計算ブロック１９２４Ａ～１９２４Ｎと比較して著しく高いスループットで内積演算の限定されたサブセットを実行するように構成することができる。

【0239】

残差ニューラルネットワーク（ＲｅｓＮｅｔ）－５０のようなＣＮＮの行列乗算演算の処理中には、複数層をまたいで活性化行列にかなりの割合のスパース性（例えば、ゼロ値）が存在する。実際、場合によっては、スパース性は９９．９％にも達することがある。このような疎行列の割合が高いと、冗長なメモリアクセスや計算のバイパスを含む処理の最適化の機会が得られる。したがって、不要な処理を節約することで、エネルギー消費量を削減し得る。

【0240】

上述したように、計算操作の前に行列レイアウト操作（例えば、変換及び転置演算）を実行しなければならないことは、ＧＰＵ性能を低下させる。一実施形態によれば、ディープラーニングカーネルを最適化するためのブロック命令が提供される。このような実施形態では、命令は、実行されると、図５Ａおよび図５Ｂを参照して上述したＧＲＦ５３７などのＧＲＦから行列タイルを読み出して、そのタイルをＧＲＦにロードすることにより、移動命令を排除する。さらなる実施形態では、命令は、２次元（２Ｄ）メモリ面を定義するユーザ定義のメッセージパラメータを含む。このように、この命令により、ソフトウェアがマルチプラットフォームの機械学習およびディープラーニングフレームワークによって定義された標準化された入力データレイアウトを実装可能とし、グラフィックスハードウェアで行列操作（例えば、変換および転置演算）を実行可能とする。

【0241】

一実施形態によれば、受信された命令は、ブロック開始位置（ｘ，ｙ）、幅、高さ、および配列長さａｒｒａｙ＿ｌｅｎｇｔｈを定義する２Ｄ表面パラメータを含むメッセージヘッダペイロードを含む。さらなる実施形態では、２Ｄ命令は、以下の特徴を有する。
ａ．メッセージヘッダを介して供給される２Ｄ表面パラメータ。２Ｄ表面パラメータには、サーフェスのベースアドレス、高さ、幅（バイト単位）、およびピッチ（バイト単位）が含まれる。表面の幅、ピッチ、高さは、２４ビット符号なし整数である。
ｂ．４ビット、８ビット、１６ビット、３２ビット、６４ビットなどのサイズのメッセージアクセス要素
ｃ．メッセージブロックパラメータは、開始（ｘ、ｙ）、高さ、および幅（例えば、幅は＃要素で表される）でブロックを指定し、ここで、ｘとｙの形式はＳ３２（３２ビット符号付き整数）である。
ｄ．アウトバウンドの場合、読み出しの戻り値は０となる。書き込みがドロップされる。このように、行列の外側のタイルは、ページフォルトを引き起こすことなく読み取られ得る。

【0242】

一実施形態では、受信した命令は、メッセージタイプを示すメッセージ記述子も含む。このような実施形態では、メッセージ記述子は、複数の操作のうちのどれが実行されるべきかを識別する。さらなる実施形態では、メッセージ記述子は、実行され得る各タイプの操作に関連付けられたビットを含む。例えば、第１のビットは、転置演算を伴った２Ｄブロックの読み出しが実行されることを示してもよく、第２のビットは、変換演算を伴った２Ｄブロックの読み出しが実行されることを示してもよい。さらなる実施形態では、メッセージは、どちらのビットも設定されていないと判定された場合に、２Ｄブロックリードメッセージとして扱われる。他の実施形態では、動作タイプを示すために、異なるタイプのビット符号化が実装されてもよい。
２Ｄブロックの読み出し

【0243】

一実施形態によれば、メモリから読み出す１つまたは複数のブロックを指定するために、２Ｄブロックの読み出しメッセージを含む命令が実装される。このような実施形態では、メッセージパラメータに含まれる配列長（またはａｒｒａｙ＿ｌｅｎ）の属性は、メモリから読み出されるブロックの量を示す。さらなる実施形態では、ブロックは、メモリ内で水平方向に構成され、戻りＧＲＦは逐次的（例えば、左端のブロックから始まり、左から右に増分する）である。

【0244】

図２１は、１６×３２Ｂのブロックサイズｂｌｏｃｋ＿ｓｉｚｅ、および２つの配列ａｒｙ＿ｌｅｎ（例えば、メモリから読み出される２つのブロック）を含むパラメータを有するメッセージに関連付けられたデータブロックの一実施形態を示している。図２１に示すように、開始ＧＲＦ番号は、メッセージ内で０として特定される。ブロックサイズは１６ｘ３２Ｂなので、各ブロックメッセージ（またはブロック）は８個のＧＲＦを返す。したがって、第２ブロックのＧＲＦ番号は８から始まる。また、第２のブロックのレイアウトは、第１のブロックの右側に連続している（例えば、メモリアドレスが左から右に増加する）。

【0245】

さらなる実施形態では、Ｎの配列ａｒｒａｙ＿ｌｅｎを有する単一の２Ｄブロックは、論理的には、Ｎ個の１の配列ａｒｒａｙ＿ｌｅｎを有する別個のブロックと等価であり、ブロック［ｎ］（ｘ、ｙ）、幅、高さ、およびｇｒｆ＿ｎｕｍは、図２２に示すように計算される。線形メモリで完全なキャッシュライン要求が確実に生成されるように、複数のブロックがサポートされる。単一のブロックは、スレッドで使用されるタイルサイズと一致する。したがって、いくつかの実施形態では、タイル幅はキャッシュライン全体を満たさない場合がある。

【0246】

さらなる実施形態では、２Ｄブロック読み出し操作は、表１に指定されているように、ｄ８、ｄ１６、ｄ３２、およびｄ６４データサイズをサポートする。しかしながら、他の実施形態は、異なるデータおよびブロックサイズを特徴とし得る。さらに別の実施形態では、要素サイズｅｌｅｍｅｎｔ＿ｓｉｚｅ（バイト）＊ｍａｘ ｂｌｏｃｋ＿ｓｉｚｅ最大ブロックサイズの積は、通常、メモリ効率を最大化するために、ＧＰＵメモリ要求の粒度（例えば、この例では６４Ｂ）と一致する。

【表1】

【0247】

図２３Ａは、２Ｄブロック読み出し操作の一実施形態を示す流れ図である。処理ブロック２３１０では、メッセージヘッダが読み取られて、ブロックパラメータが決定される。したがって、タイルの開始位置（ｘ．ｙ）、ブロックの幅および高さ、並びに配列の長さが決定される。処理ブロック２３２０では、データのブロックは、パラメータに基づいてメモリから取り出される（またはフェッチされる）。図２４は、３２ｘ３２Ｂのブロックサイズｂｌｏｃｋ＿ｓｉｚｅと２の配列ａｒｒａｙ＿ｌｅｎを含むパラメータを持つメッセージに関連付けられたデータブロックの一実施形態を示す。処理ブロック２３３０では、ブロックデータはＧＲＦバッファに格納される。図２５は、ＧＲＦバッファに格納されたデータブロックの一実施形態を示す。図２５に示すように、ＲｎＢｍは、ＧＲＦバッファ（例えば、ｇｒｆ０～ｇｒｆ３１で）に格納されたメモリブロックのＲｏｗ－ｎのＢｙｔｅ－ｍを表している。図２３Ｂは、２Ｄブロック読み出し操作のための疑似コードの一実施形態を示す。
転置を伴った２Ｄブロックの読み出し

【0248】

一実施形態によれば、転置メッセージを伴った２Ｄブロックの読み出しを含む命令は、メモリから読み取る複数のブロックを指定し、ブロック上で行列転置を実行するために実装される。行列の転置は、行列を対角線上で反転した結果として生じる転置行列を生成する演算子である（例えば、行列の行と列のインデックスを切り替える）。一実施形態では、メモリから読み出されたブロックデータの行は、ＧＲＦバッファに列として格納される前に転置される。さらなる実施形態では、転置は、１の配列ａｒｒａｙ＿ｌｅｎのみをサポートし得る。これは、１つの大きなブロックを垂直に分割し、複数の小さなブロックを作成しても、転置メッセージのＧＲＦレイアウトを変化させないためである。しかしながら、他の実施形態では、異なる配列長がサポートされ得る。

【0249】

一実施形態では、ＧＲＦデータ（例えば、ブロック列ごと）は、２バイトの次の累乗までに概数化される。つまり、ブロックの高さは、転置後の列あたりのＧＲＦピッチが２バイトの累乗になるように適切に概数化される。例えば、ブロックの高さが７で、要素サイズが２Ｂの場合、ブロックの高さは８に概数化され、転置後のＧＲＦピッチは８＊２Ｂ＝１６バイトになる。一実施形態では、切り上げによるパディングされたＧＲＦバイトは０になる。このような実施形態では、このメッセージから返され得るＧＲＦの最大数は３２である。

【0250】

図２６Ａは、２Ｄブロックの読み出しおよび転置演算の一実施形態を示すフロー図である。処理ブロック２６１０では、上述したように、ブロックパラメータを決定するためにメッセージヘッダが読み取られる。処理ブロック２６２０では、パラメータに基づいてデータのブロックがメモリからフェッチされる。処理ブロック２６３０では、メモリから読み出されたブロックデータの各行が転置される。処理ブロック２６４０では、転置されたデータは、ＧＲＦバッファに格納される。

【0251】

図２７Ａは、ＧＲＦバッファに格納されたデータブロックの一実施形態を示す。図２７Ａに示すように、データブロックは、１バイトの要素サイズ、３２×６４のブロックサイズ、および配列ａｒｒａｙ＿ｌｅｎ＝１を有する。図２７Ｂは、２バイトの要素サイズ（例えば、ｄ１６）、３２×１６ブロックのブロックサイズ、配列ａｒｒａｙ＿ｌｅｎ＝１を有するＧＲＦバッファに格納されたデータブロックの別の実施形態を示す。図２６Ｂは、転置演算を伴った２Ｄブロック読み出しのための疑似コードの一実施形態を示す。
変換を伴った２Ｄブロック読み出し

【0252】

一実施形態によれば、変換メッセージを伴った２Ｄブロックの読み出しを含むメッセージは、メモリから読み出す複数のブロックを指定し、ブロック上で行列変換を実行するために実装される。そのような実施形態では、列からのｎ個の要素が取り出され（例えば、ここでｎ＝４Ｂ／要素サイズｅｌｅｍｅｎｔ＿ｓｉｚｅ）、同じＧＲＦバッファ内にバック・トゥ・バックで格納されるように、ベクトルニューラルネットワーク命令（ＶＮＮＩ）変換が実行される。したがって、８ｂ ｉｎｔの場合、要素の数は４であり、Ｆ１６／Ｂｆ１６の場合、要素の数は２です。

【0253】

図２８Ａは、２Ｄブロック読み出しおよび変換命令の実行中に実行されるプロセスの一実施形態を示す流れ図である。処理ブロック２８１０では、上述したように、メッセージヘッダが読み込まれ、ブロックパラメータを決定する。処理ブロック２８２０では、データのブロックは、パラメータに基づいてメモリからフェッチされる。処理ブロック２８３０では、メモリから読み出されたブロックデータの各行が変換される。処理ブロック２８４０では、変換されたデータは、ＧＲＦバッファに格納される。

【0254】

図２９は、ＧＲＦバッファに格納されたデータブロックの一実施形態を示す。図２９に示すように、データブロックは、１バイトの要素サイズ、１６のブロックサイズ、および配列ａｒｒａｙ＿ｌｅｎ＝４を有する。図２８Ｂは、変換演算を伴った２Ｄブロックの読み出し用の疑似コードの一実施形態を示す図である。

【0255】

一実施形態によれば、命令は、転置および変換演算を伴った２Ｄブロックの読み出しを含む。この実施形態では、転置および変換演算を伴った２Ｄブロックの読み出しは、４Ｂ転置（またはＤワード）と同じ機能を含む。このように、転置および変換演算が実行されるべきとき（例えば、行列アクセラレータ１９２３によって）はいつでも、転置メッセージを伴った２Ｄブロックの読み出しが命令に含まれる。

【0256】

上述したように、命令に含まれるメッセージ記述子は、メッセージのタイプを示すように実装されている。したがって、メッセージ表示は、実行によってなされるべき操作のタイプを決定する前に調べられる。図３０は、命令実行処理の一実施形態を示すフロー図である。処理ブロック３０１０では、命令が受信される。処理ブロック３０２０では、命令はデコードされる。処理ブロック３０３０では、命令に含まれるメッセージ記述子は、実行されるべき行列操作演算のタイプを決定するために調べられる。処理ブロック３０４０では、メッセージヘッダ内のパラメータに基づいて、メッセージ記述子に示されたレイアウト操作（例えば、２Ｄブロック読み出し、転置を伴った２Ｄブロック読み出し、変換を伴った２Ｄブロック読み出し等）が実行される。その後、行列乗算演算が実行されてもよい。

【0257】

実施形態は、親基板を使用して相互接続された１つまたは複数のマイクロチップまたは集積回路、ハードワイヤードロジック、メモリデバイスによって記憶されかつマイクロプロセッサによって実行されるソフトウェア、ファームウェア、特定用途向け集積回路（ＡＳＩＣ）、および／またはフィールドプログラマブルゲート配列（ＦＰＧＡ）のいずれかまたはその組み合わせとして実装されてもよい。「ロジック」という用語は、例示的には、ソフトウェアまたはハードウェア、および／またはソフトウェアとハードウェアの組み合わせを含み得る。

【0258】

実施形態は、例えば、コンピュータプログラム製品として提供されてもよく、この製品は、コンピュータ、コンピュータのネットワーク、または他の電子デバイスのような１つまたは複数の機械によって実行されると、１つまたは複数の機械が本明細書に記載された実施形態に従って演算を実行する結果となり得る、機械実行可能な命令をその上に格納した１つまたは複数の機械可読媒体を含んでもよい。機械可読媒体には、これらに限られないが、フロッピーディスク、光ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ－Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ）、光磁気ディスク、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、磁気カードまたは光カード、フラッシュメモリ、または機械実行可能な命令を格納するのに適した他のタイプの媒体／機械可読媒体が含まれ得る。

【0259】

さらに、実施形態は、コンピュータプログラム製品としてダウンロードされてもよく、ここで、プログラムは、通信リンク（例えば、モデムおよび／またはネットワーク接続）を介して、搬送波または他の伝搬媒体に具現化されたおよび／または変調された１つまたは複数のデータ信号を介して、リモートコンピュータ（例えば、サーバ）から要求するコンピュータ（例えば、クライアント）に転送されてもよい。

【0260】

以下の項目および／または例は、さらなる実施形態または実施例に関連する。実施例中の特定事項は、１つまたは複数の実施形態においてどこでも使用され得る。異なる実施形態または実施例の様々な特徴は、様々な異なる用途に適合するように、いくつかの特徴が含まれるとともに、他の特徴が除外されて、多様に組み合わせられてもよい。実施例は、方法や、方法の行為を実行するための手段、機械によって実行された場合に機械にその方法の行為を実行させる命令を含む少なくとも１つの機械可読媒体、または本明細書に記載された実施形態および実施例に係るハイブリッド通信を容易にするための装置またはシステムなどの主題を含むことができる。

【0261】

いくつかの実施形態は、実施例１に関わり、これは、機械学習行列処理を容易にする装置であって、行列データを格納するメモリと、命令に含まれるメッセージ記述子を調べて実行されるべき行列レイアウト操作演算のタイプを決定し、取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する命令に含まれるメッセージヘッダを調べ、複数のパラメータに基づいて上記メモリから行列データの１つまたは複数のブロックを取り出すための、命令を実行する１つまたは複数のプロセッサと、複数のレジスタを含むレジスタファイルとを備え、行列データの１つまたは複数のブロックは、複数のレジスタの第１のセット内に格納されている。

【0262】

実施例２は、実施例１の主題を含み、複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含んでいる。

【0263】

実施例３は、実施例１および実施例２の主題を含み、複数のパラメータは、１つまたは複数のブロックのそれぞれの幅、高さ、およびピッチを定義する属性をさらに含む。

【0264】

実施例４は、実施例１～３の主題を含み、メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す。

【0265】

実施例５は、実施例１～４の主題を含み、１つまたは複数のプロセッサは、行列データの１つまたは複数のブロックのそれぞれに対して転置演算を実行し、転置された行列をレジスタの第１のセットに格納する。

【0266】

実施例６は、実施例１～５の主題を含み、メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す。

【0267】

実施例７は、実施例１～６の主題を含み、１つまたは複数のプロセッサは、行列データの１つまたは複数のブロックのそれぞれに対して変換演算を実行し、変換された行列をレジスタの第１のセットに格納する。

【0268】

実施例８は、実施例１～７の主題を含み、メッセージ記述子は、転置および変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す。

【0269】

いくつかの実施形態は、実施例９に関わり、機械学習行列処理を容易にする方法であって、命令に含まれるメッセージ記述子を調べて、実行されるべき行列レイアウト操作演算のタイプを決定することと、取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する命令に含まれるメッセージヘッダを調べることと、複数のパラメータに基づいてメモリから行列データの１つまたは複数のブロックを取り出すことと、行列データの１つまたは複数のブロックを、複数のレジスタの第１のセット内に格納することとを含む。

【0270】

実施例１０は、実施例９の主題を含み、複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含む。

【0271】

実施例１１は、実施例９および実施例１０の主題を含み、複数のパラメータは、１つまたは複数のブロックのそれぞれの幅、高さ、およびピッチを定義する属性をさらに含む。

【0272】

実施例１２は、実施例９～１１の主題を含み、メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す。

【0273】

実施例１３は、実施例９～１２の主題を含み、転置演算は、行列データの１つまたは複数のブロックのそれぞれに対して転置演算を実行し、転置された行列をレジスタの第１のセットに格納することを含む。

【0274】

実施例１４は、実施例９～１３の主題を含み、メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す。

【0275】

実施例１５は、実施例９～１４の主題を含み、変換演算は、行列データの１つまたは複数のブロックのそれぞれに対して変換演算を実行することと、変換された行列をレジスタの第１のセットに格納することとを含む。

【0276】

いくつかの実施形態は、実施例１６に関わり、これは命令が格納されている少なくとも１つの非一時的なコンピュータ可読媒体であって、１つまたは複数のプロセッサによって実行されると、プロセッサに、命令に含まれるメッセージ記述子を調べて、実行されるべき行列レイアウト操作演算のタイプを決定させ、取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する上記命令に含まれるメッセージヘッダを調べさせ、複数のパラメータに基づいてメモリから行列データの１つまたは複数のブロックを取り出させ、行列データの上記１つまたは複数のブロックを、複数のレジスタの第１のセット内に格納させる。

【0277】

実施例１７は、実施例１６の主題を含み、複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含む。

【0278】

実施例１８は、実施例１６および実施例１７の主題を含み、複数のパラメータは、１つまたは複数のブロックのそれぞれの幅、高さおよびピッチを定義する属性をさらに含む。

【0279】

実施例１９は、実施例１６～１８の主題を含み、メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す。

【0280】

実施例２０は、実施例１６～１９の主題を含み、メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す。

【0281】

前述の説明および図面は、制限的な意味ではなく、例示的な意味で把握されるものである。当業者は、添付の特許請求の範囲に記載される本発明のより広い精神および範囲から逸脱することなく、本明細書に記載の実施形態に様々な変形および変更を加え得ることを理解するであろう。
他の可能な項目
（項目１） 機械学習行列処理を容易にする装置であって、
行列データを格納するメモリと、
命令に含まれるメッセージ記述子を調べて、実行されるべき行列レイアウト操作演算のタイプを決定し、
取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する上記命令に含まれるメッセージヘッダを調べ、
上記複数のパラメータに基づいて上記メモリから行列データの１つまたは複数のブロックを取り出すための、命令を実行する１つまたは複数のプロセッサと、
複数のレジスタを含むレジスタファイルとを備え、
上記行列データの上記１つまたは複数のブロックは、上記複数のレジスタの第１のセット内に格納されている、装置。
（項目２） 上記複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含む、項目１に記載の装置。
（項目３） 上記複数のパラメータは、上記１つまたは複数のブロックのそれぞれの幅、高さ、およびピッチを定義する属性をさらに含む、項目２に記載の装置。
（項目４） 上記メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、項目３に記載の装置。
（項目５） 上記１つまたは複数のプロセッサは、上記行列データの上記１つまたは複数のブロックのそれぞれに対して転置演算を実行し、上記転置された行列を上記レジスタの上記第１のセットに格納する、項目４に記載の装置。
（項目６） 上記メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、項目３に記載の装置。
（項目７） 上記１つまたは複数のプロセッサは、上記行列データの上記１つまたは複数のブロックのそれぞれに対して変換演算を実行し、上記変換された行列を上記レジスタの上記第１のセットに格納する、項目６に記載の装置。
（項目８） 上記メッセージ記述子は、転置および変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、項目３に記載の装置。
（項目９） 機械学習行列処理を容易にする方法であって、 命令に含まれるメッセージ記述子を調べて、実行されるべき行列レイアウト操作演算のタイプを決定することと、
取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する上記命令に含まれるメッセージヘッダを調べることと、
上記複数のパラメータに基づいて上記メモリから行列データの１つまたは複数のブロックを取り出すことと、
上記行列データの上記１つまたは複数のブロックを、上記複数のレジスタの第１のセット内に格納することとを含む、方法。
（項目１０） 上記複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含む、項目９に記載の方法。
（項目１１） 上記複数のパラメータは、上記１つまたは複数のブロックのそれぞれの幅、高さ、およびピッチを定義する属性をさらに含む、項目１０に記載の方法。
（項目１２） 上記メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、項目９に記載の方法。
（項目１３） 上記転置演算は、
上記行列データの上記１つまたは複数のブロックのそれぞれに対して転置演算を実行することと、
上記転置された行列を上記レジスタの上記第１のセットに格納することとを含む、項目１２に記載の方法。
（項目１４） 上記メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、項目１１に記載の方法。
（項目１５） 上記変換演算は、
上記行列データの上記１つまたは複数のブロックのそれぞれに対して変換演算を実行することと、
上記変換された行列を上記レジスタの上記第１のセットに格納することとを含む、項目１４に記載の方法。
（項目１６） 命令が格納されている少なくとも１つの非一時的なコンピュータ可読媒体であって、１つまたは複数のプロセッサによって実行されると、上記プロセッサに、
命令に含まれるメッセージ記述子を調べて、実行されるべき行列レイアウト操作演算のタイプを決定させ、
取り出されるべき２次元（２Ｄ）メモリ面を定義する複数のパラメータを有する上記命令に含まれるメッセージヘッダを調べさせ、
上記複数のパラメータに基づいてメモリから行列データの１つまたは複数のブロックを取り出させ、
上記行列データの上記１つまたは複数のブロックを、複数のレジスタの第１のセット内に格納させる、コンピュータ可読媒体。
（項目１７） 上記複数のパラメータは、メモリから取り出すブロックの量を示す配列長の属性を含む、項目１６に記載のコンピュータ可読媒体。
（項目１８） 上記複数のパラメータは、上記１つまたは複数のブロックのそれぞれの幅、高さおよびピッチを定義する属性をさらに含む、項目１７に記載のコンピュータ可読媒体。
（項目１９） 上記メッセージ記述子は、転置演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、項目１８に記載のコンピュータ可読媒体。
（項目２０） 上記メッセージ記述子は、変換演算を伴った２Ｄブロックの読み出しが実行されるべきであることを示す、項目１８に記載のコンピュータ可読媒体。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図12】

【図13A】

【図13B】

【図14】

【図15A】

【図15B】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23A】

【図23B】

【図24】

【図25】

【図26A】

【図26B】

【図27A】

【図27B】

【図28A】

【図28B】

【図29】

【図30】