特許 7582733 炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241106BHJP

   H01L 29/78 20060101ALI20241106BHJP

   H01L 29/12 20060101ALI20241106BHJP

   H01L 29/06 20060101ALI20241106BHJP

【ＦＩ】

H01L29/78 658H

H01L29/78 652T

H01L29/78 652S

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 652G

H01L29/78 653A

H01L29/78 652J

H01L29/78 652H

H01L29/78 652Q

H01L29/06 301M

【請求項の数】 8

(21)【出願番号】P 2020207277

(22)【出願日】2020-12-15

(65)【公開番号】P2022094415

(43)【公開日】2022-06-27

【審査請求日】2023-08-02

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】000173809

【氏名又は名称】一般財団法人電力中央研究所

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】俵 武志

(72)【発明者】

【氏名】土田 秀一

(72)【発明者】

【氏名】村田 晃一

【審査官】戸川 匠

(56)【参考文献】

【文献】特開２０２０－１６１７３５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０３１２９６６（ＵＳ，Ａ１）

【文献】特開２０２０－００４７７９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０３９３３１２（ＵＳ，Ａ１）

【文献】特開２０１７－０８５０４７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００１２７５８（ＵＳ，Ａ１）

【文献】特表２００１－５０２４７４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

順方向に電流が流れるｐｎ接合面を有する炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴであって、
第１導電型の出発基板と、
炭化珪素からなる第１の第１導電型エピタキシャル層と、
前記出発基板のおもて面に前記第１の第１導電型エピタキシャル層を介して設けられた、前記出発基板および前記第１の第１導電型エピタキシャル層よりも不純物濃度が低く、かつ第１導電型ドーパントである第１元素を不純物として含む炭化珪素からなる第２の第１導電型エピタキシャル層と、
前記第２の第１導電型エピタキシャル層との間に前記ｐｎ接合面を形成し、前記第２の第１導電型エピタキシャル層への少数キャリアの供給を行う、炭化珪素からなる第２導電型エピタキシャル層と、
前記第２の第１導電型エピタキシャル層の内部に、前記第１の第１導電型エピタキシャル層に接して設けられた、前記第１元素と、再結合中心を形成する第２元素と、を不純物として含む第１導電型の第１半導体領域と、
前記第２導電型エピタキシャル層の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域および前記第２導電型エピタキシャル層を貫通して前記第２の第１導電型エピタキシャル層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体領域および前記第２導電型エピタキシャル層に電気的に接続された第１電極と、
前記出発基板の裏面に電気的に接続された第２電極と、
を備え、
前記第１半導体領域の少数キャリアのライフタイムは、前記第２の第１導電型エピタキシャル層の、前記第１半導体領域を除く部分の少数キャリアのライフタイムよりも短く、
前記第１半導体領域の前記第２元素の濃度は、前記第２の第１導電型エピタキシャル層の前記第１元素の濃度の１／１０以下であることを特徴とする炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ。

【請求項2】

前記第１元素は、窒素であり、
前記第２元素は、バナジウムであり、
前記第１半導体領域の前記第２元素の濃度は、５×１０¹³／ｃｍ³以上１×１０¹⁵／ｃｍ³以下であることを特徴とする請求項１に記載の炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ。

【請求項3】

前記第２元素の濃度は、１×１０¹⁴／ｃｍ³以上であることを特徴とする請求項２に記載の炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ。

【請求項4】

前記第１半導体領域の前記第１元素の濃度は、８．０×１０¹⁵／ｃｍ³～１．０×１０¹⁶／ｃｍ³であることを特徴とする請求項２に記載の炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ。

【請求項5】

前記第１の第１導電型エピタキシャル層の厚みが３μｍ～６．５μｍであり、不純物濃度が７．０×１０¹⁸／ｃｍ³～２．０×１０¹⁹／ｃｍ³であることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ。

【請求項6】

前記第１半導体領域の厚さは、前記第１の第１導電型エピタキシャル層と前記第２の第１導電型エピタキシャル層との界面から１μｍ以上５μｍ以下であることを特徴とする請求項１～５のいずれか一つに記載の炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ。

【請求項7】

前記第１半導体領域の少数キャリアのライフタイムは、０．０１μｓ以上０．１μｓ以下であることを特徴とする請求項１～６のいずれか一つに記載の炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ。

【請求項8】

炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴの耐圧が１．２ｋＶであることを特徴とする請求項１～７のいずれか一つに記載の炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴ。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴに関する。

【背景技術】

【0002】

従来、炭化珪素（ＳｉＣ）を半導体材料として用いた耐圧１．２ｋＶ程度のトレンチゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、ｎ⁺型ドレイン領域となるｎ⁺型出発基板上にｎ⁺型バッファ層として少数キャリア（正孔）のライフタイム（寿命）の短いエピタキシャル層を堆積した半導体基板が用いられている。

【0003】

従来の炭化珪素半導体装置の構造について説明する。図１１は、従来の炭化珪素半導体装置の構造を示す断面図である。図１１に示す従来の炭化珪素半導体装置１１０は、炭化珪素の四層周期六方晶（４Ｈ－ＳｉＣ）を半導体材料として用いたｎ⁺型出発基板１３１（ｎ⁺型ドレイン領域１０１）上に、ｎ⁺型バッファ層１０２、ｎ^-型ドリフト領域１０３およびｐ型ベース領域１０４となる各エピタキシャル層１３２～１３４を順に積層した半導体基板１３０を用いて作製されたトレンチゲート構造の縦型ＭＯＳＦＥＴである。

【0004】

ｎ⁺型バッファ層１０２は、ｎ⁺型出発基板１３１と同じ不純物濃度以上のｎ⁺エピタキシャル層１３２であり、ｎ^-型ドリフト領域１０３よりも少数キャリアライフタイムが十分に短い。ｎ⁺型バッファ層１０２は、ｐ⁺⁺型コンタクト領域１０６、ｐ型ベース領域１０４およびｐ⁺型領域１２２と、ｎ型電流拡散領域１２３、ｎ^-型ドリフト領域１０３、ｎ⁺型バッファ層１０２およびｎ⁺型ドレイン領域１０１と、のｐｎ接合（符号１３６で示す接合面）で形成される寄生ダイオード１２０の順方向通電時に、エピタキシャル層１３２～１３４とｎ⁺型出発基板１３１との界面１３５からエピタキシャル層１３２～１３４内への積層欠陥の拡大を抑制するように設計される。

【0005】

ＭＯＳＦＥＴに逆並列に接続されるインバータ用の還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）として、外付けのショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）に代えて、ＭＯＳＦＥＴの寄生ダイオード１２０を用いることで、インバータ回路に搭載される素子数を削減可能である。符号１０５，１０７～１０９はそれぞれトレンチゲート構造を構成するｎ⁺型ソース領域、トレンチ、ゲート絶縁膜およびゲート電極である。符号１２１，１２２は、トレンチ１０７の底面にかかる電界を緩和させる機能を有するｐ⁺型領域である。

【0006】

炭化珪素を半導体材料として用いた従来のＭＯＳＦＥＴとして、ｎ⁺型出発基板の少数キャリアライフタイムを少なくとも１００ｎｓｅｃ以下、好ましくは２．５ｎｓ以下とした装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、成長表面の温度が２３００℃以上となる条件で炭化珪素単結晶インゴットを単結晶成長させる。また、炭化珪素単結晶インゴットの単結晶成長中に炭化珪素に対して深い準位を作るバナジウム（Ｖ）等を導入することで少数キャリアのライフタイムを短くしている。

【0007】

また、炭化珪素を半導体材料として用いた従来のＭＯＳＦＥＴとして、ｎ^-型ドリフト領域にヘリウム（Ｈｅ）や電子線を照射してＺ_1/2センターを導入し、ｎ^-型ドリフト領域の少数キャリアライフタイムを１μｓｅｃ以下、好ましくは０．１μｓｅｃ以下、より好ましくは０．０５μｓｅｃ以下にした装置が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１，２では、ｎ^-型ドリフト領域の全域にＺ_1/2センターを導入することで少数キャリアのライフタイムを短くしている。

【0008】

また、炭化珪素を半導体材料として用いた従来の半導体装置として、ｎ⁺型バッファ層内に、ライフタイムキラーとして炭化珪素に対して深い準位を形成するバナジウム等を導入することで少数キャリアのライフタイムを短くした装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、窒素（Ｎ）およびライフタイムキラーをドーピングしながらｎ⁺型バッファ層をエピタキシャル成長させることで、ｎ⁺型バッファ層にライフタイムキラーを導入している。

【先行技術文献】

【特許文献】

【0009】

【文献】特開２０１９－１４０２４２号公報

【文献】特開２０１９－０８００３５号公報

【文献】特開２０１８－０１９０４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、インバータ用の還流ダイオードとしてＭＯＳＦＥＴの寄生ダイオード１２０（図１１参照）を用いる場合、外付けＳＢＤを用いる場合と比べて、還流ダイオードがオンからオフになるスイッチング動作時に、還流ダイオードに流れる逆方向電流（逆回復電流）の電流ピーク（最大値）が増大し、インバータ回路を構成する素子にサージ電圧が印加されるという問題がある。その理由は、次の通りである。

【0011】

寄生ダイオード１２０の順方向通電時、ｎ⁺型バッファ層１０２およびｐ型ベース領域１０４からそれぞれ電子および正孔がｎ^-型ドリフト領域１０３に流れ込んで蓄積される。ｎ^-型ドリフト領域１０３に蓄積されたキャリアは、寄生ダイオード１２０がオンからオフになるスイッチング動作時に逆方向電流Ｉｒｒとして排出される。このため、寄生ダイオード１２０に流れる逆方向電流は、外付けＳＢＤと比べて大きくなる。

【0012】

したがって、寄生ダイオード１２０がオンからオフになるスイッチング動作時、ｎ^-型ドリフト領域１０３に蓄積されたキャリアを排出する際に寄生ダイオード１２０に流れる逆方向電流Ｉｒｒの電流ピークＩｒｒ＿ｐｅａｋが増大し（図４の従来例を参照）、寄生ダイオード１２０に印加される逆方向電圧Ｖｒの電圧ピーク（最大値）Ｖｒ＿ｐｅａｋが大きくなってサージ電圧となる（図５の従来例を参照）。

【0013】

この発明は、上述した従来技術による問題点を解消するため、積層欠陥の拡大を抑制することができるとともに、サージ電圧を低減させることができる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0014】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、順方向に電流が流れるｐｎ接合面を有する炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴであって、次の特徴を有する。第１導電型の出発基板のおもて面に、炭化珪素からなる第１の第１導電型エピタキシャル層を介して、炭化珪素からなる第２の第１導電型エピタキシャル層が設けられている。前記第２の第１導電型エピタキシャル層は、前記出発基板および前記第１の第１導電型エピタキシャル層よりも不純物濃度が低く、かつ第１導電型ドーパントである第１元素を不純物として含む。炭化珪素からなる第２導電型エピタキシャル層は、前記第２の第１導電型エピタキシャル層との間に前記ｐｎ接合面を形成する。

【0015】

前記第２導電型エピタキシャル層は、前記第２の第１導電型エピタキシャル層への少数キャリアの供給を行う。前記第２の第１導電型エピタキシャル層の内部に、前記第１の第１導電型エピタキシャル層に接して、第１導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域は、前記第１元素と、再結合中心を形成する第２元素と、を不純物として含む。前記第２導電型エピタキシャル層の内部に、第１導電型の第２半導体領域が選択的に設けられている。

【0016】

トレンチは、前記第２半導体領域および前記第２導電型エピタキシャル層を貫通して前記第２の第１導電型エピタキシャル層に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。第１電極は、前記第２半導体領域および前記２導電型エピタキシャル層に電気的に接続されている。第２電極は、前記出発基板の裏面に電気的に接続されている。前記第１半導体領域の少数キャリアのライフタイムは、前記第２の第１導電型エピタキシャル層の、前記第１半導体領域を除く部分の少数キャリアのライフタイムよりも短い。前記第１半導体領域の前記第２元素の濃度は、前記第２の第１導電型エピタキシャル層の前記第１元素の濃度の１／１０以下である。

【0017】

また、この発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、上述した発明において、前記第１元素は、窒素である。前記第２元素は、バナジウムである。前記第１半導体領域の前記第２元素の濃度は、５×１０¹³／ｃｍ³以上１×１０¹⁵／ｃｍ³以下であることを特徴とする。

【0018】

また、この発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、上述した発明において、前記第２元素の濃度は、１×１０¹⁴／ｃｍ³以上であることを特徴とする。

【0019】

また、この発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、上述した発明において、前記第１半導体領域の前記第１元素の濃度は、８．０×１０¹⁵／ｃｍ³～１．０×１０¹⁶／ｃｍ³であることを特徴とする。

【0020】

また、この発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、上述した発明において、前記第１の第１導電型エピタキシャル層の厚みが３μｍ～６．５μｍであり、不純物濃度が７．０×１０¹⁸／ｃｍ³～２．０×１０¹⁹／ｃｍ³であることを特徴とする。

【0021】

また、この発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、上述した発明において、前記第１半導体領域の厚さは、前記第１の第１導電型エピタキシャル層と前記第２の第１導電型エピタキシャル層との界面から１μｍ以上５μｍ以下であることを特徴とする。

【0022】

また、この発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、上述した発明において、前記第１半導体領域の少数キャリアのライフタイムは、０．０１μｓ以上０．１μｓ以下であることを特徴とする。

【0023】

また、この発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、上述した発明において、トレンチゲート構造の縦型ＭＯＳＦＥＴの耐圧が１．２ｋＶであることを特徴とする。

【0024】

上述した発明によれば、寄生ダイオードの順方向通電時にｎ^-型ドリフト領域（第１導電型エピタキシャル層）に注入されるホール密度が低減される。また、当該寄生ダイオードの順方向通電時にｎ^-型ドリフト領域に蓄積されるキャリア（電子およびホール）を低減することができる。これによって、ＭＯＳＦＥＴの寄生ダイオードに逆方向電圧を印加してｎ^-型ドリフト領域に蓄積されたキャリアを排出する際に当該寄生ダイオードに流れる逆方向電流の電流ピークを従来構造よりも低減することができ、寄生ダイオードに印加される逆方向電圧の電圧ピークを低減することができる。

【発明の効果】

【0025】

本発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴによれば、積層欠陥の拡大を抑制することができるとともに、サージ電圧を低減させることができるという効果を奏する。

【図面の簡単な説明】

【0026】

【図1】実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の切断線Ａ１－Ａ２における断面構造を示す断面図である。

【図3】図１の切断線Ａ１－Ａ２－Ａ３における断面構造を示す断面図である。

【図4】実施例１の寄生ダイオードの逆方向電流波形を示す特性図である。

【図5】実施例１の寄生ダイオードの逆方向電圧波形を示す特性図である。

【図6】実施例１のシミュレーションに用いたチョッパー回路の回路構成を示す等価回路図である。

【図7】実施例２のｎ^-型ＳＬＲ領域の厚さと寄生ダイオードの逆方向電流ピークとの関係を示す特性図である。

【図8】実施例２のｎ^-型ＳＬＲ領域の厚さと寄生ダイオードの逆方向電圧ピークとの関係を示す特性図である。

【図9】実施例３のｎ^-型ＳＬＲ領域の深さ位置を示す特性図である。

【図10】ｎ型炭化珪素エピタキシャル層のバナジウム濃度と少数キャリアライフタイムとの関係を示す特性図である。

【図11】従来の炭化珪素半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0027】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0028】

（実施の形態）
実施の形態にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴの構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ１－Ａ２における断面構造を示す断面図である。図２には、活性領域１０ａの単位セル（素子の構成単位）を示す。図３は、図１の切断線Ａ１－Ａ２－Ａ３における断面構造を示す断面図である。図３には、活性領域１０ａとエッジ終端領域１０ｂとの境界付近から半導体基板３０の端部（チップ端部）までを示す。

【0029】

図１～３に示す実施の形態にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体基板（半導体チップ）３０を用いて作製されたトレンチゲート型ＭＯＳＦＥＴであり、例えば耐圧を１．２ｋＶ程度とする場合に有用である。このＭＯＳＦＥＴに内蔵される後述する寄生ダイオード２０は、例えば当該ＭＯＳＦＥＴに逆並列に接続されるインバータ用の還流ダイオードとして用いることができる。耐圧とは、ＭＯＳＦＥＴが誤動作や破壊を起こさない範囲として許容される電圧である。

【0030】

半導体基板３０は、炭化珪素を半導体材料として用いたｎ⁺型出発基板３１のおもて面上に、ｎ⁺型バッファ層２、ｎ^-型ドリフト領域３およびｐ型ベース領域（第３半導体領域）４となる各エピタキシャル層（第１，２の第１導電型エピタキシャル層および第２導電型エピタキシャル層）３２～３４を順に積層したエピタキシャル基板である。半導体基板３０の結晶構造は、例えば炭化珪素の四層周期六方晶（４Ｈ－ＳｉＣ）であってもよい。半導体基板３０のｐ型エピタキシャル層３４側の主面をおもて面として、ｎ⁺型出発基板３１側の主面（ｎ⁺型出発基板３１の裏面）を裏面とする。

【0031】

ｎ⁺型出発基板３１およびエピタキシャル層３２，３３は半導体基板３０の中央（チップ中央）から端部まで延在している。ｐ型エピタキシャル層３４は活性領域１０ａに配置され、その端部は活性領域１０ａとエッジ終端領域１０ｂとの境界付近で終端している。このため、半導体基板３０のおもて面の、活性領域１０ａの部分（以下、第１面とする）３０ａにｐ型エピタキシャル層３４が露出され、エッジ終端領域１０ｂの部分（以下、第２面とする）３０ｂにｎ^-型エピタキシャル層３３が露出される。

【0032】

活性領域１０ａは、ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域である。活性領域１０ａは、半導体基板３０の例えば中央に配置される。エッジ終端領域１０ｂは、活性領域１０ａの周囲を囲む。エッジ終端領域１０ｂは、活性領域１０ａと半導体基板３０の端部との間の領域であり、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域１０ｂには、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造４０（図３参照）等の耐圧構造が配置される。耐圧構造は高濃度領域と低濃度領域を交互に複数重ねた空間変調構造であってもよい。

【0033】

ｎ⁺型出発基板３１は、ｎ⁺型ドレイン領域１である。ｎ⁺型ドレイン領域１、ｎ⁺型バッファ層２およびｎ^-型ドリフト領域３は、半導体基板３０の中央から端部にわたって一様な厚さｔ１～ｔ３で設けられている。厚さが一様とは、プロセスのばらつきによって許容される誤差を含む範囲で同じ厚さであることを意味する。ｎ⁺型ドレイン領域１の厚さｔ１および不純物濃度は、例えばそれぞれ１０μｍ程度および６．５×１０¹⁸／ｃｍ³程度である。ｎ⁺型ドレイン領域１の不純物濃度は、１．０×１０¹⁸／ｃｍ³～２．０×１０¹⁹／ｃｍ³とするのがよい。

【0034】

エピタキシャル層３２～３４とｎ⁺型出発基板３１との界面（以下、エピ／基板界面とする）３５には、基底面転位（ＢＰＤ：Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）が存在する。ｎ⁺型バッファ層２は、半導体基板３０の内部にｐ⁺⁺型コンタクト領域６、ｐ型ベース領域４およびｐ⁺型領域２２と、後述するｎ型電流拡散領域２３、ｎ^-型ドリフト領域３、ｎ⁺型バッファ層２およびｎ⁺型ドレイン領域１と、のｐｎ接合（符号３６で示す接合面）で形成される寄生ダイオード２０の順方向通電時に、エピ／基板界面３５およびｎ⁺型出発基板３１内のＢＰＤからエピタキシャル層３２～３４への積層欠陥の拡大を抑制するように設計される。

【0035】

具体的には、ｎ⁺型バッファ層２は、ｎ型ドーパントとして例えば窒素（Ｎ）（第１元素）をドープしてエピタキシャル成長させた、ｎ⁺型ドレイン領域１と同じ不純物濃度以上のｎ⁺エピタキシャル層３２であり、深さ方向Ｚにｎ⁺型ドレイン領域１に隣接する。ｎ⁺型バッファ層２の少数キャリア（正孔）のライフタイム（寿命）は半導体基板３０内で最も短く、例えば０．１μｓ（μ秒）以下程度である。ｎ⁺型バッファ層２の厚さｔ２は、３μｍ～６．５μｍであり、この場合、例えば３μｍ程度である。ｎ⁺型バッファ層２の不純物濃度は、７．０×１０¹⁸／ｃｍ³～２．０×１０¹⁹／ｃｍ³とするのがよい。図示してないが、ｎ⁺型ドレイン領域１とｎ⁺型バッファ層２の間には、１．０×１０¹⁷／ｃｍ³～１．０×１０¹⁸／ｃｍ³程度の不純物濃度で厚さが１μｍ～５μｍの低濃度バッファ層を更に設けてもよい。

【0036】

ｎ^-型ドリフト領域３は、ｎ型ドーパントとして例えば窒素をドープしてエピタキシャル成長させたｎ^-型エピタキシャル層３３の、ｎ⁺型バッファ層２側の部分であり、深さ方向Ｚにｎ⁺型バッファ層２に隣接する。ｎ^-型ドリフト領域３の厚さｔ３および窒素濃度は、例えばそれぞれ１０μｍ程度および８．０×１０¹⁵／ｃｍ³～１．０×１０¹⁶／ｃｍ³程度である。ｎ^-型ドリフト領域３の、後述するｎ^-型ＳＬＲ領域（第１半導体領域）１３を除く部分の少数キャリア（正孔）のライフタイムは例えば０．５μｓ程度である。

【0037】

ｎ^-型ドリフト領域３は、少数キャリアライフタイムを部分的に短くした領域（以下、ｎ^-型ＳＬＲ（Ｓｈｏｒｔ ＬｉｆｅＴｉｍｅ Ｒｅｇｉｏｎ）領域とする）１３を内部に有する。ｎ^-型ＳＬＲ領域１３は、ｎ^-型エピタキシャル層３３のエピタキシャル成長途中にｎ型ドーパントとして不純物濃度が８．０×１０¹⁵／ｃｍ³～１．０×１０¹⁶／ｃｍ³程度となるようにドープする窒素と、更にバナジウム（Ｖ）（第２元素）を不純物として添加する、いわゆるコドープにより形成される。ｎ^-型ＳＬＲ領域１３は、ｎ⁺型バッファ層２に接する。

【0038】

ｎ^-型ＳＬＲ領域１３は、寄生ダイオード２０の順方向通電時にｎ⁺型バッファ層２およびｐ型ベース領域４からそれぞれｎ^-型ドリフト領域３に蓄積されるキャリア（電子および正孔）を低減する機能を有する。ｎ^-型ＳＬＲ領域１３の少数キャリアライフタイムτ_SLRは、例えば０．０１μｓ以上０．１μｓ以下程度である。ｎ^-型ＳＬＲ領域１３の少数キャリアライフタイムτ_SLRが上記上限値を超える場合、ｎ^-型ＳＬＲ領域１３による蓄積キャリア低減効果を十分に得ることができない。

【0039】

また、ｎ^-型ＳＬＲ領域１３中のバナジウムはｎ^-型ＳＬＲ領域１３中の電子をトラップ（捕獲）するため、ｎ^-型ＳＬＲ領域１３のバナジウム濃度が上記上限値を超えると、ｎ^-型ドリフト領域３のｎ型不純物濃度がｎ^-型ＳＬＲ領域１３の部分で低くなり、ＭＯＳＦＥＴのオン抵抗が高くなる。ｎ^-型ＳＬＲ領域１３の少数キャリアライフタイムτ_SLRの上記下限値は、ｎ^-型ＳＬＲ領域１３のバナジウム濃度の上限値（例えば１×１０¹⁵／ｃｍ³）以下程度で得られるライフタイムである（図１０参照）。ｎ^-型ＳＬＲ領域１３のバナジウム濃度は、望ましくは１．１×１０¹⁴／ｃｍ³～１×１０¹⁵／ｃｍ³とするのがよい。

【0040】

ｎ^-型ＳＬＲ領域１３の、ｎ^-型ドリフト領域３とｎ⁺型バッファ層２との界面からの厚さｔ４（以下、単にｎ^-型ＳＬＲ領域１３の厚さｔ４とする）は、半導体基板３０の中央から端部にわたって略一様である。ｎ^-型ＳＬＲ領域１３の厚さｔ４は、蓄積キャリア低減効果を十分に得られる１μｍ以上程度で、かつ５μｍ以下程度であることがよい。ｎ^-型ＳＬＲ領域１３の厚さｔ４は、望ましくは３μｍ以下とするのがよい。ｎ^-型ＳＬＲ領域１３による蓄積キャリア低減効果は、ｎ^-型ＳＬＲ領域１３の厚さｔ４が厚いほど高くなるが、５μｍを超えると飽和する。

【0041】

このｎ^-型ＳＬＲ領域１３による蓄積キャリア低減効果によって、寄生ダイオード２０の順方向通電時にエピ／基板界面３５のＢＰＤからエピタキシャル層３２～３４内への積層欠陥の拡大を抑制することができる。また、ｎ^-型ＳＬＲ領域１３をエピ／基板界面３５に近い位置に配置するほど、寄生ダイオード２０の順方向通電時にｎ⁺型出発基板３１に注入されるホール密度を低減させることができるため、ｎ⁺型出発基板３１内のＢＰＤからエピタキシャル層３２～３４への積層欠陥の拡大を抑制することができる。

【0042】

ｎ^-型ＳＬＲ領域１３の窒素濃度は、ｎ^-型ドリフト領域３の窒素濃度と同じである。ｎ^-型ＳＬＲ領域１３のバナジウム濃度は、ｎ^-型ドリフト領域３の窒素濃度の１／１０以下程度である。具体的には、耐圧１．２ｋＶクラスのＭＯＳＦＥＴである場合、ｎ^-型ＳＬＲ領域１３のバナジウム濃度は、ｎ^-型ＳＬＲ領域１３の少数キャリアライフタイムτ_SLRが上記上限値以下となる例えば５×１０¹³／ｃｍ³以上程度、望ましくは１．１×１０¹⁴／ｃｍ³以上で、少数キャリアライフタイムτ_SLRの上記下限値が得られる例えば１×１０¹⁵／ｃｍ³以下程度である。

【0043】

ｐ型ベース領域４は、半導体基板３０のおもて面の第１面３０ａとｎ^-型ドリフト領域３との間に設けられている。ｐ型ベース領域４は活性領域１０ａから外側（チップ端部側）へ後述する段差３０ｄまで延在し、半導体基板３０のおもて面の後述する第３面３０ｃに露出されている。ｐ型ベース領域４とｎ^-型ドリフト領域３との間に、これらの領域に接してｎ型電流拡散領域２３が設けられている。ｎ型電流拡散領域２３の端部は、ｐ型ベース領域４よりも半導体基板３０の中央側で終端している。

【0044】

ｎ型電流拡散領域２３は、例えば、ｎ^-型エピタキシャル層３３の内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域２３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２３は設けられていなくてもよい。ｎ型電流拡散領域２３が設けられていない場合、深さ方向Ｚにｐ型ベース領域４とｎ^-型ドリフト領域３とが隣接する。以降、ｎ型電流拡散領域２３が設けられている場合を例に説明する。

【0045】

半導体基板３０のおもて面の第１面３０ａとｐ型ベース領域４との間に、ｎ⁺型ソース領域（第２半導体領域）５およびｐ⁺⁺型コンタクト領域６がそれぞれ選択的に設けられている。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、例えば、ｐ型エピタキシャル層３４の内部にイオン注入により形成された拡散領域であり、ｐ型ベース領域４に接し、かつ半導体基板３０のおもて面の第１面３０ａに露出されている。ｐ⁺⁺型コンタクト領域６を設けずに、ｐ型ベース領域４が半導体基板３０のおもて面の第１面３０ａに露出されてもよい。

【0046】

トレンチ７は、半導体基板３０のおもて面からｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｎ型電流拡散領域２３に達する。トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。互いに隣り合うトレンチ７間（メサ領域）に、ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６がそれぞれ選択的に設けられ、これらｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９でトレンチゲート構造が構成される。

【0047】

メサ領域内の各領域、トレンチ７およびゲート電極９は、例えば、半導体基板３０のおもて面に平行な第１方向Ｘに延在するストライプ状に配置されている。半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに最も外側のトレンチ７（以下、最外トレンチ７ａとする）の中心は、例えば、活性領域１０ａとエッジ終端領域１０ｂとの境界にある。第１方向Ｘに直線状に延在するｎ⁺型ソース領域５の両端部は、それぞれ、活性領域１０ａとエッジ終端領域１０ｂとの境界で終端している。

【0048】

ｎ型電流拡散領域２３の内部に、互いに離れてｐ⁺型領域２１，２２がそれぞれ選択的に設けられている。ｐ⁺型領域２１，２２は、例えば、ｎ^-型エピタキシャル層３３の内部にイオン注入により形成された拡散領域である。ｐ⁺型領域２１と、ｐ⁺型領域２２の一部と、が同時に形成されてもよい。ｐ⁺型領域２１，２２は、ｎ^-型ドリフト領域３に接していてもよい。ｐ⁺型領域２１，２２は、ｎ^-型ＳＬＲ領域１３よりもｎ⁺型ソース領域５に近い位置に、ｎ^-型ＳＬＲ領域１３と離れて設けられている。

【0049】

ｐ⁺型領域２１，２２は、ソース電極（第１電極）１２に電気的に接続されてソース電位に固定されており、ＭＯＳＦＥＴのオフ時に空乏化して、トレンチ７の底面にかかる電界を緩和させる機能を有する。ｐ⁺型領域２１は、ｐ型ベース領域４とｎ型電流拡散領域２３との界面よりもｎ⁺型ドレイン領域１に近い位置に、ｐ型ベース領域４と離れて複数設けられ、深さ方向Ｚにそれぞれ異なるトレンチ７の底面に対向する。ｐ⁺型領域２２は、トレンチ７およびｐ⁺型領域２１と離れてメサ領域に設けられ、ｐ型ベース領域４に接する。

【0050】

最外トレンチ７ａに深さ方向Ｚに対向するｐ⁺型領域２１（以下、最外ｐ⁺型領域２１ａとする）は後述する段差３０ｄよりも外側へ延在し、半導体基板３０のおもて面の第２面３０ｂに露出されている。最外ｐ⁺型領域２１ａは、深さ方向Ｚに、ｐ⁺型領域２２（以下、最外ｐ⁺型領域２２ａとする）を介して、エッジ終端領域１０ｂにおけるｐ型ベース領域４（ｐ型ベース領域４の、半導体基板３０のおもて面の第３面３０ｃと、最外トレンチ７ａと、の間の部分）に連結されている。

【0051】

最外ｐ⁺型領域２２ａは、最外トレンチ７ａの外側の側壁および半導体基板３０のおもて面の第３面３０ｃに露出されている。エッジ終端領域１０ｂにおけるｐ型ベース領域４に、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は設けられていない。ｎ型電流拡散領域２３が設けられていない場合、トレンチ７は半導体基板３０のおもて面からｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｎ^-型ドリフト領域３に達し、ｐ⁺型領域２１，２２はｎ^-型ドリフト領域３の内部にそれぞれ選択的に設けられる。

【0052】

層間絶縁膜１１は、半導体基板３０のおもて面の第１面３０ａの全面に設けられ、ゲート電極９を覆う。ソース電極１２は、半導体基板３０のおもて面の第１面３０ａの全面に設けられ、コンタクトホールを介してｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に接し、ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に電気的に接続されている。ｐ⁺⁺型コンタクト領域６が設けられていない場合、ソース電極１２は、ｐ⁺⁺型コンタクト領域６に代えてｐ型ベース領域４に接する。

【0053】

また、ソース電極１２は、コンタクトホールを介して、エッジ終端領域１０ｂにおけるｐ型ベース領域４に接する。ソース電極１２は、半導体基板３０のおもて面の第１面３０ａ上において、後述するフィールド酸化膜４４上に延在していてもよい。ソース電極パッド１２ａおよびゲート電極パッド１５を除いて、半導体基板３０のおもて面の全面がパッシベーション膜（不図示）で保護されている。ソース電極パッド１２ａは、ソース電極１２の、パッシベーション膜（不図示）の開口部から露出する部分である。

【0054】

ゲート電極パッド１５は、活性領域１０ａにおいて半導体基板３０のおもて面の層間絶縁膜１１上に、ソース電極１２と離れて設けられている。ゲート電極パッド１５には、ゲートランナー（不図示）を介してすべてのゲート電極９が電気的に接続されている。半導体基板３０の裏面（ｎ⁺型出発基板３１の裏面）の全面にドレイン電極（第２電極）１４が設けられている。ドレイン電極１４は、ｎ⁺型ドレイン領域１（ｎ⁺型出発基板３１）に接し、ｎ⁺型ドレイン領域１に接続されている。

【0055】

エッジ終端領域１０ｂに、例えば、エッジ終端領域１０ｂの全域にわたってｐ型エピタキシャル層３４が除去されることで、半導体基板３０のおもて面を、活性領域１０ａの部分（第１面３０ａ）よりもエッジ終端領域１０ｂの部分（第２面３０ｂ）で低くした（ドレイン側に凹ませた）段差３０ｄが形成されている。半導体基板３０のおもて面に段差３０ｄが形成されていることで、半導体基板３０のおもて面の、段差３０ｄよりも外側の第２面３０ｂにｎ^-型エピタキシャル層３３が露出されている。

【0056】

半導体基板３０のおもて面の第２面３０ｂの内側（チップ中央側）に、上述したように最外ｐ⁺型領域２１ａが露出される。半導体基板３０のおもて面のうち、第１，２面３０ａ，３０ｂの間の部分（段差３０ｄのメサエッジ：以下、第３面とする）３０ｃに、上述したようにｐ型ベース領域４および最外ｐ⁺型領域２２ａが露出される。半導体基板３０のおもて面の第２，３面３０ｂ，３０ｃに露出とは、半導体基板３０のおもて面の第２，３面３０ｂ，３０ｃの表面領域に配置され、フィールド酸化膜４４に接することである。

【0057】

半導体基板３０のおもて面の第２面３０ｂの表面領域には、最外ｐ⁺型領域２１ａよりも外側に、最外ｐ⁺型領域２１ａに隣接してＪＴＥ構造４０が設けられている。ＪＴＥ構造４０は、外側に配置されるほどｐ型不純物濃度を低くした複数のｐ型領域（ここでは２つ。以下、内側から第１，２ＪＴＥ領域４１，４２とする）を隣接して配置した耐圧構造である。第１ＪＴＥ領域４１は、最外ｐ⁺型領域２１ａの外側に隣接する。第２ＪＴＥ領域４２は、第１ＪＴＥ領域４１の外側に隣接する。

【0058】

第１，２ＪＴＥ領域４１，４２は、例えば、ｎ^-型エピタキシャル層３３の内部にイオン注入により形成された拡散領域であり、ｎ^-型ＳＬＲ領域１３に達しない深さで設けられている。第１，２ＪＴＥ領域４１，４２のｐ型不純物濃度は、ｎ^-型エピタキシャル層３３（ｎ^-型ドリフト領域３）のｎ型不純物濃度よりも高く、かつ最外ｐ⁺型領域２１ａのｐ⁺型不純物濃度よりも低い。第１，２ＪＴＥ領域４１，４２とｎ^-型ドリフト領域３とのｐｎ接合で、エッジ終端領域１０ｂでの所定耐圧が確保される。符号４３は、ｎ⁺型チャネルストップ領域である。

【0059】

（実施例１）
次に、実施の形態にかかる炭化珪素半導体装置１０のスイッチング時の動特性について検証した。図４，５は、それぞれ実施例１の寄生ダイオードの逆方向電流波形および逆方向電圧波形を示す特性図である。図６は、実施例１のシミュレーションに用いたチョッパー回路の回路構成を示す等価回路図である。図６には、上述した実施の形態にかかる炭化珪素半導体装置１０（図２参照：以下、実施例１とする）の寄生ダイオード２０の逆方向電流Ｉｒｒの電流波形および逆方向電圧Ｖｒの電圧波形のシミュレーションに用いたチョッパー回路５０の等価回路図を示す。

【0060】

図６のチョッパー回路５０は、ＭＯＳＦＥＴ５１、ダイオード５２、配線インピーダンス５３，負荷インピーダンス５４、電源５５、ゲート抵抗５６およびドライブ回路５７を備える。ＭＯＳＦＥＴ５１は、実施の形態にかかる炭化珪素半導体装置１０（図１～３参照）を想定している。ＭＯＳＦＥＴ５１は、炭化珪素を半導体材料として用いた耐圧１．２ｋＶのＭＯＳＦＥＴであり、ｎ^-型ドリフト領域にｎ^-型ＳＬＲ領域１３（図２参照）を有する。ＭＯＳＦＥＴ５１のドレインは、配線インピーダンス５３，負荷インピーダンス５４を介して電源５５の正極に接続されている。ＭＯＳＦＥＴ５１のソースは、電源５５の負極に接続されている。

【0061】

ダイオード５２は、実施の形態にかかる炭化珪素半導体装置１０の寄生ダイオード２０を模擬している（図２参照）。ダイオード５２は、炭化珪素を半導体材料として用いた耐圧１．２ｋＶのｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードであり、ＭＯＳＦＥＴ５１のオフ時にＭＯＳＦＥＴ５１のドレインに流れる電流を還流する機能を有する。ダイオード５２は、ｉ層であるｎ^-型ドリフト領域にｎ^-型ＳＬＲ領域１３を有する。ダイオード５２は、ＭＯＳＦＥＴ５１のドレイン・ソース間において負荷インピーダンス５４に逆並列に接続されている。ダイオード５２とＭＯＳＦＥＴ５１のドレインとの間に配線インピーダンス５３が接続されている。

【0062】

ｎ^-型ＳＬＲ領域１３の少数キャリアライフタイムτ_SLRを０．０３μｓとした。配線インピーダンス５３は、配線のインダクタンス（以下、配線インダクタンスとする）５３ａおよび抵抗成分（以下、配線抵抗とする）５３ｂからなる。検証結果の計算においては、配線インダクタンス５３ａおよび配線抵抗５３ｂをそれぞれ３５μＨおよび１６．３Ωとした。負荷インピーダンス５４は、負荷のインダクタンス（以下、負荷インダクタンスとする）５４ａおよび抵抗成分（以下、負荷抵抗とする）５４ｂからなる。検証結果の計算においては、負荷インダクタンス５４ａおよび負荷抵抗５４ｂをそれぞれ５０ｍＨおよび０．０１Ωとした。

【0063】

この図６のチョッパー回路５０のダイオード５２を用いて、実施例１の寄生ダイオード２０の逆方向電流波形および逆方向電圧波形をシミュレーションした結果をそれぞれ図４，５に示す。図４，５には、ｎ^-型ＳＬＲ領域１３の厚さｔ４をそれぞれ２．５μｍおよび５．０μｍとした２つの実施例１を示す。図４，５には、従来の炭化珪素半導体装置１１０（図１１参照：以下、従来例とする）の寄生ダイオード１２０のシミュレーション結果も示す。図４，５の注釈には、ｎ^-型ＳＬＲ領域１３の有無をそれぞれ「ＳＬＲ」および「ＳＬＲなし」と示し、ｎ^-型ＳＬＲ領域１３を有する場合に、その厚さｔ４を末尾に示す。

【0064】

従来例の寄生ダイオード１２０のシミュレーションに用いたチョッパー回路は、図６のチョッパー回路５０のＭＯＳＦＥＴ５１およびダイオード５２それぞれに代えて、ｎ^-型ＳＬＲ領域１３を有していないＭＯＳＦＥＴおよびダイオードを備える。ｎ^-型ＳＬＲ領域１３を有していないＭＯＳＦＥＴは、従来の炭化珪素半導体装置１１０を想定している。ｎ^-型ＳＬＲ領域１３を有していないダイオードは、従来の炭化珪素半導体装置１１０の寄生ダイオード１２０を模擬している。従来例のシミュレーション条件は、実施例１のシミュレーション条件と同じである。

【0065】

ＭＯＳＦＥＴ５１のゲートに、ゲート抵抗５６を介してドライブ回路５７から＋２０Ｖのゲート電圧を供給してＭＯＳＦＥＴ５１をオンさせると、一定の電源電圧ＶＣＣにより負荷インピーダンス５４、配線インピーダンス５３、ＭＯＳＦＥＴ５１に電流Ｉ₁が流れる。続いて、ＭＯＳＦＥＴ５１のゲートに、ゲート抵抗５６を介してドライブ回路５７から－５Ｖのゲート電圧を供給してＭＯＳＦＥＴ５１をオフすると、ダイオード５２が順方向通電し、負荷インピーダンス５４およびダイオード５２に電流Ｉ₂が流れる。その後、再度、ＭＯＳＦＥＴ５１をオンさせると、ダイオード５２が逆バイアスされ、オン状態からオフ状態にスイッチングする。

【0066】

このとき、ダイオード５２の逆回復動作過程で、ダイオード５２の逆方向電流Ｉｒｒの電流ピーク（最大値：以下、逆方向電流ピークとする）Ｉｒｒ＿ｐｅａｋが増大するが、図４に示す結果から、実施例１は、従来例よりもダイオード５２の逆方向電流ピークＩｒｒ＿ｐｅａｋが低減されることが確認された（図４参照）。その理由は、実施例１のｎ^-型ドリフト領域３にｎ^-型ＳＬＲ領域１３が設けられていることで、従来例と比べて、ダイオード５２の順方向通電時にｎ^-型ドリフト領域３に蓄積されるキャリア（電子および正孔）を低減することができるからである。

【0067】

また、ダイオード５２の逆回復動作過程で、ダイオード５２のカソード・アノード間に配線インダクタンス５３ａに起因して、電源電圧ＶＣＣよりも大きなサージ電圧が印加される。このサージ電圧により、ダイオード５２の逆方向電圧Ｖｒの波形が発振して電源電圧ＶＣＣよりも高い電圧ピーク（以下、逆方向電圧ピークとする）Ｖｒ＿ｐｅａｋとなるが、図５に示す結果から、実施例１は、従来例よりもダイオード５２の逆方向電流ピークＩｒｒ＿ｐｅａｋが低減されたことで、ダイオード５２の逆方向電圧ピークＶｒ＿ｐｅａｋについても従来例よりも低減されることが確認された（図５参照）。

【0068】

（実施例２）
次に、ｎ^-型ＳＬＲ領域１３の厚さｔ４について検証した。図７，８は、それぞれ、実施例２のｎ^-型ＳＬＲ領域の厚さと寄生ダイオードの逆方向電流ピークおよび逆方向電圧ピークとの関係を示す特性図である。図７の縦軸には、実施例２の寄生ダイオード２０の逆方向電流ピークＩｒｒ＿ｐｅａｋを、上述した従来例の寄生ダイオード１２０の逆方向電流ピークＩｒｒ＿ｐｅａｋを基準（＝１）とした比率（＝実施例２の寄生ダイオード２０の逆方向電流ピークＩｒｒ＿ｐｅａｋ／従来例の寄生ダイオード１２０の逆方向電流ピークＩｒｒ＿ｐｅａｋ）で示す。

【0069】

図８の縦軸には、実施例２の寄生ダイオード２０の逆方向電圧ピークＶｒ＿ｐｅａｋを、上述した従来例の寄生ダイオード１２０の逆方向電圧ピークＶｒ＿ｐｅａｋを基準（＝１）とした比率（＝実施例２の寄生ダイオード２０の逆方向電圧ピークＶｒ＿ｐｅａｋ／従来例の寄生ダイオード１２０の逆方向電圧ピークＶｒ＿ｐｅａｋ）で示す。図７，８の横軸には、実施の形態にかかる炭化珪素半導体装置１０（以下、実施例２とする）のｎ^-型ＳＬＲ領域１３の厚さ（ｎ^-型ドリフト領域３とｎ⁺型バッファ層２との界面からの厚さ）ｔ４を示す。

【0070】

ｎ^-型ＳＬＲ領域１３の厚さｔ４を種々変更して、実施例２の寄生ダイオード２０の逆方向電圧ピークＶｒ＿ｐｅａｋおよび逆方向電圧ピークＶｒ＿ｐｅａｋをシミュレーションした結果をそれぞれ図７，８に示す。図７，８には、ｎ^-型ＳＬＲ領域１３の少数キャリアライフタイムτ_SLRをそれぞれ０．０１μｓ、０．０３μｓ、０．１μｓおよび０．２５μｓとした４つの実施例２を示す。このシミュレーションにおいても、実施の形態にかかる炭化珪素半導体装置１０の寄生ダイオード２０を模擬したダイオード５２を備えた上述した図６のチョッパー回路５０を用いた。

【0071】

図７，８に示す結果から、実施例２は、ｎ^-型ＳＬＲ領域１３の厚さｔ４を厚くするほど、従来例と比べて、寄生ダイオード２０の逆方向電流ピークＩｒｒ＿ｐｅａｋおよび逆方向電圧ピークＶｒ＿ｐｅａｋともに低減することができることが確認された。その理由は、実施例２のｎ^-型ドリフト領域３にｎ^-型ＳＬＲ領域１３が設けられていることで、ｎ^-型ＳＬＲ領域１３の厚さｔ４が厚くなるほど、ダイオード５２の順方向通電時にｎ^-型ドリフト領域３に蓄積されるキャリア（電子および正孔）を従来例よりも低減することができるからである。

【0072】

ｎ^-型ＳＬＲ領域１３の厚さｔ４は、ｎ^-型ＳＬＲ領域１３の厚さｔ４の均一性や精度をプロセスで安定して制御することができる例えば１μｍ以上程度であることがよい。ｎ^-型ＳＬＲ領域１３の厚さｔ４が１μｍよりも薄くなると半導体ウェハ（半導体基板３０）面内や半導体ウェハ間のｎ^-型ＳＬＲ領域１３の膜厚（厚さｔ４）差の影響が大きくなり、逆方向電流ピークＩｒｒ＿ｐｅａｋおよび逆方向電圧ピークＶｒ＿ｐｅａｋが素子ごとに大きくばらついてしまうため、好ましくない。

【0073】

また、ｎ^-型ＳＬＲ領域１３の厚さｔ４が５μｍを超えると、寄生ダイオード２０の逆方向電流ピークＩｒｒ＿ｐｅａｋおよび逆方向電圧ピークＶｒ＿ｐｅａｋともに飽和傾向にある。その理由は、ｎ^-型ＳＬＲ領域１３の厚さｔ４を５μｍ以上にしても、ｎ^-型ドリフト領域３中の多数キャリア（電子）密度が大きくは変化しないからである。このため、ｎ^-型ＳＬＲ領域１３の厚さｔ４の上限値は、５μｍ程度であることが好ましい。

【0074】

（実施例３）
次に、ｎ^-型ＳＬＲ領域１３の厚さｔ４の深さ位置について検証した。図９は、実施例３のｎ^-型ＳＬＲ領域の深さ位置を示す特性図である。上述した実施の形態にかかる炭化珪素半導体装置１０の寄生ダイオード２０を模擬したｐｉｎダイオード６０（図２参照：以下、実施例３とする）を順方向通電したときのホール密度分布をシミュレーションした結果を図９に示す。ｐｉｎダイオード６０のｐ型アノード領域６４とｎ^-型ドリフト領域６２とのｐｎ接合面６６での電流密度を室温（２５℃）で５００Ａ／ｃｍ²とした。

【0075】

ｐｉｎダイオード６０のｎ⁺型カソード領域６１、ｎ^-型ドリフト領域６２、ｎ^-型ＳＬＲ領域６３およびｐ型アノード領域６４は、それぞれ、実施の形態にかかる炭化珪素半導体装置１０のｎ⁺型ドレイン領域１（ｎ⁺型出発基板３１）、ｎ^-型ドリフト領域３（ｎ^-型エピタキシャル層３３）、ｎ^-型ＳＬＲ領域１３およびｐ型ベース領域４（ｐ型エピタキシャル層３４）を想定している。ｎ⁺型カソード領域６１の厚さおよび不純物濃度をそれぞれｎ⁺型ドレイン領域１の厚さｔ１および不純物濃度と同じにした。

【0076】

ｎ^-型ドリフト領域６２の厚さｔ３’、不純物濃度および少数キャリアライフタイムをそれぞれｎ^-型ドリフト領域３の厚さｔ３および不純物濃度と同じにした。ｐ型アノード領域６４の厚さおよび不純物濃度をそれぞれ２μｍおよび６．５×１０¹⁸／ｃｍ³とした。ｎ^-型ＳＬＲ領域６３の厚さｔ４’を３μｍとした。ｎ^-型ＳＬＲ領域６３は、ｐ型アノード領域６４とｎ^-型ドリフト領域６２とのｐｎ接合面６６（図２の寄生ダイオード２０のｐｎ接合面、すなわちｐ⁺型領域２２とｎ型電流拡散領域２３との界面に相当）からｎ⁺型カソード領域６１側に６μｍの距離ｄ１で離れた深さ位置に配置した。

【0077】

したがって、ｎ^-型ＳＬＲ領域６３とエピ／基板界面６５との間の距離ｄ２は１μｍである。実施例３のｎ^-型ＳＬＲ領域６３の深さ位置は、ｎ^-型ＳＬＲ領域６３とエピ／基板界面６５（図２のエピ／基板界面３５に相当）との間に、ｎ^-型ＳＬＲ領域６３およびｎ⁺型カソード領域６１にそれぞれ接して、実施の形態にかかる炭化珪素半導体装置１０のｎ⁺型バッファ層２が配置されている場合を想定している。ｎ^-型ＳＬＲ領域６３の少数キャリアライフタイムτ_SLRを０．０３μｓとした。

【0078】

また、図９には、上述した従来例（図１１参照）および比較例１，２のホール密度分布をシミュレーションした結果を示す。従来例が実施例３と異なる点は、ｎ^-型ＳＬＲ領域６３を備えない点である。比較例１，２が実施例３と異なる点は、実施例３よりもｐ型アノード領域６４とｎ^-型ドリフト領域６２とのｐｎ接合面６６からｎ^-型ＳＬＲ領域６３までの距離ｄ１が狭い点である。比較例１，２において、ｐ型アノード領域６４とｎ^-型ドリフト領域６２とのｐｎ接合面６６からｎ^-型ＳＬＲ領域６３までの距離ｄ１は、それぞれ０μｍおよび３μｍとした。

【0079】

図９において、ｎ^-型ドリフト領域６２のホール密度が低い箇所を含む領域がｎ^-型ＳＬＲ領域６３である。比較例１，２のｎ^-型ＳＬＲ領域６３の深さ位置は、図９のホール密度分布内に示す。図９の横軸はｐ型アノード領域６４とアノード電極（不図示）との界面からの深さであり、縦軸は半導体基板内のホール密度である。図９には、実施例３および比較例１，２の注釈の末尾にｐ型アノード領域６４とｎ^-型ドリフト領域６２とのｐｎ接合面６６からｎ^-型ＳＬＲ領域６３までの距離ｄ１を示し、従来例の注釈の末尾に「ＳＬＲなし」と示す。

【0080】

図９に示す結果から、実施例３および比較例１，２は、従来例と比べて、ｐｉｎダイオード６０の順方向通電時にｎ^-型ドリフト領域６２のホール密度がｎ^-型ＳＬＲ領域６３内で最も低くなり、ｎ^-型ドリフト領域６２の全体にわたって低減され、かつｎ⁺型カソード領域６１に注入されるホール密度が低減されることが確認された。また、実施例３および比較例１，２を比較すると、ｎ^-型ＳＬＲ領域６３によるホール密度低減効果が最も高いのは、エピ／基板界面６５に最も近い位置にｎ^-型ＳＬＲ領域６３を有する実施例３であることが確認された。

【0081】

したがって、実施例３においては、ｎ^-型ドリフト領域６２の内部において比較例１，２よりもエピ／基板界面６５に近い位置にｎ^-型ＳＬＲ領域６３を設けることで、ｎ⁺型バッファ層２の厚さ（距離ｄ２）が１μｍと薄い場合であっても、ｐｉｎダイオード６０の順方向通電時に、エピ／基板界面６５およびｎ⁺型カソード領域６１（ｎ⁺型出発基板）内のＢＰＤからｎ^-型ドリフト領域６２およびｐ型アノード領域６４（エピタキシャル層）への積層欠陥の拡大を抑制することができる。

【0082】

上記実施例２，３（図７～９参照）に記載したシミュレーション結果は、ｎ^-型ＳＬＲ領域１３の少数キャリアライフタイムτ_SLRが０．０１μｓ以上０．１μｓ以下の範囲にした場合においても同様の傾向である。

【0083】

（実施例４）
次に、ｎ型炭化珪素エピタキシャル層のバナジウム濃度と少数キャリア（ホール）ライフタイムとの関係について説明する。図１０は、ｎ型炭化珪素エピタキシャル層のバナジウム濃度と少数キャリアライフタイムとの関係を示す特性図である。図１０には、エピタキシャル成長直後のｎ型炭化珪素エピタキシャル層の少数キャリアライフタイムτを示す。図１０では、横軸にｎ型炭化珪素エピタキシャル層のバナジウム濃度［／ｃｍ³］を示し、縦軸にｎ型炭化珪素エピタキシャル層の少数キャリアライフタイムτの逆数１／τ［ｓ^-1］を示す。

【0084】

図１０の縦軸の数値が大きいほど、ｎ型炭化珪素エピタキシャル層の少数キャリアライフタイムτが短いことを示している。ｎ型炭化珪素エピタキシャル層の少数キャリアライフタイム測定時の基板温度Ｔは２０℃である。基板温度とは、半導体基板３０（図１～３参照）の温度である。バナジウム濃度と少数キャリアライフタイムの逆数が比例関係（スロープ＝１）にある。バナジウムは、ｎ型炭化珪素エピタキシャル層内に再結合中心を形成して当該ｎ型炭化珪素エピタキシャル層の少数キャリアライフタイムを低減させることが知られている。

【0085】

さらに発明者らは、図１０に示すように、ｎ型炭化珪素エピタキシャル層にバナジウムを添加することで、ｎ型炭化珪素エピタキシャル層の少数キャリアライフタイムτを、低い少数キャリアライフタイムτに維持することができることを発見した。例えば、バナジウム濃度を１×１０¹⁵／ｃｍ³程度とした窒素ドープのｎ型炭化珪素エピタキシャル層においては、少数キャリアライフタイムτを０．０１μｓ（＝１０^-8ｓ）程度にすることができる。

【0086】

以上、説明したように、実施の形態によれば、ｎ^-型ドリフト領域の内部にｎ^-型ＳＬＲ領域を設けることで、ＭＯＳＦＥＴの寄生ダイオードの順方向通電時にｎ^-型ドリフト領域に蓄積されるキャリア（電子およびホール）を低減することができる。これによって、ＭＯＳＦＥＴの寄生ダイオードに逆方向電圧を印加してｎ^-型ドリフト領域に蓄積されたキャリアを排出する際に当該寄生ダイオードに流れる逆方向電流の電流ピークを従来構造よりも低減することができ、寄生ダイオードに印加される逆方向電圧の電圧ピークを低減することができるため、サージ電圧を低減することができる。

【0087】

また、実施の形態によれば、ｎ^-型ドリフト領域の内部にｎ^-型ＳＬＲ領域を設けることで、ＭＯＳＦＥＴの寄生ダイオードの順方向通電時にｎ^-型ドリフト領域（エピタキシャル層）に注入されるホール密度が低減されるため、エピ／基板界面のＢＰＤからエピタキシャル層内への積層欠陥の拡大を抑制することができる。また、ｎ^-型ＳＬＲ領域をｎ⁺型バッファ層に隣接して設けることで、寄生ダイオードの順方向通電時にエピタキシャル層からｎ⁺型出発基板に注入されるホール密度を低減させることができるため、ｎ⁺型出発基板内のＢＰＤからエピタキシャル層への積層欠陥の拡大を抑制することができる。

【0088】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ｎ^-型ドリフト領域となる窒素ドープのｎ^-型エピタキシャル層のエピタキシャル成長途中にバナジウムを不純物として添加するコドープによってｎ^-型ＳＬＲ領域を形成することに代えて、ｎ⁺型バッファ層となるｎ⁺型エピタキシャル層と、ｎ^-型ドリフト領域となるｎ^-型エピタキシャル層と、の間に、窒素およびバナジウムをドープしてｎ^-型ＳＬＲ領域となるｎ^-型エピタキシャル層をエピタキシャル成長させてもよい。

【産業上の利用可能性】

【0089】

以上のように、本発明にかかる炭化珪素からなるトレンチゲート構造の縦型ＭＯＳＦＥＴは、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にインバータ回路に用いるＭＯＳＦＥＴに適している。

【符号の説明】

【0090】

１ ｎ⁺型ドレイン領域
２ ｎ⁺型バッファ層
３，６２ ｎ^-型ドリフト領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺⁺型コンタクト領域
７，７ａ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１０ａ 活性領域
１０ｂ エッジ終端領域
１１ 層間絶縁膜
１２ ソース電極
１２ａ ソース電極パッド
１３，６３ ｎ^-型ＳＬＲ領域
１４ ドレイン電極
１５ ゲート電極パッド
２０ 寄生ダイオード
２１，２１ａ，２２，２２ａ ｐ⁺型領域
２３ ｎ型電流拡散領域
３０ 半導体基板
３０ａ，３０ｂ，３０ｃ 半導体基板のおもて面（第１面～第３面）
３０ｄ 半導体基板のおもて面の段差
３１ ｎ⁺型出発基板
３２ ｎ⁺型エピタキシャル層
３３ ｎ^-型エピタキシャル層
３４ ｐ型エピタキシャル層
３５，６５ エピ／基板界面
３６，６６ ｐｎ接合面
４０ ＪＴＥ構造
４１ 第１ＪＴＥ領域
４２ 第２ＪＴＥ領域
４４ フィールド酸化膜
５０ チョッパー回路
５１ チョッパー回路のＭＯＳＦＥＴ
５２ チョッパー回路のダイオード
５３ 配線インピーダンス
５３ａ 配線インダクタンス
５３ｂ 配線抵抗
５４ 負荷インピーダンス
５４ａ 負荷インダクタンス
５４ｂ 負荷抵抗
５５ チョッパー回路の電源
５６ チョッパー回路のゲート抵抗
５７ チョッパー回路のドライブ回路
６０ ｐｉｎダイオード
６１ ｎ⁺型カソード領域
６４ ｐ型アノード領域
ｔ１ ｎ⁺型出発基板の厚さ
ｔ２ ｎ⁺型バッファ層の厚さ
ｔ３ ｎ^-型ドリフト層の厚さ
ｔ４ ｎ^-型ＳＬＲ領域の厚さ
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】