▶ アプライド マテリアルズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-08
(45)【発行日】2024-11-18
(54)【発明の名称】パルスプラズマを使用してエッチング選択性を向上させる方法
(51)【国際特許分類】
H01L 21/3065 20060101AFI20241111BHJP
H05H 1/46 20060101ALI20241111BHJP
【ＦＩ】
H01L21/302 105A
H05H1/46 R
H05H1/46 M
【請求項の数】
19
(21)【出願番号】P 2023534966
(86)(22)【出願日】2022-03-18
(65)【公表番号】
(43)【公表日】2024-02-13
(86)【国際出願番号】 US2022020957
(87)【国際公開番号】W WO2022220992
(87)【国際公開日】2022-10-20
【審査請求日】2023-08-07
(31)【優先権主張番号】63/175,759
(32)【優先日】2021-04-16
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/244,873
(32)【優先日】2021-04-29
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】チョウ， ハイロン
(72)【発明者】
【氏名】カン， ショーン
(72)【発明者】
【氏名】竹下 健二
(72)【発明者】
【氏名】ディンサ， ラジンダー
(72)【発明者】
【氏名】リー， テファン
(72)【発明者】
【氏名】クワック， イルヨ
【審査官】小▲高▼ 孔頌
(56)【参考文献】
【文献】特開２０１３－２３９７２９（ＪＰ，Ａ）
【文献】特開２０１９－１９７８９０（ＪＰ，Ａ）
【文献】特開２０２０－１５００７５（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／０１８８０８２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／０２４３５２１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２０／０２３４９２１（ＵＳ，Ａ１）
【文献】国際公開第２０１４／０６９５５９（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３０６５
Ｈ０５Ｈ １／４６
(57)【特許請求の範囲】
【請求項1】
プラズマ処理チャンバ内で基板を処理する方法であって、前記プラズマ処理チャンバの処理領域内に配置された基板支持アセンブリの基板支持面上に配置された前記基板上に形成された第１の誘電材料をエッチングすることを含み、前記基板が１つ以上の導電層を含み、前記第１の誘電材料をエッチングすることが、前記第１の誘電材料を通る１つ以上のトレンチをエッチングすることを含み、前記１つ以上のトレンチのそれぞれの深さが互いに異なっており、前記１つ以上のトレンチのそれぞれが前記１つ以上の導電層の異なる導電層に接触し、前記第１の誘電材料をエッチングすることが、
前記プラズマ処理チャンバの前記処理領域に、第１のフッ化炭素含有ガス及び第１のプロセスガスを含むプロセスガスを伝達すること、
高周波生成器を利用して、前記プラズマ処理チャンバ内に配置された第１の電極へと高周波信号を伝達して、前記処理領域内でプラズマを生成すること、及び、
第１のパルス電圧波形生成器を利用して、前記基板支持アセンブリ内に配置されたバイアス電極で第１のパルス電圧波形を確立することであって、前記第１のパルス電圧波形が一連の繰り返しパルス波形サイクルを含み、
各パルス波形サイクルが、
第１の期間の間に発生する第１の部分、及び、前記第１の期間よりも大きい第２の期間の間に発生する第２の部分と、
ピークツーピーク電圧と、を含み、
前記第１のパルス電圧波形が前記第２の期間の少なくとも一部分の間一定である、
第１のパルス電圧波形を確立すること
を含む、方法。
【請求項2】
前記第１の期間が、２００ｎｓと４００ｎｓの間である、請求項１に記載の方法。
【請求項3】
前記第１の期間が、前記一連の繰り返しパルス波形サイクルのうちの１サイクルの２０％未満である、請求項１に記載の方法。
【請求項4】
各パルス波形サイクル内の前記パルス電圧波形は、５ｋＶと２０ｋＶの間のピークツーピーク電圧を有する、請求項３に記載の方法。
【請求項5】
前記プロセスガスが、第２のフッ化炭素含有ガス及び第２のプロセスガスを含む、請求項１に記載の方法。
【請求項6】
前記第１のフッ化炭素含有ガスが、Ｃ４Ｆ６又はＣ３Ｆ６の少なくとも１つを含み、前記第１のプロセスガスが、Ｎ２、Ｋｒ、及びＯ２の少なくとも１つを含む、請求項１に記載の方法。
【請求項7】
前記１つ以上の導電層を含む前記基板上にマスクを配置することと、前記プラズマ処理チャンバ内に、前記マスク及び前記１つ以上の導電層を含む前記基板を供給することと、
複数のパラメータに基づいて、前記第１の誘電材料をエッチングすることと、
を更に含む、請求項１に記載の方法。
【請求項8】
前記１つ以上の導電層が、タングステン、白金、チタン、ルテニウム、及びケイ素のうちの少なくとも１つを含む、請求項７に記載の方法。
【請求項9】
前記１つ以上の導電層が、モリブデン、コバルト、及びハフニウムのうちの少なくとも１つを含む、請求項７に記載の方法。
【請求項10】
前記第１の誘電材料をエッチングすることが、前記第１の誘電材料を通る第１のトレンチをエッチングすることであって、前記１つ以上の導電層のうちの第１の導電層まで延在する第１のトレンチをエッチングすることと、
前記第１のトレンチの深さを超えた、前記第１の誘電材料を通る第２のトレンチをエッチングすることであって、前記１つ以上の導電層のうちの第２の導電層まで延在する第２のトレンチをエッチングすることと、
を含む、請求項７に記載の方法。
【請求項11】
前記第１の誘電材料をエッチングすることが、前記第２のトレンチの深さを超えた、前記第１の誘電材料を通る第３のトレンチをエッチングすることであって、最終的に前記基板のベース層に到達する第３のトレンチをエッチングすることを含む、請求項１０に記載の方法。
【請求項12】
前記第１のトレンチが前記第１の導電層を貫通せず、前記第２のトレンチが前記第２の導電層を貫通しない、請求項１０に記載の方法。
【請求項13】
前記第１の誘電材料を通る前記第１のトレンチをエッチングすることが、前記第１のトレンチの前記深さと一致する深さまで、前記第２のトレンチをエッチングすることを含む、請求項１０に記載の方法。
【請求項14】
前記１つ以上のトレンチのそれぞれが、前記１つ以上の導電層のいずれも貫通しない、請求項１に記載の方法。
【請求項15】
前記第１の誘電材料をエッチングすることが、前記１つ以上のトレンチと、前記１つ以上の導電層のうちの導電層と、の間に界面を形成することを含む、請求項１に記載の方法。
【請求項16】
前記１つ以上の導電層のそれぞれの末端が、互いにずれて階段部を形成する、請求項１５に記載の方法。
【請求項17】
前記プラズマ処理チャンバの前記処理領域へと前記プロセスガスを伝達することが、１ｍＴｏｒｒと５００ｍＴｏｒｒの間のチャンバ圧力を形成し、前記プロセスガスを伝達することが、第１の流量で前記第１のフッ化炭素含有ガスを流し、第２の流量で前記第１のプロセスガスを流すことを含み、配置された前記バイアス電極で確立された前記パルス電圧波形が、１％と９９％の間のデューティサイクルを含む、請求項１に記載の方法。
【請求項18】
前記第１のフッ化炭素含有ガスが、Ｃ４Ｆ６又はＣ３Ｆ６の少なくとも１つを含み、前記第１のプロセスガスが、Ｎ２、Ｋｒ、及びＯ２の少なくとも１つを含む、請求項１７に記載の方法。
【請求項19】
前記一連の繰り返しパルス波形サイクルが、３００と５００ｋＨｚの間のパルス周波数で提供され、前記第１の誘電材料をエッチングすることが、前記基板支持面の温度を－８０℃と５００℃の間の範囲内で維持することをさらに含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に記載される実施形態は、概して、半導体デバイス製造ハードウェア及びプロセスに関し、より具体的には、プラズマ処理チャンバ内で基板を処理する装置及び方法に関する。
【背景技術】
【0002】
高アスペクト比のフィーチャ（ｆｅａｔｕｒｅ）を信頼性高く製造することは、半導体デバイスの次世代の超大規模集積（ＶＬＳＩ：ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）及び極超大規模集積（ＵＬＳＩ：ｕｌｔｒａ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）のための、重要な技術的課題の１つである。高アスペクト比のフィーチャを形成する１つの方法では、反応性イオンエッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）プラズマプロセスといった、プラズマ支援エッチングプロセスを使用して、基板の誘電体層などの材料層に高アスペクト比の開口部を形成する。典型的なＲＩＥプラズマプロセスでは、プラズマがＲＩＥ処理チャンバ内で形成され、プラズマからのイオンが基板表面に向けて加速させられ、基板表面上に形成されたマスク層の下に配置された材料層において、開口部を形成する。
【0003】
典型的な反応性イオンエッチング（ＲＩＥ）プラズマ処理チャンバは、高周波（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）バイアス生成器を含み、このＲＦバイアス生成器はＲＦ電圧を、「パワー電極（ｐｏｗｅｒ ｅｌｅｃｔｒｏｄｅ）」（例えばバイアス電極）へと、例えば、「静電チャック」（ＥＳＣ：ｅｌｅｃｔｒｏｓｔａｔｉｃ ｃｈｕｃｋ）アセンブリ（より一般的には「カソード（ｃａｔｈｏｄｅ）」と呼ばれる）に隣接して配置された金属プレートへと供給する。パワー電極は、ＥＳＣアセンブリの一部である誘電材料（例えば、セラミック材料）の厚い層を介して、処理システムのプラズマに容量結合することができる。容量結合ガス放電においては、プラズマが、ＲＦ整合回路（「ＲＦ整合器（ＲＦ ｍａｔｃｈ）」）を介してＲＦ電極に結合される高周波（ＲＦ）生成器を使用して生成され、上記ＲＦ整合回路は、反射される電力を最小に抑えて電力供給効率を最大化するために、見かけの負荷を５０Ωに調整する。パワー電極にＲＦ電圧を印加することで、ＥＳＣアセンブリの基板支持面上に配置された基板の処理表面の上に、電子反発（ｅｌｅｃｔｒｏｎ－ｒｅｐｅｌｌｉｎｇ）プラズマシース（「カソードシース（ｃａｔｈｏｄｅ ｓｈｅａｔｈ）」とも呼ばれる）を形成する。プラズマシースの非線形的でダイオードのような性質により、印加されたＲＦ電場の整流が行われ、これにより、直流（ＤＣ）の電圧降下、即ち「自己バイアス（ｓｅｌｆ－ｂｉａｓ）」が基板とプラズマの間で発生し、基板電位はプラズマ電位に対して負となる。この電圧降下によって、基板に向かって加速するプラズマイオンの平均エネルギーが決定され、従ってエッチング異方性が決定される。具体的には、イオンの指向性、フィーチャのプロファイル、並びに、マスク及びストップ層に対するエッチングの選択性が、イオンエネルギー分布関数（ＩＥＤＦ：Ｉｏｎ Ｅｎｅｒｇｙ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｆｕｎｃｔｉｏｎ）によって制御される。ＲＦバイアスを含むプラズマでは、ＩＥＤＦは典型的に、２つの別個のピーク、即ち、低エネルギーのピーク及び高エネルギーのピークと、２つのピークの間にのびるエネルギーの範囲を有するイオン群と、を有する。ＩＥＤＦの２つのピーク間にイオン群が存在することは、基板とプラズマとの間の電圧降下がＲＦバイアス周波数で振動するという事実を反映している。より低い周波数のＲＦバイアス生成器が、より高い自己バイアス電圧を得るために使用されるときには、これら２つのピーク間のエネルギーの差はかなり大きくなりうる。即ち、低エネルギーピークにあるイオンに因りエッチングプロファイルはより等方的であるため、エッチングされたフィーチャの壁が曲がることに繋がる可能性がある。高エネルギーイオンと比較して、低エネルギーイオンは、（例えば、帯電効果に起因して、）エッチングされたフィーチャの底部の隅に到達することにおいては効果が低いものの、マスク材料のスパッタリングを引き起こすことが少ない。このことは、ハードマスク開口部又は誘電体モールドエッチング（ｍｏｌｄ ｅｔｃｈ）といった、高アスペクト比のエッチング用途においては重要である。フィーチャの大きさが縮小し続けてアスペクト比が大きくなるにつれ、フィーチャプロファイルの制御要件がより厳しくなる一方で、処理中に基板表面においてＩＥＤＦが十分に制御されることがより望まれるようになっている。
【0004】
他の従来のプラズマプロセス、及び処理チャンバ設計では、プラズマ処理チャンバ内の１つ以上の電極に複数の異なるＲＦ周波数を伝達することが、プラズマ密度、イオンエネルギー、及び／又はプラズマ化学物質といった様々なプラズマ特性を制御するために利用可能であることも分かっている。しかしながら、異なるＲＦ周波数を提供するようそれぞれ構成された２つ以上のＲＦ源から、複数の従来の正弦波波形を伝達することでは、シース特性を適切に又は望ましい形で制御することはできず、望まれないアーク放電の問題に繋がりうることが分かっている。さらに、処理中のＲＦ源間の直接的な結合又は容量結合に起因して、各ＲＦ源が、接続された他のＲＦ源の出力に提供されるＲＦ電流（例えば、しばしば「クロストーク（ｃｒｏｓｓ－ｔａｌｋ）」と呼ばれる）を誘発する虞があり、その結果、電力が、意図される負荷（プラズマ）から逸れ、さらにＲＦ源のそれぞれに損傷を与える虞がある。
【0005】
近年では、３次元（３Ｄ：ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａ）積層メモリ構造を含む高密度ストレージデバイスが開発されている。例えば、３Ｄ ＮＡＮＤ積層メモリデバイスは、誘電材料と導電層（例えば、タングステン含有層）とが交互になった垂直スタックのアレイから形成されうる。メモリ開口部が形成され、交互スタック内の誘電材料含有層を通って垂直方向に延びて導電層の一部を露出させ、従って、交互スタック構造内での深さは様々である。メモリ開口部は、最終的に導電性材料で充填され、交互スタックの各層における各導電層の露出部分との接続を形成する。交互スタック内の導電層は、３Ｄ ＮＡＮＤ積層メモリデバイスのワード線として機能することができ、メモリスタック構造のアレイの上にあるビット線が、半導体チャネルのドレイン側末端に接続されうる。しかしながら、交互スタック内の異なる深さまで延びるメモリ開口部を、１回のエッチングステップで形成するときには、交互スタックの最も浅い深さにある層の部分を、最も深い深さに形成された層に対してオーバーエッチング（ｏｖｅｒ ｅｔｃｈｉｎｇ）しないことが望ましい。従って、全てのメモリ開口部を交互スタック内の全ての層まで形成できるように、交互スタックの誘電体部分を選択的にエッチングし、かつ導電層上で停止することが可能であり、その際に、エッチングプロセス中に様々な導電性フィーチャの露出部分をオーバーエッチングするがないエッチングプロセスが必要とされている。
【0006】
従って、当技術分野では、新規の堅牢で信頼性が高いプラズマ処理方法及びバイアス方法であって、ほぼ一定のシース電圧を維持することを可能とし、従って、基板の表面において所望の再現可能なＩＥＤＦを形成し、ＩＥＤＦの形状、及び場合によっては基板の表面に形成されるフィーチャのエッチングプロファイルに対する正確な制御を可能とする処理方法及びバイアス方法が必要とされている。先に述べた問題を解決するシステム、装置、及び方法も必要とされている。
【発明の概要】
【0007】
本開示の実施形態は、概して、プラズマ処理チャンバ内の基板を処理する方法であって、プラズマ処理チャンバの処理領域内に配置された基板支持アセンブリの基板支持面上に配置された基板上に形成された第１の誘電材料をエッチングすることを含む方法を含む。第１の誘電材料をエッチングするプロセスが、
プラズマ処理チャンバの処理領域に、第１のフッ化炭素含有ガス及び第１のプロセスガスを含むプロセスガスを伝達することと、高周波生成器を利用して、プラズマ処理チャンバ内に配置された第１の電極へと高周波信号を伝達して、処理領域内でプラズマを生成することと、第１のパルス電圧波形生成器を利用して、基板支持アセンブリ内に配置されたバイアス電極で第１のパルス電圧波形を確立することであって、第１のパルス電圧波形が一連の繰り返しパルス波形サイクルを含む、第１のパルス電圧波形を確立することと、を含む。各パルス波形サイクルが、第１の期間の間に発生する第１の部分、及び、前記第１の期間よりも大きい第２の期間の間に発生する第２の部分と、を含む。パルス電圧波形が、第２の期間の少なくとも一部分の間実質的に一定である。
プラズマ処理チャンバの処理領域に、第１のフッ化炭素含有ガス及び第１のプロセスガスを含むプロセスガスを伝達することと、高周波生成器を利用して、プラズマ処理チャンバ内に配置された第１の電極へと高周波信号を伝達して、処理領域内でプラズマを生成することと、第１のパルス電圧波形生成器を利用して、基板支持アセンブリ内に配置されたバイアス電極で第１のパルス電圧波形を確立することであって、第１のパルス電圧波形が一連の繰り返しパルス波形サイクルを含む、第１のパルス電圧波形を確立することと、を含む。各パルス波形サイクルが、第１の期間の間に発生する第１の部分、及び、前記第１の期間よりも大きい第２の期間の間に発生する第２の部分と、を含む。パルス電圧波形が、第２の期間の少なくとも一部分の間実質的に一定である。
【0008】
本開示の実施形態は、プラズマ処理チャンバ内で基板を処理する方法であって、プラズマ処理チャンバの処理領域内に配置された基板支持アセンブリの基板支持面上に配置された基板上に形成された第１の誘電材料をエッチングすることを含む方法をさらに提供しうる。第１の誘電材料をエッチングするプロセスは、プラズマ処理チャンバの処理領域に、第１のフッ化炭素含有ガス及び第１のプロセスガスを含むプロセスガスを伝達すること含む。第１のフッ化炭素含有ガスが、Ｃ４Ｆ６又はＣ３Ｆ６の少なくとも１つを含み、第１のプロセスガスが、Ｎ２、Ｋｒ、及びＯ２の少なくとも１つを含む。第１の誘電材料をエッチングするプロセスはまた、高周波生成器を利用して、プラズマ処理チャンバ内に配置された第１の電極へと高周波信号を伝達して、処理領域内でプラズマを生成することと、第１のパルス電圧波形発生器を利用して、基板支持アセンブリ内に配置されたバイアス電極で第１のパルス電圧波形を確立することであって、第１のパルス電圧波形が一連の繰り返しパルス波形サイクルを含む、第１のパルス電圧波形を確立することと、を含む。各パルス波形サイクルが、第１の期間の間に発生する第１の部分、及び、第１の期間よりも大きい第２の期間の間に発生する第２の部分を含む。第１の期間は、約２００ｎｓと約４００ｎｓの間とすることができ、第１の期間は、一連の繰り返しサイクルのうちの１サイクルの約２０％未満でありうる。各パルス波形サイクル内のパルス電圧波形は、約５ｋＶと約２０ｋＶの間のピークツーピーク電圧を有しうる。パルス電圧波形が、第２の期間の少なくとも一部分の間、実質的に一定である。
【0009】
本開示の上述の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られる。一部の実施形態は、添付図面に示されている。しかしながら、添付の図面は例示的な実施形態を示しているにすぎず、従って、本開示の範囲を限定すると見なすべきではなく、他の等しく有効な実施形態も許容されうることに留意されたい。
【図面の簡単な説明】
【0010】
【図1】一実施形態に係る、本明細書に記載の方法を実施するよう構成された処理チャンバの概略的な断面図である。
【図4A】一実施形態に係る、バイアス電極で確立される負パルス電圧（ＰＶ）波形の一例を示す。
【図4B】一実施形態に係る、バイアス電極で確立される整形パルス電圧（ＰＶ）波形の一例を示す。
【図4C】一実施形態に係る、バイアス電極で確立される正パルス電圧（ＰＶ）波形の一例を示す。
【図4D】一実施形態に係る、処理中に基板において確立される負パルス電圧（ＰＶ）波形と正パルス電圧（ＰＶ）波形との比較を示す。
【図5】一実施形態に係る、エッチングされたトレンチが基板の様々な導電層に到達している基板の図である。
【図6A】一実施形態に係る、基板に対するプラズマエッチング処理の図を示す。
【図6B】一実施形態に係る、基板に対するプラズマエッチング処理の図を示す。
【図6C】一実施形態に係る、基板に対するプラズマエッチング処理の図を示す。
【図7】一実施形態に係る、基板に対するプラズマエッチング処理の図を示す。
【図8】一実施形態に係る、プラズマエッチングプロセスの間の例示的なシース厚さを示す。
【図9】一実施形態に係る、プラズマエッチングプロセスの例示的な工程を示す。
【発明を実施するための形態】
【0011】
理解が容易になるよう、可能な場合には、各図に共通する同一の要素を示すために同一の参照番号を使用した。一実施形態の構成要素及び特徴は、さらなる記述がなくとも、他の実施形態に有益に組み込まれうることが想定されている。
【0012】
本明細書で提供される本開示の実施形態は、処理チャンバ内で基板をプラズマ処理するための装置及び方法を含む。より具体的には、本開示の実施形態では、パルスプラズマイオンエッチングプロセスを使用して、１つ以上の無機物質に対する誘電体層のエッチングの選択性を向上させるためのプロセスについて説明する。本開示の実施形態は、高周波（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）で生成されたＲＦ波形を、ＲＦ生成器から処理チャンバ内の１つ以上の電極へと提供するよう構成された装置を含み、パルス電圧（ＰＶ：ｐｕｌｓｅｄ－ｖｏｌｔａｇｅ）波形が、１つ以上のパルス電圧（ＰＶ）生成器から、処理チャンバ内の１つ以上の電極へと伝達される。
【0013】
概して、生成されたＲＦ波形は、処理チャンバ内でプラズマを確立して維持するよう構成され、伝達されたＰＶ波形は、プラズマプロセスの一部の間に基板の表面でのシース電圧を制御し、従って処理チャンバ内で行われる１つ以上のプラズマ処理ステップの間に、基板の表面において所望のイオンエネルギー分布関数（ＩＥＤＦ）を形成するよう構成されている。本明細書に開示されるプラズマプロセスは、処理中のプラズマと基板表面との相互作用を制御するために使用することができる。幾つかの構成において、本明細書に開示されるプラズマプロセスが、処理中に基板表面において形成されるフィーチャのプロファイルを制御するために使用される。幾つかの実施形態において、パルス電圧波形が、プラズマ処理チャンバ内に配置された基板支持アセンブリ内に配置されたバイアス電極に電気的に結合されたＰＶ生成器によって確立される。
【0014】
一般に、半導体デバイスの作製工程は、フラッシュメモリの作製といった、ロジック部及びメモリの製造プロセスを含みうる。デバイスが小型化されるにつれて、効率よく複数のメモリセルを作製するための構造が、メモリデバイス内のメモリセルの密度を最大にするために使用される。３次元（３Ｄ）ＮＡＮＤ技術は、２次元（２Ｄ）ＮＡＮＤ技術、及びメモリセルを垂直方向に積層することに伴う課題に対処する。
【0015】
３Ｄ ＮＡＮＤデバイスの製造に含まれるプラズマエッチングプロセスは、ますます困難になってきている。特に、３Ｄ ＮＡＮＤ技術における階段状コンタクトのエッチングは、ＮＡＮＤスタックの底部にあるセルへのアクセスを提供し、これにより、外部の周辺回路からセル制御ゲートへのアクセスを可能とするワード線を形成するための、導電性材料（例えば、タングステン）の堆積を可能とする。階段状コンタクトのエッチングでは、特にアスペクト比が２０：１～４０：１の高アスペクト比のフィーチャについて、エッチングに関する問題が生じる。高アスペクト比の導電層を通してエッチングすることは、層内の開口部であって、ストリエーション（ｓｔｒｉａｔｉｏｎ）が無く、歪みが無く、ラインの曲がりが無く、ファセット（ｆａｃｅｔｉｎｇ）が無く、フィーチャが詰まっていない開口部を形成できなければならないという、エッチングプロセスに対する要求を高める。これらの要求の他に、階段状コンタクトのエッチング用途で優先されることは、２０：１から４０：１以上までのアスペクト比での複数レベルでの同時エッチングを高い選択性と組み合わせて、下にある導電性コンタクト材料の損失がごくわずかであることを保証することである。
【0016】
これに対応して、パルス電圧技術によって、プラズマ処理中のプラズマイオン密度及びイオンエネルギーを正確に制御する方法が可能となりうる。望ましいドライエッチング化学物質を用いながら、プラズマイオン密度及びイオンエネルギーを正確に制御することを使用して、エッチングの選択性を向上させ、かつエッチングプロセスの結果を改善することができると考えられる。さらに、本明細書に記載の１つ以上の方法を使用して、エッチングプロセス中に、露出した導電性材料表面上にフッ化炭素系ポリマー層を制御して形成することによって、エッチング選択性、及びエッチングプロセス結果の改善をさらに達成することができる。
【0017】
図１は、本明細書に記載の方法を実行するよう構成された処理チャンバの概略的な断面図である。幾つかの半導体プラズマプロセスの間に、基板支持アセンブリ１３６（図１）の上に置かれた基板の上に形成される電子反発シースにおける電圧降下によって、イオンが基板に向かって意図的に加速させられる。本明細書で提供される開示の範囲に関して限定する意図はないが、基板支持アセンブリ１３６は、本明細書ではしばしば「カソードアセンブリ（ｃａｔｈｏｄｅ ａｓｓｅｍｂｌｙ）」又は「カソード（ｃａｔｈｏｄｅ）」と呼ばれる。幾つかの実施形態において、基板支持アセンブリ１３６は、基板支持体１０５及び支持ベース１０７を含む。基板支持体１０５は、基板収容面１０５ａ上で基板をチャックする（例えば、保持する）よう構成された静電チャック（ＥＳＣ：ｅｌｅｃｔｒｏｓｔａｔｉｃ ｃｈｕｃｋ）アセンブリを含みうる。
【0018】
本明細書で提供される開示の幾つかの実施形態において、処理チャンバが、容量結合ガス放電を提供するよう構成されており、これにより、プラズマが、ＲＦ生成アセンブリを使用することによって生成され、ＲＦ生成アセンブリは、ＲＦ整合回路（ＲＦ整合器」）を介してＲＦ電極に結合されるＲＦ生成器を含んでいる。ＲＦ整合回路は、反射される電力を最小に抑え電力供給効率を最大にするために、見かけの負荷を５０Ωに調整するよう構成されている。幾つかの実施形態において、ＲＦ電極は、プラズマに面する基板表面に対して平行に配置された金属プレートを含む。
【0019】
加えて、本明細書に開示されるプラズマ処理方法の間、イオン加速カソードシースは、基板支持アセンブリ１３６内に配置された１つ以上のバイアス電極１０４（図１）においてパルス電圧波形を確立するよう構成されたパルス電圧（ＰＶ：ｐｕｌｓｅｄ－ｖｏｌｔａｇｅ）波形生成器を使用して、プラズマ処理中に概ね形成される。幾つかの実施形態において、１つ以上のバイアス電極１０４が、基板支持アセンブリ１３６（例えば、静電チャック（ＥＳＣ）アセンブリ）内に形成された誘電材料の薄層によって基板から隔てられたチャック電極と、任意選択的に、基板１０３が基板支持アセンブリ１３６の基板支持面１０５Ａ上に配置されたときには、基板１０３を囲むエッジリング１１４の内部又は当該エッジリング１１４の下に配置されるエッジ制御電極と、を含む。以下で更に述べるように、このＰＶ波形は、当該ＰＶ波形のパルス期間のかなりの部分について、ほぼ一定のシース電圧（例えば、プラズマ電位と基板電位との間の差）を形成させるよう構成することができ、このことは、本明細書では「イオン流フェーズ（ｉｏｎ－ｃｕｒｒｅｎｔ ｐｈａｓｅ）」とも称される上記パルス期間のこの部分の間に基板に達するイオンの、イオンエネルギー分布関数（ＩＥＤＦ）を含む単一の（狭い）ピークに対応している。
【0020】
プラズマ処理チャンバのハードウェア例
図１は、処理チャンバ１００の概略的な断面図であり、処理チャンバ１００内では、複合負荷１３０（図３Ａ～３Ｂ）がプラズマ処理中に形成される。図３Ａ～図３Ｂはそれぞれ、処理チャンバ１００内に見られる構成要素を使用して実施することが可能なパルス電圧及びＲＦバイアス方式の簡略化した電気回路１４０の例である。処理チャンバ１００は、１つ以上の実施形態に従って、本明細書で提案される１つ以上のバイアス方式を実行するよう構成されている。一実施形態において、処理チャンバは、反応性イオンエッチング（ＲＩＥ）プラズマチャンバといった、プラズマ処理チャンバである。幾つかの他の実施形態において、処理チャンバは、プラズマ強化堆積チャンバ、例えば、プラズマ化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）チャンバ、プラズマ物理的気相堆積（ＰＥＰＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）チャンバ、又はプラズマ原子層堆積（ＰＥＡＬＤ：ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）チャンバである。幾つかの他の実施形態において、処理チャンバは、プラズマ処理チャンバ、又はプラズマベースのイオン注入チャンバ、例えばプラズマドーピング（ＰＬＡＤ：ｐｌａｓｍａ ｄｏｐｉｎｇ）チャンバである。幾つかの実施形態において、プラズマ源が、容量結合プラズマ（ＣＣＰ：ｃａｐａｃｉｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）源であり、これは、処理空間内に配置された、基板支持アセンブリ１３６に面する電極（例えば、チャンバリッド１２３）を含む。図１に示すように、基板支持アセンブリ１３６に対向して配置されたチャンバリッド１２３といった、対向する電極は、接地に電気的に接続されている。しかしながら、他の代替的な実施形態において、対向する電極は、ＲＦ生成器に電気的に接続される。さらに別の実施形態において、処理チャンバが、代替的又は追加的に、高周波（ＲＦ）電源に電気的に接続された誘導結合プラズマ（ＩＣＰ：ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）源を含みうる。
図１は、処理チャンバ１００の概略的な断面図であり、処理チャンバ１００内では、複合負荷１３０（図３Ａ～３Ｂ）がプラズマ処理中に形成される。図３Ａ～図３Ｂはそれぞれ、処理チャンバ１００内に見られる構成要素を使用して実施することが可能なパルス電圧及びＲＦバイアス方式の簡略化した電気回路１４０の例である。処理チャンバ１００は、１つ以上の実施形態に従って、本明細書で提案される１つ以上のバイアス方式を実行するよう構成されている。一実施形態において、処理チャンバは、反応性イオンエッチング（ＲＩＥ）プラズマチャンバといった、プラズマ処理チャンバである。幾つかの他の実施形態において、処理チャンバは、プラズマ強化堆積チャンバ、例えば、プラズマ化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）チャンバ、プラズマ物理的気相堆積（ＰＥＰＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）チャンバ、又はプラズマ原子層堆積（ＰＥＡＬＤ：ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）チャンバである。幾つかの他の実施形態において、処理チャンバは、プラズマ処理チャンバ、又はプラズマベースのイオン注入チャンバ、例えばプラズマドーピング（ＰＬＡＤ：ｐｌａｓｍａ ｄｏｐｉｎｇ）チャンバである。幾つかの実施形態において、プラズマ源が、容量結合プラズマ（ＣＣＰ：ｃａｐａｃｉｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）源であり、これは、処理空間内に配置された、基板支持アセンブリ１３６に面する電極（例えば、チャンバリッド１２３）を含む。図１に示すように、基板支持アセンブリ１３６に対向して配置されたチャンバリッド１２３といった、対向する電極は、接地に電気的に接続されている。しかしながら、他の代替的な実施形態において、対向する電極は、ＲＦ生成器に電気的に接続される。さらに別の実施形態において、処理チャンバが、代替的又は追加的に、高周波（ＲＦ）電源に電気的に接続された誘導結合プラズマ（ＩＣＰ：ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）源を含みうる。
【0021】
処理チャンバ１００はまた、チャンバ本体１１３を含み、チャンバ本体１１３は、チャンバリッド１２３と、１つ以上の側壁１２２と、チャンバベース１２４と、を含み、これらが処理空間１２９を画定する。１つ以上の側壁１２２及びチャンバベース１２４は、一般に、処理チャンバ１００の構成要素のための構造的支持を形成するよう寸法決定され成形された材料を含み、プラズマ１０１が処理中に処理チャンバ１００の処理空間１２９内で維持される真空環境内で生成される間に上記構成要素に加えられる圧力及び付加エネルギーに耐えるよう構成されている。一例において、１つ以上の側壁１２２及びチャンバベース１２４が、アルミニウム、アルミニウム合金、又はステンレス鋼といった金属から形成される。チャンバリッド１２３を貫通して配置されたガス注入口１２８が、それと流体的に連通したプロセスガス源１１９から処理空間１２９へと、１つ以上のプロセスガスを供給するために使用される。１つ以上の側壁１２２のうちの１つの側壁１２２における開口部（図示せず）を介して、基板１０３が処理空間１２９内へとロードされ、及び処理空間１２９から取り出され、上記開口部は、基板１０３のプラズマ処理中には、スリットバルブ（図示せず）でシールされる。ここで、基板１０３は、リフトピンシステム（図示せず）を使用して、ＥＳＣ基板支持体１０５の基板収容面１０５ａへと移送され、及び当該基板収容面１０５ａから移送される。
【0022】
幾つかの実施形態において、ＲＦ生成アセンブリ１６０が、基板支持アセンブリ１３６内の、ＥＳＣ基板支持体１０５の近傍に配置された支持ベース１０７にＲＦ電力を供給するよう構成される。支持ベース１０７に伝達されるＲＦ電力は、処理空間１２９内に配されたプロセスガスを使用して形成された処理プラズマ１０１を点火して維持するよう構成されている。幾つかの実施形態において、支持ベース１０７は、ＲＦ生成アセンブリ１６０内に配置されたＲＦ整合回路１６１及び第１のフィルタアセンブリ１６２を介して、ＲＦ生成器１１８に電気的に接続されたＲＦ電極である。幾つかの実施形態において、プラズマ生成アセンブリ１６０及びＲＦ生成器１１８は、処理空間１２９内に配されたプロセスガスと、ＲＦ生成器１１８によって支持ベース１０７に提供されたＲＦ電力によって生成された電場（ｆｉｅｌｄ）と、を使用して、処理プラズマ１０１を点火し維持するために使用される。処理空間１２９は、真空出口１２０を介して、１つ以上の専用真空ポンプに流体連結しており、１つ以上の専用真空ポンプは、処理空間１２９を準大気圧に維持し、そこからプロセスガス及び他のガスを排出する。処理空間１２９内に配置された基板支持アセンブリ１３６は、支持シャフト１３８上に配置されており、支持シャフト１３８は接地されており、チャンバベース１２４を貫通して延びている。しかしながら、幾つかの実施形態において、ＲＦ生成アセンブリ１６０は、支持ベース１０７に対して基板支持体１０５内に配置されたバイアス電極１０４にＲＦ電力を供給するよう構成されている。
【0023】
基板支持アセンブリ１３６は、先に簡単に記載したように、一般に、基板支持体１０５（例えば、ＥＳＣ基板支持体）と、支持ベース１０７と、を含む。幾つかの実施形態において、基板支持アセンブリ１３６は、以下でさらに述べるように、絶縁プレート１１１及び接地プレート１１２を追加的に含みうる。基板支持体１０５は、支持ベース１０７に熱的に結合されており、支持ベース１０７上に配置されている。幾つかの実施形態において、支持ベース１０７は、基板の処理中に、基板支持体１０５と、基板支持体１０５上に配置された基板１０３と、の温度を調節するよう構成されている。幾つかの実施形態において、支持ベース１０７の内部には１つ以上の冷却チャネル（図示せず）が配置されており、１つ以上の冷却チャネルは、電気抵抗が比較的高い冷媒（ｒｅｆｒｉｇｅｒａｎｔ）源又は冷却水源といった冷却源と流体連結しており、当該冷却源と流体的に連通している。幾つかの実施形態において、基板支持体１０５が、ヒータを含み、例えば、基板支持体の誘電材料内に埋め込まれた抵抗性加熱素子を含む。ここで、支持ベース１０７は、耐食性金属、例えばアルミニウム、アルミニウム合金、又はステンレス鋼といった、耐食性熱伝導性材料で形成され、接着剤を用いて又は機械的手段によって基板支持体に結合されている。
【0024】
支持ベース１０７は、絶縁プレート１１１によってチャンバベース１２４から電気的に絶縁されており、接地プレート１１２は、絶縁プレート１１１とチャンバベース１２４との間に介在している。幾つかの実施形態において、処理チャンバ１００は、腐食性のプロセスガス若しくはプラズマ、洗浄ガス若しくはプラズマ、又はこれらの副産物との接触からの、ＥＳＣ基板支持体１０５及び／又は支持ベース１０７の腐食を防止するために、基板支持アセンブリ１３６の一部を少なくとも部分的に周回する石英管１１０、又はカラーをさらに含む。典型的に、石英管１１０、絶縁プレート１１１、及び接地プレート１１２は、ライナー１０８によって取り囲まれている。ここで、ＥＳＣ基板支持体１０５の基板収容面とほぼ同一平面上にあるプラズマスクリーン１０９が、ライナー１０８と１つ以上の側壁１２２との間の空間内でプラズマが形成されるのを防止する。
【0025】
基板支持体１０５は典型的に、バルク焼結セラミック材料など、耐腐食性の金属酸化物又は金属窒化物材料などといった、誘電材料で形成され、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化チタン（ＴｉＯ）、窒化チタン（ＴｉＮ）、酸化イットリウム（Ｙ２Ｏ３）、これらの混合物、又はこれらの組み合わせから形成される。本明細書の実施形態において、基板支持体１０５は、その誘電材料に埋め込まれたバイアス電極１０４をさらに含む。一構成において、バイアス電極１０４は、本明細書に記載の１つ以上のパルス電圧バイアス方式を使用して、処理プラズマ１０１に対して、本明細書ではＥＳＣ基板支持体とも呼ばれる基板支持体１０５の基板収容面１０５ａに基板１０３を固定（チャック）するために使用されるチャッキング極である。典型的に、バイアス電極１０４は、１つ以上の金属メッシュ、金属箔、金属プレート、又はこれらの組み合わせといった、１つ以上の導電性部品で形成される。幾つかの実施形態において、バイアス電極１０４が、バイアス補償モジュール１１６に電気的に結合されており、このバイアス補償モジュール１１６は、同軸伝送線１０６（例えば、同軸ケーブル）といった電気導体を使用して、約－５０００Ｖと約５０００Ｖの間の静的ＤＣ電圧といったチャッキング電圧を、バイアス電極１０４に提供する。以下でさらに述べるように、高電圧モジュール１１６は、バイアス補償回路素子１１６Ａ（図３Ａ～図３Ｂ）、ＤＣ電源１５５、及び阻止キャパシタ１５３を含む。本明細書では阻止キャパシタ１５３とも呼ばれるバイアス補償モジュール阻止キャパシタは、パルス電圧波形生成器（ＰＶＷＧ：ｐｕｌｓｅｄ－ｖｏｌｔａｇｅ ｗａｖｅｆｏｒｍ ｇｅｎｅｒａｔｏｒ）１５０の出力とバイアス電極１０４の間に配置されている。
【0026】
バイアス電極１０４は、基板支持体１０５の誘電材料の層によって、基板支持体１０５の基板収容面１０５Ａから、ひいては基板１０３から間隔を置かれている。クーロン力ＥＳＣ又はジョンセン・ラーベック（Ｊｏｈｎｓｅｎ－Ｒａｈｂｅｋ）力ＥＳＣといった、処理中に基板１０３を保持するために基板支持体１０５内で利用する静電チャック方法の種類に従って、プラズマ１０１へのバイアス電極１０４の電気的結合をモデル化するために使用される有効回路素子が異なってくる。一般に、平行板のような構造が、バイアス電極１０４と、典型的には約５ｎＦと約５０ｎＦの間の実効容量ＣＥを有しうる誘電材料の層と、によって形成される。典型的に、誘電材料（例えば、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）など）の層は、厚さが約０．１ｍｍ～約１ｍｍの間であり、例えば約０．１ｍｍと約０．５ｍｍの間、例えば約０．３ｍｍである。ここで、バイアス電極１０４は、支持シャフト１３８内に配置された伝送線１０６といった外部導体を使用して、ＰＶＷＧ１５０の出力に電気的に接続されている。幾つかの実施形態において、誘電材料及び層の厚さは、誘電材料の層のチャック容量ＣＥＳＣが約５ｎＦと約５０ｎＦの間、例えば約７ｎＦと約１０ｎＦの間となるように、選択されうる。
【0027】
ジョンセン・ラーベック力ＥＳＣのより複雑なモデルでは、回路モデルは、図示のように、ＥＳＣ誘電体チャック容量ＣＥＳＣと、ＥＳＣ誘電体抵抗ＲＣＥＲと、ギャップ容量Ｃａｂｔと、基板容量Ｃｓｕｂと、基板抵抗Ｒｓｕｂと、の組み合わせを含む。ギャップ容量Ｃａｂｔは、一般に、基板支持体１０５上に配置された基板の上及び下の、ガスを含む空間を考慮する。ギャップ容量Ｃａｂｔは、チャック容量ＣＥＳＣと同じ範囲内の容量を持つことが予期される。
【0028】
幾つかの用途において、基板１０３は典型的に、半導体材料及び／又は誘電材料の薄い層から作製されるため、基板１０３は、電気的には、バイアス電極１０４と基板収容面１０５ａとの間に配置されたＥＳＣ誘電体層の一部であると見做すことができる。従って、幾つかの用途では、チャック容量ＣＥＳＣが、ＥＳＣと基板の直列容量を合わせたもの（即ち、基板容量Ｃｓｕｂ）で近似される。しかしながら、クーロン力チャックの場合は、基板容量Ｃｓｕｂが典型的に非常に大きい（１０ｎＦより大きい（（＞１０ｎＦ）））又は基板が導電性（無限容量）でありうるため、直列容量は主に容量ＣＥＳＣによって決定される。この場合は、実効容量ＣＥは実質的にチャック容量ＣＥＳＣと等しい。「ジョンセン・ラーベック力ＥＳＣ」の場合、誘電材料は、例えば、誘電率（ε）が約９のドープされた窒化アルミニウム（ＡｌＮ）でありうるため、ＥＳＣ誘電体層が完全な絶縁体ではなく、ある程度の導電性を有するという意味で「リーキー（ｌｅａｋｙ）」である。しかしながら、ジョンセン・ラーベック力ＥＳＣの実効容量は、クーロン力チャックと近いべきである。一例において、ジョンセン・ラーベック力ＥＳＣ内の誘電体層の体積抵抗率は、約１０１２Ω－ｃｍ（Ω－ｃｍ）未満であり、又は約１０１０Ω－ｃｍ未満であり、又は、１０８Ω－ｃｍと１０１２Ω－ｃｍの間の範囲内ですらある。
【0029】
基板支持アセンブリ１３６は、エッジリング１１４の下に配置されておりバイアス電極１０４を取り囲んでいるエッジ制御電極１１５をさらに含んでおり、これにより、エッジ制御電極１１５は、バイアスが加えられたときには、基板１０３に対するその位置に起因して、基板１０３のエッジにおける又は当該エッジより外側の生成されたプラズマ１０１の一部に影響を与え又は当該一部を変更することが可能である。エッジ制御電極１１５には、バイアス電極１０４にバイアスを加えるために使用するＰＶＷＧ１５０とは異なるＰＶＷＧ１５０を使用して、バイアスを加えることができる。一構成において、第１のＰＶ源アセンブリ１９６の第１のＰＶ波形生成器１５０が、バイアス電極１０４にバイアスを加えるよう構成され、第２のＰＶ源アセンブリ１９７の第２のＰＶ波形生成器１５０が、エッジ制御電極１１５にバイアスを加えるよう構成されている。一実施形態において、エッジ制御電極１１５は、図１に示すように、基板支持体１０５の領域内に配置されている。一般に、円形の基板を処理するよう構成された処理チャンバ１００の場合、エッジ制御電極１１５は、図１に示すように、環状の形状をしており、導電性材料から作製され、バイアス電極１０４の少なくとも一部を囲むよう構成されている。幾つかの実施形態において、図１に示すように、エッジ制御電極１１５が、基板支持体１０５の表面１０５Ａから（即ち、Ｚ方向に）、バイアス電極１０４と似た距離で配置された導電性のメッシュ、フォイル（箔）又はプレートを含む。代替的に、幾つかの他の実施形態において、エッジ制御電極１１５は、バイアス電極１０４及び／又は基板支持体１０５の少なくとも一部分を取り囲む石英管１１０（図示せず）の領域上又は当該領域内に配置された導電性のメッシュ、フォイル又はプレートを含む。幾つかの他の実施形態において、エッジ制御電極１１５は、基板支持体１０５に隣接して配置されたエッジリング１１４内に配置され又は当該エッジリング１１４に結合される。本構成では、エッジリング１１４は、半導体材料又は誘電材料（例えば、ＡｌＮ、Ａｌ２Ｏ３等）から形成される。
【0030】
図１を参照すると、支持ベース１０７は、誘電材料の一部分によって、バイアス電極１０４から間隔が空けられている。幾つかの構成における誘電材料の上記一部分は、基板支持体１０５を形成するために使用される誘電材料であり、基板支持体１０５の裏側からバイアス電極１０４まで延在している。基板支持体１０５の誘電材料の上記一部分は、図３Ａ及び図３Ｂに概略的に示すように、ＥＳＣ容量ＣＥと直列に接続された支持ベース容量ＣＣＬを有する。幾つかの実施形態において、支持ベース１０７とバイアス電極１０４との間に配置された誘電材料の上記一部分の厚さが、バイアス電極１０４と基板１０３との間に配置された誘電材料の厚さよりも大きく、ここで、誘電材料同士は同じ材料であり及び／又は基板支持体１０５の一部を形成する。一例において、支持ベース１０７とバイアス電極１０４との間に配置された基板支持体１０５の誘電材料（例えば、Ａｌ２Ｏ３又はＡｌＮ）の上記一部分は厚さが１ｍｍより大きく、例えば、厚さが約１．５ｍｍと約２０ｍｍの間である。
【0031】
一般に、処理チャンバ１００の処理空間１２９内で形成される圧力が低いと、結果的に、そこに配置されたハードウェア部品の表面間、例えば、基板支持体１０５の誘電材料と、基板支持体１０５の基板収容面上に配置された基板１０３と、の間の熱伝導が悪くなり、基板１０３を加熱又は冷却する際の基板支持体の効果が下がる。従って、幾つかのプロセスにおいて、熱伝導性の不活性伝熱ガス、典型的にはヘリウムが、基板１０３の非デバイス側表面と、基板支持体１０５の基板収容面１０５Ａと、の間に配置された空間（図示せず）内に導入され、これらの間の熱伝達を改善する。伝熱ガス源（図示せず）から供給される伝熱ガスが、支持ベース１０７を貫通して配置されさらに基板支持体１０５を貫通して配置されたガス連通路（図示せず）を介して、裏面側の空間へと流れる。
【0032】
処理チャンバ１００は、本明細書では処理チャンバコントローラとも称されるコントローラ１２６をさらに含む。本明細書のコントローラ１２６は、中央処理ユニット（ＣＰＵ）１３３、メモリ１３４、及び支援回路１３５を含む。コントローラ１２６は、本明細書に記載の基板バイアス方法を含む、基板１０３を処理するために使用されるプロセスシーケンスを制御するために使用される。ＣＰＵ１３３は、処理チャンバ、及び処理チャンバと関係するサブプロセッサを制御するための工業用の設定で使用のために構成された汎用コンピュータプロセッサである。一般的には不揮発性メモリである本明細書に記載のメモリ１３４は、ランダムアクセスメモリ、読み出し専用メモリ、フロッピー若しくはハードディスクドライブ、又は、ローカル若しくはリモートの他の適切な形態のデジタルストレージを含む。支援回路１３５は、従来ＣＰＵ１３３に接続されており、キャッシュ、クロック回路、入力／出力サブシステム、電源等、及びこれらの組み合わせを含む。ＣＰＵ１３３内のプロセッサに命令するためのソフトウェア命令（プログラム）及びデータが、コード化されてメモリ１３４に格納されうる。コントローラ１２６内のＣＰＵ１３３によって可読なソフトウェアプログラム（又は、コンピュータ命令）が、処理チャンバ１００内の構成要素によってどのタスクが実施可能であるかを決定する。好ましくは、コントローラ１２６内のＣＰＵ１３３によって可読なプログラムはコードを含み、コードは、プロセッサ（ＣＰＵ１３３）によって実行されると、本明細書に記載の電極バイアス方式の監視及び実行に関するタスクを実行する。プログラムは命令を含み、命令は、処理チャンバ１００内の様々なハードウェア及び電気的構成要素を制御して、本明細書に記載の電極バイアス方式を実行するために使用される様々なプロセスタスク及び様々なプロセスシーケンスを実行するために使用される。
【0033】
処理中に、第１のＰＶ源アセンブリ１９６及び第２のＰＶ源アセンブリ１９７のＰＶ波形生成器１５０内のＰＶ生成器３１４が、処理チャンバ１００と共に配置された負荷（例えば、複合負荷１３０）上で、パルス電圧波形を確立する。本明細書で提供される開示に関して限定する意図はなく、考察を簡略化にするために、エッジ制御電極１１５にバイアスを加えるために使用される第２のＰＶ源アセンブリ１９７内の構成要素は、図３Ａ～３Ｂでは概略的に示されていない。ＰＶ波形生成器１５０のそれぞれからのＰＶ波形の伝達の全体的な制御は、コントローラ１２６から供給される信号を使用して制御される。一実施形態において、図３Ａに示すように、ＰＶ波形生成器１５０Ａは、自身の内部スイッチＳ１を所定のレートで繰り返し開閉することによって、所定の長さの規則的に繰り返される期間の間、（即ち、接地に対する）その出力で所定の実質的に一定の正電圧を維持するよう構成されている。代替的に、一実施形態において、図３Ｂに示すように、ＰＶ波形生成器１５０Ｂは、自身の内部スイッチＳ１を所定のレートで繰り返し開閉することによって、所定の長さの規則的に繰り返される期間の間、（即ち、接地に対する）その出力で所定の実質的に一定の負電圧を維持する。図３Ａ～図３Ｂでは、ＰＶ波形生成器１５０Ａ、１５０Ｂは、バイアス電極１０４において所望のパルス電圧波形を確立する際の役割を理解するために重要な構成要素の最小限の組み合わせに減らされている。各ＰＶ波形生成器１５０は、図３Ａ～図３Ｂに概略的に示すように、出力３５０にＰＶ波形を提供するよう構成されたＰＶ生成器３１４（例えば、ＤＣ電源）及び１つ以上の電気的構成要素を含み、当該電気的構成要素は、例えば、高繰返しスイッチ、キャパシタ（図示せず）、インダクタ（図示せず）、フライバックダイオード（図示せず）、パワートランジスタ（図示せず）及び／又は抵抗（図示せず）である。ナノ秒パルス生成器として構成可能な実際のＰＶ波形生成器１５０は、任意の数の内部構成要素を含むことができ、図３Ａ～図３Ｂに示すよりも複雑な電気回路に基づきうる。図３Ａ～図３Ｂの概略図はそれぞれ、動作の基本的な原則と、処理空間内のプラズマとの相互作用と、バイアス電極１０４における入力パルス電圧波形といったパルス電圧波形を確立する際の役割と、を説明するのに必要な範囲内で、ＰＶ波形生成器１５０の構成要素とその電気回路の機能的に同等の表現のみ提供する。図３Ａ～図３Ｂに示す概略図から推測できるように、スイッチＳ１が開位置（オフ）から閉位置（オン）に動いたときには、ＰＶ波形生成器１５０の出力を、実質的に一定の出力電圧を生成するそのＰＶ生成器３１４に接続する。ＰＶ波形生成器１５０は、定電圧源としてではなく、主に電荷注入器（電流源）として使用され、従って、スイッチが閉（Ｏｎ）位置のままであるときにも時間的に出力電圧が変化しうることから、出力電圧の安定性に厳しい要件を課す必要はない。さらに、幾つかの構成において、ＰＶ生成器３１４は、一方向にしか電流を流さない（例えば、出力はキャパシタを充電できるが、放電することできない）という点で、基本的にソース（ｓｏｕｒｃｉｎｇ）供給部であるが、シンク（ｓｉｎｋｉｎｇ）供給部ではない。加えて、スイッチＳ１が開放（Ｏｆｆ）位置のままであるときには、ＰＶ波形生成器１５０の出力の電圧（Ｖ０）は、ＰＶ生成器３１４によっては制御されず、代わりに、自身の内部構成要素と他の回路要素とのの相互作用によって決定される。
【0034】
電流帰還出力段３１４Ａは、一端が接地に接続され、他端がＰＶ波形生成器１５０の出力の接続点（即ち、生成器結合アセンブリ（図示せず）の１の側）に接続されている。電流帰還出力段３１４Ａは、以下の要素構成要素を含むことができ、即ち、抵抗器、直列に接続された抵抗器及びインダクタ、スイッチＳ２、及び／又は、接地に向かう正の電流の流れを可能とする、並列キャパシタを含むより複雑な電気要素の組合せを含みうる。
【0035】
ＰＶ伝送線１５７（図１）の一部を形成する伝送線１３１は、ＰＶ波形生成器１５０の出力３５０を第２のフィルタアセンブリ１５１に電気的に接続する。以下の考察では、主に、ＰＶ波形生成器１５０をバイアス電極１０４に結合するために使用する第１のＰＶ源アセンブリ１９６のＰＶ伝送線１５７について述べるが、ＰＶ波形生成器１５０をエッジ制御電極１１５に結合する第２のＰＶ源アセンブリ１９７のＰＶ伝送線１５８は、同じ又は同様の構成要素を含むことになる。従って、一般的には、ＰＶ波形生成器１５０の出力３５０が終点となり、ここでは、ＰＶパルス生成器３１４の出力が、内部の電気導体を介して、出力３５０及び電流帰還型出力段３１４Ａに接続される。伝送線１３１は、ＰＶ波形生成器１５０の出力３５０のところに位置する生成器結合アセンブリ１８１を、第２のフィルタアセンブリ１５１に接続する。ＰＶ伝送線１５７、１５８の様々な部分内の電気導体は、以下を含むことができ、即ち、（ａ）同軸伝送線（例えば、同軸線１０６）であって、剛性の同軸伝送線と直列に接続されたフレキシブルな同軸ケーブルを含みうる同軸伝送線、（ｂ）絶縁高電圧耐コロナフックアップワイヤ、（ｃ）裸線、（ｄ）金属棒、（ｅ）電気コネクタ、又は（ｆ）上記（ａ）～（ｅ）の電気要素の任意の組合せを含む。支持シャフト１３８内のＰＶ伝送線１５７の部分といった、ＰＶ伝送線１５７の外部導体部分（例えば、第１の電気導体）、及びバイアス電極１０４は、接地に対してある程度の結合した浮遊容量Ｃｓｔｒａｙ（図３Ａ～図３Ｂ）を有することになる。図には示されないが、ＰＶ伝送線１５８の外部導体部分（例えば、第２の電気導体）及びエッジ制御電極１１５も、接地に対してある程度の結合した浮遊容量Ｃｓｔｒａｙを有することになる。ＰＶ波形生成器１５０の内部電気導体が、外部電気導体と同じ基本的要素を含みうる。大抵の実用的な用途においては、伝送線１３１は、線インダクタンス１５９を含むことになり、この線インダクタンス１５９は、ＰＶ波形生成器１５０の内部構成要素（即ち、生成器出力結合アセンブリ１８１の左側（図３Ａ～図３Ｂ））によって生成される部分、及び／又は、ＰＶ波形生成器１５０を第２のフィルタアセンブリ１５１に接続する外部の線／ケーブル（即ち、生成器出力結合アセンブリ１８１の右側）によって生成される部分を含みうる。
【0036】
図１に戻って参照すると、処理チャンバ１００は、接地されたチャンバリッド１２３を含む。従来のプラズマ処理チャンバの設計とはおおよそ異なっている本構成では、ＲＦ電力が代わりに基板支持体を介して伝達される。従って、ＲＦ生成器１１８を支持ベース１０７に結合することで、機能的にはカソードアセンブリの一部であるＥＳＣの本体全体が、上部電極を接地させることを可能とし、電流帰還領域を最大化することを可能にする。ＲＦ電力伝達及びＰＶ波形伝達を利用するプラズマプロセスの場合、プラズマ処理チャンバ内の接地される表面積、ひいては電流帰還面積を最大化することで、ＰＶ波形生成器１５０の出力によって生成されるＰＶ波形サイクルのＥＳＣ充電／シース崩壊フェーズの間のプラズマ電位ジャンプを最小に抑えられるが、これについては、以下でさらに述べる。このように、本明細書で提供される装置及び方法は、チャンバ壁への電力損失を最小に抑え、プラズマ処理効率を向上させる。本明細書に記載のＲＦ電力及びＰＶパルス波形の伝達方法は、プラズマ特性及びラジカル生成に影響を与え当該プラズマ特性及びラジカル生成の制御の改善を可能とするため、特定のプロセス利点も提供する。しかしながら、先に述べたように、ＥＳＣセラミック層を介する支持ベース１０７とバイアス電極１０４との間、及びＲＦ伝送線１６７とＰＶ伝送線１５７との間には強い容量結合が存在し、従って、両方のタイプの電力が基板支持アセンブリ１３６（即ち、カソードアセンブリ）を介して伝達されたときには、各生成器が他方を通る電流を誘導し、結果的に、電力が、意図される（プラズマ）負荷から遠ざけられるとともに、両方の生成器への損傷が生じる可能性がある。
【0037】
本明細書に開示される他の１つ以上の実施形態と共に使用することが可能な他の代替的なチャンバリッド１２３の構成において、チャンバリッド１２３（即ち、対向する電極）は、１つ以上の側壁１２２から電気的に絶縁されており、かつ、プラズマ生成アセンブリ１６０を介してＲＦ生成器１１８に電気的に結合されている。本構成において、チャンバリッド１２３は、処理空間１２９内の処理プラズマ１０１を点火して維持するためにＲＦ生成器１１８によって駆動されうる。一例において、ＲＦ生成器１１８は、約３００ｋＨｚより大きなＲＦ周波数、例えば約３００ｋＨｚと約６０ＭＨｚの間の周波数のＲＦ信号、又は、約２ＭＨｚから約４０ＭＨｚまでの範囲内の周波数のＲＦ信号さえも、チャンバリッド１２３に提供するよう構成されている。
【0038】
プラズマ処理バイアス方式及びプロセス
図２は、図１に示す処理チャンバを用いて使用することが可能なバイアス方式の簡略化した概略図である。図２に示すように、ＲＦ生成器１１８及びＰＶ波形生成器１５０は、それぞれＲＦ波形及びパルス電圧波形を、処理チャンバ１００のチャンバ本体１１３内に配置された１つ以上の電極に伝達するよう構成されている。一実施形態において、ＲＦ生成器１１８及びＰＶ波形生成器１５０は、ＲＦ波形及びパルス電圧波形を、基板支持アセンブリ１３６内に配置された１つ以上の電極に同時に伝達するよう構成されている。非限定的な一例において、先に述べたように、ＲＦ生成器１１８及びＰＶ波形生成器１５０は、ＲＦ波形及びパルス電圧波形を、支持ベース１０７及びバイアス電極１０４にそれぞれ伝達するよう構成されており、支持ベース１０７及びバイアス電極１０４は両方とも、基板支持アセンブリ１３６内に配置されている。他の例において、ＲＦ生成器１１８、第１のＰＶ波形生成器１５０、及び第２のＰＶ波形生成器１５０は、ＲＦ波形、第１のパルス電圧波形、及び第２のパルス電圧波形を、それぞれ支持ベース１０７、バイアス電極１０４、及びエッジ制御電極１１５に供給するよう構成されており、これらは全て、基板支持アセンブリ１３６内に配置されている。
図２は、図１に示す処理チャンバを用いて使用することが可能なバイアス方式の簡略化した概略図である。図２に示すように、ＲＦ生成器１１８及びＰＶ波形生成器１５０は、それぞれＲＦ波形及びパルス電圧波形を、処理チャンバ１００のチャンバ本体１１３内に配置された１つ以上の電極に伝達するよう構成されている。一実施形態において、ＲＦ生成器１１８及びＰＶ波形生成器１５０は、ＲＦ波形及びパルス電圧波形を、基板支持アセンブリ１３６内に配置された１つ以上の電極に同時に伝達するよう構成されている。非限定的な一例において、先に述べたように、ＲＦ生成器１１８及びＰＶ波形生成器１５０は、ＲＦ波形及びパルス電圧波形を、支持ベース１０７及びバイアス電極１０４にそれぞれ伝達するよう構成されており、支持ベース１０７及びバイアス電極１０４は両方とも、基板支持アセンブリ１３６内に配置されている。他の例において、ＲＦ生成器１１８、第１のＰＶ波形生成器１５０、及び第２のＰＶ波形生成器１５０は、ＲＦ波形、第１のパルス電圧波形、及び第２のパルス電圧波形を、それぞれ支持ベース１０７、バイアス電極１０４、及びエッジ制御電極１１５に供給するよう構成されており、これらは全て、基板支持アセンブリ１３６内に配置されている。
【0039】
図２に示すように、ＲＦ生成器１１８は、正弦波ＲＦ波形６０１（図６Ａ～図６Ｇ）を含むＲＦ信号を、ＲＦ整合回路１６１及び第１のフィルタアセンブリ１６２を含むプラズマ生成アセンブリ１６０を介して伝達することによって、チャンバ本体１１３内に配置された１つ以上の電極に、正弦波ＲＦ波形を提供するよう構成されている。加えて、ＰＶ波形生成器１５０のそれぞれは、第２のフィルタアセンブリ１５１を介してバイアス電極１０４においてＰＶ波形４０１（図４Ａ、図５Ａ）、４４１（図５Ｂ）、又は４３１（図５Ｃ）を確立することによって、典型的に一連の電圧パルス（例えば、ナノ秒電圧パルス）を含むＰＶ波形を、チャンバ本体１１３内に配置された１つ以上の電極に提供するよう構成されている。バイアス補償モジュール１１６内の構成要素が、任意選択的に、各ＰＶ波形生成器１５０と第２のフィルタアセンブリ１５１との間に配置されうる。
【0040】
先に簡単に述べたように、図３Ａ～３Ｂはそれぞれ、本明細書で提案されるパルス電圧及びＲＦバイアス方式の機能的に等価な簡略化した電気回路１４０の例であり、処理空間内のプラズマの図も含んでいる。図３Ａは、第１のＰＶ源アセンブリ１９６内のＰＶ波形生成器１５０を利用するパルス電圧及びＲＦバイアス方式の簡略化した電気回路１４０を示しており、第１のＰＶ源アセンブリ１９６は、バイアス電極１０４でＰＶ波形を確立するプロセスの一部分の間に、ＰＶ波形４３１（図４Ｃ）といった正電圧を提供するよう構成されている。図３Ｂは、第１のＰＶ源アセンブリ１９６内のＰＶ波形生成器１５０を利用するパルス電圧及びＲＦバイアス方式の簡略化した電気回路１４０を示しており、第１のＰＶ源アセンブリ１９６は、バイアス電極１０４でＰＶ波形を確立するプロセスの一部分の間に、ＰＶ波形４０１（図４Ａ）といった負電圧を提供するよう構成されている。これらの回路は、処理チャンバ１００内での第１のＰＶ源アセンブリ１９６のパルス電圧波形生成器１５０とＲＦ生成器１１８との相互作用の簡略化したモデルを示しており、処理チャンバ１００の稼働中に使用される基本的な要素を概ね示している。本開示では、明確さのために以下の定義を使用する。即ち、（１）基準が指定されない限り、全ての電位はグランド（ｇｒｏｕｎｄ）を参照する。（２）（基板又はバイアス電極のような）任意の物理点での電圧も同様に、グランド（ゼロ電位点）に対する上記物理点の電位として定義される。（３）カソードシースは、プラズマに対して負の基板電位に対応する電子反発性イオン加速シースであることが暗示されている。（４）シース電圧（「シース電圧降下」と称することもある）Ｖｓｈは、プラズマと、（例えば、基板又はチャンバ壁の）隣接する表面と、の間の電位差の絶対値として定義される。（５）基板電位は、プラズマに面する基板表面の電位である。
【0041】
図３Ａ～図３Ｂに示される複合負荷１３０は、処理プラズマ１０１を３つの直列要素として表す標準電気プラズマモデルとして示されている。第１の要素は、基板１０３の近傍の電子反発カソードシースである（「プラズマシース（ｐｌａｓｍａ ｓｈｅａｔｈ）」又は単に「シース（ｓｈｅａｔｈ）」と称することもある）。カソードシースは、図３Ａ～図３Ｂでは、従来の３つの部分の回路素子によって表されており、この３つの部分の回路素子は以下を含む。即ち、（ａ）開放時にはシース崩壊を表すダイオードＤＳＨ、（ｂ）シースの存在下で基板へと流れるイオン流を表す電流源Ｉｉ、及び（ｃ）イオンの加速及びエッチングが起こるバイアスサイクルの主要部分（即ち、ＰＶ波形のイオン流フェーズ）の間のシースを表すキャパシタＣＳＨ（例えば、～１００－３００ｐＦ）。第２の要素はバルクプラズマであり、単一の抵抗Ｒｐｌａｓｍａ（例えば、抵抗器１４６＝～５－１０オーム）によって表される。第３の要素は、チャンバ壁において形成される電子反発性の壁シースである。壁シースも同様に、図３では３つの回路要素によって表される。３つの回路要素は以下を含む。即ち、（ａ）ダイオードＤｗａｌｌ、（ｂ）壁へのイオン流を表す電流源Ｉｉｗａｌｌ、（ｃ）主に、ＰＶ波形のＥＳＣ再充電フェーズ（本テキストで後述）の間の壁シースを表すキャパシタＣｗａｌｌ（例えば、～５－１０ｎＦ）。接地された金属壁の内面は、誘電材料の薄い層でコーティングされていると見做すこともでき、図３では、大きなキャパシタＣｃｏａｔ（例えば、～３００－１０００ｎＦ）によって表される。
【0042】
図３Ａ～図３Ｂに示すように、ＲＦ生成器１１８は、生成されたＲＦ電力を、第１のフィルタアセンブリ１６２、ＲＦ整合回路１６１、線インダクタンスＬＬｉｎｅ、支持ベース容量ＣＣＬ、及び実効容量ＣＥを通じて供給することによって、ＲＦ信号を支持ベース１０７に、ひいては複合負荷１３０に提供するよう構成されている。一実施形態において、ＲＦ整合回路１６１は、直列インダクタンス要素ＬＳＥＲと、コントローラ１２６からの入力によって制御されうる調整可能な直列容量要素ＣＳＥＲ及び調整可能なシャント容量要素ＣＳｈｕｎｔと、を含む。幾つかの実施形態において、ＲＦ整合回路１６１は、代替的に、例えば、Ｌ型回路、π（ｐｉ）型回路、又はトランスマッチ回路といった他の回路要素構成を使用して形成されうる。先に述べたように、ＲＦ整合回路１６１は、一般に、ＲＦ生成器１１８からのＲＦ信号の伝達によって発生する反射された電力を最小に抑え、かつその電力伝達効率を最大化するために、見かけ上の負荷を５０Ωに調整するよう構成されている。幾つかの実施形態において、ＲＦ整合回路１６１がオプションであり、この場合、基板のプラズマ処理中に、他のＲＦ信号整合技術（例えば、可変周波数チューニング）を使用して、複合負荷１３０に非効率的にＲＦ電力を供給するのを回避することができる。
【0043】
第１のフィルタアセンブリ１６２は、ＰＶ波形生成器１５０の出力によって生成された電流がＲＦ伝送線１６７を通って流れてＲＦ生成器１１８に損傷を与えることを実質的に防止するよう構成された１つ以上の電気素子を含む。第１のフィルタアセンブリ１６２は、ＰＶ波形生成器１５０内のＰＶパルス生成器３１４から生成されたＰＶ信号に対して、高インピーダンス（例えば、高Ｚ）として作用し、従ってＲＦ生成器１１８への電流の流れを妨げる。一実施形態において、第１のフィルタアセンブリ１６２は、ＲＦ整合回路１６１とＲＦ生成器１１８との間に配置された阻止キャパシタＣＢＣを含む。本構成において、ＲＦ整合素子１６１は、見かけ上の負荷をＲＦ生成器１１８に同調させるため、阻止キャパシタＣＢＣの静電容量を補償するよう構成されている。一例において、ＰＶ波形生成器１５０から供給されたナノ秒ＰＶ波形（例えば、パルス周期１０～１００ｎｓ）が、ＲＦ生成器１１８に損傷を与えるのを防止するために、第１のフィルタアセンブリ１６２が、３８～４０ｐＦのキャパシタを含む。他の例において、第１のフィルタアセンブリ１６２は、３８ｐＦ未満の静電容量を有する阻止キャパシタＣＢＣを含む。
【0044】
幾つかの実施形態において、図１～図３Ｂに示すように、ＰＶ波形生成器１５０のそれぞれは、高電圧モジュール１１６の阻止キャパシタ１５３、及び第２のフィルタアセンブリ１５１、高電圧線インダクタンスＬＨＶ、及び実効容量ＣＥを介して、生成されたパルス電圧波形を供給することによって、バイアス電極１０４、ひいては複合負荷１３０にパルス電圧波形信号を供給するよう構成されている。この場合、システムは任意選択的に、ＥＳＣ基板支持体の基板収容面に対して基板をチャックするため、例えば「電気的クランプする（ｅｌｅｃｔｒｉｃａｌｌｙ ｃｌａｍｐｉｎｇ）」ために使用されるバイアス補償モジュール１１６を含む。基板をチャックすることで、基板収容面と基板の非デバイス側の表面との間の間隙にヘリウムガス（Ｈｅ）を充填することが可能となり、このことは、上記２つ（基板収容面と基板の非デバイス側の表面の）間の熱接触を良好にするため、かつＥＳＣ基板支持体の温度を調節することで基板の温度制御を可能とするために行われる。バイアス補償モジュール１１６によって生成されたＤＣチャッキング電圧を、バイアス電極１０４において、ＰＶ波形生成器１５０によって生成されたパルス電圧と組み合わせると、ＤＣチャッキング電圧に等しいパルス電圧波形の追加の電圧オフセットが得られる。追加の電圧オフセットは、図４Ａ～図４Ｂに示すオフセットΔＶに加算し又は当該オフセットΔＶから減算することができる。バイアス補償モジュール１１６が、ＰＶ波形生成器１５０のＰＶパルス生成器３１４の動作に対して与える影響は、適切な大きさの阻止キャパシタ１５３及び阻止抵抗１５４を選択することで、無視できるようにすることができる。阻止抵抗１５４は、バイアス補償モジュール１１６を伝送線１３１内の或るポイントへと接続する構成要素内に配置された抵抗器を概略的に示している。バイアス補償モジュールのＤＣ電圧のみを遮断しつつ、そのことがパルスバイアス生成器のパルス電圧出力に対する如何なる負荷にもならないように、阻止キャパシタ１５３の値が選択される。一例において、阻止キャパシタＣＢＣの容量は約３８ｐＦであり、阻止キャパシタ１５３の容量は約４０ｎＦである。本阻止抵抗１５４は、典型的に、それを通る電流を効率良く最小に抑えるのに十分な大きさに設定される。例えば、抵抗（≧１ＭＯｈｍ）が、ＰＶ波形生成器１５０からバイアス補償モジュール１１６内へと流れる４００ｋＨｚの電流を無視できるようにするために使用される。一例において、阻止抵抗が、約５００ｋＯｈｍより大きな抵抗値を有する。この結果、平均的な誘導電流は０．５～１ｍＡ程度となり、バイアス補償モジュール電源の典型的な制限値である約５ｍＡ程度のＤＣ電流よりもはるかに小さくなる。
【0045】
第２のフィルタアセンブリ１５１は、ＲＦ生成器１１８の出力によって生成された電流がＰＶ伝送線１５７を通って流れてＰＶ波形生成器１５０のＰＶパルス生成器３１４に損傷を与えることを防止するよう構成された１つ以上の電気的要素を含む。先に述べたように、ＰＶ伝送線１５７は、同軸伝送線１０６及び伝送線１３１を含むアセンブリである。一実施形態において、第２のフィルタアセンブリ１５１は、容量ＣＦＣを有するフィルタキャパシタ１５１Ａと、インダクタンスＬＦＬを有するフィルタインダクタ１５１Ｂと、を含み、フィルタキャパシタ１５１Ａとフィルタインダクタ１５１Ｂとは、並列に接続されており、ＰＶパルス生成器３１４とバイアス電極１０４との間の伝送線１５７上に配置されている。幾つかの構成において、第２のフィルタアセンブリ１５１が、バイアス補償モジュール１１６の阻止キャパシタ１５３と、バイアス電極１０４の間に配置される。第２のフィルタアセンブリ１５１は、ＰＦ生成器１１８から生成されたＰＦ信号に対して、高インピーダンス（例えば、高Ｚ）として作用し、従ってＰＶパルス生成器３１４への電流の流れを妨げる。一般に、第２のフィルタアセンブリ１５１は、ＲＦ信号、及び関連するあらゆる高調波が、ＰＶパルス生成器３１４への経路を作るのを阻止するよう構成されている。幾つかの実施形態において、ＲＦ生成器によって生成されたＲＦ信号は、４００ｋＨｚより高いＲＦ周波数、例えば、ＲＦ周波数≧１ＭＨｚ、又は≧２ＭＨｚ、又は≧１３．５６ＭＨｚ、又は≧４０ＭＨｚなどを伝達するよう構成されている。一例において、４０ＭＨｚの周波数でＲＦ生成器１１８から提供されたＲＦ電力が、ＰＶパルス生成器３１４に損傷を与えるのを防止するために、第２のフィルタアセンブリ１５１は、約５１ｐＦの静電容量を有するフィルタキャパシタ１５１Ａと、約３１１ｎＨのインダクタンスを有するフィルタインダクタ１５１Ｂと、を含む。
【0046】
パルス波形の例
先に述べたように、本開示の実施形態は、新規な基板バイアス方法であって、処理中にほぼ一定のシース電圧を維持することを可能とし、従って、基板の表面に所望のＩＥＤＦを形成しつつ、１つ以上のＲＦ源アセンブリを使用してプラズマ処理チャンバの処理空間内に形成されたプラズマの局面を個別に制御する能力も提供する基板バイアス方法を提供する。幾つかの実施形態において、本明細書に開示された新規な基板バイアス装置及び方法を使用することで、シングルピーク（単一エネルギー（ｍｏｎｏ－ｅｎｅｒｇｅｔｉｃ））のＩＥＤＦを、処理中に基板の表面において形成することができる。他の実施形態において、本明細書に開示された新規な基板バイアス装置及び方法のうちの１つ以上を使用することで、２ピーク（バイエネルギー（ｂｉ－ｅｎｅｒｇｅｔｉｃ））のＩＥＤＦが、処理中に基板の表面において形成される。
先に述べたように、本開示の実施形態は、新規な基板バイアス方法であって、処理中にほぼ一定のシース電圧を維持することを可能とし、従って、基板の表面に所望のＩＥＤＦを形成しつつ、１つ以上のＲＦ源アセンブリを使用してプラズマ処理チャンバの処理空間内に形成されたプラズマの局面を個別に制御する能力も提供する基板バイアス方法を提供する。幾つかの実施形態において、本明細書に開示された新規な基板バイアス装置及び方法を使用することで、シングルピーク（単一エネルギー（ｍｏｎｏ－ｅｎｅｒｇｅｔｉｃ））のＩＥＤＦを、処理中に基板の表面において形成することができる。他の実施形態において、本明細書に開示された新規な基板バイアス装置及び方法のうちの１つ以上を使用することで、２ピーク（バイエネルギー（ｂｉ－ｅｎｅｒｇｅｔｉｃ））のＩＥＤＦが、処理中に基板の表面において形成される。
【0047】
図４Ａ～図４Ｃに関連してさらに以下で述べるように、プラズマ処理中にほぼ一定のシース電圧を維持することを可能とする新規な基板バイアス方法は、プラズマ処理チャンバ内で行われるプラズマプロセス中の、基板上で行われるプラズマ処理シーケンスの間に、一連のパルス及び／又はパルスのバーストを伝達することを含む。本明細書で提供される開示の実施形態は、それぞれが複数の様々な位相（ｐｈａｓｅ）を含む所望のＰＶ波形を有するパルスを伝達することを含む。さらに後述するように、各ＰＶ波形は、ＰＶ波形生成器１５０から提供される電圧信号、又は場合によっては定電流信号の伝達によって制御される複数の位相のうちの少なくとも１つの位相を含む。おおまかに、考察のために、ＰＶ波形の各パルスは、２つの主要領域に区分けすることができ、２つの主要領域は、図４Ａ～図４Ｃに示すように、第１の領域４０５と、第２の領域４０６と、を含む。おおまかに、各ＰＶ波形は、振幅（Ｖｏｕｔ）、オフセット（例えば、ΔＶ）、パルス周期（ＴＰ）、パルス繰り返し周波数（ｆＰ＝１／ＴＰ）を含む。
【0048】
幾つかの実施形態において、ＰＶ波形は、第１のＰＶ源アセンブリ１９６のＰＶ波形生成器１５０及び第２のＰＶ源アセンブリ１９７のＰＶ波形生成器１５０を使用して、バイアス電極１０４及びエッジ制御電極１１５において別々に確立される。図４Ａは、パルス電圧波形の負パルスバイアス方式タイプを示しており、ここでは、ＰＶ波形生成器１５０が、バイアス電極１０４又はエッジ制御電極１１５においてＰＶ波形を確立するために、多相の負パルス波形４０１の連なり５５０の生成を制御するよう構成されている。幾つかの実施形態において、多相の負パルス波形４０１は、各サイクル内の波形が、第１の期間の間に発生する第１の部分と、第２の期間の間に発生する第２の部分と、を有するように、一連の繰り返しサイクルを含む。多相の負のパルス波形４０１はまた、第１の期間の少なくとも一部分の間のみ存在する正電圧を含み、パルス電圧波形は、第２の期間の少なくとも一部分の間、実質的に一定である。ＰＶ波形生成器１５０の出力は、第２の期間の少なくとも一部分の間、負電圧電源に接続される。
【0049】
図４Ａ及び図４Ｄを参照すると、一例において、基板ＰＶ波形４２５は、確立されたＰＶ波形がＰＶ波形生成器１５０によってバイアス電極１０４又はエッジ制御電極１１５において形成されたことに因り、基板において確立される一連のＰＶ波形である。基板ＰＶ波形４２５は、処理中に基板の表面において確立され、例示される基板ＰＶ波形４２５の点４２０と点４２１との間に延びるシース崩壊及びＥＳＣ再充電フェーズ（ｐｈａｓｅ、段階）４５０（又は、考察を分かり易くするため、シース崩壊フェーズ４５０）と、点４２１と点４２２との間に延びるシース形成フェーズ４５１と、点４２２と、最初に戻って、次に連続して確立されるパルス電圧波形の開始点４２０と、の間に延びるイオン流フェーズ４５２と、を含む。プラズマ電位曲線は、１つ以上のＰＶ波形生成器１５０を使用してバイアス電極１０４及び／又はエッジ制御電極１１５において確立された負パルス波形４０１が伝達される間の、局所的なプラズマ電位を例示している。
【0050】
本例では、処理チャンバ１００内での処理中に、ＰＶ波形生成器１５０が、確立された多相の負パルス波形４０１の位相のうちの２相の間に、負の方向に向くＰＶ波形の部分及び／又は負電圧レベルで維持される部分（例えば、イオン流フェーズ）といった負電圧を供給し、当該負電圧の伝達を制御するときには、多相の負パルス波形４０１（図４Ａ）が形成される。例えば、負パルス波形４０１の上記負電圧を含む部分は、類推すると、基板ＰＶ波形４２５のシース形成フェーズ４５１及びイオン流フェーズ４５２に関係するであろう。この場合、多相の負パルス波形４０１について、ＰＶ波形生成器１５０からの負電圧の伝達は、第２のフェーズ４０６の間に起こり、この第２のフェーズ４０６は、点４１１（即ち、多相の負パルス波形４０１のピーク）から延び、又は点４１１と、点４１３と一致する基板ＰＶ波形のシース崩壊フェーズ４５０の開始と、間に延びている。幾つかの実施形態において、確立された多相の負パルス波形４０１のうち、点４１２と点４１３の間にある部分と一致するイオン流フェーズ４５２の間に、ＰＶ波形生成器１５０は、一定の負電圧（例えば、ＶＯＵＴ）を提供するよう構成されている。例えば、イオン流フェーズ４５２の間に、イオン流（Ｉｉ）が基板表面上に正の電荷を堆積させることに起因して、基板表面での電圧は、点４２２と点４２０の間の線の正の傾きに見られるように、時間の経過とともに増大する。基板表面での経時的な電圧上昇は、シース電圧を低下させ、結果としてイオンエネルギーの拡散をもたらす。従って、シース電圧の低下及びイオンエネルギーの拡散の影響を最小に抑えるために、少なくともＰＶ波形の周波数（１／ＴＰＤ、但し、ＴＰＤはＰＶ波形周期（図５Ａ））を制御し、設定することが望ましい。
【0051】
プラズマ処理中に、バイアス電極１０４に提供されるＰＶ波形を伝達し、当該ＰＶ波形を制御することで、ほぼ単一エネルギーのＩＥＤＦといった、望ましいイオンエネルギー分布関数（ＩＥＤＦ）を形成することができる。ＰＶ波形の生成、及びＰＶ波形の特性（例えば、ピークツーピーク電圧、デューティサイクル、周波数等）の制御によって、プラズマイオン密度、及び生成されたイオンエネルギーの正確な制御が可能となり、さらに、エッチングされたフィーチャの底部に見られる導電性材料（例えば、Ｗ）表面上への、フッ素化炭素（ＣｘＦｙ）ベースのポリマーの堆積がより制御可能となる。導電性材料の表面上にポリマー堆積を形成することで、導電性材料へのドライエッチング化学物質のエッチング選択性が、介在するエッチングされる誘電材料に対して向上することになる。
【0052】
図４Ｂは、整形パルスバイアス方式タイプのＰＶ波形を示しており、ここでは、ＰＶ波形生成器１５０が、バイアス電極１０４及び／又はエッジ制御電極１１５において確立される多相の整形パルス波形４４１の連なり５５１の生成を制御するよう構成されている。幾つかの実施形態において、多相の整形パルス波形４４１は、ＰＶ波形生成器１５０によって形成され、ＰＶ波形生成器１５０は、１つ以上の内部スイッチ及びＤＣ電源を使用して、電圧パルスの１つ以上の位相（例えば、第１の領域４０５）の間に正電圧を供給し、かつ、電圧パルスの１つ以上の位相（例えば、第２の領域４０６）の間に負電圧を供給するよう構成されている。
【0053】
幾つかの実施形態において、図４Ｃに示すように、ＰＶ波形生成器１５０は、バイアス電極１０４及びエッジ制御電極１１５に、多相の正パルス波形４３１の連なり５５２を提供するよう構成されている。正パルス波形４３１における各正パルスは、複数のフェーズを含むことができ、例えば、シース崩壊フェーズ、ＥＳＣ再充電フェーズ、シース形成フェーズ、及びイオン流フェーズを含むことができる。本例では、第１の領域４０５が大まかに、シース崩壊フェーズ及びＥＳＣ再充電フェーズを含む。第２の領域４０６が大まかに、シース形成フェーズ及びイオン流フェーズを含む。幾つかの実施形態において、多相の正パルス波形４３１が一連の繰り返しサイクルを含み、これにより、各サイクル内の波形が、第１の期間の間に発生する第１の部分と、第２の期間の間に発生する第２の部分と、を有する。多相の正パルス波形４３１はまた、第１の期間の少なくとも一部分の間にのみ存在する正電圧を含み、多相の正パルス波形４３１は、第２の期間の少なくとも一部分の間、実質的に一定である。ＰＶ波形生成器１５０の出力は、第１の期間の少なくとも一部分の間、正電圧電源に接続される。
【0054】
図４Ａ、図４Ｂ及び図４Ｃにそれぞれ示された様々なパルス電圧波形４０１、４４１及び４３１は、バイアス補償モジュール１１６の入力に提供されるパルス電圧波形を表しており、従って、バイアス電極１０４及びエッジ制御電極１１５において確立されるパルス電圧波形と異なりうる。各ＰＶ波形で見られるＤＣオフセットΔＶは、ＰＶ波形を確立するために使用されるＰＶ波形生成器１５０の構成の様々な特性に依存する。
【0055】
幾つかの実施形態において、パルス電圧波形４０１、４４１、及び／又は４３１のうちの少なくとも１つ以上の種類の一連のバーストが、バイアス電極１０４及び／又はエッジ制御電極１１５において確立され、かつ基板表面において確立される。一例において、各バースト内の複数のパルスが、バイアス電極１０４及び／又はエッジ制御電極１１５において確立される一連の負パルス波形４０１を含む。一例において、パルス電圧波形のバーストのそれぞれは、一貫したパルス電圧形状を有する波形（例えば、各ＰＶ波形４０１の一部分の間、一定の大きさの電圧が提供される）と、経時的に１のバーストから他のバーストに変化しうるバースト伝達長ＴＯＮと、同じく経時的に長さが変化しうるバースト休止長Ｔｏｆｆと、を有するパルスを含む。バースト休止長ＴＯＦＦは、バースト伝達長ＴＯＮ時間の間に提供されるＰＶ波形の伝達を或る期間停止することで、形成される。バーストのデューティサイクルは、バースト中で複数のパルスが伝達される時間の長さ（即ち、バースト伝達長ＴＯＮ）を、バースト期間の持続時間（即ち、ＴＢＤ＝ＴＯＮ＋ＴＯＦＦ）で割った比率であるが、一定であってよく又は経時的に変化してよい。他の処理方法では、複数のパルスが、負パルス波形４０１、整形パルス波形４４１、若しくは正パルス波形４３１、又はこれらの組み合わせを含みうることが分かるであろう。
【0056】
二酸化ケイ素のエッチングの例示的な選択性
前述したように、３次元ＮＡＮＤデバイスの製造に含まれるプラズマエッチングプロセスは、ますます困難になってきている。特に、３Ｄ ＮＡＮＤ技術における階段状コンタクトのエッチングは、ＮＡＮＤスタックの底部のセルへのアクセスを提供し、これにより、外部の周辺回路からセル制御ゲートへのアクセスを可能とするワード線の部分を形成するための、ＮＡＮＤスタック内に埋め込まれた導電性材料層（例えば、タングステン含有層）の形成を可能とする。
前述したように、３次元ＮＡＮＤデバイスの製造に含まれるプラズマエッチングプロセスは、ますます困難になってきている。特に、３Ｄ ＮＡＮＤ技術における階段状コンタクトのエッチングは、ＮＡＮＤスタックの底部のセルへのアクセスを提供し、これにより、外部の周辺回路からセル制御ゲートへのアクセスを可能とするワード線の部分を形成するための、ＮＡＮＤスタック内に埋め込まれた導電性材料層（例えば、タングステン含有層）の形成を可能とする。
【0057】
図５は、本明細書に記載の実施形態に係る、基板上で実施される階段状コンタクトのエッチングの結果を示している。一実施形態によれば、基板５００は、マスク層５０５と、多層スタック５０１と、を含み、多層スタック５０１は、複数の導電層５２０と、当該導電層５２０の間に配置された複数の介在する誘電材料層と、を含む。複数の介在する誘電材料層と、導電層５２０の一部に隣接して配置された誘電材料とは、本明細書ではまとめて記載され、誘電材料５１０と総称される。マスク層５０５は、リソグラフィ及びマスクエッチングプロセスを使用して、顧客の仕様に基づいて形成されるプリエッチングパターンを含む。パターニングされたマスク層５０５が、（図６Ａに示す）プラズマエッチングプロセス中に形成されるトレンチ５１５といった、フィーチャ（ｆｅａｔｕｒｅ）の形成を案内する。多層スタック５０１は、複数の導電層５２０を含んでおり、本明細書に記載のプラズマエッチングプロセス中に形成される各トレンチ５１５が多層スタック５０１内の異なる深さ（Ｚ方向）に位置する各導電層５２０に達するように、導電層５２０同士が互い違いになった配置で形成されている。図５に示すように、プラズマエッチングプロセス中に形成された各トレンチ５１５は、マスク層５０５において形成されたパターンに因り様々な深さを有しており、異なる導電層５２０に接触する。プラズマエッチングプロセス中に形成された各トレンチ５１５はまた、対応する導電層５２０を貫通していない。
【0058】
幾つかの実施形態において、多層スタック５０１の誘電材料５１０内に配置された導電層５２０は、タングステン、白金、チタン、ルテニウム、ケイ素、モリブデン、コバルト及びハフニウムで構成されうる。
【0059】
図６Ａ～図６Ｃはそれぞれ、本明細書に記載の特定の実施形態に係る、基板の一部内の階段状コンタクト構造においてトレンチ５１５を形成するために使用されるプラズマエッチングプロセスの様々な段階の間の、多層スタック５０１の一部を示している。図６Ａは、トレンチ５１５を形成するために使用されるプラズマエッチングプロセスの前の、パターニングされたマスク層５０５が形成された基板を示しており、考察のためにここでは時間Ｔ０と称する。マスク層５０５のプリエッチングによって、その後のプラズマエッチングプロセス中に誘電体層５１０内でエッチングを行うことが意図された箇所が画定される。
【0060】
図６Ｂは、プラズマプロセスにより基板５００の導電層５２０に接触したときの、プラズマエッチングプロセス中の基板５００を示している。本例では、図６Ｂに示すように、プラズマエッチングプロセスによって、マスク層５０５に形成されたパターンに因り、誘電体層５１０内に２つのトレンチが形成されている。プラズマエッチングプロセスの間、プラズマ処理チャンバ内で形成されたプラズマ（例えば、図７のプラズマ５３０）が、パターニングされたマスク層５０５を介して誘電材料５１０と相互作用し、一定時間後に、誘電材料５１０内にトレンチ５１５を形成する。エッチングプロセス中に使用されるマスク層５０５の組成及びプラズマ化学物質の組成は、処理中には最小限のエッチングが行われ、プラズマがマスク層５０５をエッチングせずに、パターニングされたマスク層５０５を介して露出した誘電材料５１０のみエッチングするように、選択されている。各トレンチ５１５は、プラズマエッチングプロセス中の、考察のためにここでは時間Ｔ１と称するこの時点では、同じ深さを有している。幾つかの実施形態において、プラズマエッチングプロセスが、先に記載したように機能する。
【0061】
図６Ｃは、プラズマエッチングプロセスの完了時の基板５００を示しており、考察のためにここでは時間Ｔ２と称する。プラズマエッチングプロセスは、パターニングされたマスク層５０５によって画定された、トレンチ５１５内の誘電材料５１０へのエッチングを継続する。導電層５２０の組成、及びエッチングプロセスを実施するためのプラズマ化学物質の特定の組成に対する必要性のため、導電層５２０は、当該導電層５２０が（図６Ｃに示す）時間Ｔ１に最初に露出した後にプラズマエッチングプロセスが継続する間、何らかの望ましくないエッチングを受けることになる。導電層５２０へのエッチングレートは、誘電材料５１０へのエッチングレートよりもはるかに小さい。これに対応して、プラズマエッチングプロセスは、プラズマ５３０が多層スタック５０１内の１つ以上の導電層５２０又は基板５００のベース層５２５に到達するまでは、誘電材料５１０をエッチングして誘電材料５１０内にトレンチを形成する。プラズマ５３０が、１つ以上の導電層５２０又は基板５００のベース層５２５に到達すると、エッチングレートが下がるが、誘電材料５１０を通るエッチングレートは、他の導電層又は基板５００のベース層５２５に到達するまでは同じままである。
【0062】
先に述べたように、プラズマエッチングプロセスは、プラズマ５３０が１つ以上の導電層５２０に到達するまでは、誘電材料５１０をエッチングして誘電材料５１０内にトレンチを形成する。プラズマ５３０が、誘電材料５１０を通ってエッチングし導電層５２０に到達すると、プラズマエッチングプロセス中に望ましいドライエッチング化学物質が使用されたことに起因して、エッチングレートが下がり、又は、誘電材料５１０に対する、導電層５２０内の材料へのエッチング化学物質の組成の選択性に因り、エッチングレートが抑えられる。以下でさらに述べるように、ドライエッチング化学物質、即ち、プロセスガスは、フッ化炭素含有ガス（例えば、ＣｘＦｙ）、及び追加の非フッ化炭素含有プロセスガスを含みうる。導電層５２０の表面で形成される界面は、ドライエッチング化学物質を、エッチングされたフィーチャの底部で見られる導電層材料に曝露することにより形成されたポリマー材料で構成されうる。例えば、１つ以上の導電層５２０がタングステン（Ｗ）から作製されるときには、プラズマエッチングプロセスは、タングステン材料の表面上にポリマー材料を形成し、従って、さもなければ露出する表面を保護する。幾つかの例において、形成された界面は、プラズマラジカルエッチングに対するより良好な保護のために、１つ以上の導電層５２０の表面上に堆積されられたフッ化炭素ベースのポリマーである。上記界面は、ドライエッチングプラズマプロセスが進むにつれて、基板内の様々な深さに配置された１つ以上の導電層５２０のそれぞれで形成されうる。１つ以上の導電層上での１つ以上の界面の形成が、エッチングの選択性に役立つ。即ち、プラズマエッチングプロセスは、誘電材料５１０を選択的にエッチングすることを含み、１つ以上の導電層５２０のエッチングされた表面に界面を形成することで１つ以上の導電層５２０へのエッチングを回避する。幾つかの例において、１つ以上の導電層５２０上での界面の形成によって、基板のエッチング選択性が促進され、これにより、プラズマ５３０（図７に図示）は、基板５００の誘電材料５１０を選択的にエッチングし、１つ以上の導電層５２０又は他の下にある材料層をエッチングしない。
【0063】
図７は、一実施例に係るプラズマエッチングプロセスのエッチング選択性の向上を示している。ＰＶ波形のＥＳＣ再充電フェーズ（例えば、ＰＶパルス内の正のジャンプの部分（図４Ｄ））の間、プラズマ５３０のシースの厚みが減少し、基板５００には、プラズマラジカルエッチング、即ち、より等方的である傾向のイオンに対して主にラジカルによって引き起こされるエッチングが施される。プラズマラジカルエッチング中に、フッ化炭素ラジカルが、基板５００のトレンチ５１５内に堆積させられ、従って、プラズマラジカルが、有利に、１つ以上の導電層５２０の表面上にポリマー堆積を形成するために使用される。一旦ＥＳＣ再充電フェーズが終了すると、プラズマ５３０のシースが形成され、イオン流フェーズ（図４Ｄ）の間、基板５００には、プラズマイオンエッチング、即ち、より異方的である傾向のラジカルに対して主にイオンによって引き起こされるエッチングが施される。
【0064】
図８は、一実施形態に係る、プラズマエッチングプロセス中のシースの厚さのグラフを示す曲線８０１を含む。図４Ｄに示したＰＶ波形４０１が時間の関数として変化するにつれて、シースの厚さが変化する。具体的には、ＥＳＣ再充電フェーズ４５０の間シースの厚さは減少し、基板には、プラズマラジカルエッチング、即ち、より等方的である傾向のイオンに対して主にラジカルによって引き起こされるエッチングが施されうる。一旦ＥＳＣ再充電フェーズ４５０が終了すると、シース形成フェーズ４５１の間にシースが形成され、イオン流フェーズ４５２の間に、基板には、プラズマイオンエッチング、即ち、より異方的である傾向のラジカルに対して主にイオンによって引き起こされるエッチングが施される。イオン流フェーズ４５２の間、シースの厚さは、イオン流フェーズ４５２の間のウエハ電圧の上昇に合わせて、減少しうる。
【0065】
図９は、本開示の特定の実施形態に従った、プラズマ処理チャンバ内の基板を処理するための例示的な工程９００を示すフロー図である。工程９００は例えば、（図１のプラズマ処理チャンバ１００といった）プラズマ処理チャンバ内で実行されうる。
【0066】
工程９００は、工程９０５において、パターニングされたマスク層及び第１の誘電材料がその上に形成された基板を、プラズマ処理チャンバの処理領域内に配置された基板支持アセンブリの基板支持面上に配置することによって、開始されうる。工程９０５は、おおまかに、工程９１０～９２０で実行される工程を含み、これらの工程は、任意の順序で実行することが可能であるが、概して、工程９０５が実行される時間の大部分において同時に実行される。
【0067】
工程９１０において、プラズマエッチングプロセスは、プラズマ処理チャンバの処理領域内にドライエッチ化学物質を伝達することを含む。ドライエッチング化学物質は、第１のフッ化炭素含有ガス（例えば、Ｃ４Ｆ６、Ｃ３Ｆ６などのＣｘＦｙ）と、第１のプロセスガスと、を含みうる。プラズマ処理チャンバの処理領域内にドライエッチ化学物質を伝達することは、限定するものではないが第１の流量のＮ２ガス、第２の流量のクリプトン（Ｋｒ）ガス、第３の流量のＣ４Ｆ６ガス、第４の流量のＣ３Ｆ６ガス、及び第５の流量のＯ２ガスから選択された２つ以上のガスを伝達することを含む。プラズマエッチングプロセスはまた、チャンバ圧力、基板支持体温度、ルーフ温度、支持ヘリウム（Ｈｅ）圧力を制御することを含む。Ｎ２の第１の流量は、５ｓｃｃｍと１０００ｓｃｃｍの間の範囲でありうる。Ｋｒの第２の流量は、５ｓｃｃｍと１０００ｓｃｃｍの間の範囲でありうる。Ｃ４Ｆ６の第３の流量は、５ｓｃｃｍと１０００ｓｃｃｍの間の範囲でありうる。Ｃ３Ｆ６の第４流量は、５ｓｃｃｍと１０００ｓｃｃｍの間の範囲でありうる。Ｏ２の第５の流量は、５ｓｃｃｍと１０００ｓｃｃｍの間の範囲でありうる。プラズマエッチングプロセスはまた、チャンバ圧力を、１ｍＴｏｒｒと５００ｍＴｏｒｒの間の範囲内に制御することを含む。プラズマエッチングプロセスはまた、基板支持体温度を、－８０℃と５００℃の間の範囲内に制御することを含む。プラズマエッチングプロセスはまた、ルーフ温度を、１０℃と５００℃の間の範囲内に制御することを含む。プラズマエッチングプロセスはまた、Ｈｅ圧力を、０～１００Ｔｏｒｒの間の範囲内に制御することを含む。一例において、プラズマエッチングプロセスは、Ｃ３Ｆ６ガス流量に対して、約４のＣ４Ｆ６ガス流量の比率、Ｏ２ガス流量に対して、約２のＣ４Ｆ６ガス流量の比率、Ｎ２ガス流量に対して、約１．１のＣ４Ｆ６ガス流量の比率、及びＫｒガス流量に対して、約０．７のＣ４Ｆ６ガス流量の比率にすることで形成された組成を有するプロセスガスを、約１ｍＴｏｒｒと約４０ｍＴｏｒｒの間のチャンバ圧力で伝達することを含む。
【0068】
工程９１５において、プラズマエッチングプロセスは、高周波生成器を利用して、プラズマ処理チャンバ内に配置された第１の電極へと高周波信号を伝達して、処理領域内でプラズマを形成することを含む。プラズマ処理チャンバ内に配置された第１の電極へと高周波信号を伝達して、プラズマを形成することは、ソース電力及び周波数を含むがこれらに限定されないパラメータを含む。ＲＦ源の電力は、４００ｋＨｚより大きい（＞４００ｋＨｚ）周波数、例えば、２ＭＨｚ、又は１３．５６ＭＨｚ、又は４０ＭＨｚ、又は６０ＭＨｚで、５００Ｗと５０００Ｗの間の範囲でありうる。
【0069】
工程９２０において、プラズマエッチングプロセスは、第１のパルス電圧波形生成器を使用して、基板支持アセンブリ内のバイアス電極において、第１のパルス電圧波形を確立することを含む。第１のパルス電圧波形は、一連の繰り返しパルス波形サイクルを含みうる。各パルス波形サイクルは、第１の期間の間に発生する第１の部分（図８の８１０）及び、第１の期間よりも大きい第２の期間の間に発生する第２の部分（図８の８１１）を含む。各パルス波形サイクルはまた、ピークツーピーク電圧を含む。第１のパルス電圧波形生成器から出力されるパルス電圧波形は、第２の期間の少なくとも一部分の間、実質的に一定である。各パルス波形サイクルの第１の期間は、シース崩壊フェーズ、ＥＳＣ再充電フェーズ、及びシース形成フェーズを含みうる。各パルス波形サイクルの第２の期間は、イオン流フェーズを含みうる。幾つかの例において、プラズマエッチングプロセスは、第１の期間の間にはプラズマラジカルエッチングを含み、第２の期間の間にはプラズマイオンエッチングを含む。プラズマは、各パルス波形の第２の期間の間に、プラズマイオンエッチングを介して誘電材料を通ってエッチングし、プラズマは、各パルス波形の第１の期間の間に、プラズマラジカルエッチングを介して１つ以上の導電層をエッチングする。
【0070】
プラズマ処理チャンバ内に配置されたバイアス電極１０４にパルス電圧波形を伝達することは、ＰＶＴバイアス電力、デューティサイクル、パルス周波数、ピークツーピーク電圧、及び流量比の制御（ＦＲＣ：ｆｌｏｗ ｒａｔｉｏ ｃｏｎｔｒｏｌ）を含むが、これらに限定されないパラメータを有するパルス電圧波形を伝達することを含む。バイアス電力は、５００Ｗと５００，０００Ｗの間の範囲でありうる。デューティサイクルは、正パルス波形４３１が生成される間に正の出力電圧を提供するよう構成されたＰＶ波形生成器１５０の場合は、０～１００％の間、例えば約１と９９％の間、若しくは５～２０％の間であってよく、又は、負パルス波形４０１が生成される間負の出力電圧を提供するよう構成されたＰＶ波形生成器１５０の場合は、５０～９８％の間であってよい。パルス周波数は、１～１０００ｋＨｚの間であってよく、例えば、約１０ｋＨｚと約５００ｋＨｚの間、又は、約５０ｋＨｚと約４００ｋＨｚの間、さらには、約５０ｋＨｚ約と２００ｋＨｚの間であってよい。ＦＲＣは、全てのＦＲＣチャンネルについて、０～１００％の範囲でありうる。一連のＰＶ波形の範囲内の、ＰＶ波形生成器１５０によって生成された各ＰＶ波形のピークツーピーク電圧は、０．５ｋＶと２０ｋＶの間であり、例えば、約２ｋＶと約２０ｋＶの間、又は約５ｋＶと約９ｋＶの間、又は約５ｋＶと約８ｋＶの間である。より高いピークツーピーク電圧によって、フィーチャのエッチングレートが上がり、さらには、驚くべきことに、工程９１０で記載したドライエッチング化学物質、及び、本明細書に開示した、例えば工程９１５及び９２０で開示した他の処理パラメータを使用して、タングステンをエッチングするための選択性が改善されることが分かっている。
【0071】
エッチングプロセスが、図５～図６Ｃに関して上述したプロセスのように、多層スタックの１つ以上の層を通して実行されうるように、工程９００は、所望の期間の間に、又はプラズマ処理チャンバ内で所望の終点が感知されるまでに、完了しうる。幾つかの実施形態において、コントローラ１２６内の１つ以上のソフトウェアアルゴリズムを使用して、工程９００において実行されるプロセスを監視、制御及び／又は実行する。
【0072】
上記の記載は本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及び更なる実施形態を考案することができ、本開示の範囲は、以下の特許請求の範囲によって規定される。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】