特許7585498IP Force 特許公報全文掲載

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本明細書に記載される概して、半導体デバイス製造ハードウェア及びプロセスに関し、より具体的には、プラズマ処理チャンバ内で基板を処理する装置及び方法

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 一、本明細書に記載の方法を実施するよう構成された処理チャンバの概略的な断面図である。
【図2】 一、図１に示す処理チャンバを用いて使用することが可能なバイアス方式の簡略化した概略図である。
【図3A】 一、図１に示す処理チャンバ内で実行することが可能な負パルスバイアス方式の機能的に等価な回路図である。
【図3B】 一、図１に示す処理チャンバ内で実行することが可能な正パルスバイアス方式の機能的に等価な回路図である。
【図4A】 一、バイアス電極で確立される負パルス電圧（ＰＶ）波形の一例を示す。
【図4B】 一、バイアス電極で確立される整形パルス電圧（ＰＶ）波形の一例を示す。
【図4C】 一、バイアス電極で確立される正パルス電圧（ＰＶ）波形の一例を示す。
【図4D】 一、処理中に基板において確立される負パルス電圧（ＰＶ）波形と正パルス電圧（ＰＶ）波形との比較を示す。
【図5】 一、エッチングされたトレンチが基板の様々な導電層に到達している基板の図である。
【図6A】 一、基板に対するプラズマエッチング処理の図を示す。
【図6B】 一、基板に対するプラズマエッチング処理の図を示す。
【図6C】 一、基板に対するプラズマエッチング処理の図を示す。
【図7】 一、基板に対するプラズマエッチング処理の図を示す。
【図8】 一、プラズマエッチングプロセスの間の例示的なシース厚さを示す。
【図9】 一、プラズマエッチングプロセスの例示的な工程を示す。

代表図 図1本件の代表的な図

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