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特許7586686入力バイアス電流低減回路

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-11

(45)【発行日】2024-11-19

(54)【発明の名称】入力バイアス電流低減回路

(51)【国際特許分類】

H03F 3/34 20060101AFI20241112BHJP

H03F 3/45 20060101ALI20241112BHJP

【ＦＩ】

H03F3/34 210

H03F3/45

【請求項の数】 17

(21)【出願番号】P 2020182861

(22)【出願日】2020-10-30

(65)【公開番号】P2022073085

(43)【公開日】2022-05-17

【審査請求日】2023-09-04

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002000

【氏名又は名称】弁理士法人栄光事務所

(72)【発明者】

【氏名】大澤衛

(72)【発明者】

【氏名】高鳥和宏

(72)【発明者】

【氏名】江刺家健司

(72)【発明者】

【氏名】新井義明

【審査官】福田正悟

(56)【参考文献】

【文献】特開２０００－０８２９２５（ＪＰ，Ａ）

【文献】特表２００７－５２６６９３（ＪＰ，Ａ）

【文献】特開昭６３－３０６７０５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ３／３４

Ｈ０３Ｆ３／４５

(57)【特許請求の範囲】

【請求項1】

基準電流を出力する第１の定電流源と、
前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、
前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、
前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、
第１の入力端子と、
前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、
前記第１のカレントミラーブロックの第２出力端子の出力電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、
前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、
前記第１のコレクタ電流調整回路ブロックは、
前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記調整電流に設定されている、
入力バイアス電流低減回路。

【請求項2】

前記第１のコレクタ電流調整回路ブロックは、
前記第１端子と前記第２端子とに一端が接続され、前記第１端子と前記第２端子との間に前記調整電流を出力する第１の調整電流源を有する、
請求項１に記載の入力バイアス電流低減回路。

【請求項3】

前記第１のコレクタ電流調整回路ブロックは、
前記第１端子と前記第２端子とにベース端子が接続され、前記第１端子と前記第２端子との間に前記調整電流に対応するベース電流を出力する第１のＰＮＰトランジスタを有する、
請求項１に記載の入力バイアス電流低減回路。

【請求項4】

前記第１のコレクタ電流調整回路ブロックは、
前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間に前記調整電流に対応するベース電流を出力する第３のＮＰＮトランジスタを有する、
請求項１に記載の入力バイアス電流低減回路。

【請求項5】

前記第１のコレクタ電流調整回路ブロックは、
一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタを有し、
前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、
前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力する、
請求項１に記載の入力バイアス電流低減回路。

【請求項6】

前記第１のコレクタ電流調整回路ブロックは、
前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第３のＮＰＮトランジスタと、
前記第１端子と前記第２端子との間にベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタと、を有する、
請求項１に記載の入力バイアス電流低減回路。

【請求項7】

前記第１のコレクタ電流調整回路ブロックは、
第１のＰＮＰトランジスタと、一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタと、を有し、
前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、
前記第１端子と前記第２端子との間に前記第１のＰＮＰトランジスタのベース端子が接続され、
前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力し、前記第１のＰＮＰトランジスタが前記第１端子と前記第２端子との間にベース電流を出力する、
請求項１に記載の入力バイアス電流低減回路。

【請求項8】

基準電流を出力する第１の定電流源と、
前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、
前記第１のカレントミラーブロックの第１出力端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、
第１の入力端子と、
前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、
第３端子に調整電流を出力する第２のコレクタ電流調整回路ブロックと、
前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックより出力される前記調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、
前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、
前記第２のコレクタ電流調整回路ブロックは、
前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記調整電流に設定されている、
入力バイアス電流低減回路。

【請求項9】

前記第２のコレクタ電流調整回路ブロックは、
前記第３端子に一端が接続され、前記第３端子に前記調整電流を出力する第２の調整電流源を有する、
請求項８に記載の入力バイアス電流低減回路。

【請求項10】

前記第２のコレクタ電流調整回路ブロックは、
前記第３端子にベース端子が接続され、前記第３端子に前記調整電流に対応するベース電流を出力する第２のＰＮＰトランジスタを有する、
請求項８に記載の入力バイアス電流低減回路。

【請求項11】

前記第２のコレクタ電流調整回路ブロックは、
前記第３端子にベース端子が接続され、前記第３端子に前記調整電流に対応するベース電流を出力する第５のＮＰＮトランジスタを有する、
請求項８に記載の入力バイアス電流低減回路。

【請求項12】

前記第２のコレクタ電流調整回路ブロックは、
前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタと、
前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第５のＮＰＮトランジスタと、を有する、
請求項８に記載の入力バイアス電流低減回路。

【請求項13】

基準電流を出力する第１の定電流源と、
前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、
前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、
前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、
第１の入力端子と、
前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、
第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、
前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックより出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、
前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、
前記第１のコレクタ電流調整回路ブロックは、前記第１端子と前記第２端子とにベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタを有し、
前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタと、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第５のＮＰＮトランジスタと、を有し、
前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、
前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、
入力バイアス電流低減回路。

【請求項14】

基準電流を出力する第１の定電流源と、
前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、
前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、
前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、
第１の入力端子と、
前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、
第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、
前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックの前記第３端子より出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、
前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、
前記第１のコレクタ電流調整回路ブロックは、前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第３のＮＰＮトランジスタと、
前記第１端子と前記第２端子との間にベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタと、を有し、
前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタを有し、
前記前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、
前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、
入力バイアス電流低減回路。

【請求項15】

基準電流を出力する第１の定電流源と、
前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、
前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、
前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、
第１の入力端子と、
前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、
第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、
前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックの第３端子より出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、
前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、
前記第１のコレクタ電流調整回路ブロックは、第１のＰＮＰトランジスタと、一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタと、を有し、
前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、
前記第１端子と前記第２端子との間に前記第１のＰＮＰトランジスタのベース端子が接続され、
前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力し、前記第１のＰＮＰトランジスタが前記第１端子と前記第２端子との間にベース電流を出力し、
前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタを有し、
前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、
前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に調整されている、
入力バイアス電流低減回路。

【請求項16】

基準電流を出力する第１の定電流源と、
前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、
前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、
前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第２のカレントミラーブロックと、
第１の入力端子と、
前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第６のＮＰＮトランジスタと、
第２の入力端子と、
前記第２のカレントミラーブロックの第２出力端子の出力電流がコレクタ端子に入力され、前記第２の入力端子に印加された入力信号がベース端子に入力される第７のＮＰＮトランジスタと、
第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、
前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックの前記第３端子より出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、
前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力し、第２出力端子より前記第２の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、
前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、請求項１３～請求項１５の何れか１項に記載された構成で実現され、
前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、
前記第６及び第７のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、
入力バイアス電流低減回路。

【請求項17】

基準電流を出力する第１の定電流源と、
前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子並びに第３出力端子より電流を出力する第１のカレントミラーブロックと、
前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、
前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第２のカレントミラーブロックと、
第１の入力端子と、
前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第６のＮＰＮトランジスタと、
第２の入力端子と、
前記第２のカレントミラーブロックの第２出力端子の出力電流がコレクタ端子に入力され、前記第２の入力端子に印加された入力信号がベース端子に入力される第７のＮＰＮトランジスタと、
第４端子に第３の調整電流を出力する第３のコレクタ電流調整回路ブロックと、
前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第３のコレクタ電流調整回路ブロックの前記第４端子より出力される前記第３の調整電流とが合成された電流がエミッタ端子に入力される第８のＮＰＮトランジスタと、
第５端子に第４の調整電流を出力する第４のコレクタ電流調整回路ブロックと、
前記第１のカレントミラーブロックの第３出力端子の出力電流と前記第４のコレクタ電流調整回路ブロックの前記第５端子より出力される前記第４の調整電流とが合成された電流がエミッタ端子に入力される第９のＮＰＮトランジスタと、
前記第８のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第４のカレントミラーブロックと、
前記第９のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第２の入力端子に電流を出力する第５のカレントミラーブロックと、を有し、
前記第１のコレクタ電流調整回路ブロックは、請求項１３～請求項１５の何れか１項に記載された構成で実現され、その選択した請求項に記載される第２のコレクタ電流調整回路ブロックと同じ構成で前記第３のコレクタ電流調整回路ブロック及び第４のコレクタ電流調整回路ブロックは実現され、
前記第１のコレクタ電流調整回路ブロック及び前記第３のコレクタ電流調整回路ブロック並びに前記第４のコレクタ電流調整回路ブロックは、
前記第６及び第７のＮＰＮトランジスタのコレクタ電流と前記第８及び第９のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流、前記第３の調整電流及び前記第４の調整電流に設定されている、
入力バイアス電流低減回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、演算増幅回路、コンパレータ、計装アンプ等の増幅回路に関し、詳しくは増幅回路の入力バイアス電流低減回路に関する。

【背景技術】

【0002】

演算増幅回路（以下、「オペアンプ」と称する）又はコンパレータ、或いは計装アンプ等の増幅回路の特性に入力バイアス電流がある。入力バイアス電流は入力端子より外部から流入又は流出する電流である。この入力バイアス電流は入力した電流信号に重畳して増幅され、出力電圧に誤差を与える。

【0003】

一般的に上記のオペアンプ等の増幅回路の入力端子は、差動増幅回路を構成する入力トランジスタのベース端子に接続される。特にバイポーラ型半導体装置の場合、入力トランジスタはバイポーラトランジスタで実現される。この入力トランジスタが発生するベース電流ＩＢが増幅回路の入力バイアス電流の主要因となる。入力トランジスタのベース電流ＩＢは、入力トランジスタに流れるコレクタ電流ＩＣと電流増幅率βにより決定され、ＩＢ＝ＩＣ／βで与えられる。この入力バイアス電流を低減する手段として、例えば特許文献１に記載される方法がある。

【0004】

図２０は、従来例の差動増幅回路における入力バイアス電流低減回路の構成を示す図である。図２０の従来例は特許文献１に記載の構成を示している。

【0005】

従来例の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ５１Ａ、Ｑ５１Ｂと、トラッキング用のＮＰＮトランジスタＱ５２と、入力バイアス電流コピー回路５０とを有する。ＮＰＮトランジスタＱ５１ＡとＮＰＮトランジスタＱ５１Ｂとが差動増幅回路を構成しており、入力端子ＩＮ＋にＮＰＮトランジスタＱ５１Ａのベース端子が接続され、入力端子ＩＮ－にＮＰＮトランジスタＱ５１Ｂのベース端子が接続される。ＮＰＮトランジスタＱ５１Ａ及びＱ５１Ｂのエミッタ端子には電流源Ｉ５１が接続される。また、ＮＰＮトランジスタＱ５２のエミッタ端子には電流源Ｉ５２が接続される。ここで、電流源Ｉ５２の電流値をＩとすると、電流源Ｉ５１の電流値は２Ｉと設定される。

【0006】

入力バイアス電流コピー回路５０は、ＮＰＮトランジスタＱ５２のベース端子及び入力端子ＩＮ＋、ＩＮ－に接続される。入力バイアス電流コピー回路５０は、トラッキング用のＮＰＮトランジスタＱ５２のベース電流Ｉ_ｔｒｋを供給し、ベース電流Ｉ_ｔｒｋと同量のキャンセル電流Ｉ_{ｃｎｃｌ１}、Ｉ_{ｃｎｃｌ２}を出力する。

【0007】

入力端子ＩＮ＋において、ＮＰＮトランジスタＱ５１Ａのベース電流Ｉ_Ｂが入力バイアス電流コピー回路５０のキャンセル電流Ｉ_{ｃｎｃｌ１}によって打ち消され、入力端子ＩＮ＋より外部から供給される入力バイアス電流を低減することができる。また、入力端子ＩＮ－において、ＮＰＮトランジスタＱ５１Ｂのベース電流Ｉ_Ｂが入力バイアス電流コピー回路５０のキャンセル電流Ｉ_{ｃｎｃｌ２}によって打ち消され、入力端子ＩＮ－より外部から供給される入力バイアス電流を低減することができる。

【先行技術文献】

【特許文献】

【0008】

【文献】米国特許第６９６５２６７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0009】

上記従来例では、ＮＰＮトランジスタＱ５１Ａ、Ｑ５１Ｂ、Ｑ５２のコレクタ電流Ｉ_Ｃ５１Ａ、Ｉ_Ｃ５１Ｂ、Ｉ_Ｃ５２がエミッタ端子に接続した電流源Ｉ５１、Ｉ５２によって決定される回路構成となっている。この構成は、例えばＮＰＮトランジスタのコレクタ電流がコレクタ端子に接続された電流源によって決定される回路構成には適用できないため、入力バイアス電流を十分に低減できない問題点があった。

【0010】

本発明は、増幅回路における入力バイアス電流を十分に低減することが可能な入力バイアス電流低減回路を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、前記第１のカレントミラーブロックの第２出力端子の出力電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記調整電流に設定されている、入力バイアス電流低減回路を提供する。

【0012】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、前記第１端子と前記第２端子とに一端が接続され、前記第１端子と前記第２端子との間に前記調整電流を出力する第１の調整電流源を有する、入力バイアス電流低減回路を提供する。

【0013】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、前記第１端子と前記第２端子とにベース端子が接続され、前記第１端子と前記第２端子との間に前記調整電流に対応するベース電流を出力する第１のＰＮＰトランジスタを有する、入力バイアス電流低減回路を提供する。

【0014】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間に前記調整電流に対応するベース電流を出力する第３のＮＰＮトランジスタを有する、入力バイアス電流低減回路を提供する。

【0015】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタを有し、前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力する、入力バイアス電流低減回路を提供する。

【0016】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第３のＮＰＮトランジスタと、前記第１端子と前記第２端子との間にベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタと、を有する、入力バイアス電流低減回路を提供する。

【0017】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第１のコレクタ電流調整回路ブロックは、第１のＰＮＰトランジスタと、一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタと、を有し、前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、前記第１端子と前記第２端子との間に前記第１のＰＮＰトランジスタのベース端子が接続され、前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力し、前記第１のＰＮＰトランジスタが前記第１端子と前記第２端子との間にベース電流を出力する、入力バイアス電流低減回路を提供する。

【0018】

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、第３端子に調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックより出力される前記調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第２のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記調整電流に設定されている、入力バイアス電流低減回路を提供する。

【0019】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第２のコレクタ電流調整回路ブロックは、前記第３端子に一端が接続され、前記第３端子に前記調整電流を出力する第２の調整電流源を有する、入力バイアス電流低減回路路を提供する。

【0020】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子に前記調整電流に対応するベース電流を出力する第２のＰＮＰトランジスタを有する、入力バイアス電流低減回路を提供する。

【0021】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子に前記調整電流に対応するベース電流を出力する第５のＮＰＮトランジスタを有する、入力バイアス電流低減回路を提供する。

【0022】

また、本発明は、上記の入力バイアス電流低減回路であって、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタと、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第５のＮＰＮトランジスタと、を有する、入力バイアス電流低減回路を提供する。

【0023】

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックより出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、前記第１端子と前記第２端子とにベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタを有し、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタと、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第５のＮＰＮトランジスタと、を有し、前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、入力バイアス電流低減回路を提供する。
本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックの前記第３端子より出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、前記第１端子にエミッタ端子が接続され、前記第２端子にコレクタ端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第３のＮＰＮトランジスタと、前記第１端子と前記第２端子との間にベース端子が接続され、前記第１端子と前記第２端子との間にベース電流を出力する第１のＰＮＰトランジスタと、を有し、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタを有し、前記前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、入力バイアス電流低減回路を提供する。
本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第１のＮＰＮトランジスタと、第３端子に第２の調整電流を出力する第２のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第２のコレクタ電流調整回路ブロックの第３端子より出力される前記第２の調整電流とが合成された電流がエミッタ端子に入力される第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第３のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、第１のＰＮＰトランジスタと、一方のエミッタ端子と他方のコレクタ端子とが互いに接続された第３のＮＰＮトランジスタ及び第４のＮＰＮトランジスタと、を有し、前記第１端子に前記第３のＮＰＮトランジスタのエミッタ端子が接続され、前記第２端子に前記第４のＮＰＮトランジスタのコレクタ端子が接続され、前記第１端子と前記第２端子との間に前記第１のＰＮＰトランジスタのベース端子が接続され、前記第３のＮＰＮトランジスタが前記第１端子と前記第３及び第４のＮＰＮトランジスタの接続点との間にベース電流を出力し、前記第４のＮＰＮトランジスタが前記第３及び第４のＮＰＮトランジスタの接続点と前記第２端子との間にベース電流を出力し、前記第１のＰＮＰトランジスタが前記第１端子と前記第２端子との間にベース電流を出力し、前記第２のコレクタ電流調整回路ブロックは、前記第３端子にベース端子が接続され、前記第３端子にベース電流を出力する第２のＰＮＰトランジスタを有し、前記第１のコレクタ電流調整回路ブロック及び前記第２のコレクタ電流調整回路ブロックは、前記第１のＮＰＮトランジスタのコレクタ電流と前記第２のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流及び前記第２の調整電流に設定されている、入力バイアス電流低減回路を提供する。

【0025】

【0027】

本発明は、基準電流を出力する第１の定電流源と、前記第１の定電流源の出力電流が入力され、第１出力端子及び第２出力端子並びに第３出力端子より電流を出力する第１のカレントミラーブロックと、前記第１のカレントミラーブロックの第１出力端子の出力電流が第１端子に入力され、第２端子より第１の調整電流を合成して出力する第１のコレクタ電流調整回路ブロックと、前記第１のコレクタ電流調整回路ブロックの第２端子の出力電流が入力され、第１出力端子及び第２出力端子より電流を出力する第２のカレントミラーブロックと、第１の入力端子と、前記第２のカレントミラーブロックの第１出力端子の出力電流がコレクタ端子に入力され、前記第１の入力端子に印加された入力信号がベース端子に入力される第６のＮＰＮトランジスタと、第２の入力端子と、前記第２のカレントミラーブロックの第２出力端子の出力電流がコレクタ端子に入力され、前記第２の入力端子に印加された入力信号がベース端子に入力される第７のＮＰＮトランジスタと、第４端子に第３の調整電流を出力する第３のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第２出力端子の出力電流と前記第３のコレクタ電流調整回路ブロックの前記第４端子より出力される前記第３の調整電流とが合成された電流がエミッタ端子に入力される第８のＮＰＮトランジスタと、第５端子に第４の調整電流を出力する第４のコレクタ電流調整回路ブロックと、前記第１のカレントミラーブロックの第３出力端子の出力電流と前記第４のコレクタ電流調整回路ブロックの前記第４端子より出力される前記第４の調整電流とが合成された電流がエミッタ端子に入力される第９のＮＰＮトランジスタと、前記第８のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第１の入力端子に電流を出力する第４のカレントミラーブロックと、前記第９のＮＰＮトランジスタのベース電流が入力され、第１出力端子より前記第２の入力端子に電流を出力する第５のカレントミラーブロックと、を有し、前記第１のコレクタ電流調整回路ブロックは、請求項１３～請求項１５の何れか１項に記載された構成で実現され、その選択した請求項に記載される第２のコレクタ電流調整回路ブロックと同じ構成で前記第３のコレクタ電流調整回路ブロック及び第４のコレクタ電流調整回路ブロックは実現され、前記第１のコレクタ電流調整回路ブロック及び前記第３のコレクタ電流調整回路ブロック並びに前記第４のコレクタ電流調整回路ブロックは、前記第６及び第７のＮＰＮトランジスタのコレクタ電流と前記第８及び第９のＮＰＮトランジスタのコレクタ電流とが所定誤差範囲内で等しい値になるような前記第１の調整電流、前記第３の調整電流及び前記第４の調整電流に設定されている、入力バイアス電流低減回路を提供する。

【発明の効果】

【0029】

本発明によれば、増幅回路における入力バイアス電流を十分に低減することが可能な入力バイアス電流低減回路を提供できる。そして、本発明の入力バイアス電流低減回路を用いた増幅回路は、出力電圧に発生する誤差電圧を低減することが可能となる。

【図面の簡単な説明】

【0030】

【図1】第１の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図2】第２の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図3】第３の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図4】第４の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図5】第５の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図6】第６の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図7】第７の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図8】第８の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図9】第９の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図10】第１０の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図11】第１１の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図12】第１２の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図13】第１３の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図14】第１４の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図15】第１５の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図16】第１６の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図17】本実施形態における入力バイアス電流の特性の一例を示すグラフである。

【図18】第１７の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図19】第１８の実施形態の入力バイアス電流低減回路の構成を示す図である。

【図20】従来例の差動増幅回路における入力バイアス電流低減回路の構成を示す図である。

【図21】比較例の入力バイアス電流低減回路の構成を示す図である。

【発明を実施するための形態】

【0031】

以下、本発明に係る入力バイアス電流低減回路を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して詳細に説明する。

【0032】

（本実施形態に至る背景）
図２１は、比較例の入力バイアス電流低減回路の構成を示す図である。図２１の比較例は、入力端子ＩＮに接続されるＮＰＮトランジスタＱ１のコレクタ電流がコレクタ端子に接続された電流源によって決定される回路構成を示している。

【0033】

入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２と、ＰＮＰトランジスタＱ９、Ｑ１１と、カレントミラーブロックＣＭ１、ＣＭ３と、定電流源Ｉ１とを有する。図２１において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。

【0034】

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＰＮＰトランジスタＱ９のコレクタ端子とベース端子及びＰＮＰトランジスタＱ１１のベース端子に接続される。ＰＮＰトランジスタＱ９、Ｑ１１のエミッタ端子は電源端子Ｖ_ＣＣに接続される。ＰＮＰトランジスタＱ１１のコレクタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＮＰＮトランジスタＱ２のエミッタ端子に接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）に接続される。

【0035】

図２１の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮは、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合う。なお、カレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２は入力側のＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２と同値となる。よって、入力バイアス電流Ｉ_ＩＮの値は次のように表される。

【0036】

Ｉ_ＩＮ＝Ｉ_Ｂ１－Ｉ_Ｂ２＝（Ｉ_Ｃ１－Ｉ_Ｃ２）／β …（Ａ１）

【0037】

上式において、Ｉ_Ｃ１：ＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２：ＮＰＮトランジスタＱ２のコレクタ電流、β：電流増幅率である。ここでは、バイポーラトランジスタのコレクタ電流Ｉ_Ｃとベース電流Ｉ_Ｂと電流増幅率βの関係式Ｉ_Ｂ＝Ｉ_Ｃ／βを用いている。

【0038】

ＮＰＮトランジスタＱ１に流れるコレクタ電流Ｉ_Ｃ１は以下のようになる。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉ_Ｂ９－Ｉ_Ｂ１１ …（Ａ２）

【0039】

上式において、Ｉ_ｒｅｆ：基準電流、Ｉ_Ｂ９：ＰＮＰトランジスタＱ９のベース電流、Ｉ_Ｂ１１：ＰＮＰトランジスタＱ１１のベース電流である。ここで、基準電流Ｉ_ｒｅｆは定電流源Ｉ１の電流値に対応している。

【0040】

ＮＰＮトランジスタＱ２に流れるコレクタ電流Ｉ_Ｃ２は以下のようになる。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２ …（Ａ３）

【0041】

上記の式（Ａ１）～（Ａ３）より、入力バイアス電流Ｉ_ＩＮは以下のようになる。
Ｉ_ＩＮ＝（－Ｉ_Ｂ９－Ｉ_Ｂ１１＋Ｉ_Ｂ２）／β …（Ａ４）

【0042】

式（Ａ４）において、入力バイアス電流Ｉ_ＩＮの値が０でないことは、入力バイアス電流が完全に打消されていないことを示している。比較例では、入力端子ＩＮに接続されるＮＰＮトランジスタＱ１のコレクタ電流がコレクタ端子に接続された電流源によって決定される回路構成において、入力バイアス電流を十分に低減できない課題がある。

【0043】

本実施形態では、上記事情に鑑み、入力部のＮＰＮトランジスタのコレクタ電流がコレクタ端子に接続された電流源によって決定される回路構成において、入力バイアス電流を十分に低減することが可能な入力バイアス電流低減回路の構成例を示す。本実施形態は、入力部のＮＰＮトランジスタＱ１、Ｑ２のコレクタ電流Ｉ_Ｃ１、Ｉ_Ｃ２を一致させてベース電流Ｉ_Ｂ１、Ｉ_Ｂ２の誤差を削減し、入力バイアス電流Ｉ_ＩＮを低減可能とするものである。

【0044】

以下の実施形態では、オペアンプ、コンパレータ、計装アンプ等の増幅回路の入力部に設けられる入力バイアス電流低減回路の構成例を例示する。

【0045】

（第１の実施形態）
図１は、第１の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0046】

第１の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、コレクタ電流調整回路ブロック１１と、定電流源Ｉ１とを有する。図１において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第１の定電流源としての定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端が第１のカレントミラーブロックとしてのカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。

【0047】

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、第１のコレクタ電流調整回路ブロックとしてのコレクタ電流調整回路ブロック１１の第１端子Ａに接続され、コレクタ電流調整回路ブロック１１の第２端子Ｂは第２のカレントミラーブロックとしてのカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子は第１のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１のコレクタ端子に接続される。

【0048】

なお、ＮＰＮトランジスタＱ１のコレクタ端子に直列接続されるＮＰＮトランジスタＱ３を省略してよい。ＮＰＮトランジスタＱ３は、ＮＰＮトランジスタＱ１のコレクタ－エミッタ間電圧を一定にし、ゲインを増加させるために設けているが、これを設けずにＮＰＮトランジスタＱ１のみの構成としてもよい。

【0049】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、第２のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ２のエミッタ端子に接続される。ＮＰＮトランジスタＱ２のベース端子は第３のカレントミラーブロックとしてのカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。この入力端子ＩＮに印加された入力信号がＮＰＮトランジスタＱ１のベース端子に入力される。

【0050】

図１の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。カレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２は、ＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２と同値である。ここで、入力バイアス電流Ｉ_ＩＮが０になる条件式を以下に示す。

【0051】

ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１＝ＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２ …（１）

【0052】

なお、トランジスタのベース電流Ｉ_Ｂとコレクタ電流Ｉ_Ｃとの関係は、電流増幅率βを用いて、Ｉ_Ｃ＝Ｉ_Ｂ×βで表される。

【0053】

ここで、ＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ２とが同一構造で同値の電流増幅率βを持つ時、上記の条件式（１）は次のように変換される。

【0054】

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１＝ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２ …（２）

【0055】

なお、本実施形態では、上記条件式（２）のように両者の電流が等しい（“＝”である）状態となるように、電流値の調整を行う構成を有しているが、両者の電流が所定誤差範囲内で等しい値となる（ほぼ等しくなる）場合も等しい状態に含めるものとする。以下の式においても同様である。

【0056】

第１の実施形態は、上記の条件式（２）を満たすようにコレクタ電流調整回路ブロック１１がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。コレクタ電流調整回路ブロック１１の具体的な動作を以下に示す。

【0057】

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ３ …（３）

【0058】

上式において、Ｉ_ｒｅｆ：基準電流、Ｉｘ：コレクタ電流調整回路ブロック１１による調整電流、Ｉ_Ｂ３：ＮＰＮトランジスタＱ３のベース電流である。

【0059】

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２ …（４）

【0060】

条件式（２）を満たす調整電流Ｉｘの電流値は、式（３）、（４）より以下のように求められる。
Ｉｘ＝Ｉ_Ｂ２＋Ｉ_Ｂ３ …（５）

【0061】

コレクタ電流調整回路ブロック１１によって、上記の式（５）に示した調整電流Ｉｘを合成し、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力バイアス電流Ｉ_ＩＮを低減することができる。

【0062】

オペアンプ、コンパレータ、計装アンプ等の増幅回路が持つ入力バイアス電流Ｉ_ＩＮは、増幅した出力電圧に誤差を発生させる。一例として、オペアンプを用いたＩ－Ｖ変換回路の例を説明する。Ｉ－Ｖ変換回路において、オペアンプの反転入力端子－出力端子間に抵抗Ｒを接続し、また反転入力端子に信号電流源を接続する。非反転入力端子は電圧源に接続する。この場合、信号電流Ｉ_ＳＩＧを入力した時のオペアンプの出力電圧Ｖ_ＯＵＴは、｜Ｖ_ＯＵＴ｜＝（Ｉ_ＳＩＧ＋Ｉ_ＩＮ）×Ｒで表される。ここで示したＩ_ＩＮ×Ｒは誤差電圧であり、入力バイアス電流Ｉ_ＩＮに比例した大きさとなる。

【0063】

本実施形態は、上記のように入力バイアス電流Ｉ_ＩＮを低減する回路構成となっている。したがって、本実施形態によれば入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減することが可能となる。

【0064】

（第２の実施形態）
図２は、第２の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0065】

第２の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１と、調整電流源Ｉ２とを有する。図２において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第２の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１を第１の調整電流源としての調整電流源Ｉ２によって構成した例である。調整電流源Ｉ２に関する構成以外は第１の実施形態の構成と同様である。

【0066】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。調整電流源Ｉ２は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）とカレントミラーブロックＣＭ２の入力端子（ＩＮ）とに接続される。すなわち、調整電流源Ｉ２は、コレクタ電流調整回路ブロックの第１端子Ａと第２端子Ｂとに一方の端子が接続され、第１端子Ａと第２端子Ｂとの間に調整電流を出力する。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。

【0067】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＮＰＮトランジスタＱ２のエミッタ端子に接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。

【0068】

図２の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図２において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉｘは調整電流源Ｉ２による調整電流である。

【0069】

第２の実施形態では、第１の実施形態で示した条件式（２）を満たすように調整電流源Ｉ２がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、調整電流源Ｉ２において第１の実施形態で示した式（５）の調整電流Ｉｘを出力することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0070】

（第３の実施形態）
図３は、第３の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0071】

第３の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、ＰＮＰトランジスタＱ４と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図３において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第３の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１を第１のＰＮＰトランジスタとしてのＰＮＰトランジスタＱ４によって構成した例である。ＰＮＰトランジスタＱ４に関する構成以外は第１の実施形態の構成と同様である。

【0072】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。ＰＮＰトランジスタＱ４のベース端子は、カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）とカレントミラーブロックＣＭ２の入力端子（ＩＮ）とに接続される。すなわち、ＰＮＰトランジスタＱ４は、コレクタ電流調整回路ブロックの第１端子Ａと第２端子Ｂとにベース端子が接続され、第１端子Ａと第２端子Ｂとの間に調整電流に対応するベース電流を出力する。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。

【0073】

【0074】

図３の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図３において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流であり、調整電流に対応する。

【0075】

第３の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0076】

（第４の実施形態）
図４は、第４の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0077】

第４の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図４において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第４の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１を第３のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ５によって構成した例である。ＮＰＮトランジスタＱ５に関する構成以外は第１の実施形態の構成と同様である。

【0078】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。すなわち、ＮＰＮトランジスタＱ５は、コレクタ電流調整回路ブロックの第１端子Ａにエミッタ端子が接続され、第２端子Ｂにコレクタ端子が接続され、第１端子Ａと第２端子Ｂとの間に調整電流に対応するベース電流を出力する。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。

【0079】

【0080】

図４の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図４において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流であり、調整電流に対応する。

【0081】

第４の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0082】

（第５の実施形態）
図５は、第５の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0083】

第５の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図５において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第５の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１を第３のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ５、及び第４のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ６によって構成した例である。ＮＰＮトランジスタＱ５、Ｑ６に関する構成以外は第１の実施形態の構成と同様である。

【0084】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はＮＰＮトランジスタＱ６のエミッタ端子に接続される。ＮＰＮトランジスタＱ６のコレクタ端子はカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。すなわち、ＮＰＮトランジスタＱ５、Ｑ６は、一方のエミッタ端子と他方のコレクタ端子とが互いに接続され、コレクタ電流調整回路ブロックの第１端子ＡにＮＰＮトランジスタＱ５のエミッタ端子が接続され、第２端子ＢにＮＰＮトランジスタＱ６のコレクタ端子が接続される。ＮＰＮトランジスタＱ５は、コレクタ電流調整回路ブロックの第１端子ＡとＮＰＮトランジスタＱ５、Ｑ６の接続点との間にベース電流を出力する。ＮＰＮトランジスタＱ６は、ＮＰＮトランジスタＱ５、Ｑ６の接続点とコレクタ電流調整回路ブロックの第２端子Ｂとの間にベース電流を出力する。

【0085】

カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＮＰＮトランジスタＱ２のエミッタ端子に接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。

【0086】

図５の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図５において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流であり、Ｉ_Ｂ６はＮＰＮトランジスタＱ６のベース電流であり、これらが調整電流に対応する。

【0087】

第５の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５とＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５とＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６の合計値が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0088】

（第６の実施形態）
図６は、第６の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0089】

第６実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５と、ＰＮＰトランジスタＱ４と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図６において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第６の実施形態は、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１をＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５によって構成した例である。ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５に関する構成以外は第１の実施形態の構成と同様である。

【0090】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はＰＮＰトランジスタＱ４のベース端子とカレントミラーブロックＣＭ２の入力端子（ＩＮ）とに接続される。すなわち、ＮＰＮトランジスタＱ５は、コレクタ電流調整回路ブロックの第１端子Ａにエミッタ端子が接続され、第２端子Ｂにコレクタ端子が接続され、第１端子Ａと第２端子Ｂとの間にベース電流を出力する。また、ＰＮＰトランジスタＱ４は、コレクタ電流調整回路ブロックの第１端子Ａと第２端子Ｂとの間にベース端子が接続され、第１端子Ａと第２端子Ｂとの間にベース電流を出力する。

【0091】

【0092】

図６の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図６において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流であり、Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流であり、これらが調整電流に対応する。

【0093】

第６の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４とＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４とＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５の合計値が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0094】

（第７の実施形態）
図７は、第７の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0095】

第７実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６と、ＰＮＰトランジスタＱ４と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図７において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第７の実施形態は、第５及び第６の実施形態の組合せであり、図１の第１の実施形態の構成においてコレクタ電流調整回路ブロック１１をＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５、Ｑ６によって構成した例である。ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５、Ｑ６に関する構成以外は第１の実施形態の構成と同様である。

【0096】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はＮＰＮトランジスタＱ６のエミッタ端子に接続される。ＮＰＮトランジスタＱ６のコレクタ端子はＰＮＰトランジスタＱ４のベース端子とカレントミラーブロックＣＭ２の入力端子（ＩＮ）とに接続される。すなわち、ＮＰＮトランジスタＱ５は、コレクタ電流調整回路ブロックの第１端子Ａにエミッタ端子が接続され、第１端子ＡとＮＰＮトランジスタＱ５、Ｑ６の接続点との間にベース電流を出力する。また、ＮＰＮトランジスタＱ６は、コレクタ電流調整回路ブロックの第２端子Ｂにコレクタ端子が接続され、ＮＰＮトランジスタＱ５、Ｑ６の接続点と第２端子Ｂとの間にベース電流を出力する。また、ＰＮＰトランジスタＱ４は、コレクタ電流調整回路ブロックの第１端子Ａと第２端子Ｂとの間にベース端子が接続され、第１端子Ａと第２端子Ｂとの間にベース電流を出力する。

【0097】

【0098】

図７の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第１の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図７において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流であり、Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流であり、Ｉ_Ｂ６はＮＰＮトランジスタＱ６のベース電流であり、これらが調整電流に対応する。

【0099】

第７の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４とＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５とＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する構成になっている。この場合、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４とＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５とＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６の合計値が第１の実施形態で示した式（５）の調整電流Ｉｘと等しくなるように設定することにより、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整する。このコレクタ電流Ｉ_Ｃ１を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0100】

（第８の実施形態）
図８は、第８の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0101】

第８の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、コレクタ電流調整回路ブロック１２と、定電流源Ｉ１とを有する。図８において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。

【0102】

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）はカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。

【0103】

【0104】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、第２のコレクタ電流調整回路ブロックとしてのコレクタ電流調整回路ブロック１２の第１端子ＣとＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。この入力端子ＩＮに印加された入力信号がＮＰＮトランジスタＱ１のベース端子に入力される。

【0105】

図８の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。

【0106】

第８の実施形態は、第１の実施形態で示した条件式（２）を満たすようにコレクタ電流調整回路ブロック１２がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。コレクタ電流調整回路ブロック１２の具体的な動作を以下に示す。

【0107】

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ＋Ｉ_Ｂ３ …（６）

【0108】

上式において、Ｉ_ｒｅｆ：基準電流、Ｉ_Ｂ３：ＮＰＮトランジスタＱ３のベース電流である。

【0109】

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２－Ｉｙ …（７）

【0110】

上式において、Ｉ_Ｂ２：ＮＰＮトランジスタＱ２のベース電流、Ｉｙ：コレクタ電流調整回路ブロック１２による調整電流である。

【0111】

条件式（２）を満たす調整電流Ｉｙの電流値は、式（６）、（７）より以下のように求められる。
Ｉｙ＝－Ｉ_Ｂ２－Ｉ_Ｂ３ …（８）

【0112】

コレクタ電流調整回路ブロック１２によって、上記の式（８）に示した調整電流Ｉｙを合成し、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力バイアス電流Ｉ_ＩＮを低減することができる。したがって、本実施形態によれば入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減することが可能となる。

【0113】

（第９の実施形態）
図９は、第９の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0114】

第９の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１と、調整電流源Ｉ３とを有する。図９において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第９の実施形態は、図８の第８の実施形態の構成においてコレクタ電流調整回路ブロック１２を第２の調整電流源としての調整電流源Ｉ３によって構成した例である。調整電流源Ｉ３に関する構成以外は第８の実施形態の構成と同様である。

【0115】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）はカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。

【0116】

調整電流源Ｉ３は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。すなわち、調整電流源Ｉ３は、コレクタ電流調整回路ブロックの第１端子Ｃに一端が接続され、第１端子Ｃに調整電流を出力する。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。

【0117】

図９の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第８の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図９において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉｙは調整電流源Ｉ３による調整電流である。

【0118】

第９の実施形態では、第１の実施形態で示した条件式（２）を満たすように調整電流源Ｉ３がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。この場合、調整電流源Ｉ３において第８の実施形態で示した式（８）の調整電流Ｉｙを出力することにより、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0119】

（第１０の実施形態）
図１０は、第１０の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0120】

第１０の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、ＰＮＰトランジスタＱ７と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図１０において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第１０の実施形態は、図８の第８の実施形態の構成においてコレクタ電流調整回路ブロック１２を第２のＰＮＰトランジスタとしてのＰＮＰトランジスタＱ７によって構成した例である。ＰＮＰトランジスタＱ７に関する構成以外は第８の実施形態の構成と同様である。

【0121】

【0122】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＰＮＰトランジスタＱ７のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。すなわち、ＰＮＰトランジスタＱ７は、コレクタ電流調整回路ブロックの第１端子Ｃにベース端子が接続され、第１端子Ｃに調整電流に対応するベース電流を出力する。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。

【0123】

図１０の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第８の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１０において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流であり、調整電流に対応する。

【0124】

第１０の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。この場合、ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７が第８の実施形態で示した式（８）の調整電流Ｉｙと等しくなるように設定することにより、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0125】

（第１１の実施形態）
図１１は、第１１の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0126】

第１１の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ８と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図１１において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第１１の実施形態は、図８の第８の実施形態の構成においてコレクタ電流調整回路ブロック１２を第５のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ８によって構成した例である。ＮＰＮトランジスタＱ８に関する構成以外は第８の実施形態の構成と同様である。

【0127】

【0128】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＮＰＮトランジスタＱ８のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。すなわち、ＮＰＮトランジスタＱ８は、コレクタ電流調整回路ブロックの第１端子Ｃにベース端子が接続され、第１端子Ｃに調整電流に対応するベース電流を出力する。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。

【0129】

図１１の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第８の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１１において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ８はＮＰＮトランジスタＱ８のベース電流であり、調整電流に対応する。

【0130】

第１１の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。この場合、ＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８が第８の実施形態で示した式（８）の調整電流Ｉｙと等しくなるように設定することにより、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0131】

（第１２の実施形態）
図１２は、第１２の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0132】

第１２実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ８と、ＰＮＰトランジスタＱ７と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、定電流源Ｉ１とを有する。図１２において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。第１２の実施形態は、第１０及び第１１の実施形態の組合せであり、図８の第８の実施形態の構成においてコレクタ電流調整回路ブロック１２をＰＮＰトランジスタＱ７及びＮＰＮトランジスタＱ８によって構成した例である。ＰＮＰトランジスタＱ７及びＮＰＮトランジスタＱ８に関する構成以外は第８の実施形態の構成と同様である。

【0133】

【0134】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＰＮＰトランジスタＱ７のベース端子とＮＰＮトランジスタＱ８のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。すなわち、ＰＮＰトランジスタＱ７とＮＰＮトランジスタＱ８とは、コレクタ電流調整回路ブロックの第１端子Ｃにベース端子が接続され、第１端子Ｃに調整電流に対応するベース電流をそれぞれ出力する。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。

【0135】

図１２の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、第８の実施形態で示した動作原理と同様に、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１２において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流である。Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流であり、Ｉ_Ｂ８はＮＰＮトランジスタＱ８のベース電流であり、これらが調整電流に対応する。

【0136】

第１２の実施形態では、第１の実施形態で示した条件式（２）を満たすようにＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７とＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。この場合、ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７とＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８の合計値が第８の実施形態で示した式（８）の調整電流Ｉｙと等しくなるように設定することにより、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0137】

（第１３の実施形態）
図１３は、第１３の実施形態の入力バイアス電流低減回路の構成を示す図である。

【0138】

第１３の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、コレクタ電流調整回路ブロック１１、１２と、定電流源Ｉ１とを有する。図１３において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。

【0139】

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、コレクタ電流調整回路ブロック１１の第１端子Ａに接続され、コレクタ電流調整回路ブロック１１の第２端子ＢはカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ３のコレクタ端子に接続され、ＮＰＮトランジスタＱ３のエミッタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。

【0140】

【0141】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、コレクタ電流調整回路ブロック１２の第１端子ＣとＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。この入力端子ＩＮに印加された入力信号がＮＰＮトランジスタＱ１のベース端子に入力される。

【0142】

図１３の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。

【0143】

第１３の実施形態は、第１の実施形態で示した条件式（２）を満たすように、コレクタ電流調整回路ブロック１１がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、コレクタ電流調整回路ブロック１２がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。コレクタ電流調整回路ブロック１１及びコレクタ電流調整回路ブロック１２の具体的な動作を以下に示す。

【0144】

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ３ …（９）

【0145】

【0146】

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２－Ｉｙ …（１０）

【0147】

上式において、Ｉ_Ｂ２：ＮＰＮトランジスタＱ２のベース電流、Ｉｙ：コレクタ電流調整回路ブロック１２による調整電流である。

【0148】

ここで、条件式（２）を満たすような上記の式（９）、（１０）の調整電流Ｉｘ、Ｉｙを設定する。このとき、コレクタ電流調整回路ブロック１１によって生成される調整電流ＩｘがＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、コレクタ電流調整回路ブロック１２によって生成される調整電流ＩｙがＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１及びＩ_Ｃ２を調整する効果として、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力バイアス電流Ｉ_ＩＮを低減することができる。

【0149】

（第１４の実施形態）
図１４は、第１４の実施形態の入力バイアス電流低減回路の構成を示す図である。第１４の実施形態は、第１３の実施形態をより具体的に示した第１構成例である。

【0150】

第１４の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ８と、ＰＮＰトランジスタＱ４、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１と、カレントミラーブロックＣＭ１、ＣＭ３と、定電流源Ｉ１とを有する。図１４において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。

【0151】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＰＮＰトランジスタＱ４のベース端子とＰＮＰトランジスタＱ９のコレクタ端子とに接続される。

【0152】

ＰＮＰトランジスタＱ９、ＰＮＰトランジスタＱ１０及びＰＮＰトランジスタＱ１１のエミッタ端子は、電源端子Ｖ_ＣＣに接続され、ＰＮＰトランジスタＱ９、ＰＮＰトランジスタＱ１０及びＰＮＰトランジスタＱ１１のベース端子が互いに接続される。ＰＮＰトランジスタＱ１０のベース端子とコレクタ端子は、ＰＮＰトランジスタＱ４のエミッタ端子に接続される。ＰＮＰトランジスタＱ１１のコレクタ端子はＮＰＮトランジスタＱ１のコレクタ端子に接続される。

【0153】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＰＮＰトランジスタＱ７のベース端子とＮＰＮトランジスタＱ８のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。

【0154】

図１４の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１４において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ２はＮＰＮトランジスタＱ２のベース電流、Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流、Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流、Ｉ_Ｂ８はＮＰＮトランジスタＱ８のベース電流である。

【0155】

第１４の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７及びＮＰＮトランジスタＱ８がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。ＰＮＰトランジスタＱ４、ＰＮＰトランジスタＱ７、及びＮＰＮトランジスタＱ８の具体的な動作を以下に示す。

【0156】

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉ_Ｂ４ …（１１）

【0157】

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２＋Ｉ_Ｂ８－Ｉ_Ｂ７ …（１２）

【0158】

ＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２＝ＮＰＮトランジスタＱ８のベース電流Ｉ_Ｂ８の時、式（１２）は以下の式に変換される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ７ …（１３）

【0159】

式（１１）、（１３）を比較して、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４＝ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７の時、第１の実施形態で示した条件式（２）を満たすことを示している。また、図１４の構成において、各ＮＰＮトランジスタ及び各ＰＮＰトランジスタは同一プロセスで作成されるため、式（１２）のＮＰＮトランジスタＱ２、Ｑ８のベース電流Ｉ_Ｂ２、Ｉ_Ｂ８や式（１１）、（１３）のＰＮＰトランジスタＱ４、Ｑ７のベース電流Ｉ_Ｂ４、Ｉ_Ｂ７は製造ばらつきや温度特性がほぼ同一の特性を有する。したがって、製造ばらつきや温度変動の影響を受けにくい構成として好適である。

【0160】

以上のことから、ＰＮＰトランジスタＱ４がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７及びＮＰＮトランジスタＱ８がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１及びＩ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0161】

（第１５の実施形態）
図１５は、第１５の実施形態の入力バイアス電流低減回路の構成を示す図である。第１５の実施形態は、第１３の実施形態をより具体的に示した第２構成例である。

【0162】

第１５の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ５と、ＰＮＰトランジスタＱ４、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１と、カレントミラーブロックＣＭ１、ＣＭ３と、定電流源Ｉ１とを有する。図１５において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。

【0163】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続され、ＮＰＮトランジスタＱ５のコレクタ端子はＰＮＰトランジスタＱ４のベース端子とＰＮＰトランジスタＱ９のコレクタ端子とに接続される。

【0164】

【0165】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、ＰＮＰトランジスタＱ７のベース端子とＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の入力端子ＩＮは、ＮＰＮトランジスタＱ１のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。

【0166】

図１５の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１５において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ２はＮＰＮトランジスタＱ２のベース電流、Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流、Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流、Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流である。

【0167】

第１５の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。ＰＮＰトランジスタＱ４、ＮＰＮトランジスタＱ５、及びＰＮＰトランジスタＱ７の具体的な動作を以下に示す。

【0168】

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉ_Ｂ４－Ｉ_Ｂ５ …（１４）

【0169】

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ７－Ｉ_Ｂ２ …（１５）

【0170】

式（１４）、（１５）を比較して、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４＝ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７の時、かつＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２＝ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５の時、第１の実施形態で示した条件式（２）を満たすことを示している。また、図１５の構成においても図１４と同様に製造ばらつきや温度変動の影響を受けにくい構成として好適である。

【0171】

以上のことから、ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１及びＩ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0172】

（第１６の実施形態）
図１６は、第１６の実施形態の入力バイアス電流低減回路の構成を示す図である。第１６の実施形態は、第１３の実施形態をより具体的に示した第３構成例である。

【0173】

第１６の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６と、ＰＮＰトランジスタＱ４、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１と、カレントミラーブロックＣＭ１、ＣＭ３と、定電流源Ｉ１とを有する。図１６において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮは増幅回路の入力端子を示している。

【0174】

定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、ＮＰＮトランジスタＱ５のエミッタ端子に接続される。ＮＰＮトランジスタＱ５のコレクタ端子はＮＰＮトランジスタＱ６のエミッタ端子に接続され、ＮＰＮトランジスタＱ６のコレクタ端子はＰＮＰトランジスタＱ４のベース端子とＰＮＰトランジスタＱ９のコレクタ端子とに接続される。

【0175】

【0176】

【0177】

図１６の構成において、入力端子ＩＮの入力バイアス電流Ｉ_ＩＮを低減するように動作させるには、ＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。図１６において、Ｉ_Ｃ１はＮＰＮトランジスタＱ１のコレクタ電流、Ｉ_Ｃ２はＮＰＮトランジスタＱ２のコレクタ電流、Ｉ_ｒｅｆは基準電流、Ｉ_Ｂ２はＮＰＮトランジスタＱ２のベース電流、Ｉ_Ｂ３はＮＰＮトランジスタＱ３のベース電流、Ｉ_Ｂ４はＰＮＰトランジスタＱ４のベース電流、Ｉ_Ｂ５はＮＰＮトランジスタＱ５のベース電流、Ｉ_Ｂ６はＮＰＮトランジスタＱ６のベース電流、Ｉ_Ｂ７はＰＮＰトランジスタＱ７のベース電流である。

【0178】

第１６の実施形態では、第１の実施形態で示した条件式（２）を満たすように、ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５及びＮＰＮトランジスタＱ６がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。ＰＮＰトランジスタＱ４、ＮＰＮトランジスタＱ５、ＮＰＮトランジスタＱ６及びＰＮＰトランジスタＱ７の具体的な動作を以下に示す。

【0179】

ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１は以下の式で表される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ＋Ｉ_Ｂ３－Ｉ_Ｂ４－Ｉ_Ｂ５－Ｉ_Ｂ６ …（１６）

【0180】

ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５又はＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６の値がＮＰＮトランジスタＱ３のベース電流Ｉ_Ｂ３と等しい時、式（１６）は以下の式に変換される。
Ｉ_Ｃ１＝Ｉ_ｒｅｆ－Ｉ_Ｂ４－Ｉ_Ｂ５ …（１７）

【0181】

ここで、式（１７）はＮＰＮトランジスタＱ６のベース電流Ｉ_Ｂ６＝ＮＰＮトランジスタＱ３のベース電流Ｉ_Ｂ３となる場合を示している。
ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ７－Ｉ_Ｂ２ …（１８）

【0182】

式（１７）、（１８）を比較して、ＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４＝ＰＮＰトランジスタＱ７のベース電流Ｉ_Ｂ７の時、かつＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２＝ＮＰＮトランジスタＱ５のベース電流Ｉ_Ｂ５の時、第１の実施形態で示した条件式（２）を満たすことを示している。また、図１６の構成においても図１４、図１５と同様に製造ばらつきや温度変動の影響を受けにくい構成として好適である。

【0183】

図１４、図１５、図１６の構成例では、カレントミラーブロックＣＭ２として、カレントミラーの精度向上のためにＰＮＰトランジスタＱ９、Ｑ１０、Ｑ１１によるウィルソン型のカレントミラー回路を備えている。この場合、ＰＮＰトランジスタＱ１０のベース端子及びコレクタ端子にエミッタ端子を接続したＰＮＰトランジスタＱ４のベース電流Ｉ_Ｂ４が、ＰＮＰトランジスタＱ９のコレクタ端子側に流れ込む。このため、ＰＮＰトランジスタＱ４と対になるように、ベース電流Ｉ_Ｂ４と等しいベース電流Ｉ_Ｂ７を出力するＰＮＰトランジスタＱ７を設けている。このＰＮＰトランジスタＱ７が第２のコレクタ電流調整回路ブロックとして機能する。また、上記のように図１６の構成例ではＮＰＮトランジスタＱ５及びＱ６が第１のコレクタ電流調整回路ブロックとして機能する。

【0184】

以上のことから、ＰＮＰトランジスタＱ４及びＮＰＮトランジスタＱ５及びＮＰＮトランジスタＱ６がＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整し、ＰＮＰトランジスタＱ７がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１及びＩ_Ｃ２を調整する効果として、入力バイアス電流Ｉ_ＩＮを低減することができる。なお、図１４、図１５、図１６の構成例では、カレントミラーブロックＣＭ２の一例として、ＰＮＰトランジスタＱ９、Ｑ１０、Ｑ１１によるウィルソン型のカレントミラー回路を示したが、カレントミラーブロックＣＭ２にウィルソン型以外のカレントミラー回路を用いても、第１および／または第２のコレクタ電流調整回路ブロックによりＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力バイアス電流Ｉ_ＩＮを低減することができる。

【0185】

図１７は、本実施形態における入力バイアス電流の特性の一例を示すグラフである。図１７では、第１６の実施形態の構成における入力バイアス電流の温度特性のシミュレーション結果を表している。図１７において、破線は本実施形態の入力バイアス電流の特性を、一点鎖線はコレクタ電流調整回路ブロックが無い比較例の特性をそれぞれ示している。本実施形態の構成では、入力バイアス電流をほぼゼロに削減でき、周囲温度の影響を受けずに低減できる結果が得られた。

【0186】

本実施形態によれば、入力バイアス電流Ｉ_ＩＮを低減することができ、入力バイアス電流によって増幅回路の出力電圧に発生する誤差電圧を低減できる。

【0187】

（第１７の実施形態）
図１８は、第１７の実施形態の入力バイアス電流低減回路の構成を示す図である。第１７の実施形態は差動入力の増幅回路に用いる場合の構成例である。

【0188】

第１７の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ２、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ３と、コレクタ電流調整回路ブロック１１、１２と、定電流源Ｉ１とを有する。図１８において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮ１、ＩＮ２は増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。

【0189】

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、コレクタ電流調整回路ブロック１１の第１端子Ａに接続され、コレクタ電流調整回路ブロック１１の第２端子ＢはカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ１４のコレクタ端子に接続され、ＮＰＮトランジスタＱ１４のエミッタ端子は第６のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１２のコレクタ端子に接続される。カレントミラーブロックＣＭ２の第２出力端子（ＯＵＴ２）はＮＰＮトランジスタＱ１５のコレクタ端子に接続され、ＮＰＮトランジスタＱ１５のエミッタ端子は第７のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１３のコレクタ端子に接続される。

【0190】

なお、ＮＰＮトランジスタＱ１２、Ｑ１３のコレクタ端子に直列接続されるＮＰＮトランジスタＱ１４、Ｑ１５を省略してよい。ＮＰＮトランジスタＱ１４、Ｑ１５は、ＮＰＮトランジスタＱ１２、Ｑ１３のコレクタ－エミッタ間電圧を一定にし、ゲインを増加させるために設けているが、これを設けずにＮＰＮトランジスタＱ１２、Ｑ１３のみの構成としてもよい。

【0191】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、コレクタ電流調整回路ブロック１２の第１端子ＣとＮＰＮトランジスタＱ２のエミッタ端子とに接続される。ＮＰＮトランジスタＱ２のベース端子はカレントミラーブロックＣＭ３の入力端子（ＩＮ）に接続される。増幅回路の差動入力における第１の入力端子ＩＮ１は、ＮＰＮトランジスタＱ１２のベース端子とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）とに接続される。増幅回路の差動入力における第２の入力端子ＩＮ２は、ＮＰＮトランジスタＱ１３のベース端子とカレントミラーブロックＣＭ３の第２出力端子（ＯＵＴ２）とに接続される。

【0192】

図１８の構成において、入力端子ＩＮ１の入力バイアス電流Ｉ_ＩＮ１及び入力端子ＩＮ２の入力バイアス電流Ｉ_ＩＮ２を低減するために、以下のように動作させる。すなわち、ＮＰＮトランジスタＱ１２のベース電流Ｉ_Ｂ１２とカレントミラーブロックＣＭ３の第１出力端子（ＯＵＴ１）の出力電流Ｉ_Ｂ２とが打消し合い、また、ＮＰＮトランジスタＱ１３のベース電流Ｉ_Ｂ１３とカレントミラーブロックＣＭ３の第２出力端子（ＯＵＴ２）の出力電流Ｉ_Ｂ２とが打消し合うように動作させる。

【0193】

第１７の実施形態は、第１の実施形態で示した条件式（２）を満たすように、コレクタ電流調整回路ブロック１１がＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３を調整し、コレクタ電流調整回路ブロック１２がＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する構成になっている。コレクタ電流調整回路ブロック１１及びコレクタ電流調整回路ブロック１２の具体的な動作を以下に示す。

【0194】

ＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３は以下の式で表される。
Ｉ_Ｃ１２＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ１４ …（１９）
Ｉ_Ｃ１３＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ１５ …（２０）

【0195】

上式において、Ｉ_ｒｅｆ：基準電流、Ｉｘ：コレクタ電流調整回路ブロック１１による調整電流、Ｉ_Ｂ１４：ＮＰＮトランジスタＱ１４のベース電流、Ｉ_Ｂ１５：ＮＰＮトランジスタＱ１５のベース電流である。

【0196】

ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２は以下の式で表される。
Ｉ_Ｃ２＝Ｉ_ｒｅｆ－Ｉ_Ｂ２－Ｉｙ …（２１）

【0197】

上式において、Ｉ_Ｂ２：ＮＰＮトランジスタＱ２のベース電流、Ｉｙ：コレクタ電流調整回路ブロック１２による調整電流である。

【0198】

ここで、条件式（２）を満たすような上記の式（１９）、（２０）、（２１）の調整電流Ｉｘ、Ｉｙを設定する。このとき、コレクタ電流調整回路ブロック１１によって生成される調整電流ＩｘがＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３を調整し、コレクタ電流調整回路ブロック１２によって生成される調整電流ＩｙがＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整する。このコレクタ電流Ｉ_Ｃ１２、Ｉ_Ｃ１３、及びＩ_Ｃ２を調整する効果として、ＮＰＮトランジスタＱ１２、Ｑ１３のコレクタ電流Ｉ_Ｃ１２及びＩ_Ｃ１３とＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２とを一致させ、入力端子ＩＮ１、ＩＮ２の入力バイアス電流Ｉ_ＩＮ１及びＩ_ＩＮ２を低減することができる。

【0199】

（第１８の実施形態）
図１９は、第１８の実施形態の入力バイアス電流低減回路の構成を示す図である。第１８の実施形態は差動入力の各入力端子に対応させてコレクタ電流調整回路ブロックを設けた構成例である。

【0200】

第１８の実施形態の入力バイアス電流低減回路は、ＮＰＮトランジスタＱ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６，Ｑ１７と、カレントミラーブロックＣＭ１、ＣＭ２、ＣＭ４、ＣＭ５と、コレクタ電流調整回路ブロック１１、１３ａ、１３ｂと、定電流源Ｉ１とを有する。図１９において、Ｖ_ＣＣ、Ｖ_ＥＥは電源端子、ＩＮ１、ＩＮ２は増幅回路の入力端子を示している。定電流源Ｉ１は、一端が電源端子Ｖ_ＣＣに接続され、他端がカレントミラーブロックＣＭ１の入力端子（ＩＮ）に接続される。

【0201】

カレントミラーブロックＣＭ１の第１出力端子（ＯＵＴ１）は、コレクタ電流調整回路ブロック１１の第１端子Ａに接続され、コレクタ電流調整回路ブロック１１の第２端子ＢはカレントミラーブロックＣＭ２の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ２の第１出力端子（ＯＵＴ１）はＮＰＮトランジスタＱ１４のコレクタ端子に接続され、ＮＰＮトランジスタＱ１４のエミッタ端子はＮＰＮトランジスタＱ１２のコレクタ端子に接続される。カレントミラーブロックＣＭ２の第２出力端子（ＯＵＴ２）はＮＰＮトランジスタＱ１５のコレクタ端子に接続され、ＮＰＮトランジスタＱ１５のエミッタ端子はＮＰＮトランジスタＱ１３のコレクタ端子に接続される。

【0202】

【0203】

カレントミラーブロックＣＭ１の第２出力端子（ＯＵＴ２）は、第３のコレクタ電流調整回路ブロックとしてのコレクタ電流調整回路ブロック１３ａの第１端子Ｃと第８のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１６のエミッタ端子とに接続される。ＮＰＮトランジスタＱ１６のベース端子は第４のカレントミラーブロックとしてのカレントミラーブロックＣＭ４の入力端子（ＩＮ）に接続される。カレントミラーブロックＣＭ１の第３出力端子（ＯＵＴ３）は、第４のコレクタ電流調整回路ブロックとしてのコレクタ電流調整回路ブロック１３ｂの第１端子Ｄと第９のＮＰＮトランジスタとしてのＮＰＮトランジスタＱ１７のエミッタ端子とに接続される。ＮＰＮトランジスタＱ１７のベース端子は第５のカレントミラーブロックとしてのカレントミラーブロックＣＭ５の入力端子（ＩＮ）に接続される。

【0204】

増幅回路の差動入力における第１の入力端子ＩＮ１は、ＮＰＮトランジスタＱ１２のベース端子とカレントミラーブロックＣＭ４の第１出力端子（ＯＵＴ１）とに接続される。増幅回路の差動入力における第２の入力端子ＩＮ２は、ＮＰＮトランジスタＱ１３のベース端子とカレントミラーブロックＣＭ５の第１出力端子（ＯＵＴ１）とに接続される。入力端子ＩＮ１に印加された入力信号がＮＰＮトランジスタＱ１２のベース端子に入力され、入力端子ＩＮ２に印加された入力信号がＮＰＮトランジスタＱ１３のベース端子に入力される。

【0205】

図１９の構成において、入力端子ＩＮ１の入力バイアス電流Ｉ_ＩＮ１及び入力端子ＩＮ２の入力バイアス電流Ｉ_ＩＮ２を低減するために、以下のように動作させる。すなわち、ＮＰＮトランジスタＱ１２のベース電流Ｉ_Ｂ１２とカレントミラーブロックＣＭ４の第１出力端子（ＯＵＴ１）の出力電流Ｉ_Ｂ１６とが打消し合い、また、ＮＰＮトランジスタＱ１３のベース電流Ｉ_Ｂ１３とカレントミラーブロックＣＭ５の第１出力端子（ＯＵＴ１）の出力電流Ｉ_Ｂ１７とが打消し合うように動作させる。

【0206】

第１８の実施形態は、第１の実施形態で示した条件式（２）を満たすように、各コレクタ電流調整回路ブロックによってコレクタ電流を調整する。すなわち、コレクタ電流調整回路ブロック１１がＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３を調整する。また、コレクタ電流調整回路ブロック１３ａがＮＰＮトランジスタＱ１６のコレクタ電流Ｉ_Ｃ１６を調整し、コレクタ電流調整回路ブロック１３ｂがＮＰＮトランジスタＱ１７のコレクタ電流Ｉ_Ｃ１７を調整する構成になっている。コレクタ電流調整回路ブロック１１、コレクタ電流調整回路ブロック１３ａ及びコレクタ電流調整回路ブロック１３ｂの具体的な動作を以下に示す。

【0207】

ＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２及びＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３は以下の式で表される。
Ｉ_Ｃ１２＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ１４ …（２２）
Ｉ_Ｃ１３＝Ｉ_ｒｅｆ－Ｉｘ＋Ｉ_Ｂ１５ …（２３）
上式において、Ｉ_ｒｅｆ：基準電流、Ｉｘ：コレクタ電流調整回路ブロック１１による調整電流、Ｉ_Ｂ１４：ＮＰＮトランジスタＱ１４のベース電流、Ｉ_Ｂ１５：ＮＰＮトランジスタＱ１５のベース電流である。

【0208】

ＮＰＮトランジスタＱ１６のコレクタ電流Ｉ_Ｃ１６は以下の式で表される。
Ｉ_Ｃ１６＝Ｉ_ｒｅｆ－Ｉ_Ｂ１６－Ｉｚ１ …（２４）

【0209】

上式において、Ｉ_Ｂ１６：ＮＰＮトランジスタＱ１６のベース電流、Ｉｚ１：コレクタ電流調整回路ブロック１３ａによる調整電流である。

【0210】

ＮＰＮトランジスタＱ１７のコレクタ電流Ｉ_Ｃ１７は以下の式で表される。
Ｉ_Ｃ１７＝Ｉ_ｒｅｆ－Ｉ_Ｂ１７－Ｉｚ２ …（２５）

【0211】

上式において、Ｉ_Ｂ１７：ＮＰＮトランジスタＱ１７のベース電流、Ｉｚ２：コレクタ電流調整回路ブロック１３ｂによる調整電流である。

【0212】

ここで、式（２２）、（２４）を比較し、条件式（２）を満たすような調整電流Ｉｘ、Ｉｚ１を設定するとともに、式（２３）、（２５）を比較し、条件式（２）を満たすような調整電流Ｉｘ、Ｉｚ２を設定する。このとき、コレクタ電流調整回路ブロック１１によって生成される調整電流ＩｘがＮＰＮトランジスタＱ１２のコレクタ電流Ｉ_Ｃ１２を調整し、コレクタ電流調整回路ブロック１３ａによって生成される調整電流Ｉｚ１がＮＰＮトランジスタＱ１６のコレクタ電流Ｉ_Ｃ１６を調整する。また、コレクタ電流調整回路ブロック１１によって生成される調整電流ＩｘがＮＰＮトランジスタＱ１３のコレクタ電流Ｉ_Ｃ１３を調整し、コレクタ電流調整回路ブロック１３ｂによって生成される調整電流Ｉｚ２がＮＰＮトランジスタＱ１７のコレクタ電流Ｉ_Ｃ１７を調整する。

【0213】

このコレクタ電流Ｉ_Ｃ１２及びＩ_Ｃ１６、並びにＩ_Ｃ１３及びＩ_Ｃ１７を調整する効果として、ＮＰＮトランジスタＱ１２、Ｑ１６のコレクタ電流Ｉ_Ｃ１２及びＩ_Ｃ１６とを一致させ、並びにＮＰＮトランジスタＱ１３、Ｑ１７のコレクタ電流Ｉ_Ｃ１３及びＩ_Ｃ１７とを一致させ、入力端子ＩＮ１、ＩＮ２の入力バイアス電流Ｉ_ＩＮ１及びＩ_ＩＮ２を低減することができる。

【0214】

以上説明したように、本実施形態では、ＮＰＮトランジスタＱ１、Ｑ２のコレクタ電流Ｉ_Ｃ１、Ｉ_Ｃ２を一致させるために、ＮＰＮトランジスタＱ１のコレクタ電流Ｉ_Ｃ１を調整するコレクタ電流調整回路ブロック１１を備えている。また、ＮＰＮトランジスタＱ１、Ｑ２のコレクタ電流Ｉ_Ｃ１、Ｉ_Ｃ２を一致させるために、ＮＰＮトランジスタＱ２のコレクタ電流Ｉ_Ｃ２を調整するコレクタ電流調整回路ブロック１２を備えている。この構成により、入力端子ＩＮにおいてＮＰＮトランジスタＱ１のベース電流Ｉ_Ｂ１とカレントミラーブロックＣＭ３の出力電流（すなわちＮＰＮトランジスタＱ２のベース電流Ｉ_Ｂ２）が打消し合い、入力バイアス電流を低減することができる。

【0215】

また、差動入力の場合も同様に構成可能である。第１の入力端子ＩＮ１においてＮＰＮトランジスタＱ１２のベース電流Ｉ_Ｂ１２とカレントミラーブロックＣＭ４の出力電流（すなわちＮＰＮトランジスタＱ１６のベース電流Ｉ_Ｂ１６）が打消し合い、入力バイアス電流を低減することができる。また、第２の入力端子ＩＮ２においてＮＰＮトランジスタＱ１３のベース電流Ｉ_Ｂ１３とカレントミラーブロックＣＭ５の出力電流（すなわちＮＰＮトランジスタＱ１７のベース電流Ｉ_Ｂ１７）が打消し合い、入力バイアス電流を低減することができる。

【0216】

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

【産業上の利用可能性】

【0217】

本発明は、増幅回路における入力バイアス電流を十分に低減することが可能となる効果を有し、例えば、演算増幅回路、コンパレータ、計装アンプ等の増幅回路における入力バイアス電流低減回路として有用である。

【符号の説明】

【0218】

１１、１２、１３ａ、１３ｂ：コレクタ電流調整回路ブロック
ＣＭ１、ＣＭ２、ＣＭ３、ＣＭ４、ＣＭ５：カレントミラーブロック
Ｉ１：定電流源
Ｉ２、Ｉ３：調整電流源
ＩＮ、ＩＮ１、ＩＮ２：入力端子
Ｑ１、Ｑ２、Ｑ３、Ｑ５、Ｑ６、Ｑ８、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６、Ｑ１７：ＮＰＮトランジスタ
Ｑ４、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１：ＰＮＰトランジスタ

【図1】