特許 7588219 電圧レギュレータ電界効果トランジスタのパルス幅変調器スイッチングによって決定される位相効率に基づく位相シェディング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-13

(45)【発行日】2024-11-21

(54)【発明の名称】電圧レギュレータ電界効果トランジスタのパルス幅変調器スイッチングによって決定される位相効率に基づく位相シェディング

(51)【国際特許分類】

   H02M 3/155 20060101AFI20241114BHJP

【ＦＩ】

H02M3/155 W

H02M3/155 H

H02M3/155 C

【請求項の数】 22

(21)【出願番号】P 2023518723

(86)(22)【出願日】2021-09-17

(65)【公表番号】

(43)【公表日】2023-10-18

(86)【国際出願番号】 US2021050959

(87)【国際公開番号】W WO2022066536

(87)【国際公開日】2022-03-31

【審査請求日】2024-09-17

(31)【優先権主張番号】17/029,042

(32)【優先日】2020-09-23

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】マーティン マカフィー

(72)【発明者】

【氏名】デビッド ウィグトン

【審査官】安池 一貴

(56)【参考文献】

【文献】特開２００９－１５９６９１（ＪＰ，Ａ）

【文献】特開平０９－２０４２４０（ＪＰ，Ａ）

【文献】特開２０２０－０２２３１５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０３１３５７０（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

多相電源を動作させる方法であって、
前記多相電源内の複数の相のパルス幅を互いに比較し、各パルス幅とベースパルス幅との差に基づいて、前記複数の相のうち最も効率の低い相を識別することと、
識別された前記最も効率の低い相によって負荷に供給される電力の量を減少させることと、を含む、
方法。

【請求項2】

前記多相電源における前記複数の相の各相のパルス幅を測定することによって、複数のパルス幅測定値を生成することを更に含む、
請求項１の方法。

【請求項3】

前記負荷に供給される電力の量を減少させることは、前記負荷の電力需要の第１の減少を検出したことに応じて、識別された前記最も効率の低い相を無効化することを含む、
請求項１の方法。

【請求項4】

前記複数の相のパルス幅の比較に基づいて、前記複数の相のうち次に効率の低い相を識別することと、
前記負荷の電力需要の第２の減少を検出したことに応じて、前記次に効率の低い相を無効化することと、を更に含む、
請求項３の方法。

【請求項5】

前記多相電源の入力電圧を測定することと、
前記負荷に印加される、前記多相電源の出力電圧を測定することと、
前記多相電源のスイッチング周波数、測定された前記入力電圧、及び、測定された前記出力電圧に基づいて、前記ベースパルス幅を計算することと、を更に含む、
請求項１の方法。

【請求項6】

識別された前記最も効率の低い相によって前記負荷に供給される電力の量を減少させることは、識別された前記最も効率の低い相の１つ以上のスイッチング制御信号をデアサートすることを含む、
請求項１の方法。

【請求項7】

前記最も効率の低い相の識別子をメモリデバイスに記録することを更に含み、
識別された前記最も効率の低い相によって前記負荷に供給される電力の量を減少させることは、
記録された前記識別子を前記メモリデバイスから読み取ることと、
記録された前記識別子に対応する前記最も効率の低い相を無効化することと、を含む、
請求項１の方法。

【請求項8】

前記複数の相の各相のパルス幅の比較は、複数の比較のうち１つの比較であり、
前記複数の比較の各々は、前記多相電源の複数の連続する位相サイクルのうち何れかに対して実行される、
請求項１の方法。

【請求項9】

多相電源であって、
前記多相電源における複数の相の各相について測定されたパルス幅を含む、複数のパルス幅測定値を受信するように構成された入力と、
前記入力に結合されており、前記複数のパルス幅測定値を互いに比較し、各パルス幅測定値とベースパルス幅との差に基づいて、前記複数の相のうち最も効率の低い相を識別するように構成された比較論理ユニットと、
前記比較論理ユニットに結合されており、識別された前記最も効率の低い相によって負荷に供給される電力の量を減少させるように構成された位相シェディング論理と、を備える、
多相電源。

【請求項10】

前記位相シェディング論理は、前記負荷の電力需要の減少を検出したことに応じて、識別された前記最も効率の低い相を無効化することによって、識別された前記最も効率の低い相によって前記負荷に供給される電力の量を減少させるように構成されている、
請求項９の多相電源。

【請求項11】

前記多相電源の入力電圧を測定するように構成された入力電圧センサと、
前記負荷に印加される、前記多相電源の出力電圧を測定するように構成された出力電圧センサと、
前記多相電源のスイッチング周波数、測定された前記入力電圧、及び、測定された前記出力電圧に基づいて、前記ベースパルス幅を計算するように構成されたベースパルス幅計算ユニットと、を更に備える、
請求項９の多相電源。

【請求項12】

前記位相シェディング論理は、識別された前記最も効率の低い相の１つ以上のスイッチング制御信号をデアサートすることによって、識別された前記最も効率の低い相によって前記負荷に供給される電力の量を減少させるように更に構成されている、
請求項９の多相電源。

【請求項13】

前記比較論理ユニットに結合され、前記最も効率の低い相の識別子を記録するように構成されたメモリを更に備え、
前記位相シェディング論理は、
記録された前記識別子を前記メモリから読み取ることと、
記録された前記識別子に対応する前記最も効率の低い相を無効化することと、
によって、識別された前記最も効率の低い相によって前記負荷に供給される電力の量を減少させるように構成されている、
請求項９の多相電源。

【請求項14】

前記比較論理ユニットは、前記複数のパルス幅測定値の比較を含む複数の比較を実行するように構成されており、
前記複数の比較の各々は、前記多相電源の複数の連続する位相サイクルのうち何れかに対して実行される、
請求項９の多相電源。

【請求項15】

コンピューティングシステムであって、
複数の電力相と、
前記複数の電力相の各電力相についてパルス幅を測定することによって複数のパルス幅測定値を生成するように構成された１つ以上のパルス幅センサのセットと、
前記複数の電力相に結合された電圧レギュレータと、を備え、
前記電圧レギュレータは、
前記複数のパルス幅測定値を互いに比較し、各パルス幅測定値とベースパルス幅との差に基づいて、前記複数の電力相のうち最も効率の低い相を識別することと、
識別された前記最も効率の低い相によって負荷に供給される電力の量を減少させることと、
を行うように構成されている、
コンピューティングシステム。

【請求項16】

前記電圧レギュレータは、
前記負荷の電力需要の第１の減少を検出したことに応じて、識別された前記最も効率の低い相を無効化することによって、識別された前記最も効率の低い相によって前記負荷に供給される電力の量を減少させることを行うように構成されている、
請求項１５のコンピューティングシステム。

【請求項17】

前記複数の電力相に供給される入力電圧を測定するように構成された入力電圧センサと、
前記複数の電力相によって発生した出力電圧を測定するように構成された出力電圧センサと、を更に備え、
前記電圧レギュレータは、
前記複数の電力相のスイッチング周波数、測定された前記入力電圧、及び、測定された前記出力電圧に基づいて、前記ベースパルス幅を計算することを行うように更に構成されている、
請求項１５のコンピューティングシステム。

【請求項18】

前記電圧レギュレータは、前記最も効率の低い相の識別子を記録するように構成されたメモリを更に備え、
前記電圧レギュレータは、
記録された前記識別子を前記メモリから読み取ることと、
記録された前記識別子に対応する前記最も効率の低い相を無効化することと、
によって、識別された前記最も効率の低い相によって前記負荷に供給される電力の量を減少させるように構成されている、
請求項１５のコンピューティングシステム。

【請求項19】

前記負荷を更に備え、
前記負荷は、
１つ以上の処理ユニットのセットと、
メモリシステムと、
１つ以上の周辺デバイスと、を含む、
請求項１５のコンピューティングシステム。

【請求項20】

多相電源を動作させる方法であって、
前記多相電源内の複数の相のパルス幅を互いに比較し、各パルス幅とベースパルス幅との差に基づいて、前記複数の相の極値を識別することと、
前記複数の相のうち極値の最も効率の低い相によって負荷に供給される電力の量を減少させること、又は、前記複数の相のうち極値の最も効率の高い相によって前記負荷に供給される電力の量を増加させることと、を含む、
方法。

【請求項21】

前記最も効率の低い相を識別することは、前記複数の相のうち最も広いパルス幅を有する相を前記最も効率の低い相として識別することを含む、
請求項１の方法。

【請求項22】

前記比較論理ユニットは、前記複数の相のうち最も広いパルス幅測定値を有する相を前記最も効率の低い相として識別するように構成されている、
請求項９の多相電源。

【発明の詳細な説明】

【背景技術】

【0001】

電圧レギュレータは、潜在的に可変の入力電圧が与えられた場合、鋭敏な電子デバイスに安定した供給電圧を提供するために、一定の出力電圧レベルを自動的に維持する。電圧レギュレータは、プロセッサ、メモリ及び他の構成要素によって使用される直流（direct current、ＤＣ）電圧を安定化するために、コンピュータ電源等のデバイスにおいて使用されることが多い。電圧レギュレータは、電気機械機構又は電子部品を使用してＤＣ及び／又は交流（alternating current、ＡＣ）電圧を調整するために使用される。

【0002】

コンピューティングシステムにおいて一般的に使用される高電力ＤＣ－ＤＣ電圧レギュレータは、複数の相（phases）を含むことができ、各相は、安定した出力電圧に寄与する。位相シェディング（phase shedding）は、より少ない電力が消費されている場合に電力供給効率を改善するために相をターンオフにするプロセスである。

【0003】

本開示は、添付の図面の図において、限定としてではなく例として示される。

【図面の簡単な説明】

【0004】

【図1】一実施形態による、コンピューティングシステムを示す図である。

【図2】一実施形態による、多相電源における相を示す図である。

【図3】一実施形態による、多相電源における各相の電圧波形を示す図である。

【図4】一実施形態による、多相電源の構成要素を示す図である。

【図5】一実施形態による、位相シェディングを実行するためのプロセスを示す図である。

【発明を実施するための形態】

【0005】

以下の説明では、実施形態の理解を深めるために、特定のシステム、構成要素、方法等の例のような多数の具体的な詳細を記載する。しかしながら、少なくともいくつかの実施形態が、これらの具体的な詳細なしに実施され得ることは、当業者には明らかである。他の例では、実施形態を不必要に曖昧にすることを回避するために、周知の構成要素又は方法は詳細に記載されないか、又は、簡易なブロック図の形式で提示される。したがって、記載された具体的な詳細は、単なる例示にすぎない。特定の実施形態は、これらの例示的な詳細と異なっていてもよく、依然として実施形態の範囲内にあると考えられる。

【0006】

負荷に電力を供給する多相電源は、各々が電源によって発生される出力電圧に寄与する複数の相を含む。電源が、コンピューティングシステム等の可変負荷に電力を供給している場合、全体的な効率は、負荷によって要求される電力が減少する場合に１つ以上の相が無効化される位相シェディング（phase shedding）によって増加する。理想的な多相電源では、電力相は等しく効率的であり、その結果、相は負荷を等しく分担し、各々が等しい量の電力を負荷に供給する。しかしながら、実際には、相のうち１つ以上は、許容可能な製造公差内であっても、それらの構成要素デバイスにおける変動に起因して、より大きな損失を有し得る。例えば、デバイス幾何形状、組成及び他の要因が、電力相の能力に影響を及ぼす可能性がある。したがって、位相シェディングが実行される場合、より効率の高い相がターンオフされることがあり（例えば、相が番号順に遮断のために選択される場合）、電源の全体的な効率の低下につながる。

【0007】

電力需要の減少に応じて位相シェディングを実行する多相電源の一実施形態は、その電力相の最低効率を識別し、位相シェディングが実行される場合、これらの最も効率の低い相を最初に無効化する。電源は、相ごとに、相の測定されたパルス幅を、電源の入力電圧、出力電圧及びスイッチング周波数に基づいて計算される公称ベースパルス幅と比較することによって、最も効率の低い相を識別する。１つ以上の他の相と同じ量の電力を供給するために各サイクルにおいてより長いオン時間を利用する相は、他の相よりも効率が低いと決定される。したがって、負荷によって要求される電力が減少すると、位相シェディング機構は、識別された最も効率の低い相を最初に無効化する。最も効率の低い相は、相によって供給される電力の量に対して（例えば、熱の形態で）最大のエネルギー損失を受ける相である。

【0008】

電力相は、動作ストレスに起因して時間とともに劣化するので、効率が低下することが多い。位相シェディング機構は、最も効率の低い相が動作し、動作ストレスを受ける時間量を減少させる。結果として、最も効率の低い相は、別の相がより効率が低くなるまで、より少ない劣化を被る傾向がある。したがって、位相シェディング機構は、複数の相間の相の消耗を自動的に平均化する。

【0009】

図１は、上記の位相効率検出機構に基づく位相シェディングのための機構が実装されるコンピューティングシステム１００の一実施形態を示している。概して、コンピューティングシステム１００は、ラップトップコンピュータ又はデスクトップコンピュータ、モバイル端末、サーバ、ネットワークスイッチ又はルータ等を含むが、これらに限定されない、多数の異なるタイプのデバイスのうち何れかとして具現化される。コンピューティングシステム１００は、バス１０１を介して互いに通信する構成要素１０２～１０８を含む多数のハードウェアリソースを含む。コンピューティングシステム１００において、構成要素１０２～１０８の各々は、バス１０１を介して直接、又は、他の構成要素１０２～１０８のうちの１つ以上を介して、他の構成要素１０２～１０８のうち何れかと通信することができる。コンピューティングシステム１００内の構成要素１０１～１０８は、ラップトップコンピュータ若しくはデスクトップコンピュータのシャーシ、又は、携帯電話のケーシング等の単一の物理的エンクロージャ内に収容される。代替の実施形態では、コンピューティングシステム１００の構成要素のうちいくつかは、コンピューティングシステム１００全体が単一の物理的エンクロージャ内に存在しないように、外部周辺デバイスとして具現化される。

【0010】

また、コンピューティングシステム１００は、ユーザから情報を受信する、又は、ユーザに情報を提供するためのユーザインターフェースデバイスを含む。具体的には、コンピューティングシステム１００は、キーボード、マウス、タッチスクリーン、又は、ユーザから情報を受け取るための他のデバイス等の入力デバイス１０２を含む。コンピューティングシステム１００は、モニタ、発光ダイオード（light-emitting diode、ＬＥＤ）ディスプレイ、液晶ディスプレイ又は他の出力デバイス等のディスプレイ１０５を介してユーザに情報を表示する。

【0011】

コンピューティングシステム１００は、有線ネットワーク又は無線ネットワークを介してデータを送受信するためのネットワークアダプタ１０７を更に含む。また、コンピューティングシステム１００は、１つ以上の周辺デバイス１０８を含む。周辺デバイス１０８は、大容量記憶デバイス、位置検出デバイス、センサ、入力デバイス、又は、コンピューティングシステム１００によって使用される他のタイプのデバイスを含んでもよい。

【0012】

コンピューティングシステム１００は、１つ以上の処理ユニット１０４を含み、複数の処理ユニット１０４の場合には、並列に動作することができる。処理ユニット１０４は、メモリシステム１０６に記憶された命令１０９を受信して実行する。一実施形態において、処理ユニット１０４は、共通の集積回路基板上に存在する複数の処理コアを含む。メモリシステム１０６は、ランダムアクセスメモリ（random-access memory、ＲＡＭ）モジュール、読み取り専用メモリ（read-only memory、ＲＯＭ）モジュール、ハードディスク、及び、他の非一時的なコンピュータ可読媒体等のように、コンピューティングシステム１００によって使用される記憶デバイスを含む。

【0013】

コンピューティングシステム１００のいくつかの実施形態は、図１に示すような実施形態よりも少ない又は多い構成要素を含んでもよい。例えば、特定の実施形態は、ディスプレイ１０５又は入力デバイス１０２なしで実装される。他の実施形態は、２つ以上の特定の構成要素を有し、例えば、コンピューティングシステム１００の一実施形態は、複数のバス１０１、ネットワークアダプタ１０７、メモリシステム１０６等を有することができる。

【0014】

電力は、電源１１０によってコンピューティングシステム１００内の構成要素１０１～１０８に供給される。一実施形態では、電源１１０は、その負荷（例えば、構成要素１０１～１０８）による電力需要の減少に応じて、その最も効率の低い電力相を無効化する多相電源である。

【0015】

図２は、電圧レギュレータ２０１及びＮ個の電力相１～Ｎを含む多相電源１１０の一実施形態を示している。電圧レギュレータ２０１は、入力電圧Ｖ_ＩＮをより低い安定した出力電圧Ｖ_ＯＵＴに変換するために、相１～Ｎの各々における電界効果トランジスタ（field effect transistor、ＦＥＴ）のスイッチングを制御する。電源１１０内のパルス幅センサ２１０（１）～２１０（Ｎ）のセットの各々は、相１～Ｎの各々に対するパルス幅測定値を生成するために使用される。パルス幅センサ２１０（１）～２１０（Ｎ）の各々は、そのそれぞれの相における上側ＦＥＴ（例えば、２１１（１）～２１１（Ｎ）のうち１つ）のオン時間を測定する。例えば、パルス幅センサ２１０（１）は、上側ＦＥＴ２１１（１）のゲートで測定された電圧に基づいて、相１における上側ＦＥＴ２１１（１）のオン時間を測定する。多相電源１１０内の相１～Ｎは、ＦＥＴを使用して実装される。しかしながら、代替的な実施形態は、図示したＦＥＴの代わりに、バイポーラ接合トランジスタ（bipolar junction transistor、ＢＪＴ）、絶縁ゲートバイポーラトランジスタ（insulated-gate bipolar transistor、ＩＧＢＴ）等の他のタイプのスイッチングデバイスを利用する。

【0016】

図３は、一実施形態による、時間ｔにわたる電圧Ｖ_Ｇ１～Ｖ_ＧＮを示すタイミング図であり、Ｖ_Ｇ１～Ｖ_ＧＮは、それぞれの相１～Ｎの各々について上側ＦＥＴ２１１（１）～２１１（Ｎ）のゲートにおいて測定される。パルス幅Ｔ_ＯＮ１～Ｔ_ＯＮＮは、それぞれのＦＥＴ２１１（１）～２１１（Ｎ）が導通状態にある時間の長さを表し、Ｔ_ＯＦＦ１～Ｔ_ＯＦＦＮは、それぞれのＦＥＴ２１１（１）～２１１（Ｎ）が非導通状態にある時間の長さを表す。図３に示すように、相２におけるＦＥＴ２１１（２）は、（最も広いパルスＴ_ＯＮ２によって示されるように）最も長い持続時間にわたってオンであり、Ｔ_ＯＮ１及びＴ_ＯＮＮが続く。

【0017】

図４は、コンピューティングシステム１００の構成要素等の負荷４３０に電力を供給する多相電源１１０の一実施形態を示している。多相電源１１０の構成要素は、ハードウェア回路、又は、ハードウェア回路とソフトウェア及び／又はファームウェア構成要素との組合せで実装される。様々な実施形態では、電源１１０における計算は、デジタル論理回路を使用して、又は、代替としてアナログ回路及び信号を使用して行われる。

【0018】

多相電源１１０は、相１～Ｎの測定されたパルス幅を比較することによって相１～Ｎの中から最も効率の低い電力相を識別する電圧レギュレータ２０１を含む。一実施形態では、最も広い測定パルス幅（すなわち、サイクル当たりの最長オン時間）を有する電力相が、最も効率の低い相として識別される。一実施形態では、相は、それらの測定されたパルス幅に従ってそれらの効率によってランク付けされ、より広いパルス幅は、より低い効率に更に対応する。電圧レギュレータ２０１は、負荷４３０によって要求される電力の減少を検出し、電力相１～Ｎのうち１つ以上を無効化するために位相シェディングを実行することによって応答する。電圧レギュレータ２０１は、無効化する（すなわち、効率の欠如の観点から極値である相を無効化する）ために最も効率の低い相を選択し、したがって、識別された最も効率の低い相によって負荷４３０に供給される電力の量を減少させる。その結果、電源の全体的な効率が増加する。

【0019】

電圧レギュレータ２０１は、Ｖ_ＩＮ及びＶ_ＯＵＴの測定値並びに相１～Ｎのスイッチング周波数ｆに基づいて、ベースデューティサイクル及びアクティブパルス幅（理想的な相における上側ＦＥＴのオン時間を表す）を計算するための計算ユニット４１１を含む。デューティサイクルＤ及びパルス幅Ｔ_ＯＮは、以下の式１に従って計算される。

【0020】

【数1】

【0021】

式１に示すように、デューティサイクルは、電力相１～Ｎに供給される入力電圧Ｖ_ＩＮと、電力相１～Ｎの出力において生成され、負荷４３０に印加される出力電圧Ｖ_ＯＵＴと、に依存する。電源１１０が使用されている場合、入力電圧Ｖ_ＩＮは、時間とともに変化し得る（例えば、Ｖ_ＩＮが未調整電源から提供される場合）。したがって、Ｖ_ＩＮセンサ４０１は、電源１１０の動作中にサイクルごとに入力電圧Ｖ_ＩＮの値を測定する。また、出力電圧Ｖ_ＯＵＴは、（例えば、負荷４３０によって要求される電力の変化に起因して、又は、動作許容範囲内の変化に起因して）経時的に変化する。したがって、Ｖ_ＯＵＴセンサ４０２は、電源１１０の動作中に各サイクルについてＶ_ＯＵＴを測定する。スイッチング周波数ｆは、設計時に決定され、カウンタ、タイマ又は他のタイミングデバイス４０３によって提供される。

【0022】

Ｖ_ＩＮセンサ４０１、Ｖ_ＯＵＴセンサ４０２及びタイミングデバイス４０３は、それぞれＶ_ＩＮ、Ｖ_ＯＵＴ及びｆの値を、測定入力４１２のセットを介して電圧レギュレータ２０１内の計算ユニット４１１に送信する。計算ユニット４１１は、式１に従って、現在のサイクルのためのベース（すなわち、公称）デューティサイクルＤ及びベースアクティブパルス幅Ｔ_ＯＮすなわち、公称上側ＦＥＴオン時間を計算する。

【0023】

通常動作では、個々の相は、各相の実際のデューティサイクル及びパルス幅を、それらが計算されたベースデューティサイクル及びパルス幅と異なるように変化させる、（例えば、プリント回路基板内のＤＣ抵抗（DC resistance、ＤＣＲ）等の要因に起因して）スイッチングデバイス領域の外側で生じる損失を被る可能性がある。したがって、実際のパルス幅は、相の各々について測定され、したがって、計算されたベースパルス幅と比較することができる。電圧レギュレータ２０１は、測定入力４１２を介して、それぞれの相１～Ｎのパルス幅センサ２１０（１）～２１０（Ｎ）からパルス幅測定値Ｔ_ＯＮ１～Ｔ_ＯＮＮのセットを受信する。パルス幅測定値は、相１～Ｎの各々に対する上側ＦＥＴのオン時間を示す測定パルス幅を含む。

【0024】

電圧レギュレータ２０１において、比較論理４１３は、パルス幅測定値Ｔ_ＯＮ１～Ｔ_ＯＮＮの各々と計算されたベースパルス幅Ｔ_ＯＮとの間の差を決定することによって、比較のセットを実行する。比較論理４１３は、最大の差と関連付けられた相を、相１～Ｎのうち最も効率の低い相として識別する。一実施形態では、比較論理４１３は、予測又は他の計算で使用するために、相の相対効率を決定する（すなわち、決定された効率によって相をランク付けする）。

【0025】

パルス幅センサ２１０（１）～２１０（Ｎ）は、位相シェディング又は許容範囲外シャットダウンに起因して以前に無効化された相等のように、動作中でない相に対して有効なパルス幅測定値を生成しない。したがって、比較論理４１３は、現在動作中でない相を計算から除外する。その結果、比較論理４１３によって識別された最も効率の低い相は、現在動作している相の中で最も効率が低い。

【0026】

各相について計算された差は、その相が許容可能なデューティサイクル公差外で動作しているか否かを判定するためにも使用される。代替実施形態では、比較論理４１３は、相のパルス幅Ｔ_ＯＮ１～Ｔ_ＯＮＮを比較し、最も広いパルス幅が測定された相を、最も効率の低い相として識別する。一実施形態において、比較論理４１３は、デジタル論理を使用して比較を実行する。代替的に、論理４１３は、アナログ信号及び構成要素を使用して比較を実行する。

【0027】

一実施形態では、各相１～Ｎのパルス幅Ｔ_ＯＮ１～Ｔ_ＯＮＮがサイクルごとに測定され、その結果、各相で発生する各連続パルスのパルス幅が測定される。したがって、ベースパルス幅Ｔ_ＯＮが計算され、比較論理４１３によって実行される比較もサイクルごとに実行される。すなわち、比較論理４１３によって比較が実行され、多相電源の連続する位相サイクルの各々に対して最も効率の低い相が決定される。

【0028】

メモリ４１４は、比較論理４１３によって決定された最も効率の低い相の識別子を記録する。いくつかの実施形態では、メモリ４１４は、相１～Ｎの各々について直近に測定されたパルス幅Ｔ_ＯＮ１～Ｔ_ＯＮＮ、並びに、直近に計算されたベースデューティサイクル、ベースパルス幅、及び／又は、位相効率ランキング等の履歴データを記録する。メモリ４１４に記憶された情報は、予測故障解析又は他の高度な計算若しくは制御のために使用される。様々な実施形態において、メモリ４１４は、レジスタ、カウンタ、メモリセル等とすることができ、例えば、ダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）、スタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）、電気的消去可能プログラマブルリードオンリメモリ（electrically erasable programmable read-only memory、ＥＥＰＲＯＭ）、フラッシュメモリ又は別のメモリ技術等のような、いくつかの揮発性又は不揮発性メモリ技術のうち何れかを使用して実装することができる。図４は、電圧レギュレータ２０１に含まれるものとしてメモリ４１４を示しているが、代替実施形態では、メモリ４１４は、電圧レギュレータ２０１の外部にある。

【0029】

位相シェディング論理ユニット４１６は、負荷４３０によって要求される電力の減少に応じて、動作している相１～Ｎの数を減少させる。また、位相シェディング論理４１６は、電力需要が増加する場合、動作相の数を増加させる。位相シェディング論理４１６が、負荷４３０からの電力需要の減少を示す電力需要インジケータ４３１（例えば、負荷電流及び／又は電圧測定値から決定される）を受信すると、位相シェディング論理４１６は、最も効率の低い相を無効化することによって、最も効率の低い現在動作している相によって負荷４３０に供給される電力の量を減少させる。位相シェディング論理４１６は、最も効率の低い相を識別する最近記録された識別子４１５をメモリ４１４から読み取ることによってこの相をシャットダウンする。

【0030】

様々な実施形態では、最も効率の低い相の無効化は、相の設計に応じて、パルス幅変調（pulse width modulated、ＰＷＭ）スイッチング信号又はゲート駆動信号（例えば、相内の上側ＦＥＴ及び下側ＦＥＴのスイッチングを制御する周期信号）等のような、相の１つ以上のスイッチング制御信号をデアサートすることによって達成される。一実施形態では、相の１つ以上のスイッチング制御信号（例えば、ＰＷＭ信号又はゲート駆動信号）は、その相のイネーブル信号がそれぞれデアサート及びアサートされる場合にオフ（例えば、デアサート）及びオンにされる。図４に示すように、位相シェディング論理４１６は、最も効率の低い相に対応するイネーブル信号（すなわち、信号４２０（１）～４２０（Ｎ）のうち１つ）をデアサートすることによって、識別子４１５に対応する相を無効化する。代替実施形態では、位相シェディング論理４１６は、電圧レギュレータ２０１から最も効率の低い相への１つ以上のスイッチング制御信号の送信を停止する。最も効率の低い相４１５を決定することができない場合、位相シェディング論理４１６は、順番に相を選択すること、又は、最大量の電流が流れている相を選択すること等のように、無効化する相を選択するための代替方法に戻る。

【0031】

位相シェディング論理４１６が、負荷４３０の電力需要が増加したという指標４３１を受信すると、位相シェディング論理４１６は、以前に無効化された相のうち１つを有効化する。一実施形態では、位相シェディング論理４１６は、メモリ４１４において識別されるような無効化された相のうち最も効率の高いもの（すなわち、最も効率の高い観点からの相の極値）を有効化する。代替的に、位相シェディング論理４１６は、最近無効化された相を有効化する。

【0032】

一実施形態において、位相シェディング論理４１６は、デューティサイクル許容閾値を超える任意の相を無効化するためのシャットダウン論理を更に含む。相１～Ｎの各々について、相について測定されたパルス幅又はデューティサイクルが、ベースデューティサイクルＤ又はパルス幅Ｔ_ＯＮから閾値量又は割合を超えて異なる場合、比較論理４１３は、位相シェディング及びシャットダウン論理４１６に対して、許容範囲外の相４１７を識別し、相を無効化する。

【0033】

図５は、一実施形態による、電力需要の減少に応じて位相シェディングを実行する場合に、多相電源１１０内の最も効率の低い相を決定し、最初に最も効率の低い相を無効化する位相シェディングプロセス５００を示している。電力需要が増加すると、以前に無効化されていた最も効率の高い相が最初に再有効化される。プロセス５００は、一実施形態によれば、多相電源１１０内の回路構成要素によって実行される。

【0034】

位相シェディングプロセス５００のブロック５０１において、入力電圧センサ４０１及び出力電圧センサ４０２の各々は、多相電源１１０の入力電圧Ｖ_ＩＮ及び出力電圧Ｖ_ＯＵＴを測定する。Ｖ_ＩＮ及びＶ_ＯＵＴの測定値は、ブロック５０３で提供されるように、タイミングデバイス４０３によって提供されるスイッチング周波数ｆとともに計算ユニット４１１によって受信され、ベースパルス幅Ｔ_ＯＮを計算するために計算ユニット４１１によって使用される。

【0035】

ブロック５０５において、パルス幅センサ２１０（１）～２１０（Ｎ）は、多相電源１１０における相１～Ｎの各々についてパルス幅を測定することによって、Ｎ個のパルス幅測定値のセットを生成する。比較論理４１３は、ブロック５０７において、パルス幅測定値Ｔ_ＯＮ１～Ｔ_ＯＮＮの各々とベースパルス幅Ｔ_ＯＮとの間の差を含むＮ個の差のセットを決定する。ブロック５０９において、比較論理４１３は、差を比較することに基づいて最も効率の低い相を識別し、ここで、差が最大持続時間だけベースパルス幅を超えることは、最も効率の低い相を示す。一実施形態では、より広いパルス幅測定値（すなわち、より長いパルス）を有する相は、より狭いパルス幅測定値（すなわち、より短いパルス）を有する相よりも効率が低いと識別される。また、比較論理４１３は、以前に計算された差に基づいて、許容範囲外である（例えば、閾値パーセンテージを超えてベースデューティサイクルを超える）デューティサイクルで動作している任意の相を識別する。ブロック５１１で、最も効率の低い相の識別子がメモリ４１４に記録される。いくつかの実施形態では、メモリ４１４は、予測故障解析又は他の計算を実行するために、計算されたデューティサイクル、パルス幅及び／又は直近のサイクルの他の値を記憶する。

【0036】

ブロック５１３において、位相シェディング論理４１６は、相のうち２つ以上が有効化され、電力需要インジケータ４３１が負荷４３０によって要求される電力の減少を示すかどうかを決定する。例えば、減少は、負荷４３０によって要求される総電力が予め設定された閾値よりも低くなった場合、又は、予め定義された範囲のセットのより低い範囲に減少した場合に示され得る。両方の条件が真である（すなわち、２つ以上の相が有効化され、電力需要が十分に減少する）場合、位相シェディング論理４１６は、ブロック５１５及び５１７に従って、最も効率の低い電力相によって負荷４３０に供給される電力の量を減少させる。ブロック５１５において、位相シェディング論理４１６は、メモリ４１４から最も効率の低い相の以前に記録された識別子を読み取る。位相シェディング論理４１６は、ブロック５１７において、識別子に対応する相を（例えば、この相のためのイネーブル信号をデアサートすることによって）無効化する。一実施形態において、位相シェディング論理４１６は、相への１つ以上のゲート駆動信号の送信を終了させることによって、最も効率の低い相を無効化する。ブロック５１７から、プロセス５００はブロック５０１に戻り、次のサイクルのために最も効率の低い電力相を識別する。

【0037】

ブロック５１３において、１つの相のみが有効化される場合、最後の残りの相が無効化されないように、位相シェディングが実行されない。また、電力需要インジケータ４３１が、負荷４３０によって要求される電力の十分な減少を示さない場合、位相シェディングが実行されず、プロセス５００はブロック５１９に続く。

【0038】

ブロック５１９において、位相シェディング論理４１６が、相のうち１つが許容範囲外のデューティサイクルを有するという指標（指示）４１７を比較論理４１３から受信した場合（ブロック５０９において決定されるように）、比較論理４１３によって許容範囲外であると識別された相は、ブロック５１７において無効化される。一実施形態では、許容範囲外の相は、位相シェディング機構又は他の機構によって再有効化されないように、許容範囲外状態に起因して無効化されているものとして記録される。ブロック５１７から、プロセス５００はブロック５０１に戻り、次のサイクルのために最も効率の低い電力相を識別する。

【0039】

ブロック５１９において、相が許容範囲外のデューティサイクルを有するという指標４１７が受信されない場合、プロセス５００はブロック５２１に続く。ブロック５２１において、位相シェディング論理は、相のうち少なくとも１つが位相シェディング機構によって現在無効化されているかどうか、及び、電力需要インジケータ４３１が、負荷４３０によって要求される電力が増加したことを示すかどうかを判定する。例えば、増加は、負荷４３０によって要求される総電力が予め設定された閾値を超える場合、又は、特定の範囲内に増加したと判定される場合に示され得る。両方の条件が真である（すなわち、少なくとも１つの相が以前に位相シェディングによって無効化されており、電力需要が十分に増加している）場合、位相シェディング論理４１６は、ブロック５２３及び５２５に従って、１つ以上の無効化された電力相のうち最も効率の高いものを追加又は有効化することによって、負荷４３０に供給される電力の量を増加させる。ブロック５２３において、位相シェディング論理４１６は、以前の位相シェディングによって現在無効化されている最も効率の高い相を識別するためにメモリ４１４にアクセスする。一実施形態では、最も効率の高い無効化された相は、位相シェディング論理４１６によって最近無効化された相である。識別されると、ブロック５２５において、最も効率の高い無効化された相が再び有効化される。したがって、相は、それらの効率の順序で再有効化され、より効率の高い相が最初に再有効化される。一実施形態では、位相シェディング論理４１６は、相の１つ以上のスイッチング制御信号を再開することによって、無効化された相のうち最も効率の高い相（有効化された相のうち最も効率の低い相として以前に識別された）を再有効化する。ブロック５２５から、プロセス５００はブロック５０１に戻り、次のサイクルのための最も効率の低い電力相を識別する。

【0040】

ブロック５２１において、相の全てが有効化されているか、又は、電力需要が増加していない場合、プロセス５００はブロック５０１に戻る。したがって、プロセス５００は、ブロック５０１～５２５に示すように繰り返され、多相電源１１０の各サイクルについて最も効率の低い電力相を識別する。したがって、ブロック５０１～５１３によって表される最も効率の低い相を識別するための動作は、多相電源の各連続する位相サイクルに対して実行される。

【0041】

最も効率の低い相が位相シェディング論理４１６によって無効化された後のプロセス５００の後続の反復において、比較論理４１３は、ブロック５０９において、既に無効化された相よりも効率が高く、依然として動作している相の何れよりも効率が低い次に最も効率の低い相を識別する。電力需要の更なる減少に応じて、位相シェディング論理４１６は、次に最も効率の低い相を無効化する。このようにして、相は、それらの効率によって決定される順序で無効化され、最も効率の低い相が最初に無効化される。結果として、より効率の高い相は、より効率が低い相よりも長い時間にわたって使用され、多相電源の全体的な効率を増加させる。

【0042】

多相電源を動作させる方法は、多相電源における複数の相の各相についてパルス幅を測定することによって複数のパルス幅測定値を生成することと、複数のパルス幅測定値の比較を実行することに基づいて複数の相のうちの最も効率の低い相を識別することと、識別された最も効率の低い相によって負荷に供給される電力の量を減少させることと、を含む。

【0043】

本方法では、負荷に供給される電力の量を減少させることは、負荷の電力需要の第１の減少を検出することに応じて、識別された最も効率の低い相を無効化することを含む。

【0044】

本方法は、複数のパルス幅測定値の比較に基づいて複数の相のうち次に効率が低い相を識別することと、負荷の電力需要の第２の減少を検出することに応じて次に最も効率の低い相を無効化することと、を更に含む。

【0045】

本方法は、多相電源の入力電圧を測定することと、出力電圧が負荷に印加される多相電源の出力電圧を測定することと、多相電源のスイッチング周波数、測定された入力電圧及び測定された出力電圧に基づいてベースパルス幅を計算することと、を更に含む。複数のパルス幅測定値の比較を実行することは、パルス幅測定値の各々とベースパルス幅との間の差を決定することを含む。

【0046】

本方法では、識別された最も効率の低い相によって負荷に供給される電力の量を減少させることは、識別された最も効率の低い相の１つ以上のスイッチング制御信号をデアサートすることを含む。

【0047】

また、本方法は、最も効率の低い相の識別子をメモリデバイスに記録することを含む。識別された最も効率の低い相によって負荷に供給される電力の量を減少させることは、記録された識別子をメモリデバイスから読み取ることと、記録された識別子に対応する最も効率の低い相を無効化することと、を含む。

【0048】

本方法では、最も効率の低い相を識別することは、複数の相のうち最も広いパルス幅測定値を有する相を最も効率の低い相として識別することを含む。

【0049】

この方法において、複数のパルス幅測定値の比較は、複数の比較のうち何れかであり、複数の比較の各々は、多相電源の複数の連続する位相サイクルのうち何れかに対して実行される。

【0050】

多相電源は、多相電源における複数の相の各相について測定されたパルス幅を含む複数のパルス幅測定値を受信するための入力と、入力と結合されており、複数のパルス幅測定値の比較を実行することに基づいて複数の相のうち最も効率の低い相を識別するための比較論理ユニットと、比較論理ユニットと結合されており、識別された最も効率の低い相によって負荷に供給される電力の量を減少させるための位相シェディング論理と、を含む。

【0051】

多相電源において、位相シェディング論理は、負荷の電力需要の減少を検出することに応じて、識別された最も効率の低い相を無効化することによって、負荷に供給される電力の量を減少させる。

【0052】

多相電源は、多相電源の入力電圧を測定するための入力電圧センサと、出力電圧が負荷に印加される多相電源の出力電圧を測定するための出力電圧センサと、多相電源のスイッチング周波数、測定された入力電圧及び測定された出力電圧に基づいて基本パルス幅を計算するための基本パルス幅計算ユニットと、を更に含む。比較論理ユニットは、パルス幅測定値の各々とベースパルス幅との間の差を決定することによって、複数のパルス幅測定値の比較を実行する。

【0053】

多相電源において、位相シェディング論理は、識別された最も効率の低い相の１つ以上のスイッチング制御信号をデアサートすることによって、識別された最も効率の低い相によって負荷に供給される電力の量を減少させる。

【0054】

多相電源は、比較論理ユニットと結合されており、最も効率の低い相の識別子を記録するためのメモリを更に含む。位相シェディング論理は、メモリから記録された識別子を読み取り、記録された識別子に対応する最も効率の低い相を無効化することによって、識別された最も効率の低い相によって負荷に供給される電力の量を減少させる。

【0055】

多相電源において、比較論理ユニットは、複数の相のうち最も広いパルス幅測定値を有する相を、最も効率の低い相として識別する。

【0056】

多相電源において、比較論理ユニットは、複数のパルス幅測定値の比較を含む複数の比較を実行し、複数の比較の各々は、多相電源の複数の連続する位相サイクルのうち何れかに対して実行される。

【0057】

コンピューティングシステムは、複数の電力相と、複数の電力相の各電力相についてパルス幅を測定することによって複数のパルス幅測定値を生成するための１つ以上のパルス幅センサのセットと、複数の電力相に接続されており、複数のパルス幅測定値の比較を実行することに基づいて複数の電力相のうち最も効率の低い相を識別し、識別された最も効率の低い相によって負荷に供給される電力の量を減少させるための電圧レギュレータと、を含む。

【0058】

コンピューティングシステムにおいて、電圧レギュレータは、複数の電力相のうち最も広いパルス幅測定値を有する電力相を最も効率の低い相として識別し、負荷の電力需要の第１の減少を検出することに応じて、識別された最も効率の低い相を無効化することによって、負荷に供給される電力の量を減少させる。

【0059】

コンピューティングシステムは、複数の電力相に供給される入力電圧を測定するように構成された入力電圧センサと、複数の電力相によって発生される出力電圧を測定するように構成された出力電圧センサと、を更に含む。電圧レギュレータは、複数の電力相のスイッチング周波数、測定された入力電圧及び測定された出力電圧に基づいてベースパルス幅を計算し、パルス幅測定値の各々とベースパルス幅との間の差を決定することに基づいて複数のパルス幅測定値の比較を実行する。

【0060】

コンピューティングシステムにおいて、電圧レギュレータは、最も効率の低い相の識別子を記録するためのメモリを更に含む。電圧レギュレータは、メモリから記録された識別子を読み取り、記録された識別子に対応する最も効率の低い相を無効化することによって、識別された最も効率の低い相によって負荷に供給される電力の量を減少させる。

【0061】

コンピューティングシステムは、負荷を更に含む。負荷は、１つ以上の処理ユニット、メモリシステム及び１つ以上の周辺デバイスのセットを含む。

【0062】

本明細書で使用される場合、「に結合される」という用語は、１つ以上の介在する構成要素を介して直接的又は間接的に結合されることを意味し得る。本明細書で説明する様々なバスを介して提供される信号の何れも、他の信号と時分割され、１つ以上の共通バスを介して提供され得る。加えて、回路構成要素とブロック間との相互接続は、バス又は単一の信号線として示され得る。バスの各々は、代替として、１つ以上の単一の信号線であってもよく、単一の信号線の各々は、代替として、バスであってもよい。

【0063】

特定の実施形態は、非一時的なコンピュータ可読記憶媒体に記憶された命令を含み得るコンピュータプログラム製品として実装され得る。これらの命令は、説明した動作を実行するように汎用プロセッサ又は専用プロセッサをプログラムするために使用され得る。コンピュータ可読記憶媒体は、機械（例えば、コンピュータ）によって可読な形態（例えば、ソフトウェア、処理アプリケーション）で情報を記憶又は送信するための任意の機構を含む。非一時的なコンピュータ可読記憶媒体は、磁気記憶媒体（例えば、フロッピー（登録商標）ディスケット）と、光記憶媒体（例えば、ＣＤ－ＲＯＭ）と、光磁気記憶媒体と、読み取り専用メモリ（ＲＯＭ）と、ランダムアクセスメモリ（ＲＡＭ）と、消去可能なプログラマブルメモリ（例えば、ＥＰＲＯＭ及びＥＥＰＲＯＭ）と、フラッシュメモリ、又は、電子命令を記憶するのに好適な別のタイプの媒体と、を含んでもよいが、これらに限定されない。

【0064】

加えて、いくつかの実施形態は、コンピュータ可読記憶媒体が２つ以上のコンピュータシステム上に記憶され、及び／又は、２つ以上のコンピュータシステムによって実行される分散コンピューティング環境において実装されてもよい。加えて、コンピュータシステム間で転送される情報は、コンピュータシステムを接続する伝送媒体を介してプル又はプッシュされてもよい。

【0065】

概して、コンピュータ可読記憶媒体に搭載されるコンピューティングシステム１００及び／又はその部分を表すデータ構造は、プログラムによって読み取られることができ、コンピューティングシステム１００を含むハードウェアを製造するために、直接又は間接的に使用され得るデータベース又は他のデータ構造であり得る。例えば、データ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high-level design language、ＨＤＬ）におけるハードウェア機能の行動レベルの記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）の記述であり得る。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られることができる。ネットリストは、コンピューティングシステム１００を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクは、コンピューティングシステム１００に対応する半導体回路を製造するために、様々な半導体製造工程において使用され得る。代替的に、コンピュータ可読記憶媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0066】

本明細書における方法の動作は特定の順序で示され説明されているが、各方法の動作の順序は、特定の動作が逆の順序で実行され得るように、又は、特定の動作が少なくとも部分的に他の動作と同時に実行され得るように変更され得る。別の実施形態では、個別の動作の命令又はサブ動作は、断続的及び／又は交互に行われてもよい。

【0067】

上述した明細書において、実施形態は、その特定の例示的な実施形態を参照して説明されてきた。しかしながら、添付の特許請求の範囲に記載された実施形態のより広い範囲から逸脱することなく、様々な修正及び変更がそれらになされ得ることは明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく例示的な意味で捉えられるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】