特許 7589874 アルファ値を用いてレイトレーシング効果を向上させる装置及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-18

(45)【発行日】2024-11-26

(54)【発明の名称】アルファ値を用いてレイトレーシング効果を向上させる装置及び方法

(51)【国際特許分類】

   G06T 15/06 20110101AFI20241119BHJP

【ＦＩ】

G06T15/06

【請求項の数】 22

【外国語出願】

(21)【出願番号】P 2020143818

(22)【出願日】2020-08-27

(65)【公開番号】P2021108101

(43)【公開日】2021-07-29

【審査請求日】2023-08-22

(31)【優先権主張番号】16/728,912

(32)【優先日】2019-12-27

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ホルガー グルーエン

【審査官】鈴木 明

(56)【参考文献】

【文献】特表２０１１－５１５７６６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｔ １５／０６

(57)【特許請求の範囲】

【請求項1】

複数のレイを生成するレイ生成器と、
前記複数のレイのそれぞれのレイ方向データを生成するレイ方向評価回路／ロジックと、
前記レイ方向データに少なくとも部分的に基づいて、前記複数のレイを複数のレイキューにソートするレイソーティング回路／ロジックと
を備え、
前記レイ方向データは、前記複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含み、
レイごとの前記量子化された方向値は、前記レイが交差するボリュームの面を示す第１のデータと、前記レイと前記ボリュームの前記面との交差の量子化された交差座標を含む第２のデータとを有する、装置。

【請求項2】

複数のレイを生成するレイ生成器と、
前記複数のレイのそれぞれのレイ方向データを生成するレイ方向評価回路／ロジックと、
前記レイ方向データに少なくとも部分的に基づいて、前記複数のレイを複数のレイキューにソートするレイソーティング回路／ロジックと
を備え、
前記レイ方向データは、前記複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含み、
前記レイソーティング回路／ロジックは、前記量子化された方向値と前記レイに関連付けられたシェーダレコードキーとの組み合わせに基づいて、前記複数のレイのうちの１つ又は複数を前記複数のレイキューにグループ化する、装置。

【請求項3】

前記レイソーティング回路／ロジックは、前記量子化されたレイ方向値及び前記シェーダレコードキーの両方を用いて、レイをレイキューと一致させるようにまず試み、一致が見つからない場合にのみ、前記シェーダレコードキーだけを用いて、前記レイをレイキューと一致させるように試みる、請求項２に記載の装置。

【請求項4】

前記量子化されたレイ方向値及び前記シェーダレコードキーの前記両方を用いて、一致が見つからない場合、前記レイソーティング回路／ロジックは、前記レイを含む新たなレイキューを割り当てるように試みる、請求項３に記載の装置。

【請求項5】

前記レイソーティング回路／ロジックは、前記新たなレイキューの割り当てができないと判定した後にだけ、前記シェーダレコードキーのみを用いて、前記レイをレイキューに一致させるように試みる、請求項４に記載の装置。

【請求項6】

前記装置はさらに、
前記複数のレイのうちの１つ又は複数をバウンディングボリューム階層の中を通ってトラバースするレイトラバーサル回路と、
前記複数のレイのうちの１つ又は複数とシーン内の１つ又は複数のオブジェクトとの間の交差を判定するレイインターセクション回路と
を備える、請求項１から５のいずれか一項に記載の装置。

【請求項7】

複数のレイを生成するレイ生成器と、
前記複数のレイのそれぞれの近似的なレイ方向データを生成するレイ方向評価回路／ロジックと、
前記近似的なレイ方向データに少なくとも部分的に基づいて、前記複数のレイを複数のレイキューにソートするレイソーティング回路／ロジックと、
前記複数のレイのうちの１つ又は複数をバウンディングボリューム階層の中を通ってトラバースするレイトラバーサル回路と、
前記複数のレイのうちの１つ又は複数とシーン内の１つ又は複数のオブジェクトとの間の交差を判定するレイインターセクション回路と
を備える装置。

【請求項8】

前記装置はさらに、
前記複数のレイが格納されている前記複数のレイキューによって定められる複数のグループに前記複数のレイをディスパッチするレイディスパッチャを備える、請求項１から７のいずれか一項に記載の装置。

【請求項9】

複数のレイを生成する段階と、
前記複数のレイのそれぞれのレイ方向データを決定する段階と、
前記レイ方向データに少なくとも部分的に基づいて、前記複数のレイを複数のレイキューにソートする段階と
を含み、
前記レイ方向データは、前記複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含み、
レイごとの前記量子化された方向値は、前記レイが交差するボリュームの面を示す第１のデータと、前記レイと前記ボリュームの前記面との交差の量子化された交差座標を含む第２のデータとを有する、方法。

【請求項10】

複数のレイを生成する段階と、
前記複数のレイのそれぞれのレイ方向データを決定する段階と、
前記レイ方向データに少なくとも部分的に基づいて、前記複数のレイを複数のレイキューにソートする段階と
を含み、
前記レイ方向データは、前記複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含み、
前記ソートする段階はさらに、
前記量子化された方向値と前記レイに関連付けられたシェーダレコードキーとの組み合わせに基づいて、前記複数のレイを前記複数のレイキューにグループ化する段階を含む、方法。

【請求項11】

前記方法はさらに、
前記量子化されたレイ方向値及び前記シェーダレコードキーの両方を用いて、レイをレイキューと一致させるようにまず試みる段階と、
一致が見つからない場合にのみ、前記シェーダレコードキーだけを用いて、前記レイをレイキューと一致させるように試みる段階と
を含む、請求項１０に記載の方法。

【請求項12】

前記方法はさらに、
前記量子化されたレイ方向値及び前記シェーダレコードキーの前記両方を用いて一致が見つからない場合、前記レイを含む新たなレイキューを割り当てるように試みる段階を含む、請求項１１に記載の方法。

【請求項13】

前記シェーダレコードキーのみを用いて、前記レイをレイキューに一致させるように試みる段階は、前記新たなレイキューの割り当てができないと判定した後にだけ行われる、請求項１２に記載の方法。

【請求項14】

前記方法はさらに、
前記複数のレイのうちの１つ又は複数をバウンディングボリューム階層の中を通ってトラバースする段階と、
前記複数のレイのうちの１つ又は複数とシーン内の１つ又は複数のオブジェクトとの間の交差を判定する段階と
を含む、請求項９から１３のいずれか一項に記載の方法。

【請求項15】

複数のレイを生成する段階と、
前記複数のレイのそれぞれの近似的なレイ方向データを決定する段階と、
前記近似的なレイ方向データに少なくとも部分的に基づいて、前記複数のレイを複数のレイキューにソートする段階と、
前記複数のレイのうちの１つ又は複数をバウンディングボリューム階層の中を通ってトラバースする段階と、
前記複数のレイのうちの１つ又は複数とシーン内の１つ又は複数のオブジェクトとの間の交差を判定する段階と
を含む方法。

【請求項16】

前記方法はさらに、
前記複数のレイが格納されている前記複数のレイキューによって定められる複数のグループに前記複数のレイをディスパッチする段階を含む、請求項９から１５のいずれか一項に記載の方法。

【請求項17】

機械に、
複数のレイを生成する手順と、
前記複数のレイのそれぞれのレイ方向データを決定する手順と、
前記レイ方向データに少なくとも部分的に基づいて、前記複数のレイを複数のレイキューにソートする手順と
をさせ、
前記レイ方向データは、前記複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含み、
レイごとの前記量子化された方向値は、前記レイが交差するボリュームの面を示す第１のデータと、前記レイと前記ボリュームの前記面との交差の量子化された交差座標を含む第２のデータとを有する、プログラム。

【請求項18】

機械に、
複数のレイを生成する手順と、
前記複数のレイのそれぞれのレイ方向データを決定する手順と、
前記レイ方向データに少なくとも部分的に基づいて、前記複数のレイを複数のレイキューにソートする手順と
をさせ、
前記レイ方向データは、前記複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含み、
前記ソートする手順はさらに、
前記量子化された方向値と前記レイに関連付けられたシェーダレコードキーとの組み合わせに基づいて、前記複数のレイを前記複数のレイキューにグループ化する手順を含む、プログラム。

【請求項19】

前記機械に、
前記量子化されたレイ方向値及び前記シェーダレコードキーの両方を用いて、レイをレイキューに一致させるようにまず試みる手順と、
一致が見つからない場合にのみ、前記シェーダレコードキーだけを用いて、前記レイをレイキューと一致させるように試みる手順と
をさらに実行させる、請求項１８に記載のプログラム。

【請求項20】

前記機械に、
前記量子化されたレイ方向値及び前記シェーダレコードキーの前記両方を用いて一致が見つからない場合、前記レイを含む新たなレイキューを割り当てるように試みるさらに手順を実行させる、請求項１９に記載のプログラム。

【請求項21】

前記シェーダレコードキーのみを用いて、前記レイをレイキューに一致させるように試みる手順は、前記新たなレイキューの割り当てができないと判定した後にだけ行われる、請求項２０に記載のプログラム。

【請求項22】

請求項１７から２１のいずれか一項に記載のプログラムを格納する、機械可読記録媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は概して、グラフィックスプロセッサの分野に関する。より具体的には、本発明は、値を用いてレイトレーシング効果を向上させるための装置及び方法に関する。

【背景技術】

【0002】

レイトレーシングとは、光輸送が物理ベースのレンダリングを通じてシミュレーションされる技術である。レイトレーシングは、映画のレンダリングで広く用いられているが、ほんの数年前まで、リアルタイムの実行には非常に多くのリソースを必要とすると考えられていた。レイトレーシングの重要なオペレーションのうちの１つが、「レイトラバーサル」として知られている、レイ－シーン間インターセクションを求める可視性クエリの処理であり、レイトラバーサルとは、バウンディングボリューム階層（ＢＶＨ）においてノードをトラバースして交差することにより、レイ－シーン間インターセクションを算出することである。

【図面の簡単な説明】

【0003】

以下の図面を併用して、以下の詳細な説明から本発明の十分な理解を得ることができる。

【0004】

【図1】１つ又は複数のプロセッサコアを有するプロセッサとグラフィックスプロセッサとを備えるコンピュータシステムの一実施形態のブロック図である。

【0005】

【図2A】１つ又は複数のプロセッサコアと、統合メモリコントローラと、統合グラフィックスプロセッサとを有するプロセッサの一実施形態のブロック図である。

【図2B】１つ又は複数のプロセッサコアと、統合メモリコントローラと、統合グラフィックスプロセッサとを有するプロセッサの一実施形態のブロック図である。

【図2C】１つ又は複数のプロセッサコアと、統合メモリコントローラと、統合グラフィックスプロセッサとを有するプロセッサの一実施形態のブロック図である。

【図2D】１つ又は複数のプロセッサコアと、統合メモリコントローラと、統合グラフィックスプロセッサとを有するプロセッサの一実施形態のブロック図である。

【0006】

【図3A】別個のグラフィックス処理ユニットであってもよく、又は、複数のプロセッシングコアと統合されたグラフィックスプロセッサであってもよいグラフィックスプロセッサの一実施形態のブロック図である。

【図3B】別個のグラフィックス処理ユニットであってもよく、又は、複数のプロセッシングコアと統合されたグラフィックスプロセッサであってもよいグラフィックスプロセッサの一実施形態のブロック図である。

【図3C】別個のグラフィックス処理ユニットであってもよく、又は、複数のプロセッシングコアと統合されたグラフィックスプロセッサであってもよいグラフィックスプロセッサの一実施形態のブロック図である。

【0007】

【図4】グラフィックスプロセッサ用のグラフィックス処理エンジンの一実施形態のブロック図である。

【0008】

【図5A】グラフィックスプロセッサの別の実施形態のブロック図である。

【図5B】グラフィックスプロセッサの別の実施形態のブロック図である。

【0009】

【図6】実行回路及びロジックの例を示す。

【0010】

【図7】一実施形態による、グラフィックスプロセッサ実行ユニットの命令フォーマットを示す。

【0011】

【図8】グラフィックスパイプライン、メディアパイプライン、ディスプレイエンジン、スレッド実行ロジック、及びレンダリング出力パイプラインを含むグラフィックスプロセッサの別の実施形態のブロック図である。

【0012】

【図9A】一実施形態による、グラフィックスプロセッサのコマンドフォーマットを示すブロック図である。

【0013】

【図9B】一実施形態による、グラフィックスプロセッサのコマンドシーケンスを示すブロック図である。

【0014】

【図10】一実施形態による、データ処理システム用の例示的なグラフィックスソフトウェアアーキテクチャを示す。

【0015】

【図11A】集積回路及び例示的なパッケージアセンブリを製造するのに用いられ得る例示的なＩＰコア開発システムを示す。

【図11B】集積回路及び例示的なパッケージアセンブリを製造するのに用いられ得る例示的なＩＰコア開発システムを示す。

【図11C】集積回路及び例示的なパッケージアセンブリを製造するのに用いられ得る例示的なＩＰコア開発システムを示す。

【図11D】集積回路及び例示的なパッケージアセンブリを製造するのに用いられ得る例示的なＩＰコア開発システムを示す。

【0016】

【図12】一実施形態による、１つ又は複数のＩＰコアを用いて製造され得る例示的なシステムオンチップ集積回路を示す。

【0017】

【図13】１つ又は複数のＩＰコアを用いて製造され得るシステムオンチップ集積回路の例示的なグラフィックスプロセッサを示す。

【0018】

【図14】例示的なグラフィックスプロセッサアーキテクチャを示す。

【0019】

【図15】レイトレーシングコア及びテンソルコアを含む処理アーキテクチャの一例を示す。

【0020】

【図16】ノードのレイトレーシングクラスタを示す。

【0021】

【図17】例えばレイトレーシングノードなどのさらなる詳細を示す。

【0022】

【図18】１つの実施形態において利用されるレイの圧縮／伸張を示す。

【0023】

【図19】ハイブリッド型レイトレーシングアーキテクチャの１つの実施形態を示す。

【0024】

【図20】例示的なコールスタック参照を示す。

【0025】

【図21】シェーダレコードポインタのセットの一例を示す。

【0026】

【図22】バウンディングボリューム階層の一例を示す。

【0027】

【図23】コールスタック及び関連するトラバーサル状態の、１つの実施形態を示す。

【0028】

【図24】透明度及び／又は不透明性レベルを用いて、レイトレーシング効果を向上させるためのアーキテクチャの一実施形態を示す。

【0029】

【図25】量子化された方向のソートキーの生成を示す。

【0030】

【図26】シェーダレコードキー及びインターセクションキーを有するソートキーの一実施形態を示す。

【0031】

【図27】ソート回路／ロジックが調整可能なソートキー精度を用いて、ソートＦＩＦＯを満たす例を示す。

【発明を実施するための形態】

【0032】

以下の説明では、説明のために、数多くの具体的な詳細が記載され、後述する本発明の実施形態の十分な理解を提供する。しかしながら、本発明の実施形態はこれらの具体的な詳細の一部がなくても実施され得ることが、当業者には明らかとなるであろう。他の例では、本発明の実施形態の基本的な原理を曖昧にしないように、よく知られた構造体及びデバイスがブロック図の形態で示されている。
［例示的なグラフィックスプロセッサアーキテクチャ及びデータ型］
［システム概要］

【0033】

図１は、一実施形態による処理システム１００のブロック図である。システム１００は、シングルプロセッサのデスクトップシステム、マルチプロセッサのワークステーションシステム、又は多数のプロセッサ１０２若しくはプロセッサコア１０７を有するサーバシステムに用いられてよい。１つの実施形態において、システム１００は、モバイルデバイス、ハンドヘルド型デバイス、又は埋め込み型デバイスに用いるためにシステムオンチップ（ＳｏＣ）集積回路に組み込まれた、例えば、ローカルエリアネットワーク又はワイドエリアネットワークへの有線接続性又は無線接続性を有する「モノのインターネット（ＩｏＴ）」デバイスなどに組み込まれた処理プラットフォームである。

【0034】

１つの実施形態において、システム１００は、サーバベースのゲーミングプラットフォーム、ゲーム及びメディアコンソールを含むゲームコンソール、モバイルゲーミングコンソール、ハンドヘルド型ゲームコンソール、又はオンラインゲームコンソールを含むことができる、又はこれらと連結することができる、又はこれらに統合されてもよい。いくつかの実施形態において、システム１００は、携帯電話、スマートフォン、タブレット型コンピューティングデバイス、又は内部記憶容量の低いラップトップなどの、インターネットに接続されたモバイルデバイスの一部である。処理システム１００はまた、スマートウォッチ型ウェアラブルデバイスなどのウェアラブルデバイス、視覚出力、音声出力、若しくは触知出力を提供して現実世界の視覚体験、音声体験、若しくは触知体験を補う、又は別の方法でテキスト、音声、グラフィックス、映像、ホログラフィック画像若しくは映像、若しくは触知フィードバックを提供する拡張現実（ＡＲ）又は仮想現実（ＶＲ）機能で強化されたスマートアイウェア若しくはスマートクローズ、他の拡張現実（ＡＲ）デバイス、あるいは他の仮想現実（ＶＲ）デバイスを含むことができる、又はこれらと連結することができる、又はこれらに統合されてもよい。いくつかの実施形態において、処理システム１００は、テレビ若しくはセットトップボックス型デバイスを含む、又はその一部である。１つの実施形態において、システム１００は、バス、トラクタトレイラ、乗用車、オートバイ若しくは電動アシスト自転車、飛行機、又はグライダ（あるいはこれらの任意の組み合わせ）などの自動運転車を含むことができる、又はこれらと連結することができる、又はこれらに統合されてもよい。自動運転車は、システム１００を用いて、車両の周囲で感知された環境を処理してよい。

【0035】

いくつかの実施形態において、１つ又は複数のプロセッサ１０２はそれぞれ、実行されると、システム又はユーザソフトウェア用のオペレーションを行う命令を処理する１つ又は複数のプロセッサコア１０７を含む。いくつかの実施形態において、１つ又は複数のプロセッサコア１０７のうちの少なくとも１つが、特定の命令セット１０９を処理するように構成される。いくつかの実施形態において、命令セット１０９は、複合命令セットコンピューティング（ＣＩＳＣ）、縮小命令セットコンピューティング（ＲＩＳＣ）、又は超長命令語（ＶＬＩＷ）を介したコンピューティングを容易にし得る。１つ又は複数のプロセッサコア１０７は、異なる命令セット１０９を処理することができ、この命令セットは他の命令セットのエミュレーションを容易にする命令を含んでよい。プロセッサコア１０７は、デジタル信号プロセッサ（ＤＳＰ）などの、他の処理デバイスも含んでよい。

【0036】

いくつかの実施形態において、プロセッサ１０２はキャッシュメモリ１０４を含む。アーキテクチャに応じて、プロセッサ１０２は、単一の内蔵キャッシュ又は複数レベルの内蔵キャッシュを備えることができる。いくつかの実施形態において、キャッシュメモリは、プロセッサ１０２の様々なコンポーネントの間で共有される。いくつかの実施形態において、プロセッサ１０２は、外付けキャッシュ（例えば、レベル３（Ｌ３）キャッシュ又はラストレベルキャッシュ（ＬＬＣ））（不図示）も用い、外付けキャッシュは既知のキャッシュコヒーレンシ技術を用いて複数のプロセッサコア１０７の間で共有されてよい。レジスタファイル１０６が、プロセッサ１０２に追加的に含まれてよく、異なる種類のデータを格納する異なる種類のレジスタ（例えば、整数レジスタ、浮動小数点レジスタ、ステータスレジスタ、及び命令ポインタレジスタ）を含んでよい。いくつかのレジスタは汎用レジスタであってよく、他のレジスタはプロセッサ１０２の設計に固有のものであってよい。

【0037】

いくつかの実施形態において、１つ又は複数のプロセッサ１０２は、プロセッサ１０２とシステム１００の他のコンポーネントとの間で、アドレス信号、データ信号、又は制御信号などの通信信号を伝送する１つ又は複数のインタフェースバス１１０と連結される。インタフェースバス１１０は１つの実施形態において、あるバージョンのダイレクトメディアインタフェース（ＤＭＩ）バスなどのプロセッサバスであってよい。しかしながら、プロセッサバスはＤＭＩバスに限定されることはなく、１つ又は複数のペリフェラルコンポーネントインターコネクトバス（例えば、ＰＣＩ、ＰＣＩ Ｅｘｐｒｅｓｓ）、メモリバス、又は他の種類のインタフェースバスを含んでもよい。１つの実施形態において、プロセッサ１０２は、統合メモリコントローラ１１６とプラットフォームコントローラハブ１３０を含む。メモリコントローラ１１６は、メモリデバイスとシステム１００の他のコンポーネントとの間の通信を容易にし、プラットフォームコントローラハブ（ＰＣＨ）１３０は、ローカルのＩ／Ｏバスを介してＩ／Ｏデバイスへの接続を提供する。

【0038】

メモリデバイス１２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、相変化メモリデバイス、又はプロセスメモリとしての機能を果たすのに好適な性能を有する何らかの他のメモリデバイスであってよい。１つの実施形態において、メモリデバイス１２０は、システム１００用のシステムメモリとして動作し、１つ又は複数のプロセッサ１０２がアプリケーション又は処理を実行するときに用いるデータ１２２及び命令１２１を格納することができる。メモリコントローラ１１６は任意選択の外付けグラフィックスプロセッサ１１８とも連結し、外付けグラフィックスプロセッサ１１８は、プロセッサ１０２の１つ又は複数のグラフィックスプロセッサ１０８と通信して、グラフィックスオペレーション及びメディアオペレーションを実行してよい。いくつかの実施形態において、グラフィックスオペレーション、メディアオペレーション、及び／又はコンピュートオペレーションは、アクセラレータ１１２によって支援されてよく、アクセラレータ１１２は、専用化されたグラフィックスオペレーション、メディアオペレーション、又はコンピュートオペレーションのセットを実行するように構成され得るコプロセッサである。例えば、１つの実施形態において、アクセラレータ１１２は、機械学習又はコンピュートオペレーションを最適化するのに用いられる行列乗算アクセラレータである。１つの実施形態において、アクセラレータ１１２は、グラフィックスプロセッサ１０８と連携してレイトレーシングオペレーションを実行するのに用いられ得るレイトレーシングアクセラレータである。１つの実施形態において、外付けアクセラレータ１１９が、アクセラレータ１１２の代わりに又はそれと連携して用いられてよい。

【0039】

いくつかの実施形態において、ディスプレイデバイス１１１をプロセッサ１０２に接続することができる。ディスプレイデバイス１１１は、モバイル電子デバイス若しくはラップトップデバイスに見られるような内蔵ディスプレイデバイス、又はディスプレイインタフェース（例えば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられる外付けディスプレイデバイスのうちの１つ又は複数であってよい。１つの実施形態において、ディスプレイデバイス１１１は、仮想現実（ＶＲ）アプリケーション又は拡張現実（ＡＲ）アプリケーションに用いるための立体表示デバイスなどのヘッドマウントディスプレイ（ＨＭＤ）であってよい。

【0040】

いくつかの実施形態において、プラットフォームコントローラハブ１３０は、周辺機器を高速Ｉ／Ｏバスを介してメモリデバイス１２０及びプロセッサ１０２に接続するのを可能にする。Ｉ／Ｏ周辺機器は、限定されることはないが、オーディオコントローラ１４６、ネットワークコントローラ１３４、ファームウェアインタフェース１２８、無線送受信機１２６、タッチセンサ１２５、データ記憶デバイス１２４（例えば、不揮発性メモリ、揮発性メモリ、ハードディスクドライブ、フラッシュメモリ、ＮＡＮＤ、３Ｄ ＮＡＮＤ、３Ｄ ＸＰｏｉｎｔなど）を含む。データ記憶デバイス１２４は、ストレージインタフェース（例えば、ＳＡＴＡ）を介して、又はペリフェラルコンポーネントインターコネクトバス（例えば、ＰＣＩ、ＰＣＩ Ｅｘｐｒｅｓｓ）などのペリフェラルバスを介して接続することができる。タッチセンサ１２５は、タッチスクリーンセンサ、圧力センサ、又は指紋センサを含んでよい。無線送受信機１２６は、Ｗｉ－Ｆｉ（登録商標）送受信機、Ｂｌｕｅｔｏｏｔｈ（登録商標）送受信機、又は３Ｇ、４Ｇ、５Ｇ、若しくはロングタームエボリューション（ＬＴＥ）用の送受信機などのモバイルネットワーク送受信機であってよい。ファームウェアインタフェース１２８は、システムファームウェアとの通信を可能にし、例えば、ユニファイドエクステンシブルファームウェアインタフェース（ＵＥＦＩ）であってよい。ネットワークコントローラ１３４は、有線ネットワークへのネットワーク接続を可能にし得る。いくつかの実施形態において、高性能ネットワークコントローラ（不図示）がインタフェースバス１１０と連結する。オーディオコントローラ１４６は、１つの実施形態において、マルチチャネルハイディフィニションオーディオコントローラである。１つの実施形態において、システム１００はレガシ（例えば、Ｐｅｒｓｏｎａｌ Ｓｙｓｔｅｍ ２（ＰＳ／２））デバイスを本システムに連結する任意選択のレガシＩ／Ｏコントローラ１４０を含む。プラットフォームコントローラハブ１３０は、１つ又は複数のユニバーサルシリアルバス（ＵＳＢ）コントローラ１４２にも接続して、キーボードとマウス１４３との組み合わせ、カメラ１４４、又は他のＵＳＢ入力デバイスなどの入力デバイスを接続することができる。

【0041】

図示されたシステム１００は、異なるように構成された他の種類のデータ処理システムが用いられてもよいので、例示的であって限定的ではないことが理解されるであろう。例えば、メモリコントローラ１１６及びプラットフォームコントローラハブ１３０の一例が、外付けグラフィックスプロセッサ１１８などの別個の外付けグラフィックスプロセッサに統合されてよい。１つの実施形態において、プラットフォームコントローラハブ１３０及び／又はメモリコントローラ１１６は、１つ又は複数のプロセッサ１０２の外部にあってよい。例えば、システム１００は、外付けのメモリコントローラ１１６及びプラットフォームコントローラハブ１３０を含むことができ、これらは、プロセッサ１０２と通信するシステムチップセット内のメモリコントローラハブ及びペリフェラルコントローラハブとして構成されてよい。

【0042】

例えば、ＣＰＵ、メモリ、及び他のコンポーネントなどのコンポーネントが熱性能を高めるように配置及び設計された回路基板（「スレッド」）が用いられ得る。いくつかの例において、プロセッサなどの処理コンポーネントがスレッドの表面側に位置しており、近くにあるＤＩＭＭなどのメモリがスレッドの裏面側に位置している。この設計により提供される気流の改善の結果として、これらのコンポーネントは、典型的なシステムの場合と比べて、より高い周波数及び電力レベルで動作し得るので、性能を高めることができる。さらに、スレッドは、ラックにある電力ケーブル及びデータ通信ケーブルと何も確認せずに接続できるように構成されるので、スレッドを素早く取り外す、アップグレードする、再度取り付ける、且つ／又は置き換える能力を高めることができる。同様に、プロセッサ、アクセラレータ、メモリ、及びデータ記憶ドライブなどの、スレッドに位置する個々のコンポーネントが、互いとの間隔が増したことにより、容易にアップグレードされるように構成される。例示した実施形態において、これらのコンポーネントはさらに、真正性を証明するハードウェア認証機能を含む。

【0043】

データセンタが、イーサネット（登録商標）及びＯｍｎｉ－Ｐａｔｈを含む複数の他のネットワークアーキテクチャをサポートする単一のネットワークアーキテクチャ（「ファブリック」）を利用できる。スレッドは光ファイバを介してスイッチに連結され得る。光ファイバは、典型的なツイストペアケーブル（例えば、カテゴリ５、カテゴリ５ｅ、カテゴリ６など）より高い帯域幅と低い遅延を提供する。高い帯域幅で低い遅延の相互接続及びネットワークアーキテクチャにより、データセンタは使用時に、メモリ、アクセラレータ（例えば、ＧＰＵ、グラフィックスアクセラレータ、ＦＰＧＡ、ＡＳＩＣ、ニューラルネットワーク、及び／又は人工知能アクセラレータなど）、及び物理的に分かれているデータ記憶ドライブなどのリソースをプールして、必要に応じてこれらのリソースにコンピュートリソース（例えば、プロセッサ）を提供してよく、その結果、プールされたリソースがあたかもローカルにあるかのように、コンピュートリソースがこれらのリソースにアクセスすることが可能になる。

【0044】

電力供給部又は電源が、システム１００又は本明細書で説明される任意のコンポーネント若しくはシステムに、電圧及び／又は電流を提供できる。１つの例において、電力供給部は、壁コンセントに接続する、ＡＣをＤＣに（交流電流を直流電流に）変換するアダプタを含む。そのようなＡＣ電源は、再生可能エネルギー（例えば、太陽光発電）による電源であってよい。１つの例において、電源は、外付けのＡＣ／ＤＣコンバータなどＤＣ電源を含む。１つの例において、電源又は電力供給部は、充電場に近接させることによって充電するワイヤレス充電ハードウェアを含む。１つの例において、電源は、内蔵バッテリ、交流電流供給部、モーションベースの電力供給部、太陽光発電供給部、又は燃料電池電源を含むことができる。

【0045】

図２Ａ～図２Ｄは、本明細書で説明される実施形態によって提供されるコンピューティングシステム及びグラフィックスプロセッサを示す。図２Ａ～図２Ｄの要素で、本明細書における任意の他の図の要素と同じ参照番号（又は名称）を有する要素は、本明細書のどこか他の箇所で説明される方式と同様な任意の方式で動作する又は機能することができるが、そのように限定されることはない。

【0046】

図２Ａは、１つ又は複数のプロセッサコア２０２Ａ～２０２Ｎ、統合メモリコントローラ２１４、及び統合グラフィックスプロセッサ２０８を有するプロセッサ２００の一実施形態のブロック図である。プロセッサ２００は、追加のコアを最大で破線の枠で表された追加のコア２０２Ｎまで（これを含む）含むことができる。プロセッサコア２０２Ａ～２０２Ｎのそれぞれは、１つ又は複数の内蔵キャッシュユニット２０４Ａ～２０４Ｎを含む。いくつかの実施形態において、各プロセッサコアは、１つ又は複数の共有キャッシュユニット２０６にもアクセスできる。内蔵キャッシュユニット２０４Ａ～２０４Ｎ及び共有キャッシュユニット２０６は、プロセッサ２００内のキャッシュメモリ階層を表している。キャッシュメモリ階層は、各プロセッサコア内の少なくとも１つのレベルの命令及びデータキャッシュと、１つ又は複数のレベルの共有中間レベルキャッシュ（レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）、又は他のレベルのキャッシュなど）とを含んでよく、外付けメモリの前の最高レベルのキャッシュはＬＬＣに分類される。いくつかの実施形態において、キャッシュコヒーレンシロジックが、様々なキャッシュユニット２０６と２０４Ａ～２０４Ｎとの間でコヒーレンシを維持する。

【0047】

いくつかの実施形態において、プロセッサ２００は、１つ又は複数のバスコントローラユニット２１６のセット及びシステムエージェントコア２１０も含んでよい。１つ又は複数のバスコントローラユニット２１６は、１つ又は複数のＰＣＩバス又はＰＣＩ Ｅｘｐｒｅｓｓバスなどのペリフェラルバスのセットを管理する。システムエージェントコア２１０は、様々なプロセッサコンポーネントに管理機能を提供する。いくつかの実施形態において、システムエージェントコア２１０は、様々な外付けメモリデバイス（不図示）へのアクセスを管理する１つ又は複数の統合メモリコントローラ２１４を含む。

【0048】

いくつかの実施形態において、プロセッサコア２０２Ａ～２０２Ｎのうちの１つ又は複数は、同時マルチスレッディングに対するサポートを含む。そのような実施形態において、システムエージェントコア２１０は、マルチスレッド処理の際に、コア２０２Ａ～２０２Ｎを調整して動作させるコンポーネントを含む。システムエージェントコア２１０はさらに、パワーコントロールユニット（ＰＣＵ）を含んでよく、ＰＣＵは、プロセッサコア２０２Ａ～２０２Ｎ及びグラフィックスプロセッサ２０８の電力状態を調整するロジック及びコンポーネントを含む。

【0049】

いくつかの実施形態において、プロセッサ２００はさらに、グラフィックス処理オペレーションを実行するグラフィックスプロセッサ２０８を含む。いくつかの実施形態において、グラフィックスプロセッサ２０８は、共有キャッシュユニット２０６のセット及びシステムエージェントコア２１０と連結し、１つ又は複数の統合メモリコントローラ２１４を含む。いくつかの実施形態において、システムエージェントコア２１０は、グラフィックスプロセッサを駆動して１つ又は複数の連結されたディスプレイに出力するディスプレイコントローラ２１１も含む。いくつかの実施形態において、ディスプレイコントローラ２１１はまた、少なくとも１つの相互接続を介してグラフィックスプロセッサと連結される別個のモジュールであってもよく、又はグラフィックスプロセッサ２０８に統合されてもよい。

【0050】

いくつかの実施形態において、リングベースの相互接続ユニット２１２が、プロセッサ２００の内蔵コンポーネントを連結するのに用いられる。しかしながら、ポイントツーポイント相互接続、スイッチ型相互接続、又は他の技術などの、当技術分野でよく知られた技術を含む代替の相互接続ユニットが用いられてもよい。いくつかの実施形態において、グラフィックスプロセッサ２０８は、Ｉ／Ｏリンク２１３を介してリング相互接続２１２と連結する。

【0051】

例示的なＩ／Ｏリンク２１３は、複数の様々なＩ／Ｏ相互接続のうちの少なくとも１つを表しており、様々なプロセッサコンポーネントとｅＤＲＡＭモジュールなどの高性能な埋め込み型メモリモジュール２１８との間の通信を容易にするオンパッケージＩ／Ｏ相互接続を含む。いくつかの実施形態において、プロセッサコア２０２Ａ～２０２Ｎのそれぞれとグラフィックスプロセッサ２０８とは、埋め込み型メモリモジュール２１８を共有のラストレベルキャッシュとして用いることができる。

【0052】

いくつかの実施形態において、プロセッサコア２０２Ａ～２０２Ｎは、同じ命令セットアーキテクチャを実行する同種のコアである。別の実施形態では、プロセッサコア２０２Ａ～２０２Ｎは、命令セットアーキテクチャ（ＩＳＡ）の観点から見ると異種であり、プロセッサコア２０２Ａ～２０２Ｎのうちの１つ又は複数が第１の命令セットを実行し、その他のコアのうちの少なくとも１つが第１の命令セットのサブセット又は異なる命令セットを実行する。１つの実施形態において、プロセッサコア２０２Ａ～２０２Ｎはマイクロアーキテクチャの観点から見ると異種であり、相対的に消費電力が高い１つ又は複数のコアが、消費電力が少ない１つ又は複数の電力コアと連結する。１つの実施形態において、プロセッサコア２０２Ａ～２０２Ｎは、計算能力の観点から見ると異種である。さらに、プロセッサ２００は、１つ又は複数のチップに実装されても、示されたコンポーネントを他のコンポーネントのほかに有するＳｏＣ集積回路として実装されてもよい。

【0053】

図２Ｂは、本明細書において説明されるいくつかの実施形態による、グラフィックスプロセッサコア２１９のハードウェアロジックのブロック図である。図２Ｂの要素で、本明細書における任意の他の図の要素と同じ参照番号（又は名称）を有する要素は、本明細書のどこか他の箇所で説明される方式と同様な任意の方式で動作する又は機能することができるが、そのように限定されることはない。グラフィックスプロセッサコア２１９は、コアスライスと呼ばれることがあり、モジュール式のグラフィックスプロセッサ内の１つ又は複数のグラフィックスコアであってよい。グラフィックスプロセッサコア２１９は、典型的な１つのグラフィックスコアスライスであり、本明細書で説明されるグラフィックスプロセッサは、目標電力及び性能範囲に基づいて複数のグラフィックスコアスライスを含んでよい。各グラフィックスプロセッサコア２１９は、汎用及び固定機能ロジックのモジュール式ブロックを含む、サブスライスとも呼ばれる複数のサブコア２２１Ａ～２２１Ｆと連結された固定機能ブロック２３０を含んでよい。

【0054】

いくつかの実施形態において、固定機能ブロック２３０は、例えば、低性能及び／又は低電力グラフィックスプロセッサの実施態様において、グラフィックスプロセッサコア２１９の全てのサブコアにより共有され得るジオメトリ／固定機能パイプライン２３１を含む。様々な実施形態において、ジオメトリ／固定機能パイプライン２３１は、３Ｄ固定機能パイプライン（例えば、後述される図３Ａ及び図４に見られるような３Ｄパイプライン３１２）、ビデオフロントエンドユニット、スレッド生成器及びスレッドディスパッチャ、並びに統合リターンバッファを管理する統合リターンバッファマネージャ（例えば、後述する図４の統合リターンバッファ４１８）を含む。

【0055】

１つの実施形態において、固定機能ブロック２３０は、グラフィックスＳｏＣインタフェース２３２、グラフィックスマイクロコントローラ２３３、及びメディアパイプライン２３４も含む。グラフィックスＳｏＣインタフェース２３２は、グラフィックスプロセッサコア２１９とシステムオンチップ集積回路内の他のプロセッサコアとの間のインタフェースを提供する。グラフィックスマイクロコントローラ２３３は、グラフィックスプロセッサコア２１９の、スレッドディスパッチ、スケジューリング、プリエンプションを含む様々な機能を管理するように構成可能なプログラム可能型サブプロセッサである。メディアパイプライン２３４（例えば、図３Ａ及び図４のメディアパイプライン３１６）は、画像及び映像データを含むマルチメディアデータの復号、符号化、前処理、及び／又は後処理を容易にするロジックを含む。メディアパイプライン２３４は、サブコア２２１～２２１Ｆ内のコンピュートロジック又はサンプリングロジックへの要求を介してメディアオペレーションを実施する。

【0056】

１つの実施形態において、ＳｏＣインタフェース２３２は、グラフィックスプロセッサコア２１９が汎用アプリケーションプロセッサコア（例えば、ＣＰＵ）及び／又はＳｏＣ内の他のコンポーネント（共有のラストレベルキャッシュメモリ、システムＲＡＭ、及び／又は埋め込み型のオンチップ若しくはオンパッケージＤＲＡＭなどのメモリ階層要素を含む）と通信することを可能にする。ＳｏＣインタフェース２３２は、カメライメージングパイプラインなどの、ＳｏＣ内の固定機能デバイスとの通信も可能にすることができ、グラフィックスプロセッサコア２１９とＳｏＣ内のＣＰＵとの間で共有され得るグローバルメモリアトミックスの使用及び／又は実装を可能にする。ＳｏＣインタフェース２３２は、グラフィックスプロセッサコア２１９用の電力管理制御も実装して、グラフィックスコア２１９のクロックドメインとＳｏＣ内の他のクロックドメインとの間のインタフェースを可能にすることができる。１つの実施形態において、ＳｏＣインタフェース２３２は、グラフィックスプロセッサ内の１つ又は複数のグラフィックスコアのそれぞれにコマンド及び命令を提供するように構成されたコマンドストリーマ及びグローバルスレッドディスパッチャからのコマンドバッファの受信を可能にする。コマンド及び命令は、メディアオペレーションが実行されるときに、メディアパイプライン２３４にディスパッチすることができ、又はグラフィックス処理のオペレーションが実行されるときに、ジオメトリ及び固定機能パイプライン（例えば、ジオメトリ及び固定機能パイプライン２３１、ジオメトリ及び固定機能パイプライン２３７）にディスパッチすることができる。

【0057】

グラフィックスマイクロコントローラ２３３は、グラフィックスプロセッサコア２１９の様々なスケジューリングタスク及び管理タスクを実行するように構成され得る。１つの実施形態において、グラフィックスマイクロコントローラ２３３は、サブコア２２１Ａ～２２１Ｆ内の実行ユニット（ＥＵ）アレイ２２２Ａ～２２２Ｆ、２２４Ａ～２２４Ｆの中の様々なグラフィックスパラレルエンジンに対して、グラフィックス及び／又はコンピュートワークロードスケジューリングを行うことができる。このスケジューリングモデルでは、グラフィックスプロセッサコア２１９を含むＳｏＣのＣＰＵコアで実行するホストソフトウェアが複数のグラフィックスプロセッサドアベルのうちの１つにワークロードを送信することができ、これにより、適切なグラフィックスエンジンにスケジューリングオペレーションを呼び出すことができる。スケジューリングオペレーションは、どのワークロードを次に実行するかを決定すること、ワークロードをコマンドストリーマに送信すること、あるエンジンで実行している既存のワークロードをプリエンプトすること、ワークロードの進行を監視すること、ワークロードが完了したときにホストソフトウェアに通知することを含む。１つの実施形態において、グラフィックスマイクロコントローラ２３３はまた、グラフィックスプロセッサコア２１９の低電力状態又はアイドル状態を容易にすることができ、システム上のオペレーティングシステム及び／又はグラフィックスドライバソフトウェアから独立して、低電力状態への移行時に、グラフィックスプロセッサコア２１９内のレジスタを節約し且つ復元する能力をグラフィックスプロセッサコア２１９に提供することができる。

【0058】

グラフィックスプロセッサコア２１９は、示されているサブコア２２１Ａ～２２１Ｆより多くても少なくてもよく、最大でＮ個のモジュール式サブコアを有してよい。Ｎ個のサブコアのセットごとに、グラフィックスプロセッサコア２１９は、共有機能ロジック２３５、共有及び／又はキャッシュメモリ２３６、ジオメトリ／固定機能パイプライン２３７、及び様々なグラフィックス処理オペレーション及びコンピュート処理オペレーションを加速する追加の固定機能ロジック２３８も含むことができる。共有機能ロジック２３５は、図４の共有機能ロジック４２０に関連した論理ユニット（例えば、サンプラ、数学、及び／又はスレッド間通信ロジック）を含むことができ、これらの論理ユニットをグラフィックスプロセッサコア２１９内のＮ個のサブコアのそれぞれが共有できる。共有及び／又はキャッシュメモリ２３６は、グラフィックスプロセッサコア２１９内のＮ個のサブコア２２１Ａ～２２１Ｆのセット用のラストレベルキャッシュになることができ、複数のサブコアがアクセス可能な共有メモリとしての機能も果たすことができる。ジオメトリ／固定機能パイプライン２３７は、固定機能ブロック２３０内のジオメトリ／固定機能パイプライン２３１の代わりに含まれてよく、同じ又は同様の論理ユニットを含むことができる。

【0059】

１つの実施形態において、グラフィックスプロセッサコア２１９は、グラフィックスプロセッサコア２１９が用いるための様々な固定機能アクセラレーションロジックを含むことができる追加の固定機能ロジック２３８を含む。１つの実施形態において、追加の固定機能ロジック２３８は、位置専用シェーディングに用いるための追加のジオメトリパイプラインを含む。位置専用シェーディングでは、２つのジオメトリパイプライン、すなわち、ジオメトリ／固定機能パイプライン２３８、２３１内のフルジオメトリパイプラインと、追加の固定機能ロジック２３８に含まれ得る追加のジオメトリパイプラインである間引きパイプラインとが存在する。１つの実施形態において、間引きパイプラインは、フルジオメトリパイプラインの機能限定版である。フルパイプライン及び間引きパイプラインは、同じアプリケーションの異なるインスタンスを実行することができ、各インスタンスは別個のコンテキストを有する。位置専用シェーディングは、破棄された三角形の長い間引き実行を隠すことができ、いくつかの例では、シェーディングをより早く完了することが可能になる。例えば１つの実施形態において、追加の固定機能ロジック２３８内の間引きパイプラインロジックは、主要なアプリケーションと並行して位置シェーダを実行することができ、一般的に、重要な結果をフルパイプラインより速く生成することができる。その理由は、間引きパイプラインは頂点の位置属性だけをフェッチしてシェーディングし、フレームバッファに対するピクセルのラスタ化及びレンダリングを行わないからである。間引きパイプラインは、全ての三角形の可視情報を、これらの三角形が間引きされているかどうかに関係なく計算するのに、生成された重要な結果を用いることができる。フルパイプライン（この例では、リプレイパイプラインと呼ばれることがある）は、間引きされた三角形をスキップし、最終的にラスタ化段階に送られる可視三角形だけをシェーディングするのに可視情報を消費することができる。

【0060】

１つの実施形態において、追加の固定機能ロジック２３８は、機械学習の訓練又は推論の最適化を含む実施態様について、固定機能の行列乗算ロジックなどの機械学習アクセラレーションロジックも含むことができる。

【0061】

各グラフィックスサブコア２２１Ａ～２２１Ｆには、グラフィックスパイプライン、メディアパイプライン、又はシェーダプログラムによる要求に応答してグラフィックスオペレーション、メディアオペレーション、及びコンピュートオペレーションを実行するのに用いられ得る実行リソースのセットが含まれる。グラフィックスサブコア２２１Ａ～２２１Ｆは、複数のＥＵアレイ２２２Ａ～２２２Ｆ、２２４Ａ～２２４Ｆ、スレッドディスパッチ及びスレッド間通信（ＴＤ／ＩＣ）ロジック２２３Ａ～２２３Ｆ、３Ｄ（例えば、テクスチャ）サンプラ２２５Ａ～２２５Ｆ、メディアサンプラ２０６Ａ～２０６Ｆ、シェーダプロセッサ２２７Ａ～２２７Ｆ、並びに共有ローカルメモリ（ＳＬＭ）２２８Ａ～２２８Ｆを含む。ＥＵアレイ２２２Ａ～２２２Ｆ、２２４Ａ～２２４Ｆはそれぞれ、複数の実行ユニットを含み、これらの実行ユニットは、グラフィックスオペレーション、メディアオペレーション、又はコンピュートオペレーションのサービスにおいて、グラフィックス、メディア、又はコンピュートシェーダプログラムを含む、浮動小数点オペレーション及び整数／固定小数点ロジックオペレーションの実行が可能な汎用グラフィックス処理ユニットである。ＴＤ／ＩＣロジック２２３Ａ～２２３Ｆは、サブコア内の実行ユニットのためにローカルスレッドディスパッチ及びスレッド制御オペレーションを実行し、サブコアの実行ユニットで実行するスレッド間の通信を容易にする。３Ｄサンプラ２２５Ａ～２２５Ｆは、テクスチャ又は他の３Ｄグラフィックス関連のデータをメモリに読み出すことができる。３Ｄサンプラは、構成されたサンプル状態及び所与のテクスチャに関連したテクスチャフォーマットに基づいて、異なるテクスチャデータを読み出すことができる。メディアサンプラ２０６Ａ～２０６Ｆは、メディアデータに関連した種類及びフォーマットに基づいて、同様の読み出しオペレーションを実行することができる。１つの実施形態において、各グラフィックスサブコア２２１Ａ～２２１Ｆは、統合された３Ｄ及びメディアサンプラを交互に含むことができる。サブコア２２１Ａ～２２１Ｆのそれぞれの中の実行ユニットで実行するスレッドは、各サブコア内の共有ローカルメモリ２２８Ａ～２２８Ｆを利用して、スレッドグループ内で実行するスレッドがオンチップメモリの共通プールを用いて実行することを可能にすることができる。

【0062】

図２Ｃは、マルチコアグループ２４０Ａ～２４０Ｎに配置された専用のグラフィックス処理リソースのセットを含むグラフィックス処理ユニット（ＧＰＵ）２３９を示す。単一のマルチコアグループ２４０Ａの詳細だけが提供されているが、その他のマルチコアグループ２４０Ｂ～２４０Ｎも同じ又は同様のグラフィックス処理リソースのセットを備えてよいことが理解されるであろう。

【0063】

示されているように、マルチコアグループ２４０Ａは、グラフィックスコア２４３のセットと、テンソルコア２４４のセットと、レイトレーシングコア２４５のセットとを含んでよい。スケジューラ／ディスパッチャ２４１が、様々なコア２４３、２４４、２４５で実行するためのグラフィックススレッドをスケジューリングしてディスパッチする。レジスタファイル２４２のセットが、グラフィックススレッドを実行するときに、コア２４３、２４４、２４５が用いるオペランド値を格納する。これらは、例えば、整数値を格納する整数レジスタ、浮動小数点値を格納する浮動小数点レジスタ、パックドデータ要素（整数及び／又は浮動小数点データ要素）を格納するベクトルレジスタ、及びテンソル／行列値を格納するタイルレジスタを含んでよい。１つの実施形態において、タイルレジスタは、複数のベクトルレジスタの組み合わせセットとして実装される。

【0064】

１つ又は複数のレベル１（Ｌ１）キャッシュと共有メモリユニット２４７との組み合わせが、テクスチャデータ、頂点データ、ピクセルデータ、レイデータ、バウンディングボリュームデータなどのグラフィックスデータを、各マルチコアグループ２４０Ａにローカルに格納する。１つ又は複数のテクスチャユニット２４７は、テクスチャマッピング及びサンプリングなどのテクスチャリングオペレーションの実行にも用いられ得る。マルチコアグループ２４０Ａ～２４０Ｎの全て又はそのサブセットによって共有されるレベル２（Ｌ２）キャッシュ２５３が、複数のコンカレントグラフィクススレッド用のグラフィックスデータ及び／又は命令を格納する。示されるように、Ｌ２キャッシュ２５３は、複数のマルチコアグループ２４０Ａ～２４０Ｎ全体で共有されてよい。１つ又は複数のメモリコントローラ２４８が、ＧＰＵ２３９をシステムメモリ（例えば、ＤＲＡＭ）及び／又は専用グラフィックスメモリ（例えば、ＧＤＤＲ６メモリ）であってよいメモリ２４９に連結する。

【0065】

入力／出力（Ｉ／Ｏ）回路２５０が、デジタル信号プロセッサ（ＤＳＰ）、ネットワークコントローラ、又はユーザ入力デバイスなどの１つ又は複数のＩ／Ｏデバイス２５２にＧＰＵ２３９を連結する。オンチップ相互接続が、Ｉ／Ｏデバイス２５２をＧＰＵ２３９及びメモリ２４９に連結するのに用いられてよい。Ｉ／Ｏ回路２５０の１つ又は複数のＩ／Ｏメモリ管理ユニット（ＩＯＭＭＵ）２５１が、Ｉ／Ｏデバイス２５２をシステムメモリ２４９に直接的に連結する。１つの実施形態において、ＩＯＭＭＵ２５１は、仮想アドレスをシステムメモリ２４９の物理アドレスにマッピングするための複数のセットのページテーブルを管理する。本実施形態において、Ｉ／Ｏデバイス２５２、ＣＰＵ２４６、及びＧＰＵ２３９は、同じ仮想アドレス空間を共有してよい。

【0066】

１つの実施態様において、ＩＯＭＭＵ２５１は仮想化をサポートする。この場合、ＩＯＭＭＵ２５１は、ゲスト／グラフィックス仮想アドレスをゲスト／グラフィックス物理アドレスにマッピングするための第１セットのページテーブルと、ゲスト／グラフィックス物理アドレスを（例えば、システムメモリ２４９内の）システム／ホスト物理アドレスにマッピングするための第２セットのページテーブルとを管理してよい。第１及び第２セットのページテーブルのそれぞれのベースアドレスは、制御レジスタに格納され、コンテキストスイッチの際にスワップアウトされてよい（例えば、この結果、新たなコンテキストには関係のあるページテーブルのセットへのアクセスが提供される）。図２Ｃには示されていないが、コア２４３、２４４、２４５及び／又はマルチコアグループ２４０Ａ～２４０Ｎのそれぞれは、ゲスト仮想からゲスト物理への変換、ゲスト物理からホスト物理への変換、及びゲスト仮想からホスト物理への変換をキャッシュに格納するためのトランスレーションルックアサイドバッファ（ＴＬＢ）を含んでよい。

【0067】

１つの実施形態において、ＣＰＵ２４６、ＧＰＵ２３９、及びＩ／Ｏデバイス２５２は、単一の半導体チップ及び／又はチップパッケージに統合される。示されているメモリ２４９は、同じチップに統合されてもよく、オフチップインタフェースを介してメモリコントローラ２４８に連結されてもよい。１つの実施態様において、メモリ２４９は、他の物理システムレベルのメモリと同じ仮想アドレス空間を共有するＧＤＤＲ６メモリを含むが、本発明の基本的な原理はこの特定の実施態様に限定されることはない。

【0068】

１つの実施形態において、テンソルコア２４４は、深層学習のオペレーションを実行するのに用いられる基本的なコンピュートオペレーションである行列演算を実行するように特に設計された複数の実行ユニットを含む。例えば、同時行列乗算オペレーションが、ニューラルネットワークの訓練及び推論に用いられてよい。テンソルコア２４４は、単精度浮動小数点（例えば、３２ビット）、半精度浮動小数点（例えば、１６ビット）、整数語（１６ビット）、バイト（８ビット）、ハーフバイト（４ビット）を含む様々なオペランド精度を用いて行列処理を実行してよい。１つの実施形態において、ニューラルネットワークの実施態様が、レンダリングされた各シーンの特徴点を、場合によっては複数のフレームから詳細を組み合わせながら抽出し、高品質の最終イメージを構築する。

【0069】

深層学習の実施態様において、並列行列乗算作業がテンソルコア２４４で実行するためにスケジューリングされてよい。ニューラルネットワークの訓練は、特に、かなりの数の行列ドット積演算を必要とする。Ｎ×Ｎ×Ｎの行列乗算の内積の定式化を処理するために、テンソルコア２４４は、少なくともＮ個のドット積処理要素を含んでよい。行列乗算を開始する前に、１つの行列全体がタイルレジスタにロードされ、第２の行列の少なくとも１つの列が、Ｎ個のサイクルのサイクルごとにロードされる。各サイクルには、処理されたＮ個のドット積がある。

【0070】

行列要素が、特定の実施態様に応じて、１６ビットワード、８ビットバイト（例えば、ＩＮＴ８）、及び４ビットハーフバイト（例えば、ＩＮＴ４）を含む異なる精度で格納されてよい。異なる精度モードは、最も効率的な精度が異なるワークロード（例えば、バイト及びハーフバイトへの量子化を許容できる推論ワークロードなど）に確実に用いられるようにするために、テンソルコア２４４に対して指定されてよい。

【0071】

１つの実施形態において、レイトレーシングコア２４５は、リアルタイムレイトレーシングの実施態様及び非リアルタイムレイトレーシングの実施態様の両方に対するレイトレーシングオペレーションを加速する。具体的には、レイトレーシングコア２４５は、バウンディングボリューム階層（ＢＶＨ）を用いてレイトラバーサルを実行し、レイとＢＶＨボリューム内に囲まれたプリミティブとの間の交差を識別するためのレイトラバーサル／インターセクション回路を含む。レイトレーシングコア２４５は、（例えば、Ｚバッファ又は同様の仕組みを用いて）深度テスト及び間引きを行うための回路も含んでよい。１つの実施態様において、レイトレーシングコア２４５は、本明細書で説明される画像ノイズ除去技術と連携して、トラバーサルオペレーション及びインターセクションオペレーションを行い、その少なくとも一部が、テンソルコア２４４で実行されてよい。例えば、１つの実施形態において、テンソルコア２４４は、深層学習ニューラルネットワークを実装して、レイトレーシングコア２４５により生成されたフレームのノイズ除去を行う。しかしながら、ＣＰＵ２４６、グラフィックスコア２４３、及び／又はレイトレーシングコア２４５も、ノイズ除去アルゴリズム及び／又は深層学習アルゴリズムの全て又は一部を実装してよい。

【0072】

さらに、上述したように、ノイズ除去への分散型アプローチが利用されてよく、そのアプローチでは、ＧＰＵ２３９はコンピューティングデバイスの中にあり、当該コンピューティングデバイスは、ネットワーク又は高速相互接続を介して他のコンピューティングデバイスに連結されている。本実施形態において、相互接続されたコンピューティングデバイスはニューラルネットワーク学習／訓練用データを共有し、異なる種類の画像フレーム及び／又は異なるグラフィックスアプリケーションに対してノイズ除去を行うことをシステム全体が学習する速度を向上させる。

【0073】

１つの実施形態において、レイトレーシングコア２４５は、全てのＢＶＨトラバーサル及びレイ－プリミティブ間インターセクションを処理し、グラフィックスコア２４３がレイ当たり数千の命令で過負荷になるのを防ぐ。１つの実施形態において、各レイトレーシングコア２４５は、バウンディングボックステストを行うための第１セットの専用回路（例えば、トラバーサルオペレーション用）と、レイ－三角形間インターセクションテスト（例えば、トラバースしたレイを交差する）を行うための第２セットの専用回路とを含む。したがって、１つの実施形態において、マルチコアグループ２４０Ａはレイプローブを起動するだけでよく、レイトレーシングコア２４５は独立して、レイトラバーサル及び交差を行い、ヒットデータ（例えば、ヒット、ヒットなし、複数ヒットなど）をスレッドコンテキストに戻す。その他のコア２４３、２４４は、他のグラフィックス作業又はコンピュート作業を行うために解放されており、レイトレーシングコア２４５は、トラバーサルオペレーション及びインターセクションオペレーションを行う。

【0074】

１つの実施形態において、各レイトレーシングコア２４５は、ＢＶＨテストオペレーションを行うためのトラバーサルユニットと、レイ－プリミティブ間インターセクションテストを行うインターセクションユニットとを含む。インターセクションユニットは、「ヒットあり」、「ヒットなし」、又は「複数ヒット」の応答を生成し、それを適切なスレッドに提供する。トラバーサルオペレーション及びインターセクションオペレーションの際に、他のコア（例えば、グラフィックスコア２４３及びテンソルコア２４４）の実行リソースは、他の形態のグラフィックス作業を行うために解放されている。

【0075】

後述する１つの特定の実施形態において、ハイブリッドラスタ化／レイトレーシング手法が用いられ、その手法では、グラフィックスコア２４３とレイトレーシングコア２４５との間で作業が分散される。

【0076】

１つの実施形態において、レイトレーシングコア２４５（及び／又は他のコア２４３、２４４）は、Ｍｉｃｒｏｓｏｆｔ（登録商標）のＤｉｒｅｃｔＸレイトレーシング（ＤＸＲ）などのレイトレーシング命令セット用のハードウェアサポートを含む。ＤＸＲには、ＤｉｓｐａｔｃｈＲａｙｓコマンド、並びにｒａｙ－ｇｅｎｅｒａｔｉｏｎシェーダ、ｃｌｏｓｅｓｔ－ｈｉｔシェーダ、ａｎｙ－ｈｉｔシェーダ、及びｍｉｓｓシェーダが含まれ、これらによって、オブジェクトごとに一意のセットのシェーダ及びテクスチャを割り当てることが可能になる。レイトレーシングコア２４５、グラフィックスコア２４３、及びテンソルコア２４４によりサポートされ得る別のレイトレーシングプラットフォームが、Ｖｕｌｋａｎ １．１．８５である。しかしながら、本発明の基本的な原理は、いかなる特定のレイトレーシングＩＳＡにも限定されることはないことに留意されたい。

【0077】

一般的には、様々なコア２４５、２４４、２４３は、レイトレーシング命令セットをサポートしてよく、レイトレーシング命令セットには、Ｒａｙ Ｇｅｎｅｒａｔｉｏｎ、Ｃｌｏｓｅｓｔ Ｈｉｔ、Ａｎｙ Ｈｉｔ、Ｒａｙ－ｐｒｉｍｉｔｉｖｅ Ｉｎｔｅｒｓｅｃｔｉｏｎ、Ｐｅｒ－ｐｒｉｍｉｔｉｖｅ ａｎｄ ｈｉｅｒａｒｃｈｉｃａｌ Ｂｏｕｎｄｉｎｇ ｂｏｘ Ｃｏｎｓｔｒｕｃｔｉｏｎ、Ｍｉｓｓ、Ｖｉｓｉｔ、及びＥｘｃｅｐｔｉｏｎｓ用の命令／機能が含まれる。より具体的には、１つの実施形態が、以下の機能を実行するためのレイトレーシング命令を含む。

【0078】

Ｒａｙ Ｇｅｎｅｒａｔｉｏｎ：Ｒａｙ Ｇｅｎｅｒａｔｉｏｎ命令は、ピクセルごと、サンプルごと、又は他のユーザ定義型作業割り当てごとに実行されてよい。

【0079】

Ｃｌｏｓｅｓｔ Ｈｉｔ：Ｃｌｏｓｅｓｔ Ｈｉｔ命令は、シーン内のレイとプリミティブとの最も近い交差ポイントを探し出すために実行されてよい。

【0080】

Ａｎｙ Ｈｉｔ：Ａｎｙ Ｈｉｔ命令は、シーン内のレイとプリミティブとの間の複数の交差を識別し、場合によっては、新たな最も近い交差ポイントを識別する。

【0081】

Ｉｎｔｅｒｓｅｃｔｉｏｎ：Ｉｎｔｅｒｓｅｃｔｉｏｎ命令は、レイ－プリミティブ間インターセクションテストを行い、結果を出力する。

【0082】

Ｐｅｒ－ｐｒｉｍｉｔｉｖｅ Ｂｏｕｎｄｉｎｇ ｂｏｘ Ｃｏｎｓｔｒｕｃｔｉｏｎ：この命令は、（例えば、新たなＢＶＨ又は他のアクセラレーションデータ構造を構築する場合に）所与のプリミティブ又はプリミティブのグループの周りにバウンディングボックスを構築する。

【0083】

Ｍｉｓｓ：シーン内又はシーンの指定領域内の全てのジオメトリに、レイが当たらなかったことを示す。

【0084】

Ｖｉｓｉｔ：レイがトラバースすることになる子ボリュームを示す。

【0085】

Ｅｘｃｅｐｔｉｏｎｓ：（例えば、様々なエラー条件のために呼び出される）様々な種類の例外ハンドラを含む。

【0086】

図２Ｄは、本明細書で説明される実施形態による、グラフィックスプロセッサ及び／又はコンピュートアクセラレータとして構成され得る汎用グラフィックス処理ユニット（ＧＰＧＰＵ）２７０のブロック図である。ＧＰＧＰＵ２７０は、１つ又は複数のシステムバス及び／又はメモリバスを介して、ホストプロセッサ（例えば、１つ又は複数のＣＰＵ２４６）及びメモリ２７１、２７２と相互接続することができる。１つの実施形態において、メモリ２７１は、１つ又は複数のＣＰＵ２４６と共有され得るシステムメモリであり、メモリ２７２は、ＧＰＧＰＵ２７０に専用のデバイスメモリである。１つの実施形態において、ＧＰＧＰＵ２７０及びデバイスメモリ２７２内の各コンポーネントは、１つ又は複数のＣＰＵ２４６がアクセス可能なメモリアドレスにマッピングされてよい。メモリ２７１及び２７２へのアクセスが、メモリコントローラ２６８を介して容易になり得る。１つの実施形態において、メモリコントローラ２６８は、内蔵ダイレクトメモリアクセス（ＤＭＡ）コントローラ２６９を含む、又は他になければＤＭＡコントローラが実行するであろうオペレーションを実行するロジックを含んでよい。

【0087】

ＧＰＧＰＵ２７０は、複数のキャッシュメモリを含み、これらのキャッシュメモリは、Ｌ２キャッシュ２５３、Ｌ１キャッシュ２５４、命令キャッシュ２５５、及び共有メモリ２５６を含み、共有メモリ２５６の少なくとも一部もキャッシュメモリとして区切られてよい。ＧＰＧＰＵ２７０は、複数のコンピュートユニット２６０Ａ～２６０Ｎも含む。各コンピュートユニット２６０Ａ～２６０Ｎは、ベクトルレジスタ２６１、スカラレジスタ２６２、ベクトル論理ユニット２６３、及びスカラ論理ユニット２６４のセットを含む。コンピュートユニット２６０Ａ～２６０Ｎは、ローカル共有メモリ２６５及びプログラムカウンタ２６６も含むことができる。コンピュートユニット２６０Ａ～２６０Ｎは定数キャッシュ２６７と連結することができ、定数キャッシュ２６７は、定数データを格納するのに用いられてよく、定数データは、ＧＰＧＰＵ２７０で実行するカーネル又はシェーダプログラムの実行時に変化しないデータである。１つの実施形態において、定数キャッシュ２６７はスカラデータキャッシュであり、キャッシュに格納されたデータは、直接的にスカラレジスタ２６２にフェッチされてよい。

【0088】

オペレーションの際に、１つ又は複数のＣＰＵ２４６は、レジスタ、又はＧＰＧＰＵ２７０内のアクセス可能なアドレス空間にマッピングされているメモリに、コマンドを書き込むことができる。コマンドプロセッサ２５７は、レジスタ又はメモリからコマンドを読み出し、これらのコマンドがＧＰＧＰＵ２７０内でどのように処理されるかを決定することができる。次に、これらのコマンドを実行するために、スレッドディスパッチャ２５８が、コンピュートユニット２６０Ａ～２６０Ｎにスレッドをディスパッチするのに用いられてよい。各コンピュートユニット２６０Ａ～２６０Ｎは、他のコンピュートユニットから独立して、スレッドを実行することができる。さらに、各コンピュートユニット２６０Ａ～２６０Ｎは、条件付き計算用に独立して構成されてよく、条件付きで計算の結果をメモリに出力できる。コマンドプロセッサ２５７は、送信されたコマンドが完了した場合、１つ又は複数のＣＰＵ２４６を中断できる。

【0089】

図３Ａ～図３Ｃは、本明細書で説明される実施形態により提供される、追加のグラフィックスプロセッサ及びコンピュートアクセラレータアーキテクチャのブロック図を示す。図３Ａ～図３Ｃの要素で、本明細書における任意の他の図の要素と同じ参照番号（又は名称）を有する要素は、本明細書のどこか他の箇所で説明される方式と同様な任意の方式で動作する又は機能することができるが、そのように限定されることはない。

【0090】

図３Ａはグラフィックスプロセッサ３００のブロック図である。グラフィックスプロセッサ３００は、個別のグラフィックス処理ユニットであってもよく、複数のプロセッシングコア又は限定されることはないがメモリデバイス若しくはネットワークインタフェースなどの他の半導体デバイスと統合されたグラフィックスプロセッサであってもよい。いくつかの実施形態において、グラフィックスプロセッサは、グラフィックスプロセッサ上のレジスタへのメモリマップドＩ／Ｏインタフェースを介して、プロセッサメモリに置かれたコマンドを用いて通信する。いくつかの実施形態において、グラフィックスプロセッサ３００は、アクセスメモリへのメモリインタフェース３１４を含む。メモリインタフェース３１４は、ローカルメモリ、１つ又は複数の内蔵キャッシュ、１つ又は複数の共有外付けキャッシュ、及び／又はシステムメモリへのインタフェースであり得る。

【0091】

いくつかの実施形態において、グラフィックスプロセッサ３００は、ディスプレイ出力データをディスプレイデバイス３１８にドライブするディスプレイコントローラ３０２も含む。ディスプレイコントローラ３０２は、複数層の映像を表示し合成するための１つ又は複数のオーバーレイプレーン用、又はユーザインタフェース要素用のハードウェアを含む。ディスプレイデバイス３１８は、内蔵ディスプレイデバイスでも、外付けディスプレイデバイスでもよい。１つの実施形態において、ディスプレイデバイス３１８は、仮想現実（ＶＲ）ディスプレイデバイス又は拡張現実（ＡＲ）ディスプレイデバイスなどのヘッドマウントディスプレイデバイスである。いくつかの実施形態において、グラフィックスプロセッサ３００は、メディアを、１つ又は複数のメディア符号化フォーマットに符号化する、これらのメディア符号化フォーマットから復号する、又はこれらのメディア符号化フォーマットの間でコード変換するための、ビデオコーデックエンジン３０６を含む。これらのメディア符号化フォーマットには、限定されることはないが、ＭＰＥＧ－２などのＭｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ（ＭＰＥＧ）フォーマット、Ｈ．２６４／ＭＰＥＧ－４ ＡＶＣ及びＨ．２６５／ＨＥＶＣなどのＡｄｖａｎｃｅｄ Ｖｉｄｅｏ Ｃｏｄｉｎｇ（ＡＶＣ）フォーマット、Ａｌｌｉａｎｃｅ ｆｏｒ Ｏｐｅｎ Ｍｅｄｉａ （ＡＯＭｅｄｉａ）のＶＰ８及びＶＰ９、並びに米国映画テレビ技術者協会（ＳＭＰＴＥ）４２１Ｍ／ＶＣ－１、及びＪＰＥＧなどのＪｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ（ＪＰＥＧ）フォーマット、及びＭｏｔｉｏｎ ＪＰＥＧ（ＭＪＰＥＧ）フォーマットが含まれる。

【0092】

いくつかの実施形態において、グラフィックスプロセッサ３００は、例えば、ビット境界ブロック転送を含む２次元（２Ｄ）ラスタライザオペレーションを実行するためのブロック画像転送（ＢＬＩＴ）エンジン３０４を含む。しかしながら、１つの実施形態において、２Ｄグラフィックスオペレーションは、グラフィックス処理エンジン（ＧＰＥ）３１０の１つ又は複数のコンポーネントを用いて実行される。いくつかの実施形態において、ＧＰＥ３１０は、３次元（３Ｄ）グラフィックスオペレーション及びメディアオペレーションを含むグラフィックスオペレーションを実行するためのコンピュートエンジンである。

【0093】

いくつかの実施形態において、ＧＰＥ３１０は、３Ｄプリミティブ形状（例えば、矩形、三角形など）に作用する処理機能を用いて３次元画像及びシーンをレンダリングするなどの、３Ｄオペレーションを実行するための３Ｄパイプライン３１２を含む。３Ｄパイプライン３１２は、プログラム可能要素及び固定機能要素を含む。これらの要素は、要素内の様々なタスクを実行する且つ／又は実行スレッドを３Ｄ／メディアサブシステム３１５に生成する。３Ｄパイプライン３１２はメディアオペレーションを実行するのに用いられ得るが、ＧＰＥ３１０の一実施形態が、映像後処理及び画像補正などのメディアオペレーションを実行するのに特に用いられるメディアパイプライン３１６も含む。

【0094】

いくつかの実施形態において、メディアパイプライン３１６は、ビデオコーデックエンジン３０６の代わりに又はそれに代わって、映像復号アクセラレーション、映像デインターレーシング、及び映像符号化アクセラレーションなどの１つ又は複数の専用メディアオペレーションを実行するための固定機能又はプログラム可能型ロジックユニットを含む。いくつかの実施形態において、メディアパイプライン３１６はさらに、３Ｄ／メディアサブシステム３１５で実行するためのスレッドを生成するスレッド生成ユニットを含む。生成されたスレッドは、３Ｄ／メディアサブシステム３１５に含まれる１つ又は複数のグラフィックス実行ユニットで、メディアオペレーション用の計算を行う。

【0095】

いくつかの実施形態において、３Ｄ／メディアサブシステム３１５は、３Ｄパイプライン３１２及びメディアパイプライン３１６により生成されたスレッドを実行するためのロジックを含む。１つの実施形態において、これらのパイプラインはスレッド実行要求を３Ｄ／メディアサブシステム３１５に送信する。３Ｄ／メディアサブシステム３１５は、様々な要求を調整して利用可能なスレッド実行リソースにディスパッチするためのスレッドディスパッチロジックを含む。これらの実行リソースは、３Ｄスレッド及びメディアスレッドを処理するためのグラフィックス実行ユニットのアレイを含む。いくつかの実施形態において、３Ｄ／メディアサブシステム３１５は、スレッド命令及びデータ用の１つ又は複数の内蔵キャッシュを含む。いくつかの実施形態において、サブシステムは、スレッド間でデータを共有し出力データを格納するための、レジスタ及びアドレス指定可能メモリを含む共有メモリも含む。

【0096】

図３Ｂは、本明細書で説明される実施形態による、タイルアーキテクチャを有するグラフィックスプロセッサ３２０を示す。１つの実施形態において、グラフィックスプロセッサ３２０は、図３Ａのグラフィックス処理エンジン３１０の複数のインスタンスをグラフィックスエンジンタイル３１０Ａ～３１０Ｄに有するグラフィックス処理エンジンクラスタ３２２を含む。各グラフィックスエンジンタイル３１０Ａ～３１０Ｄは、タイル相互接続３２３Ａ～３２３Ｆのセットを介して相互接続され得る。各グラフィックスエンジンタイル３１０Ａ～３１０Ｄは、メモリ相互接続３２５Ａ～３２５Ｄを介して、メモリモジュール又はメモリデバイス３２６Ａ～３２６Ｄにも接続され得る。メモリデバイス３２６Ａ～３２６Ｄは、任意のグラフィックスメモリ技術を用いることができる。例えば、メモリデバイス３２６Ａ～３２６Ｄは、グラフィックスダブルデータレート（ＧＤＤＲ）メモリであってよい。メモリデバイス３２６Ａ～３２６Ｄは、１つの実施形態において、それぞれのグラフィックスエンジンタイル３１０Ａ～３１０Ｄと共にオンダイになり得る高帯域幅メモリ（ＨＢＭ）モジュールである。１つの実施形態において、メモリデバイス３２６Ａ～３２６Ｄは、それぞれのグラフィックスエンジンタイル３１０Ａ～３１０Ｄの上に積層され得る積層メモリデバイスである。１つの実施形態において、各グラフィックスエンジンタイル３１０Ａ～３１０Ｄ及び関連するメモリ３２６Ａ～３２６Ｄは別個のチップレットに存在し、これらのチップレットは、図１１Ｂ～図１１Ｄでさらに詳細に説明されるように、ベースダイ又はベース基板に接合される。

【0097】

グラフィックス処理エンジンクラスタ３２２は、オンチップ又はオンパッケージファブリック相互接続３２４と接続できる。ファブリック相互接続３２４は、グラフィックスエンジンタイル３１０Ａ～３１０Ｄと、ビデオコーデック３０６及び１つ又は複数のコピーエンジン３０４などのコンポーネントとの間の通信を可能にし得る。コピーエンジン３０４は、メモリデバイス３２６Ａ～３２６Ｄとの間で、またメモリデバイス３２６Ａ～３２６Ｄと、グラフィックスプロセッサ３２０の外部にあるメモリ（例えば、システムメモリ）との間で、データを移動するのに用いられてよい。ファブリック相互接続３２４は、グラフィックスエンジンタイル３１０Ａ～３１０Ｄを相互接続するのにも用いられてよい。グラフィックスプロセッサ３２０は、外付けディスプレイデバイス３１８との接続を可能にするためのディスプレイコントローラ３０２を任意選択で含んでよい。グラフィックスプロセッサはまた、グラフィックスアクセラレータ又はコンピュートアクセラレータとして構成されてよい。アクセラレータ構成において、ディスプレイコントローラ３０２及びディスプレイデバイス３１８は省略されてよい。

【0098】

グラフィックスプロセッサ３２０は、ホストインタフェース３２８を介してホストシステムに接続できる。ホストインタフェース３２８は、グラフィックスプロセッサ３２０、システムメモリ、及び／又は他のシステムコンポーネントとの間の通信を可能にし得る。ホストインタフェース３２８は、例えば、ＰＣＩ Ｅｘｐｒｅｓｓバス又は別のタイプのホストシステムインタフェースであってよい。

【0099】

図３Ｃは、本明細書で説明される実施形態によるコンピュートアクセラレータ３３０を示す。コンピュートアクセラレータ３３０は、図３Ｂのグラフィックスプロセッサ３２０とのアーキテクチャ上の類似点を含んでよく、コンピュートアクセラレーション用に最適化されている。コンピュートエンジンクラスタ３３２が、並列又はベクトルベースの汎用コンピュートオペレーション用に最適化された実行ロジックを含むコンピュートエンジンタイル３４０Ａ～３４０Ｄのセットを含むことができる。いくつかの実施形態において、コンピュートエンジンタイル３４０Ａ～３４０Ｄは固定機能グラフィックス処理ロジックを含まないが、１つの実施形態において、コンピュートエンジンタイル３４０Ａ～３４０Ｄのうちの１つ又は複数が、メディアアクセラレーションを行うためのロジックを含むことができる。コンピュートエンジンタイル３４０Ａ～３４０Ｄは、メモリ相互接続３２５Ａ～３２５Ｄを介してメモリ３２６Ａ～３２６Ｄに接続できる。メモリ３２６Ａ～３２６Ｄ及びメモリ相互接続３２５Ａ～３２５Ｄは、グラフィックスプロセッサ３２０に見られるのと同様の技術であってよく、又は異なっていてもよい。グラフィックスコンピュートエンジンタイル３４０Ａ～３４０Ｄは、タイル相互接続３２３Ａ～３２３Ｆのセットを介して相互接続されてもよく、ファブリック相互接続３２４と接続されてもよく且つ／又はファブリック相互接続３２４によって相互接続されてもよい。１つの実施形態において、コンピュートアクセラレータ３３０は、デバイス全体のキャッシュとして構成され得る大容量のＬ３キャッシュ３３６を含む。コンピュートアクセラレータ３３０は、図３Ｂのグラフィックスプロセッサ３２０と同様の方式で、ホストインタフェース３２８を介してホストプロセッサ及びメモリにも接続できる。

【0100】

［グラフィックス処理エンジン］

【0101】

図４は、いくつかの実施形態による、グラフィックスプロセッサのグラフィックス処理エンジン４１０のブロック図である。１つの実施形態において、グラフィックス処理エンジン（ＧＰＥ）４１０は、図３Ａに示すＧＰＥ３１０のあるバージョンであり、図３Ｂのグラフィックスエンジンタイル３１０Ａ～３１０Ｄを表してもよい。図４の要素で、本明細書における任意の他の図の要素と同じ参照番号（又は名称）を有する要素は、本明細書のどこか他の箇所で説明される方式と同様な任意の方式で動作する又は機能することができるが、そのように限定されることはない。例えば、図３Ａの３Ｄパイプライン３１２及びメディアパイプライン３１６が示されている。メディアパイプライン３１６は、ＧＰＥ４１０のいくつかの実施形態において任意選択であり、ＧＰＥ４１０に明示的に含まれなくてもよい。例えば少なくとも一実施形態において、別個のメディア及び／又はイメージプロセッサがＧＰＥ４１０に連結される。

【0102】

いくつかの実施形態において、ＧＰＥ４１０は、コマンドストリームを３Ｄパイプライン３１２及び／又はメディアパイプライン３１６に提供するコマンドストリーマ４０３と連結する、又はコマンドストリーマ４０３を含む。いくつかの実施形態において、コマンドストリーマ４０３はメモリと連結され、このメモリはシステムメモリであっても、内蔵キャッシュメモリ及び共有キャッシュメモリのうちの１つ又は複数であってもよい。いくつかの実施形態において、コマンドストリーマ４０３はコマンドをメモリから受信し、このコマンドを３Ｄパイプライン３１２及び／又はメディアパイプライン３１６に送信する。これらのコマンドは、リングバッファからフェッチされる命令であり、リングバッファは、３Ｄパイプライン３１２及びメディアパイプライン３１６用のコマンドを格納する。１つの実施形態において、リングバッファはさらに、複数のコマンド群を格納するバッチコマンドバッファを含むことができる。３Ｄパイプライン３１２用のコマンドは、メモリに格納されるデータへの参照も含むことができ、この参照は、限定されることはないが、３Ｄパイプライン３１２用の頂点データ及びジオメトリデータ、並びに／又はメディアパイプライン３１６用の画像データ及びメモリオブジェクトなどである。３Ｄパイプライン３１２及びメディアパイプライン３１６は、それぞれのパイプライン内のロジックを介してオペレーションを行うことにより、又は１つ又は複数の実行スレッドをグラフィックスコアアレイ４１４にディスパッチすることにより、コマンド及びデータを処理する。１つの実施形態において、グラフィックスコアアレイ４１４は、１つ又は複数のブロックのグラフィックスコア（例えば、グラフィックスコア４１５Ａ、グラフィックスコア４１５Ｂ）を含み、各ブロックは１つ又は複数のグラフィックスコアを含む。各グラフィックスコアは、グラフィックスオペレーション及びコンピュートオペレーションを行うための汎用実行ロジック及び特定グラフィックス向け実行ロジック、並びに固定機能テクスチャ処理及び／又は機械学習人工知能アクセラレーションロジックを含むグラフィックス実行リソースのセットを含む。

【0103】

様々な実施形態において、３Ｄパイプライン３１２は、命令を処理して実行スレッドをグラフィックスコアアレイ４１４にディスパッチすることにより１つ又は複数のシェーダプログラムを処理するための固定機能ロジック及びプログラム可能型ロジックを含むことができる。シェーダプログラムとは、頂点シェーダ、ジオメトリシェーダ、ピクセルシェーダ、フラグメントシェーダ、コンピュートシェーダ、又は他のシェーダプログラムなどである。グラフィックスコアアレイ４１４は、これらのシェーダプログラムの処理に用いるために、統合された実行リソースのブロックを提供する。グラフィックスコアアレイ４１４のグラフィックスコア４１５Ａ～４１５Ｂ内の多目的実行ロジック（例えば、実行ユニット）が、様々な３Ｄ ＡＰＩシェーダ言語に対するサポートを含み、複数のシェーダに関連した複数の同時実行スレッドを実行できる。

【0104】

いくつかの実施形態において、グラフィックスコアアレイ４１４は、映像処理及び／又は画像処理などのメディア機能を実行するための実行ロジックを含む。１つの実施形態において、実行ユニットは、グラフィックス処理オペレーションのほかに、並列汎用計算オペレーションを行うようにプログラム可能な汎用ロジックを含む。汎用ロジックは、図１のプロセッサコア１０７又は図２Ａに見られるようなコア２０２Ａ～２０２Ｎの中にある汎用ロジックと並行して又は連動して、処理オペレーションを実行できる。

【0105】

グラフィックスコアアレイ４１４で実行するスレッドにより生成される出力データが、統合リターンバッファ（ＵＲＢ）４１８内のメモリにデータを出力できる。ＵＲＢ４１８は、複数のスレッドのデータを格納できる。いくつかの実施形態において、ＵＲＢ４１８は、グラフィックスコアアレイ４１４で実行する異なるスレッド間でデータを送信するのに用いられてよい。いくつかの実施形態において、ＵＲＢ４１８はさらに、グラフィックスコアアレイのスレッドと共有機能ロジック４２０内の固定機能ロジックとの間の同期に用いられてもよい。

【0106】

いくつかの実施形態において、グラフィックスコアアレイ４１４はスケーラブルなので、このアレイは可変数のグラフィックスコアを含み、それぞれがＧＰＥ４１０の目標電力及び性能レベルに基づいて可変数の実行ユニットを有する。１つの実施形態において、これらの実行リソースは動的にスケーラブルであるため、必要に応じて実行リソースを有効にしても無効にしてもよい。

【0107】

グラフィックスコアアレイ４１４は、グラフィックスコアアレイ内のグラフィックスコア間で共有される複数のリソースを含む共有機能ロジック４２０と連結する。共有機能ロジック４２０内の共有機能は、専用の補足的な機能をグラフィックスコアアレイ４１４に提供するハードウェアロジックユニットである。様々な実施形態において、共有機能ロジック４２０は、限定されることはないが、サンプラロジック４２１、数学ロジック４２２、及びスレッド間通信（ＩＴＣ）ロジック４２３を含む。さらに、いくつかの実施形態が、共有機能ロジック４２０内に１つ又は複数のキャッシュ４２５を実装する。

【0108】

共有機能が実装されるのは、少なくとも、所与の専用機能に対する要求がグラフィックスコアアレイ４１４内に含めるには不十分になる場合である。代わりに、この専用機能の単一のインスタンス化が、スタンドアロンエンティティとして共有機能ロジック４２０に実装され、グラフィックスコアアレイ４１４内の実行リソースの間で共有される。グラフィックスコアアレイ４１４の間で共有され、グラフィックスコアアレイ４１４内に含まれる正確な機能のセットは、複数の実施形態全体で変化する。いくつかの実施形態において、グラフィックスコアアレイ４１４によって広く用いられる、共有機能ロジック４２０内の特定の共有機能が、グラフィックスコアアレイ４１４内の共有機能ロジック４１６に含まれてよい。様々な実施形態において、グラフィックスコアアレイ４１４内の共有機能ロジック４１６は、共有機能ロジック４２０内の一部又は全てのロジックを含むことができる。１つの実施形態において、共有機能ロジック４２０内の全てのロジック要素は、グラフィックスコアアレイ４１４の共有機能ロジック４１６内のロジック要素と重複してもよい。１つの実施形態において、共有機能ロジック４２０は、グラフィックスコアアレイ４１４内の共有機能ロジック４１６を優先して除外される。

【0109】

［実行ユニット］

【0110】

図５Ａ～図５Ｂは、本明細書で説明される実施形態による、グラフィックスプロセッサコアで利用される処理要素のアレイを含むスレッド実行ロジック５００を示す。図５Ａ～図５Ｂの要素で、本明細書における任意の他の図の要素と同じ参照番号（又は名称）を有する要素は、本明細書のどこか他の箇所で説明される方式と同様な任意の方式で動作する又は機能することができるが、そのように限定されることはない。図５Ａ～図５Ｂは、スレッド実行ロジック５００の概要を示しており、スレッド実行ロジック５００は、図２Ｂの各サブコア２２１Ａ～２２１Ｆを用いて示されるハードウェアロジックを代表してよい。図５Ａは、汎用グラフィックスプロセッサ内の実行ユニットを代表しており、図５Ｂは、コンピュートアクセラレータ内で用いられ得る実行ユニットを代表している。

【0111】

図５Ａに示すように、いくつかの実施形態において、スレッド実行ロジック５００は、シェーダプロセッサ５０２と、スレッドディスパッチャ５０４と、命令キャッシュ５０６と、複数の実行ユニット５０８Ａ～５０８Ｎを含むスケーラブルな実行ユニットアレイと、サンプラ５１０と、共有ローカルメモリ５１１と、データキャッシュ５１２と、データポート５１４とを含む。１つの実施形態において、スケーラブルな実行ユニットアレイは、ワークロードの計算要件に基づいて１つ又は複数の実行ユニット（例えば、実行ユニット５０８Ａ、５０８Ｂ、５０８Ｃ、５０８Ｄ、…、５０８Ｎ－１、及び５０８Ｎのうちのいずれか）を有効にする又は無効にすることにより、動的にスケーリングすることができる。１つの実施形態において、含まれているコンポーネントは、これらのコンポーネントのそれぞれに接続する相互接続ファブリックを介して相互接続される。いくつかの実施形態において、スレッド実行ロジック５００は、命令キャッシュ５０６、データポート５１４、サンプラ５１０、及び実行ユニット５０８Ａ～５０８Ｎのうちの１つ又は複数を通じて、システムメモリ又はキャッシュメモリなどのメモリへの１つ又は複数の接続部を含む。いくつかの実施形態において、各実行ユニット（例えば、５０８Ａ）は、複数の同時ハードウェアスレッドを実行しながら、並行してスレッドごとに複数のデータ要素を処理できるスタンドアロン型のプログラム可能な汎用計算ユニットである。様々な実施形態において、実行ユニット５０８Ａ～５０８Ｎのアレイは、任意の数の個々の実行ユニットを含むようにスケーラブルである。

【0112】

いくつかの実施形態において、実行ユニット５０８Ａ～５０８Ｎは主として、シェーダプログラムを実行するのに用いられる。シェーダプロセッサ５０２は、様々なシェーダプログラムを処理し、スレッドディスパッチャ５０４を介して、シェーダプログラムに関連した実行スレッドをディスパッチすることができる。１つの実施形態において、スレッドディスパッチャは、グラフィックスパイプライン及びメディアパイプラインからのスレッド開始要求を調整し、要求されたスレッドを実行ユニット５０８Ａ～５０８Ｎのうちの１つ又は複数の実行ユニット上にインスタンス化するためのロジックを含む。例えば、ジオメトリパイプラインが、頂点シェーダ、テッセレーションシェーダ、又はジオメトリシェーダを処理のためにスレッド実行ロジックにディスパッチできる。いくつかの実施形態において、スレッドディスパッチャ５０４は、実行中のシェーダプログラムからのランタイムスレッド生成要求を処理することもできる。

【0113】

いくつかの実施形態において、実行ユニット５０８Ａ～５０８Ｎは、多くの標準的な３Ｄグラフィックスシェーダ命令に対するネイティブサポートを含む命令セットをサポートしているので、グラフィックスライブラリからのシェーダプログラム（例えば、Ｄｉｒｅｃｔ ３Ｄ及びＯｐｅｎＧＬ）が最小限の変換で実行されるようになる。実行ユニットは、頂点処理及びジオメトリ処理（例えば、頂点プログラム、ジオメトリプログラム、頂点シェーダ）、ピクセル処理（例えば、ピクセルシェーダ、フラグメントシェーダ）、並びに汎用処理（例えば、コンピュートシェーダ及びメディアシェーダ）をサポートしている。実行ユニット５０８Ａ～５０８Ｎのそれぞれは、マルチ発行単一命令多重データ（ＳＩＭＤ）実行が可能であり、マルチスレッドオペレーションによって、高遅延のメモリアクセスにもかかわらず効率的な実行環境が可能になる。各実行ユニット内の各ハードウェアスレッドは、専用の高帯域幅レジスタファイル及び関連する独立したスレッド状態を有する。実行は、整数演算、単精度及び倍精度の浮動小数点演算、ＳＩＭＤ分岐性能、論理演算、超越演算、並びに他の雑演算が可能なパイプラインに対して、クロックごとのマルチ発行である。メモリ又は複数の共有機能のうちの１つからのデータを待つ間に、実行ユニット５０８Ａ～５０８Ｎ内の依存性ロジックが、要求したデータが戻ってくるまで、待機中のスレッドをスリープ状態にさせる。待機中のスレッドがスリープしている間、ハードウェアリソースが他のスレッドの処理に当てられてよい。例えば、頂点シェーダオペレーションに関連した遅延の際に、実行ユニットが、異なる頂点シェーダを含むピクセルシェーダ、フラグメントシェーダ、又は別のタイプのシェーダプログラムのオペレーションを実行できる。様々な実施形態が、ＳＩＭＤの使用に対する代替として又はＳＩＭＤの使用に加えて、単一命令多重スレッド（ＳＩＭＴ）を使用して実行を用いるのに適用できる。ＳＩＭＤコア又はオペレーションへの参照が、ＳＩＭＴにも適用でき、ＳＩＭＴと組み合わせてＳＩＭＤにも適用できる。

【0114】

実行ユニット５０８Ａ～５０８Ｎ内の各実行ユニットは、データ要素のアレイ上で動作する。データ要素の数は、「実行サイズ」又は命令に対するチャネルの数である。実行チャネルが、データ要素アクセス、マスキング、及び命令内のフロー制御についての実行の論理ユニットである。チャネルの数は、特定のグラフィックスプロセッサ用の物理的な算術論理ユニット（ＡＬＵ）又は浮動小数点ユニット（ＦＰＵ）の数とは無関係であってよい。いくつかの実施形態において、実行ユニット５０８Ａ～５０８Ｎは、整数データ型及び浮動小数点データ型をサポートする。

【0115】

実行ユニットの命令セットは、ＳＩＭＤ命令を含む。様々なデータ要素は、パックドデータ型としてレジスタに格納されてよく、実行ユニットは、これらの要素のデータサイズに基づいて様々な要素を処理することになる。例えば、２５６ビット幅のベクトルを処理する場合、２５６ビットのベクトルはレジスタに格納され、実行ユニットは、４個の別個の６４ビットパックドデータ要素（クアッドワード（ＱＷ）サイズのデータ要素）、８個の別個の３２ビットパックドデータ要素（ダブルワード（ＤＷ）サイズのデータ要素）、１６個の別個の１６ビットパックドデータ要素（ワード（Ｗ）サイズのデータ要素）、又は３２個の別個の８ビットデータ要素（バイト（Ｂ）サイズのデータ要素）としてベクトルを処理する。しかしながら、異なるベクトル幅及びレジスタサイズが可能である。

【0116】

１つの実施形態において、１つ又は複数の実行ユニットは、融合ＥＵに共通なスレッド制御ロジック（５０７Ａ～５０７Ｎ）を有する融合実行ユニット５０９Ａ～５０９Ｎに組み合わされ得る。複数のＥＵは、ＥＵグループに融合され得る。融合ＥＵグループ内の各ＥＵは、別個のＳＩＭＤハードウェアスレッドを実行するように構成され得る。融合ＥＵグループ内のＥＵの数は、実施形態に応じて変化し得る。さらに、限定されることはないが、ＳＩＭＤ８、ＳＩＭＤ１６、ＳＩＭＤ３２を含む様々なＳＩＭＤ幅が、ＥＵごとに実行され得る。それぞれの融合されたグラフィックス実行ユニット５０９Ａ～５０９Ｎは、少なくとも２つの実行ユニットを含む。例えば、融合実行ユニット５０９Ａは、第１のＥＵ５０８Ａと、第２のＥＵ５０８Ｂと、第１のＥＵ５０８Ａ及び第２のＥＵ５０８Ｂに共通なスレッド制御ロジック５０７Ａとを含む。スレッド制御ロジック５０７Ａは、融合されたグラフィックス実行ユニット５０９Ａで実行されるスレッドを制御し、融合実行ユニット５０９Ａ～５０９Ｎ内の各ＥＵが共通の命令ポインタレジスタを用いて実行することを可能にする。

【0117】

実行ユニット用のスレッド命令をキャッシュに格納するために、１つ又は複数の内蔵命令キャッシュ（例えば、５０６）がスレッド実行ロジック５００に含まれる。いくつかの実施形態において、スレッド実行時にスレッドデータをキャッシュに格納するために、１つ又は複数のデータキャッシュ（例えば、５１２）が含まれる。実行ロジック５００で実行するスレッドが、明示的に管理されたデータを共有ローカルメモリ５１１に格納することもできる。いくつかの実施形態において、テクスチャサンプリングを３Ｄオペレーションに提供し、またメディアサンプリングをメディアオペレーションに提供するために、サンプラ５１０が含まれる。いくつかの実施形態において、サンプラ５１０は、サンプリングデータを実行ユニットに提供する前のサンプリングプロセスの際にテクスチャデータ又はメディアデータを処理するための、専用のテクスチャ又はメディアサンプリング機能を含む。

【0118】

グラフィックス及びメディアパイプラインは実行時に、スレッド生成ディスパッチロジックを介して、スレッド開始要求をスレッド実行ロジック５００に送信する。ジオメトリックオブジェクトのグループが処理されてピクセルデータにラスタ化されると、シェーダプロセッサ５０２内のピクセルプロセッサロジック（例えば、ピクセルシェーダロジック、フラグメントシェーダロジックなど）が呼び出され、さらに出力情報を計算して、結果を出力表面（例えば、カラーバッファ、デプスバッファ、ステンシルバッファなど）に書き込ませる。いくつかの実施形態において、ピクセルシェーダ又はフラグメントシェーダが、ラスタ化されたオブジェクト全体で補間される様々な頂点属性の値を計算する。いくつかの実施形態において、シェーダプロセッサ５０２内のピクセルプロセッサロジックが、次いで、アプリケーションプログラミングインタフェース（ＡＰＩ）により供給されるピクセルシェーダプログラム又はフラグメントシェーダプログラムを実行する。シェーダプログラムを実行するために、シェーダプロセッサ５０２は、スレッドディスパッチャ５０４を介して、スレッドを実行ユニット（例えば、５０８Ａ）にディスパッチする。いくつかの実施形態において、シェーダプロセッサ５０２は、サンプラ５１０内のテクスチャサンプリングロジックを用いて、メモリに格納されたテクスチャマップ内のテクスチャデータにアクセスする。テクスチャデータ及び入力ジオメトリデータに対する算術演算が、ジオメトリックフラグメントごとにピクセルカラーデータを計算する、又はさらなる処理から１つ又は複数のピクセルを破棄する。

【0119】

いくつかの実施形態において、データポート５１４はメモリアクセスメカニズムをスレッド実行ロジック５００に提供し、グラフィックスプロセッサ出力パイプラインでのさらなる処理のために、処理されたデータをメモリに出力する。いくつかの実施形態において、データポート５１４は、データポートを介してメモリアクセス用のデータをキャッシュに格納するための１つ又は複数のキャッシュメモリ（例えば、データキャッシュ５１２）を含む又はこれに連結する。

【0120】

１つの実施形態において、実行ロジック５００は、レイトレーシングアクセラレーション機能を提供できるレイトレーサ５０５を含むこともできる。レイトレーサ５０５は、レイ生成用の命令／機能を含むレイトレーシング命令セットをサポートできる。レイトレーシング命令セットは、図２Ｃのレイトレーシングコア２４５によりサポートされるレイトレーシング命令セットと同様であっても、異なっていてもよい。

【0121】

図５Ｂは、複数の実施形態による、実行ユニット５０８の例示的な内部詳細を示す。グラフィックス実行ユニット５０８が、命令フェッチユニット５３７と、汎用レジスタファイルアレイ（ＧＲＦ）５２４と、アーキテクチャレジスタファイルアレイ（ＡＲＦ）５２６と、スレッドアービタ５２２と、送信ユニット５３０と、分岐ユニット５３２と、ＳＩＭＤ浮動小数点ユニット（ＦＰＵ）５３４のセットと、１つの実施形態において専用整数ＳＩＭＤ ＡＬＵ５３５のセットとを含むことができる。ＧＲＦ５２４及びＡＲＦ５２６は、グラフィックス実行ユニット５０８において有効になり得るそれぞれの同時ハードウェアスレッドに関連した汎用レジスタファイル及びアーキテクチャレジスタファイルのセットを含む。１つの実施形態において、スレッドごとのアーキテクチャ状態がＡＲＦ５２６に維持され、スレッド実行時に用いられるデータがＧＲＦ５２４に格納される。スレッドごとの命令ポインタを含む、各スレッドの実行状態は、ＡＲＦ５２６の特定スレッド向けレジスタに保持され得る。

【0122】

１つの実施形態において、グラフィックス実行ユニット５０８は、同時マルチスレッディング（ＳＭＴ）と細粒度のインターリーブ型マルチスレッディング（ＩＭＴ）とを組み合わせたアーキテクチャを有する。このアーキテクチャは、同時スレッドの目標数及び実行ユニットごとのレジスタの数に基づいて設計時に微調整され得るモジュール構成を有し、実行ユニットリソースが、複数の同時スレッドを実行するのに用いられるロジック全体にわたって分割される。グラフィックス実行ユニット５０８により実行され得る論理スレッドの数は、ハードウェアスレッドの数に限定されることはなく、複数の論理スレッドが各ハードウェアスレッドに割り当てられ得る。

【0123】

１つの実施形態において、グラフィックス実行ユニット５０８は複数の命令を同時発行することができ、これらの命令はそれぞれ異なる命令であってよい。グラフィックス実行ユニットスレッド５０８のスレッドアービタ５２２は、送信ユニット５３０、分岐ユニット５３２、又はＳＩＭＤ ＦＰＵ５３４のうちの１つに命令を実行のためにディスパッチできる。各実行スレッドは、ＧＲＦ５２４内の１２８個の汎用レジスタにアクセスでき、各レジスタは、３２ビットデータ要素のＳＩＭＤ８－要素ベクトルとしてアクセス可能な３２バイトを格納できる。１つの実施形態において、各実行ユニットスレッドは、ＧＲＦ５２４内の４Ｋバイトにアクセスできるが、複数の実施形態はそのように限定されず、他の実施形態では、それより多い又は少ないレジスタリソースが提供されてもよい。１つの実施形態において、グラフィックス実行ユニット５０８は、７個のハードウェアスレッドに区切られ、これらのハードウェアスレッドは計算オペレーションを独立して実行できるが、実行ユニットごとのスレッドの数は実施形態に応じて変化してもよい。例えば、１つの実施形態において、最大１６個のハードウェアスレッドがサポートされる。７個のスレッドが４Ｋバイトにアクセスし得る一実施形態において、ＧＲＦ５２４は合計２８Ｋバイトを格納できる。１６個のスレッドが４Ｋバイトにアクセスし得る場合、ＧＲＦ５２４は、合計６４Ｋバイトを格納できる。柔軟なアドレス指定モードによって、複数のレジスタが一緒にアドレス指定されて、効果的に幅の広いレジスタが構築される又は順次配置された矩形ブロック型データ構造を表すことが可能になり得る。

【0124】

１つの実施形態において、メモリオペレーション、サンプラオペレーション、及び他の長遅延システム通信が、メッセージ受け渡し送信ユニット５３０により実行される「送信」命令を介してディスパッチされる。１つの実施形態において、ＳＩＭＤダイバージェンス及び最終的なコンバージェンスを容易にするために、分岐命令が専用分岐ユニット５３２にディスパッチされる。

【0125】

１つの実施形態において、グラフィックス実行ユニット５０８は、浮動小数点演算を実行するために、１つ又は複数のＳＩＭＤ浮動小数点ユニット（ＦＰＵ）５３４を含む。１つの実施形態において、ＦＰＵ５３４は、整数計算もサポートする。１つの実施形態において、ＦＰＵ５３４は、最大Ｍ個の３２ビット浮動小数点（又は整数）演算をＳＩＭＤで実行できる、又は最大２Ｍ個の１６ビット整数演算若しくは１６ビット浮動小数点演算をＳＩＭＤで実行できる。１つの実施形態において、ＦＰＵのうちの少なくとも１つが拡張数学機能を提供して、高スループット超越数学機能及び倍精度５４ビット浮動小数点をサポートする。いくつかの実施形態において、８ビット整数ＳＩＭＤ ＡＬＵ５３５のセットも存在し、機械学習計算に関連したオペレーションを実行するように特に最適化されてよい。

【0126】

１つの実施形態において、グラフィックス実行ユニット５０８の複数のインスタンスのアレイが、グラフィックスサブコアグループ（例えば、サブスライス）にインスタンス化され得る。拡張性については、製品設計者がサブコアグループごとに正確な数の実行ユニットを選択できる。１つの実施形態において、実行ユニット５０８は、複数の実行チャネル全体にわたって命令を実行できる。さらなる実施形態において、グラフィックス実行ユニット５０８で実行される各スレッドは、異なるチャネルで実行される。

【0127】

図６は、一実施形態による追加の実行ユニット６００を示す。実行ユニット６００は、例えば、図３Ｃに見られるようなコンピュートエンジンタイル３４０Ａ～３４０Ｄに用いるためのコンピュート最適化実行ユニットであってよいが、そのように限定されることはない。実行ユニット６００の変形例も、図３Ｂに見られるようなグラフィックスエンジンタイル３１０Ａ～３１０Ｄに用いられてよい。１つの実施形態において、実行ユニット６００は、スレッド制御ユニット６０１と、スレッド状態ユニット６０２と、命令フェッチ／プリフェッチユニット６０３と、命令復号ユニット６０４とを含む。実行ユニット６００はさらに、実行ユニット内のハードウェアスレッドに割り当てられ得るレジスタを格納するレジスタファイル６０６を含む。実行ユニット６００はさらに、送信ユニット６０７と分岐ユニット６０８とを含む。１つの実施形態において、送信ユニット６０７及び分岐ユニット６０８は、図５Ｂのグラフィックス実行ユニット５０８の送信ユニット５３０及び分岐ユニット５３２と同様に動作できる。

【0128】

実行ユニット６００は、複数の異なる種類の機能ユニットを含むコンピュートユニット６１０も含む。１つの実施形態において、コンピュートユニット６１０は、算術論理ユニットのアレイを含むＡＬＵユニット６１１を含む。ＡＬＵユニット６１１は、６４ビット、３２ビット、及び１６ビットの整数演算及び浮動小数点演算を行うように構成され得る。整数演算及び浮動小数点演算は、同時に行われてもよい。コンピュートユニット６１０は、シストリックアレイ６１２及び数学ユニット６１３も含み得る。シストリックアレイ６１２は、シストリック方式でベクトル演算又は他のデータ並列演算を行うのに用いられ得るデータ処理ユニットの広く（Ｗ）深い（Ｄ）ネットワークを含む。１つの実施形態において、シストリックアレイ６１２は、行列ドット積演算などの行列演算を行うように構成され得る。１つの実施形態において、シストリックアレイ６１２は、１６ビット浮動小数点演算、並びに８ビット及び４ビットの整数演算をサポートする。１つの実施形態において、シストリックアレイ６１２は、機械学習オペレーションを加速するように構成され得る。そのような実施形態において、シストリックアレイ６１２は、ｂｆｌｏａｔ１６ビット浮動小数点フォーマットをサポートするように構成され得る。１つの実施形態において、数学ユニット６１３は、数学演算の特定のサブセットを効率的に且つＡＬＵユニット６１１より低電力方式で行うために含まれ得る。数学ユニット６１３は、他の実施形態により提供されるグラフィックス処理エンジンの共有機能ロジックに見られ得る数学ロジック（例えば、図４の共有機能ロジック４２０の数学ロジック４２２）の変形例を含むことができる。１つの実施形態において、数学ユニット６１３は、３２ビット及び６４ビットの浮動小数点演算を実行するように構成され得る。

【0129】

スレッド制御ユニット６０１は、実行ユニット内のスレッドの実行を制御するためのロジックを含む。スレッド制御ユニット６０１は、実行ユニット６００内のスレッドの実行を開始する、停止する、プリエンプトするためのスレッド調整ロジックを含み得る。スレッド状態ユニット６０２は、実行ユニット６００で実行するように割り当てられたスレッドのスレッド状態を格納するのに用いられ得る。スレッド状態を実行ユニット６００に格納することで、これらのスレッドがブロックされた又はアイドルになったときに、スレッドの迅速なプリエンプションが可能になる。命令フェッチ／プリフェッチユニット６０３は、上位レベルの実行ロジックの命令キャッシュ（例えば、図５Ａに見られるような命令キャッシュ５０６）から命令をフェッチできる。命令フェッチ／プリフェッチユニット６０３は、現在実行中のスレッドの分析に基づいて、命令キャッシュにロードされる命令に対してプリフェッチ要求を発行することもできる。命令復号ユニット６０４は、コンピュートユニットにより実行される命令を復号するのに用いられ得る。１つの実施形態において、命令復号ユニット６０４は、複雑な命令を復号して構成要素のマイクロオペレーションにする二次復号器として用いられ得る。

【0130】

実行ユニット６００はさらに、実行ユニット６００で実行するハードウェアスレッドにより用いられ得るレジスタファイル６０６を含む。レジスタファイル６０６のレジスタが、実行ユニット６００のコンピュートユニット６１０内の複数の同時スレッドを実行するのに用いられるロジック全体にわたり分割され得る。グラフィックス実行ユニット６００により実行され得る論理スレッドの数は、ハードウェアスレッドの数に限定されることはなく、複数の論理スレッドが各ハードウェアスレッドに割り当てられ得る。レジスタファイル６０６のサイズは、サポートされるハードウェアスレッドの数に基づいて、実施形態によって変化し得る。１つの実施形態において、レジスタリネーミングが、ハードウェアスレッドにレジスタを動的に割り当てるのに用いられてよい。

【0131】

図７は、いくつかの実施形態によるグラフィックスプロセッサの命令フォーマット７００を示すブロック図である。１つ又は複数の実施形態において、グラフィックスプロセッサ実行ユニットは複数フォーマットの命令を有する命令セットをサポートする。実線の枠は、一般的に実行ユニット命令に含まれるコンポーネントを示し、破線は、任意選択のコンポーネント又は命令のサブセットだけに含まれるコンポーネントを含む。いくつかの実施形態において、説明され且つ示される命令フォーマット７００はマクロ命令である。これらのマクロ命令は実行ユニットに供給される命令であり、命令が処理されるごとに命令を復号して生じるマイクロオペレーションとは対照的である。

【0132】

いくつかの実施形態において、グラフィックスプロセッサ実行ユニットは１２８ビット命令フォーマット７１０の命令をネイティブにサポートする。６４ビット圧縮命令フォーマット７３０が、選択された命令、命令オプション、及びオペランドの数に基づいて、いくつかの命令に利用可能である。ネイティブの１２８ビット命令フォーマット７１０は全ての命令オプションへのアクセスを提供し、いくつかのオプション及びオペレーションが６４ビットフォーマット７３０に制限される。６４ビットフォーマット７３０で利用可能なネイティブ命令は、実施形態によって変わる。いくつかの実施形態において、命令は、インデックスフィールド７１３内のインデックス値のセットを用いて部分的に圧縮される。実行ユニットハードウェアは、インデックス値に基づいて圧縮テーブルのセットを参照し、圧縮テーブルの出力を用いて、ネイティブ命令を１２８ビット命令フォーマット７１０で再構築する。命令の他のサイズ及びフォーマットが用いられてもよい。

【0133】

フォーマットごとに、命令オペコード７１２が、実行ユニットが実行するオペレーションを定義する。実行ユニットは、各オペランドの複数のデータ要素全体に対して、各命令を並行して実行する。例えば、加算命令に応答して、実行ユニットは、テクスチャエレメント又はピクチャエレメントを表す各カラーチャネルに対して同時加算演算を行う。デフォルトでは、実行ユニットは、オペランドの全てのデータチャネルに対して各命令を行う。いくつかの実施形態において、命令制御フィールド７１４が、チャネル選択（例えば、プレディケーション）、データチャネルオーダ（例えば、スウィズル）などの特定の実行オプションに対する制御を可能にする。１２８ビット命令フォーマット７１０の命令では、実行サイズフィールド７１６が、並行して実行されるデータチャネルの数を制限する。いくつかの実施形態において、実行サイズフィールド７１６は、６４ビット圧縮命令フォーマット７３０に使用できない。

【0134】

いくつかの実行ユニット命令は、２つのソースオペランドであるｓｒｃ０ ７２０及びｓｒｃ１ ７２２と１つのデスティネーション７１８を含む最大３つのオペランドを有する。いくつかの実施形態において、実行ユニットは、デュアルデスティネーション命令をサポートし、これらのデスティネーションのうちの１つが示唆される。データ操作命令が第３のソースオペランド（例えば、ＳＲＣ２ ７２４）を有することができ、命令オペコード７１２はソースオペランドの数を決定する。命令の最後のソースオペランドが、命令と共に送られる直の（例えば、ハードコードされた）値であってよい。

【0135】

いくつかの実施形態において、１２８ビット命令フォーマット７１０は、例えば、直接的なレジスタアドレス指定モードが用いられるのか、又は間接的なレジスタアドレス指定モードが用いられるのかを指定するアクセス／アドレスモードフィールド７２６を含む。直接的なレジスタアドレス指定モードが用いられる場合、１つ又は複数のオペランドのレジスタアドレスは、ビットごとに命令で直接的に提供される。

【0136】

いくつかの実施形態において、１２８ビット命令フォーマット７１０は、命令のアドレスモード及び／又はアクセスモードを指定するアクセス／アドレスモードフィールド７２６を含む。１つの実施形態において、アクセスモードは、命令のデータアクセスアライメントを定義するのに用いられる。いくつかの実施形態が、１６バイト単位で揃えたアクセスモード及び１バイト単位で揃えたアクセスモードを含むアクセスモードをサポートし、アクセスモードのバイトアライメントは、命令オペランドのアクセスアライメントを決定する。例えば、第１のモードの場合、命令は、バイト単位で揃えたアドレス指定をソースオペランド及びデスティネーションオペランドに用いてよく、第２のモードの場合、命令は、１６バイト単位で揃えたアドレス指定を全てのソースオペランド及びデスティネーションオペランドに用いてよい。

【0137】

１つの実施形態において、アクセス／アドレスモードフィールド７２６のアドレスモード部分は、命令が直接的なアドレス指定を用いるのか又は間接的なアドレス指定を用いるのかを決定する。直接的なレジスタアドレス指定モードが用いられる場合、命令内のビットが１つ又は複数のオペランドのレジスタアドレスを直接的に提供する。間接的なレジスタアドレス指定モードが用いられる場合、１つ又は複数のオペランドのレジスタアドレスは、命令内のアドレスレジスタ値及びアドレス即値フィールドに基づいて計算されてよい。

【0138】

いくつかの実施形態において、オペコード復号７４０を簡略化するために、命令がオペコード７１２のビットフィールドに基づいてグループ化される。８ビットオペコードの場合、ビット４、５、及び６によって、実行ユニットがオペコードの種類を決定することが可能になる。示されている、まさにそのオペコードのグループ化は、単なる一例である。いくつかの実施形態において、移動及び論理オペコードグループ７４２が、データ移動命令及び論理命令（例えば、移動（ｍｏｖ）、比較（ｃｍｐ））を含む。いくつかの実施形態において、移動及び論理グループ７４２は、５つの最上位ビット（ＭＳＢ）を共有し、移動（ｍｏｖ）命令は００００ｘｘｘｘｂの形態であり、論理命令は０００１ｘｘｘｘｂの形態である。フロー制御命令グループ７４４（例えば、コール、ジャンプ（ｊｍｐ））が、００１０ｘｘｘｘｂ（例えば、０×２０）の形態で命令を含む。雑命令グループ７４６が、複数の命令の混合を含み、同期命令（例えば、待機、送信）を００１１ｘｘｘｘｂ（例えば、０×３０）の形態で含む。並列数学命令グループ７４８が、０１００ｘｘｘｘｂ（例えば、０×４０）の形態で、コンポーネントごとの算術命令（例えば、加算、乗算（ｍｕｌ））を含む。並列数学グループ７４８は、データチャネルに対して算術演算を並行して行う。ベクトル数学グループ７５０は、０１０１ｘｘｘｘｂ（例えば、０×５０）の形態で、算術命令（例えば、ｄｐ４）を含む。ベクトル数学グループは、ベクトルオペランドに対して、ドット積計算などの算術を行う。示されているオペコード復号７４０は、１つの実施形態において、復号された命令を実行するのに実行ユニットのどの部分が用いられるかを決定するのに用いられてよい。例えば、いくつかの命令は、シストリックアレイにより実行されるシストリック命令に指定されてよい。レイトレーシング命令（不図示）などの他の命令が、実行ロジックのスライス又はパーティション内のレイトレーシングコア又はレイトレーシングロジックに送られ得る。

【0139】

［グラフィックスパイプライン］

【0140】

図８は、グラフィックスプロセッサ８００の別の実施形態のブロック図である。図８の要素で、本明細書における任意の他の図の要素と同じ参照番号（又は名称）を有する要素は、本明細書のどこか他の箇所で説明される方式と同様な任意の方式で動作する又は機能することができるが、そのように限定されることはない。

【0141】

いくつかの実施形態において、グラフィックスプロセッサ８００は、ジオメトリパイプライン８２０と、メディアパイプライン８３０と、ディスプレイエンジン８４０と、スレッド実行ロジック８５０と、レンダリング出力パイプライン８７０とを含む。いくつかの実施形態において、グラフィックスプロセッサ８００は、１つ又は複数の汎用処理コアを含むマルチコア処理システム内のグラフィックスプロセッサである。グラフィックスプロセッサは、１つ又は複数の制御レジスタ（不図示）へのレジスタ書き込みによって、又はリング相互接続８０２を介してグラフィックスプロセッサ８００に発行されるコマンドによって制御される。いくつかの実施形態において、リング相互接続８０２は、他のグラフィックスプロセッサ又は汎用プロセッサなどの他の処理コンポーネントにグラフィックスプロセッサ８００を連結する。リング相互接続８０２からのコマンドが、コマンドストリーマ８０３によって解釈され、コマンドストリーマ８０３は、ジオメトリパイプライン８２０又はメディアパイプライン８３０の個々のコンポーネントに命令を供給する。

【0142】

いくつかの実施形態において、コマンドストリーマ８０３は、頂点データをメモリから読み出して、コマンドストリーマ８０３により提供される頂点処理コマンドを実行する頂点フェッチャ８０５のオペレーションを指揮する。いくつかの実施形態において、頂点フェッチャ８０５は頂点データを頂点シェーダ８０７に提供し、頂点シェーダ８０７は、各頂点に対して座標空間変換及びライティングオペレーションを行う。いくつかの実施形態において、頂点フェッチャ８０５及び頂点シェーダ８０７は、スレッドディスパッチャ８３１を介して実行スレッドを実行ユニット８５２Ａ～８５２Ｂにディスパッチすることにより、頂点処理命令を実行する。

【0143】

いくつかの実施形態において、実行ユニット８５２Ａ～８５２Ｂは、グラフィックスオペレーション及びメディアオペレーションを行うための命令セットを有するベクトルプロセッサのアレイである。いくつかの実施形態において、実行ユニット８５２Ａ～８５２Ｂには、アレイごとに特有であるか又はアレイ間で共有される付属のＬ１キャッシュ８５１を有する。このキャッシュは、データキャッシュ、命令キャッシュ、又はデータ及び命令を異なるパーティションに含むように区切られた単一のキャッシュとして構成され得る。

【0144】

いくつかの実施形態において、ジオメトリパイプライン８２０は、３Ｄオブジェクトのハードウェアアクセラレート型テッセレーションを実行するためのテッセレーションコンポーネントを含む。いくつかの実施形態において、プログラム可能型ハルシェーダ８１１が、テッセレーションオペレーションを構成する。プログラム可能型ドメインシェーダ８１７が、テッセレーション出力のバックエンド評価を提供する。テッセレータ８１３が、ハルシェーダ８１１の指示で動作し、ジオメトリパイプライン８２０に入力として提供されるコアースジオメトリックモデルに基づいて、詳細なジオメトリックオブジェクトのセットを生成するための専用ロジックを含む。いくつかの実施形態において、テッセレーションが用いられない場合、テッセレーションコンポーネント（例えば、ハルシェーダ８１１、テッセレータ８１３、及びドメインシェーダ８１７）は無視され得る。

【0145】

いくつかの実施形態において、完全なジオメトリックオブジェクトが、実行ユニット８５２Ａ～８５２Ｂにディスパッチされる１つ又は複数のスレッドを介して、ジオメトリシェーダ８１９により処理されてよく、又はクリッパ８２９に直接的に進んでもよい。いくつかの実施形態において、ジオメトリシェーダは、グラフィックスパイプラインの前のステージに見られるような頂点又は頂点のパッチではなく、ジオメトリックオブジェクト全体を処理する。テッセレーションが無効である場合、ジオメトリシェーダ８１９は、頂点シェーダ８０７から入力を受信する。いくつかの実施形態において、ジオメトリシェーダ８１９は、テッセレーションユニットが無効である場合にジオメトリテッセレーションを行うように、ジオメトリシェーダプログラムでプログラム可能である。

【0146】

ラスタ化の前に、クリッパ８２９が頂点データを処理する。クリッパ８２９は、クリッピング機能及びジオメトリシェーダ機能を有する固定機能クリッパであってもプログラム可能型クリッパであってもよい。いくつかの実施形態において、レンダリング出力パイプライン８７０内のラスタライザ及び深度テストコンポーネント８７３が、ピクセルシェーダをディスパッチして、ジオメトリックオブジェクトをピクセルごとの表現に変換する。いくつかの実施形態において、ピクセルシェーダロジックがスレッド実行ロジック８５０に含まれる。いくつかの実施形態において、アプリケーションが、ラスタライザ及び深度テストコンポーネント８７３を無視して、ラスタ化されていない頂点データにストリームアウトユニット８２３を介してアクセスできる。

【0147】

グラフィックスプロセッサ８００は、相互接続バス、相互接続ファブリック、又はプロセッサの主要なコンポーネントの間でデータ及びメッセージの受け渡しを可能にする何らかの他相互接続メカニズムを有する。いくつかの実施形態において、実行ユニット８５２Ａ～８５２Ｂ及び関連する論理ユニット（例えば、Ｌ１キャッシュ８５１、サンプラ８５４、テクスチャキャッシュ８５８など）が、データポート８５６を介して相互接続して、メモリアクセスを実行し、プロセッサのレンダリング出力パイプラインコンポーネントと通信する。いくつかの実施形態において、サンプラ８５４、キャッシュ８５１、８５８、及び実行ユニット８５２Ａ～８５２Ｂはそれぞれ、別個のメモリアクセスパスを有する。１つの実施形態において、テクスチャキャッシュ８５８は、サンプラキャッシュとして構成されてもよい。

【0148】

いくつかの実施形態において、レンダリング出力パイプライン８７０は、頂点ベースのオブジェクトを関連するピクセルベースの表現に変換するラスタライザ及び深度テストコンポーネント８７３を含む。いくつかの実施形態において、ラスタライザロジックは、固定機能による三角形及び線のラスタ化を実行するウィンドウ処理／マスク処理ユニットを含む。関連するレンダリングキャッシュ８７８及びデプスキャッシュ８７９も、いくつかの実施形態において利用可能である。ピクセルオペレーションコンポーネント８７７が、データに対してピクセルベースのオペレーションを行うが、いくつかの例において、２Ｄオペレーションに関連したピクセルオペレーション（例えば、ブレンディングを伴うビットブロック画像転送）が２Ｄエンジン８４１により行われるか、又はオーバーレイ表示プレーン用いるディスプレイコントローラ８４３によって表示時に置き換えられる。いくつかの実施形態において、共有Ｌ３キャッシュ８７５が、全てのグラフィックスコンポーネントに利用可能であり、メインシステムメモリを使用することなくデータの共有が可能になる。

【0149】

いくつかの実施形態において、グラフィックスプロセッサメディアパイプライン８３０が、メディアエンジン８３７とビデオフロントエンド８３４とを含む。いくつかの実施形態において、ビデオフロントエンド８３４は、コマンドストリーマ８０３からパイプラインコマンドを受信する。いくつかの実施形態において、メディアパイプライン８３０は、別個のコマンドストリーマを含む。いくつかの実施形態において、ビデオフロントエンド８３４は、メディアコマンドを処理してから、そのコマンドをメディアエンジン８３７に送信する。いくつかの実施形態において、メディアエンジン８３７は、スレッドディスパッチャ８３１を介してスレッド実行ロジック８５０にディスパッチするためのスレッドを生成するスレッド生成機能を含む。

【0150】

いくつかの実施形態において、グラフィックスプロセッサ８００はディスプレイエンジン８４０を含む。いくつかの実施形態において、ディスプレイエンジン８４０は、プロセッサ８００の外部にあり、リング相互接続８０２又は何らかの他の相互接続バス若しくはファブリックを介して、グラフィックスプロセッサと連結する。いくつかの実施形態において、ディスプレイエンジン８４０は、２Ｄエンジン８４１とディスプレイコントローラ８４３とを含む。いくつかの実施形態において、ディスプレイエンジン８４０は、３Ｄパイプラインから独立して動作可能な専用ロジックを含む。いくつかの実施形態において、ディスプレイコントローラ８４３はディスプレイデバイス（不図示）と連結する。ディスプレイデバイスは、ラップトップコンピュータに見られるようなシステム統合型ディスプレイデバイスであっても、ディスプレイデバイスコネクタを介して取り付けられる外付けディスプレイデバイスであってもよい。

【0151】

いくつかの実施形態において、ジオメトリパイプライン８２０及びメディアパイプライン８３０は、複数のグラフィックス及びメディアプログラミングインタフェースに基づいてオペレーションを実行するように構成可能であり、任意の１つのアプリケーションプログラミングインタフェース（ＡＰＩ）に固有のものではない。いくつかの実施形態において、グラフィックスプロセッサのドライバソフトウェアが、特定のグラフィックス又はメディアライブラリに固有なＡＰＩコールをグラフィックスプロセッサにより処理され得るコマンドに変換する。いくつかの実施形態において、オープングラフィックスライブラリ（ＯｐｅｎＧＬ）、オープンコンピューティング言語（ＯｐｅｎＣＬ）、及び／又はＶｕｌｋａｎグラフィックス及びコンピュートＡＰＩにサポートが提供され、これらは全てクロノスグループによるものである。いくつかの実施形態において、Ｍｉｃｒｏｓｏｆｔ ＣｏｒｐｏｒａｔｉｏｎのＤｉｒｅｃｔ３Ｄライブラリにもサポートが提供されてよい。いくつかの実施形態において、これらのライブラリの組み合わせがサポートされてもよい。オープンソースのコンピュータビジョンライブラリ（ＯｐｅｎＣＶ）にもサポートが提供されてよい。互換性のある３Ｄパイプラインを有する将来のＡＰＩも、将来のＡＰＩのパイプラインからグラフィックスプロセッサのパイプラインにマッピングを行うことができるならば、サポートされるであろう。

【0152】

［グラフィックスパイプラインプログラミング］

【0153】

図９Ａは、いくつかの実施形態によるグラフィックスプロセッサコマンドフォーマット９００を示すブロック図である。図９Ｂは、一実施形態によるグラフィックスプロセッサコマンドシーケンス９１０を示すブロック図である。図９Ａの実線の枠は、グラフィックスコマンドに一般的に含まれるコンポーネントを示し、破線は、任意選択のコンポーネント又はグラフィックスコマンドのサブセットにだけ含まれるコンポーネントを含む。図９Ａの例示的なグラフィックスプロセッサコマンドフォーマット９００は、クライアント９０２、コマンドオペレーションコード（オペコード）９０４、及びコマンド用のデータ９０６を識別するデータフィールドを含む。サブオペコード９０５及びコマンドサイズ９０８も、いくつかのコマンドに含まれる。

【0154】

いくつかの実施形態において、クライアント９０２は、コマンドデータを処理するグラフィックスデバイスのクライアントユニットを指定する。いくつかの実施形態において、グラフィックスプロセッサコマンドパーサが、各コマンドのクライアントフィールドを検査し、コマンドのさらなる処理を決定して、コマンドデータを適切なクライアントユニットにルーティングする。いくつかの実施形態において、グラフィックスプロセッサのクライアントユニットは、メモリインタフェースユニットと、レンダリングユニットと、２Ｄユニットと、３Ｄユニットと、メディアユニットとを含む。各クライアントユニットは対応する処理パイプラインを有し、その処理パイプラインがコマンドを処理する。コマンドがクライアントユニットにより受信されると、クライアントユニットは、オペコード９０４と、存在する場合はサブオペコード９０５とを読み出し、実行するオペレーションを決定する。クライアントユニットは、データフィールド９０６内の情報を用いてコマンドを実行する。いくつかのコマンドでは、明示コマンドサイズ９０８が、コマンドのサイズを指定することが期待される。いくつかの実施形態において、コマンドパーサは、コマンドオペコードに基づいて、複数のコマンドのうちの少なくとも一部のサイズを自動的に決定する。いくつかの実施形態において、コマンドがダブルワードの倍数によって揃えられる。他のコマンドフォーマットが用いられてもよい。

【0155】

図９Ｂのフロー図は、例示的なグラフィックスプロセッサコマンドシーケンス９１０を示す。いくつかの実施形態において、グラフィックスプロセッサの実施形態を特徴づけるデータ処理システムのソフトウェア又はファームウェアが、グラフィックスオペレーションのセットをセットアップする、実行する、終了するのに、示されるコマンドシーケンスのバージョンを使用する。サンプルコマンドシーケンスが例示のみを目的に示され且つ説明され、実施形態がこれらの特定のコマンド又はこのコマンドシーケンスに限定されることはない。さらに、これらのコマンドは、コマンドシーケンスにおいてコマンドのバッチとして発行されてよく、グラフィックスプロセッサは、一連のコマンドを少なくとも部分的に同時に処理することになる。

【0156】

いくつかの実施形態において、グラフィックスプロセッサコマンドシーケンス９１０はパイプラインフラッシュコマンド９１２から始めて、任意の有効なグラフィックスパイプラインに現在保留中のパイプラインコマンドを完了させてよい。いくつかの実施形態において、３Ｄパイプライン９２２及びメディアパイプライン９２４は同時に動作しない。パイプラインフラッシュは、有効なグラフィックスパイプラインに任意の保留コマンドを完了させるように実行される。パイプラインフラッシュに応答して、グラフィックスプロセッサのコマンドパーサは、有効な描画エンジンが保留オペレーションを完了して関連する読み出しキャッシュが無効になるまで、コマンド処理を一時停止することになる。任意選択で、レンダリングキャッシュ内の、ダーティ（ｄｉｒｔｙ）とマークされた任意のデータがメモリにフラッシュされ得る。いくつかの実施形態において、パイプラインフラッシュコマンド９１２は、パイプライン同期に用いられ得る、又はグラフィックスプロセッサを低電力状態にする前に用いられ得る。

【0157】

いくつかの実施形態において、コマンドシーケンスがパイプライン同士を明示的に切り替えるのにグラフィックスプロセッサを必要とする場合、パイプライン選択コマンド９１３が用いられる。いくつかの実施形態において、パイプライン選択コマンド９１３は、パイプラインコマンドを発行する前に実行コンテキストにおいて一度だけ必要とされる。ただし、コンテキストが両方のパイプラインにコマンドを発行する場合を除く。いくつかの実施形態において、パイプラインフラッシュコマンド９１２は、パイプライン選択コマンド９１３を介したパイプライン切り替え直前に必要とされる。

【0158】

いくつかの実施形態において、パイプライン制御コマンド９１４が、オペレーション用のグラフィックスパイプラインを構成し、３Ｄパイプライン９２２及びメディアパイプライン９２４をプログラムするのに用いられる。いくつかの実施形態において、パイプライン制御コマンド９１４は、有効なパイプライン用のパイプライン状態を構成する。１つの実施形態において、パイプライン制御コマンド９１４は、パイプライン同期に用いられ、またコマンドのバッチを処理する前に、有効なパイプライン内の１つ又は複数のキャッシュメモリからデータを消去するのに用いられる。

【0159】

いくつかの実施形態において、リターンバッファ状態コマンド９１６が、それぞれのパイプラインがデータを書き込むためのリターンバッファのセットを構成するのに用いられる。いくつかのパイプラインオペレーションは、オペレーションが処理中に中間データを書き込む１つ又は複数のリターンバッファの割り当て、選択、又は構成を必要とする。いくつかの実施形態において、グラフィックスプロセッサは、出力データを格納し且つクロススレッド通信を行うのにも１つ又は複数のリターンバッファを用いる。いくつかの実施形態において、リターンバッファ状態９１６は、パイプラインオペレーションのセットに用いるリターンバッファのサイズ及びその数を選択することを含む。

【0160】

コマンドシーケンス内の残りのコマンドは、オペレーション用の有効なパイプラインに基づいて異なる。パイプライン決定９２０に基づいて、コマンドシーケンスは、３Ｄパイプライン状態９３０で始まる３Ｄパイプライン９２２に合わせてあるか、又はメディアパイプライン状態９４０で始まるメディアパイプライン９２４に合わせてある。

【0161】

３Ｄパイプライン状態９３０を構成するコマンドは、頂点バッファ状態、頂点要素状態、一定色状態、デプスバッファ状態、及び３Ｄプリミティブコマンドが処理される前に構成される他の状態変数用の３Ｄ状態設定コマンドを含む。これらのコマンドの値は、使用中の特定の３Ｄ ＡＰＩに基づいて、少なくとも部分的に決定される。いくつかの実施形態において、３Ｄパイプライン状態９３０コマンドはまた、特定のパイプライン要素を、これらの要素が用いられない場合に、選択的に無効にするか又は無視することもできる。

【0162】

いくつかの実施形態において、３Ｄプリミティブ９３２コマンドが、３Ｄパイプラインにより処理される３Ｄプリミティブを送信するのに用いられる。３Ｄプリミティブ９３２コマンドを介してグラフィックスプロセッサに送られるコマンド及び関連パラメータが、グラフィックスパイプラインの頂点フェッチ機能に転送される。頂点フェッチ機能は、頂点データ構造を生成するのに、３Ｄプリミティブ９３２コマンドデータを使用する。頂点データ構造は、１つ又は複数のリターンバッファに格納される。いくつかの実施形態において、３Ｄプリミティブ９３２コマンドは、頂点シェーダを介して３Ｄプリミティブに対して頂点オペレーションを実行するのに用いられる。頂点シェーダを処理するために、３Ｄパイプライン９２２は、シェーダ実行スレッドをグラフィックスプロセッサ実行ユニットにディスパッチする。

【0163】

いくつかの実施形態において、３Ｄパイプライン９２２は、実行コマンド９３４又はイベントを介してトリガされる。いくつかの実施形態において、レジスタ書き込みがコマンド実行をトリガする。いくつかの実施形態において、実行がコマンドシーケンスの「ゴー（ｇｏ）」コマンド又は「キック（ｋｉｃｋ）」コマンドを介してトリガされる。１つの実施形態において、コマンド実行が、グラフィックスパイプラインを通じてコマンドシーケンスをフラッシュするように、パイプライン同期コマンドを用いてトリガされる。３Ｄパイプラインは、３Ｄプリミティブに対してジオメトリ処理を行うことになる。オペレーションが完了すると、結果として得られるジオメトリックオブジェクトがラスタ化され、ピクセルエンジンは結果として得られるピクセルに色をつける。ピクセルシェーディング及びピクセルのバックエンドオペレーションを制御する追加のコマンドも、これらのオペレーション用に含まれてよい。

【0164】

いくつかの実施形態において、グラフィックスプロセッサコマンドシーケンス９１０は、メディアオペレーションを行う場合、メディアパイプライン９２４のパスをたどる。一般的には、メディアパイプライン９２４用のプログラミングの特定の使用法及び方式は、実行されるメディアオペレーション又はコンピュートオペレーションに依存する。特定のメディア復号オペレーションが、メディア復号時にメディアパイプラインにオフロードされてよい。いくつかの実施形態において、メディアパイプラインはまた、無視されてもよく、メディア復号が、１つ又は複数の汎用処理コアにより提供されるリソースを用いて全体的に又は部分的に実行されてもよい。１つの実施形態において、メディアパイプラインは、汎用グラフィックスプロセッサユニット（ＧＰＧＰＵ）オペレーション用の要素も含み、グラフィックスプロセッサは、グラフィックスプリミティブのレンダリングに明示的に関連していない計算シェーダプログラムを用いて、ＳＩＭＤベクトル演算を実行するのに用いられる。

【0165】

いくつかの実施形態において、メディアパイプライン９２４は、３Ｄパイプライン９２２と同様の方式で構成される。メディアパイプライン状態９４０を構成するコマンドのセットが、メディアオブジェクトコマンド９４２の前にディスパッチされるか、又はコマンドキューに入れられる。いくつかの実施形態において、メディアパイプライン状態９４０用のコマンドが、メディアオブジェクトを処理するのに用いられるメディアパイプライン要素を構成するデータを含む。これは、符号化フォーマット又は復号フォーマットなどの、メディアパイプライン内の映像復号ロジック及び映像符号化ロジックを構成するデータを含む。いくつかの実施形態において、メディアパイプライン状態９４０用のコマンドは、状態設定のバッチを含む「間接的」な状態要素に対する１つ又は複数のポインタの使用もサポートする。

【0166】

いくつかの実施形態において、メディアオブジェクトコマンド９４２は、メディアパイプラインによる処理のために、ポインタをメディアオブジェクトに供給する。メディアオブジェクトは、処理される映像データを含むメモリバッファを含む。いくつかの実施形態において、全てのメディアパイプライン状態は、メディアオブジェクトコマンド９４２を発行する前に有効でなければならない。パイプライン状態が構成され且つメディアオブジェクトコマンド９４２がキューに入ると、メディアパイプライン９２４は、実行コマンド９４４又は同等の実行イベント（例えば、レジスタ書き込み）によってトリガされる。次いで、メディアパイプライン９２４からの出力が、３Ｄパイプライン９２２又はメディアパイプライン９２４により提供されるオペレーションにより後処理されてよい。いくつかの実施形態において、ＧＰＧＰＵオペレーションが、メディアオペレーションと同様の方式で構成され且つ実行される。

【0167】

［グラフィックスソフトウェアアーキテクチャ］

【0168】

図１０は、いくつかの実施形態によるデータ処理システム１０００の例示的なグラフィックスソフトウェアアーキテクチャを示す。いくつかの実施形態において、ソフトウェアアーキテクチャは、３Ｄグラフィックスアプリケーション１０１０と、オペレーティングシステム１０２０と、少なくとも１つのプロセッサ１０３０とを含む。いくつかの実施形態において、プロセッサ１０３０は、グラフィックスプロセッサ１０３２と１つ又は複数の汎用プロセッサコア１０３４とを含む。グラフィックスアプリケーション１０１０及びオペレーティングシステム１０２０はそれぞれ、データ処理システムのシステムメモリ１０５０で実行される。

【0169】

いくつかの実施形態において、３Ｄグラフィックスアプリケーション１０１０は、シェーダ命令１０１２を含む１つ又は複数のシェーダプログラムを含む。シェーダ言語命令は、Ｄｉｒｅｃｔ３Ｄの高水準シェーダ言語（ＨＬＳＬ）及びＯｐｅｎＧＬシェーダ言語（ＧＬＳＬ）などの高水準シェーダ言語の命令であってよい。アプリケーションは、汎用プロセッサコア１０３４による実行に好適な機械語の実行可能命令１０１４も含む。アプリケーションは、頂点データで定義されるグラフィックスオブジェクト１０１６も含む。

【0170】

いくつかの実施形態において、オペレーティングシステム１０２０は、Ｍｉｃｒｏｓｏｆｔ Ｃｏｒｐｏｒａｔｉｏｎ のＭｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ（登録商標）オペレーティングシステム、専用のＵＮＩＸ（登録商標）様式のオペレーティングシステム、又はＬｉｎｕｘ（登録商標）カーネルの変形を用いるオープンソースのＵＮＩＸ（登録商標）様式のオペレーティングシステムである。オペレーティングシステム１０２０は、Ｄｉｒｅｃｔ３ＤのＡＰＩ、ＯｐｅｎＧＬのＡＰＩ、又はＶｕｌｋａｎのＡＰＩなどのグラフィックスＡＰＩ１０２２をサポートできる。Ｄｉｒｅｃｔ３ＤのＡＰＩが用いられる場合、オペレーティングシステム１０２０はフロントエンドシェーダコンパイラ１０２４を用いて、ＨＬＳＬ内の任意のシェーダ命令１０１２を低水準シェーダ言語にコンパイルする。コンパイルは、ジャストインタイム（ＪＩＴ）コンパイルであってもよく、又はアプリケーションはシェーダプリコンパイルを実行できる。いくつかの実施形態において、高水準シェーダは、３Ｄグラフィックスアプリケーション１０１０のコンパイル時に、低水準シェーダにコンパイルされる。いくつかの実施形態において、シェーダ命令１０１２は、ＶｕｌｋａｎのＡＰＩにより用いられる標準ポータブル中間表現（ＳＰＩＲ）のバージョンなどの中間フォームで提供される。

【0171】

いくつかの実施形態において、ユーザモードグラフィックスドライバ１０２６が、シェーダ命令１０１２を特定ハードウェア向け表現に変換するためのバックエンドシェーダコンパイラ１０２７を含む。ＯｐｅｎＧＬのＡＰＩが用いられる場合、ＧＬＳＬ高水準言語のシェーダ命令１０１２は、コンパイルのためにユーザモードグラフィックスドライバ１０２６に送られる。いくつかの実施形態において、ユーザモードグラフィックスドライバ１０２６は、オペレーティングシステムのカーネルモード機能１０２８を用いて、カーネルモードグラフィックスドライバ１０２９と通信する。いくつかの実施形態において、カーネルモードグラフィックスドライバ１０２９は、グラフィックスプロセッサ１０３２と通信して、コマンド及び命令をディスパッチする。

【0172】

［ＩＰコアの実施態様］

【0173】

少なくとも１つの実施形態のうちの１つ又は複数の態様が、プロセッサなどの集積回路内のロジックを表す且つ／又は定義する、機械可読媒体に格納された代表コードにより実装されてよい。例えば、機械可読媒体は、プロセッサ内の様々なロジックを表す命令を含んでよい。命令は、機械によって読み出される場合、本明細書で説明される技術を実行するロジックを機械に作らせてよい。「ＩＰコア」として知られるそのような表現は、集積回路の構造を記述するハードウェアモデルとして、有形の機械可読媒体に格納され得る、集積回路用ロジックの再利用可能な単位である。ハードウェアモデルは、集積回路を製造する製造機械にハードウェアモデルをロードする様々な顧客又は製造施設に供給されてよい。集積回路は、本明細書において説明される実施形態のうちのいずれかと関連して説明されるオペレーションを回路が実行するように製造されてよい。

【0174】

図１１Ａは、一実施形態による、オペレーションを実行する集積回路を製造するのに用いられ得るＩＰコア開発システム１１００を示すブロック図である。ＩＰコア開発システム１１００は、より大きい設計図に組み込まれ得るモジュール式の再利用可能な設計図を生成するのに用いられても、集積回路全体（例えば、ＳｏＣ集積回路）を構築するのに用いられてもよい。設計施設１１３０が、ＩＰコア設計のソフトウェアシミュレーション１１１０を高水準プログラミング言語（例えば、Ｃ／Ｃ＋＋）で生成できる。ソフトウェアシミュレーション１１１０は、シミュレーションモデル１１１２を用いて、ＩＰコアの挙動を設計し、テストし、確認するのに用いられ得る。シミュレーションモデル１１１２は、機能シミュレーション、挙動シミュレーション、及び／又はタイミングシミュレーションを含んでよい。レジスタ転送レベル（ＲＴＬ）設計１１１５が次に、シミュレーションモデル１１１２から作成又は合成され得る。ＲＴＬ設計１１１５は、ハードウェアレジスタ間のデジタル信号のフローをモデル化する集積回路の挙動の抽出であり、モデル化されたデジタル信号を用いて実行される関連ロジックを含む。ＲＴＬ設計１１１５のほかに、論理レベル又はトランジスタレベルでの下位レベルの設計も、作成され、設計され、又は合成されてよい。したがって、初期の設計及びシミュレーションの特定の詳細は変化してよい。

【0175】

ＲＴＬ設計１１１５又は均等物はさらに、設計施設で合成されてハードウェアモデル１１２０になってよく、ハードウェアモデル１１２０は、ハードウェア記述言語（ＨＤＬ）又は物理的な設計データの何らかの他の表現であってよい。ＨＤＬはさらに、ＩＰコア設計を確認するために、シミュレーションされてもテストされてもよい。ＩＰコア設計は、サードパーティの製造施設１１６５に届けるために、不揮発性メモリ１１４０（例えば、ハードディスク、フラッシュメモリ、又は任意の不揮発性記憶媒体）を用いて格納され得る。あるいは、ＩＰコア設計は、有線接続１１５０又は無線接続１１６０によって、（例えば、インターネットを介して）伝送されてよい。製造施設１１６５は次に、ＩＰコア設計に少なくとも部分的に基づく集積回路を製造してよい。製造された集積回路は、本明細書で説明される少なくとも一実施形態に従ってオペレーションを実行するように構成され得る。

【0176】

図１１Ｂは、本明細書で説明されるいくつかの実施形態による、集積回路パッケージアセンブリ１１７０の垂直断面図を示す。集積回路パッケージアセンブリ１１７０は、本明細書で説明される１つ又は複数のプロセッサ又はアクセラレータデバイスの実施態様を示す。パッケージアセンブリ１１７０は、基板１１８０に接続されたハードウェアロジック１１７２、１１７４という複数のユニットを含む。ロジック１１７２、１１７４は、構成可能ロジックハードウェア又は固定機能ロジックハードウェアに少なくとも部分的に実装されてよく、プロセッサコア、グラフィックスプロセッサ、又は本明細書で説明される他のアクセラレータデバイスのうちのいずれかの１つ又は複数の部分を含み得る。ロジック１１７２、１１７４の各ユニットは、半導体ダイに実装され、相互接続構造１１７３を介して基板１１８０と連結され得る。相互接続構造１１７３は、ロジック１１７２、１１７４と、基板１１８０との間に電気信号をルーティングするように構成されてよく、限定されることはないが、バンプ又はピラーなどの相互接続を含み得る。いくつかの実施形態において、相互接続構造１１７３は、例えば、ロジック１１７２、１１７４のオペレーションに関連した入力／出力（Ｉ／Ｏ）信号及び／又は電源信号若しくは接地信号などの電気信号をルーティングするように構成されてよい。いくつかの実施形態において、基板１１８０はエポキシベースの積層基板である。基板１１８０は、他の実施形態において、他の好適な種類の基板を含んでよい。パッケージアセンブリ１１７０は、パッケージ相互接続１１８３を介して、他の電気デバイスに接続され得る。パッケージ相互接続１１８３は、マザーボード、他のチップセット、又はマルチチップモジュールなどの他の電気デバイスに電気信号をルーティングするために、基板１１８０の表面に連結されてよい。

【0177】

いくつかの実施形態において、ロジック１１７２、１１７４のユニットは、ロジック１１７２と１１７４との間に電気信号をルーティングするように構成されたブリッジ１１８２と電気的に連結される。ブリッジ１１８２は、電気信号の経路を提供する高密度相互接続構造であってよい。ブリッジ１１８２は、ガラス又は好適な半導体材料から構成されるブリッジ基板を含んでよい。ロジック１１７２と１１７４との間にチップ間接続を提供するために、電気的なルーティング機構が、ブリッジ基板に形成され得る。

【0178】

ロジック１１７２、１１７４の２つのユニットとブリッジ１１８２とが示されているが、本明細書で説明される実施形態が、１つ又は複数のダイにもっと多い又は少ない論理ユニットを含んでもよい。ロジックが単一のダイに含まれる場合、ブリッジ１１８２は除外されてよいので、１つ又は複数のダイは、０又は複数のブリッジで接続されてよい。あるいは、複数のダイ又は複数のロジックユニットが、１つ又は複数のブリッジで接続され得る。さらに、複数の論理ユニット、ダイ、及びブリッジが、３次元構成を含む他の可能な構成で一緒に接続され得る。

【0179】

図１１Ｃは、基板１１８０（例えば、ベースダイ）に接続されたハードウェアロジックチップレットの複数のユニットを含むパッケージアセンブリ１１９０を示す。本明細書で説明されるグラフィックス処理ユニット、並列プロセッサ、及び／又はコンピュートアクセラレータが、別個に製造される多様なシリコンチップレットから構成され得る。この文脈において、チップレットとは、少なくとも部分的にパッケージ化された集積回路であり、この集積回路には、他のチップレットと共に組み立てられてより大きいパッケージになり得る別個のロジックのユニットが含まれる。異なるＩＰコアロジックを有する多様なチップレットの設定が、単一のデバイスに組み立てられ得る。さらに、これらのチップレットは、アクティブインターポーザ技術を用いて、ベースダイ又はベースチップレットに統合され得る。本明細書で説明されるコンセプトによって、ＧＰＵ内の異なる形態のＩＰ同士の間で相互接続及び通信が可能になる。ＩＰコアは、異なるプロセス技術を用いて製造され、製造時に構成され得る。これによって、複数のＩＰを、特にいくつかの種類のＩＰを有する大きなＳｏＣに同じ製造プロセスで集中させることによる複雑性が回避される。複数のプロセス技術の使用を可能にすることで、市場投入までの時間が改善され、複数の製品ＳＫＵを形成するのに費用対効果の高いやり方が提供される。さらに、ＩＰが分かれている方が、独立してパワーゲーティングするのに適しており、所与のワークロードに使用されていないコンポーネントが電源をオフにされて、全体の電力消費を低減することができる。

【0180】

ハードウェアロジックチップレットは、特別な目的のハードウェアロジックチップレット１１７２、ロジック又はＩ／Ｏチップレット１１７４、及び／又はメモリチップレット１１７５を含み得る。ハードウェアロジックチップレット１１７２、ロジック又はＩ／Ｏチップレット１１７４は、構成可能ロジックハードウェア又は固定機能ロジックハードウェアに少なくとも部分的に実装されてよく、本明細書で説明されるプロセッサコア、グラフィックスプロセッサ、並列プロセッサ、又は他のアクセラレータデバイスのうちのいずれかの１つ又は複数の部分を含み得る。メモリチップレット１１７５は、ＤＲＡＭ（例えば、ＧＤＤＲ、ＨＢＭ）メモリ又はキャッシュ（ＳＲＡＭ）メモリであってよい。

【0181】

各チップレットは、別個の半導体ダイとして製造され、相互接続構造１１７３を介して基板１１８０と連結され得る。相互接続構造１１７３は、様々なチップレットと基板１１８０内のロジックとの間に電気信号をルーティングするように構成されてよい。相互接続構造１１７３は、限定されることはないが、バンプ又はピラーなどの相互接続を含み得る。いくつかの実施形態において、相互接続構造１１７３は、例えば、ロジックチップレット、Ｉ／Ｏチップレット、及びメモリチップレットのオペレーションに関連した入力／出力（Ｉ／Ｏ）信号及び／又は電源信号若しくは接地信号などの電気信号をルーティングするように構成されてよい。

【0182】

いくつかの実施形態において、基板１１８０はエポキシベースの積層基板である。基板１１８０は、他の実施形態において、他の好適な種類の基板を含んでよい。パッケージアセンブリ１１９０は、パッケージ相互接続１１８３を介して、他の電気デバイスに接続され得る。パッケージ相互接続１１８３は、マザーボード、他のチップセット、又はマルチチップモジュールなどの他の電気デバイスに電気信号をルーティングするために、基板１１８０の表面に連結されてよい。

【0183】

いくつかの実施形態において、ロジック又はＩ／Ｏチップレット１１７４及びメモリチップレット１１７５は、ロジック又はＩ／Ｏチップレット１１７４とメモリチップレット１１７５との間に電気信号をルーティングするように構成されたブリッジ１１８７を介して電気的に連結され得る。ブリッジ１１８７は、電気信号の経路を提供する高密度相互接続構造であってよい。ブリッジ１１８７は、ガラス又は好適な半導体材料から構成されるブリッジ基板を含んでよい。ロジック又はＩ／Ｏチップレット１１７４とメモリチップレット１１７５との間にチップ間接続を提供するために、電気的なルーティング機構が、ブリッジ基板に形成され得る。ブリッジ１１８７は、シリコンブリッジ又は相互接続ブリッジとも呼ばれることがある。例えば、ブリッジ１１８７は、いくつかの実施形態において、埋め込み型マルチダイ相互接続ブリッジ（ＥＭＩＢ）である。いくつかの実施形態において、ブリッジ１１８７は、単に、あるチップレットから別のチップレットへの直接的接続であってよい。

【0184】

基板１１８０は、Ｉ／Ｏ１１９１、キャッシュメモリ１１９２、及び他のハードウェアロジック１１９３用のハードウェアコンポーネントを含み得る。様々なロジックチップレットと基板１１８０内のロジック１１９１、１１９３との間の通信を可能にするために、ファブリック１１８５が基板１１８０に埋め込まれ得る。１つの実施形態において、Ｉ／Ｏ１１９１、ファブリック１１８５、キャッシュ、ブリッジ、及び他のハードウェアロジック１１９３は、基板１１８０の上に層状に重ねられたベースダイに統合され得る。

【0185】

様々な実施形態において、パッケージアセンブリ１１９０は、ファブリック１１８５又は１つ又は複数のブリッジ１１８７で相互接続された、より少ない又はより多い数のコンポーネント及びチップレットを含み得る。パッケージアセンブリ１１９０内のチップレットは、３Ｄ配置又は２．５Ｄ配置で配置されてよい。一般的には、ブリッジ構造１１８７は、例えば、ロジック又はＩ／Ｏチップレットとメモリチップレットとの間のポイントツーポイント相互接続を容易にするのに用いられてよい。ファブリック１１８５は、様々なロジック及び／又はＩ／Ｏチップレット（例えば、チップレット１１７２、１１７４、１１９１、１１９３）を他のロジック及び／又はＩ／Ｏチップレットと相互接続するのに用いられ得る。１つの実施形態において、基板内のキャッシュメモリ１１９２は、パッケージアセンブリ１１９０のグローバルキャッシュ、つまり、分散型グローバルキャッシュの一部、又はファブリック１１８５の専用キャッシュとしての機能を果たし得る。

【0186】

図１１Ｄは、一実施形態による、互換性のあるチップレット１１９５を含むパッケージアセンブリ１１９４を示す。互換性のあるチップレット１１９５は、１つ又は複数のベースチップレット１１９６、１１９８の標準化スロットとして組み立てられ得る。ベースチップレット１１９６、１１９８は、ブリッジ相互接続１１９７を介して連結され得る。ブリッジ相互接続１１９７は、本明細書で説明される他のブリッジ相互接続と同様であってよく、例えば、ＥＭＩＢであってよい。メモリチップレットは、ブリッジ相互接続を介して、ロジックチップレット又はＩ／Ｏチップレットにも接続され得る。Ｉ／Ｏチップレット及びロジックチップレットは、相互接続ファブリックを介して通信できる。ベースチップレットはそれぞれ、ロジック又はＩ／Ｏ又はメモリキャッシュのうちの１つの標準化フォーマットで、１つ又は複数のスロットをサポートできる。

【0187】

１つの実施形態において、ＳＲＡＭ及び電力供給回路が、ベースチップレット１１９６、１１９８のうちの１つ又は複数として製造され得る。これらの回路は、ベースチップレットの上に積層された互換性のあるチップレット１１９５に対して異なるプロセス技術を用いて製造され得る。例えば、ベースチップレット１１９６、１１９８は、大規模なプロセス技術を用いて製造され得るが、互換性のあるチップレットは、小規模なプロセス技術を用いて製造され得る。互換性のあるチップレット１１９５のうちの１つ又は複数は、メモリ（例えば、ＤＲＡＭチップレット）であってよい。異なるメモリ密度が、能力、及び／又はパッケージアセンブリ１１９４を用いる製品を対象とした性能に基づいて、パッケージアセンブリ１１９４用に選択され得る。さらに、異なる数の種類の機能ユニットを有するロジックチップレットが、当該製品を対象とした能力及び／又は性能に基づいて組み立て時に選択され得る。さらに、異なる種類のＩＰロジックコアを含むチップレットが、互換性のあるチップレットスロットに挿入され得るので、異なる技術ＩＰブロックを併用し適合させ得るハイブリッドプロセッサ設計が可能になり得る。

【0188】

［例示的なシステムオンチップ集積回路］

【0189】

図１２～図１３は、本明細書で説明される様々な実施形態による、１つ又は複数のＩＰコアを用いて製造され得る例示的な集積回路及び関連グラフィックスプロセッサを示す。示されているものに加えて、他のロジック及び回路が含まれてよく、例えば、追加のグラフィックスプロセッサ／コア、ペリフェラルインタフェースコントローラ、又は汎用プロセッサコアが含まれる。

【0190】

図１２は、一実施形態による、１つ又は複数のＩＰコアを用いて製造され得る例示的なシステムオンチップ集積回路１２００を示すブロック図である。例示的な集積回路１２００は、１つ又は複数のアプリケーションプロセッサ１２０５（例えば、ＣＰＵ）、少なくとも１つのグラフィックスプロセッサ１２１０を含み、さらに、イメージプロセッサ１２１５及び／又はビデオプロセッサ１２２０を含んでよく、それらのうちのいずれかは、同じ設計施設又は複数の異なる設計施設のモジュール式ＩＰコアであってよい。集積回路１２００は、ＵＳＢコントローラ１２２５、ＵＡＲＴコントローラ１２３０、ＳＰＩ／ＳＤＩＯコントローラ１２３５、及びＩ２Ｓ／Ｉ２Ｃコントローラ１２４０を含むペリフェラルロジック又はバスロジックを含む。さらに、集積回路は、高精細度マルチメディアインタフェース（ＨＤＭＩ（登録商標））コントローラ１２５０及びモバイル業界向けプロセッサインタフェース（ＭＩＰＩ）ディスプレイインタフェース１２５５のうちの１つ又は複数に連結されたディスプレイデバイス１２４５を含み得る。記憶装置が、フラッシュメモリ及びフラッシュメモリコントローラを含むフラッシュメモリサブシステム１２６０によって提供されてよい。メモリインタフェースが、ＳＤＲＡＭメモリデバイス又はＳＲＡＭメモリデバイスにアクセスするためのメモリコントローラ１２６５を介して提供されてよい。いくつかの集積回路がさらに、埋め込み型セキュリティエンジン１２７０を含む。

【0191】

図１３～図１４は、本明細書で説明される実施形態による、ＳｏＣ内で用いる例示的なグラフィックスプロセッサを示すブロック図である。図１３は、一実施形態による、１つ又は複数のＩＰコアを用いて製造され得るシステムオンチップ集積回路の例示的なグラフィックスプロセッサ１３１０を示す。図１４は、一実施形態による、１つ又は複数のＩＰコアを用いて製造され得るシステムオンチップ集積回路の追加の例示的なグラフィックスプロセッサ１３４０を示す。図１３のグラフィックスプロセッサ１３１０は、低電力グラフィックスプロセッサコアの一例である。図１４のグラフィックスプロセッサ１３４０は、高性能グラフィックスプロセッサコアの一例である。グラフィックスプロセッサ１３１０、１３４０のそれぞれは、図１２のグラフィックスプロセッサ１２１０の変形になり得る。

【0192】

図１３に示すように、グラフィックスプロセッサ１３１０は、頂点プロセッサ１３０５と、１つ又は複数のフラグメントプロセッサ１３１５Ａ～１３１５Ｎ（例えば、１３１５Ａ、１３１５Ｂ、１３１５Ｃ、１３１５Ｄ、…、１３１５Ｎ－１、及び１３１５Ｎ）とを含む。グラフィックスプロセッサ１３１０は、別個のロジックを介して異なるシェーダプログラムを実行できるので、頂点プロセッサ１３０５は、頂点シェーダプログラムのオペレーションを実行するように最適化され、１つ又は複数のフラグメントプロセッサ１３１５Ａ～１３１５Ｎは、フラグメントシェーダプログラム又はピクセルシェーダプログラム用のフラグメント（例えば、ピクセル）シェーディングオペレーションを実行する。頂点プロセッサ１３０５は、３Ｄグラフィックスパイプラインの頂点処理ステージを実行し、プリミティブ及び頂点データを生成する。フラグメントプロセッサ１３１５Ａ～１３１５Ｎは、頂点プロセッサ１３０５により生成されるプリミティブ及び頂点データを用いて、ディスプレイデバイスに表示されるフレームバッファを生成する。１つの実施形態において、フラグメントプロセッサ１３１５Ａ～１３１５Ｎは、ＯｐｅｎＧＬのＡＰＩに提供されるフラグメントシェーダプログラムを実行するように最適化され、フラグメントシェーダプログラムは、Ｄｉｒｅｃｔ３ＤのＡＰＩに提供されるピクセルシェーダプログラムと同様のオペレーションを実行するのに用いられてよい。

【0193】

グラフィックスプロセッサ１３１０はさらに、１つ又は複数のメモリ管理ユニット（ＭＭＵ）１３２０Ａ～１３２０Ｂと、キャッシュ１３２５Ａ～１３２５Ｂと、回路相互接続１３３０Ａ～１３３０Ｂとを含む。１つ又は複数のＭＭＵ１３２０Ａ～１３２０Ｂは、頂点プロセッサ１３０５及び／又はフラグメントプロセッサ１３１５Ａ～１３１５Ｎを含むグラフィックスプロセッサ１３１０用の仮想アドレス対物理アドレスのマッピングを提供し、グラフィックスプロセッサ１３１０は、１つ又は複数のキャッシュ１３２５Ａ～１３２５Ｂに格納される頂点データ又は画像／テクスチャデータのほかに、メモリに格納される頂点データ又は画像／テクスチャデータを参照してよい。１つの実施形態において、１つ又は複数のＭＭＵ１３２０Ａ～１３２０Ｂは、図１２の１つ又は複数のアプリケーションプロセッサ１２０５、イメージプロセッサ１２１５、及び／又はビデオプロセッサ１２２０に関連した１つ又は複数のＭＭＵを含む、システム内の他のＭＭＵと同期し得るので、各プロセッサ１２０５～１２２０は、共有又は統合された仮想メモリシステムに関与することができる。実施形態に従って、１つ又は複数の回路相互接続１３３０Ａ～１３３０Ｂは、グラフィックスプロセッサ１３１０が、ＳｏＣの内蔵バスを介して又は直接的接続を介して、ＳｏＣ内の他のＩＰコアとインタフェースで接続することを可能にする。

【0194】

図１４に示すように、グラフィックスプロセッサ１３４０は、図１３のグラフィックスプロセッサ１３１０の１つ又は複数のＭＭＵ１３２０Ａ～１３２０Ｂ、キャッシュ１３２５Ａ～１３２５Ｂ、及び回路相互接続１３３０Ａ～１３３０Ｂを含む。グラフィックスプロセッサ１３４０は、１つ又は複数のシェーダコア１３５５Ａ～１３５５Ｎ（例えば、１３５５Ａ、１３５５Ｂ、１３５５Ｃ、１３５５Ｄ、１３５５Ｅ、１３５５Ｆ、…、１３５５Ｎ－１、及び１３５５Ｎ）を含み、これらのシェーダコアは、シングルコア又はタイプ又はコアが、頂点シェーダ、フラグメントシェーダ、及び／又はコンピュートシェーダを実装するシェーダプログラムコードを含むあらゆる種類のプログラム可能型シェーダコードを実行できる統合シェーダコアアーキテクチャを提供する。存在する正確な数のシェーダコアは、実施形態及び実施態様によって変化し得る。さらに、グラフィックスプロセッサ１３４０は、コア間タスクマネージャ１３４５を含み、これは、１つ又は複数のシェーダコア１３５５Ａ～１３５５Ｎと、タイルベースのレンダリングのタイリングオペレーションを加速するタイリングユニット１３５８とに実行スレッドをディスパッチするスレッドディスパッチャとしての機能を果たし、タイリングオペレーションでは、例えば、シーン内で局所空間的コヒーレンスを活用する又は内蔵キャッシュの使用を最適化するために、シーンのレンダリングオペレーションが画像空間において細分化される。

【0195】

上に示したように、頂点コンポーネントをＮＶビットの符号付き空間に量子化するために、各頂点コンポーネントの指数が、軸のグローバル指数から減算される。コンポーネントの値は次に、この差だけシフトダウンされる。これによってもちろん、コンポーネントの下位部の一部の精度が切り捨てられ得る。この損失を捕らえるために、このシフトの後に、最小値への切り下げ及び最大値への切り上げによってＡＡＢＢが生成される。使いやすさを維持するために、量子化の際に誤差がない場合でも、頂点がユニットＡＡＢＢに量子化される。 ［レイトレーシングアーキテクチャ］

【0196】

１つの実施態様において、グラフィックスプロセッサは、リアルタイムレイトレーシングを行うための回路及び／又はプログラムコードを含む。いくつかの実施形態において、レイトラバーサルオペレーション及び／又はレイインターセクションオペレーションを含む、本明細書で説明される様々なレイトレーシングオペレーションを実行する専用のレイトレーシングコアのセットが、グラフィックスプロセッサに含まれる。レイトレーシングコアのほかに、１つの実施形態が、プログラム可能型シェーディングオペレーションを行うための複数セットのグラフィックス処理コアと、テンソルデータに対して行列演算を行うための複数セットのテンソルコアとを含む。

【0197】

図１５は、マルチコアグループ１５００Ａ～Ｎに配置された専用のグラフィックス処理リソースのセットを含む１つのそのようなグラフィックス処理ユニット（ＧＰＵ）１５０５の例示的な部分を示す。単一のマルチコアグループ１５００Ａの詳細だけが提供されているが、その他のマルチコアグループ１５００Ｂ～Ｎも同じ又は同様のグラフィックス処理リソースのセットを備えてよいことが理解されるであろう。

【0198】

示されているように、マルチコアグループ１５００Ａは、グラフィックスコア１５３０のセットと、テンソルコア１５４０のセットと、レイトレーシングコア１５５０のセットとを含んでよい。スケジューラ／ディスパッチャ１５１０が、様々なコア１５３０、１５４０、１５５０で実行するためのグラフィックススレッドをスケジューリングしてディスパッチする。レジスタファイル１５２０のセットが、グラフィックススレッドを実行するときに、コア１５３０、１５４０、１５５０が用いるオペランド値を格納する。これらは、例えば、整数値を格納する整数レジスタ、浮動小数点値を格納する浮動小数点レジスタ、パックドデータ要素（整数及び／又は浮動小数点データ要素）を格納するベクトルレジスタ、及びテンソル／行列値を格納するタイルレジスタを含んでよい。１つの実施形態において、タイルレジスタは、複数のベクトルレジスタの組み合わせセットとして実装される。

【0199】

１つ又は複数のレベル１（Ｌ１）キャッシュ及びテクスチャユニット１５６０が、テクスチャデータ、頂点データ、ピクセルデータ、レイデータ、バウンディングボリュームデータなどのグラフィックスデータを、それぞれのマルチコアグループ１５００Ａにローカルに格納する。マルチコアグループ１５００Ａ～Ｎの全て又はそのサブセットにより共有されるレベル２（Ｌ２）キャッシュ１５８０が、複数のコンカレントグラフィクススレッド用のグラフィックスデータ及び／又は命令を格納する。示されるように、Ｌ２キャッシュ１５８０は、複数のマルチコアグループ１５００Ａ～Ｎ全体で共有されてよい。１つ又は複数のメモリコントローラ１５７０が、ＧＰＵ１５０５をシステムメモリ（例えば、ＤＲＡＭ）及び／又は専用グラフィックスメモリ（例えば、ＧＤＤＲ６メモリ）であってよいメモリ１５９８に連結する。

【0200】

入力／出力（ＩＯ）回路１５９５が、デジタル信号プロセッサ（ＤＳＰ）、ネットワークコントローラ、又はユーザ入力デバイスなどの１つ又は複数のＩＯデバイス１５９０にＧＰＵ１５０５を連結する。オンチップ相互接続が、Ｉ／Ｏデバイス１５９０をＧＰＵ１５０５及びメモリ１５９８に連結するのに用いられてよい。ＩＯ回路１５９５の１つ又は複数のＩＯメモリ管理ユニット（ＩＯＭＭＵ）１５７０が、ＩＯデバイス１５９０をシステムメモリ１５９８に直接的に連結する。１つの実施形態において、ＩＯＭＭＵ１５７０は、仮想アドレスをシステムメモリ１５９８の物理アドレスにマッピングするための複数のセットのページテーブルを管理する。本実施形態において、ＩＯデバイス１５９０、ＣＰＵ１５９９、及びＧＰＵ１５０５は、同じ仮想アドレス空間を共有してよい。

【0201】

１つの実施態様において、ＩＯＭＭＵ１５７０は仮想化をサポートする。この場合、ＩＯＭＭＵ１５７０は、ゲスト／グラフィックス仮想アドレスをゲスト／グラフィックス物理アドレスにマッピングするための第１セットのページテーブルと、ゲスト／グラフィックス物理アドレスを（例えば、システムメモリ１５９８内の）システム／ホスト物理アドレスにマッピングするための第２セットのページテーブルとを管理してよい。第１及び第２セットのページテーブルのそれぞれのベースアドレスは、制御レジスタに格納され、コンテキストスイッチの際にスワップアウトされてよい（例えば、この結果、新たなコンテキストには関係のあるページテーブルのセットへのアクセスが提供される）。図１５には示されていないが、コア１５３０、１５４０、１５５０及び／又はマルチコアグループ１５００Ａ～Ｎのそれぞれは、ゲスト仮想からゲスト物理への変換、ゲスト物理からホスト物理への変換、及びゲスト仮想からホスト物理への変換をキャッシュに格納するためのトランスレーションルックアサイドバッファ（ＴＬＢ）を含んでよい。

【0202】

１つの実施形態において、ＣＰＵ１５９９、ＧＰＵ１５０５、及びＩＯデバイス１５９０は、単一の半導体チップ及び／又はチップパッケージに統合される。示されているメモリ１５９８は、同じチップに統合されてもよく、オフチップインタフェースを介してメモリコントローラ１５７０に連結されてもよい。１つの実施態様において、メモリ１５９８は、他の物理システムレベルのメモリと同じ仮想アドレス空間を共有するＧＤＤＲ６メモリを含むが、本発明の基本的な原理はこの特定の実施態様に限定されることはない。

【0203】

１つの実施形態において、テンソルコア１５４０は、深層学習のオペレーションを実行するのに用いられる基本的なコンピュートオペレーションである行列演算を実行するように特に設計された複数の実行ユニットを含む。例えば、同時行列乗算オペレーションが、ニューラルネットワークの訓練及び推論に用いられてよい。テンソルコア１５４０は、単精度浮動小数点（例えば、３２ビット）、半精度浮動小数点（例えば、１６ビット）、整数語（１６ビット）、バイト（８ビット）、ハーフバイト（４ビット）を含む様々なオペランド精度を用いて行列処理を実行してよい。１つの実施形態において、ニューラルネットワークの実施態様が、レンダリングされた各シーンの特徴点を、場合によっては複数のフレームから詳細を組み合わせながら抽出し、高品質の最終イメージを構築する。

【0204】

深層学習の実施態様において、並列行列乗算作業がテンソルコア１５４０で実行するためにスケジューリングされてよい。ニューラルネットワークの訓練は、特に、かなりの数の行列ドット積演算を必要とする。Ｎ×Ｎ×Ｎの行列乗算の内積の定式化を処理するために、テンソルコア１５４０は、少なくともＮ個のドット積処理要素を含んでよい。行列乗算を開始する前に、１つの行列全体がタイルレジスタにロードされ、第２の行列の少なくとも１つの列が、Ｎ個のサイクルのサイクルごとにロードされる。各サイクルには、処理されたＮ個のドット積がある。

【0205】

行列要素が、特定の実施態様に応じて、１６ビットワード、８ビットバイト（例えば、ＩＮＴ８）、及び４ビットハーフバイト（例えば、ＩＮＴ４）を含む異なる精度で格納されてよい。異なる精度モードは、最も効率的な精度が異なるワークロード（例えば、バイト及びハーフバイトへの量子化を許容できる推論ワークロードなど）に確実に用いられるようにするために、テンソルコア１５４０に対して指定されてよい。

【0206】

１つの実施形態において、レイトレーシングコア１５５０は、リアルタイムレイトレーシングの実施態様及び非リアルタイムレイトレーシングの実施態様の両方に対するレイトレーシングオペレーションを加速する。具体的には、レイトレーシングコア１５５０は、バウンディングボリューム階層（ＢＶＨ）を用いてレイトラバーサルを実行し、レイとＢＶＨボリューム内に囲まれたプリミティブとの間の交差を識別するためのレイトラバーサル／インターセクション回路を含む。レイトレーシングコア１５５０は、（例えば、Ｚバッファ又は同様の仕組みを用いて）深度テスト及び間引きを行うための回路も含んでよい。１つの実施態様において、レイトレーシングコア１５５０は、本明細書で説明される画像ノイズ除去技術と連携して、トラバーサルオペレーション及びインターセクションオペレーションを行い、その少なくとも一部が、テンソルコア１５４０で実行されてよい。例えば、１つの実施形態において、テンソルコア１５４０は、深層学習ニューラルネットワークを実装して、レイトレーシングコア１５５０により生成されたフレームのノイズ除去を行う。しかしながら、ＣＰＵ１５９９、グラフィックスコア１５３０、及び／又はレイトレーシングコア１５５０も、ノイズ除去アルゴリズム及び／又は深層学習アルゴリズムの全て又は一部を実装してよい。

【0207】

さらに、上述したように、ノイズ除去への分散型アプローチが利用されてよく、そのアプローチでは、ＧＰＵ１５０５はコンピューティングデバイスの中にあり、当該コンピューティングデバイスは、ネットワーク又は高速相互接続を介して他のコンピューティングデバイスに連結されている。本実施形態において、相互接続されたコンピューティングデバイスはニューラルネットワーク学習／訓練用データを共有し、異なる種類の画像フレーム及び／又は異なるグラフィックスアプリケーションに対してノイズ除去を行うことをシステム全体が学習する速度を向上させる。

【0208】

１つの実施形態において、レイトレーシングコア１５５０は、全てのＢＶＨトラバーサル及びレイ－プリミティブ間インターセクションを処理し、グラフィックスコア１５３０がレイ当たり数千の命令で過負荷になるのを防ぐ。１つの実施形態において、各レイトレーシングコア１５５０は、バウンディングボックステストを行うための第１セットの専用回路（例えば、トラバーサルオペレーション用）と、レイ－三角形間インターセクションテスト（例えば、トラバースしたレイを交差する）を行うための第２セットの専用回路とを含む。したがって、１つの実施形態において、マルチコアグループ１５００Ａはレイプローブを起動するだけでよく、レイトレーシングコア１５５０は独立して、レイトラバーサル及び交差を行い、ヒットデータ（例えば、ヒット、ヒットなし、複数ヒットなど）をスレッドコンテキストに戻す。その他のコア１５３０、１５４０は、他のグラフィックス作業又はコンピュート作業を行うために解放されており、レイトレーシングコア１５５０は、トラバーサルオペレーション及びインターセクションオペレーションを行う。

【0209】

１つの実施形態において、各レイトレーシングコア１５５０は、ＢＶＨテストオペレーションを行うためのトラバーサルユニットと、レイ－プリミティブ間インターセクションテストを行うインターセクションユニットとを含む。インターセクションユニットは、「ヒットあり」、「ヒットなし」、又は「複数ヒット」の応答を生成し、それを適切なスレッドに提供する。トラバーサルオペレーション及びインターセクションオペレーションの際に、他のコア（例えば、グラフィックスコア１５３０及びテンソルコア１５４０）の実行リソースは、他の形態のグラフィックス作業を行うために解放されている。

【0210】

後述する１つの特定の実施形態において、ハイブリッドラスタ化／レイトレーシング手法が用いられ、その手法では、グラフィックスコア１５３０とレイトレーシングコア１５５０との間で作業が分散される。

【0211】

１つの実施形態において、レイトレーシングコア１５５０（及び／又は他のコア１５３０、１５４０）は、Ｍｉｃｒｏｓｏｆｔ（登録商標）のＤｉｒｅｃｔＸレイトレーシング（ＤＸＲ）などのレイトレーシング命令セット用のハードウェアサポートを含む。ＤＸＲには、ＤｉｓｐａｔｃｈＲａｙｓコマンド、並びにｒａｙ－ｇｅｎｅｒａｔｉｏｎシェーダ、ｃｌｏｓｅｓｔ－ｈｉｔシェーダ、ａｎｙ－ｈｉｔシェーダ、及びｍｉｓｓシェーダが含まれ、これらによって、オブジェクトごとに一意のセットのシェーダ及びテクスチャを割り当てることが可能になる。レイトレーシングコア１５５０、グラフィックスコア１５３０、及びテンソルコア１５４０によりサポートされ得る別のレイトレーシングプラットフォームが、Ｖｕｌｋａｎ １．１．８５である。しかしながら、本発明の基本的な原理は、いかなる特定のレイトレーシングＩＳＡにも限定されることはないことに留意されたい。

【0212】

一般的には、様々なコア１５５０、１５４０、１５３０は、レイトレーシング命令セットをサポートしてよく、レイトレーシング命令セットには、Ｒａｙ Ｇｅｎｅｒａｔｉｏｎ、Ｃｌｏｓｅｓｔ Ｈｉｔ、Ａｎｙ Ｈｉｔ、Ｒａｙ－ｐｒｉｍｉｔｉｖｅ Ｉｎｔｅｒｓｅｃｔｉｏｎ、Ｐｅｒ－ｐｒｉｍｉｔｉｖｅ ａｎｄ ｈｉｅｒａｒｃｈｉｃａｌ Ｂｏｕｎｄｉｎｇ ｂｏｘ Ｃｏｎｓｔｒｕｃｔｉｏｎ、Ｍｉｓｓ、Ｖｉｓｉｔ、及びＥｘｃｅｐｔｉｏｎｓ用の命令／機能が含まれる。より具体的には、１つの実施形態が、以下の機能を実行するためのレイトレーシング命令を含む。

【0213】

Ｒａｙ Ｇｅｎｅｒａｔｉｏｎ：Ｒａｙ Ｇｅｎｅｒａｔｉｏｎ命令は、ピクセルごと、サンプルごと、又は他のユーザ定義型作業割り当てごとに実行されてよい。

【0214】

Ｃｌｏｓｅｓｔ Ｈｉｔ：Ｃｌｏｓｅｓｔ Ｈｉｔ命令は、シーン内のレイとプリミティブとの最も近い交差ポイントを探し出すために実行されてよい。

【0215】

Ａｎｙ Ｈｉｔ：Ａｎｙ Ｈｉｔ命令は、シーン内のレイとプリミティブとの間の複数の交差を識別し、場合によっては、新たな最も近い交差ポイントを識別する。

【0216】

Ｉｎｔｅｒｓｅｃｔｉｏｎ：Ｉｎｔｅｒｓｅｃｔｉｏｎ命令は、レイ－プリミティブ間インターセクションテストを行い、結果を出力する。

【0217】

Ｐｅｒ－ｐｒｉｍｉｔｉｖｅ Ｂｏｕｎｄｉｎｇ ｂｏｘ Ｃｏｎｓｔｒｕｃｔｉｏｎ：この命令は、（例えば、新たなＢＶＨ又は他のアクセラレーションデータ構造を構築する場合に）所与のプリミティブ又はプリミティブのグループの周りにバウンディングボックスを構築する。

【0218】

Ｍｉｓｓ：シーン内又はシーンの指定領域内の全てのジオメトリに、レイが当たらなかったことを示す。

【0219】

Ｖｉｓｉｔ：レイがトラバースすることになる子ボリュームを示す。

【0220】

Ｅｘｃｅｐｔｉｏｎｓ：（例えば、様々なエラー条件のために呼び出される）様々な種類の例外ハンドラを含む。 ［分散型レイトレーシングシステムの不可逆及び可逆のパケット圧縮］

【0221】

１つの実施形態において、レイトレーシングオペレーションがネットワークを介して一緒に連結された複数の計算ノード全体に分散される。図１６は、例えば、複数のレイトレーシングノード１６１０～１６１３を含むレイトレーシングクラスタ１６００を示しており、これらのノードは、並行して、場合によっては、これらのノードのうちの１つの結果を組み合わせて、レイトレーシングオペレーションを行う。示されているアーキテクチャにおいて、レイトレーシングノード１６１０～１６１３は、ゲートウェイを介して、クライアント側のレイトレーシングアプリケーション１６３０に通信可能に連結される。

【0222】

分散型アーキテクチャの難点のうちの１つは、レイトレーシングノード１６１０～１６１３のそれぞれの間で伝送されなければならない大量のパケット化されたデータである。１つの実施形態において、可逆圧縮技術と不可逆圧縮技術は両方とも、レイトレーシングノード１６１０～１６１３の間で伝送されるデータを減らすのに用いられる。

【0223】

可逆圧縮を実施するために、特定の種類のオペレーションの結果で満たされたパケットを送信するのではなく、受信ノードが結果を再構築できるようにするデータ又はコマンドが送信される。例えば、確率的にサンプリングされた領域の光と、アンビエントオクルージョン（ＡＯ）オペレーションとが、必ずしも方向を必要としない。その結果として、１つの実施形態において、伝送ノードがランダムシードを送信するだけになり、ランダムシードは次に、受信ノードがランダムサンプリングを行うのに用いられる。例えば、シーンがノード１６１０～１６１２の全体に分散されている場合、ポイントｐ１～ｐ３で光１をサンプリングするには、光ＩＤ及び原点だけをノード１６１０～１６１２に送信すればよい。これらのノードのそれぞれは次に、独立して、確率的に光をサンプリングしてよい。１つの実施形態において、ランダムシードは、受信ノードにより生成される。同様に、一次レイのヒットポイントでは、アンビエントオクルージョン（ＡＯ）及びソフトシャドーサンプリングが、連続フレームの原点を待つことなく、ノード１６１０～１６１２で計算され得る。さらに、レイのセットが同じ点光源に進行することが分かっている場合、光源を識別する命令が、光源をレイのセットに適用する受信ノードに送信されてよい。別の例として、単一のポイントに伝送されるアンビエントオクルージョンレイがＮ個ある場合、Ｎ個のサンプルをこのポイントから生成するために、コマンドが送信されてよい。

【0224】

様々な追加の技術が、不可逆圧縮に適用されてよい。例えば、１つの実施形態において、ＢＶＨ、プリミティブ、及びレイに関連する全ての座標値を量子化するために、量子化ファクタが利用されてよい。さらに、ＢＶＨノード及びプリミティブなどのデータに用いられる３２ビット浮動小数点値が、８ビット整数値に変換されてよい。１つの特定の実施態様において、レイパケットの境界はフル精度で格納されるが、個々のレイポイントＰ１～Ｐ３はインデックスオフセットとしてこれらの境界に伝送される。同様に、８ビット整数値をローカル座標として使用する複数のローカル座標系が生成されてよい。これらのローカル座標系のそれぞれの原点の位置は、フル精度（例えば、３２ビット浮動小数点）値を用いて符号化され、グローバル座標系とローカル座標系を効果的に接続してよい。

【0225】

以下は、本発明の１つの実施形態で利用される可逆圧縮の一例である。レイトレーシングプログラムにおいて内部に用いられるレイデータフォーマットの一例が、次の通りである。

【数1】

【0226】

生成されたノードの１つ１つに対して生データを送信する代わりに、このデータは、値をグループ化することにより、また可能であれば適用可能なメタデータを用いて絶対的レイを作成することにより圧縮され得る。

【0227】

［レイデータのバンドル及びグループ化］ １つの実施形態が、共通データ用のフラグ又は修飾子を有するマスクを用いる。

【数2】

例えば、
ＲａｙＰａｃｋｅｔ．ｒａｙｓ＝ｒａｙ＿１～ｒａｙ＿２５６
［原点は全て共有される］

【0228】

全てのレイデータは、単一の原点だけが全てのレイに対して格納されている場合を除いて、パックされている。ＲａｙＰａｃｋｅｔ．ｆｌａｇｓが、ＲＡＹＰＡＣＫＥＴ＿ＣＯＭＭＯＮ＿ＯＲＩＧＩＮに設定される。ＲａｙＰａｃｋｅｔがアンパックされ、受信されると、複数の原点が単一の原点値から書き込まれる。 ［原点が一部のレイの間だけで共有される］

【0229】

全てのレイデータが、原点を共有するレイを除いてパックされる。一意の共有原点のグループごとに、オペレーション（共有原点）を識別し、原点を格納し、どのレイが情報を共有するかをマスクする演算子がパックされる。そのようなオペレーションが、材料ＩＤ、プリミティブＩＤ、原点、方向、法線などの、複数のノードの間の任意の共有値に対して行われ得る。

【数3】

［絶対的レイの送信］

【0230】

多くの場合、レイデータが、レイデータを生成するのに最小限のメタ情報が用いられて受信側で得られ得る。非常に一般的な例が、複数の二次レイを生成して、ある領域を確率的にサンプリングしている。送信機が二次レイを生成し、当該二次レイを送信し、受信機が当該二次レイを処理する代わりに、送信機が、レイを生成する必要があるコマンドを任意の依存情報と共に送信することができ、当該レイが受信側で生成される。レイが送信機によってまず生成される必要があり、当該レイをどの受信機に送信するかを決定する場合、レイが生成され、全体に同じレイを再生成するようにランダムシードが送信され得る。

【0231】

例えば、面光源をサンプリングする６４個のシャドーレイでヒットポイントをサンプリングするために、６４個のレイが全て、同じコンピュートＮ４の領域と交差する。共通の原点及び法線を持つＲａｙＰａｃｋｅｔが作成される。結果として得られるピクセル貢献度を受信機にシェーディングしてほしい場合に、より多くのデータが送信される可能性があるが、この例では、レイが別のノードデータにヒットするかどうかだけを返したいと仮定する。ＲａｙＯｐｅｒａｔｉｏｎがシャドーレイオペレーションを生成のために作成され、サンプリングされるｌｉｇｈｔＩＤの値及び乱数シードを割り当てられる。Ｎ４がレイパケットを受信すると、Ｎ４は、全体に満たされたレイデータを、共有原点データを全てのレイに書き込むことにより、また乱数シードで確率的にサンプリングされたｌｉｇｈｔＩＤに基づいて方向を設定することにより生成し、元の送信機が生成した同じレイを生成する。結果が返されると、レイごとのバイナリ結果だけが返される必要があり、このバイナリ結果は、レイを覆うマスクによって渡され得る。

【0232】

この例において、元の６４個のレイを送信するとしたら、１０４バイト×６４個のレイ＝６６５６バイトを用いたであろう。返すレイが生の形態でも送信されるとすれば、これも２倍の１３３１２バイトになる。共通レイ原点、法線、並びにシード及びＩＤを有するレイ生成オペレーションを送信するだけの可逆圧縮を用いて、２９バイトだけが送信され、８バイトが交差したマスクに戻される。これにより、ネットワークを介して送信される必要があるデータ圧縮レートが、およそ３６０：１になる。これには、メッセージ自体を処理するオーバヘッドが含まれていない。このオーバヘッドは、何らかのやり方で識別される必要があるが、それは実施態様に委ねられている。他のオペレーションが、レイの原点と、一次レイのｐｉｘｅｌＩＤからの方向とを再計算し、ＲａｙＰａｃｋｅｔの範囲と値の再計算についての多くの他の可能な実施態様とに基づいてｐｉｘｅｌＤを再計算するために行われてよい。同様のオペレーションが、送信される任意の単一又はグループのレイに用いられてよく、シャドー、反射、屈折、アンビエントオクルージョン、交差、ボリュームインターセクション、シェーディング、パストレーシングにおける跳ね返り反射などを含む。

【0233】

図１７は、レイトレーシングパケットの圧縮及び伸張を行う２つのレイトレーシングノード１７１０～１７１１のさらなる詳細を示す。具体的には、１つの実施形態において、第１のレイトレーシングエンジン１７３０がデータを第２のレイトレーシングエンジン１７３１に伝送する準備が整うと、レイ圧縮回路１７２０が、本明細書で説明されるレイトレーシングデータの不可逆圧縮及び／又は可逆圧縮を行う（例えば、３２ビット値を８ビット値に変換する、データを再構築する命令の代わりに生データを用いるなど）。圧縮したレイパケット１７０１は、ネットワークインタフェース１７２５からネットワークインタフェース１７２６にローカルネットワーク（例えば、１０Ｇｂ／ｓ、１００Ｇｂ／ｓイーサネット（登録商標）ネットワーク）を介して伝送される。次にレイ伸張回路が、適宜、レイパケットを伸張する。例えば、レイ伸張回路は、（例えば、ライティングオペレーションに対してランダムサンプリングを行うランダムシードを用いて）レイトレーシングデータを再構築するコマンドを実行してよい。次にレイトレーシングエンジン１７３１が、受信したデータを用いて、レイトレーシングオペレーションを行う。

【0234】

逆方向では、レイ圧縮回路１７４１がレイデータを圧縮し、圧縮したレイデータをネットワークインタフェース１７２６が（例えば、本明細書で説明される技術を用いて）ネットワークを介して伝送し、レイ伸張回路１７４０が必要に応じてレイデータを伸張し、レイトレーシングエンジン１７３０がレイトレーシングオペレーションにデータを用いる。図１７には別個のユニットとして示されているが、レイ伸張回路１７４０～１７４１はそれぞれ、レイトレーシングエンジン１７３０～１７３１に統合されてもよい。例えば、圧縮したレイデータがレイデータを再構築するコマンドを含む限りは、これらのコマンドは、それぞれのレイトレーシングエンジン１７３０～１７３１により実行されてよい。

【0235】

図１８に示すように、レイ圧縮回路１７２０は、本明細書で説明される不可逆圧縮技術（例えば、３２ビット浮動小数点座標を８ビット整数座標に変換する）を実行するための不可逆圧縮回路１８０１と、可逆圧縮技術（例えば、コマンド及びデータを伝送して、レイ伸張回路１７２１がデータを再構築することを可能にする）を実行するための可逆圧縮回路１８０３とを含んでよい。レイ伸張回路１７２１は、不可逆伸張回路１８０２と、可逆伸張を行うための可逆伸張回路１８０４とを含む。
［ハードウェアアクセラレートされたハイブリッド型レイトレーシングを有するグラフィックスプロセッサ］

【0236】

本発明の１つの実施形態が、グラフィックスコア１５３０でのラスタ化と、レイトレーシングコア１５５０、グラフィックスコア１５３０、及び／又はＣＰＵコア１５９９でのレイトレーシングオペレーションと行うハイブリッドレンダリングパイプラインを含む。例えば、ラスタ化及び深度テストが、一次レイキャスティング段階の代わりにグラフィックスコア１５３０で行われてよい。次にレイトレーシングコア１５５０は、レイの反射、屈折、及びシャドーに対して二次レイを生成してよい。さらに、特定の実施形態では、レイトレーシングコア１５５０がレイトレーシングオペレーションを行うことになるシーンの特定の領域が（例えば、高反射率レベルなどの材料特性閾値に基づいて）選択されてよく、当該シーンの他の領域がグラフィックスコア１５３０でのラスタ化でレンダリングされることになる。１つの実施形態において、このハイブリッドな実施態様は、遅延が重大な問題となるリアルタイムのレイトレーシングアプリケーションに用いられる。

【0237】

後述するレイトラバーサルアーキテクチャの１つの実施形態では、既存の単一命令多重データ（ＳＩＭＤ）及び／又は単一命令多重スレッド（ＳＩＭＴ）グラフィックスプロセッサを用いたレイトラバーサルのプログラム可能なシェーディング及び制御が行われるとともに、専用ハードウェアを用いた、ＢＶＨトラバーサル及び／又はインターセクションなどの重要機能が加速される。本実施形態において、インコヒーレントパスのＳＩＭＤ占有率が、生成されるシェーダをトラバーサル時の特定の時点で且つシェーディングの前に再グループ化することにより向上する。これは、シェーダを動的にオンチップでソートする専用ハードウェアを用いて実現される。再帰法が、ＳＩＭＤ占有率の向上についての実行の前に、継続を返して再グループ化する際に実行する継続に機能を分割することにより管理される。

【0238】

レイトラバーサル／インターセクションのプログラム可能型制御は、トラバーサル機能を、固定機能ハードウェアとして実装され得る内部トラバーサルと、ＧＰＵプロセッサで実行され、ユーザ定義トラバーサルシェーダによるプログラム可能型制御を可能にする外部トラバーサルとに分解することにより実現される。トラバーサルコンテキストをハードウェアとソフトウェアとの間で転送するコストは、内部トラバーサルと外部トラバーサルとの間を移行する際に、内部トラバーサル状態を控えめに切り詰めることにより減少する。

【0239】

レイトレーシングのプログラム可能型制御は、以下のテーブルＡに列挙される異なるシェーダの種類によって表され得る。種類ごとに複数のシェーダが存在し得る。例えば、各材料が、異なるヒットシェーダを持つことができる。
［テーブルＡ］

【表1】

【0240】

１つの実施形態において、再帰的レイトレーシングが、グラフィックスプロセッサに一次シェーダセットを起動するよう命令するＡＰＩ機能又は一次レイに対するレイ－シーン間インターセクションを生成できるインターセクション回路によって開始される。これは次に、トラバーサルシェーダ、ヒットシェーダ、又はミスシェーダなどの他のシェーダを生成する。子シェーダを生成するシェーダが、子シェーダからの返り値も受信できる。コール可能なシェーダは、別のシェーダによって直接的に生成され得る汎用機能であり、コーリングシェーダにこれらの値を返すこともできる。

【0241】

図１９は、シェーダ実行回路１９００と固定機能回路１９１０とを含むグラフィックス処理アーキテクチャの一実施形態を示す。汎用実行ハードウェアサブシステムは、複数の単一命令多重データ（ＳＩＭＤ）及び／又は単一命令多重スレッド（ＳＩＭＴ）コア／実行ユニット（ＥＵ）１９０１（つまり、各コアは複数の実行ユニットを含んでよい）と、１つ又は複数のサンプラ１９０２と、レベル１（Ｌ１）キャッシュ１９０３又は他の形態のローカルメモリとを含む。固定機能ハードウェアサブシステム１９１０は、メッセージユニット１９０４と、スケジューラ１９０７と、レイ－ＢＶＨ間トラバーサル／インターセクション回路１９０５と、ソーティング回路１９０８と、ローカルＬ１キャッシュ１９０６とを含む。

【0242】

オペレーション時に、一次ディスパッチャ１９０９が一次レイのセットをスケジューラ１９０７にディスパッチし、スケジューラ１９０７は、ＳＩＭＤ／ＳＩＭＴコア／ＥＵ１９０１で実行されるシェーダに作業をスケジューリングする。ＳＩＭＤコア／ＥＵ１９０１は、上述したレイトレーシングコア１５５０及び／又はグラフィックスコア１５３０であってよい。一次シェーダの実行で、実行される（例えば、１つ又は複数の子シェーダ及び／又は固定機能ハードウェアにより実行される）追加の作業が生成される。メッセージユニット１９０４は、ＳＩＭＤコア／ＥＵ１９０１により生成された作業をスケジューラ１９０７に分配し、必要に応じてフリースタックプール、ソーティング回路１９０８、又はレイ－ＢＶＨ間インターセクション回路１９０５にアクセスする。追加の作業がスケジューラ１９０７に送信されない場合、追加の作業は、ＳＩＭＤ／ＳＩＭＴコア／ＥＵ１９０１で処理するためにスケジューリングされる。スケジューリングする前に、ソーティング回路１９０８は、複数のレイを本明細書で説明される複数のグループ又はビンにソートしてよい（例えば、複数のレイを同様の特性でグループ化する）。レイ－ＢＶＨ間インターセクション回路１９０５は、ＢＶＨボリュームを用いてレイのインターセクションテストを行う。例えば、レイ－ＢＶＨ間インターセクション回路１９０５は、レイ座標を各レベルのＢＶＨと比較して、レイが交差するボリュームを識別してよい。

【0243】

シェーダは、シェーダレコード、エントリ機能に対するポインタを含むユーザ割り当て構造、特定ベンダ向けメタデータ、ＳＩＭＤコア／ＥＵ１９０１により実行されるシェーダに対するグローバル引数を用いて参照され得る。シェーダの各実行インスタンスは、親シェーダと子シェーダとの間で送られる引数を格納するのに用いられ得るコールスタックに関連している。コールスタックは、コールが戻ると実行される継続機能への参照も格納してよい。

【0244】

図２０は、一次シェーダスタック、ヒットシェーダスタック、トラバーサルシェーダスタック、継続機能スタック、及びレイ－ＢＶＨ間インターセクションスタック（これらは、説明したように、固定機能ハードウェア１９１０により実行されてよい）を含む割り当てスタック２００１のセットの一例を示す。新たなシェーダ呼び出しが、フリースタックプール２００２から新たなスタックを実装してよい。コールスタックは、アクセス遅延を減らすために、ローカルＬ１キャッシュ１９０３、１９０６にキャッシュされてよい。

【0245】

１つの実施形態において、コールスタックの数は有限であり、それぞれには、固定最大サイズ「Ｓｓｔａｃｋ」がメモリの連続した領域に割り当てられている。したがって、スタックのベースアドレスは、スタックインデックス（ＳＩＤ）から、ベースアドレス＝ＳＩＤ×Ｓｓｔａｃｋとして、直接的に計算され得る。１つの実施形態において、ＳＩＭＤコア／ＥＵ１９０１に作業をスケジューリングすると、スタックＩＤがスケジューラ１９０７により割り当てられ、また割り当てを解除される。

【0246】

１つの実施形態において、一次ディスパッチャ１９０９は、ホスト（例えば、ＣＰＵ）からのディスパッチコマンドに応答して、一次シェーダをディスパッチするグラフィックスプロセッサコマンドプロセッサを含む。スケジューラ１９０７は、これらのディスパッチ要求を受信し、ＳＩＭＤレーンごとにスタックＩＤを割り当てることができる場合、ＳＩＭＤプロセッサスレッドで一次シェーダを起動する。スタックＩＤは、ディスパッチコマンドの初めに初期化されるフリースタックプール２００２から割り当てられる。

【0247】

実行シェーダは、生成メッセージをメッセージユニット１９０４に送信することによって、子シェーダを生成できる。このコマンドは、シェーダに関連したスタックＩＤを含み、有効なＳＩＭＤレーンごとに子シェーダレコードに対するポインタも含む。親シェーダは、このメッセージを有効レーンに対して一度だけ発行できる。１つの実施形態において、関連するレーン全てに生成メッセージを送信した後に、親シェーダが終了する。

【0248】

ＳＩＭＤコア／ＥＵ１９０１で実行されるシェーダは、シェーダレコードポインタが固定機能ハードウェア用に予約された生成メッセージを用いて、レイ－ＢＶＨ間インターセクションなどの固定機能タスクも生成できる。すでに述べたように、メッセージユニット１９０４は、生成されたレイ－ＢＶＨ間インターセクション作業を固定機能のレイ－ＢＶＨ間インターセクション回路１９０５に送信し、またコール可能なシェーダをソーティング回路１９０８に直接的に送信する。１つの実施形態において、ソーティング回路は、シェーダレコードポインタでシェーダをグループ化して、同様の特性を持つＳＩＭＤバッチを得る。したがって、異なる親シェーダからのスタックＩＤが、ソーティング回路１９０８によって同じバッチにグループ化され得る。ソーティング回路１９０８は、グループ化されたバッチをスケジューラ１９０７に送信し、スケジューラ１９０７は、グラフィックスメモリ２５１１又はラストレベルキャッシュ（ＬＬＣ）１９２０からシェーダレコードにアクセスし、プロセッサスレッドでシェーダを起動する。

【0249】

１つの実施形態において、継続がコール可能なシェーダとして扱われ、シェーダレコードによっても参照されてよい。子シェーダが生成され、親シェーダに値を返すと、継続シェーダレコードへのポインタが、コールスタック２００１にプッシュされる。子シェーダが戻ると、継続シェーダレコードはコールスタック２００１からポップされ、継続シェーダが生成される。生成された継続は、コール可能なシェーダと同様のソートユニットを通って進み、プロセッサスレッドで起動する。

【0250】

図２１に示すように、ソーティング回路１９０８の１つの実施形態が、生成されたタスクをシェーダレコードポインタ２１０１Ａ、２１０１Ｂ、２１０１ｎによってグループ化して、シェーディング用のＳＩＭＤバッチを作成する。ソートされたバッチのスタックＩＤ又はコンテキストＩＤは、異なるディスパッチ及び異なる入力ＳＩＭＤレーンからグループ化され得る。１つの実施形態において、グループ化回路２１１０が、各エントリがタグ２１０１で識別される複数のエントリを含むコンテンツアドレス指定可能メモリ（ＣＡＭ）構造２１０１を用いてソートを行う。すでに述べたように、１つの実施形態において、タグ２１０１は、対応するシェーダレコードポインタ２１０１Ａ、２１０１Ｂ、２１０１ｎである。１つの実施形態において、ＣＡＭ構造２１０１は、それぞれがシェーダレコードポインタに対応する不完全なＳＩＭＤバッチに関連する限定された数のタグ（例えば３２個、６４個、１２８個など）を格納する。

【0251】

入ってくる生成コマンドに対して、各ＳＩＭＤレーンは、対応するスタックＩＤ（各ＣＡＭエントリに１６個のコンテキストＩＤ０～１５として示されている）と、シェーダレコードポインタ２１０１Ａ、Ｂ、…ｎ（タグ値としての機能を果たす）とを有する。１つの実施形態において、グループ化回路２１１０は、シェーダレコードポインタをレーンごとにＣＡＭ構造２１０１のタグ２１０１と比較して、一致するバッチを見つける。一致するバッチが見つかった場合、スタックＩＤ／コンテキストＩＤはバッチに追加される。そうでなければ、新たなシェーダレコードポインタタグを有する新たなエントリが作成され、場合によっては、不完全なバッチを有する古いエントリを追い出す。

【0252】

実行シェーダは、割り当て解除メッセージをメッセージユニットに送信することで空になると、コールスタックを割り当て解除できる。割り当て解除メッセージは、有効なＳＩＭＤレーンのスタックＩＤ／コンテキストＩＤをフリープールに返すスケジューラに中継される。

【0253】

本発明の１つの実施形態では、固定機能レイトラバーサルとソフトウェアレイトラバーサルとの組み合わせを用いて、レイトラバーサルオペレーション用のハイブリッドアプローチが実施される。その結果として、このハイブリッドアプローチは、ソフトウェアトラバーサルの柔軟性を提供するとともに、固定機能トラバーサルの効率性を維持する。図２２は、ハイブリッドトラバーサルに用いられ得るアクセラレーション構造を示す。ハイブリッドトラバーサルは２段階ツリーであり、単一の上位レベルのＢＶＨ２２００と、いくつかの下位レベルのＢＶＨ２２０１及び２２０２とがある。グラフィカル要素が右に示されており、内部トラバーサルパス２２０３と、外部トラバーサルパス２２０４と、トラバーサルノード２２０５と、三角形を有するリーフノード２２０６と、カスタムプリミティブを有するリーフノード２２０７とを示す。

【0254】

上位レベルのＢＶＨ２２００にある三角形を有するリーフノード２２０６は、三角形、カスタムプリミティブのインターセクションシェーダレコード、又はトラバーサルシェーダレコードを参照できる。下位レベルのＢＶＨ２２０１～２２０２の、三角形を有するリーフノード２２０６は、三角形とカスタムプリミティブのインターセクションシェーダレコードだけを参照できる。参照の種類は、リーフノード２２０６内で符号化される。内部トラバーサル２２０３は、各ＢＶＨ２２００～２２０２内のトラバーサルのことを指す。内部トラバーサルオペレーションは、レイ－ＢＶＨ間インターセクションの計算を含み、ＢＶＨ構造２２００～２２０２全体にわたるトラバーサルは外部トラバーサルとして知られている。内部トラバーサルオペレーションは、固定機能ハードウェアに効果的に実装されてよく、外部トラバーサルオペレーションは、プログラム可能型シェーダを用いて許容性能で行われてよい。その結果として、本発明の１つの実施形態では、内部トラバーサルオペレーションが固定機能回路１９１０を用いて行われ、外部トラバーサルオペレーションがプログラム可能型シェーダを実行するためのＳＩＭＤコア／ＥＵ１９０１を含むシェーダ実行回路１９００を用いて行われる。

【0255】

１つの実施形態において、内部トラバーサルの際にレイがトラバーサルノードと交差すると、トラバーサルシェーダが生成される。ソーティング回路１９０８は、シェーダレコードポインタ２１０１Ａ、Ｂ、…ｎによってこれらのシェーダをグループ化し、グラフィックスＳＩＭＤコア／ＥＵ１９０１でのＳＩＭＤ実行のために、スケジューラ１９０７により起動されるＳＩＭＤバッチを作成する。トラバーサルシェーダは、いくつかのやり方でトラバーサルを修正でき、幅広い範囲のアプリケーションを可能にする。例えば、トラバーサルシェーダは、粗い詳細度（ＬＯＤ）でＢＶＨを選択できる、又はレイを変換して剛体変換を可能にすることができる。次にトラバーサルシェーダは、選択したＢＶＨ用の内部トラバーサルを生成する。

【0256】

内部トラバーサルは、ＢＶＨをトラバースして、レイ－ボックス間インターセクション及びレイ－三角形間インターセクションを計算することにより、レイ－ＢＶＨ間インターセクションを計算する。内部トラバーサルは、メッセージをメッセージ回路１９０４に送信することにより、シェーダと同じ方式で生成される。メッセージ回路１９０４は、レイ－ＢＶＨ間インターセクションを計算するレイ－ＢＶＨ間インターセクション回路１９０５に、対応する生成メッセージを中継する。

【0257】

１つの実施形態において、内部トラバーサル用のスタックは、固定機能回路１９１０に（例えば、Ｌ１キャッシュ１９０６に）ローカルに格納される。トラバーサルシェーダ又はインターセクションシェーダに対応するリーフノードとレイが交差すると、内部トラバーサルが終了し、内部スタックが切り詰められる。レイ及びＢＶＨへのポインタと共に、切り詰められたスタックは、コーリングシェーダにより指定された位置でメモリに書き込まれ、次いで、対応するトラバーサルシェーダ又はインターセクションシェーダが生成される。内部トラバーサル時にレイが任意の三角形と交差した場合、対応するヒット情報は、以下のコードに示すこれらのシェーダに入力引数として提供される。生成されたこれらのシェーダは、ソーティング回路１９０８によりグループ化され、実行用のＳＩＭＤバッチを形成する。

【数4】

【0258】

内部トラバーサルスタックを切り詰めることで、内部トラバーサルスタックをメモリにスピルするコストが減少する。本発明の１つの実施形態が、『Ｒｅｓｔａｒｔ Ｔｒａｉｌ ｆｏｒ Ｓｔａｃｋｌｅｓｓ ＢＶＨ Ｔｒａｖｅｒｓａｌ』（Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｇｒａｐｈｉｃｓ （２０１０）， ｐｐ． １０７－１１１）で説明されているアプローチを用いて、スタックの先頭でスタックを少数のエントリに、つまり４２ビットリスタートトレイル及び６ビットデプス値に切り詰める。リスタートトレイルは、ＢＶＨ内部にすでに取り込まれている分岐を示し、デプス値は、最後のスタックエントリに対応するトラバーサルの深度を示す。これは、内部トラバーサルを後で再開するのに十分な情報である。

【0259】

内部トラバーサルは、内部スタックが空になり、テストするＢＶＨノードがこれ以上ない場合に完了する。この場合、外部スタックの先頭をポップする外部スタックハンドラが生成され、外部スタックが空でなければ、トラバーサルを再開する。

【0260】

１つの実施形態において、外部トラバーサルが主なトラバーサルステートマシンを実行し、シェーダ実行回路１９００により実行されるプログラムコードに実装される。シェーダ実行回路１９００は、以下の条件下で内部トラバーサルクエリを生成する。すなわち、（１）新たなレイがヒットシェーダ又は一次シェーダにより生成された場合、（２）トラバーサルシェーダがトラバーサル用にＢＶＨを選択した場合、（３）外部スタックハンドラがＢＶＨの内部トラバーサルを再開した場合である。

【0261】

図２３に示すように、内部トラバーサルが生成される前に、固定機能回路１９１０のコールスタック２３０５に空間が割り当てられ、切り詰められた内部スタック２３１０を格納する。コールスタック及び内部スタックの先頭に対するオフセット２３０３～２３０４が、メモリ２５１１にも格納されるトラバーサル状態２３００に維持される。トラバーサル状態２３００は、ワールド空間２３０１及びオブジェクト空間２３０２、並びに最も近い交差プリミティブのヒット情報にもレイを含む。

【0262】

トラバーサルシェーダ、インターセクションシェーダ、及び外部スタックハンドラは全て、レイ－ＢＶＨ間インターセクション回路１９０５により生成される。トラバーサルシェーダは、第２レベルのＢＶＨの新たな内部トラバーサルを開始する前に、コールスタック２３０５に対して割り当てを行う。外部スタックハンドラは、ヒット情報を更新し、また任意の保留中の内部トラバーサルタスクを再開する役割を担うシェーダである。外部スタックハンドラは、トラバーサルが完了した場合、ヒットシェーダ又はミスシェーダを生成する役割も担う。トラバーサルは、生成する保留中の内部トラバーサルクエリがない場合に完了する。トラバーサルが完了し且つ交差が見つかった場合、ヒットシェーダが生成され、見つからなければミスシェーダが生成される。

【0263】

上述したハイブリッドトラバーサル方式は２段階のＢＶＨ階層を用いているが、本明細書で説明される本発明の実施形態は、外部トラバーサルの実施態様において対応する変更を伴った、任意の数のＢＶＨレベルを用いてもよい。

【0264】

さらに、固定機能回路１９１０は、上記実施形態でレイ－ＢＶＨ間インターセクションを行うように説明されているが、他のシステムコンポーネントも固定機能回路に実装されてよい。例えば、上述した外部スタックハンドラは、場合によっては固定機能ＢＶＨトラバーサル／インターセクション回路１９０５に実装され得る内蔵（ユーザには見えない）シェーダであってよい。この実施態様は、ディスパッチシェーダ段階の数と、固定機能インターセクションハードウェア１９０５とプロセッサとの間のやり取りを減らすのに用いられてよい。

【0265】

ここで説明される本発明の実施形態は、既存及び将来のＧＰＵプロセッサにおいて高いＳＩＭＤ効率で実行できるユーザ定義機能を用いて、プログラム可能型シェーディング及びレイトラバーサル制御を可能にする。レイトラバーサルのプログラム可能型制御によって、手続き型インスタンシング、確率レベルの詳細選択、カスタムプリミティブインターセクション、及びレイジーＢＶＨ更新などのいくつかの重要な機能が可能になる。
［アルファ値を用いてレイトレーシング効果を向上させる装置及び方法］

【0266】

レイトレーシングは、物理ベースのレンダリングを通じて光輸送がシミュレーションされる技術である。レイトレーシングは、映画のレンダリングで広く用いられているが、ほんの数年前まで、リアルタイムの実行には非常に多くのリソースを必要とすると考えられていた。レイトレーシングの重要な演算のうちの１つは、バウンディングボリューム階層（ＢＶＨ）において、三角形又は他のプリミティブなどの横断及び交差するノードにより、レイ－シーンインターセクションを算出する「レイトラバーサル」として知られるレイ－シーンインターセクションのための可視性クエリを処理することである。

【0267】

プリミティブに関連付けられる「アルファ」テクスチャは、そのプリミティブにわたる透明度のレベルを示す。アルファテストは、アルファ値が閾値を下回るピクセル又はプリミティブを取り除くために、現在のグラフィックス処理アーキテクチャにおいて用いられる。

【0268】

アルファテストされたプリミティブは、レイにより交差され得、この場合、レイがプリミティブを通じて反映又は伝送され得る。現在の実装において、アルファテストされたプリミティブをトレーシングするレイは、極めて遅くなる場合があるが、これは、このようなプリミティブにヒットすることで、グラフィックスプロセッサのＥＵ上で動作するシェーダの実行がトリガされるからである。このシェーダは、次に、プリミティブの頂点における３セットのテクスチャ座標をロードし、インターセクションポイントにおけるテクスチャ座標を算出する必要がある。最終的に、現在のヒットが不透明又は透明なピクセルへのヒットであるかどうかを確認するために、シェーダは、プリミティブに対するテクスチャのアルファチャネルをロードする必要がある。

【0269】

高度テセレートのジオメトリは、アルファテストの量を最小限に抑えるために用いられ得る。しかしながら、高度テセレートのジオメトリは、より多くのメモリを必要とし、アニメーション化されたジオメトリの場合では、当該ジオメトリを含むＢＬＡＳ（下位レベルアクセラレーション構成）が更新される必要がある場合に、より多くの処理時間を必要とする。

【0270】

本発明の一実施形態において、各アルファテストされたプリミティブ（例えば、三角形）は、サブプリミティブのセットに細分化される。次に、各サブプリミティブは、全体に透明又は全体に不透明のいずれか一方であるかどうかを決定するために評価される。サブプリミティブごとに２ビットが格納されてよく、ビット０は、（これが設定されている場合）サブプリミティブが全体に透明である場合を示し、ビット１は、（これが設定されている場合）サブプリミティブが全体に不透明である場合を示す。代替的に、全体に透明（０）又は全体に不透明（１）を示すために、単一のビットが符号化されてよい（しかしながら、この符号化は、部分的に透明／不透明なプリミティブを可能にしないであろう）。本発明の基礎となる原理に依然として準拠しつつ様々な他の符号化が用いられてよい。

【0271】

一実施形態において、レイトレーシングハードウェアは、レイがプリミティブにヒットしたことを決定した場合、レイがどのサブプリミティブにヒットしたかを決定する。ハードウェアは、次に、符号化されたビットを確認して、プリミティブが全体に透明であるか、又は、全体に不透明であるかを決定する。サブプリミティブが全体に透明である場合、次に、レイは、（例えば、異なる表面をヒットするまで）ＢＶＨ中を進み続ける。サブプリミティブが全体に不透明である場合、インターセクション回路／ロジックは、有効なヒットを記録して、二次レイを場合によっては生成する。

【0272】

図２４は、レイのセットを生成する１つ又は複数の実行ユニット（ＥＵ）上で実行される一次レイ生成器２４０５を含む一実施形態を示す。レイトラバーサル回路／ロジック２４２０は、構成されたバウンディングボリューム階層（ＢＶＨ）を中でレイをトラバースして、レイが通過するボリュームを識別する。インターセクション回路２４３０は、インターセクションテストを実行して、レイにより交差されるボリューム内のオブジェクト／プリミティブを識別する。ソーティング回路／ロジック２４４０は、次に、１つ又は複数の共通の特性に基づいてレイをソートし、レイディスパッチャ２４３０は、１つ又は複数の追加のレイ（例えば、二次レイ）を、ＥＵ２４０５により処理される検出されたインターセクションポイントからディスパッチしてよい。キャッシュ／メモリサブシステム２４１０は、レイトレーシングパイプラインのコンポーネントにより生成された様々なタイプのソースデータ及び結果を格納する。

【0273】

１つの特定のタイプのデータは、現在のシーンに含まれるオブジェクト、表面及びプリミティブを含み得るシーンデータ２４３２である。１つ又は複数のアルファテストされたプリミティブ２４３６は、アルファテストを介して生成され得る。サブプリミティブ生成器は、アルファテストされたプリミティブ２４３６のうちの１つ又は複数に対するサブプリミティブを生成する。別の実施形態では、ＩＤ（例えば、０...N^２－１）は、元のプリミティブ（例えば、三角形）のインターセクションポイントからすぐに算出され得る。プリミティブが三角形である場合、各アルファテストされた三角形は、複数のサブ三角形を含み得る。サブプリミティブエンコーダ２４３７は、サブプリミティブを評価し、当該評価に基づいて、各サブプリミティブにアルファコードを割り当てる。すでに述べたように、全体に透明又は全体に不透明なものとして各サブプリミティブを識別するために、２ビットが用いられてよい。例えば、ビット０は、サブプリミティブが全体に透明である場合（１に設定されている場合）を示してよく、ビット１は、サブプリミティブが全体に不透明である場合（１に設定されている場合）を示してよい。両方のビットが０に設定されている場合、サブプリミティブは、全体に透明でも全体に不透明でもない（例えば、部分的に透明である）。一実施形態において、両方のビットが０に設定されている場合、標準的なトラバーサル／インターセクション処理が実行され得る。

【0274】

一実施形態において、アルファコード２４３８を有するサブプリミティブは、キャッシュ／メモリサブシステム２４１０に格納されるが、異なるタイプのストレージ（例えば、１つ又は複数のパイプラインコンポーネントにアクセス可能な専用バッファメモリ）が用いられてもよい。さらに、一実施形態はサブ三角形を明示的に作成することなく動作する。一実施形態において、インターセクション回路／ロジック２４３０は、レイがプリミティブにヒットしたことを決定した場合、どのサブプリミティブがヒットしたかを決定する。インターセクション回路／ロジック２４３０は、次に、符号化されたビットを確認して、プリミティブが全体に透明であるか、又は、全体に不透明であるかを決定する。レイが全体に透明である場合、レイは、ＢＶＨ中を進み続ける（例えば、異なる表面をヒットするまで、トラバーサル回路／ロジック２４２０及びインターセクション回路２４３０によりさらに処理される）。サブプリミティブが全体に不透明である場合、インターセクション回路／ロジック２４３０は、有効なヒットを記録して、レイディスパッチャに二次レイを場合によっては生成させる。

【0275】

すでに述べたように、レイのソート回路／ロジック２４４０は、共通の特性に基づいて、レイをソートする。これは、例えば、推定されたレイの方向、レイのソートキー、及び／又は、シェーダレコードＩＤを含み得る。一実施形態において、レイは、複数のソートＦＩＦＯキュー内の複数のグループにソートされる。トラバーサル及びインターセクション動作といったさらなる処理のために、レイディスパッチャ２４３０は、次に、ソートＦＩＦＯからＥＵ２４１５にレイのグループをディスパッチする。

【0276】

図２５に関連して、量子化された方向のソートキーの作成が説明される。レイ２５０１及び２５０２は、同様な位置で、このバウンディングボックスに含まれるオブジェクトと交差するので、一緒にディスパッチされるはずである。レイ２５０３及び２５０４は、バウンディングボックスの異なる壁（つまり、異なる面ＩＤで示される）と交差するので、同じ場所に配置されない。レイ２５０５は、２５０１及び２５０２と同じ壁にヒットするが、位置は異なる。その結果として、レイ２５０５は同じ面ＩＤを持つが、Ｕ／Ｖ座標は異なる。

【0277】

図２６は、シェーダレコードキー２６０１とインターセクションキー２６０２とを含むソートキー２６００の１つの実施形態を示す。本実施形態のインターセクションキーは、上述した８ビット値を含む。つまり、Ｕ及びＶの座標に６ビット（つまり、ビット３９：３４）と、面ＩＤに２ビット（つまり、ビット３３：３２）である。最も頻繁に変わる８ビットインターセクションキー２６０２のビット（つまりＵ［０］及びＶ［０］の値）は、ソートキー２６００の最上位ビット位置で符号化される。ある意味では、これらのビットは、そのエントロピでソートされる。この特定のスウィズルの理由は、ソートキービットの数を一致するように変更するだけで、ソート精度が容易に調整され得るという点にある。１つの実施態様において、最低精度（１）は、シェーダレコードＩＤ（つまり、ビット３１：０）を符号化する最下位の３２ビットだけを一致させることで実現される。最高精度（５）は、４０ビット全てを一致させることで実現される。

【0278】

１つの実施形態において、ソーティング回路／ロジック２４４０は、調整可能なソートキー精度を用い、図２７のフローチャートに関して説明される、以下のルールのセットに従って、ソートＦＩＦＯ２４０３を満たす。

【0279】

２７０１で、新たなレイがソートのために受信されると、精度Ｐは、最高値（例えば、１つの実施形態においては４０ビット）に最初に設定される。２７０２で一致が見つかったと判定された場合、２７０６でレイは、対応するソートＦＩＦＯに送信される。２７０２で一致が見つからない且つ２７０３で全てのソートＦＩＦＯが割り当てられていると判定された場合、２７０５で精度は、指定されたインクリメント分だけ減らされる。低精度で一致を探し出す試みが、２７０２で行われ、一致が見つかった場合、２７０６でレイはソートＦＩＦＯに追加される。見つからない場合には、２７０２で一致が見つかるまで、２７０５で精度は下げられ続けてよい。

【0280】

２７０２で一致がないと判定された後に、２７０３でソートＦＩＦＯが利用可能な場合、２７０４で現在の精度（例えば、最高精度）で新たなソートＦＩＦＯが形成される。すでに述べたように、新たなソートＦＩＦＯは、既存のソートＦＩＦＯと同じシェーダレコードキー２６０１を有してよい（インターセクションキーは異なる）。現在のレイは、新たなソートＦＩＦＯに追加され、２７０７で次のレイが選択される。

【0281】

したがって、本実施形態では、全てのソートＦＩＦＯ２４００～２４０３が割り当てられ、４０ビットソートキーとの完全な一致がない場合、一致が見つかるまで又は精度が最小値に達するまで、精度が減らされる（つまり、３２ビットシェーダレコードＩＤ２６０１）。いくつかのソートＦＩＦＯが利用可能であり、４０ビットソートキーとの完全な一致がない場合、新たなソートＦＩＦＯが、この一致しないソートキーの代わりに形成される。したがって、シェーダレコードＩＤは、複数のＦＩＦＯ全体で重複してもよい。１つの実施形態において、部分的に占有されたソートＦＩＦＯの強制追い出しの際に、シェーダレコードＩＤ２６０１が一致する限り、レイが、異なるソートＦＩＦＯ全体で組み合わされてよい。

【0282】

［実施例］

【0283】

以下は、本発明の異なる実施形態の例示的な実施態様である。

【0284】

［実施例１］
複数のレイを生成するレイ生成器と、複数のレイのそれぞれの近似的なレイ方向データを生成するレイ方向評価回路／ロジックと、近似的なレイ方向データに少なくとも部分的に基づいて、複数のレイを複数のレイキューにソートするレイソーティング回路／ロジックとを備える装置。

【0285】

［実施例２］
近似的なレイ方向データは、複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含む、実施例１に記載の装置。

【0286】

［実施例３］ レイごとの量子化された方向値は、レイが交差するボリュームの面を示す第１のデータと、レイとボリュームの面との交差の量子化された交差座標を含む第２のデータとを有する、実施例２に記載の装置。

【0287】

［実施例４］
レイソーティング回路／ロジックは、量子化された方向値とレイに関連付けられたシェーダレコードキーとの組み合わせに基づいて、複数のレイのうちの１つ又は複数を複数のレイキューにグループ化する、実施例２に記載の装置。

【0288】

［実施例５］
レイソーティング回路／ロジックは、量子化されたレイ方向値及びシェーダレコードキーの両方を用いて、レイをレイキューと一致させるようにまず試み、一致が見つからない場合にのみ、シェーダレコードキーだけを用いて、レイをレイキューと一致させるように試みる、実施例４に記載の装置。

【0289】

［実施例６］
量子化されたレイ方向値及びシェーダレコードキーの両方を用いて、一致が見つからない場合、レイソーティング回路／ロジックは、レイを含む新たなレイキューを割り当てるように試みる、実施例５に記載の装置。

【0290】

［実施例７］
ソーティング回路／ロジックは、新たなレイキューの割り当てができないと判定した後にだけ、シェーダレコードキーのみを用いて、レイをレイキューに一致させるように試みる、実施例６に記載の装置。

【0291】

［実施例８］
装置はさらに、複数のレイが格納されている複数のレイキューによって定められる複数のグループに複数のレイをディスパッチするレイディスパッチャを備える、実施例１に記載の装置。

【0292】

［実施例９］
装置はさらに、複数のレイのうちの１つ又は複数をバウンディングボリューム階層の中を通ってトラバースするレイトラバーサル回路と、複数のレイのうちの１つ又は複数とシーン内の１つ又は複数のオブジェクトとの間の交差を判定するレイインターセクション回路とを備える、実施例１に記載の装置。

【0293】

［実施例１０］
複数のレイを生成する段階と、複数のレイのそれぞれの近似的なレイ方向データを決定する段階と、近似的なレイ方向データに少なくとも部分的に基づいて、複数のレイを複数のレイキューにソートする段階とを含む方法。

【0294】

［実施例１１］
近似的なレイ方向データは、複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含む、実施例１０に記載の方法。

【0295】

［実施例１２］
レイごとの量子化された方向値は、レイが交差するボリュームの面を示す第１のデータと、レイとボリュームの面との交差の量子化された交差座標を含む第２のデータとを有する、実施例１１に記載の方法。

【0296】

［実施例１３］
ソートする段階はさらに、量子化された方向値とレイに関連付けられたシェーダレコードキーとの組み合わせに基づいて、複数のレイを複数のレイキューにグループ化する段階を含む、実施例１１に記載の方法。

【0297】

［実施例１４］
方法はさらに、量子化されたレイ方向値及びシェーダレコードキーの両方を用いて、レイをレイキューと一致させるようにまず試みる段階と、一致が見つからない場合にのみ、シェーダレコードキーだけを用いて、レイをレイキューと一致させるように試みる段階とを含む、実施例１３に記載の方法。

【0298】

［実施例１５］
方法はさらに、量子化されたレイ方向値及びシェーダレコードキーの両方を用いて一致が見つからない場合、レイを含む新たなレイキューを割り当てるように試みる段階を含む、実施例１４に記載の方法。

【0299】

［実施例１６］
シェーダレコードキーのみを用いて、レイをレイキューに一致させるように試みる段階は、新たなレイキューの割り当てができないと判定した後にだけ行われる、実施例１５に記載の方法。

【0300】

［実施例１７］
方法はさらに、複数のレイが格納されている複数のレイキューによって定められる複数のグループに複数のレイをディスパッチする段階を含む、実施例１０に記載の方法。

【0301】

［実施例１８］
方法はさらに、複数のレイのうちの１つ又は複数をバウンディングボリューム階層の中を通ってトラバースする段階と、複数のレイのうちの１つ又は複数とシーン内の１つ又は複数のオブジェクトとの間の交差を判定する段階とを含む、実施例１０に記載の方法。

【0302】

［実施例１９］
機械により実行されると、複数のレイを生成するオペレーションと、複数のレイのそれぞれの近似的なレイ方向データを決定するオペレーションと、近似的なレイ方向データに少なくとも部分的に基づいて、複数のレイを複数のレイキューにソートするオペレーションとを機械に行わせるプログラムコードを格納した機械可読媒体。

【0303】

［実施例２０］
近似的なレイ方向データは、複数のレイのそれぞれのレイに関連付けられた量子化された方向値を含む、実施例１９に記載の機械可読媒体。

【0304】

［実施例２１］
レイごとの量子化された方向値は、レイが交差するボリュームの面を示す第１のデータと、レイとボリュームの面との交差の量子化された交差座標を含む第２のデータとを有する、実施例２０に記載の機械可読媒体。

【0305】

［実施例２２］
ソートするオペレーションはさらに、量子化された方向値とレイに関連付けられたシェーダレコードキーとの組み合わせに基づいて、複数のレイを複数のレイキューにグループ化するオペレーションを含む、実施例２０に記載の機械可読媒体。

【0306】

［実施例２３］
機械可読媒体はさらに、量子化されたレイ方向値及びシェーダレコードキーの両方を用いて、レイをレイキューに一致させるようにまず試みるオペレーションと、一致が見つからない場合にのみ、シェーダレコードキーだけを用いて、レイをレイキューと一致させるように試みるオペレーションとを機械に行わせるプログラムコードを含む、実施例２２に記載の機械可読媒体。

【0307】

［実施例２４］
機械可読媒体はさらに、量子化されたレイ方向値及びシェーダレコードキーの両方を用いて一致が見つからない場合、レイを含む新たなレイキューを割り当てるように試みるオペレーションを含む、実施例２３に記載の機械可読媒体。

【0308】

［実施例２５］
シェーダレコードキーのみを用いて、レイをレイキューに一致させるように試みるオペレーションは、新たなレイキューの割り当てができないと判定した後にだけ行われる、実施例２４に記載の機械可読媒体。

【0309】

［実施例２６］
機械可読媒体はさらに、複数のレイが格納されている複数のレイキューによって定められる複数のグループに複数のレイをディスパッチするオペレーションを機械に行わせるプログラムコードを含む、実施例１９に記載の機械可読媒体。

【0310】

［実施例２７］
機械可読媒体はさらに、複数のレイのうちの１つ又は複数をバウンディングボリューム階層の中を通ってトラバースするオペレーションと、複数のレイのうちの１つ又は複数とシーン内の１つ又は複数のオブジェクトとの間の交差を判定するオペレーションとを機械に行わせるプログラムコードを含む、実施例１９に記載の機械可読媒体。

【0311】

本発明の実施形態が、上述された様々な段階を含んでよい。これらの段階は、汎用プロセッサ又は専用プロセッサにこれらの段階を実行させるのに用いられ得る機械実行可能命令で具現化されてよい。あるいは、これらの段階は、これらの段階を行うためのハードワイヤードロジックを含む特定のハードウェアコンポーネントによって、又はプログラム済みコンピュータコンポーネントとカスタムハードウェアコンポーネントとの任意の組み合わせによって実行されてよい。

【0312】

本明細書で説明されたように、命令は、特定のオペレーションを行うように構成された、若しくは予め定められた機能を有する特定用途向け集積回路（ＡＳＩＣ）などのハードウェアの特定の構成、又は非一時的コンピュータ可読媒体に具現化されるメモリに格納されたソフトウェア命令のことを指してよい。したがって、図に示す技術は、１つ又は複数の電子デバイス（例えば、エンドステーション、ネットワークエレメントなど）に格納され、そこで実行されるコード及びデータを用いて実装され得る。そのような電子デバイスは、コンピュータ機械可読媒体を用いてコード及びデータを格納し、（内部で、及び／又はネットワークを介して他の電子デバイスと）通信する。コンピュータ機械可読媒体には、非一時的コンピュータ機械可読記憶媒体（例えば、磁気ディスク、光ディスク、ランダムアクセスメモリ、リードオンリメモリ、フラッシュメモリデバイス、相変化メモリ）、一時的コンピュータ機械可読通信媒体（例えば、電気信号、光信号、音響信号、又は他の形態の伝搬信号、例えば、搬送波、赤外線信号、デジタル信号など）などがある。

【0313】

さらに、そのような電子デバイスは通常、１つ又は複数の記憶デバイス（非一時的な機械可読記憶媒体）、ユーザ入力／出力デバイス（例えば、キーボード、タッチスクリーン、及び／又はディスプレイ）、及びネットワーク接続などの１つ又は複数の他のコンポーネントに連結される１つ又は複数のプロセッサのセットを含む。これらのプロセッサのセットと他のコンポーネントとの連結は通常、１つ又は複数のバス及びブリッジ（バスコントローラとも呼ばれる）を介している。記憶デバイスとネットワークトラフィックを搬送する信号とはそれぞれ、１つ又は複数の機械可読記憶媒体と機械可読通信媒体とを表す。したがって、所与の電子デバイスの記憶デバイスは通常、当該電子デバイスの１つ又は複数のプロセッサのセットで実行するためのコード及び／又はデータを格納する。もちろん、本発明の一実施形態の１つ又は複数の部分が、ソフトウェア、ファームウェア、及び／又はハードウェアの異なる組み合わせを用いて実装されてもよい。この詳細な説明の全体を通して、説明のために、数多くの具体的な詳細が、本発明の十分な理解を提供するために記載された。しかしながら、これらの具体的な詳細の一部がなくても本発明は実施され得ることが、当業者には明らかであろう。特定の例においては、本発明の主題を曖昧にしないように、よく知られた構造及び機能が十分詳細に説明されなかった。したがって、本発明の範囲及び趣旨は、続く特許請求の範囲によって判断されるべきである。
［他の可能な請求項］
［項目１］
レイトレーシンググラフィックスパイプラインにおいて複数のレイを生成するレイ生成器と、
複数のプリミティブの各プリミティブを複数のサブプリミティブに細分化するサブプリミティブ生成器と、
上記複数のサブプリミティブのうちの第１のサブセットを全体に透明なものとして識別し、上記複数のサブプリミティブのうちの第２のサブセットを全体に不透明なものとして識別するサブプリミティブエンコーダと
を備え、
上記複数のプリミティブのうち、全体に透明なものとして識別された上記第１のサブセットは、各プリミティブのそれぞれについてのさらなる処理の前にカリングされている、装置。
［項目２］
上記プリミティブは、アルファテストされたプリミティブを有する、項目１に記載の装置。
［項目３］
上記サブプリミティブエンコーダは、上記サブプリミティブに関連付けられるアルファ値に基づいて、各サブプリミティブが全体に透明であるか、又は、全体に不透明であるかを決定する、項目２に記載の装置。
［項目４］
上記複数のプリミティブのうちの第１のプリミティブを含むバウンディングボリューム階層（ＢＶＨ）を通じて第１のレイをトラバースして、上記ＢＶＨ内のノードに到達するレイトラバーサル回路及び／又はロジックをさらに備える、項目１に記載の装置。
［項目５］
上記サブプリミティブエンコーダは、上記サブプリミティブが全体に透明である場合、各サブプリミティブに関連付けられるビットマスク内の第１のビットを設定し、上記サブプリミティブが全体に不透明である場合、上記ビットマスク内の第２のビットを設定する、項目１に記載の装置。
［項目６］
上記第１のサブプリミティブに関連付けられる第１のビットマスク内の上記第１のビット及び／又は上記第２のビットの上記値に基づいて、第１のレイ及び第１のサブプリミティブに対するインターセクション結果を生成するか否かを決定するレイインターセクション回路／ロジックをさらに備える、項目４に記載の装置。
［項目７］
上記第１のビットが設定されている場合、上記レイインターセクション回路／ロジックは、インターセクション結果を生成しない、項目６に記載の装置。
［項目８］
上記第１のビットが設定されておらず、上記第２のビットが設定されている場合、上記レイインターセクション回路／ロジックは、第１のインターセクション結果を生成する、項目７に記載の装置。
［項目９］
上記第１のビットが設定されておらず、上記第２のビットが設定されていない場合、上記レイインターセクション回路／ロジックは、第２のインターセクション結果を生成する、項目８に記載の装置。
［項目１０］
上記インターセクション回路／ロジックは、第１のレイインターセクション演算のシーケンスを実行して、上記第１のインターセクション結果を生成し、第２のレイインターセクション演算のシーケンスを実行して、上記第２のインターセクション結果を生成する、項目９に記載の装置。
［項目１１］
レイトレーシンググラフィックスパイプラインにおいて複数のレイを生成する段階と、
複数のプリミティブの各プリミティブを複数のサブプリミティブに細分割する段階と、
上記複数のサブプリミティブのうちの第１のサブセットを全体に透明なものとして識別する段階と、
上記複数のサブプリミティブのうちの第２のサブセットを全体に不透明なものとして識別する段階と
を備え、
上記複数のプリミティブのうち、全体に透明なものとして識別された上記第１のサブセットは、各プリミティブのそれぞれについてのさらなる処理の前にカリングされている、方法。
［項目１２］
上記複数のプリミティブは、アルファテストされたプリミティブを有する、項目１１に記載の方法。
［項目１３］
サブプリミティブは、上記サブプリミティブに関連付けられるアルファ値に基づいて、全体に透明であるか、又は、全体に不透明であるかが決定される、項目１２に記載の方法。
［項目１４］
バウンディングボリューム階層（ＢＶＨ）を通じて第１のレイをトラバースして、上記複数のプリミティブのうちの第１のプリミティブを含む上記ＢＶＨ内のノードに到達する段階をさらに備える、項目１１に記載の方法。
［項目１５］
上記サブプリミティブが全体に透明である場合、各サブプリミティブに関連付けられるビットマスクの第１のビットが設定され、上記サブプリミティブが全体に不透明である場合、上記ビットマスクの第２のビットが設定される、項目１１に記載の方法。
［項目１６］
上記第１のサブプリミティブに関連付けられる第１のビットマスク内の上記第１のビット及び／又は上記第２のビットの上記値に基づいて、第１のレイ及び第１のサブプリミティブに対するインターセクション結果を生成するか否かを決定する段階をさらに備える、項目１４に記載の方法。
［項目１７］
上記第１のビットが設定されている場合、上記レイインターセクション回路／ロジックは、インターセクション結果を生成しない、項目１６に記載の方法。
［項目１８］
第１のビットが設定されておらず、第２のビットが設定されている場合、上記レイインターセクション回路／ロジックは、第１のインターセクション結果を生成する、項目１７に記載の方法。
［項目１９］
上記第１のビットが設定されておらず、上記第２のビットが設定されていない場合、上記レイインターセクション回路／ロジックは、第２のインターセクション結果を生成する、項目１８に記載の方法。
［項目２０］
上記インターセクション回路／ロジックは、第１のレイインターセクション演算のシーケンスを実行して、上記第１のインターセクション結果を生成し、第２のレイインターセクション演算のシーケンスを実行して、上記第２のインターセクション結果を生成する、項目１９に記載の方法。
［項目２１］
レイトレーシンググラフィックスパイプラインにおいて複数のレイを生成する手順と、
複数のプリミティブの各プリミティブを複数のサブプリミティブに細分割する手順と、
上記複数のサブプリミティブの第１のサブセットを全体に透明なものとして識別する手順と、
上記複数のサブプリミティブの第２のサブセットを全体に不透明なものとして識別する手順と
を備え、
上記複数のプリミティブのうち、全体に透明なものとして識別された上記第１のサブセットは、各プリミティブのそれぞれについてのさらなる処理の前にカリングされている、機械可読媒体。
［項目２２］
上記複数のプリミティブは、アルファテストされたプリミティブを有する、項目２１に記載の機械可読媒体。
［項目２３］
サブプリミティブは、上記サブプリミティブに関連付けられるアルファ値に基づいて、全体に透明であるか、又は、全体に不透明であるかが決定される、項目２２に記載の機械可読媒体。
［項目２４］
上記機械に、
バウンディングボリューム階層（ＢＶＨ）を通じて第１のレイをトラバースして、上記複数のプリミティブのうちの第１のプリミティブを含む上記ＢＶＨ内のノード到達する手順を実行させるプログラムコードをさらに備える、項目２１に記載の機械可読媒体。
［項目２５］
上記サブプリミティブが全体に透明である場合、各サブプリミティブに関連付けられるビットマスクの第１のビットが設定され、上記サブプリミティブが全体に不透明である場合、上記ビットマスクの第２のビットが設定される、項目２１に記載の機械可読媒体。
［項目２６］
上記機械に、
上記第１のサブプリミティブに関連付けられる第１のビットマスク内の上記第１のビット及び／又は上記第２のビットの上記値に基づいて、第１のレイ及び第１のサブプリミティブに対するインターセクション結果を生成するか否かを決定する手順を実行させるプログラムコードをさらに備える、項目２４に記載の機械可読媒体。
［項目２７］
上記第１のビットが設定されている場合、上記レイインターセクション回路／ロジックは、インターセクション結果を生成しない、項目２６に記載の機械可読媒体。
［項目２８］
上記第１のビットが設定されておらず、上記第２のビットが設定されている場合、上記レイインターセクション回路／ロジックは、第１のインターセクション結果を生成する、項目２７に記載の機械可読媒体。
［項目２９］
上記第１のビットが設定されておらず、上記第２のビットが設定されていない場合、上記レイインターセクション回路／ロジックは、第２のインターセクション結果を生成する、項目２８に記載の機械可読媒体。
［項目３０］
上記インターセクション回路／ロジックは、第１のレイインターセクション演算のシーケンスを実行して、上記第１のインターセクション結果を生成し、第２のレイインターセクション演算のシーケンスを実行して、上記第２のインターセクション結果を生成する、項目２９に記載の機械可読媒体。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】