特許 7591784 メモリスタ、それを備えた半導体素子およびメモリスタを備えたアレイシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-21

(45)【発行日】2024-11-29

(54)【発明の名称】メモリスタ、それを備えた半導体素子およびメモリスタを備えたアレイシステム

(51)【国際特許分類】

   H10B 63/00 20230101AFI20241122BHJP

   H10B 99/00 20230101ALI20241122BHJP

   H01L 29/06 20060101ALI20241122BHJP

   G06N 3/063 20230101ALI20241122BHJP

   G11C 11/54 20060101ALI20241122BHJP

【ＦＩ】

H10B63/00

H10B99/00 451

H01L29/06 601N

G06N3/063

G11C11/54

【請求項の数】 15

(21)【出願番号】P 2020214807

(22)【出願日】2020-12-24

(65)【公開番号】P2021106262

(43)【公開日】2021-07-26

【審査請求日】2023-12-04

(31)【優先権主張番号】P 2019235344

(32)【優先日】2019-12-26

(33)【優先権主張国・地域又は機関】JP

【新規性喪失の例外の表示】特許法第３０条第２項適用 第６７回応用物理学会春季学術講演会 講演予稿集（２０２０上智大学 四谷キャンパス） １４ａ－Ａ３０１－９

【新規性喪失の例外の表示】特許法第３０条第２項適用 Ｍａｍｏｒｕ Ｊｏｋｏ，Ｙｕｓｕｋｅ Ｈａｙａｓｈｉ，Ｔｅｔｓｕｙａ Ｔｏｈｅｉ，ａｎｄ Ａｋｉｒａ Ｓａｋａｉ，“Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ＧａＯ▲ｘ▼ ｂａｓｅｄ ｃｒｏｓｓｂａｒ ａｒｒａｙ ｍｅｍｒｉｓｔｉｖｅ ｄｅｖｉｃｅｓ ａｎｄ ｔｈｅｉｒ ｒｅｓｉｓｔｉｖｅ ｓｗｉｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ”，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ５９，ＳＭＭＣ０３（２０２０）

【新規性喪失の例外の表示】特許法第３０条第２項適用 第８１回応用物理学会秋季学術講演会 講演予稿集（２０２０オンライン開催） ９ａ－Ｚ２８－５

(73)【特許権者】

【識別番号】504176911

【氏名又は名称】国立大学法人大阪大学

(74)【代理人】

【識別番号】100112715

【弁理士】

【氏名又は名称】松山 隆夫

(72)【発明者】

【氏名】林 侑介

(72)【発明者】

【氏名】藤平 哲也

(72)【発明者】

【氏名】酒井 朗

【審査官】渡邊 佑紀

(56)【参考文献】

【文献】米国特許出願公開第２０１１／０１８２１０７（ＵＳ，Ａ１）

【文献】国際公開第２０１３／１３６７９８（ＷＯ，Ａ１）

【文献】清水拓磨，永田善也，竹内正太郎，藤平哲也，酒井朗，酸素空孔分布制御型4端子メモリスタ素子の抵抗変化特性精密制御，第65回応用物理学会春季学術講演会 講演予稿集，日本，2018年03月05日，65，05-085，18p-C102-10

【文献】上甲 守治，林 侑介, 藤平 哲也, 酒井 朗，GaOx を用いたクロスバーアレイメモリスタの開発と抵抗変化特性，第80回応用物理学会秋季学術講演会 講演予稿集，80，日本，2019年09月04日，19-029，20a-F211-10

【文献】三宅 亮太郎，林 侑介, 藤平 哲也，酒井 朗，４端子TiO2-x 薄膜メモリスタ素子によるシナプス特性の実装，第80回応用物理学会秋季学術講演会 講演予稿集，日本，2019年09月04日，80，19-028，20a-F211-9

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６３／００

Ｈ１０Ｂ ９９／００

Ｈ０１Ｌ ２９／０６

Ｇ０６Ｎ ３／０６３

Ｇ１１Ｃ １１／５４

(57)【特許請求の範囲】

【請求項1】

絶縁破壊プロセスを必要としないメモリスタであって、
ドーパントを含む酸化物半導体層と、
前記酸化物半導体層に電圧を印加し、前記ドーパントの分布を３次元分布に制御する端子とを備え、
前記端子は、前記酸化物半導体層に電圧を印加し、前記ドーパントの分布を３次元分布に制御する３個以上の端子からなり、
前記３個以上の端子は、
前記酸化物半導体層の厚み方向の一方の面に配置された第１の端子と、
前記酸化物半導体層の厚み方向の他方の面に配置された第２の端子と、
前記酸化物半導体層の厚み方向に平行な側面に配置されたｎ（ｎは、１以上の整数）個の第３の端子とを含む、メモリスタ。

【請求項2】

前記第１の端子と前記酸化物半導体層との接触面積よりも小さい面積を有する第１の貫通孔を有し、かつ、前記第１の端子と前記酸化物半導体層との間に配置された第１の絶縁層と、
前記第２の端子と前記酸化物半導体層との接触面積よりも小さい面積を有する第２の貫通孔を有し、かつ、前記第２の端子と前記酸化物半導体層との間に配置された第２の絶縁層とを更に備え、
前記第１の端子は、前記第１の貫通孔を介して前記酸化物半導体層に接触しており、
前記第２の端子は、前記第２の貫通孔を介して前記酸化物半導体層に接触している、請求項１に記載のメモリスタ。

【請求項3】

前記第１の端子は、前記メモリスタの断面においてＴ字形状の断面形状を有し、
前記第２の端子は、前記酸化物半導体層の厚み方向に垂直な方向において前記Ｔ字の縦棒部分の幅に等しい寸法を有する、請求項１に記載のメモリスタ。

【請求項4】

前記酸化物半導体層は、化学量論比の酸素量よりも少ない酸素量を含む非晶質酸化ガリウムからなる、請求項１から請求項３のいずれか１項に記載のメモリスタ。

【請求項5】

前記酸化物半導体層は、化学量論比の酸素量よりも少ない酸素量を含み、（００１）方向の結晶面を有する単結晶酸化チタンからなる、請求項１から請求項３のいずれか１項に記載のメモリスタ。

【請求項6】

クロスバー構造のアレイシステムであって、
平面状に配列された複数の第１のナノワイヤと、
平面状に配列され、前記複数の第１のナノワイヤと交差する複数の第２のナノワイヤと、
平面状に配列され、前記複数の第１のナノワイヤおよび前記複数の第２のナノワイヤと交差する複数の第３のナノワイヤと、
前記第１のナノワイヤ、前記第２のナノワイヤおよび前記第３のナノワイヤの交差部に配置されたメモリスタとを備え、
前記メモリスタは、請求項１から請求項５のいずれか１項に記載のメモリスタからなる、アレイシステム。

【請求項7】

絶縁破壊プロセスを必要としないメモリスタと、
前記メモリスタを制御する制御回路とを備え、
前記メモリスタは、
ドーパントを含む酸化物半導体層と、
前記酸化物半導体層に電圧を印加し、平面視における前記ドーパントの分布を２次元分布に制御する端子とを含み、
前記端子は、
前記酸化物半導体層の面内方向に平行な第１の方向において前記酸化物半導体層の第１の端部に配置された第１の端子と、
前記第１の方向において前記第１の端部に対向する前記酸化物半導体層の第２の端部に配置された第２の端子と、
前記酸化物半導体層の面内方向であり、かつ、前記第１の方向と異なる第２の方向において前記酸化物半導体層の第３の端部に配置された第３の端子と、
前記第２の方向において前記第３の端部に対向する前記酸化物半導体層の第４の端部に配置された第４の端子とを含み、
前記制御回路は、第１の電圧制御、第２の電圧制御、第３の電圧制御および第４の電圧制御のいずれか１つの電圧制御を前記メモリスタに対して実行し、
前記第１の電圧制御は、スパイクタイミング依存可塑性を前記メモリスタに実装するための電圧制御であり、
前記第２の電圧制御は、パブロフ型条件付けを前記メモリスタに実装するための電圧制御であり、
前記第３の電圧制御は、入力によって増強された結合強度が第１の期間しか保持せずに減衰する短期増強と、前記増強された結合強度が前記第１の期間よりも長期間保持される長期増強とを前記メモリスタに実装するための電圧制御であり、
前記第４の電圧制御は、前記酸化物半導体層の低コンダクタンス化と高コンダクタンス化とを前記メモリスタに実装するための電圧制御である、半導体素子。

【請求項8】

前記制御回路は、前記第１の電圧制御において、
前記第２の端子を接地した状態で前記第１の端子にパルス電圧を印加して前記第１の端子と前記第２の端子との間における前記酸化物半導体層のコンダクタンスを初期化する第１のステップと、
前記第１のステップの後、前記酸化物半導体層のコンダクタンスを読み取るための読取電圧を前記第２の端子を接地した状態で前記第１の端子に印加する第２のステップと、
前記第２のステップの後、方形波からなる第１のパルス電圧の電圧値から、前記方形波からなり、かつ、立ち上がりタイミングが前記第１のパルス電圧と異なる第２のパルス電圧の電圧値を減算した減算結果からなる第１のスパイク電圧を前記第２の端子を接地した状態で前記第１の端子に印加する第３のステップと、
前記第３のステップの後、前記読取電圧を前記第２の端子を接地した状態で前記第１の端子に印加する第４のステップと、
前記第４のステップの後、前記第１のステップを実行する第５のステップと、
前記第５のステップの後、前記第２の端子を接地した状態で前記第１のスパイク電圧を前記第１の端子に印加するとともに、前記方形波からなり、かつ、前記第１のパルス電圧と異なる第３のパルス電圧の電圧値から前記第２のパルス電圧の電圧値を減算した減算結果からなる第２のスパイク電圧を前記第３および第４の端子に印加し、または前記第２のスパイク電圧を前記第３および第４の端子に印加しない第６のステップと、
前記第１のパルス電圧の立ち上がりタイミングと前記第２のパルス電圧の立ち上がりタイミングとの差を変化させながら前記第１のステップから前記第６のステップを１回以上繰り返し実行する第７のステップとを実行する、請求項７に記載の半導体素子。

【請求項9】

前記制御回路は、前記第１のステップにおいて、
前記第２の端子を接地した状態で前記第１の端子に読取電圧を印加する第１のサブステップと、
前記第１のサブステップの後、第４のパルス電圧を前記第１および第２の端子を接地した状態で前記第３および第４の端子に印加する第２のサブステップと、
前記第２のサブステップの後、前記第１のサブステップを実行する第３のサブステップと、
前記第３のサブステップの後、前記第２の端子を接地した状態で前記第１の端子に第５のパルス電圧を印加する第４のサブステップとを実行する、請求項８に記載の半導体素子。

【請求項10】

前記制御回路は、前記第７のステップにおいて、前記第６のステップにおける前記第２のスパイク電圧の振幅を大きくしながら前記第１のステップから前記第６のステップを１回以上繰り返し実行する、請求項８または請求項９に記載の半導体素子。

【請求項11】

前記制御回路は、前記第２の電圧制御において、
前記第１および第２の端子に正の電圧を印加して初期化する第１のステップと、
前記第１のステップの後、前記第１の端子に第１の書込電圧を印加することを複数回実行する第２のステップと、
前記第２のステップの後、前記第１の書込電圧を前記第１の端子に印加すると共に前記第１の書込電圧と異なる第２の書込電圧を前記第４の端子に印加する第３のステップとを実行する、請求項７に記載の半導体素子。

【請求項12】

前記制御回路は、前記第３の電圧制御において、
第１のパルス電圧を前記第２の端子を接地した状態で前記第１の端子に複数回印加する第１のステップと、
前記第１のステップの後、正の電圧値からなる第１の電圧を前記第２の端子を接地した状態で前記第１の端子に印加する第２のステップと、
前記第２のステップの後、負の電圧からなる第２の電圧を前記第２の端子を接地した状態で前記第３および第４の端子に印加する第３のステップとを実行する、請求項７に記載の半導体素子。

【請求項13】

前記制御回路は、前記第２のステップにおいて、前記第１の電圧を前記第２の端子を接地した状態で前記第１の端子に印加することを第１の頻度と前記第１の頻度よりも大きい第２の頻度とで実行する、請求項１２に記載の半導体素子。

【請求項14】

前記制御回路は、前記第４の電圧制御において、
前記第１および第２の端子を接地した状態で前記第３の端子と前記第４の端子との間に第１のパルス電圧を印加する第１のステップと、
前記第１のステップの後、前記第２の端子を接地した状態で前記第１の端子に前記第１のパルス電圧と異なる第２のパルス電圧を複数回印加して前記酸化物半導体層のコンダクタンスを第１の値に設定する第２のステップと、
前記第２のステップの後、前記酸化物半導体層のコンダクタンスが前記第１の値よりも小さい第２の値になるまで、前記第２の端子を接地した状態で前記第１の端子に前記第２のパルス電圧を印加するとともに、前記第３および第４の端子に前記第１および第２のパルス電圧と異なる第３のパルス電圧を印加し、または前記第３および第４の端子に前記第３のパルス電圧を印加しないことを繰り返し実行する第３のステップと、
前記第３のステップの後、前記酸化物半導体層のコンダクタンスが前記第１の値になるまで前記第２のパルス電圧の振幅を反転させた第４のパルス電圧を前記第２の端子を接地した状態で前記第１の端子に印加することを繰り返し実行する第４のステップと、
前記第４のステップの後、前記第３および第４のステップを繰り返し実行する第５のステップとを実行する、請求項７に記載の半導体素子。

【請求項15】

前記酸化物半導体層は、化学量論比の酸素量よりも少ない酸素量を含み、（００１）方向の結晶面を有する単結晶酸化チタン、または非晶質酸化ガリウムからなる、請求項７から請求項１４のいずれか１項に記載の半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、メモリスタ、それを備えた半導体素子およびメモリスタを備えたアレイシステムに関する。

【背景技術】

【0002】

ノイマン型コンピュータは、論理的思考および計算等の左脳思考を忠実に再現するが、人工知能等に必須の画像・パターン認識、連想記憶等の右脳思考の効率が著しく低く、人間の脳の仕事率（待機時：２０Ｗ、計算時；＋１Ｗ程度）の数千万倍の消費電力が必要となる。従って、非ノイマン型右脳（以下、脳型）コンピュータの開発は、低消費電力化に不可欠である。

【0003】

脳型コンピュータは、基幹となるシナプス素子を相互に繋ぐ、生体神経系を模した集積回路からなる。基幹シナプス素子は、信号の入力状態によって出力信号を変化させる素子であり、通常、多数のトランジスタから構成される。

【0004】

近年、このシナプス素子を電荷の入力履歴によって電気抵抗が不揮発に変化する単体の２端子メモリスタに置き換える研究が興隆している。

【0005】

２端子メモリスタを備えた３次元クロスバーアレイシステムとして特許文献１に記載のものが知られている。この３次元クロスバーアレイシステムは、複数のクロスバーアレイと、第１のデマルチプレクサと、第2のデマルチプレクサと、第３のデマルチプレクサとを含む。各クロスバーアレイは、ナノワイヤの第１の層、ナノワイヤの第１の層に重なるナノワイヤの第２の層、及びナノワイヤの第２の層に重なるナノワイヤの第3の層を含む。第１のデマルチプレクサは、各クロスバーアレイのナノワイヤの第１の層におけるナノワイヤをアドレス指定するように構成され、第２のデマルチプレクサは、各クロスバーアレイのナノワイヤの第２の層におけるナノワイヤをアドレス指定するように構成され、第３のデマルチプレクサは、各クロスバーアレイのナノワイヤの第３の層におけるナノワイヤに信号を供給するように構成される。

【先行技術文献】

【特許文献】

【0006】

【文献】特表２０１０－５２２９８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかし、生体系のシナプスは、一入力のみで出力状態を決定するのではなく、自ら若しくは他のシナプスの影響を受けて伝達パラメータを自己調節し、連合学習および情報回帰・統合等の機能を発揮する。つまり、生体系が本来有する高次機能を模倣するには、２端子メモリスタでは限界がある。そして、特許文献１に記載の３次元クロスバーアレイシステムは、２端子メモリスタおよび３端子トランジスタによる構成が前提となっているため、連合学習および情報回帰・統合等の機能を発揮することができない。

【0008】

そこで、この発明の実施の形態によれば、生体系が有する高次機能を発揮できるメモリスタを提供する。

【0009】

また、この発明の実施の形態によれば、生態系が有する高次機能を発揮するメモリスタを備えた半導体素子を提供する。

【0010】

更に、この発明の実施の形態によれば、生体系が有する高次機能を発揮できるメモリスタを備えたアレイシステムを提供する。

【課題を解決するための手段】

【0011】

（構成１）
この発明の実施の形態によれば、メモリスタは、絶縁破壊プロセスを必要としないメモリスタであって、酸化物半導体層と、端子とを備える。酸化物半導体層は、ドーパントを含む。端子は、酸化物半導体層に電圧を印加し、ドーパントの分布を２次元分布または３次元分布に制御する。

【0012】

（構成２）
構成１において、端子は、第１の端子と、第２の端子と、ｎ（ｎは、１以上の整数）個の第３の端子とを含む。第１の端子は、酸化物半導体層の厚み方向の一方の面に配置される。第２の端子は、酸化物半導体層の厚み方向の他方の面に配置される。ｎ個の第３の端子は、酸化物半導体層の厚み方向に平行な側面に配置される。

【0013】

（構成３）
構成２において、メモリスタは、第１の絶縁層と、第２の絶縁層とを更に備える。第１の絶縁層は、第１の端子と酸化物半導体層との接触面積よりも小さい面積を有する第１の貫通孔を有し、かつ、第１の端子と酸化物半導体層との間に配置される。第２の絶縁層は、第２の端子と酸化物半導体層との接触面積よりも小さい面積を有する第２の貫通孔を有し、かつ、第２の端子と酸化物半導体層との間に配置される。そして、第１の端子は、第１の貫通孔を介して酸化物半導体層に接触しており、第２の端子は、第２の貫通孔を介して酸化物半導体層に接触している。

【0014】

（構成４）
構成２において、第１の端子は、メモリスタの断面においてＴ字形状の断面形状を有し、第２の端子は、酸化物半導体層の厚み方向に垂直な方向においてＴ字の縦棒部分の幅に等しい寸法を有する。

【0015】

（構成５）
構成１から構成４のいずれかにおいて、酸化物半導体層は、化学量論比の酸素量よりも少ない酸素量を含む非晶質酸化ガリウムからなる。

【0016】

（構成６）
構成１から構成４のいずれかにおいて、酸化物半導体層は、化学量論比の酸素量よりも少ない酸素量を含み、（００１）方向の結晶面を有する単結晶酸化チタンからなる。

【0017】

（構成７）
また、この発明の実施の形態によれば、アレイシステムは、クロスバー構造のアレイシステムであって、複数の第１のナノワイヤと、複数の第２のナノワイヤと、複数の第３のナノワイヤと、メモリスタとを備える。

【0018】

複数の第１のナノワイヤは、平面状に配列される。複数の第２のナノワイヤは、平面状に配列され、複数の第１のナノワイヤと交差する。複数の第３のナノワイヤは、平面状に配列され、複数の第１のナノワイヤおよび複数の第２のナノワイヤと交差する。メモリスタは、第１のナノワイヤ、第２のナノワイヤおよび第３のナノワイヤの交差部に配置される。そして、メモリスタは、構成１から構成６のいずれかのメモリスタからなる。

【0019】

（構成８）
更に、この発明の実施の形態によれば、半導体素子は、メモリスタと制御回路とを備える。メモリスタは、絶縁破壊プロセスを必要としない。制御回路は、メモリスタを制御する。

【0020】

メモリスタは、酸化物半導体層と、端子とを含む。酸化物半導体層は、ドーパントを含む。端子は、酸化物半導体層に電圧を印加し、ドーパントの分布を２次元分布に制御する。端子は、第１の端子と、第２の端子と、第３の端子と、第４の端子とを含む。第１の端子は、酸化物半導体層の面内方向に平行な第１の方向において酸化物半導体層の第１の端部に配置される。第２の端子は、第１の方向において第１の端部に対向する酸化物半導体層の第２の端部に配置される。第３の端子は、酸化物半導体層の面内方向であり、かつ、第１の方向と異なる第２の方向において酸化物半導体層の第３の端部に配置される。第４の端子は、第２の方向において第３の端部に対向する酸化物半導体層の第４の端部に配置される。

【0021】

制御回路は、第１の電圧制御、第２の電圧制御、第３の電圧制御および第４の電圧制御のいずれか１つの電圧制御を前記メモリスタに対して実行する。第１の電圧制御は、スパイクタイミング依存可塑性をメモリスタに実装するための電圧制御である。第２の電圧制御は、パブロフ型条件付けをメモリスタに実装するための電圧制御である。第３の電圧制御は、入力によって増強された結合強度が第１の期間しか保持せずに減衰する短期増強と、増強された結合強度が第１の期間よりも長期間保持される長期増強とをメモリスタに実装するための電圧制御である。第４の電圧制御は、酸化物半導体層の低コンダクタンス化と高コンダクタンス化とをメモリスタに実装するための電圧制御である。

【0022】

（構成９）
構成８において、制御回路は、第１の電圧制御において、
第２の端子を接地した状態で第１の端子にパルス電圧を印加して第１の端子と第２の端子との間における酸化物半導体層のコンダクタンスを初期化する第１のステップと、
第１のステップの後、酸化物半導体層のコンダクタンスを読み取るための読取電圧を第２の端子を接地した状態で第１の端子に印加する第２のステップと、
第２のステップの後、方形波からなる第１のパルス電圧の電圧値から、方形波からなり、かつ、立ち上がりタイミングが第１のパルス電圧と異なる第２のパルス電圧の電圧値を減算した減算結果からなる第１のスパイク電圧を第２の端子を接地した状態で第１の端子に印加する第３のステップと、
第３のステップの後、読取電圧を第２の端子を接地した状態で第１の端子に印加する第４のステップと、
第４のステップの後、第１のステップを実行する第５のステップと、
第５のステップの後、第２の端子を接地した状態で第１のスパイク電圧を第１の端子に印加するとともに、方形波からなり、かつ、第１のパルス電圧と異なる第３のパルス電圧の電圧値から第２のパルス電圧の電圧値を減算した減算結果からなる第２のスパイク電圧を第３および第４の端子に印加し、または第２のスパイク電圧を第３および第４の端子に印加しない第６のステップと、
第１のパルス電圧の立ち上がりタイミングと第２のパルス電圧の立ち上がりタイミングとの差を変化させながら第１のステップから第６のステップを１回以上繰り返し実行する第７のステップとを実行する。

【0023】

（構成１０）
構成９において、制御回路は、第１のステップにおいて、
第２の端子を接地した状態で第１の端子に読取電圧を印加する第１のサブステップと、
第１のサブステップの後、第４のパルス電圧を第１および第２の端子を接地した状態で第３および第４の端子に印加する第２のサブステップと、
第２のサブステップの後、第１のサブステップを実行する第３のサブステップと、
第３のサブステップの後、第２の端子を接地した状態で第１の端子に第５のパルス電圧を印加する第４のサブステップとを実行する。

【0024】

（構成１１）
構成９または構成１０において、制御回路は、第７のステップにおいて、第６のステップにおける第２のスパイク電圧の振幅を大きくしながら第１のステップから第６のステップを１回以上繰り返し実行する。

【0025】

（構成１２）
構成８において、制御回路は、第２の電圧制御において、
第１および第２の端子に正の電圧を印加して初期化する第１のステップと、
第１のステップの後、第１の端子に第１の書込電圧を印加することを複数回実行する第２のステップと、
第２のステップの後、第１の書込電圧を第１の端子に印加すると共に第１の書込電圧と異なる第２の書込電圧を第４の端子に印加する第３のステップとを実行する。

【0026】

（構成１３）
構成８において、制御回路は、第３の電圧制御において、
第１のパルス電圧を第２の端子を接地した状態で第１の端子に複数回印加する第１のステップと、
第１のステップの後、正の電圧値からなる第１の電圧を第２の端子を接地した状態で第１の端子に印加する第２のステップと、
第２のステップの後、負の電圧からなる第２の電圧を第２の端子を接地した状態で第３および第４の端子に印加する第３のステップとを実行する。

【0027】

（構成１４）
構成１３において、制御回路は、第２のステップにおいて、第１の電圧を第２の端子を接地した状態で第１の端子に印加することを第１の頻度と第１の頻度よりも大きい第２の頻度とで実行する。

【0028】

（構成１５）
構成８において、制御回路は、第４の電圧制御において、
第１および第２の端子を接地した状態で第３の端子と第４の端子との間に第１のパルス電圧を印加する第１のステップと、
第１のステップの後、第２の端子を接地した状態で第１の端子に第１のパルス電圧と異なる第２のパルス電圧を複数回印加して酸化物半導体層のコンダクタンスを第１の値に設定する第２のステップと、
第２のステップの後、酸化物半導体層のコンダクタンスが第１の値よりも小さい第２の値になるまで、第２の端子を接地した状態で第１の端子に第２のパルス電圧を印加するとともに、第３および第４の端子に第１および第２のパルス電圧と異なる第３のパルス電圧を印加し、または第３および第４の端子に第３のパルス電圧を印加しないことを繰り返し実行する第３のステップと、
第３のステップの後、酸化物半導体層のコンダクタンスが第１の値になるまで第２のパルス電圧の振幅を反転させた第４のパルス電圧を第２の端子を接地した状態で第１の端子に印加することを繰り返し実行する第４のステップと、
第４のステップの後、第３および第４のステップを繰り返し実行する第５のステップとを実行する。

【0029】

（構成１６）
構成８から構成１５のいずれかにおいて、酸化物半導体層は、化学量論比の酸素量よりも少ない酸素量を含み、（００１）方向の結晶面を有する単結晶酸化チタン、または非晶質酸化ガリウムからなる。

【発明の効果】

【0030】

生体系が有する高次機能を発揮できる。

【図面の簡単な説明】

【0031】

【図1】この発明の実施の形態１によるメモリスタの平面図である。

【図2】図１に示す線ＩＩ－ＩＩにおけるメモリスタの断面図である。

【図3】図１，２に示すメモリスタの製造方法を示す工程図である。

【図4】図１，２に示すメモリスタにおけるドーパント（酸素空孔）の分布を示す平面図である。

【図5】書込電圧および読出電圧と電圧の印加回数との関係を示す図である。

【図6】書込電圧および読出電圧と電圧の印加回数との別の関係を示す図である。

【図7】抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す図である。

【図8】抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との別の関係を示す図である。

【図9】抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との更に別の関係を示す図である。

【図10】抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との更に別の関係を示す図である。

【図11】メモリスタ１０－１における抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を６周期分について示す図である。

【図12】熱還元処理によって作製した酸化チタンを用いたメモリスタにおける抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を３周期分について示す図である。

【図13】ａ－ＧａＯ_ｙの成膜前後におけるＲＨＥＥＤパターンを示す図である。

【図14】書込電圧および読出電圧と電圧の印加回数との関係を示す図である。

【図15】メモリスタ１０－２における抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す図である。

【図16】メモリスタ１０－２におけるドーパント（酸素空孔）の分布を示す概念図である。

【図17】端子３－５間の抵抗値および端子４－６間の抵抗値とＡｒ分圧との関係を示す図である。

【図18】端子３－５間の抵抗値および端子４－６間の抵抗値とａ－ＧａＯ_ｙの膜厚との関係を示す図である。

【図19】抵抗比Ｒ_Ｈ／Ｒ_ＬとＡｒ分圧およびａ－ＧａＯ_ｙの膜厚との関係を示す図である。

【図20】単結晶ＴｉＯ_２－ｎの成膜前後のＲＨＥＥＤパターンを示す図である。

【図21】スパイク電圧の生成方法を説明するための図である。

【図22】メモリスタに印加されるスパイク電圧とメモリスタにおけるドーパント（酸素空孔）の移動の様子との関係を示す概念図である。

【図23】スパイクタイミング依存可塑性ＳＴＤＰにおけるスパイク電圧を示す図である。

【図24】スパイクタイミング依存可塑性を実装するときの電圧印加プロトコルを示す図である。

【図25】図２４に示す電圧印加プロトコルに従って電圧を印加したときのドーパント（酸素空孔）の移動の様子を示す概念図である。

【図26】Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを変化させたときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。

【図27】図２６において、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを印加しない場合（＝ｎ／ａ）におけるコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。

【図28】図２６において、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅Ｖが５ＶであるときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。

【図29】図２６において、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅Ｖが７ＶであるときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。

【図30】パブロフ型条件付けとメモリスタの入出力との対応関係を示す図である。

【図31】パブロフ型条件付けを実装するときの電圧印加プロトコルを示す図である。

【図32】ベルの音に対応する電圧Ｖ_１、餌に対応する電圧Ｖ_４および反応の有無に対応するコンダクタンスＧ_３－５とパルス数との関係を示す第１の図である。

【図33】ベルの音に対応する電圧Ｖ_１、餌に対応する電圧Ｖ_４および反応の有無に対応するコンダクタンスＧ_３－５とパルス数との関係を示す第２の図である。

【図34】図３２および図３３に示す各工程における光学顕微鏡像を示す図である。

【図35】図３２および図３３に示す各工程におけるドーパント（酸素空孔）の分布変化を示す概念図である。

【図36】結合強度と入力信号の頻度との関係を示す図である。

【図37】初期化、増強および減衰に対応するドーパント（酸素空孔）の分布を示す概念図である。

【図38】コンダクタンスＧ_３－５のＶ_１入力頻度依存性を示す図である。

【図39】最大コンダクタンスから１０％減衰するのに必要な減衰パルス数とゲート電圧（Ｖ_４，６）との関係を示す図である。

【図40】シナプスの鋭敏化と馴化における電圧印加プロトコルを示す図である。

【図41】コンダクタンスＧ_３－５とパルス数との関係を示す図である。

【図42】Ｄｅｐｒｅｓｓｉｏｎ（低コンダクタンス化）およびＰｏｔｅｎｔｉａｔｉｏｎ（高コンダクタンス化）に要求される平均パルス数のゲート電圧依存性を示す図である。

【図43】ドーパント（酸素空孔）の分布とゲート電圧との関係を示す概念図である。

【図44】実施の形態１による別のメモリスタの概略図である。

【図45】ａ－ＧａＯ_ｙの成膜前後におけるＲＨＥＥＤパターンを示す図である。

【図46】メモリスタ１０－３における電流と電圧との関係を示す図である。

【図47】図４６に示す電流－電圧特性において電流の絶対値と電圧との関係を示す図である。

【図48】スパイク電圧および電圧印加プロトコルを示す図である。

【図49】コンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。

【図50】コンダクタンスＧ_３－５の変化量Δｗの測定結果を示す図である。

【図51】印加されるスパイク電圧とドーパント（酸素空孔）の分布とを示す図である。

【図52】別のＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅを示す図である。

【図53】図５２に示すＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅから生成されたスパイク電圧を印加したときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。

【図54】更に別のＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅを示す図である。

【図55】図５４に示すＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅから生成されたスパイク電圧を印加したときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。

【図56】メモリスタのアプリケーションの例を示す概念図である。

【図57】実施の形態２によるメモリスタの平面図である。

【図58】図５７に示す線ＸＸＸＸＸＶＩＩＩ－ＸＸＸＸＸＶＩＩＩにおけるメモリスタの断面図である。

【図59】図５７および図５８に示すメモリスタの製造方法を示す第１の工程図である。

【図60】図５７および図５８に示すメモリスタの製造方法を示す第２の工程図である。

【図61】図５７および図５８に示すメモリスタの製造方法を示す第３の工程図である。

【図62】図５７および図５８に示すメモリスタの製造方法を示す第４の工程図である。

【図63】図５７および図５８に示すメモリスタの製造方法を示す第５の工程図である。

【図64】実施の形態２による別のメモリスタの平面図である。

【図65】図６４に示す線ＸＸＸＸＸＸＶ－ＸＸＸＸＸＸＶにおけるメモリスタの断面図である。

【図66】実施の形態２による更に別のメモリスタの平面図である。

【図67】図６６に示す線ＸＸＸＸＸＸＶＩＩ－ＸＸＸＸＸＸＶＩＩにおけるメモリスタの断面図である。

【図68】図６６および図６７に示すメモリスタの製造方法を示す第１の工程図である。

【図69】図６６および図６７に示すメモリスタの製造方法を示す第２の工程図である。

【図70】図６６および図６７に示すメモリスタの製造方法を示す第３の工程図である。

【図71】図６６および図６７に示すメモリスタの製造方法を示す第４の工程図である。

【図72】図６６および図６７に示すメモリスタの製造方法を示す第５の工程図である。

【図73】図６６および図６７に示すメモリスタの製造方法を示す第６の工程図である。

【図74】図６６および図６７に示すメモリスタの製造方法を示す第７の工程図である。

【図75】実施の形態２による更に別のメモリスタの平面図である。

【図76】図７５に示す線ＸＸＸＸＸＸＸＶＩ－ＸＸＸＸＸＸＸＶＩ間におけるメモリスタの断面図である。

【図77】図７５および図７６に示すメモリスタの製造方法を示す第１の工程図である。

【図78】図７５および図７６に示すメモリスタの製造方法を示す第２の工程図である。

【図79】図７５および図７６に示すメモリスタの製造方法を示す第３の工程図である。

【図80】図７５および図７６に示すメモリスタの製造方法を示す第４の工程図である。

【図81】図７５および図７６に示すメモリスタの製造方法を示す第５の工程図である。

【図82】図７５および図７６に示すメモリスタの製造方法を示す第６の工程図である。

【図83】この発明の実施の形態によるアレイシステムの概念図である。

【図84】図８３に示す第１の層の構成を示す概念図である。

【図85】この発明の実施の形態による別のアレイシステムの概念図である。

【図86】図８５に示す第１の層の構成を示す概念図である。

【図87】平面型４端子クロスバー構造のアレイシステムの具体例を示す図である。

【図88】縦型４端子クロスバー構造のアレイシステムの具体例を示す図である。

【発明を実施するための形態】

【0032】

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

【0033】

［実施の形態１］
図１は、この発明の実施の形態１によるメモリスタの平面図である。図２は、図１に示す線ＩＩ－ＩＩにおけるメモリスタの断面図である。

【0034】

図１および図２を参照して、この発明の実施の形態１によるメモリスタ１０は、基板１と、酸化物半導体層２と、端子３～６とを備える。

【0035】

メモリスタ１０は、例えば、正方形の平面形状を有する。酸化物半導体層２は、基板１に接して基板１上に配置される。端子３～６は、酸化物半導体層２に接して酸化物半導体層２の一方の面に配置される。端子３～６の各々は、例えば、三角形の平面形状を有する。そして、端子３，５は、１つの頂点が相互に対向するように正方形の対向する２辺に沿って配置され、端子４，６は、１つの頂点が相互に対向するように正方形の対向する２辺に沿って配置される。この場合、端子３，５が対向する方向は、端子４，６が対向する方向と直交する。

【0036】

基板１は、（００１）面を有する単結晶酸化チタン（単結晶ＴｉＯ_２）または単結晶シリコンからなる。

【0037】

酸化物半導体層２は、基板１が単結晶ＴｉＯ_２からなるとき、ドーパントを含む単結晶酸化チタン（単結晶ＴｉＯ_２－ｘ（０＜ｘ＜２））からなる。また、酸化物半導体層２は、基板１が単結晶シリコンからなるとき、ドーパントを含む非晶質酸化ガリウム（ａ－ＧａＯ_ｙ（０＜ｙ＜ｃ，ｃは、化学量論比））からなる。このように、酸化物半導体層２は、化学量論比を有する単結晶ＴｉＯ_２またはａ－ＧａＯ_ｃにおける酸素量よりも少ない酸素量を含む。従って、酸化物半導体層２は、酸素空孔をドーパントとして含む。

【0038】

そして、単結晶ＴｉＯ_２－ｘおよびａ－ＧａＯ_ｙは、絶縁破壊プロセスを必要としない材料である。従って、酸化物半導体層２は、絶縁破壊プロセスを必要としない材料からなる。

【0039】

端子３～６の各々は、酸化物半導体層２が単結晶ＴｉＯ_２からなるとき、例えば、Ｐｔからなり、Ｐｔの膜厚は、例えば、５０ｎｍである。また、端子３～６の各々は、酸化物半導体層２がａ－ＧａＯ_ｙからなるとき、例えば、Ｐｔからなり、Ｐｔの膜厚は、例えば、５０ｎｍである。

【0040】

基板１は、例えば、５００μｍの厚みを有する。酸化物半導体層２は、単結晶ＴｉＯ_２－ｘからなるとき、例えば、６０ｎｍの厚みを有する。また、酸化物半導体層２は、ａ－ＧａＯ_ｙからなるとき、例えば、６０ｎｍの厚みを有する。

【0041】

図１において、Ｘ－Ｙ平面を規定する。端子３～６は、酸化物半導体層２に電圧を印加するための端子である。端子３－５間に電圧を印加すると、酸化物半導体層２のドーパント（酸素空孔）がＹ軸方向に移動してドーパント（酸素空孔）の分布が一次元に変化する。その結果、Ｙ軸方向における酸化物半導体層２の抵抗値が変化する。

【0042】

また、端子４－６間に電圧を印加すると、酸化物半導体層２のドーパント（酸素空孔）がＸ軸方向に移動してドーパント（酸素空孔）の分布が一次元に変化する。その結果、Ｘ軸方向における酸化物半導体層２の抵抗値が変化する。

【0043】

従って、端子３－５間および端子４－６間に電圧を印加すると、酸化物半導体層２のドーパント（酸素空孔）がＸ軸方向およびＹ軸方向に移動してドーパント（酸素空孔）の分布が２次元に変化する。

【0044】

このように、メモリスタ１０は、ドーパント（酸素空孔）の分布を２次元に制御できる。

【0045】

図３は、図１，２に示すメモリスタ１０の製造方法を示す工程図である。

【0046】

図３を参照して、メモリスタ１０の製造が開始されると、（００１）面を有する単結晶ＴｉＯ_２を洗浄して基板１を準備する（工程（ａ））。洗浄方法は、有機溶媒による超音波洗浄である。

【0047】

そして、ＴｉＯ_２をターゲットとして用いたパルスレーザ蒸着法（ＰＬＤ：Pulse Laser Deposition）によって基板１上に単結晶ＴｉＯ_２－ｎからなる酸化物半導体層２を形成する（工程（ｂ））。この場合、波長２６６ｎｍのＮｄ：ＹＡＧレーザを備える装置内を２．０×１０^－６Ｐａまで排気し、その後、酸素分圧が２．０×１０^－５Ｐａになるように装置に酸素ガスを供給し、５００℃の基板温度で１０Ｈｚのパルスレーザをターゲット（ＴｉＯ_２）に照射して単結晶ＴｉＯ_２－ｎを形成した。なお、成膜レートは、２．５～３．０ｎｍ／ｍｉｎである。

【0048】

その後、酸化物半導体層２の表面にレジストを塗布し、その塗布したレジストをフォトリソグラフィー、または電子ビームリソグラフィーによってパターンニングしてレジストパターン１１を形成する（工程（ｃ））。

【0049】

そうすると、レジストパターン１１をマスクとして蒸着法によってＰｔを酸化物半導体層２上に堆積して端子４，６を形成する（工程（ｄ））。この場合、端子３，５も同時に形成される。また、レジストパターン１１上にもＰｔ１２が堆積される。

【0050】

そして、レジストパターン１１を除去する。この場合、レジストパターン１１上に堆積されたＰｔ１２は、リフトオフによって除去される。これによって、メモリスタ１０が完成する（工程（ｅ））。

【0051】

酸化物半導体層２がａ－ＧａＯ_ｙからなるときも、メモリスタ１０は、図３に示す工程図に従って製造される。この場合、基板１として単結晶シリコン基板が用いられ、工程（ｂ）において、酸化ガリウムをターゲットとして用いたパルスレーザ蒸着法によってａ－ＧａＯ_ｙが基板１上に形成される。この場合、酸素分圧が４．０×１０^－５Ｐａになるように酸素ガスがパルスレーザ蒸着法の装置内に供給され、基板温度は、室温である。なお、成膜レートは、１０．０ｎｍ／ｍｉｎである。また、工程（ｄ）において、端子３～６として、５０ｎｍのＰｔを蒸着法によって酸化物半導体層２（ａ－ＧａＯ_ｙ）上に順次形成する。

【0052】

図４は、図１，２に示すメモリスタ１０におけるドーパント（酸素空孔）の分布を示す平面図である。

【0053】

図４の（ａ）を参照して、プラスの電圧（＋Ｖ）を端子３に印加し、端子５を接地電位ＧＮＤに接続し、端子４，６に電圧を印加しない場合、端子３から端子５へ向かう方向に電界が発生し、ドーパント（酸素空孔）は、端子５の周囲に集まり、端子３，４，６の周囲には集まらない。その結果、ドーパント（酸素空孔）は、Ｙ軸方向に分布した１次元の分布ＤＴ１が得られる。

【0054】

一方、端子３，５を接地電位ＧＮＤに接続し、プラスの電圧（＋Ｖ）を端子４，６に印加した場合、端子４から端子３へ向かう方向、端子４から端子５へ向かう方向、端子６から端子３へ向かう方向および端子６から端子５へ向かう方向に電界が発生し、ドーパント（酸素空孔）は、端子３，５の周囲および端子３－５間に集まり、端子４，６の周囲に集まらない。その結果、ドーパント（酸素空孔）は、Ｘ－Ｙ平面に分布した２次元の分布ＤＴ２が得られる（図４の（ｂ）参照）。

【0055】

また、端子３，５を接地電位ＧＮＤに接続し、マイナスの電圧（－Ｖ）を端子４，６に印加した場合、端子３から端子４へ向かう方向、端子３から端子６へ向かう方向、端子５から端子４へ向かう方向および端子５から端子６へ向かう方向に電界が発生し、ドーパント（酸素空孔）は、端子４，６の周囲および端４，６間に集まり、端子３，５の周囲に集まらない。その結果、ドーパント（酸素空孔）は、Ｘ－Ｙ平面に分布した２次元の分布ＤＴ３が得られる（図４の（ｃ）参照）。

【0056】

このように、端子３～６に印加する電圧を制御することによって、メモリスタ１０におけるドーパント（酸素空孔）の分布を２次元に制御できる。

【0057】

基板１として、（００１）面を有する単結晶ＴｉＯ_２（厚み：０．５ｍｍ）を用いて、単結晶ＴｉＯ_２－ｘをパルスレーザ蒸着法によって基板１上に形成してメモリスタ１０－１を作製した。なお、単結晶ＴｉＯ_２－ｘの膜厚は、６０ｎｍである。

【0058】

そして、パルスレーザ蒸着法によって基板１上に形成されたＴｉＯ_２－ｘが単結晶であることをＲＨＥＥＤ（Reflection High Energy Electron Diffraction）パターンによって確認した。

【0059】

図５は、書込電圧および読出電圧と電圧の印加回数との関係を示す図である。図５の（ａ）は、書込電圧Ｖ_４，６と電圧の印加回数との関係を示し、図５の（ｂ）は、読出電圧Ｖ_１，Ｖ_２と電圧の印加回数との関係を示す。

【0060】

図５の（ａ）を参照して、１Ｖ，２Ｖ，・・・，８Ｖの電圧を端子４－６間に印加して書込電圧Ｖ_４，６をメモリスタ１０－１に印加する。各書込電圧Ｖ_４，６の印加時間は、例えば、１００秒である。各書込電圧Ｖ_４，６をメモリスタ１０－１の端子４－６間に印加することによって単結晶ＴｉＯ_２－ｘにおいてドーパント（酸素空孔）の分布が２次元に制御され、書込電圧Ｖ_４，６の電圧値によってドーパント（酸素空孔）の２次元分布が異なる。

【0061】

また、端子３－５間に１Ｖの電圧を印加して読出電圧Ｖ_１（○）をメモリスタ１０－１に印加する。読出電圧Ｖ_１（○）の印加時間は、例えば、１～２秒である。そして、読出電圧Ｖ_１（○）を印加したときの端子３－５間の電流Ｉ_３－５を測定して端子３－５間の抵抗Ｒ_３－５を求める。同様に、端子４－６間に１Ｖの電圧を印加して読出電圧Ｖ_２（●）をメモリスタ１０－１に印加する。読出電圧Ｖ_２（●）の印加時間は、例えば、１～２秒である。そして、読出電圧Ｖ_２（●）を印加したときの端子４－６間の電流Ｉ_４－６を測定して端子４－６間の抵抗Ｒ_４－６を求める。

【0062】

各書込電圧Ｖ_４，６を１００秒印加する動作と、読出電圧Ｖ_１（○）および読出電圧Ｖ_２（●）を印加して電流Ｉ_３－５および電流Ｉ_４－６を測定する動作とを交互に行い、各電圧値の書込電圧Ｖ_４，６がメモリスタ１０－１に印加されたときの抵抗Ｒ_３－５および抵抗Ｒ_４－６を求める。

【0063】

図６は、書込電圧および読出電圧と電圧の印加回数との別の関係を示す図である。図６の（ａ）は、書込電圧Ｖ_４，６と電圧の印加回数との関係を示し、図６の（ｂ）は、読出電圧Ｖ_１，Ｖ_２と電圧の印加回数との関係を示す。

【0064】

図６の（ａ）を参照して、例えば、－８Ｖ～＋８Ｖの範囲の書込電圧Ｖ_４，６を、０Ｖ，１Ｖ，２Ｖ，３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖ，８Ｖ，７Ｖ，６Ｖ，５Ｖ，４Ｖ，３Ｖ，２Ｖ，１Ｖ，０Ｖ，－１Ｖ，－２Ｖ，－３Ｖ，－４Ｖ，－５Ｖ，－６Ｖ，－７Ｖ，－８Ｖ，－７Ｖ，－６Ｖ，－５Ｖ，－４Ｖ，－３Ｖ，－２Ｖ，－１Ｖ，０Ｖの順序でメモリスタ１０－１の端子４－６間に１００秒間づつ印加する。すなわち、電圧値を１Ｖづつ変化させて書込電圧Ｖ_４，６が－８Ｖ～＋８Ｖの範囲で１周するように書込電圧Ｖ_４，６をメモリスタ１０－１に印加する。

【0065】

図６の（ｂ）に示す読出電圧Ｖ_１，Ｖ_２についての説明は、図５の（ｂ）と同じである。そして、各書込電圧Ｖ_４，６を１００秒印加する動作と、読出電圧Ｖ_１（○）および読出電圧Ｖ_２（●）を印加して電流Ｉ_３－５および電流Ｉ_４－６を測定する動作とを交互に行い、各電圧値の書込電圧Ｖ_４，６がメモリスタ１０－１に印加されたときの抵抗Ｒ_３－５および抵抗Ｒ_４－６を求める。

【0066】

図７は、抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す図である。図８は、抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との別の関係を示す図である。図９は、抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との更に別の関係を示す図である。図１０は、抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との更に別の関係を示す図である。

【0067】

図７から図１０において、（ａ）は、抵抗Ｒ_３－５と書込電圧Ｖ_４，６との関係を示し、（ｂ）は、抵抗Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す。

【0068】

図７を参照して、０Ｖ，１Ｖ，２Ｖ，３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖ，８Ｖの書込電圧Ｖ_４，６を端子４－６間に順次印加して抵抗Ｒ_３－５および抵抗Ｒ_４－６を求める。その結果、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６の増加に伴って減少する（曲線ｋ１参照）。また、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６の増加に伴って増加する（曲線ｋ２参照）。

【0069】

図８を参照して、８Ｖの書込電圧Ｖ_４，６が端子４－６間に印加された後、７Ｖ，６Ｖ，５Ｖ，４Ｖ，３Ｖ，２Ｖ，１Ｖ，０Ｖ，－１Ｖ，－２Ｖ，－３Ｖ，－４Ｖ，－５Ｖ，－６Ｖ，－７Ｖ，－８Ｖの書込電圧Ｖ_４，６を端子４－６間に順次印加して抵抗Ｒ_３－５および抵抗Ｒ_４－６を求める。

【0070】

その結果、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６が８Ｖ，７Ｖ，６Ｖ，５Ｖ，４Ｖであるとき、曲線ｋ１と同じように変化し、書込電圧Ｖ_４，６が３Ｖ，２Ｖ，１Ｖ，０Ｖ，－１Ｖ，－２Ｖ，－３Ｖ，－４Ｖ，－５Ｖ，－６Ｖ，－７Ｖ，－８Ｖであるとき、曲線ｋ１と異なる曲線ｋ３に従って変化し、書込電圧Ｖ_４，６が－５Ｖ以下になると書込電圧Ｖ_４，６の減少に伴って増加する（曲線ｋ３参照）。

【0071】

一方、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６が８Ｖから４Ｖへ減少するに伴って急峻に大きくなり、書込電圧Ｖ_４，６が４Ｖ～０Ｖの範囲で減少すると、ほぼ一定であり、書込電圧Ｖ_４，６が０Ｖ～－４Ｖの範囲で減少すると、徐々に減少し、書込電圧Ｖ_４，６が－４Ｖ～―６Ｖの範囲で減少すると急峻に減少し、書込電圧Ｖ_４，６が－６Ｖ～―８Ｖの範囲で減少すると一定値になる（曲線ｋ４参照）。

【0072】

図９を参照して、－８Ｖの書込電圧Ｖ_４，６が印加された後、－７Ｖ，－６Ｖ，－５Ｖ，－４Ｖ，－３Ｖ，－２Ｖ，－１Ｖ，０Ｖ，１Ｖ，２Ｖ，３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖ，８Ｖの書込電圧Ｖ_４，６を端子４－６間に順次印加して抵抗Ｒ_３－５および抵抗Ｒ_４－６を求める。

【0073】

その結果、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６が－８Ｖ，－７Ｖ，－６Ｖ，－５Ｖと増加するに伴って急峻に増加し、書込電圧Ｖ_４，６が－５Ｖ，－４Ｖ，－３Ｖと増加すると、徐々に増加し、書込電圧Ｖ_４，６が－３Ｖ，－２Ｖ，－１Ｖ，０Ｖ，１Ｖ，２Ｖ，３Ｖ，４Ｖと増加すると、徐々に減少し、書込電圧Ｖ_４，６が４Ｖ，５Ｖ，６Ｖと増加すると急峻に減少し、書込電圧Ｖ_４，６が６Ｖ，７Ｖ，８Ｖと増加すると、一定値を保持する（曲線ｋ５参照）。

【0074】

一方、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６が－８Ｖから５Ｖへと増加するに伴って一定値を保持し、書込電圧Ｖ_４，６が５Ｖから８Ｖへと増加するに伴って増加する（曲線ｋ６参照）。この場合、２回目に８Ｖの書込電圧Ｖ_４，６が印加されときの抵抗Ｒ_４－６（曲線ｋ６に従って変化したときの抵抗Ｒ_４－６）は、１回目に８Ｖの書込電圧Ｖ_４，６が印加されときの抵抗Ｒ_４－６（曲線ｋ２に従って変化したときの抵抗Ｒ_４－６）と一致する。

【0075】

図１０を参照して、更に、８Ｖ，７Ｖ，６Ｖ，５Ｖ，４Ｖ，３Ｖ，２Ｖ，１Ｖ，０Ｖ，－１Ｖ，－２Ｖ，－３Ｖ，－４Ｖ，－５Ｖ，－６Ｖ，－７Ｖ，－８Ｖ，－７Ｖ，－６Ｖ，－５Ｖ，－４Ｖ，－３Ｖ，－２Ｖ，－１Ｖ，０Ｖ，１Ｖ，２Ｖ，３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖ，８Ｖの書込電圧Ｖ_４，６をメモリスタ１０－１に順次印加したとき（２周目の書込電圧Ｖ_４，６を印加したとき）、抵抗Ｒ_３－５は、曲線ｋ３，ｋ５に従って変化し、抵抗Ｒ_４－６は、曲線ｋ４によって示される抵抗Ｒ_４－６と書込電圧Ｖ_４，６との関係とほぼ同じ関係を有する曲線ｋ７に従って変化する。

【0076】

そして、抵抗Ｒ_３－５と書込電圧Ｖ_４，６との関係を示す曲線の形状と、抵抗Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す曲線の形状とは、対称である（図１０参照）。

【0077】

このように、単結晶ＴｉＯ_２－ｘを酸化物半導体層２として用いたメモリスタ１０－１に－８Ｖ～＋８Ｖの範囲で１周する書込電圧Ｖ_４，６を印加すると、抵抗Ｒ_３－５，Ｒ_４－６の書込電圧Ｖ_４，６依存性は、ヒステリシスに変化する。つまり、抵抗Ｒ_３－５，Ｒ_４－６は、印加する書込電圧Ｖ_４，６の各電圧値に応じて異なる値を保持するように変化する。従って、書込電圧Ｖ_４，６によって単結晶ＴｉＯ_２－ｘのドーパント（酸素空孔）の２次元分布を各種の２次元分布に制御できる。

【0078】

図１１は、メモリスタ１０－１における抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を６周期分について示す図である。図１２は、熱還元処理によって作製した酸化チタンを用いたメモリスタＣｏｍｐにおける抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を３周期分について示す図である。

【0079】

図１１および図１２において、（ａ）は、抵抗Ｒ_３－５と書込電圧Ｖ_４，６との関係を示し、（ｂ）は、抵抗Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す。

【0080】

図１１を参照して、実施の形態１によるメモリスタ１０－１は、抵抗Ｒ_３－５の書込電圧Ｖ_４，６依存性の測定を６周期分繰り返し行っても、安定した特性を示す。

【0081】

一方、熱還元処理によって作製した酸化チタンを用いたメモリスタＣｏｍｐは、抵抗Ｒ_３－５の書込電圧Ｖ_４，６依存性の測定を３周期分繰り返し行っただけで非常に不安定である。

【0082】

また、実施の形態１によるメモリスタ１０－１は、低抵抗値に対する高抵抗値の比が２０倍と非常に大きいが、熱還元処理によって作製した酸化チタンを用いたメモリスタＣｏｍｐは、低抵抗値に対する高抵抗値の比が２～３倍と非常に小さい。

【0083】

このように、実施の形態１によるメモリスタ１０－１は、熱還元処理によって作製した酸化チタンを用いたメモリスタＣｏｍｐに比べて、低抵抗値に対する高抵抗値の比が１桁以上大きいとい言う顕著な効果を有する。

【0084】

ａ－ＧａＯ_ｙを酸化物半導体層２として用いたメモリスタ１０－２について抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を実験した。

【0085】

実験に用いたメモリスタ１０－２は、基板１として単結晶シリコン（００１）／ＳｉＯ_２を用い、単結晶シリコン（００１）／ＳｉＯ_２のＳｉＯ_２上にパルスレーザ蒸着法によってａ－ＧａＯ_ｙを形成し、ａ－ＧａＯ_ｙの表面上に端子３～６としてＰｔを蒸着した構造からなる。

【0086】

そして、図３に示す工程（ａ）～工程（ｅ）に従ってメモリスタ１０－２を作製した。この場合、工程（ｂ）において、酸素ガスに代えてアルゴン（Ａｒ）ガスを用い、Ａｒガスの分圧を４．０×１０^－３Ｐａ、４．０×１０^－２Ｐａ、４．０×１０^－１Ｐａおよび８．０×１０^－１Ｐａと変化させた。また、ａ－ＧａＯ_ｙの膜厚を５０ｎｍ、９０ｎｍおよび１２０ｎｍと変化させた。そして、基板温度は、室温である。

【0087】

図１３は、ａ－ＧａＯ_ｙの成膜前後におけるＲＨＥＥＤパターンを示す図である。図１３において、（ａ）は、ａ－ＧａＯ_ｙの成膜前におけるＲＨＥＥＤパターンを示し、（ｂ）は、ａ－ＧａＯ_ｙの成膜後におけるＲＨＥＥＤパターンを示す。

【0088】

図１３を参照して、ａ－ＧａＯ_ｙの成膜前において、ＲＨＥＥＤパターンは、ハロー状である（（ａ）参照）。これは、基板１である単結晶シリコン（００１）／ＳｉＯ_２のＳｉＯ_２によりＲＨＥＥＤパターンがハロー状になったものと考えられる。

【0089】

ａ－ＧａＯ_ｙの成膜後においても、ＲＨＥＥＤパターンは、ハロー状である（（ｂ）参照）。従って、ＧａＯ_ｙがアモルファスの構造を有することが確認された。

【0090】

図１４は、書込電圧および読出電圧と電圧の印加回数との関係を示す図である。図１４の（ａ）は、書込電圧Ｖ_４，６と電圧の印加回数との関係を示し、図１４の（ｂ）は、読出電圧Ｖ_１，Ｖ_２と電圧の印加回数との関係を示す。

【0091】

図１４の（ａ）を参照して、－１４Ｖ～＋１４Ｖの範囲の書込電圧Ｖ_４，６を、１Ｖ，２Ｖ，３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖ，８Ｖ，９Ｖ，１０Ｖ，１１Ｖ，１２Ｖ，１３Ｖ，１４Ｖ，１３Ｖ，１２Ｖ，１１Ｖ，１０Ｖ，９Ｖ，８Ｖ，７Ｖ，６Ｖ，５Ｖ，４Ｖ，３Ｖ，２Ｖ，１Ｖ，０Ｖ，－１Ｖ，－２Ｖ，－３Ｖ，－４Ｖ，－５Ｖ，－６Ｖ，－７Ｖ，－８Ｖ，－９Ｖ，－１０Ｖ，－１１Ｖ，－１２Ｖ，－１３Ｖ，－１４Ｖ，－１３Ｖ，－１２Ｖ，－１１Ｖ，－１０Ｖ，－９Ｖ，－８Ｖ，－７Ｖ，－６Ｖ，－５Ｖ，－４Ｖ，－３Ｖ，－２Ｖ，－１Ｖ，０Ｖの順序でメモリスタ１０－２の端子４－６間に１００秒間づつ印加する。すなわち、電圧値を１Ｖづつ変化させて書込電圧Ｖ_４，６が－１４Ｖ～＋１４Ｖの範囲で１周するように書込電圧Ｖ_４，６をメモリスタ１０－２に印加する。

【0092】

各書込電圧Ｖ_４，６の印加時間は、例えば、１００秒である。各書込電圧Ｖ_４，６をメモリスタ１０－２の端子４－６間に印加することによってａ－ＧａＯ_ｙにおいてドーパント（酸素空孔）の分布が２次元に制御され、書込電圧Ｖ_４，６の電圧値によってドーパント（酸素空孔）の２次元分布が異なる。

【0093】

また、端子３－５間に１Ｖの電圧を印加して読出電圧Ｖ_１（○）をメモリスタ１０－２に印加する。読出電圧Ｖ_１（○）の印加時間は、例えば、１～２秒である。そして、読出電圧Ｖ_１（○）を印加したときの端子３－５間の電流Ｉ_３－５を測定して端子３－５間の抵抗Ｒ_３－５を求める。同様に、端子４－６間に１Ｖの電圧を印加して読出電圧Ｖ_２（●）をメモリスタ１０－２に印加する。読出電圧Ｖ_２（●）の印加時間は、例えば、１～２秒である。そして、読出電圧Ｖ_２（●）を印加したときの端子４－６間の電流Ｉ_４－６を測定して端子４－６間の抵抗Ｒ_４－６を求める。

【0094】

各書込電圧Ｖ_４，６を１００秒印加する動作と、読出電圧Ｖ_１（○）および読出電圧Ｖ_２（●）を印加して電流Ｉ_３－５および電流Ｉ_４－６を測定する動作とを交互に行い、各電圧値の書込電圧Ｖ_４，６がメモリスタ１０－２に印加されたときの抵抗Ｒ_３－５および抵抗Ｒ_４－６を求める。

【0095】

図１５は、メモリスタ１０－２における抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す図である。図１５において、（ａ）は、抵抗Ｒ_３－５と書込電圧Ｖ_４，６との関係を示し、（ｂ）は、抵抗Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す。なお、図１５は、４．０×１０^－１ＰａのＡｒ分圧で形成された９０ｎｍの膜厚を有するａ－ＧａＯ_ｙを酸化物半導体層２として用いたメモリスタ１０－２における抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を示す。

【0096】

図１５の（ａ）を参照して、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６が０Ｖから２Ｖへ増加するに伴って徐々に上昇し、書込電圧Ｖ_４，６が２Ｖから７Ｖへ増加するに伴って急激に減少し、書込電圧Ｖ_４，６が７Ｖから１４Ｖに増加するに伴って徐々に減少する（（ａ）の矢印Ｉ参照）。

【0097】

その後、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６が１４Ｖから－６Ｖへ減少するに伴ってほぼ一定である（（ａ）の矢印ＩＩ参照）。そして、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６が－６Ｖから－１０Ｖへ減少すると、急激大きくなり、書込電圧Ｖ_４，６が－１０Ｖから－１４Ｖへ減少すると、ほぼ一定になる（（ａ）の矢印ＩＩＩ参照）。

【0098】

引き続いて、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６が－１４Ｖから－１Ｖに増加するに伴ってほぼ一定になり、書込電圧Ｖ_４，６が－１Ｖから０Ｖに増加するに伴って徐々に上昇し、最初に書込電圧Ｖ_４，６が０Ｖに設定されたときの抵抗値にほぼ一致する（（ａ）の矢印ＩＶ参照）。

【0099】

このように、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６が０Ｖ→１４Ｖ→－１４Ｖ→０Ｖと一周するに伴って時計回りに変化する。

【0100】

図１５の（ｂ）を参照して、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６が０Ｖから７Ｖへ増加するに伴ってほぼ一定になり、書込電圧Ｖ_４，６が７Ｖから１０Ｖに増加するに伴って急激に上昇し、書込電圧Ｖ_４，６が１０Ｖから１４Ｖに増加するに伴ってほぼ一定になる（（ｂ）の矢印Ｉ参照）。

【0101】

その後、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６が１４から１Ｖに減少するに伴ってほぼ一定であり、書込電圧Ｖ_４，６が１Ｖから－２Ｖに減少するに伴って徐々に増加する（（ｂ）の矢印ＩＩ参照）。

【0102】

引き続いて、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６が－２Ｖから－８Ｖに減少するに伴って急激に減少し、書込電圧Ｖ_４，６が－８Ｖから－１４Ｖに減少するに伴って徐々に減少する（（ｂ）の矢印ＩＩＩ参照）。

【0103】

その後、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６が－１４Ｖから０Ｖに増加するに伴ってほぼ一定になり、最初に書込電圧Ｖ_４，６が０Ｖに設定されたときの抵抗値にほぼ一致する（（ｂ）の矢印ＩＶ参照）。

【0104】

このように、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６が０Ｖ→１４Ｖ→－１４Ｖ→０Ｖと一周するに伴って反時計回りに変化する。

【0105】

抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係をまとめると表１に示すようになる。

【0106】

【表1】

【0107】

表１に示すように、書込電圧Ｖ_４，６が０Ｖから１４Ｖに上昇すると、抵抗Ｒ_３－５は、減少し、抵抗Ｒ_４－６は、増加する。また、書込電圧Ｖ_４，６が１４Ｖから０Ｖに減少すると、抵抗Ｒ_３－５および抵抗Ｒ_４－６は、ほぼ一定である。更に、書込電圧Ｖ_４，６が０Ｖから－１４Ｖに減少すると、抵抗Ｒ_３－５は、増加し、抵抗Ｒ_４－６は、減少する。更に、書込電圧Ｖ_４，６が－１４Ｖから０Ｖに増加すると、抵抗Ｒ_３－５および抵抗Ｒ_４－６は、ほぼ一定である。

【0108】

従って、抵抗Ｒ_３－５および抵抗Ｒ_３－５は、書込電圧Ｖ_４，６が０Ｖから１４Ｖに上昇するとき、および書込電圧Ｖ_４，６が０Ｖから－１４Ｖに減少するとき、相互に逆の書込電圧Ｖ_４，６依存性を示すので、相互に対称な形状を有する曲線に従って変化する。

【0109】

図１６は、メモリスタ１０－２におけるドーパント（酸素空孔）の分布を示す概念図である。図１６の（ａ），（ｂ），（ｃ），（ｄ）は、図１５の（ａ），（ｂ）に示す矢印Ｉ，ＩＩ，ＩＩＩ，ＩＶにそれぞれ対応するドーパント（酸素空孔）の分布を示す。

【0110】

図１６の（ａ）を参照して、書込電圧Ｖ_４，６が増加するに伴ってドーパント（酸素空孔）が端子３，５の周辺に分布する。その結果は、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６の増加に伴って減少するが、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６の増加に伴って増加する（図１５の（ａ），（ｂ）の矢印Ｉ参照）。

【0111】

図１６の（ｂ）を参照して、書込電圧Ｖ_４，６が減少してもしばらくはドーパント（酸素空孔）が端子３，５の周辺に分布する。その結果、抵抗Ｒ_３－５，Ｒ_４－６は、書込電圧Ｖ_４，６が減少してもほぼ一定になる（図１５の（ａ），（ｂ）の矢印ＩＩ参照）。但し、ドーパント（酸素空孔）が端子３，５の周辺に分布するため、端子３－５間においてドーパント（酸素空孔）が存在しない領域の長さは、端子４－６間においてドーパント（酸素空孔）が存在しない領域の長さよりも短いため、抵抗Ｒ_３－５は、抵抗Ｒ_４－６よりも低くなる（図１５の（ａ），（ｂ）の矢印ＩＩ参照）。

【0112】

図１６の（ｃ）を参照して、書込電圧Ｖ_４，６が増加するに伴ってドーパント（酸素空孔）が端子４，６の周辺に移動する。その結果は、抵抗Ｒ_３－５は、書込電圧Ｖ_４，６の増加に伴って増加するが、抵抗Ｒ_４－６は、書込電圧Ｖ_４，６の増加に伴って減少する（図１５の（ａ），（ｂ）の矢印ＩＩＩ参照）。

【0113】

図１６の（ｄ）を参照して、書込電圧Ｖ_４，６が増加してもしばらくはドーパント（酸素空孔）が端子４，６の周辺に分布する。その結果、抵抗Ｒ_３－５，Ｒ_４－６は、書込電圧Ｖ_４，６が増加してもほぼ一定になる（図１５の（ａ），（ｂ）の矢印ＩＶ参照）。但し、ドーパント（酸素空孔）が端子４，６の周辺に分布するため、端子４－６間においてドーパント（酸素空孔）が存在しない領域の長さは、端子３－５間においてドーパント（酸素空孔）が存在しない領域の長さよりも短いため、抵抗Ｒ_４－６は、抵抗Ｒ_３－５よりも低くなる（図１５の（ａ），（ｂ）の矢印ＩＶ参照）。

【0114】

図１７は、端子３－５間の抵抗値および端子４－６間の抵抗値とＡｒ分圧との関係を示す図である。

【0115】

図１７においては、酸化物半導体層２としてのａ－ＧａＯ_ｙを成膜するときのＡｒ分圧は、４．０×１０^－３Ｐａ，４．０×１０^－２Ｐａ，４．０×１０^－１Ｐａ，８．０×１０^－１Ｐａと変えられた。また、酸化物半導体層２としてのａ－ＧａＯ_ｙの膜厚は、９０ｎｍに設定された。

【0116】

図１７を参照して、端子３－５間の抵抗値Ｒ_３－５は、Ａｒ分圧を４．０×１０^－３Ｐａ，４．０×１０^－２Ｐａ，４．０×１０^－１Ｐａ，８．０×１０^－１Ｐａと変化させたとき、全てのＡｒ分圧において、書込電圧Ｖ_４，６が０Ｖ→１４Ｖ→－１４Ｖ→０Ｖと一周するに伴って時計回りに変化する。一方、端子４－６間の抵抗値Ｒ_４－６は、Ａｒ分圧を４．０×１０^－３Ｐａ，４．０×１０^－２Ｐａ，４．０×１０^－１Ｐａ，８．０×１０^－１Ｐａと変化させたとき、全てのＡｒ分圧において、書込電圧Ｖ_４，６が０Ｖ→１４Ｖ→－１４Ｖ→０Ｖと一周するに伴って反時計回りに変化する。

【0117】

そして、端子３－５間の抵抗値Ｒ_３－５および端子４－６間の抵抗値Ｒ_４－６は、Ａｒ分圧によって異なる。これは、Ａｒ分圧の増加によってメモリスタ１０－２のドーパント（酸素空孔）の密度が増大したためと考えられる。また、端子３－５間の抵抗値Ｒ_３－５および端子４－６間の抵抗値Ｒ_４－６は、Ａｒ分圧が４．０×１０^－１Ｐａであるとき、最も良好な特性を示す。

【0118】

図１８は、端子３－５間の抵抗値および端子４－６間の抵抗値とａ－ＧａＯ_ｙの膜厚との関係を示す図である。

【0119】

図１８においては、酸化物半導体層２としてのａ－ＧａＯ_ｙを成膜するときのＡｒ分圧は、４．０×１０^－１Ｐａに設定された。これは、図１７に示すように、端子３－５間の抵抗値Ｒ_３－５および端子４－６間の抵抗値Ｒ_４－６は、Ａｒ分圧が４．０×１０^－１Ｐａであるとき、良好な特性を示すからである。また、酸化物半導体層２としてのａ－ＧａＯ_ｙの膜厚は、５０ｎｍ、９０ｎｍおよび１２０ｎｍと変えられた。

【0120】

図１８を参照して、端子３－５間の抵抗値Ｒ_３－５は、ａ－ＧａＯ_ｙの膜厚を５０ｎｍ、９０ｎｍおよび１２０ｎｍと変化させたとき、全ての膜厚において、書込電圧Ｖ_４，６が０Ｖ→１４Ｖ→－１４Ｖ→０Ｖと一周するに伴って時計回りに変化する。一方、端子４－６間の抵抗値Ｒ_４－６は、ａ－ＧａＯ_ｙの膜厚を５０ｎｍ、９０ｎｍおよび１２０ｎｍと変化させたとき、全ての膜厚において、書込電圧Ｖ４，６が０Ｖ→１４Ｖ→－１４Ｖ→０Ｖと一周するに伴って反時計回りに変化する。

【0121】

そして、端子３－５間の抵抗値Ｒ_３－５および端子４－６間の抵抗値Ｒ_４－６は、ａ－ＧａＯ_ｙの膜厚によって異なる。これは、ａ－ＧａＯ_ｙの膜厚の増大によってドーパント（酸素空孔）の量が増大したためであると考えられる。また、端子３－５間の抵抗値Ｒ_３－５および端子４－６間の抵抗値Ｒ_４－６は、ａ－ＧａＯ_ｙの膜厚が９０ｎｍであるとき、最も良好な特性を示す。

【0122】

図１９は、抵抗比Ｒ_Ｈ／Ｒ_ＬとＡｒ分圧およびａ－ＧａＯ_ｙの膜厚との関係を示す図である。

【0123】

図１９の（ａ）は、抵抗比Ｒ_Ｈ／Ｒ_ＬとＡｒ分圧との関係を示し、図１９の（ｂ）は、抵抗比Ｒ_Ｈ／Ｒ_Ｌとａ－ＧａＯ_ｙの膜厚との関係を示す。抵抗比Ｒ_Ｈ／Ｒ_Ｌは、図１７および図１８に示す特性において、抵抗値Ｒ_３－５および抵抗値Ｒ_４－６が一定である領域の抵抗値の比である。

【0124】

図１９の（ａ）において、縦軸は、抵抗比Ｒ_Ｈ／Ｒ_Ｌを表し、横軸は、Ａｒ分圧を表す。そして、ａ－ＧａＯ_ｙの膜厚は、９０ｎｍである。また、図１９の（ｂ）において、縦軸は、抵抗比Ｒ_Ｈ／Ｒ_Ｌを表し、横軸は、ａ－ＧａＯ_ｙの膜厚を表す。そして、Ａｒ分圧は、４．０×１０^－１Ｐａである。

【0125】

図１９を参照して、抵抗比Ｒ_Ｈ／Ｒ_Ｌは、Ａｒ分圧が４．０×１０^－１Ｐａであるとき、ａ－ＧａＯ_ｙの膜厚が９０ｎｍであるとき、最も大きくなることが分かった。これは、ａ－ＧａＯ_ｙにおいてドーパント（酸素空孔）がＡｒ分圧およびａ－ＧａＯ_ｙの膜厚によって変化するためであると考えられる。

【0126】

また、図１９に示す特性は、高い抵抗比Ｒ_Ｈ／Ｒ_Ｌを得るためのＡｒ分圧およびａ－ＧａＯ_ｙの膜厚には最適な条件が存在しており、その指標を得ることができた。

【0127】

上述したように、メモリスタ１０－２は、抵抗Ｒ_３－５，Ｒ_４－６の書込電圧Ｖ_４，６依存性がヒステリシスを示すので、書込電圧Ｖ_４，６の電圧値が同じであっても、抵抗Ｒ_３－５，Ｒ_４－６は、異なる２つの抵抗値を保持する。つまり、書込電圧Ｖ_４，６の電圧値によって酸化物半導体層２におけるドーパント（酸素空孔）の分布が異なる２次元分布になる。従って、メモリスタ１０－２を用いれば、異なる２つの状態を表現することができる。

【0128】

従って、ａ－ＧａＯ_ｙを酸化物半導体層２として用いたメモリスタ１０－２においても、上述した図７から図１１に示す抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係と同様な抵抗Ｒ_３－５，Ｒ_４－６と書込電圧Ｖ_４，６との関係を示すことが分かった（図１５、図１７および図１８参照）。

【0129】

上述したように、メモリスタ１０は、抵抗Ｒ_３－５，Ｒ_４－６の書込電圧Ｖ_４，６依存性がヒステリシスを示すので、書込電圧Ｖ_４，６の電圧値が同じであっても、抵抗Ｒ_３－５，Ｒ_４－６は、異なる２つの抵抗値を保持する。つまり、書込電圧Ｖ_４，６の電圧値によって酸化物半導体層２におけるドーパント（酸素空孔）の分布が異なる２次元分布になる。従って、メモリスタ１０を用いれば、異なる２つの状態を表現することができる。

【0130】

メモリスタ１０をシナプスとして使用する場合、抵抗Ｒ_３－５（または抵抗Ｒ_４－６）が減少（増加）したとすれば、入力信号に対してシナプス結合が増加（減少）したので、学習が完了したことになる。

【0131】

メモリスタ１０においては、端子３－５間および端子４－６間に信号が入力する。そして、酸化物半導体層２中のドーパント（酸素空孔）は、端子４－６間に印加される電圧による電界の影響を受けるため、端子３－５間単独に電圧が印加される場合に比べて、形成されるドーパント（酸素空孔）の分布の形態が異なる。つまり、端子３－５間の抵抗、即ち、シナプス結合の重みが異なるため、これは、端子３への信号入力と端子４への信号入力との「連合学習」の結果とみなせる。

【0132】

従って、メモリスタ１０を用いれば、連合学習の機能を実現でき、生体系が有する高次機能を発揮できる。

【0133】

図１および図２に示すメモリスタ１０を用いて実現したシナプス特性について説明する。この場合、試料は、図３に示す工程（ａ）～工程（ｅ）に従って作製された。なお、工程（ｂ）において、（００１）の面方位を有する単結晶ＴｉＯ_２上に単結晶ＴｉＯ_２－ｎを堆積するときの酸素分圧は、３．０×１０^－５Ｐａであり、レーザ強度は、７０ｍＪであり、単結晶ＴｉＯ_２の厚みは、０．５ｍｍであり、単結晶ＴｉＯ_２－ｎの膜厚は、５０ｎｍであり、基板温度および成膜レートは、上記の工程（ｂ）において説明した通りである。

【0134】

図２０は、単結晶ＴｉＯ_２－ｎの成膜前後のＲＨＥＥＤパターンを示す図である。図２０において、（ａ）は、単結晶ＴｉＯ_２－ｎの成膜前のＲＨＥＥＤパターンを示し、（ｂ）は、単結晶ＴｉＯ_２－ｎの成膜後のＲＨＥＥＤパターンを示す。

【0135】

図２０の（ｂ）に示すように、成膜後においては、スポットパターンが観測され、単結晶ＴｉＯ_２－ｎのエピタキシャル成長が確認された。

【0136】

図２１は、スパイク電圧の生成方法を説明するための図である。図２１を参照して、方形波からなるＰｒｅ－ｓｐｉｋｅの立ち上がりタイミングと方形波からなるＰｏｓｔ－ｓｐｉｋｅの立ち上がりタイミングとの差Δｔを変えて、Ｐｒｅ－ｓｐｉｋｅからＰｏｓｔ－ｓｐｉｋｅを減算することによって各種のスパイク電圧を生成する。

【0137】

図２２は、メモリスタに印加されるスパイク電圧とメモリスタにおけるドーパント（酸素空孔）の移動の様子との関係を示す概念図である。

【0138】

図２２において、（ａ）は、図２１に示すΔｔが－２５ｍｓであるときのＰｒｅ－ｓｐｉｋｅからＰｏｓｔ－ｓｐｉｋｅを減算して生成されたスパイク電圧ＳＰＫ１を示し、（ｂ）は、図２１に示すΔｔが＋２５ｍｓであるときのＰｒｅ－ｓｐｉｋｅからＰｏｓｔ－ｓｐｉｋｅを減算して生成されたスパイク電圧ＳＰＫ２を示す。

【0139】

また、図２２において、（ｃ）は、メモリスタ１０の端子５を接地した状態で端子３にスパイク電圧ＳＰＫ１を印加したときのドーパント（酸素空孔）の移動の様子を示し、（ｄ）は、メモリスタ１０の端子５を接地した状態で端子３にスパイク電圧ＳＰＫ２を印加したときのドーパント（酸素空孔）の移動の様子を示し、（ｅ）は、メモリスタ１０の端子５を接地した状態で端子３，４，６にスパイク電圧ＳＰＫ１を印加したときのドーパント（酸素空孔）の移動の様子を示し、（ｆ）は、メモリスタ１０の端子５を接地した状態で端子３，４，６にスパイク電圧ＳＰＫ２を印加したときのドーパント（酸素空孔）の移動の様子を示す。

【0140】

図２２を参照して、メモリスタ１０の端子５を接地した状態で端子３にスパイク電圧ＳＰＫ１を印加したとき、ドーパント（酸素空孔）は、端子３から端子５の周辺に移動する（（ｃ）参照）。また、メモリスタ１０の端子５を接地した状態で端子３にスパイク電圧ＳＰＫ２を印加したとき、ドーパント（酸素空孔）は、端子５から端子３の周辺に移動する（（ｄ）参照）。更に、メモリスタ１０の端子５を接地した状態で端子３，４，６にスパイク電圧ＳＰＫ１を印加したとき、ドーパント（酸素空孔）は、端子４，６から端子５の周辺に移動する（（ｅ）参照）。更に、メモリスタ１０の端子５を接地した状態で端子３，４，６にスパイク電圧ＳＰＫ２を印加したとき、ドーパント（酸素空孔）は、端子５から端子３，４，６の方向へ移動する（（ｆ）参照）。

【0141】

このように、端子３，４，５，６に印加する電圧を制御することによって単結晶ＴｉＯ_２－ｎにおけるドーパント（酸素空孔）の分布を制御することが可能であり、端子３と端子５との間のコンダクタンスＧ_３－５が変化する。

【0142】

図２２の（ｃ），（ｄ）においては、端子４，６に電圧が印加されておらず、（ｅ），（ｆ）においては、端子４，６に電圧が印加されている。（ｃ），（ｄ）に示すドーパント（酸素空孔）の移動と、（ｅ），（ｆ）に示すドーパント（酸素空孔）の移動とは、相互に異なるので、端子３－５間のコンダクタンスＧ_３－５は、端子４，６に印加される電圧によっても変化する。従って、端子４，６に印加される電圧をゲート電圧Ｖ_ｇａｔｅとすれば、ゲート電圧Ｖ_ｇａｔｅによってコンダクタンスＧ_３－５を制御することも可能である。

【0143】

［スパイクタイミング依存可塑性］
図１および図２に示すメモリスタ１０に実装したシナプス特性としてスパイクタイミング依存可塑性（ＳＴＤＰ：Spike Timing Dependence Plasticity）について説明する。ここで、スパイクタイミング依存可塑性は、Ｐｒｅ－ｓｐｉｋｅの立ち上がりタイミングとＰｏｓｔ－ｓｐｉｋｅの立ち上がりタイミングとの差Δｔによってメモリスタ１０が異なるコンダクタンスＧを保持することである。

【0144】

図２３は、スパイクタイミング依存可塑性ＳＴＤＰにおけるスパイク電圧を示す図である。

【0145】

図２３を参照して、Ｐｒｅ－ｓｐｉｋｅは、７Ｖの振幅および２５ｍｓの振幅幅を有する方形波からなる。Ｐｏｓｔ－ｓｐｉｋｅは、Ｐｒｅ－ｓｐｉｋｅと同じ方形波からなり、かつ、立ち上がりタイミングがＰｒｅ－ｓｐｉｋｅの立ち上がりタイミングとΔｔだけ異なる。そして、Ｐｒｅ－ｓｐｉｋｅの電圧値からＰｏｓｔ－ｓｐｉｋｅの電圧値を減算してＶ_１－ｓｐｉｋｅを生成する（図２３の（ａ）参照）。この場合、Δｔは、例えば、－５０ｍｓ～＋５０ｍｓの範囲で変更される。

【0146】

また、Ｇａｔｅ－ｓｐｉｋｅは、１～７Ｖの振幅および２５ｍｓの振幅幅を有する方形波からなる。そして、立ち上がりタイミングがＧａｔｅ－ｓｐｉｋｅの立ち上がりタイミングとΔｔだけ異なるＰｏｓｔ－ｓｐｉｋｅの電圧値をＧａｔｅ－ｓｐｉｋｅの電圧値から減算することによってＶ_ｇａｔｅ－ｓｐｉｋｅを生成する（図２３の（ｂ）参照）。この場合、Δｔは、Ｖ_ｇａｔｅ－ｓｐｉｋｅの最大電圧が負の電圧になる範囲に設定される。

【0147】

図２４は、スパイクタイミング依存可塑性を実装するときの電圧印加プロトコルを示す図である。図２４を参照して、次の工程（ｉ）～（ｖｉｉｉ）を説明する。

【0148】

（ｉ）メモリスタ１０における初期のコンダクタンスＧ_３－５を測定するために、１００ｍＶの振幅および２ｍｓの振幅幅を有する読出電圧Ｒｅａｄを、端子５を接地した状態で端子３に印加する。

【0149】

（ｉｉ）工程（ｉ）の後、ドーパント（酸素空孔）を端子３－５間に集積させるために、１２Ｖの振幅および５０ｓの振幅幅を有するパルス電圧を、端子３，５を接地した状態で端子４，６に印加する。

【0150】

（ｉｉｉ）工程（ｉｉ）の後、コンダクタンスＧ_３－５の変化を測定するために、端子５を接地した状態で読出電圧Ｒｅａｄを端子３に印加する。

【0151】

（ｉｖ）工程（ｉｉｉ）の後、端子５を接地した状態で端子３に±１～２０Ｖの範囲の振幅および０．１～１０ｓの範囲の振幅幅を有するパルス電圧を複数回印加してコンダクタンスＧ_３－５を所望の値に初期化する。より具体的には、±１Ｖの範囲の振幅および３ｓの振幅幅を有するパルス電圧から始まって、パルス電圧の印加毎に振幅が０．２Ｖずつ大きくなって行くパルス電圧を用い、コンダクタンスＧ_３－５を小さくする場合は、１Ｖ、１．２Ｖ、１．４Ｖ、・・・のように振幅を変化させ、コンダクタンスＧ_３－５を大きくする場合は、－１Ｖ、－１．２Ｖ、－１．４Ｖ、・・・のように振幅を変化させ、最終的には、±１６Ｖまで変化させることによってコンダクタンスＧ_３－５を所望の値に初期化する。本実験では、例えば、コンダクタンスＧ_３－５を２ｍＳに初期化する。

【0152】

（ｖ）工程（ｉｖ）の後、端子５を接地した状態でＶ_１スパイクＶ_１－ｓｐｉｋｅ（Ｓｐｉｋｅ１）を端子３に印加する。この場合、Ｖ_１スパイクＶ_１－ｓｐｉｋｅの印加前後に端子５を接地した状態で読出電圧Ｒｅａｄを端子３に印加し、Ｖ_１スパイクＶ_１－ｓｐｉｋｅ（Ｓｐｉｋｅ１）の印加前後におけるコンダクタンスＧ_３－５を測定し、コンダクタンスＧ_３－５の変化量Δｗを次式によって算出する。

【0153】

【数1】

【0154】

（ｖｉ）工程（ｖ）の後、上述した方法によって、再度、コンダクタンスＧ_３－５を所望の値（＝２ｍＳ）に初期化する。

【0155】

（ｖｉｉ）工程（ｖｉ）の後、端子５を接地した状態でＶ_１スパイクＶ_１－ｓｐｉｋｅ（Ｓｐｉｋｅ１）を端子３に印加するとともにＶ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）を端子４，６に印加する。この場合、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）の印加前後に端子５を接地した状態で読出電圧Ｒｅａｄを端子３に印加し、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）の印加前後におけるコンダクタンスＧ_３－５を測定し、コンダクタンスＧ_３－５の変化量Δｗを式（１）によって算出する。

【0156】

（ｖｉｉｉ）工程（ｖｉｉ）の後、Δｔを－５０ｍｓ～＋５０ｍｓの範囲で変化させながらコンダクタンスＧ_３－５の初期化とコンダクタンスＧ_３－５の変化量Δｗの算出とを繰り返し行う。

【0157】

図２５は、図２４に示す電圧印加プロトコルに従って電圧を印加したときのドーパント（酸素空孔）の移動の様子を示す概念図である。

【0158】

図２５の（ａ）を参照して、上述した工程（ｉｉ）において説明したように電圧を印加すると、ドーパント（酸素空孔）は、端子３－５間に集積される。

【0159】

また、図２５の（ｂ）を参照して、上述した工程（ｉｖ）において説明したように端子５を接地した状態で端子３に種々のパルス電圧を印加すると、コンダクタンスＧ_３－５が所望の値に初期化される。

【0160】

更に、図２５の（ｃ）を参照して、上述した工程（ｖ）において説明したように、端子５を接地した状態でＶ_１スパイクＶ_１－ｓｐｉｋｅを端子３に印加すると、ドーパント（酸素空孔）が端子３－５間を移動し、Ｖ_１スパイクＶ_１－ｓｐｉｋｅの印加前後においてコンダクタンスＧ_３－５が変化する。

【0161】

更に、図２５の（ｄ）を参照して、上述した工程（ｖｉｉ）において説明したように、端子５を接地した状態でＶ_１スパイクＶ_１－ｓｐｉｋｅ（Ｓｐｉｋｅ１）を端子３に印加するとともにＶ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）を端子４，６に印加すると、ドーパント（酸素空孔）が端子５と端子３，４，６との間で移動し、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）の印加前後においてコンダクタンスＧ_３－５が変化する。

【0162】

図２６は、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを変化させたときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。図２６において、縦軸は、コンダクタンスＧ_３－５の変化量Δｗを表し、横軸は、Δｔを表す。図２６においては、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを印加しない場合（＝ｎ／ａ）、およびＶ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅Ｖが１Ｖ，２Ｖ，３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖである場合について、コンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す。

【0163】

図２６を参照して、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを変化させることによって、コンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係が変化する。例えば、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを印加しない場合（＝ｎ／ａ）、コンダクタンスＧ_３－５の変化量Δｗは、Δｔが－２５ｍｓであるとき最小値になり、Δｔが＋２５ｍｓであるとき最大値になる（黒丸参照）。また、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅Ｖが７Ｖである場合、コンダクタンスＧ_３－５の変化量Δｗは、Δｔが－２５ｍｓであるとき最大値になり、Δｔが＋２５ｍｓであるとき最小値になる（白三角参照）。

【0164】

図２７は、図２６において、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを印加しない場合（＝ｎ／ａ）におけるコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。図２７において、縦軸は、コンダクタンスＧ_３－５の変化量Δｗを表し、横軸は、Δｔを表す。また、Δｔが－５０ｍｓ～０ｍｓの領域は、Ｐｒｅ－ｓｐｉｋｅの立ち上がりタイミングがＰｏｓｔ－ｓｐｉｋｅの立ち上がりタイミングよりも遅いときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示し、Δｔが０ｍｓ～＋５０ｍｓの領域は、Ｐｒｅ－ｓｐｉｋｅの立ち上がりタイミングがＰｏｓｔ－ｓｐｉｋｅの立ち上がりタイミングよりも早いときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す。

【0165】

図２７を参照して、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを端子４，６に印加しない場合（＝ｎ／ａ）、Δｔが正の領域では、コンダクタンスＧ_３－５の変化量Δｗが正になり、コンダクタンスＧ_３－５が上昇し、Δｔが負の領域では、コンダクタンスＧ_３－５の変化量Δｗが負になり、コンダクタンスＧ_３－５が減少する。また、Δｔが±２５ｍｓであるとき、コンダクタンスＧ_３－５の変化量Δｗの絶対値が最大値になる。

【0166】

Δｔが－２５ｍｓであるとき（Ａ）、図２２の（ａ）に示すスパイク電圧ＳＰＫ１が端子３に印加されるので（即ち、端子３に正の電圧が印加されるので）、ドーパント（酸素空孔）が端子５側に移動し（図２２の（ｃ）参照）、コンダクタンスＧ_３－５が低下する。その結果、コンダクタンスＧ_３－５の変化量Δｗが負になる。

【0167】

一方、Δｔが＋２５ｍｓであるとき（Ｂ）、図２２の（ｂ）に示すスパイク電圧ＳＰＫ２が端子３に印加されるので（即ち、端子３に負の電圧が印加されるので）、ドーパント（酸素空孔）が端子３側に移動し（図２２の（ｄ）参照）、コンダクタンスＧ_３－５が上昇する。その結果、コンダクタンスＧ_３－５の変化量Δｗが正になる。

【0168】

図２８は、図２６において、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅Ｖが５ＶであるときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。図２８において、縦軸は、コンダクタンスＧ_３－５の変化量Δｗを表し、横軸は、Δｔを表す。

【0169】

図２８を参照して、コンダクタンスＧ_３－５の変化量Δｗは、Δｔが－５０ｍｓ～０ｍｓの領域およびΔｔが０ｍｓ～＋５０ｍｓの領域の両方において、正の領域に存在する。そして、コンダクタンスＧ_３－５の変化量Δｗは、Δｔが±２５ｍｓであるとき最大値になるが、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを印加しない場合（図２７参照）に比べ、小さい。

【0170】

図２９は、図２６において、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅Ｖが７ＶであるときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。図２９において、縦軸は、コンダクタンスＧ_３－５の変化量Δｗを表し、横軸は、Δｔを表す。

【0171】

図２９を参照して、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅Ｖが７Ｖである場合、Δｔが正の領域では、コンダクタンスＧ_３－５の変化量Δｗが負になり、コンダクタンスＧ_３－５が減少し、Δｔが負の領域では、コンダクタンスＧ_３－５の変化量Δｗが正になり、コンダクタンスＧ_３－５が上昇する。また、Δｔが±２５ｍｓであるとき、コンダクタンスＧ_３－５の変化量Δｗの絶対値が最大値になるが、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅを印加しない場合（図２７参照）に比べ、コンダクタンスＧ_３－５の変化の方向が逆になる。つまり、変化量Δｗの極性が逆転する。

【0172】

Δｔが－２５ｍｓであるとき（Ｃ）、図２２の（ａ）に示すスパイク電圧ＳＰＫ１が端子３，４，６に印加されるので（即ち、端子３，４，６に正の電圧が印加されるので）、ドーパント（酸素空孔）が図２２の（ｃ）に示す場合よりも多く端子５側に集結し（図２２の（ｅ）参照）、コンダクタンスＧ_３－５が上昇する。その結果、コンダクタンスＧ_３－５の変化量Δｗが正になる。

【0173】

一方、Δｔが＋２５ｍｓであるとき（Ｄ）、図２２の（ｂ）に示すスパイク電圧ＳＰＫ２が端子３，４，６に印加されるので（即ち、端子３，４，６に負の電圧が印加されるので）、ドーパント（酸素空孔）が分散し（図２２の（ｆ）参照）、コンダクタンスＧ_３－５が低下する。その結果、コンダクタンスＧ_３－５の変化量Δｗが負になる。

【0174】

従って、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅Ｖをｎ／ａ＝０Ｖ、１Ｖ，２Ｖ，３Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖと大きくすると、コンダクタンスＧ_３－５の変化量Δｗが減少し、変化量Δｗの極性が逆転することが分かった（図２９参照）。また、Δｔが±２５ｍｓであるときにコンダクタンスＧ_３－５の変化量Δｗの絶対値が最大値を取ることが分かった。

【0175】

以上より、４端子メモリスタ（メモリスタ１０）を用いたＳＴＤＰ特性の実装およびＳＴＤＰ特性のゲート電圧（＝Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ）による変調が可能であることが示された。また、ゲート電圧（＝Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ）による対称ＳＴＤＰ特性および非対称ＳＴＤＰ特性の切り替えも可能であることが示された。

【0176】

［パブロフ型条件付け］
図１および図２に示すメモリスタ１０に実装したシナプス特性としてパブロフ型条件付けについて説明する。

【0177】

パブロフ型条件付けとは、ベルの音だけでは反応を示さなかった犬が、ベルを鳴らすと同時に餌を与える工程を繰り返すことによって、ベルの音のみで唾液分泌をするようになるという学習過程である。

【0178】

図３０は、パブロフ型条件付けとメモリスタの入出力との対応関係を示す図である。図３０を参照して、パブロフの犬を模倣するには、２入力１出力が必要であるので、端子３，６を入力とし、端子５を出力とする。端子３をベルの音（中性刺激、条件刺激）、端子６を餌（無条件刺激）、端子５を唾液分泌（無条件反射、条件反射）にそれぞれ対応付ける。

【0179】

学習前においてベルの音だけでは反応を示さない犬を、メモリスタ１０において端子３に電圧Ｖ_１を印加したとき低いコンダクタンスＧ_３－５を出力することを対応付ける。また、学習中においてベルを鳴らすと同時に餌を与える工程を、メモリスタ１０において端子３，６にそれぞれ電圧Ｖ_１，Ｖ_４を印加したとき高いコンダクタンスＧ_３－５を出力することを対応付ける。更に、学習後においてベルの音のみで唾液分泌をするようになることを、メモリスタ１０において端子３に電圧Ｖ_１のみを印加しただけで、高いコンダクタンスＧ_３－５を出力することを対応付ける。

【0180】

図３１は、パブロフ型条件付けを実装するときの電圧印加プロトコルを示す図である。図３１を参照して次の工程（ｘｉ）～（ｘｉｖ）を説明する。

【0181】

（ｘｉ）端子３，４に正の電圧を印加して端子３，４の周辺のドーパント（酸素空孔）を端子５，６側にドリフトさせ、初期化を行う。

【0182】

（ｘｉｉ）工程（ｘｉ）の後、端子５を接地した状態で１００ｍＶの振幅および２ｍｓの振幅幅を有する読取電圧Ｒｅａｄを端子３に印加し、端子３－５間のコンダクタンスＧ_３－５を測定する。

【0183】

（ｘｉｉｉ）工程（ｘｉｉ）の後、－９Ｖの振幅および１００ｍｓの振幅幅を有する書込電圧Ｗｒｉｔｅ１を端子３に印加し、その後、端子５を接地した状態で１００ｍＶの振幅および２ｍｓの振幅幅を有する読取電圧Ｒｅａｄを端子３に印加し、端子３－５間のコンダクタンスＧ_３－５を測定する。そして、書込電圧Ｗｒｉｔｅ１の印加と読取電圧Ｒｅａｄの印加を９回繰り返し実行する。

【0184】

（ｘｉｖ）工程（ｘｉｉｉ）の後、書込電圧Ｗｒｉｔｅ１を端子３に印加するとともに９Ｖの振幅および１００ｍｓの振幅幅を有する書込電圧Ｗｒｉｔｅ２を端子６に印加し、その後、端子５を接地した状態で１００ｍＶの振幅および２ｍｓの振幅幅を有する読取電圧Ｒｅａｄを端子３に印加し、端子３－５間のコンダクタンスＧ_３－５を測定する。そして、端子３，６への書込電圧Ｗｒｉｔｅ１，Ｗｒｉｔｅ２の印加および端子３への読取電圧Ｒｅａｄの印加を繰り返し実行する。

【0185】

図３２および図３３は、それぞれ、ベルの音に対応する電圧Ｖ_１、餌に対応する電圧Ｖ_４および反応の有無に対応するコンダクタンスＧ_３－５とパルス数との関係を示す第１および第２の図である。

【0186】

図３２および図３３において、縦棒ＶＢｒ１は、初期化プロセスを表し、縦棒ＶＢｒ２は、端子３への電圧印加（ベルの音）後の端子３－５間のコンダクタンスＧ_３－５の値を表し、縦棒ＶＢｒ３は、端子３への電圧印加（ベルの音）と端子６への電圧印加（餌）とを同時に行った後の端子３－５間のコンダクタンスＧ_３－５の値を表す。

【0187】

図３２を参照して、初期化プロセスにおいてコンダクタンスＧ_３－５の値を０．６ｍＳに初期化（図３２の“Ｉ”参照）した後、端子３への電圧印加（Ｖ_１印加（ベルの音））を９回行ったとき、コンダクタンスＧ_３－５に顕著な変化は見られなかった。

【0188】

次に、書込電圧Ｗｒｉｔｅ１の端子３への印加と、書込電圧Ｗｒｉｔｅ２の端子６への印加とを同時に行うと、コンダクタンスＧ_３－５は、わずかに上昇した。同様の工程を繰り返し行うと、３周期目に、書込電圧Ｗｒｉｔｅ１の端子３への印加と、書込電圧Ｗｒｉｔｅ２の端子６への印加とを同時に行ったとき、コンダクタンスＧ_３－５が大きく上昇するのが観測された（図３２の“ＩＩ”参照）。その後、書込電圧Ｗｒｉｔｅ１の端子３への印加のみを行った場合においても、コンダクタンスＧ_３－５は、高い値を示した。

【0189】

この結果は、ベルの音のみでは、唾液分泌反応を示さなかった犬が、ベルの音と餌を連合させることにより、ベルの音のみで唾液分泌反応を行うように学習したことと等価とみなすことができる。そして、このコンダクタンスＧ_３－５の増加は、端子３および端子６に同時に電位を与えたことによって端子３，６間に大きな電位差が生じた結果、端子６周辺のドーパント（酸素空孔）が端子３周辺へドリフトしたためであると考えられる。

【0190】

その後、再度、初期化プロセスを行うことにより、コンダクタンスＧ_３－５を０．６ｍＳに戻すことに成功した（図３２の“ＩＩＩ”参照）。

【0191】

更に、パルス数が８０までの範囲において、図３２に示す電圧印加プロトコルに従って電圧Ｖ_１，Ｖ_４の印加を繰り返すことによって同様のコンダクタンスの変化特性を得ることに成功した。

【0192】

図３３を参照して、パルス数が８０～２００の範囲においては、書込電圧Ｗｒｉｔｅ１（＝Ｖ_１）の振幅を－６．５～０Ｖの範囲に設定し、書込電圧Ｗｒｉｔｅ２（＝Ｖ_４）の振幅を０～６．５Ｖの範囲に設定した。

【0193】

初期化プロセスにおいてコンダクタンスＧ_３－５の値を０．６ｍＳに初期化（図３３の“ＩＶ”参照）した後、端子３への電圧印加（Ｖ_１印加（ベルの音））を９回行うことと、書込電圧Ｗｒｉｔｅ１の端子３への印加と書込電圧Ｗｒｉｔｅ２の端子６への印加とを同時に行うことと、端子３への電圧印加（Ｖ_１印加（ベルの音））を９回行うことと、書込電圧Ｗｒｉｔｅ１の端子３への印加と書込電圧Ｗｒｉｔｅ２の端子６への印加とを同時に行うことと、端子３への電圧印加（Ｖ_１印加（ベルの音））を９回行うこととを実行して結果、図３２に示す場合と同じ結果が得られた。そして、３周期目に、書込電圧Ｗｒｉｔｅ１の端子３への印加と、書込電圧Ｗｒｉｔｅ２の端子６への印加とを同時に行ったとき、コンダクタンスＧ_３－５が大きく上昇するのが観測された（図３３の“Ｖ”参照）。その後、書込電圧Ｗｒｉｔｅ１の端子３への印加のみを行った場合においても、コンダクタンスＧ_３－５は、高い値を示した。

【0194】

引き続いて、パルス数が１２０～１６０の範囲および１６０～２００の範囲において、パルス数が８０～１２０の範囲における電圧印加と同じ電圧印加を行った結果、パルス数が１２０～１６０の範囲および１６０～２００の範囲において、パルス数が８０～１２０の範囲におけると同様に、３周期目にコンダクタンスＧ_３－５が大きく上昇するのが観測された。

【0195】

従って、書込電圧Ｗｒｉｔｅ１（＝Ｖ_１）の振幅を－６．５～０Ｖの範囲に設定し、書込電圧Ｗｒｉｔｅ２（＝Ｖ_４）の振幅を０～６．５Ｖの範囲に設定することによって、初回の条件付けと２回目以降（パルス数が１２０～２００の範囲）の条件付けに必要なベル（Ｖ_１の印加）および餌（Ｖ_４の印加）の回数を同じにすることができる。

【0196】

図３４は、図３２および図３３に示す各工程における光学顕微鏡像を示す図である。図３５は、図３２および図３３に示す各工程におけるドーパント（酸素空孔）の分布変化を示す概念図である。

【0197】

図３４を参照して、初期化プロセスを行った後の光学顕微鏡像（初期化１）により、端子５，６の先端に濃い着色領域が形成されていることがわかる（（ａ）参照）。

【0198】

その後、３０パルス目における高コンダクタンス化後の光学顕微鏡像（学習１）により、端子３の先端に濃い着色領域が形成されていることがわかる（（ｂ）参照）。その結果、コンダクタンスＧ_３－５が増加したと考えられる。

【0199】

引き続いて、初期化２→学習２を行ったときに同様の光学顕微鏡像の変化が得られることから（（ｃ），（ｄ）参照）、この着色領域の移動が繰り返し行われることによって、高いコンダクタンス状態であるＨＣＳ（High Conductance State）と低いコンダクタンス状態であるＬＣＳ（Low Conductance State）とが切り替えられたと考えられる。

【0200】

図３５を参照して、初期化プロセスにおいては、端子３，４に正の電圧が印加されるため、ドーパント（酸素空孔）は、端子５，６周辺へ移動する（（ａ）参照）。その結果、コンダクタンスＧ_３－５が低くなると考えられる。

【0201】

また、学習においては、負の書込電圧Ｗｒｉｔｅ１が端子３に印加され、正の書込電圧Ｗｒｉｔｅ２が端子６に印加されるため、ドーパント（酸素空孔）は、端子３の周辺へ移動する（（ｂ）参照）。その結果、コンダクタンスＧ_３－５が高くなると考えられる。

【0202】

［短期増強／長期増強］
図１および図２に示すメモリスタ１０に実装したシナプス特性として短期増強／長期増強について説明する。

【0203】

人間の記憶、忘却は、シナプスへの信号入力によって変化する結合強度によるとされており、この信号入力の頻度によって記憶の保持特性が変化する。

【0204】

図３６は、結合強度と入力信号の頻度との関係を示す図である。図３６において、曲線ｋ８は、結合強度と入力信号の頻度との関係を示す。

【0205】

図３６を参照して、入力が低頻度であれば、増強された結合強度は、短期間しか保持されず、減衰する。これを短期増強ＳＴＰ（Short-Term Potentiation）と言う。一方、入力が高頻度であれば、増強された結合強度は、長期間保持される。これを長期増強ＬＴＰ（Long-Term Potentiation）と言う。

【0206】

従来、ＳＴＰ／ＬＴＰ特性を２端子メモリスタ素子で模倣する場合、減衰が素子に依存するため、素子を作製した後は、ＳＴＰ／ＬＴＰ特性の変調を制御することができなかった。

【0207】

そこで、この発明の実施の形態においては、変調可能なＳＴＰ／ＬＴＰ特性を模倣するために、４端子メモリスタの端子３に電圧Ｖ_１を印加することを４端子メモリスタへの信号入力に対応させ、端子４，６に電圧Ｖ_４，６を印加することを忘却に対応させる。つまり、電圧Ｖ_１によってコンダクタンスＧ_３－５を増強し、電圧Ｖ_４，６によってコンダクタンスＧ_３－５を減衰する。

【0208】

図３７は、初期化、増強および減衰に対応するドーパント（酸素空孔）の分布を示す概念図である。

【0209】

図３７を参照して、初期化として、端子５を接地した状態で端子３に±１～２０Ｖの範囲の振幅および０．１～１０ｓの範囲の振幅幅を有するパルス電圧からなる電圧Ｖ_１を複数回印加することでドーパント（酸素空孔）を端子３の周辺に集積させる（（ａ）参照）。この場合、初期化後のコンダクタンスＧ_３－５は、例えば、６００μＳである。

【0210】

次に、増強として、端子５を接地した状態で端子３に正の電圧Ｖ_１を印加することでコンダクタンスＧ_３－５を増加させる（（ｂ）参照）。この場合、正の電圧Ｖ_１は、例えば、１８Ｖである。引き続いて、減衰として、端子５を接地した状態で端子４，６に負の電圧Ｖ_４，６を印加することでコンダクタンスＧ_３－５を減少させる（（ｃ）参照）。この場合、負の電圧Ｖ_４，６は、例えば、－８Ｖ，－８．５Ｖ，－９Ｖである。そして、増強の頻度を変化させることによってＳＴＰ／ＬＴＰ特性の制御を行う。

【0211】

図３８は、コンダクタンスＧ_３－５のＶ_１入力頻度依存性を示す図である。図３８の（ａ），（ｂ），（ｃ）において、上段は、Ｖ_１入力を示し、下段は、コンダクタンスＧ_３－５の推移を示す。また、図３８の（ａ），（ｂ），（ｃ）において、縦軸は、コンダクタンスＧ_３－５を表し、横軸は、パルス数を表す。更に、（ａ）は、Ｖ_１＝１８Ｖ、Ｖ_４，６＝－９ＶであるときのコンダクタンスＧ_３－５のＶ_１入力頻度依存性を示し、（ｂ）は、Ｖ_１＝１８Ｖ、Ｖ_４，６＝－８．５ＶであるときのコンダクタンスＧ_３－５のＶ_１入力頻度依存性を示し、（ｃ）は、Ｖ_１＝１８Ｖ、Ｖ_４，６＝－８ＶであるときのコンダクタンスＧ_３－５のＶ_１入力頻度依存性を示す。

【0212】

図３８の（ａ）を参照して、パルス数の領域ＲＥＧ１において、Ｖ_１が２回入力され、パルス数の領域ＲＥＧ２において、Ｖ_１が１０回入力される。そして、領域ＲＥＧ２において、Ｖ_１が１０回入力された後のコンダクタンスＧ_３－５の減衰は、領域ＲＥＧ１において、Ｖ_１が２回入力された後のコンダクタンスＧ_３－５の減衰よりも小さい。

【0213】

図３８の（ｂ）を参照して、パルス数の領域ＲＥＧ３において、Ｖ_１が２回入力され、パルス数の領域ＲＥＧ４において、Ｖ_１が１０回入力される。そして、領域ＲＥＧ４において、Ｖ_１が１０回入力された後のコンダクタンスＧ_３－５の減衰は、領域ＲＥＧ３において、Ｖ_１が２回入力された後のコンダクタンスＧ_３－５の減衰よりも小さい。

【0214】

図３８の（ｃ）を参照して、パルス数の領域ＲＥＧ５において、Ｖ_１が２回入力され、パルス数の領域ＲＥＧ６において、Ｖ_１が１０回入力される。そして、領域ＲＥＧ６において、Ｖ_１が１０回入力された後のコンダクタンスＧ_３－５の減衰は、領域ＲＥＧ５において、Ｖ_１が２回入力された後のコンダクタンスＧ_３－５の減衰よりも小さい。

【0215】

このように、Ｖ_１入力の頻度が多くなると、コンダクタンスＧ_３－５の減衰が小さくなるので、Ｖ_１が１０回入力されることによって増強された結合強度の保持期間が、Ｖ_１が２回入力されることによって増強された結合強度の保持期間よりも長くなる。

【0216】

従って、メモリスタ１０－２において、短期増強ＳＴＰ／長期増強ＬＴＰが発現することを確認できた。

【0217】

図３９は、最大コンダクタンスから１０％減衰するのに必要な減衰パルス数とゲート電圧（Ｖ_４，６）との関係を示す図である。図３９において、縦軸は、減衰パルス数を表し、横軸は、ゲート電圧（Ｖ_４，６）を表す。なお、短期増強／長期増強をメモリスタ１０－２に実装する実験においては、最大コンダクタンスから２０％減衰することは無かったので、最大コンダクタンスから１０％減衰するのに必要な減衰パルス数を示している。

【0218】

図３９を参照して、入力頻度（Ｖ_１の印加頻度）によってコンダクタンスＧ_３－５の減衰に必要なパルス数が大きく変化していることが分かった。また、ゲート電圧（Ｖ_４，６）の絶対値が小さくなると、コンダクタンスＧ_３－５を減衰させるパルス数が増加することが分かった。その結果、ゲート電圧（Ｖ_４，６）によって保持特性を変調できることが示された。

【0219】

従って、メモリスタ１０－２にＳＴＰ／ＬＴＰ特性を実装し、またゲート電圧（Ｖ_４，６）によるＳＴＰ／ＬＴＰ特性の変調に成功した。

【0220】

［シナプスの鋭敏化と馴化］
図１および図２に示すメモリスタ１０に実装したシナプス特性としてシナプスの鋭敏化と馴化について説明する。

【0221】

図４０は、シナプスの鋭敏化と馴化における電圧印加プロトコルを示す図である。図４０を参照して、次の工程（ｘｘｉ）～（ｘｘｖ）を説明する。
（ｘｘｉ）端子３，５を接地した状態で端子４－６間に１２Ｖの振幅および５０ｓの振幅幅を有するパルス電圧をゲート電圧（Ｖ_ｇａｔｅ）として印加する。
（ｘｘｉｉ）工程（ｘｘｉ）の後、初期化プロセスにおいて、端子５を接地した状態で端子３に±１～２０Ｖの範囲の振幅および０．１～１０ｓの範囲の振幅幅を有するパルス電圧を複数回印加することによってコンダクタンスＧ_３－５を１．６ｍＳに設定する。
（ｘｘｉｉｉ）工程（ｘｘｉｉ）の後、Ｄｅｐｒｅｓｓｉｏｎプロセスにおいて、端子５を接地した状態で１３Ｖの振幅および３００ｍｓの振幅幅を有するパルス電圧を端子３に印加すると共にＶ_ｇａｔｅの振幅および３００ｍｓの振幅幅を有するパルス電圧をゲート電極（端子４，６）に印加することをコンダクタンスＧ_３－５が１．０ｍＳに到達するまで繰り返し行う。なお、Ｖ_ｇａｔｅは、印加しない（ｎ／ａ），２Ｖ，４Ｖ，５Ｖ，６Ｖ，７Ｖ，８Ｖ，９Ｖ，１０Ｖ，１２Ｖ，１３Ｖに変化された。
（ｘｘｉｖ）工程（ｘｘｉｉｉ）の後、Ｐｏｔｅｎｔｉａｔｉｏｎプロセスにおいて、端子５を接地した状態で－１３Ｖの振幅および３００ｍｓの振幅幅を有するパルス電圧を端子３に印加することをコンダクタンスＧ_３－５が１．６ｍＳに到達するまで繰り返し行う。
（ｘｘｖ）工程（ｘｘｉｖ）の後、ＤｅｐｒｅｓｓｉｏｎプロセスおよびＰｏｔｅｎｔｉａｔｉｏｎプロセスを繰り返し実行する。

【0222】

なお、各パルス電圧印加の間に、コンダクタンスＧ_３－５を測定するためのパルス電圧（振幅：１００ｍＶ、振幅幅：２ｍｓ）を読出電圧Ｒｅａｄとして印加する。

【0223】

図４１は、コンダクタンスＧ_３－５とパルス数との関係を示す図である。図４１において、（ａ）は、ゲート電圧Ｖ_ｇａｔｅが印加されていないときのコンダクタンスＧ_３－５とパルス数との関係を示し、（ｂ）は、ゲート電圧Ｖ_ｇａｔｅ＝２ＶであるときのコンダクタンスＧ_３－５とパルス数との関係を示し、（ｃ）は、ゲート電圧Ｖ_ｇａｔｅ＝７ＶであるときのコンダクタンスＧ_３－５とパルス数との関係を示し、（ｄ）は、ゲート電圧Ｖ_ｇａｔｅ＝１３ＶであるときのコンダクタンスＧ_３－５とパルス数との関係を示す。また、図４１の（ａ），（ｂ），（ｃ），（ｄ）において、縦軸は、コンダクタンスＧ_３－５を表し、横軸は、パルス数を表す。

【0224】

図４１を参照して、図４０に示す電圧印加プロトコルに従ってＰｏｔｅｎｔｉａｔｉｏｎ（高コンダクタンス化）およびＤｅｐｒｅｓｓｉｏｎ（低コンダクタンス化）を多数回繰り返すことが可能であることを確認できた（図４１の（ａ）～（ｄ）参照）。また、ゲート電圧Ｖ_ｇａｔｅが印加された場合、全てのゲート電圧Ｖ_ｇａｔｅにおいて、総パルスの印加回数は、２０００回を超えている。更に、ゲート電圧Ｖ_ｇａｔｅの値によってＰｏｔｅｎｔｉａｔｉｏｎ（高コンダクタンス化）およびＤｅｐｒｅｓｓｉｏｎ（低コンダクタンス化）に必要なパルス数が変化していることが分かる（図４１の（ｂ）～（ｄ）参照）。

【0225】

図４２は、Ｄｅｐｒｅｓｓｉｏｎ（低コンダクタンス化）およびＰｏｔｅｎｔｉａｔｉｏｎ（高コンダクタンス化）に要求される平均パルス数のゲート電圧依存性を示す図である。

【0226】

図４２において、（ａ）は、Ｄｅｐｒｅｓｓｉｏｎ（低コンダクタンス化）に要求される平均パルス数のゲート電圧依存性を示し、（ｂ）は、Ｐｏｔｅｎｔｉａｔｉｏｎ（高コンダクタンス化）に要求される平均パルス数のゲート電圧依存性を示す。また、図４２の（ａ），（ｂ）において、縦軸は、要求パルスの平均数を表し、横軸は、ゲート電圧Ｖ_ｇａｔｅを表す。

【0227】

図４２の（ａ）を参照して、Ｄｅｐｒｅｓｓｉｏｎ（低コンダクタンス化）プロセスでは、要求パルスの平均数は、ゲート電圧Ｖ_ｇａｔｅ＝７Ｖを境にして異なる傾向を示すことが分かる。ゲート電圧Ｖ_ｇａｔｅが７Ｖ以下では、要求パルスの平均数は、ゲート電圧Ｖ_ｇａｔｅの値の上昇に伴って概ね上昇する傾向があるが、ゲート電圧Ｖ_ｇａｔｅが７Ｖ以上では、要求パルスの平均数は、ゲート電圧Ｖ_ｇａｔｅの値の上昇に伴って減少する。

【0228】

一方、Ｐｏｔｅｎｔｉａｔｉｏｎ（高コンダクタンス化）プロセスでは、ゲート電圧Ｖ_ｇａｔｅ＝ｎ／ａを除けば、要求パルスの平均数は、概ね、１００～１５０の間に収まっており、一定とみなすことができる。

【0229】

図４３は、ドーパント（酸素空孔）の分布とゲート電圧との関係を示す概念図である。図４３の（ａ）は、ゲート電圧Ｖ_ｇａｔｅが印加されていない場合（ｎ／ａ）のドーパント（酸素空孔）の分布を示し、（ｂ）は、ゲート電圧Ｖ_ｇａｔｅがほぼ接地電圧であるときのドーパント（酸素空孔）の分布を示し、（ｃ）は、ゲート電圧Ｖ_ｇａｔｅがほぼＶ_１／２であるときのドーパント（酸素空孔）の分布を示し、（ｄ）は、ゲート電圧Ｖ_ｇａｔｅがほぼＶ_１であるときのドーパント（酸素空孔）の分布を示す。

【0230】

Ｄｅｐｒｅｓｓｉｏｎ（低コンダクタンス化）に必要なパルス数がゲート電圧印加の有無、およびゲート電圧Ｖ_ｇａｔｅの大きさにより変調される理由について考察する。Ｄｅｐｒｅｓｓｉｏｎ（低コンダクタンス化）特性は、Ｖ_ｇａｔｅ＝ｎ／ａ、Ｖ_ｇａｔｅ≒ＧＮＤ、Ｖ_ｇａｔｅ≒Ｖ_１／２、およびＶ_ｇａｔｅ≒Ｖ_１の大きく４つのグループに分類でき、それぞれ素子中の異なる領域でドーパント（酸素空孔）の分布が変化するため、異なる特性を有すると推測できる。まず、Ｖ_ｇａｔｅ＝ｎ／ａである場合では、端子３周辺のドーパント（酸素空孔）が電圧印加により端子５周辺へとドリフトするため、端子３－５間に低コンダクタンス領域が生じる結果、コンダクタンスＧ_３－５は減少する（図４３の（ａ）参照）。次にＶ_ｇａｔｅ≒ＧＮＤである場合、端子３－５間と比較して、端子３－４間および端子３－６間の方が大きな電界分布が生じることが推測できるため、コンダクタンスＧ_３－５の変化への寄与が大きいと予想できる。端子３周辺のドーパント（酸素空孔）が端子４，６付近へとドリフトすることで、端子３周辺に低コンダクタンス領域が形成される結果、コンダクタンスＧ_３－５は減少すると考えられる（図４３の（ｂ）参照）。

【0231】

一方、Ｖ_ｇａｔｅ≒Ｖ_１／２である場合、（ｂ）と比較して緩やかな電位勾配が各電極間に生じると考えられる。各Ｄｅｐｒｅｓｓｉｏｎのパルス電圧を印加した際のドーパント（酸素空孔）のドリフト量が少ないため、（ｂ）と比較してＤｅｐｒｅｓｓｉｏｎプロセスに要するパルス数が増加したと推測できる（図４３の（ｃ）参照）。最後に、Ｖ_ｇａｔｅ≒Ｖ_１である場合、端子４－５間および端子５－６間のドーパント（酸素空孔）の分布変化がコンダクタンスＧ_３－５の変化に大きく寄与すると考えられる。（ｃ）と比較して、端子４－５間および端子５－６間で大きな電界分布が生じ、その領域における１パルス辺りのドーパント（酸素空孔）のドリフト量が多いため、Ｄｅｐｒｅｓｓｉｏｎプロセスに必要なパルス数が少ないと考えることができる（図４３の（ｄ）参照）。

【0232】

図４４は、実施の形態１による別のメモリスタの概略図である。図４４を参照して、メモリスタ１０－３は、基板１１と、酸化物半導体層１２と、端子１３とを備える。基板１１は、ガラス１１－１とＩＴＯ（Indium Tin Oxide）１１－２とからなる。ＩＴＯ１１－２は、ガラス１１－１の表面に形成される。そして、ＩＴＯ１１－２の膜厚は、例えば、１４０ｎｍである。

【0233】

酸化物半導体層１２は、基板１１のＩＴＯ１１－２の表面に接してＩＴＯ１１－２上に配置される。そして、酸化物半導体層１２は、ａ－ＧａＯ_ｙからなる。ａ－ＧａＯ_ｙの膜厚は、例えば、２００ｎｍである。端子１３は、酸化物半導体層１２の表面に接して酸化物半導体層１２上に配置される。端子１３は、Ｐｔからなる。Ｐｔの膜厚は、例えば、１００ｎｍである。

【0234】

このように、メモリスタ１０－３は、酸化物半導体層１２（ａ－ＧａＯ_ｙ）および端子１３（Ｐｔ）を基板１１上に順次堆積した構造からなり、基板１１のＩＴＯ１１－２と端子１３（Ｐｔ）とに電圧を印加して動作させるので、キャパシタ型の２端子メモリスタである。

【0235】

メモリスタ１０－３は、ガラスの表面にＩＴＯが形成された基板１１を有機溶媒によって洗浄し、その洗浄した基板１１のＩＴＯの表面に、酸化ガリウムをターゲットとして用いたパルスレーザ蒸着法によってａ－ＧａＯ_ｙを形成する。この場合、レーザ光源には、波長２６６ｎｍのＹＡＧレーザの第４次高調波が使用される。また、Ａｒガスが用いられ、Ａｒガスの分圧が４．０×１０^－１ＰａになるようにＡｒガスがパルスレーザ蒸着法の装置内に供給され、基板温度は、室温である。

【0236】

ａ－ＧａＯ_ｙを形成した後、１００ｎｍのＰｔを蒸着法によって酸化物半導体層２（ａ－ＧａＯ_ｙ）上に堆積し、端子１３を形成する。これによって、メモリスタ１０－３が作製される。

【0237】

図４５は、ａ－ＧａＯ_ｙの成膜前後におけるＲＨＥＥＤパターンを示す図である。図４５において、（ａ）は、ａ－ＧａＯ_ｙの成膜前のＲＨＥＥＤパターンを示し、（ｂ）は、ａ－ＧａＯ_ｙの成膜後のＲＨＥＥＤパターンを示す。

【0238】

図４５を参照して、ａ－ＧａＯ_ｙの成膜前後におけるＲＨＥＥＤパターンは、ハロー状であるので、酸化ガリウムがアモルファス構造を有することを確認した。

【0239】

図４６は、メモリスタ１０－３における電流と電圧との関係を示す図である。図４６において、縦軸は、電流を表し、横軸は、電圧を表す。また、曲線ｋ９～ｋ１３は、それぞれ、電圧を－１．７５Ｖ～＋１．７５Ｖの間で掃引するときの１サイクル目の電流－電圧特性、２サイクル目の電流－電圧特性、３サイクル目の電流－電圧特性、４サイクル目の電流－電圧特性および５サイクル目の電流－電圧特性を示す。

【0240】

電圧の掃引は、挿入図に示すように、電圧が三角形状に変化するように４Ｖ／ｓの掃引速度で行われた。

【0241】

図４６を参照して、電圧を０Ｖ→＋１．７５Ｖ→０Ｖ→－１．７５Ｖ→０Ｖの順序で掃引することによって、１サイクル目～５サイクル目の全てにおいて、電流は、ヒステリシスな電圧依存性を示す。従って、メモリスタ１０－３がメモリスタ動作を示すことが確認された。

【0242】

図４７は、図４６に示す電流－電圧特性において電流の絶対値と電圧との関係を示す図である。図４７において、縦軸は、対数表記による電流を表し、横軸は、電圧を表す。また、曲線ｋ９～ｋ１３については、図４６において説明した通りである。

【0243】

図４７を参照して、０．１Ｖの測定電圧において、８．９６倍の抵抗比を得ることができた。これは、酸素雰囲気下に代えてＡｒ雰囲気下でａ－ＧａＯ_ｙを成膜することによってドーパント（酸素空孔）の量が増大したためであると考えられる。

【0244】

メモリスタ１０－３におけるＳＴＤＰ特性について説明する。図４８は、スパイク電圧および電圧印加プロトコルを示す図である。

【0245】

０．７５Ｖの振幅および２５ｍｓの振幅幅（＝周期５０ｍｓ）を有する方形波からなるＰｒｅ－ｓｐｉｋｅと、０．７５Ｖの振幅および２５ｍｓの振幅幅（＝周期５０ｍｓ）を有する方形波からなるＰｏｓｔ－ｓｐｉｋｅとに基づいて、Ｐｒｅ－ｓｐｉｋｅの立ち上がりタイミングとＰｏｓｔ－ｓｐｉｋｅの立ち上がりタイミングとの差Δｔを所定の値に設定してＰｒｅ－ｓｐｉｋｅの電圧値からＰｏｓｔ－ｓｐｉｋｅの電圧値を減算してスパイク電圧Ｓｐｉｋｅを生成する。

【0246】

そして、メモリスタ１０－３のＩＴＯを接地した状態でスパイク電圧Ｓｐｉｋｅ（＝（Ｐｒｅ－ｓｐｉｋｅ）－（Ｐｏｓｔ－ｓｐｉｋｅ））をＰｔに印加する。

【0247】

電圧印加プロトコルは、次の通りである。
（ｘｘｘｉ）直前の実験の影響を排除するために、まず、上述した方法によってコンダクタンスＧ_３－５を初期化する。
（ｘｘｘｉｉ）工程（ｘｘｘｉ）の後、１Ｖの振幅および２５ｍｓの振幅幅を有するパルス波形からなる読出電圧Ｒｅａｄを印加してコンダクタンスＧ_３－５を測定する。
（ｘｘｘｉｉｉ）工程（ｘｘｘｉｉ）の後、ＩＴＯを接地した状態でスパイク電圧Ｓｐｉｋｅ（＝（Ｐｒｅ－ｓｐｉｋｅ）－（Ｐｏｓｔ－ｓｐｉｋｅ））をＰｔに印加し、その後、読出電圧Ｒｅａｄを印加してコンダクタンスＧ_３－５を測定する。
（ｘｘｘｉｖ）工程（ｘｘｘｉｉｉ）の後、工程（ｘｘｘｉ）～（ｘｘｘｉｉｉ）を繰り返し実行する。
（ｘｘｘｖ）工程（ｘｘｘｉｖ）の後、スパイク電圧Ｓｐｉｋｅの印加前後におけるコンダクタンスＧ_３－５を式（１）に代入してコンダクタンスＧ_３－５の変化量Δｗを算出する。
（ｘｘｘｖｉ）工程（ｘｘｘｖ）の後、Δｔを変えながら工程（ｘｘｘｉ）～（ｘｘｘｖ）を繰り返し実行する。

【0248】

図４９は、コンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。図４９を参照して、ＳＴＤＰ特性は、主に、スパイクタイミングのずれ量Δｔの正負によって結合強度変化の正負も決まる非対称ＳＴＤＰ（Ａｓｙｍｍｅｔｒｉｃ ＳＴＤＰ）特性と、Δｔの絶対値によって結合強度変化が定まる対称ＳＴＤＰ（Ｓｙｍｍｅｔｒｉｃ ＳＴＤＰ）特性とに分類される。

【0249】

図５０は、コンダクタンスＧ_３－５の変化量Δｗの測定結果を示す図である。図５１は、印加されるスパイク電圧とドーパント（酸素空孔）の分布とを示す図である。図５０において、縦軸は、コンダクタンスＧ_３－５の変化量Δｗを表し、横軸は、Δｔを表す。

【0250】

図５０を参照して、Δｔが正である場合、コンダクタンスＧ_３－５が大きくなり、その結果、コンダクタンスＧ_３－５の変化量Δｗが正になる。一方、Δｔが負である場合、コンダクタンスＧ_３－５が小さくなり、その結果、コンダクタンスＧ_３－５の変化量Δｗが負になる。

【0251】

これは、次の理由による。Δｔが負である場合、図５１の（ａ）に示すスパイク電圧がＰｔに印加される。その結果、正の電圧の振幅が最も大きくなるので、ドーパント（酸素空孔）がＩＴＯ側に引き寄せられ（図５１の（ｃ）参照）、コンダクタンスＧ_３－５が減少するからである。一方、Δｔが正である場合、図５１の（ｂ）に示すスパイク電圧がＰｔに印加される。その結果、負の電圧の振幅が最も大きくなるので、ドーパント（酸素空孔）がａ－ＧａＯ_ｙ全体に分布し（図５１の（ｄ）参照）、コンダクタンスＧ_３－５が増加するからである。

【0252】

このように、メモリスタ１０－３においては、酸化物半導体層（ａ－ＧａＯ_ｙ）の膜厚方向に平行な平面内におけるドーパント（酸素空孔）の分布が端子（Ｐｔ）に印加される電圧によって制御されるので、メモリスタ１０－３の端子（Ｐｔ）は、ドーパント（酸素空孔）の分布を２次元分布に制御する端子である。

【0253】

図５２は、別のＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅを示す図である。図５３は、図５２に示すＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅから生成されたスパイク電圧を印加したときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。図５３において、縦軸は、コンダクタンスＧ_３－５の変化量Δｗを表し、横軸は、Δｔを表す。

【0254】

図５２を参照して、１Ｖの振幅と５０ｍｓの時間長とを有する鋸波と、－１Ｖの振幅と５ｍｓの時間長とを有する方形波とを組み合わせた波形をＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅとして用いた。そして、Ｐｒｅ－ｓｐｉｋｅの電圧値からＰｏｓｔ－ｓｐｉｋｅの電圧値を減算してスパイク電圧を生成した。また、Ｐｒｅ－ｓｐｉｋｅの波形とＰｏｓｔ－ｓｐｉｋｅの波形とが一致するタイミングをΔｔ＝０とした。

【0255】

図５３を参照して、Δｔが正である場合およびΔｔが負である場合の両方において、コンダクタンスＧ_３－５の変化量Δｗの絶対値は、Δｔの絶対値が小さくなるに伴って大きくなる。つまり、結合強度変化は、Δｔの絶対値が小さくなるに伴って大きくなる。従って、より生体シナプスに近い特性をメモリスタ１０－３に実装することができた。

【0256】

図５４は、更に別のＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅを示す図である。図５５は、図５４に示すＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅから生成されたスパイク電圧を印加したときのコンダクタンスＧ_３－５の変化量ΔｗとΔｔとの関係を示す図である。図５５において、縦軸は、コンダクタンスＧ_３－５の変化量Δｗを表し、横軸は、Δｔを表す。

【0257】

図５４を参照して、－０．７５Ｖの振幅および５ｍｓの振幅幅を有する方形波をＰｒｅ－ｓｐｉｋｅとして用い、０．７５Ｖの最大振幅および１００ｍｓの時間長を有する鋸波をＰｏｓｔ－ｓｐｉｋｅとして用いた。そして、Ｐｒｅ－ｓｐｉｋｅの電圧値からＰｏｓｔ－ｓｐｉｋｅの電圧値を減算してスパイク電圧を生成した。また、Ｐｒｅ－ｓｐｉｋｅの立ち下がりタイミングがＰｏｓｔ－ｓｐｉｋｅの最大振幅に一致するタイミングをΔｔ＝０とした。

【0258】

図５５を参照して、コンダクタンスＧ_３－５の変化量Δｗは、Δｔが負であるとき、Δｔが大きくなるに伴って大きくなり、Δｔが正であるとき、Δｔが大きくなるに伴って小さくなる。そして、コンダクタンスＧ_３－５の変化量Δｗは、Δｔの変化に伴ってΔｔ＝０の線に対して左右対称に変化する。従って、Δｔの絶対値によって結合強度変化が定まる対称ＳＴＤＰ（Ｓｙｍｍｅｔｒｉｃ ＳＴＤＰ）特性の実装に成功した。

【0259】

図５６は、メモリスタのアプリケーションの例を示す概念図である。図５６の（ａ）を参照して、制御回路とメモリスタ１０とを組み込んだ半導体素子ＳＤを作製することによって、上述した「スパイクタイミング依存可塑性」、「パブロフ型条件付け」、「短期増強／長期増強」および「シナプスの鋭敏化と馴化」を１つの半導体素子で実現できる。この場合、制御回路は、「スパイクタイミング依存可塑性」、「パブロフ型条件付け」、「短期増強／長期増強」および「シナプスの鋭敏化と馴化」のいずれかを実行するための信号を外部から受け、その受けた信号に応じて、「スパイクタイミング依存可塑性」、「パブロフ型条件付け」、「短期増強／長期増強」および「シナプスの鋭敏化と馴化」において説明した電圧印加プロトコルのいずれかをメモリスタ１０に対して実行する。そして、メモリスタ１０は、制御回路による電圧制御に従って、「スパイクタイミング依存可塑性」、「パブロフ型条件付け」、「短期増強／長期増強」および「シナプスの鋭敏化と馴化」のいずれかを示す特性を出力する。

【0260】

その結果、半導体素子ＳＤにおいては、制御回路がメモリスタ１０に印加する電圧を制御するだけであるので、制御回路とメモリスタ１０との間で処理速度を律速することがない。

【0261】

また、メモリスタ１０は、電圧が印加されると、その印加された電圧に応じてドーパント（酸素空孔）が移動し、その移動したドーパント（酸素空孔）の分布を記憶する。

【0262】

従って、半導体素子ＳＤを用いることによってロジックインメモリ型コンピュータとして機能する。

【0263】

一方、図５６の（ｂ）に示すように、フォン・ノイマン型コンピュータは、ＣＰＵ（演算装置および制御装置として機能する）と主記憶装置との間の伝送路を通じて命令やデータを運んでおり、その速度が性能の律速となるボトルネックになり易いフォンノイマンボトルネックがある。その結果、出力の速度が遅くなる。

【0264】

図５６の（ａ）に示す半導体素子ＳＤが「スパイクタイミング依存可塑性」、「パブロフ型条件付け」、「短期増強／長期増強」および「シナプスの鋭敏化と馴化」のいずれかを実行するときの動作について説明する。

【0265】

メモリスタ１０においては、端子３は、酸化物半導体層２の面内方向に平行な方向（第１の方向）において酸化物半導体層２の第１の端部に配置され、端子５は、第１の方向において第１の端部に対向する酸化物半導体層２の第２の端部に配置される。また、端子４は、酸化物半導体層２の面内方向であり、かつ、第１の方向と異なる第２の方向において酸化物半導体層２の第３の端部に配置され、端子６は、第２の方向において第３の端部に対向する酸化物半導体層２の第４の端部に配置される。そして、メモリスタ１０における端子３を第１の端子とし、メモリスタ１０における端子５を第２の端子とし、メモリスタ１０における端子４を第３の端子とし、メモリスタ１０における端子６を第４の端子とする。

【0266】

制御回路は、第１の電圧制御、第２の電圧制御、第３の電圧制御および第４の電圧制御のいずれかをメモリスタ１０に対して実行する。そして、第１の電圧制御は、スパイクタイミング依存可塑性をメモリスタ１０に実装するための電圧制御である。第２の電圧制御は、パブロフ型条件付けをメモリスタ１０に実装するための電圧制御である。第３の電圧制御は、入力によって増強された結合強度が第１の期間しか保持せずに減衰する短期増強と、増強された結合強度が第１の期間よりも長期間保持される長期増強とをメモリスタ１０に実装するための電圧制御である。第４の電圧制御は、酸化物半導体層２の低コンダクタンス化と高コンダクタンス化とをメモリスタ１０に実装するための電圧制御である。

【0267】

以下、第１の電圧制御、第２の電圧制御、第３の電圧制御および第４の電圧制御について説明する。

【0268】

［スパイクタイミング依存可塑性］
半導体素子ＳＤが「スパイクタイミング依存可塑性」を実行する場合、制御回路は、第１の電圧制御において、次のステップＳ１～ステップＳ７を実行する。
（Ｓ１）第２の端子（端子５）を接地した状態で第１の端子（端子３）にパルス電圧を印加して第１の端子（端子３）と第２の端子（端子５）との間における酸化物半導体層２のコンダクタンスＧ_３－５を初期化する。このステップＳ１は、上述した「スパイクタイミング依存可塑性」における工程（ｉ）～工程（ｉｖ）によって構成される。
（Ｓ２）ステップＳ１の後、酸化物半導体層２のコンダクタンスＧ_３－５を読み取るための読取電圧Ｒｅａｄを第２の端子（端子５）を接地した状態で第１の端子（端子３）に印加する。このステップＳ２は、上述した「スパイクタイミング依存可塑性」における工程（ｖ）に記載された「Ｖ_１スパイクＶ_１－ｓｐｉｋｅの印加前後に端子５を接地した状態で読出電圧Ｒｅａｄを端子３に印加し、Ｖ_１スパイクＶ_１－ｓｐｉｋｅ（Ｓｐｉｋｅ１）の印加前後におけるコンダクタンスＧ_３－５を測定し」の記載によって構成される。
（Ｓ３）ステップＳ２の後、方形波からなる第１のパルス電圧の電圧値から、方形波からなり、かつ、立ち上がりタイミングが第１のパルス電圧と異なる第２のパルス電圧の電圧値を減算した減算結果からなる第１のスパイク電圧を第２の端子（端子５）を接地した状態で第１の端子（端子３）にする。このステップＳ３は、上述した「スパイクタイミング依存可塑性」における工程（ｖ）における「端子５を接地した状態でＶ_１スパイクＶ_１－ｓｐｉｋｅを端子３に印加する。」の記載によって構成される。そして、Ｖ_１スパイクＶ_１－ｓｐｉｋｅは、「第１のスパイク電圧」を構成し、Ｖ_１スパイクＶ_１－ｓｐｉｋｅを生成する元になったＰｒｅ－ｓｐｉｋｅおよびＰｏｓｔ－ｓｐｉｋｅは、それぞれ、「第１のパルス電圧」および「第２のパルス電圧」を構成する。
（Ｓ４）ステップＳ３の後、読取電圧Ｒｅａｄを第２の端子（端子５）を接地した状態で第１の端子（端子３）に印加する。このステップＳ４は、上述した「スパイクタイミング依存可塑性」における工程（ｖ）に記載された「Ｖ_１スパイクＶ_１－ｓｐｉｋｅの印加前後に端子５を接地した状態で読出電圧Ｒｅａｄを端子３に印加し、Ｖ_１スパイクＶ_１－ｓｐｉｋｅ（Ｓｐｉｋｅ１）の印加前後におけるコンダクタンスＧ_３－５を測定し」の記載によって構成される。
（Ｓ５）ステップＳ４の後、ステップＳ１を実行する。このステップＳ５は、上述した「スパイクタイミング依存可塑性」における工程（ｖｉ）によって構成される。
（Ｓ６）ステップＳ５の後、第２の端子（端子５）を接地した状態で第１のスパイク電圧を第１の端子（端子３）に印加するとともに、方形波からなり、かつ、第１のパルス電圧と異なる第３のパルス電圧の電圧値から第２のパルス電圧の電圧値を減算した減算結果からなる第２のスパイク電圧を第３の端子（端子４）および第４の端子（端子６）に印加し、または第２のスパイク電圧を第３の端子（端子４）および第４の端子（端子６）に印加しない。

【0269】

このステップＳ６は、上述した「スパイクタイミング依存可塑性」における工程（ｖｉｉ）の「端子５を接地した状態でＶ_１スパイクＶ_１－ｓｐｉｋｅ（Ｓｐｉｋｅ１）を端子３に印加するとともにＶ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）を端子４，６に印加する。」の記載によって構成される。Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）は、Ｇａｔｅ－ｓｐｉｋｅからＰｏｓｔ－ｓｐｉｋｅを減算して生成される（図２３の（ｂ）参照）。そして、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）は、印加され、または印加されない（図２６参照）。その結果、Ｇａｔｅ－ｓｐｉｋｅは、「第３のパルス電圧」を構成し、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅ（Ｓｐｉｋｅ１’）は、「第２のスパイク電圧」を構成する。
（Ｓ７）ステップＳ６の後、第１のパルス電圧の立ち上がりタイミングと第２のパルス電圧の立ち上がりタイミングとの差を変化させながら第１のステップＳ１から第６のステップＳ６を１回以上繰り返し実行する。このステップＳ７は、上述した「スパイクタイミング依存可塑性」における工程（ｖｉｉｉ）によって構成される。

【0270】

制御回路は、ステップＳ１において、
第２の端子（端子５）を接地した状態で第１の端子（端子３）に読取電圧Ｒｅａｄを印加する第１のサブステップと、
第１のサブステップの後、第４のパルス電圧を第１の端子（端子３）および第２の端子（端子５）を接地した状態で第３の端子（端子４）および第４の端子（端子６）に印加する第２のサブステップと、
第２のサブステップの後、第１のサブステップを実行する第３のサブステップと、
第３のサブステップの後、第５のパルス電圧を第２の端子（端子５）を接地した状態で第１の端子（端子３）に印加する第４のサブステップと
を実行する。

【0271】

第１のサブステップ、第２のサブステップ、第３のサブステップおよび第４のサブステップは、それぞれ、上述した「スパイクタイミング依存可塑性」における工程（ｉ），（ｉｉ），（ｉｉｉ），（ｉｖ）によって構成される。また、第４のパルス電圧は、図２４に示す１２Ｖの振幅および５０ｓの振幅幅を有するパルス電圧によって構成される。更に、第５のパルス電圧は、工程（ｉｖ）における「種々のパルス電圧」によって構成される。

【0272】

また、制御回路は、ステップＳ７において、ステップＳ６における第２のスパイク電圧の振幅を大きくしながら第１のステップＳ１から第６のステップＳ６を１回以上繰り返し実行する。これは、図２６において、Ｖ_ｇａｔｅスパイクＶ_ｇａｔｅ－ｓｐｉｋｅの振幅が１Ｖ～７Ｖに変化されることによって構成される。

【0273】

［パブロフ型条件付け］
半導体素子ＳＤが「パブロフ型条件付け」を実行する場合、制御回路は、第２の電圧制御において、次のステップＳ１～Ｓ５を実行する。
（Ｓ１）第１の端子（端子３）および第２の端子（端子５）に正の電圧を印加して初期化する。このステップＳ１は、上述した［パブロフ型条件付け］における工程（ｘｉ）によって構成される。
（Ｓ２）ステップＳ１の後、第１の端子（端子３）に第１の書込電圧を印加することを複数回実行する。このステップＳ２は、上述した［パブロフ型条件付け］における工程（ｘｉｉｉ）によって構成される。そして、－９Ｖの振幅および１００ｍｓの振幅幅を有する書込電圧Ｗｒｉｔｅ１は、「第１の書込電圧」を構成する。
（Ｓ３）ステップＳ２の後、第１の書込電圧を第１の端子（端子３）に印加すると共に第１の書込電圧と異なる第２の書込電圧を第４の端子（端子６）に印加する。このステップＳ３は、上述した［パブロフ型条件付け］における工程（ｘｉｖ）によって構成される。そして、９Ｖの振幅および１００ｍｓの振幅幅を有する書込電圧Ｗｒｉｔｅ２は、「第２の書込電圧」を構成する。

【0274】

［短期増強／長期増強］
半導体素子ＳＤが「短期増強／長期増強」を実行する場合、制御回路は、第３の電圧制御において、次のステップＳ１～Ｓ３を実行する。
（Ｓ１）±１～２０Ｖの範囲の振幅および０．１～１０ｓの範囲の振幅幅を有するパルス電圧からなる電圧Ｖ_１を第２の端子（端子５）を接地した状態で第１の端子（端子３）に複数回印加する。このステップＳ１は、上述した「短期増強／長期増強」における「初期化として、端子５を接地した状態で端子３に±１～２０Ｖの範囲の振幅および０．１～１０ｓの範囲の振幅幅を有するパルス電圧からなる電圧Ｖ_１を複数回印加することでドーパント（酸素空孔）を端子３の周辺に集積させる」の記載によって構成される。そして、電圧Ｖ_１は、「第１のパルス電圧」を構成する。
（Ｓ２）ステップＳ１の後、正の電圧値からなる第１の電圧を第２の端子（端子５）を接地した状態で第１の端子（端子３）に印加する。このステップＳ２は、上述した「短期増強／長期増強」における「増強として、端子５を接地した状態で端子３に正の電圧Ｖ_１を印加することでコンダクタンスＧ_３－５を増加させる」の記載によって構成される。そして、は、正の電圧Ｖ_１は、「第１の電圧」を構成する。
（Ｓ３）ステップＳ２の後、負の電圧からなる第２の電圧を第２の端子（端子５）を接地した状態で第３の端子（端子４）および第４の端子（端子６）に印加する。このステップＳ３は、上述した「短期増強／長期増強」における「減衰として、端子５を接地した状態で端子４，６に負の電圧Ｖ_４，６を印加することでコンダクタンスＧ_３－５を減少させる」の記載によって構成される。そして、負の電圧Ｖ_４，６は、「第２の電圧」を構成する。

【0275】

そして、制御回路は、ステップＳ２において、第１の電圧を第２の端子（端子５）を接地した状態で第１の端子（端子３）に印加することを第１の頻度と第１の頻度よりも大きい第２の頻度で実行する。これは、図３８の領域ＲＥＧ１，ＲＥＧ３，ＲＥＧ５において電圧Ｖ_１を２回の頻度で印加し、図３８の領域ＲＥＧ２，ＲＥＧ４，ＲＥＧ６において電圧Ｖ_１を１０回の頻度で印加していることによってサポートされている。

【0276】

［シナプスの鋭敏化と馴化］
半導体素子ＳＤが「短期増強／長期増強」を実行する場合、制御回路は、第４の電圧制御において、次のステップＳ１～Ｓ５を実行する。
（Ｓ１）第１の端子（端子３）および第２の端子（端子５）を接地した状態で第３の端子（端子２）と第４の端子（端子６）との間に第１のパルス電圧を印加する。このステップＳ１は、上述した「シナプスの鋭敏化と馴化」における工程（ｘｘｉ）によって構成される。そして、１２Ｖの振幅および５０ｓの振幅幅を有するパルス電圧は、「第１のパルス電圧」を構成する。
（Ｓ２）ステップＳ１の後、第２の端子（端子５）を接地した状態で第１の端子（端子３）に±１～２０Ｖの範囲の振幅および０．１～１０ｓの範囲の振幅幅を有するパルス電圧を複数回印加して酸化物半導体層のコンダクタンスを第１の値に設定する。このステップＳ２は、上述した「シナプスの鋭敏化と馴化」における工程（ｘｘｉｉ）によって構成される。そして、±１～２０Ｖの範囲の振幅および０．１～１０ｓの範囲の振幅幅を有するパルス電圧は、第１のパルス電圧と異なる「第２のパルス電圧」を構成する。また、例えば、１．６ｍＳのコンダクタンスＧ_３－５は、「第１の値」を構成する。
（Ｓ３）ステップＳ２の後、酸化物半導体層のコンダクタンスが第１の値よりも小さい第２の値になるまで、第２の端子（端子５）を接地した状態で第１の端子（端子３）に第１のパルス電圧と異なる第２のパルス電圧を印加するとともに、第３の端子（端子４）および第４の端子（端子６）に第１および第２のパルス電圧と異なる第３のパルス電圧を印加し、または第３の端子（端子４）および第４の端子（端子６）に第３のパルス電圧を印加しないことを繰り返し実行する。

【0277】

このステップＳ３は、上述した「シナプスの鋭敏化と馴化」における工程（ｘｘｉｉｉ）によって構成される。そして、１３Ｖの振幅および３００ｍｓの振幅幅を有するパルス電圧は、「第２のパルス電圧」を構成し、Ｖ_ｇａｔｅの振幅および３００ｍｓの振幅幅を有するパルス電圧は、「第３のパルス電圧」を構成し、例えば、１．０ｍＳのコンダクタンスＧ_３－５は、「第２の値」を構成する。
（Ｓ４）ステップＳ３の後、酸化物半導体層のコンダクタンスが第１の値になるまで、第２のパルス電圧の振幅を反転させた第４のパルス電圧を第２の端子（端子５）を接地した状態で第１の端子（端子３）に印加することを繰り返し実行する。このステップＳ４は、上述した「シナプスの鋭敏化と馴化」における工程（ｘｘｉｖ）によって構成される。そして、図４０に示す“Ｐｏｔｅｎｔｉａｔｉｏｎ”における「－１３Ｖ ３００ｍｓのパルス電圧」は、「第４のパルス電圧」を構成する。
（Ｓ５）ステップＳ４の後、ステップＳ３およびステップＳ４を繰り返し実行する。このステップＳ５は、上述した「シナプスの鋭敏化と馴化」における工程（ｘｘｖ）によって構成される。

【0278】

上記においては、酸化物半導体層２が単結晶ＴｉＯ_２－ｘまたはａ－ＧａＯ_ｙからなるメモリスタ１０について説明した。単結晶ＴｉＯ_２－ｘは、単結晶相からなり、ドーパント（酸素空孔）を含む酸化物半導体であり、ａ－ＧａＯ_ｙは、非晶質相からなり、ドーパント（酸素空孔）を含む酸化物半導体である。

【0279】

従って、酸化物半導体層２は、単結晶相または非晶質相からなり、ドーパント（酸素空孔）を含む酸化物半導体からなっていればよい。

【0280】

また、上記においては、メモリスタ１０は、２個の端子（ＩＴＯおよびＰｔ）または４個の端子３～６を備えると説明したが、実施の形態１においては、これに限らず、メモリスタ１０は、３個の端子３～５を備えていてもよく、５個以上の端子を備えていてもよい。

【0281】

メモリスタ１０が３個の端子３～５を備える場合、端子３，５を接地電位ＧＮＤに接続し、プラスの電圧（＋Ｖ）またはマイナスの電圧（－Ｖ）を端子４に印加することによって端子３－４間および端子５－４間に電界が発生するので、図４（ｂ），（ｃ）に示すように、酸化物半導体層２におけるドーパント（酸素空孔）の分布を２次元に制御できる。また、メモリスタ１０が４個以上の端子３，４，５，６，・・・を備える場合、端子３，５を接地電位ＧＮＤに接続し、プラスの電圧（＋Ｖ）またはマイナスの電圧（－Ｖ）を端子３，５以外の端子４，６，・・・に印加することによって端子３と端子３，５以外の端子４，６，・・・との間および端子５と端子３，５以外の端子４，６，・・・との間に電界が発生するので、図４（ｂ），（ｃ）に示すように、酸化物半導体層２におけるドーパント（酸素空孔）の分布を２次元に制御できる。

【0282】

従って、一般的には、メモリスタ１０は、２個以上の端子を備えていればよい。

【0283】

［実施の形態２］
図５７は、実施の形態２によるメモリスタの平面図である。図５８は、図５７に示す線ＸＸＸＸＸＶＩＩＩ－ＸＸＸＸＸＶＩＩＩにおけるメモリスタの断面図である。図５７において、Ｘ－Ｙ平面を規定する。

【0284】

図５７および図５８を参照して、実施の形態２によるメモリスタ２０は、基板２１と、絶縁膜２２と、端子２３～２６と、酸化物半導体層２７とを備える。

【0285】

メモリスタ２０は、例えば、正方形の平面形状を有する。絶縁膜２２は、基板２１に接して基板２１上に配置される。端子２３は、酸化物半導体層２７に接して酸化物半導体層２７上に配置される。また、端子２３は、長さ方向がＸ軸方向と所定の角度を成すように配置される。端子２４は、絶縁膜２２および酸化物半導体層２７に接して絶縁膜２２と酸化物半導体層２７との間に配置される。また、端子２４は、長さ方向がＸ軸方向と所定の角度を成すとともに端子２３と交差するように配置される。

【0286】

端子２５は、酸化物半導体層２７の厚み方向に平行な側面に接して酸化物半導体層２７の面内方向における一方側に配置される。また、端子２５は、長さ方向がＹ軸方向になるように配置される。そして、端子２５は、絶縁層２５－１、Ｐｔ２５－２および絶縁層２５－３を順次積層した積層構造からなる。絶縁層２５－１の膜厚は、例えば、２０ｎｍであり、Ｐｔ２５－２の膜厚は、例えば、４０ｎｍであり、絶縁層２５－３の膜厚は、例えば、２０ｎｍである。絶縁層２５－１および絶縁層２５－３の材料は、ＳｉＯ_ｚ（１．５≦ｚ≦２）、またはドーパント（酸素空孔）密度が１０^１５ｃｍ^－３～１０^１７ｃｍ^－３である酸化物半導体からなる。

【0287】

端子２６は、酸化物半導体層２７の厚み方向に平行な側面に接して酸化物半導体層２７の面内方向における他方側に配置される。また、端子２６は、長さ方向がＹ軸方向になるように端子２５と平行に配置される。そして、端子２６は、絶縁層２６－１、Ｐｔ２６－２および絶縁層２６－３を順次積層した積層構造からなる。絶縁層２６－１の膜厚は、例えば、２０ｎｍであり、Ｐｔ２６－２の膜厚は、例えば、４０ｎｍであり、絶縁層２６－３の膜厚は、例えば、２０ｎｍである。絶縁層２６－１および絶縁層２６－３の材料は、ＳｉＯ_ｚ（１．５≦ｚ≦２）、またはドーパント（酸素空孔）密度が１０^１５ｃｍ^－３～１０^１７ｃｍ^－３である酸化物半導体からなる。

【0288】

端子２３～２６の各々は、幅Ｗを有する。幅Ｗは、例えば、５０ｎｍ～５μｍである。Ｘ軸方向における端子２５と端子２６との間隔は、Ｗであり、端子２３と端子２４とのなす角を６０°とすれば、Ｘ軸方向における端子２５の中心と端子２６の中心との距離は、２Ｗである。

【0289】

酸化物半導体層２７は、絶縁膜２２および端子２３～２６に接して配置される。

【0290】

基板２１は、単結晶シリコンからなる。酸化物半導体層２７は、ａ－ＧａＯ_ｙからなる。端子２３は、例えば、膜厚が１５０ｎｍであるＰｔからなる。端子２４は、例えば、ＴｉおよびＰｔを順次積層したＴｉ／Ｐｔの積層構造からなる。この場合、Ｔｉの膜厚は、例えば、１０ｎｍであり、Ｐｔの膜厚は、例えば、５０ｎｍである。端子２５，２６の各々は、例えば、膜厚が４０ｎｍであるＰｔからなる。

【0291】

図５９から図６３は、それぞれ、図５７および図５８に示すメモリスタ２０の製造方法を示す第１から第５の工程図である。

【0292】

図５９を参照して、メモリスタ２０の製造が開始されると、単結晶シリコンを洗浄して基板２１を準備する（工程（ａ））。洗浄方法は、有機溶媒による超音波洗浄である。

【0293】

そして、単結晶シリコンを熱酸化してＳｉＯ_２からなる絶縁膜２２を基板２１上に形成する（工程（ｂ））。なお、絶縁膜２２は、プラズマＣＶＤ（Chemical Vapor Deposition）法によって基板２１上に形成されてもよい。この場合、材料として、例えば、ＳｉＨ_４ガスおよびＮ_２Ｏが用いられる。

【0294】

工程（ｂ）の後、レジストを絶縁膜２２上に塗布し、その塗布したレジストをフォトリソグラフィーによってパターンニングしてレジストパターン１２を絶縁膜２２上に形成する（工程（ｃ））。

【0295】

そして、レジストパターン１２をマスクとしてスパッタリング、または電子ビームリソグラフィーによって絶縁膜２２上にＴｉおよびＰｔを順次積層し、端子２４を絶縁膜２２上に形成する（工程（ｄ））。この場合、ＴｉおよびＰｔの積層物１３がレジストパターン１２上にも形成される。

【0296】

その後、レジストパターン１２を除去する。この場合、積層物１３は、リフトオフによって除去される。レジストパターン１２の除去方法は、有機溶媒による溶解である。これによって、端子２４が絶縁膜２２上に形成される（工程（ｅ））。

【0297】

図６０を参照して、工程（ｅ）の後、酸化ガリウムをターゲットとして用いたパルスレーザ蒸着法によってａ－ＧａＯ_ｙ２７－１を絶縁膜２２および端子２４上に形成する（工程（ｆ））。パルスレーザ蒸着法における条件は、上述した通りである。

【0298】

そして、レジストをａ－ＧａＯ_ｙ２７－１上に塗布し、その塗布したレジストをフォトリソグラフィー、または電子ビームリソグラフィーによってパターンニングしてレジストパターン１４をａ－ＧａＯ_ｙ２７－１上に形成する（工程（ｇ））。

【0299】

その後、レジストパターン１４をマスクとしてスパッタリングによってａ－ＧａＯ_ｙ／Ｐｔ／ａ－ＧａＯ_ｙをａ－ＧａＯ_ｙ２７－１上に順次積層して端子２５，２６をａ－ＧａＯ_ｙ２７－１上に形成する（工程（ｈ））。この場合、ａ－ＧａＯ_ｙ／Ｐｔ／ａ－ＧａＯ_ｙの積層物１５がレジストパターン１４上にも形成される。

【0300】

図６１を参照して、上述した方法によってレジストパターン１４を除去する。この場合、積層物１５は、リフトオフによって除去される。その結果、端子２５，２６がａ－ＧａＯ_ｙ２７－１上に形成される（工程（ｉ））。

【0301】

そして、レジストをａ－ＧａＯ_ｙ２７－１上に塗布し、その塗布したレジストをフォトリソグラフィー、または電子ビームリソグラフィーによってパターンニングしてレジストパターン１６をａ－ＧａＯ_ｙ２７－１上に形成する（工程（ｊ））。

【0302】

その後、レジストパターン１６をマスクとして、酸化ガリウムを用いたパルスレーザ蒸着法によってａ－ＧａＯ_ｙ１７をａ－ＧａＯ_ｙ２７－１および端子２５，２６上に形成する（工程（ｋ））。この場合、パルスレーザ蒸着法における条件は、上述した通りである。そして、ａ－ＧａＯ_ｙ１７の一部は、端子２５，２６上に形成されるが、端子２５，２６の最上部は、ａ－ＧａＯ_ｙから成っているので、高品質なａ－ＧａＯ_ｙ１７を形成できる。また、ａ－ＧａＯ_ｙがレジストパターン１６上にも形成される。

【0303】

図６２を参照して、上述した方法によってレジストパターン１６を除去する。この場合、レジストパターン１６上のａ－ＧａＯ_ｙは、リフトオフによって除去される。その結果、ａ－ＧａＯ_ｙ２７－２がａ－ＧａＯ_ｙ２７－１上に形成され、ａ－ＧａＯ_ｙ２７－１，２７－２からなる酸化物半導体層２７が形成される（工程ｌ））。

【0304】

その後、レジストを酸化物半導体層２７（ａ－ＧａＯ_ｙ２７－１，２７－２）上に塗布し、その塗布したレジストをフォトリソグラフィー、または電子ビームリソグラフィーによってパターンニングしてレジストパターン１８を酸化物半導体層２７（ａ－ＧａＯ_ｙ２７－１，２７－２）上に形成する（工程（ｍ））。

【0305】

そして、レジストパターン１８をマスクとしてスパッタリングによってＰｔを酸化物半導体層２７（ａ－ＧａＯ_ｙ２７－１，２７－２）上に堆積して端子２３を形成する（工程（ｎ））。この場合、レジストパターン１８上にも、Ｐｔ１９が形成される。

【0306】

図６３を参照して、工程（ｎ）の後、上述した方法によって、レジストパターン１８を除去する。この場合、レジストパターン１８上に形成されたＰｔ１９は、リフトオフによって除去される。これによって、メモリスタ２０が完成する（工程（ｑ））。

【0307】

メモリスタ２０は、膜厚方向における酸化物半導体層２７の一方の表面に配置された端子２３と、膜厚方向における酸化物半導体層２７の他方の表面に配置された端子２４と、酸化物半導体層２７の膜厚方向に平行な一方の側面に配置された端子２５と、酸化物半導体層２７の膜厚方向に平行な他方の側面に配置された端子２６とを備える。

【0308】

そして、端子２３－２４間および端子２５－２６間に印加される電圧を制御することによって酸化物半導体層２７におけるドーパント（酸素空孔）の分布を３次元に制御できる。

【0309】

従って、メモリスタ２０を用いて連合学習の機能を実現でき、生体系が有する高次機能を発揮することができる。

【0310】

また、メモリスタ２０においては、４個の端子２３～２６のうち、２個の端子２３，２４の各々は、酸化物半導体層２７の１つの表面に配置され、２個の端子２５，２６の各々は、酸化物半導体層２７の１つの側面に配置される。

【0311】

その結果、基板２１の面内方向においてメモリスタ２０が占有する面積をメモリスタ１０よりも小さくできる。従って、メモリスタ２０を高密度に集積化できる。

【0312】

図６４は、実施の形態２による別のメモリスタの平面図である。図６５は、図６４に示す線ＸＸＸＸＸＸＶ－ＸＸＸＸＸＸＶにおけるメモリスタの断面図である。

【0313】

実施の形態２によるメモリスタは、図６４および図６５に示すメモリスタ２０Ａであってもよい。

【0314】

図６４および図６５を参照して、メモリスタ２０Ａは、図５７および図５８に示すメモリスタ２０の端子２３，２４をそれぞれ端子２３Ａ，２４Ａに変えたものであり、その他は、メモリスタ２０と同じである。

【0315】

端子２３Ａは、Ｔ字の断面形状を有し、酸化物半導体層２７に接して酸化物半導体層２７上に配置される。端子２３Ａは、例えば、３００ｎｍの厚みを有する。端子２３Ａについてのその他の説明は、端子２３についての説明と同じである。

【0316】

端子２４Ａは、絶縁膜２２および酸化物半導体層２７に接して絶縁膜２２と酸化物半導体層２７との間に配置される。端子２４Ａは、端子２３Ａの「Ｔ字」の縦棒部分の幅と同じ幅を有する。そして、端子２４Ａは、端子２３Ａの「Ｔ字」の縦棒部分に対向するように配置される。また、端子２４Ａは、幅Ｗ’を有する。幅Ｗ’は、例えば、５０ｎｍ～５００ｎｍである。端子２４Ａについてのその他の説明は、端子２４についての説明と同じである。

【0317】

メモリスタ２０Ａにおいては、端子２３Ａと酸化物半導体層２７との接触面積および端子２４Ａと酸化物半導体層２７との接触面積は、メモリスタ２０における端子２３と酸化物半導体層２７との接触面積および端子２４と酸化物半導体層２７との接触面積よりも小さい。

【0318】

その結果、端子２３Ａ－２４Ａ間に印加される電界を閉じ込めることができ、より強い電界を端子２３Ａ－２４Ａ間に印加できる。

【0319】

メモリスタ２０Ａは、図５９から図６３に示す工程（ａ）～工程（ｑ）に従って製造される。この場合、工程（ｃ），（ｄ）において、端子２４Ａを形成するとき、工程（ｃ）において、レジストパターンが配置されていない領域の長さがレジストパターン１２よりも短くなるようにレジストパターンを形成し、工程（ｄ）において、その形成したレジストパターンを用いて端子２４Ａを形成する。

【0320】

また、工程（ｍ），（ｎ）において、端子２３Ａを形成するとき、工程（ｍ）において、レジストパターンが配置されていない領域の断面形状がＴ字になるようにレジストパターンを形成し、工程（ｎ）において、その形成したレジストパターンを用いて端子２３Ａを形成する。

【0321】

メモリスタ２０Ａは、膜厚方向における酸化物半導体層２７の一方の表面に配置された端子２３Ａと、膜厚方向における酸化物半導体層２７の他方の表面に配置された端子２４Ａと、酸化物半導体層２７の膜厚方向に平行な一方の側面に配置された端子２５と、酸化物半導体層２７の膜厚方向に平行な他方の側面に配置された端子２６とを備える。

【0322】

そして、端子２３Ａ－２４Ａ間および端子２５－２６間に印加される電圧を制御することによって酸化物半導体層２７におけるドーパント（酸素空孔）の分布を３次元に制御できる。

【0323】

従って、メモリスタ２０Ａを用いて連合学習の機能を実現でき、生体系が有する高次機能を発揮することができる。

【0324】

図６６は、実施の形態２による更に別のメモリスタの平面図である。図６７は、図６６に示す線ＸＸＸＸＸＸＶＩＩ－ＸＸＸＸＸＸＶＩＩにおけるメモリスタの断面図である。

【0325】

実施の形態２によるメモリスタは、図６６および図６７に示すメモリスタ２０Ｂであってもよい。

【0326】

図６６および図６７を参照して、メモリスタ２０Ｂは、図５７および図５８に示すメモリスタ２０に絶縁膜２８，２９を追加したものであり、その他は、メモリスタ２０と同じである。

【0327】

絶縁膜２８は、端子２３および酸化物半導体層２７に接して端子２３と酸化物半導体層２７との間に配置される。絶縁膜２８は、貫通孔２８－１を有する。そして、端子２３は、絶縁膜２８の貫通孔２８－１を介して酸化物半導体層２７に接する。貫通孔２８－１の直径は、例えば、５０ｎｍ～５００ｎｍである。その結果、貫通孔２８－１は、メモリスタ２０における端子２３と酸化物半導体層２７との接触面積よりも小さい面積を有する。絶縁膜２８は、例えば、ＳｉＯ_ｚ（１．５≦ｚ≦２）からなり、例えば、２０ｎｍの膜厚を有する。

【0328】

絶縁膜２９は、絶縁膜２２および端子２４に接して絶縁膜２２および端子２４上に配置される。絶縁膜２９は、貫通孔２９－１を有する。そして、端子２４は、絶縁膜２９の貫通孔２９－１を介して酸化物半導体層２７に接する。貫通孔２９－１は、絶縁膜２８の貫通孔２８－１に対向するように配置される。貫通孔２９－１の直径は、貫通孔２８－１の直径と同じである。その結果、貫通孔２９－１は、メモリスタ２０における端子２４と酸化物半導体層２７との接触面積よりも小さい面積を有する。絶縁膜２９は、例えば、ＳｉＯ_ｚからなり、例えば、２０ｎｍの膜厚を有する。絶縁膜２９において、酸素の組成ｚは、絶縁膜２８における酸素の組成ｚと同じであってもよく、異なっていてもよい。なお、メモリスタ２０Ｂにおいては、端子２３は、１００ｎｍの膜厚を有する。

【0329】

図６８から図７４は、それぞれ、図６６および図６７に示すメモリスタ２０Ｂの製造方法を示す第１から第７の工程図である。

【0330】

図６８を参照して、メモリスタ２０Ｂの製造が開始されると、図５９に示す工程（ａ）～工程（ｅ）と同じ工程を順次実行する（図６８の工程（ａ）～工程（ｅ））。

【0331】

図６９を参照して、工程（ｅ）の後、ＳｉＯ_２をターゲットとして用いたパルスレーザ蒸着法によってＳｉＯ_ｚ３１を絶縁膜２２および端子２４上に形成する（工程（ｆ））。

【0332】

そして、レジストをＳｉＯ_ｚ３１上に塗布し、その塗布したレジストをパターンニングしてレジストパターン３２を形成する（工程（ｇ））。

【0333】

その後、レジストパターン３２をマスクとしてＳｉＯ_ｚ３１をエッチングする（工程（ｈ））。これによって、貫通孔２９－１を有し、ＳｉＯ_ｚからなる絶縁膜２９が形成される。

【0334】

引き続いて、図６０から図６２に示す工程（ｆ）～工程（ｌ）と同じ工程を順次実行する（図６９の工程（ｉ）、図７０の工程（ｊ）～工程（ｌ）、および図７１の工程（ｍ）～工程（ｏ））。

【0335】

図７２を参照して、工程（ｏ）の後、ａ－ＧａＯ_ｙ２７－１、端子２５，２６およびａ－ＧａＯ_ｙ２７－２上にレジストを塗布し、その塗布したレジストをパターンニングしてレジストパターン３３を形成する（工程（ｐ））。

【0336】

そして、レジストパターン３３をマスクとして用い、ＳｉＯ_２をターゲットとして用いたパルスレーザ蒸着法によってＳｉＯ_ｚ３４をａ－ＧａＯ_ｙ２７－２上に形成する（工程（ｑ））。この場合、レジストパターン３３上にＳｉＯ_ｚ３５が形成される。

【0337】

その後、レジストをＳｉＯ_ｚ３４上に塗布し、その塗布したレジストをパターンニングしてレジストパターン３６を形成する（工程（ｒ））。

【0338】

図７３を参照して、レジストパターン３６をマスクとして用いて、ＳｉＯ_ｚ３４をエッチングする（工程（ｓ））。

【0339】

そして、上述した方法によって、レジストパターン３３，３６を除去する。これによって、貫通孔２８－１を有する絶縁膜２８がａ－ＧａＯ_ｙ２７－２上に形成される（工程（ｔ））。また、ＳｉＯ_ｚ３５は、レジストパターン３３の除去に伴ってリフトオフにより除去される。

【0340】

その後、ａ－ＧａＯ_ｙ２７－１、端子２５，２６およびａ－ＧａＯ_ｙ２７－２上にレジストを塗布し、その塗布したレジストをパターンニングしてレジストパターン３７を形成する（工程（ｕ））。

【0341】

図７４を参照して、レジストパターン３７をマスクとしてスパッタリングによってＰｔを酸化物半導体層２７（ａ－ＧａＯ_ｙ２７－１，２７－２）上に堆積する（工程（ｖ））。この場合、レジストパターン３７上にも、Ｐｔが形成される。

【0342】

工程（ｖ）の後、上述した方法によって、レジストパターン３７を除去する。この場合、レジストパターン３７上に形成されたＰｔは、リフトオフによって除去される。これによって、端子２３が酸化物半導体層２７および絶縁膜２８に接して酸化物半導体層２７および絶縁膜２８上に形成され、メモリスタ２０Ｂが完成する（工程（ｗ））。

【0343】

メモリスタ２０Ｂにおいては、貫通孔２８－１を有する絶縁膜２８が端子２３と酸化物半導体層２７との間に配置され、貫通孔２９－１を有する絶縁膜２９が端子２４と酸化物半導体層２７との間に配置される。

【0344】

その結果、端子２３－２４間に印加された電圧は、貫通孔２８－１，２９－１を介して酸化物半導体層２７に印加される。従って、端子２３－２４間に印加される電界を閉じ込めることができ、より強い電界を端子２３－２４間に印加できる。つまり、メモリスタ２０Ｂにおいては、絶縁膜２８，２９は、酸化物半導体層２７に印加される電界を閉じ込める機能を果たす。

【0345】

メモリスタ２０Ｂは、膜厚方向における酸化物半導体層２７の一方の表面に配置された端子２３と、膜厚方向における酸化物半導体層２７の他方の表面に配置された端子２４と、酸化物半導体層２７の膜厚方向に平行な一方の側面に配置された端子２５と、酸化物半導体層２７の膜厚方向に平行な他方の側面に配置された端子２６とを備える。

【0346】

そして、端子２３－２４間および端子２５－２６間に印加される電圧を制御することによって酸化物半導体層２７におけるドーパント（酸素空孔）の分布を３次元に制御できる。

【0347】

従って、メモリスタ２０Ｂを用いて連合学習の機能を実現でき、生体系が有する高次機能を発揮することができる。

【0348】

図７５は、実施の形態２による更に別のメモリスタの平面図である。図７６は、図７５に示す線ＸＸＸＸＸＸＸＶＩ－ＸＸＸＸＸＸＸＶＩ間におけるメモリスタの断面図である。

【0349】

実施の形態２によるメモリスタは、図７５および図７６に示すメモリスタ４０であってもよい。図７５および図７６を参照して、メモリスタ４０は、基板４１と、端子４２～４５と、酸化物半導体層４６とを備える。

【0350】

メモリスタ４０は、例えば、正方形の平面形状を有する。基板４１は、単結晶ＴｉＯ_２からなる。端子４２は、酸化物半導体層４６に接して酸化物半導体層４６上に配置される。また、端子４２は、長さ方向がＸ軸方向と所定の角度を成すように配置される。そして、端子４２は、例えば、１５０ｎｍの膜厚を有するＰｔからなる。

【0351】

端子４３は、基板４１を厚み方向に貫通して基板４１および酸化物半導体層４６に接して配置される。また、端子４３は、長さ方向がＸ軸方向と所定の角度を成すとともに端子４２と交差するように配置される。そして、端子４３は、例えば、５０ｎｍの膜厚を有するＰｔからなる。

【0352】

端子４４は、基板４１の面内方向の一方側において、酸化物半導体層４６の側面に接して配置される。また、端子４４は、長さ方向がＹ軸方向になるように配置される。端子４５は、基板４１の面内方向の他方側において、酸化物半導体層４６の側面に接して配置される。また、端子４５は、長さ方向がＹ軸方向になるように配置される。そして、端子４４，４５の各々は、例えば、４０ｎｍの膜厚を有するＰｔからなる。

【0353】

端子４２～４５の各々は、幅Ｗを有する。Ｘ軸方向における端子４４と端子４５との間隔は、Ｗであり、端子４２と端子４３とのなす角を６０°とすれば、Ｘ軸方向における端子４４の中心と端子４５の中心との距離は、２Ｗである。

【0354】

酸化物半導体層４６は、基板４１および端子４２～４５に接して配置される。そして、酸化物半導体層４６は、単結晶ＴｉＯ_２－ｘからなる。

【0355】

図７７から図８２は、それぞれ、図７５および図７６に示すメモリスタ４０の製造方法を示す第１から第６の工程図である。

【0356】

図７７を参照して、メモリスタ４０の製造が開始されると、上述した方法によって、（００１）面を有する単結晶ＴｉＯ_２を洗浄して基板４１を準備する（工程（ａ））。

【0357】

そして、ＴｉＯ_２をターゲットとして用いたパルスレーザ蒸着法によって基板４１上に単結晶ＴｉＯ_２－ｎ４６－１を形成する（工程（ｂ））。この場合、パルスレーザ蒸着法における条件は、上述した通りである。

【0358】

工程（ｂ）の後、基板４１の裏面（単結晶ＴｉＯ_２－ｎ４６－１が形成された面と反対側の面）にレジストを塗布し、その塗布したレジストをパターンニングしてレジストパターン５１を形成する（工程（ｃ））。

【0359】

そして、レジストパターン５１をマスクとして基板４１をエッチングする（工程（ｄ））。その後、上述した方法によってレジストパターン５１を除去する。これによって、貫通孔４１－１が基板４１に形成される（工程（ｅ））。

【0360】

引き続いて、基板４１の裏面（単結晶ＴｉＯ_２－ｎ４６－１が形成された面と反対側の面）にレジストを塗布し、その塗布したレジストをパターンニングしてレジストパターン５２を形成する（工程（ｆ））。

【0361】

図７８を参照して、レジストパターン５２をマスクとして、貫通孔４１－１および基板４１の裏面（単結晶ＴｉＯ_２－ｎ４６－１が形成された面と反対側の面）にスパッタリングによってＰｔを堆積する（工程（ｇ））。この場合、Ｐｔ５３がレジストパターン５２上に形成される。

【0362】

その後、上述した方法によってレジストパターン５２を除去する（工程（ｈ））。これによって、Ｐｔ５３は、リフトオフによって除去され、端子４３が単結晶ＴｉＯ_２－ｎ４６－１に接して形成される。

【0363】

そして、レジストを単結晶ＴｉＯ_２－ｎ４６－１上に塗布し、その塗布したレジストをパターンニングしてレジストパターン５４を形成する（工程（ｉ））。

【0364】

引き続いて、レジストパターン５４をマスクとして、ＴｉＯ_２をターゲットとして用いたパルスレーザ蒸着法によって単結晶ＴｉＯ_２－ｎ４６－１上に単結晶ＴｉＯ_２－ｎ５５を形成する（工程（ｊ））。この場合、パルスレーザ蒸着法における条件は、工程（ｂ）における条件と同じである。

【0365】

図７９を参照して、工程（ｊ）の後、上述した方法によってレジストパターン５４を除去する（工程（ｋ））。そして、単結晶ＴｉＯ_２－ｎ４６－１および単結晶ＴｉＯ_２－ｎ５５上にレジストを塗布し、その塗布したレジストをパターンニングしてレジストパターン５６を形成する（工程（ｌ））。

【0366】

その後、レジストパターン５６をマスクとして、スパッタリングによってＰｔを単結晶ＴｉＯ_２－ｎ４６－１上に堆積し、単結晶ＴｉＯ_２－ｎ５５の両側の側面に接するように端子４４，４５を形成する（工程（ｍ））。この場合、Ｐｔ５７がレジストパターン５６上にも堆積される。

【0367】

図８０を参照して、上述した方法によってレジスタパターン５６を除去する（工程（ｎ））。これによって、レジスタパターン５６上に堆積されたＰｔ５７は、リフトオフによって除去される。

【0368】

引き続いて、単結晶ＴｉＯ_２－ｎ４６－１，５５および端子４４，４５上にレジストを塗布し、その塗布したレジストをパターンニングしてレジストパターン５８を形成する（工程（ｏ））。

【0369】

そして、レジストパターン５８をマスクとして、単結晶ＴｉＯ_２－ｎ５５を所定の深さまでエッチングし（工程（ｐ））、上述した方法によってレジストパターン５８を除去する。これによって、単結晶ＴｉＯ_２－ｎ４６－２が形成される（工程（ｑ））。

【0370】

その後、レジストを単結晶ＴｉＯ_２－ｎ４６－１，４６－２および端子４４，４５上に塗布し、その塗布したレジストをパターンニングしてレジストパターン５９を形成する（工程（ｒ））。

【0371】

引き続いて、レジストパターン５９をマスクとして、スパッタリングによってＰｔを単結晶ＴｉＯ_２－ｎ４６－２上に堆積し、端子４２を形成する（工程（ｓ））。この場合、Ｐｔ６０がレジストパターン５９上に堆積される。

【0372】

図８２を参照して、工程（ｓ）の後、上述した方法によってレジストパターン５９を除去する。これによって、Ｐｔ６０は、リフトオフによって除去され、単結晶ＴｉＯ_２－ｎ４６－１，４６－２からなる酸化物半導体層４６を備えたメモリスタ４０が完成する（工程（ｔ））。

【0373】

メモリスタ４０は、膜厚方向における酸化物半導体層４６の一方の表面に配置された端子４２と、膜厚方向における酸化物半導体層４６の他方の表面に配置された端子４３と、酸化物半導体層４６の膜厚方向に平行な一方の側面に配置された端子４４と、酸化物半導体層４６の膜厚方向に平行な他方の側面に配置された端子４５とを備える。

【0374】

そして、端子４２－４３間および端子４４－４５間に印加される電圧を制御することによって酸化物半導体層４６におけるドーパント（酸素空孔）の分布を３次元に制御できる。

【0375】

従って、メモリスタ４０を用いて連合学習の機能を実現でき、生体系が有する高次機能を発揮することができる。

【0376】

上記においては、ａ－ＧａＯ_ｙからなる酸化物半導体層２７を備えたメモリスタ２０，２０Ａ，２０Ｂ、および単結晶ＴｉＯ_２－ｘからなる酸化物半導体層４６を備えたメモリスタ４０について説明した。

【0377】

そして、メモリスタ２０，２０Ａ，２０Ｂ，４０は、酸化物半導体層２７（または酸化物半導体層４６）の膜厚方向の両面にそれぞれ配置された２つの端子２３，２４（または２つの端子２３Ａ，２４Ａまたは２つの端子４２，４３）と、酸化物半導体層２７（または酸化物半導体層４６）の膜厚方向に平行な２つの側面にそれぞれ配置された２つの端子２５，２６（または２つの端子４４，４５）とを備えた構成からなる。

【0378】

また、単結晶ＴｉＯ_２－ｘは、単結晶相からなり、ドーパント（酸素空孔）を含む酸化物半導体であり、ａ－ＧａＯ_ｙは、非晶質相からなり、ドーパント（酸素空孔）を含む酸化物半導体である。

【0379】

従って、酸化物半導体層２７，４６の各々は、単結晶相または非晶質相からなり、ドーパント（酸素空孔）を含む酸化物半導体からなっていればよい。

【0380】

また、上記においては、メモリスタ２０，２０Ａ，２０Ｂ，４０は、４個の端子２３～２６（または４個の端子２３Ａ，２４Ａ，２５，２６または４個の端子４２～４５）を備えると説明したが、実施の形態２においては、これに限らず、メモリスタ２０，２０Ａ，２０Ｂ，４０は、３個の端子２３～２５（または３個の端子２３Ａ，２４Ａ，２５または３個の端子４２～４４）を備えていてもよく、５個以上の端子を備えていてもよい。

【0381】

メモリスタ２０，２０Ａ，２０Ｂ，４０が３個の端子２３～２５（または３個の端子２３Ａ，２４Ａ，２５または３個の端子４２～４４）を備える場合、端子２３，２４（または端子２３Ａ，２４Ａまたは端子４２，４３）を接地電位ＧＮＤに接続し、プラスの電圧（＋Ｖ）またはマイナスの電圧（－Ｖ）を端子２５（または端子（４４）に印加することによって端子２３－２５間および端子２４－２５間（または端子２３Ａ－２５間および端子２４Ａ－２５間、または端子４２－４４間および端子４３－４４間）に電界が発生するので、酸化物半導体層２７（または酸化物半導体層４６）におけるドーパント（酸素空孔）の分布を３次元に制御できる。また、メモリスタ２０，２０Ａ，２０Ｂ，４０が３個以上の端子２３，２４，２５，２６，・・・（または３個以上の端子２３Ａ，２４Ａ，２５，２６，・・・、または３個以上の端子４２，４３，４４，４５，・・・）を備える場合、端子２３，２４（または端子２３Ａ，２４Ａ、または端子４２，４３）を接地電位ＧＮＤに接続し、プラスの電圧（＋Ｖ）またはマイナスの電圧（－Ｖ）を端子２３，２４以外の端子２５，２６，・・・（または端子２３Ａ，２４Ａ以外の端子２５，２６，・・・、または端子４２，４３以外の端子４４，４５，・・・）に印加することによって端子２３と端子２３，２４以外の端子２５，２６，・・・との間および端子２４と端子２３，２４以外の端子２５，２６，・・・との間（または端子２３Ａと端子２３Ａ，２４Ａ以外の端子２５，２６，・・・との間および端子２４Ａと端子２３Ａ，２４Ａ以外の端子２５，２６，・・・との間、または端子４２と端子４２，４３以外の端子４４，４５，・・・との間および端子４３と端子４２，４３以外の端子４４，４５，・・・との間）に電界が発生するので、酸化物半導体層２７（または酸化物半導体層４６）におけるドーパント（酸素空孔）の分布を３次元に制御できる。

【0382】

従って、一般的には、メモリスタ２０，２０Ａ，２０Ｂ，４０は、３個以上の端子を備えていればよい。

【0383】

上述したメモリスタ２０，２０Ａ，２０Ｂ，４０は、電気的活性層（ドーパント（酸素空孔）の分布が変化する部分）がメモリスタ２０，２０Ａ，２０Ｂ，４０の内部に埋もれているので、電気的活性層（ドーパント（酸素空孔）の分布が変化する部分）が露出することによる素子のばらつきを低減でき、素子が故障するのを抑制できる。

【0384】

また、メモリスタ２０，２０Ａ，２０Ｂ，４０を用いてデマルチプレクサを形成する場合、厚さ方向に薄膜として一度に積層できるので、プロセスを簡便化できる。

【0385】

［応用例］
図８３は、この発明の実施の形態によるアレイシステムの概念図である。図８３を参照して、アレイシステム１００は、第１の層１０１と、第２の層１０２と、第３の層１０３とを備える。第１の層１０１、第２の層１０２および第３の層１０３の各々は、Ｘ－Ｙ平面に沿って配置される。そして、第１の層１０１、第２の層１０２および第３の層１０３は、Ｚ軸方向に積層して配置される。

【0386】

図８４は、図８３に示す第１の層１０１の構成を示す概念図である。図８４を参照して、第１の層１０１は、ナノワイヤ１１１～１１３と、メモリスタ１１５とを含む。ナノワイヤ１１１は、例えば、Ｙ軸方向に沿って配置される。ナノワイヤ１１２は、例えば、Ｘ軸方向に沿って配置され、ナノワイヤ１１１と交差する。ナノワイヤ１１３は、例えば、ナノワイヤ１１１，１１２と４５°の角度で交差するように配置される。そして、ナノワイヤ１１３は、２本のナノワイヤ１１３ａ，１１３ｂからなる。ナノワイヤ１１１，１１２，１１３の各々は、Ｘ－Ｙ平面に沿って平面状に配置される。また、ナノワイヤ１１１，１１２，１１３は、相互に交差する交差点においては、例えば、ナノワイヤ１１１、ナノワイヤ１１２およびナノワイヤ１１３の順に積層されて配置される。

【0387】

メモリスタ１１５は、ナノワイヤ１１１～１１３の交差点に配置される。メモリスタ１１５は、上述したメモリスタ１０，２０，２０Ａ，２０Ｂ，４０のいずれかからなる。例えば、メモリスタ１１５がメモリスタ１０からなる場合、ナノワイヤ１１１は、メモリスタ１０の端子３に電気的に接続され、ナノワイヤ１１２は、メモリスタ１０の端子５に電気的に接続され、ナノワイヤ１１３の２本のナノワイヤ１１３ａ，１１３ｂの一方が端子４に電気的に接続され、ナノワイヤ１１３の２本のナノワイヤ１１３ａ，１１３ｂの他方が端子６に電気的に接続される。

【0388】

従って、ナノワイヤ１１１，１１２によって端子３－５間に電圧を印加し、ナノワイヤ１１３（１１３ａ，１１３ｂ）によって端子４－６間に電圧を印加することによって酸化物半導体層２におけるドーパント（酸素空孔）の分布を２次元に制御できる。

【0389】

また、メモリスタ１１５がメモリスタ２０からなる場合、ナノワイヤ１１１は、メモリスタ２０の端子２３に電気的に接続され、ナノワイヤ１１２は、メモリスタ１０の端子２４に電気的に接続され、ナノワイヤ１１３の２本のナノワイヤ１１３ａ，１１３ｂの一方が端子２５に電気的に接続され、ナノワイヤ１１３の２本のナノワイヤ１１３ａ，１１３ｂの他方が端子２６に電気的に接続される。

【0390】

なお、メモリスタ１１５がメモリスタ２０Ａ，２０Ｂ，４０のいずれかからなる場合も、ナノワイヤ１１１，１１２，１１３（１１３ａ，１１３ｂ）は、メモリスタ１１５がメモリスタ２０からなる場合と同様に４個の端子に電気的に接続される。

【0391】

従って、ナノワイヤ１１１，１１２によって端子２３－２４間（または端子４２－４３間）に電圧を印加し、ナノワイヤ１１３（１１３ａ，１１３ｂ）によって端子２５－２６間（または端子４４－４５間）に電圧を印加することによって酸化物半導体層２７（または酸化物半導体層４６）におけるドーパント（酸素空孔）の分布を３次元に制御できる。

【0392】

第２の層１０２および第３の層１０３の各々は、図８４に示す第１の層１０１と同じ構成からなる。

【0393】

アレイシステム１００において、第１の層１０１、第２の層１０２および第３の層１０３の各々は、ナノワイヤ１１１，１１２，１１３が交差した交差点にメモリスタ１１５が配置され、交差したナノワイヤ１１１，１１２，１１３によって印加される電圧に応じてメモリスタ１１５におけるドーパント（酸素空孔）の分布が２次元または３次元に制御され、連合学習の機能を実現する構成を有する。従って、図８３に示すアレイシステム１００は、クロスバー構造のアレイシステムである。

【0394】

図８５は、この発明の実施の形態による別のアレイシステムの概念図である。この発明の実施の形態によるアレイシステムは、図８５に示すアレイシステム２００であってもよい。

【0395】

図８５を参照して、アレイシステム２００は、第１の層２０１と、第２の層２０２と、第３の層２０３とを備える。第１の層２０１、第２の層２０２および第３の層２０３の各々は、Ｘ－Ｙ平面に沿って配置される。そして、第１の層２０１、第２の層２０２および第３の層２０３は、Ｚ軸方向に積層して配置される。

【0396】

図８６は、図８５に示す第１の層２０１の構成を示す概念図である。図８６を参照して、第１の層２０１は、図８４に示す第１の層１０１のメモリスタ１１５をメモリスタ１１６に変え、ナノワイヤ１１４を追加したものであり、その他は、第１の層１０１と同じである。

【0397】

ナノワイヤ１１４は、ナノワイヤ１１１～１１３と交差する。そして、ナノワイヤ１１４は、２本のナノワイヤ１１４ａ，１１４ｂからなる。そして、ナノワイヤ１１１，１１２，１１３，１１４の各々は、Ｘ－Ｙ平面に沿って平面状に配置される。また、ナノワイヤ１１１，１１２，１１３，１１４は、相互に交差する交差点においては、例えば、ナノワイヤ１１１、ナノワイヤ１１２、ナノワイヤ１１３およびナノワイヤ１１４の順に積層されて配置される。

【0398】

メモリスタ１１６は、ナノワイヤ１１１～１１４の交差点に配置される。そして、メモリスタ１１６は、６個の端子を有するメモリスタである。メモリスタ１０において、酸化物半導体層２の面内方向の中心と、隣接する２つの端子とを結ぶ２本の線が６０°の角度を成すように、６個の端子を円形状に酸化物半導体層２の膜厚方向の一方の面に配置すれば、６個の端子を有するメモリスタを構成することができる。

【0399】

また、メモリスタ２０において、図５８の紙面の手前側における酸化物半導体層２７の面と、図５８の紙面の奥側における酸化物半導体層２７の面とに２個の端子を追加して配置すれば、６個の端子を有するメモリスタを構成することができる。更に、メモリスタ２０において、端子２５，２６の下側または上側に端子２５，２６と同様に酸化物半導体層２７の側面に２個の端子を追加すれば、６個の端子を有するメモリスタを構成することができる。メモリスタ２０Ａ，２０Ｂ，４０においても、同様にして６個の端子を有するメモリスタを構成することができる。

【0400】

６個の端子を端子ＴＮ１～ＴＮ６とすると、端子ＴＮ１～ＴＮ６を酸化物半導体層２の膜厚方向の一方の面に配置したとき、相互に向き合う２つの端子ＴＮ１，ＴＮ２にナノワイヤ１１１，１１２を接続し、ナノワイヤ１１３（１１３ａ，１１３ｂ）を端子ＴＮ３～ＴＮ６のうちの２つの端子ＴＮ３，ＴＮ４に接続し、ナノワイヤ１１４（１１４ａ，１１４ｂ）を端子ＴＮ３～ＴＮ６のうちの２つの端子ＴＮ５，ＴＮ６に接続する。

【0401】

また、端子ＴＮ１～ＴＮ６を上述した方法によって酸化物半導体層２７に配置したとき、酸化物半導体層２７の膜厚方向に配置された２つの端子ＴＮ１，ＴＮ２にナノワイヤ１１１，１１２を電気的に接続し、酸化物半導体層２７の２つの側面に配置された端子ＴＮ３，ＴＮ４にナノワイヤ１１３（１１３ａ，１１３ｂ）を電気的に接続し、酸化物半導体層２７の２つの側面に配置された端子ＴＮ５，ＴＮ６にナノワイヤ１１４（１１４ａ，１１４ｂ）を電気的に接続する。酸化物半導体層４６に６個の端子ＴＮ１～ＴＮ６を配置するときも、同様にして、ナノワイヤ１１１，１１２，１１３（１１３ａ，１１３ｂ），１１４（１１４ａ，１１４ｂ）を６個の端子ＴＮ１～ＴＮ６に電気的に接続する。

【0402】

従って、ナノワイヤ１１１，１１２によって端子ＴＮ１－ＴＮ２間に電圧を印加し、ナノワイヤ１１３（１１３ａ，１１３ｂ）によって端子ＴＮ３－ＴＮ４間に電圧を印加し、ナノワイヤ１１４（１１４ａ，１１４ｂ）によって端子ＴＮ５－ＴＮ６間に電圧を印加することによって酸化物半導体層２７（または酸化物半導体層４６）におけるドーパント（酸素空孔）の分布を３次元に制御できる。

【0403】

第２の層２０２および第３の層２０３の各々は、図８６に示す第１の層２０１と同じ構成からなる。

【0404】

アレイシステム２００において、第１の層２０１、第２の層２０２および第３の層２０３の各々は、ナノワイヤ１１１，１１２，１１３，１１４が交差した交差点にメモリスタ１１６が配置され、交差したナノワイヤ１１１，１１２，１１３，１１４によって印加される電圧に応じてメモリスタ１１６におけるドーパント（酸素空孔）の分布が２次元または３次元に制御され、連合学習の機能を実現する構成を有する。従って、図８５に示すアレイシステム２００も、クロスバー構造のアレイシステムである。

【0405】

なお、３個の端子を有するメモリスタ、５個の端子を有するメモリスタおよび７個以上の端子を有するメモリスタを用いた場合も、同様にして、クロスバー構造のアレイシステムを構成することができる。従って、この発明の実施の形態によるアレイシステムは、３個以上の端子を有するメモリスタを備えていればよい。

【0406】

なお、アレイシステム１００，２００は、３つの層を備えると説明したが、この発明の実施の形態においては、これに限らず、アレイシステム１００，２００は、１つ以上の層を備えていればよい。

【0407】

図８７は、平面型４端子クロスバー構造のアレイシステムの具体例を示す図である。図８７の（ａ）は、ニューラルネットワークの概念図を示し、図８７の（ｂ）は、平面型４端子クロスバー構造のアレイシステムの概念図である。

【0408】

図８７の（ａ）を参照して、ニューラルネットワークにおいては、シナプス前細胞体様素子とシナプス後細胞体様素子との間に、入力信号ライン、出力信号ラインおよび修飾信号ラインが配置される。そして、入力信号ライン、出力信号ラインおよび修飾信号ラインの交差部にシナプス結合が形成される。

【0409】

図８７の（ｂ）を参照して、平面型４端子クロスバー構造のアレイシステムは、入力信号ライン、出力信号ライン、修飾信号ライン１，２、シナプス前細胞体様素子、シナプス後細胞体様素子およびシナプス結合を備える。

【0410】

シナプス前細胞体様素子およびシナプス後細胞体様素子は、平面的に配置される。１つのシナプス結合には、入力信号ライン、出力信号ラインおよび修飾信号ライン１，２が接続される。そして、入力信号ラインおよび出力信号ラインは、１つのシナプス結合の対向する２つの端子に接続され、修飾信号ライン１および修飾信号ライン２は、１つのシナプス結合の対向する２つの端子に接続される。

【0411】

従って、シナプス結合の部分にメモリスタ１０を配置すれば、入力信号ラインおよび出力信号ラインは、それぞれ、図１に示すメモリスタ１０の端子３，５に接続され、修飾信号ライン１および修飾信号ライン２は、それぞれ、メモリスタ１０の端子４，６に接続される。

【0412】

その結果、入力信号ラインおよび修飾信号ライン１，２を用いてメモリスタ１０に印加する電圧を制御することによってメモリスタ１０におけるドーパント（酸素空孔）の分布を２次元に制御でき、ドーパント（酸素空孔）の２次元分布を制御することによって入力信号ラインと出力信号ラインとの結合の強弱を制御できる。

【0413】

このように、メモリスタ１０を用いて平面型４端子クロスバー構造のアレイシステムを作製することによって、ニューラルネットワークを実現できる。

【0414】

図８８は、縦型４端子クロスバー構造のアレイシステムの具体例を示す図である。図８８を参照して、アレイシステム３００は、駆動端子配線バー３０１，３０２と、修飾端子配線バー３０３，３０４と、メモリスタ３０５とを備える。

【0415】

駆動端子配線バー３０１は、Ｙ軸方向に沿って配置され、駆動端子配線バー３０２は、Ｘ軸方向に沿って配置され、修飾端子配線バー３０３，３０４は、Ｘ－Ｙ平面において、Ｘ軸またはＹ軸と所定の角度を成す方向に配置される。

【0416】

メモリスタ３０５は、Ｚ軸方向に沿って配置され、Ｚ軸方向の両端がそれぞれ駆動端子配線バー３０１および駆動端子配線バー３０２に接続される。また、メモリスタ３０５は、修飾端子配線バー３０３と修飾端子配線バー３０４との間において修飾端子配線バー３０３，３０４に接続される。

【0417】

メモリスタ３０５は、例えば、メモリスタ２０からなる。従って、駆動端子配線バー３０１は、メモリスタ２０の端子２４に接続され、駆動端子配線バー３０２は、メモリスタ２０の端子２３に接続され、修飾端子配線バー３０３は、メモリスタ２０の端子２５に接続され、修飾端子配線バー３０４は、メモリスタ２０の端子２６に接続される。

【0418】

アレイシステム３００においては、複数の駆動端子配線バー３０１が所定の間隔でＸ－Ｙ平面に配置され、１対の修飾端子配線バー３０３，３０４が駆動端子配線バー３０１，３０２と所定の角度を成すように所定の間隔で複数の駆動端子配線バー３０１上に配置され、メモリスタ３０５が１対の修飾端子配線バー３０３，３０４に挟まれるように駆動端子配線バー３０１上に配置され、駆動端子配線バー３０２は、メモリスタ３０５に接するように最上層に配置される。

【0419】

その結果、メモリスタ３０５のＸ－Ｙ平面方向のサイズによってアレイシステム３００におけるメモリスタ３０５の密度を制御できる。即ち、メモリスタ３０５のＸ－Ｙ平面方向のサイズを大きくすれば、レイシステム３００におけるメモリスタ３０５の密度が低くなり、メモリスタ３０５のＸ－Ｙ平面方向のサイズを小さくすれば、アレイシステム３００におけるメモリスタ３０５の密度が高くなる。

【0420】

上述したように、メモリスタ３０５（＝メモリスタ２０）は、半導体プロセスを用いて作製することができるので、１つのメモリスタ３０５（＝メモリスタ２０）のＸ－Ｙ平面におけるサイズを容易に小さくできる。

【0421】

また、隣接する駆動端子配線バー３０１の間隔を小さくすれば、アレイシステム３００におけるメモリスタ３０５の密度を高くできる。

【0422】

更に、１対の修飾端子配線バー３０３，３０４を配置する間隔を小さくすれば、アレイシステム３００におけるメモリスタ３０５の密度を高くできる。

【0423】

従って、縦型４端子クロスバー構造のアレイシステム３００においては、メモリスタ３０５の密度を容易に高くできる。

【0424】

上述した実施の形態１においては、３個以上の端子を平面的に配置したメモリスタにおいて酸化物半導体層におけるドーパント（酸素空孔）の分布を２次元に制御することを説明し、上述した実施の形態２においては、３個以上の端子を立体的に配置したメモリスタにおいて酸化物半導体層におけるドーパント（酸素空孔）の分布を３次元に制御することを説明した。

【0425】

従って、この発明の実施の形態によるメモリスタは、絶縁破壊プロセスを必要としないメモリスタであって、ドーパントを含む酸化物半導体層と、酸化物半導体層に電圧を印加し、ドーパントの分布を２次元分布または３次元分布に制御する端子とを備えていればよい。

【0426】

ドーパントを含む酸化物半導体層と、酸化物半導体層に電圧を印加し、ドーパントの分布を２次元分布または３次元分布において各種の分布に制御する端子とを備えていれば、２つの刺激が与えられたときのシナプス結合の重みを実現でき、連合学習の機能を発揮できるからである。

【0427】

また、この発明の実施の形態によるアレイシステムは、クロスバー構造のアレイシステムであって、平面状に配列された複数の第１のナノワイヤと、平面状に配列され、複数の第１のナノワイヤと交差する複数の第２のナノワイヤと、平面上に配列され、複数の第１のナノワイヤおよび複数の第２のナノワイヤと交差する複数の第３のナノワイヤと、第１のナノワイヤ、第２のナノワイヤおよび第３のナノワイヤの交差部に配置されたメモリスタとを備え、メモリスタは、この発明の実施の形態によるメモリスタからなっていればよい。

【0428】

なお、この発明の実施の形態においては、メモリスタ１０の端子３は、「第１の端子」を構成し、メモリスタ１０の端子５は、「第２の端子」を構成し、メモリスタ１０の端子４，５は、「ｎ（ｎは、１以上の整数）個の第３の端子」を構成する。

【0429】

また、メモリスタ２０の端子２３は、「第１の端子」を構成し、メモリスタ２０の端子２４は、「第２の端子」を構成し、メモリスタ２０の端子２５，２６は、「ｎ（ｎは、１以上の整数）個の第３の端子」を構成する。

【0430】

更に、メモリスタ２０Ａの端子２３Ａは、「第１の端子」を構成し、メモリスタ２０Ａの端子２４Ａは、「第２の端子」を構成し、メモリスタ２０Ａの端子２５，２６は、「ｎ（ｎは、１以上の整数）個の第３の端子」を構成する。

【0431】

更に、メモリスタ２０Ａの端子２３Ａは、「第１の端子」を構成し、メモリスタ２０Ａの端子２４Ａは、「第２の端子」を構成し、メモリスタ２０Ａの端子２５，２６は、「ｎ（ｎは、１以上の整数）個の第３の端子」を構成する。

【0432】

更に、メモリスタ２０Ｂの端子２３は、「第１の端子」を構成し、メモリスタ２０Ｂの端子２４は、「第２の端子」を構成し、メモリスタ２０Ｂの端子２５，２６は、「ｎ（ｎは、１以上の整数）個の第３の端子」を構成する。

【0433】

更に、メモリスタ４０の端子４２は、「第１の端子」を構成し、メモリスタ４０の端子４３は、「第２の端子」を構成し、メモリスタ４０の端子４４，４５は、「ｎ（ｎは、１以上の整数）個の第３の端子」を構成する。

【0434】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【産業上の利用可能性】

【0435】

この発明は、メモリスタ、それを備えた半導体素子およびメモリスタを備えたアレイシステムに適用される。

【符号の説明】

【0436】

１，２１，４１ 基板 ２，２７，４６ 酸化物半導体層、３～６，２３～２６，２３Ａ，２４Ａ，４２～４５ 端子、１０，２０，２０Ａ，２０Ｂ，４０，１１５，１１６，３０５ メモリスタ、２２，２８，２９ 絶縁膜、２５－１，２５－３，２６－１，２６－３ 絶縁層、２５－２，２６－２ Ｐｔ、２８－１，２９－１ 貫通孔、４６－１，４６－２ 単結晶ＴｉＯ_２－ｘ、１００，２００，３００ アレイシステム、１０１，２０１ 第１の層、１０２，２０２ 第２の層、１０３，２０３ 第３の層、１１１～１１３，１１３ａ，１１３ｂ，１１４，１１４ａ，１１４ｂ ナノワイヤ、３０１，３０２ 駆動端子配線バー、３０３，３０４ 修飾端子配線バー。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】

【図55】

【図56】

【図57】

【図58】

【図59】

【図60】

【図61】

【図62】

【図63】

【図64】

【図65】

【図66】

【図67】

【図68】

【図69】

【図70】

【図71】

【図72】

【図73】

【図74】

【図75】

【図76】

【図77】

【図78】

【図79】

【図80】

【図81】

【図82】

【図83】

【図84】

【図85】

【図86】

【図87】

【図88】