特許 7593568 双方向性の情報チャンネルのドリフトを監視するための単方向性の情報チャネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-25

(45)【発行日】2024-12-03

(54)【発明の名称】双方向性の情報チャンネルのドリフトを監視するための単方向性の情報チャネル

(51)【国際特許分類】

   G06F 13/36 20060101AFI20241126BHJP

   G06F 12/00 20060101ALI20241126BHJP

   G06F 13/42 20060101ALI20241126BHJP

【ＦＩ】

G06F13/36 530B

G06F12/00 564A

G06F13/36 310A

G06F13/42 310

【請求項の数】 12

【外国語出願】

(21)【出願番号】P 2020195302

(22)【出願日】2020-11-25

(65)【公開番号】P2021149931

(43)【公開日】2021-09-27

【審査請求日】2023-08-30

(31)【優先権主張番号】16/827,205

(32)【優先日】2020-03-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】アルヴィンド クマー

(72)【発明者】

【氏名】ディーン－デクスター アール．エウジェニオ

(72)【発明者】

【氏名】ジョン アール． ゴールズ

【審査官】豊田 真弓

(56)【参考文献】

【文献】特表２０１８－５２８６４０（ＪＰ，Ａ）

【文献】特表２００７－５２４１６６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／０１６５９７０（ＵＳ，Ａ１）

【文献】国際公開第２０１０／０８０１７２（ＷＯ，Ａ１）

【文献】国際公開第２０２０／０５５７９２（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１９／０３８６８５９（ＵＳ，Ａ１）

【文献】特開２０１９－１６５４３３（ＪＰ，Ａ）

【文献】特表２０１８－５１１１０８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １３／３６

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １３／４２

(57)【特許請求の範囲】

【請求項1】

バスを通じて通信するデバイスであって、
第１の信号線に結合し、コンパニオンデバイスから信号を受信のみする単方向性の受信インタフェースと、
第２の信号線に結合し、前記コンパニオンデバイスに信号を送信のみする単方向性の送信インタフェースと、
前記第１の信号線及び前記第２の信号線から分離する（Ｎ－１）本の信号線に結合し、前記コンパニオンデバイスと信号を送受信する（Ｎ－１）個の双方向性のインタフェースと
を備え、
前記単方向性の受信インタフェースは、前記（Ｎ－１）個の双方向性のインタフェースで前記コンパニオンデバイスに送信するときに、前記コンパニオンデバイスからメタデータを受信し、
前記受信インタフェースは、前記（Ｎ－１）個の双方向性のインタフェースで前記コンパニオンデバイスから信号を受信する準備をすべく、メタデータを受信し、マスタＩ／Ｏ（入力／出力）設定をトレーニングする、デバイス。

【請求項2】

前記受信インタフェースは、メタデータを受信し、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、又はＩ／Ｏ位相をトレーニングする、請求項１に記載のデバイス。

【請求項3】

前記受信インタフェースは、メタデータを受信し、前記（Ｎ－１）個の双方向性のインタフェースのデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングする、請求項１に記載のデバイス。

【請求項4】

全ての（Ｎ－１）個の双方向性のインタフェースは、前記マスタＩ／Ｏ設定を適用する、請求項１に記載のデバイス。

【請求項5】

前記（Ｎ－１）個の双方向性のインタフェースは、最初に前記マスタＩ／Ｏ設定を適用し、特定の双方向性のインタフェースに前記マスタＩ／Ｏ設定を調整する、請求項１に記載のデバイス。

【請求項6】

前記（Ｎ－１）個の双方向性のインタフェースは、スレーブオフセットで前記マスタＩ／Ｏ設定を適用する、請求項１に記載のデバイス。

【請求項7】

前記バスはＮ＋１ビットを備え、複数の前記コンパニオンデバイス間の各方向にＮビットデータバスを実装する、請求項１から６のいずれか一項に記載のデバイス。

【請求項8】

Ｎは、デバイスデータインタフェースの幅を含む、請求項１から７のいずれか一項に記載のデバイス。

【請求項9】

前記コンパニオンデバイスは、メモリデバイスのメモリコントローラを含む、請求項１から８のいずれか一項に記載のデバイス。

【請求項10】

前記コンパニオンデバイスは、メモリコントローラのメモリデバイスを含む、請求項１から８のいずれか一項に記載のデバイス。

【請求項11】

メモリコントローラと、
データバスを通じて前記メモリコントローラに結合されるメモリデバイスと
を備え、
前記メモリデバイスは、
第１の信号線に結合し、前記メモリコントローラから信号を受信のみする単方向性の受信インタフェースと、
第２の信号線に結合し、前記メモリコントローラに信号を送信のみする単方向性の送信インタフェースと、
前記第１の信号線及び前記第２の信号線から分離する（Ｎ－１）本の信号線に結合し、前記メモリコントローラと信号を送受信する（Ｎ－１）個の双方向性のインタフェースと
を含み、
前記単方向性の受信インタフェースは、前記（Ｎ－１）個の双方向性のインタフェースで前記メモリコントローラに送信するときに、前記メモリコントローラからメタデータを受信し、
前記受信インタフェースは、前記（Ｎ－１）個の双方向性のインタフェースで前記メモリコントローラから信号を受信する準備をすべく、メタデータを受信し、マスタＩ／Ｏ（入力／出力）設定をトレーニングする、システム。

【請求項12】

前記メモリコントローラに結合されるホストプロセッサデバイス、
ホストプロセッサに通信可能に結合されるディスプレイ、
ホストプロセッサに通信可能に結合されるネットワークインタフェース、又は
前記システムに電力を供給するバッテリ
のうちの１又は複数をさらに備える、請求項１１に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

説明は、概してＩ／Ｏ（入力／出力）に関連し、より詳細な説明は、双方向性のバスのＩ／Ｏパラメータを調整することに関連する。

【背景技術】

【0002】

双方向性のバスは、２つのデバイスが共有の信号線を通じてデータを交換することを可能にする。双方向性のバスは、２つのデバイスを接続する信号線の数を顕著に減らし得る。通信プロトコルは、通常、どのようにしてデバイスが共有の信号線を通じてデータを送信することを交代するかを制御する。双方向性のバスの共通の例は、双方向性のデータバスが、コントローラが書き込み動作の一部としてデータを送信し、メモリデバイスが読み取り動作の一部としてデータを送信することを可能にする、メモリデバイス及びコントローラシナリオにある。

【0003】

双方向性のバスが高速であるとき、例えば、メモリサブシステムにおいて、バスのＩ／Ｏ（入力／出力）信号線は、正確に調整された制御を有し、高速通信を可能にし得る。制御がなければ、バス上の信号は、顕著なノイズ、干渉、及びドリフトにさらされ得、高いエラー割合をもたらす。制御は、通常、環境状態（電圧ドリフト、熱変化、又は他の状態）に応じて変化し、Ｉ／Ｏドライバ及び受信機回路を変化した状態に適合させる。

【0004】

受信機が様々な制御を受信した信号に適用する場合、状態の変化が発生し得るがデータはバス上で一方向に流れることが理解されるだろう。バス方向が変化するとき、送信していたデバイスが受信機になり、高速シグナリングを受信ために適切に調整されない場合がある。このように、送信していたデバイスは、バスの現在の状態で適切に受信するために適切なＩ／Ｏ構成設定を有していない場合がある。バス上の通信のスピードが増加するにつれて、ドリフトの影響は、アイマージンのより大きな部分になり得る。ここで、アイマージンは、受信機が適切に信号を復号することを可能にするシグナリングにおける許容範囲を指す。

【0005】

双方向性の通信は、従来、バスの所与の状態に対するビットエラー割合を減らすＩ／Ｏ構成設定を発見することを指す、バスをトレーニングする能力を含む。高速バスを用いて、バス方向を反転させることは、一般的に、デバイスが他の方向に通信する準備するためにトレーニングを実行する必要性をもたらす。そのようなトレーニングがハンドシェーキングと称され得る。デバイスがアクティブデータを交換することの代わりに構成を設定するので、ハンドシェーキング又はＩ／Ｏトレーニングに従事する必要性は、通信遅延を増加させる。

【図面の簡単な説明】

【0006】

以下の説明は、実装の例として与えられた例示を有する図の議論を含む。図面は、例として理解されるべきであり、限定するものとして理解されるべきでない。本明細書で用いられる場合、１又は複数の例への言及は、本発明の少なくとも１つの実装に含まれる、特定の機能、構造、又は特性を説明するものとして理解されるべきである。本明細書に現れる「一例において」又は「代替例において」等の語句は、本発明の実装の例を提供し、必ずしも全てが同一の実装を指すわけではない。しかしながら、それらはまた、必ずしも相互に排他的ではない。

【0007】

【図1】Ｉ／Ｏトラッキングに逆向きのデータ線を有するシステムの例のブロック図である。

【0008】

【図2】Ｉ／Ｏトラッキングに逆向きのデータ線を有するシステムのデータアイの例の表示である。

【0009】

【図3】Ｉ／Ｏトラッキングに逆向きのデータ線を有するデータインタフェースを通じた通信の例のタイミング図である。

【0010】

【図4A】マスタ受信トラッキング回路を有するデータインタフェースに逆向きのデータ線を有するシステムの例のブロック図である。

【0011】

【図4B】受信トラッキング回路を有する各受信機を含むデータインタフェースに逆向きのデータ線を有するシステムの例のブロック図である。

【0012】

【図5】Ｉ／Ｏトラッキングに逆向きのデータ線を有するメモリサブシステムの例のブロック図である。

【0013】

【図6】Ｉ／Ｏトラッキングを有するＩ／Ｏ受信機のブロック図である。

【0014】

【図7】Ｉ／Ｏトラッキングに逆向きのデータ線を有するメモリデバイスを含むメモリモジュールの例のブロック図である。

【0015】

【図8】逆向きのデータ線を有するシステムにおける双方向性のデータ転送の処理の例のフロー図である。

【0016】

【図9】逆向きのデータ線を有する双方向性のデータ転送が実装され得るメモリサブシステムの例のブロック図である。

【0017】

【図10】逆向きのデータ線を有する双方向性のデータ転送が実装され得るコンピューティングシステムの例のブロック図である。

【0018】

【図11】逆向きのデータ線を有する双方向性のデータ転送が実装され得るモバイルデバイスの例のブロック図である。

【0019】

いくつか又は全の例、及び他の潜在的な実装を示し得る図の非限定的な説明を含む、特定の詳細及び実装の説明が続く。

【発明を実施するための形態】

【0020】

デバイスは、Ｎビットの双方向性のバスへのインタフェースを含む。Ｎビットバスは、（Ｎ－１）本の双方向性の信号線に結合する（Ｎ－１）個の双方向性のインタフェースを含み、複数のコンパニオンデバイス間の（送受信）信号を交換する。一例において、双方向性のバスは、シングルエンドバスである。バスは、２つの単方向性の信号線インタフェースを含む。第１のインタフェースは、単方向性の信号線に結合し、コンパニオンデバイスから信号を受信する単方向性の受信インタフェースである。第２のインタフェースは、単方向性の信号線に結合し、コンパニオンデバイスに信号を送信する単方向性の送信インタフェースである。信号線は、レーン又は情報チャンネルと称され得る。信号線、レーン、又は情報チャンネルと称されるかどうかにかかわらず、信号線は、コンパニオンデバイスへの情報信号の送信を可能にする。

【0021】

バスは、各方向におけるＮビットバスに対するＮ本の信号線に追加の「後ろ向き」又は「逆向き」の信号線を提供する。追加の単方向性の信号線は、それが双方向性のバス上のデータの現在の流れとは反対方向に単方向性であるので、後ろ向き又は逆向きである。後ろ向きの信号線は、コンパニオンデバイスがバスの準備をして方向をスイッチすることを可能にする。逆方向のバスを監視することによって、デバイスがバスの現在の状態に対する構成設定を準備することを可能にし得る。このように、バスが方向をスイッチするとき、デバイスの構成設定が、バスの現在の状態に設定され得、バスが方向をスイッチするときに必要とされるトレーニングを減らす又は除去する。

【0022】

各方向に１つの単方向性のレーンが存在することで、バスは、従来のような各方向におけるＮビットの情報にバスのレーンと反転する必要がない１つのレーンを提供し得る。例えば、１０本のデータ信号線を有する１０ビットバスを考える。１０本の双方向性のレーンを有する従来のようなバスを実装する代わりに、９本の双方向性の信号線、一方向を指す１本の単方向性の信号線、及び他の方向を指す他の１本の単方向性の信号線を含む１１本の信号線を有するバスが実装され得る。バスがどちらの方向を指しても、データを送信する１０本の信号線及び逆方向を指す追加の信号線が存在するだろう。

【0023】

逆方向は、データの流れとは反対方向であることを指す。このように、流れの方向は送信機から受信機であり、逆方向は受信機から送信機である。双方向性のバスについて、コンパニオンデバイスのそれぞれが送信機として及び受信機として交代することが理解されるだろう。しかしながら、任意の所与のトランザクションについて、１つのデバイスがデータを送信する送信機であり、他のデバイスがデータを受信する受信機であるだろう。データの順方向はトランザクションの送信機から受信機であり、逆方向は同一のトランザクションの受信機から送信機である。役割が変化するとき、バス方向は変化する。

【0024】

他の例として、Ｍ個のメモリデバイスごとに４本の信号線を有し、合計でＭ×４本のＤＱ信号線を有するｘ４ＤＱバス等の４ビットバスを考える。Ｍ個のメモリデバイスのそれぞれが、３本の双方向性の信号線、コントローラからメモリデバイスを指す１本の単方向性の信号線、及びメモリデバイスからコントローラを指す１本の単方向性の信号線を含む５ビットのインタフェースを有し得る。ｘ４ＤＱバスの例が提供されるが、同一の技術がｘ８ＤＱバス、ｘ１６ＤＱバス、又は他のバス幅若しくはデバイスデータインタフェース若しくはデバイスバスインタフェースの幅に適用され得ることが理解されるだろう。このように、追加の単方向性の信号線のオーバヘッドコストがより広いインタフェースで減り得ることが理解されるだろう。

【0025】

逆向きの単方向性の信号線は、送信機に逆のメタデータを送信し得る。一例において、メタデータは、単に、受信機によって提供されるダミー信号である。ダミー信号は、例えば、既知のビットパターン（１０１０…、１１００１１００…、又はいくつかの他のパターン）であり得る。既知の信号パターンを用いて、送信機はどのデータを要求するかを知ることができ、バスを通じた通信の状態をトラッキングできる。

【0026】

一例において、ダミー信号である代わりに、メタデータがデータ信号であり得る。データ信号は、信号バス上の状態を具体的に示す任意のタイプの情報であり得る。一例において、メタデータ信号は、ハンドシェーキングルーティンに用いられるであろう１又は複数の信号であり得る。別個ハンドシェーキングルーティンに対するデータを送信する必要がある代わりに、逆向きの信号線は、バスが方向を変更するとすぐに適用される逆方向のハンドシェイクを提供し得る。

【0027】

一例において、メタデータ信号は、Ｉ／Ｏ構成の設定を示す受信信号からの情報を含む。このように、デバイスは、１又は複数のパラメータの構成情報を渡し、他のデバイスがバスの状態に対してほぼ正確であるべき構成から開始することを可能にし得る。

【0028】

従来、バスが方向を反転させたとき、受信機は、バスの状態の誤った構成設定を有する可能性が非常に高かった。逆方向の監視によって、デバイスは、バスが方向を反転するとすぐに訂正した構成設定を有し得、又は、バスが方向をスイッチした後に訂正した構成設定を非常に速く発見し得る。

【0029】

Ｉ／Ｏ構成設定は、Ｉ／Ｏ転送のための設定を構成するのに用いられる任意の１又は複数のタイプの情報を指し得る。Ｉ／Ｏ構成設定の例は、これらに限定されないが、スピード、電力、電圧、等化、デシジョンフィードバックイコライゼーション（ＤＦＥ）、位相、又は他の構成設定を含み得る。概して、監視され得る情報は、シグナリングに用いられる任意のものである。より具体的には、逆方向の信号線が、時間の経過又は異なる状態でドリフト又は変化する任意のＩ／Ｏパラメータに対する情報に用いられ得る。

【0030】

逆向きのデータ線が本明細書で説明されるものを適用するシステムにおけるバスごとに追加の信号線をもたらすことが理解されるだろう。（複数の）追加の信号線のコストは、バスの方向をスイッチすることの影響を補償するために、予期される時間の減少と比較検討され得る。例えば、メモリサブシステムにおいて、追加の信号線を用いることは、温度及び電圧に起因する読み取りから書き込みまでのストローブシフト又は書き込みから読み取りまでのストローブシフトの影響を補償するために、時間の減少に対して考慮され得る。ストローブシフトは、ＤＱＳ又はデータストローブ信号の位相にシフトすることを指す。

【0031】

ＤＱＳ信号線の位相ドリフトをトラッキングすることへの従来のアプローチは、ＤＱＳクロックツリーオシレータを用いることである。しかしながら、ＤＱＳクロックツリーオシレータを用いることは、メモリデバイスをポーリングしてランタイムの間の遅延値を定期的に取得するためにメモリコントローラを要求し得る。そのような動作は、追加のコマンドをメモリに発行するためにコントローラを要求し、これはコントローラとメモリデバイスとの間の通信帯域幅を消費することが理解されるだろう。

【0032】

図１は、Ｉ／Ｏトラッキングに逆向きのデータ線を有するシステムの例のブロック図である。システム１００は、双方向性のバスを表すバス１０２を含む。一例において、バス１０２は、シングルエンドバスである。シングルエンドバスは、各信号線が異なる信号を搬送するバスを指す。シングルエンドバスの代替は、信号に対する信号線及び相補信号（意図した信号の逆数又は補数）に対するコンパニオン信号線を含む差動バスである。バス１０２は、任意のタイプの双方向性のバスであり得る。

【0033】

デバイス１１０及びデバイス１３０は、バス１０２に対して送信機及び受信機を交代することになる。デバイス１１０は、バス１０２の情報チャンネルをインタフェースするボール、ピン、又は他のコネクタを表すインタフェース１１２を含む。デバイス１３０は、バス１０２とインタフェースする対応するコネクタを有するインタフェース１３２を含む。

【0034】

デバイス１１０は、ＴＸ／ＲＸ１２２として表される双方向性のインタフェースを含む。ＴＸ／ＲＸ１２２は、いずれかの方向で通信を提供する送受信機として表される。デバイス１３０は、デバイス１３０に対する対応する双方向性のインタフェースを表すＴＸ／ＲＸ１４２を含む。

【0035】

デバイス１１０は、２個の単方向性のインタフェースを含む。デバイス１３０はまた、２個の単方向性のインタフェースを含む。ＴＸ（送信機）１２４は、デバイス１１０からデバイス１３０に流れる単方向性の情報チャネルへのインタフェースを表す。ＴＸ１２４は、デバイス１１０の送信専用インタフェースである。デバイス１３０は、デバイス１１０のＴＸ１２４に対応するＲＸ（受信機）１４４を含む。ＲＸ１４４は、バス１０２の単方向性の情報チャネル上のＴＸ１２４によって送信される信号を受信するためのデバイス１３０の受信専用インタフェースである。

【0036】

同様に、ＴＸ１４６は、デバイス１３０からデバイス１１０に流れる単方向性の情報チャネルへのインタフェースを表す。ＴＸ１４６は、デバイス１３０の送信専用インタフェースである。デバイス１１０は、デバイス１３０のＴＸ１４６に対応するＲＸ１２６を含む。ＲＸ１２６は、バス１０２の単方向性の情報チャネル上のＴＸ１４６によって送信される信号を受信するためのデバイス１１０の受信専用インタフェースである。情報チャンネルが逆方向で単方向性であるとき、一例において、トラッキングレーン又はトラッキング信号線と称され得る。

【0037】

デバイス１１０は、デバイス１１０のＩ／Ｏの構成パラメータに対する制御を表すパラメータ制御１１４を含む。一例において、パラメータ制御１１４は、デバイス１１０がＴＸ／ＲＸ１２２及びＴＸ１２４上で送信するときに、ＲＸ１２６を介して受信された信号に応答してＩ／Ｏパラメータに実行される制御を表す。デバイス１１０がデバイス１３０に送信するときのＲＸ１２６上の信号は、メタデータ信号であるだろう。

【0038】

デバイス１３０は、デバイス１３０のＩ／Ｏの構成パラメータに対する制御を表すパラメータ制御１３４を含む。一例において、パラメータ制御１３４は、デバイス１３０がＴＸ／ＲＸ１４２及びＴＸ１４６上で送信するときに、ＲＸ１４４を介して受信した信号に応答してＩ／Ｏパラメータに実行される制御を表す。デバイス１３０がデバイス１１０に送信するときのＲＸ１４４上の信号は、メタデータ信号であるだろう。

【0039】

一例において、メタデータ信号は、ＰＩ（比例・積分）若しくはＰＩＤ（比例・積分・微分）設定、ＤＦＥ設定、ゲイン設定、及び受信機の電圧エンベロープ設定のための情報等のトラッキングパラメータ情報又は他の情報に対する信号を表す。一例において、単方向性の後ろ向き信号線は、一旦バスが方向をスイッチすると、デバイス１１０のＩ／Ｏの設定に対するパラメータ制御１１４の情報を提供し得る。一例において、単方向性の後ろ向き信号線は、一旦バスが方向をスイッチすると、デバイス１３０のＩ／Ｏの設定に対するパラメータ制御１３４の情報を提供し得る。

【0040】

デバイスは、通常、信号を受信するときに受信Ｉ／ＯのＩ／Ｏパラメータを維持し得る。良好なシグナリングを維持するために、受信機が着信信号をトラッキングし、Ｉ／Ｏパラメータを調整するような動作が従来適用される。単方向性の信号線によって、デバイス１１０及びデバイス１３０は、常に受信信号線を有することが理解されるだろう。受信信号線を有することによって、デバイスは、受信デバイスのＩ／Ｏを維持することができ、構成を双方向性の信号線（例えば、ＴＸ／ＲＸ１２２及びＴＸ／ＲＸ１４２）に適用するのにパラメータコントローラで情報を用いることができる。一例において、単方向性の線が、ＤＱＳドリフトの情報をトラッキングするのに用いられ得る。

【0041】

図２は、Ｉ／Ｏトラッキングに逆向きのデータ線を有するシステムのデータアイの例の表示である。図２００は、双方向性のバスとインタフェースするデバイスのＩ／Ｏインタフェースのデータアイ図を表す。図２００は、インタフェース１１２又はインタフェース１３２の１又は複数のインタフェースの例のデータアイ図の例を表す。

【0042】

図２００は、信号平均２２０内のスペースの形状を表すデータアイ２１０を示す。信号平均２２０は、シグナリングの平均を表す。信号平均内のスペースは信号平均内の全てのエリアと見なされ得、灰色のひし形は、信号がないことを保持するためのターゲットエリアを示す。ひし形は、アイ幅ＥＷ及びアイ高さＥＨを有する。ＥＷ及びＥＨの外側では、データアイ２１０と信号平均２２０との間の余白によって表されるマージンが存在する。余白はマージンと称され得る。マージン２３０は、データアイ２１０と信号平均２２０との間の範囲であるマージンを示す。

【0043】

データアイ２１０は、Ｉ／Ｏの特定の設定に関連するデータアイである。図２００は、データアイ２１０に対するシナリオとしての２つの信号を示す。信号２２２は破線である。信号２２２は全体に信号平均２２０内にあり、したがってＩ／Ｏ設定で適切に受信され得ることが観測され得る。信号２２４は実線である。信号２２４は右にシフトされた位相であることが観測され得る。シフトに起因して、信号２２４は、データアイ２１０内のマージン２３０の外側で立ち上がりエッジを有する。このように、信号２２４はデータアイ２１０に違反し、信号が確実に読み取られないだろう。

【0044】

図２００は、監視及び調整され得る様々なパラメータの影響を示す。ＶＤＤは受信高電圧を表す。ＶＳＳは受信低電圧を表す。ＶＴＴはＶＤＤとＶＳＳとの間の中心電圧を表す。一例において、ＶＤＤとＶＳＳとの間で揺れ動くＩ／Ｏ信号は、終端が用いられるとき、ＶＴＴに終端され得る。一例において、ＶＤＤとＶＳＳとの間の揺れが調整され得る。

【0045】

期間２５０は、信号の立ち上がりエッジと立ち下がりエッジとの間の公称期間を表す。一例において、期間２５０が受信機の応答を変更することによって調整され得る。傾斜２４０は立ち上がりエッジの傾斜を表す。同様の傾斜が立ち下がりエッジに監視され得る。傾斜２４０は、スルーレート又は単位時間ごとの信号電圧の変化と称され得る。一例において、傾斜２４０は変更した環境状態に対応するために調整され得る。

【0046】

一例において、システム１００のパラメータ制御１１４又はパラメータ制御１３４等のパラメータ制御は、全期間の一部だけパラメータを調整して、Ｉ／Ｏ回路が信号を正確にトラッキングすることを可能にし得る。例えば、Ｉ／Ｏ回路は、１又は複数のパラメータを調整することによってＸピコ秒だけ位相を調整し得る。

【0047】

図３は、Ｉ／Ｏトラッキングに逆向きのデータ線を有するデータインタフェースを通じた通信の例のタイミング図である。図３００は、Ｎビットの双方向性のバスを共有する２つのデバイスを有するシステムの様々な信号を表す。図３００は、図１のシステム１００に従って、システムのタイミング図の例を提供する。

【0048】

信号３１０は、クロック信号（ＣＬＫ）を表し、単に参照用である。動作に対する特定の数のクロックサイクルは重要ではない。全信号を横切る破線は、ゼロ以上クロックサイクルの期間を示し得るブレイクタイムを表す。図３００の例において、コマンドが完全なクロックサイクルにわたって発生し、データがクロックエッジ（立ち上がりエッジ及び立ち下がりエッジ、又はダブルデータレート）ごとに１つのビットとして送信される。一例において、コマンドは２つのクロックサイクルがかかる、又は、２つのコマンドが単一のコマンド動作で実行される必要がある。そのような例は、図３００に具体的に示されていない。

【0049】

信号３２０は、コマンド（ＣＭＤ）信号を表す。図３００の例において、コマンドは、示されるコマンドに基づいて、メモリコントローラからメモリデバイスに送信され得る。他のデバイス対が双方向性のバスを通じて同様の交換を実行し得ることが理解されるだろう。データバスの追加の信号線を示す目的で、信号３２０は、書き込みコマンド（書き込み３２２）、続いて読み取りコマンド（読み取り３２４）、続いて書き込みコマンド（書き込み３２６）を示す。書き込みから読み取りへの移行（書き込み３２２から読み取り３２４）は、バス反転方向をもたらすだろう。読み取りから書き込みへの移行（読み取り３２４から書き込み３２６）は、バス反転が戻ることをもたらすだろう。コマンドは単にバスの移行を示し、他のコマンド及び信号は、バスの移行の間に（書き込みコマンドの後の複数の書き込み又は読み取りコマンドの後の複数の読み取りを含んで）送信され得ることが理解されるだろう。

【0050】

信号３３０は、コントローラからメモリへの（Ｃ－＞Ｍ）単方向性の信号の信号線を表す。信号３４２、信号３４４、及び信号３４６は、コントローラとメモリとの間の双方向性の信号（ＢＩＤＩＲ）を表す。以下で説明するとおり、双方向性の信号は、バスが反転するときに方向を変更するだろう。信号３５０は、メモリからコントローラへの（Ｍ－＞Ｃ）単方向性の信号の信号線を表す。

【0051】

書き込み３２２の後、コントローラはメモリにデータを送信する。このように、信号３３０、信号３４２、信号３４４、及び信号３４６は、コントローラからメモリへの順方向データを提供する。データは、各線上で送信されるＰビットのデータＤ０、Ｄ１、…、Ｄ［Ｐ－１］として表される。通常、変数「Ｎ」は、線を通じて送信されるビット数を示すのに用いられる。しかしながら、Ｎが信号線の数を示すのに先に用いられているので、ここではＰが用いられる。異なる数の信号線及び異なる数のビットが実装に用いられ得ることを単に示すだけのために異なる変数を用いる。図３００は、データＤ０、Ｄ１、…、Ｄ［Ｎ－１］を送信するものとして代替的に例示して説明され得る。ここで、Ｎは、必ずしもバスの信号線の数に等しいわけではない。信号３５０は、メモリ書き込みに対して逆方向に単方向性である。このように、信号３５０は、逆方向にメタデータ（ＭＤ）を提供する。

【0052】

読み取り３２４の後、メモリはコントローラにデータを送信する。このように、信号３４２、信号３４４、信号３４６、及び信号３５０は、メモリからコントローラへの順方向データを提供する。データは、各線上で送信されるＰビットのデータＤ０、Ｄ１、…、Ｄ［Ｐ－１］として表される。信号３３０は、メモリ読み取りに対して逆方向に単方向性である。このように、信号３３０は、逆方向にメタデータ（ＭＤ）を提供する。

【0053】

書き込み３２６の後、コントローラは、再びメモリにデータを送信する。このように、信号３３０、信号３４２、信号３４４、及び信号３４６は、コントローラからメモリに順方向データを再び提供し、信号３５０は、逆方向にメタデータ（ＭＤ）を提供する。

【0054】

一例において、メタデータはランダムデータである。たとえランダムデータであっても、送信デバイスは、バスが方向を反転させるときに受信用のチャネルの構成を準備し得る。一例において、システムはデータを送信することになるので、システムは、ランダムデータの代わりに使用可能なメタデータを送信する。一例において、使用可能なメタデータは、１又は複数のＩ／Ｏ構成設定に関する情報を示すフィードバックビットを表す。一例において、メタデータ信号は、単一の構成設定のみに関する情報を含む。一例において、メタデータは、複数の構成設定に関する情報を含む。複数の構成設定に関する情報を送信するとき、異なる設定についてのデータは、順番に送信され得る。メタデータの送信機及び受信機が両方ともどんな情報が送信されているかを理解できるようにプロトコルが提供され得る。一例において、メタデータは、メタデータパケットのフィードバックインジケータ又はヘッダ、続いてメタデータパケットペイロードを含み得る。

【0055】

図４Ａは、マスタ受信トラッキング回路を有するデータインタフェースに逆向きのデータ線を有するシステムの例のブロック図である。システム４０２は、図１のシステム１００に従って、システムの例を提供する。システム４０２は、双方向性のバスを通じてお互いと通信するコンパニオンデバイスであるデバイス４１０及びデバイス４４０を含む。システム４０２は、実際のシステム実装の任意の幅であり得るバスのサイズを指定しない。

【0056】

デバイス４１０は、デバイス４４０のＲＸインタフェース４４２に対応する単方向性のインタフェースとしてＴＸインタフェース４１２を含む。デバイス４１０は、デバイス４４０の双方向性のインタフェースＴＸ／ＲＸ４４４及びＴＸ／ＲＸ４４６にそれぞれ対応する双方向性のインタフェースＴＸ／ＲＸ４１４及びＴＸ／ＲＸ４１６を含む。デバイス４１０は、デバイス４４０のＴＸインタフェース４４８に対応する単方向性のインタフェースとしてＲＸインタフェース４１８を含む。このように、バスはＮ－１個の双方向性のインタフェース及び２個の単方向性のインタフェースを含み、１個の単方向性のインタフェースが各方向を指す。

【0057】

一例において、デバイス４１０は、ＲＸインタフェース４１８に結合されるマスタＲＸトラッキング４３２を含む。マスタＲＸトラッキング４３２は、デバイス４１０が送信機であるとき、ＲＸチャンネルを通じて受信される逆のメタデータに基づいて適切なＩ／Ｏ設定をトラッキングする。一例において、マスタＲＸトラッキング４３２は、ＴＸ／ＲＸ４１６のスレーブ４３４及びＴＸ／ＲＸ４１４のスレーブ４３６への制御を提供する。一例において、メタデータに応答して、マスタＲＸトラッキング４３２は、スレーブ４３４及びスレーブ４３６に送信する受信設定を生成する。一例において、スレーブ４３４及びスレーブ４３６は、スレーブオフセットでマスタ設定を適用する。スレーブオフセットは、例えば、マスタＲＸトラッキング４３２に関連してスレーブ４３４又はスレーブ４３６に知られているオフセットであり得る。そのようなオフセットは、マスタＲＸトラッキング４３２が以前の設定及び現在の設定の両方とも提供する、又は単にオフセットを提供する場合に知られ得る。

【0058】

一例において、スレーブ４３４及びスレーブ４３６は、ＲＸインタフェース４１８に適用されるのと同じようにマスタ設定を適用する。その後、スレーブ４３４及びスレーブ４３６は、それぞれのＴＸ／ＲＸ４１４及びＴＸ／ＲＸ４１６をローカルに調整し、マスタ設定を特定のＩ／ＯインタフェースのローカルＩ／Ｏに調整し得る。このように、スレーブインタフェースは、最初にマスタＩ／Ｏ設定を適用し、そのインタフェースの動作に基づいて、特定の双方向性のインタフェースの設定をローカルに調整し得る。ＰＬＬ４２６は、デバイス４１０の制御回路を表し、受信インタフェースのＩ／Ｏインタフェースを調整する。制御回路は、受信データ信号に対するストローブの位相を調整し、電圧、ゲイン、ＤＦＥタップ設定、クロック周波数、若しくは他設定、又は設定の組み合わせを調整し得る。

【0059】

一例において、ＰＬＬ４２６は、マスタＲＸトラッキング４３２によってＲＸ４１８で監視される構成に基づいて設定を調整する。同様に、デバイス４４０のＰＬＬ４５６は、デバイス４４０の同様の機能を実行し得る。一例において、ＰＬＬ４５６は、マスタＲＸトラッキング４６２によってＲＸ４４２で監視される構成に基づいて設定を調整する。デバイス４４０は、マスタＲＸトラッキング４６２、スレーブ４６４、及びスレーブ４６６を示し、デバイス４１０の同様のコンポーネントに対して前述のように説明され得る。一例において、ＰＬＬ４２６は、デバイス４１０によってインタフェースされる全てのレーンのタイミング制御を提供する。一例において、ＰＬＬ４５６は、デバイス４４０によってインタフェースされる全てのレーンのタイミング制御を提供する。

【0060】

デバイス４１０は、ＴＸ／ＲＸ４１４に結合されるＴＸ４２２及びＴＸ／ＲＸ４１６に結合されるＴＸ４２４を示す。ＴＸ４２２及びＴＸ４２４は、双方向性のインタフェースの送信ソースを表す。インタフェースのデータパスがシステム４０２に具体的に示されないが、デバイス４１０が送信機であるとき、ＴＸ４２２及びＴＸ４２４はアクティブであり、ＴＸ／ＲＸ４１４及びＴＸ／ＲＸ４１６上のデータをそれぞれ送信することが理解されるだろう。デバイス４１０が受信機であるとき、双方向性のインタフェースの構成がスレーブ４３４及びスレーブ４３６によって制御され、送信パスがアクティブでない。

【0061】

デバイス４４０は、ＴＸ／ＲＸ４４４に結合されるＴＸ４５２及びＴＸ／ＲＸ４４６に結合されるＴＸ４５４を示す。ＴＸ４５２及びＴＸ４５４は、双方向性のインタフェースの送信ソースを表す。インタフェースのデータパスがシステム４０２に具体的に示されないが、デバイス４４０が送信機であるとき、ＴＸ４５２及びＴＸ４５４はアクティブであり、ＴＸ／ＲＸ４４４及びＴＸ／ＲＸ４４６上のデータをそれぞれ送信することが理解されるだろう。デバイス４４０が受信機であるとき、双方向性のインタフェースの構成がスレーブ４６４及びスレーブ４６６によって制御され、送信パスがアクティブでない。

【0062】

パス４２８は、デバイス４１０のＰＬＬ４２６又は他のＩ／Ｏシグナリング制御回路によって提供されるタイミング又はシグナリング制御を表す。パス４３０は、マスタＲＸトラッキング４３２によるスレーブ４３４及びスレーブ４３６への通信を表す。パス４５８は、デバイス４４０のＰＬＬ４５６又は他Ｉ／Ｏシグナリング制御回路によって提供されるタイミング又はシグナリング制御を表す。パス４６０は、マスタＲＸトラッキング４６２によるスレーブ４６４及びスレーブ４６６への通信を表す。

【0063】

概して、単方向性の線は、デバイスが送信機であるときに、メタデータを受信するのに用いられ得る。一例において、メタデータは、マスタＩ／Ｏ（入力／出力）設定をトレーニングするのに用いられ得る。例えば、メタデータは、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、若しくはＩ／Ｏ位相をトレーニングするのに、又はデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングするのに用いられ得る。

【0064】

図４Ｂは、受信トラッキング回路を有する各受信機を含むデータインタフェースに逆向きのデータ線を有するシステムの例のブロック図である。システム４０４は、図１のシステム１００に従って、システムの例を提供する。システム４０４は、システム４０２への代替例を提供する。システム４０２が全てのＲＸインタフェースにマスタトラッキング回路を提供する一方で、システム４０４は、別個の制御のために別個のＲＸインタフェーストラッキング回路にメタデータを提供する。

【0065】

システム４０４は、上述のデバイス４１０及びデバイス４４０を含む。システム４０２に存在するシステム４０４の全てのコンポーネントは、以下の代替手段を用いて、上述のものと同様に動作し得る。

【0066】

一例において、デバイス４１０は、ＲＸインタフェース４１８のＲＸトラッキング４７２、ＴＸ／ＲＸ４１６のＲＸトラッキング４７４、及びＴＸ／ＲＸ４１４のＲＸトラッキング４７６を含む。ＲＸトラッキング４７２、ＲＸトラッキング４７４、及びＲＸトラッキング４７６は、デバイス４１０が送信機であるとき、ＲＸインタフェース４１８のＲＸチャンネルを通じて受信される逆のメタデータに基づいて、適切なＩ／Ｏ設定をトラッキングする。マスタトラッキング回路を有するのではなくて、各インタフェースは別個のトラッキング回路を有し得る。トラッキング回路は、バスが方向をスイッチするときに、その状態でバスのＩ／Ｏ構成を計算する。

【0067】

一例において、デバイス４４０は、ＲＸインタフェース４４２のＲＸトラッキング４８２、ＴＸ／ＲＸ４４４のＲＸトラッキング４８４、及びＴＸ／ＲＸ４４６のＲＸトラッキング４８６を含む。ＲＸトラッキング４８２、ＲＸトラッキング４８４、及びＲＸトラッキング４８６は、デバイス４４０が送信機であるとき、ＲＸインタフェース４４２のＲＸチャンネルを通じて受信される逆のメタデータに基づいて、適切なＩ／Ｏ設定をトラッキングする。

【0068】

パス４２８は、デバイス４１０のＰＬＬ４２６又は他のＩ／Ｏシグナリング制御回路によって提供されるタイミング又はシグナリング制御を表す。パス４７０は、別個のＩ／Ｏインタフェースの別個のトラッキング回路へのメタデータのパスを表し、ＲＸトラッキング４７２、ＲＸトラッキング４７４、及びＲＸトラッキング４７６を含む。パス４５８は、デバイス４４０のＰＬＬ４５６又は他のＩ／Ｏシグナリング制御回路によって提供されるタイミング又はシグナリング制御を表す。パス４８０は、別個のＩ／Ｏインタフェースの別個のトラッキング回路へのメタデータのパスを表し、ＲＸトラッキング４８２、ＲＸトラッキング４８４、及びＲＸトラッキング４８６を含む。

【0069】

マスタオフセット及びスレーブオフセットによってであろうと、マスタトラッキング及びスレーブ調整によってであろうと、インタフェースごとの別個のトラッキング制御によってであろうと、概して、単方向性の線は、デバイスが送信機であるときに、メタデータを受信するのに用いられ得る。一例において、メタデータは、マスタＩ／Ｏ（入力／出力）設定をトレーニングするのに用いられ得る。例えば、メタデータは、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、若しくはＩ／Ｏ位相をトレーニングするのに、又はデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングするのに用いられ得る。

【0070】

図５は、Ｉ／Ｏトラッキングに逆向きのデータ線を有するメモリサブシステムの例のブロック図である。システム５００は、高速でシングルエンドの双方向性のデータバスを通じて通信するコントローラ５１０及びメモリ５３０を含む。コントローラ５１０は、ホストシステム又はメモリ５３０が組み込まれるシステムを表す。メモリ５３０は、メインメモリ又は動作システムメモリである。

【0071】

メモリ５３０は、ｘ４ＤＱインタフェースを有するメモリデバイスを表す。メモリ５３０は、代替的にｘ５ＤＱインタフェースとして解釈され得る５本の信号線へのインタフェースを有することが理解されるだろう。しかしながら、ＤＱ信号線の数の目的で、メモリ５３０が４ＤＱ信号ＤＱ［０：３］に接続することが理解され得る。

【0072】

一例において、ＤＱ信号線のうちの１つが、ＤＱバスの順方向及び逆方向に分割されるだろう。システム５００は、２つの単方向性の信号線の間で分割されるものとしてＤＱ０を示す。ＤＱ信号のいずれかが、単方向性の信号線の間で分割され得ることが理解されるだろう。ＤＱ０を単方向性の線上に置くことは、コントローラ５１０からメモリ５３０への信号が常に同一の方向であるので、より良好なＤＱ０リンクを提供し得、これは、構成を向上させ得る。そのような機能は、デバイスごとのアドレス指定能力（ＰＤＡ）又はシグナリングのＤＱ０を利用する他の機能等の機能の利点であり得る。

【0073】

コントローラ５１０は、メモリ５３０に従って、複数のメモリデバイスに結合され得る。単一のメモリ５３０のみがシステム５００に示される。コントローラ５１０は、通常、各メモリデバイスへの異なるＤＱリンクを有するだろう。

【0074】

一例において、コントローラ５１０は、メモリ５３０の接続５３４に接続するＣ－＞Ｍ（コントローラからメモリに）のＤＱ０への単方向性の接続５１４を含む。一例において、コントローラ５１０は、メモリ５３０の接続５３６に接続するＤＱ［１：３］への双方向性の接続５１６を含む。４ＤＱ信号より多くについて、より多くの双方向性の信号線及び関連付けられた接続が存在することが理解されるだろう。一例において、コントローラ５１０は、メモリ５３０の接続５３８に接続するＭ－＞Ｃ（メモリからコントローラに）のＤＱ０への単方向性の接続５１８を含む。Ｃ－＞ＭのＤＱ０及びＭ－＞ＣのＤＱ０は共にＤＱ０の双方向性のＤＱリンクを提供する。

【0075】

一例において、ＰＬＬ５２６は、コントローラ５１０の接続５１４、接続５１６、及び接続５１８の位相タイミング制御を提供する。一例において、ＰＬＬ５４２は、メモリ５３０の接続５３４、接続５３６、及び接続５３８の位相タイミング制御を提供する。ＰＬＬ５２６及びＰＬＬ５４２は、それぞれ、コントローラ５１０及びメモリ５３０の受信機のシグナリング構成を調整し得る。

【0076】

一例において、コントローラ５１０は、メモリ５３０からデータの要求を生成するホストプロセッサとのインタフェースを表すホストインタフェース５２２を含む。ホストプロセッサは、ホストオペレーティングシステム（ＯＳ）を実行するプライマリプロセッサ、又はグラフィックスプロセッサ、又は周辺プロセッサであり得る。コントローラ５１０のスケジューラ５２４は、ホストコマンドを送信し、書き込みコマンドのデータの送信をスケジュールするスケジューラを表す。一例において、受信されたデータが、リクエスタに返信するホストインタフェース５２２に提供され得る。一例において、接続５１８上で受信されたメタデータが、本明細書の任意の説明に従ってコントローラ５１０の受信インタフェースを構成するのにＰＬＬ５２６によって用いられ得る。

【0077】

メモリ５３０は、メモリ５３０のメモリアレイを表すアレイ５４４を含む。アレイ５４４は、高速メモリサブシステムをサポートするのに用いられる任意のメモリ技術であり得る。書き込みコマンドに応答して、メモリ５３０はアレイ５４４にデータを書き込む。読み取りコマンドに応答して、メモリ５３０は、アレイ５４４からデータを返す。書き込みコマンドを用いて、メモリ５３０は、ＤＱ０を通じてコントローラ５１０にＭ－＞Ｃメタデータを提供し得る。読み取りコマンドを用いて、コントローラ５１０は、ＤＱ０を通じてメモリ５３０にＣ－＞Ｍメタデータを提供し得る。

【0078】

図６は、Ｉ／Ｏトラッキングを有するＩ／Ｏ受信機のブロック図である。システム６００は、システム１００、システム４０２、システム４０４、又はシステム５００に従って、受信機回路の例を提供する。一例において、システム６００の回路は、受信機電圧エンベロープの検出を提供し得る。一例において、回路は各受信機に含まれ得る。一例において、ＤＱＳ信号が異なるＲＸ受信回路間で共有される。

【0079】

システム６００は、データパスを表すパス６０２及びデータストローブパスを表すパス６０４を含む。パス６０２は、ＲＸインタフェースを通るデータ（Ｄｎ）のパスである。データは、データアイのために処理及びチェックされ得る。パス６０４は、ＤＱＳインタフェースを通るデータストローブ（ＤＱＳ）のパスである。ＤＱＳは、データ信号を復号するのに用いられるクロック信号である。

【0080】

一例において、パス６０４は、データ信号を受信するためにデータをサンプリングするサンプラ６２６にＤＱＳ信号を提供する。サンプラ６２６がＤＱＳ信号を誘発するラッチとして実装され得る。データ信号（Ｄｎ）は、サンプラ６２６の入力であり、出力は、バッファリングされ、その後、メモリアレイに書き込まれるＱｎである。一例において、ＲＸインタフェースがメタデータを受信する単方向性のインタフェースである場合、出力Ｑｎは、メタデータが有用なデータである場合にＲＸトラッキング６４０に送信され得、又は、メタデータがダミーデータである場合にドロップされ得る。

【0081】

一例において、パス６０４は、サンプラ６２２及びサンプラ６２４にＤＱＳ信号を提供する。サンプラ６２２及びサンプラ６２４がＤＱＳ信号を誘発するラッチとして実装され得る。データアイが維持されて、データが適切に復号され得ることを保証すべく、サンプラ６２２及びサンプラ６２４はデータ信号にエンベロープの検出を提供する。

【0082】

データ信号（Ｄｎ）が、正及び負の参照（それぞれＶＲＥＦ＋及びＶＲＥＦ－）と比較される。コンパレーター６１２はＤｎを受信してＶＲＥＦ－と比較し、コンパレーター６１４はＤｎを受信してＶＲＥＦ＋と比較する。コンパレーター６１２の出力が、入力としてサンプラ６２２に提供される。コンパレーター６１４の出力が、入力としてサンプラ６２４に提供される。一例において、サンプラ６２２及びサンプラ６２４の出力が、ＸＯＲ（排他的ＯＲ）ゲート６３０と比較されエラー信号を生成する。エラー信号がＲＸトラッキング６４０に提供され得る。データ信号のサンプリングがデータアイに違反する場合、システム６００は、ＲＸトラッキング６４０がＩ／Ｏを向上させるためにＩ／Ｏ構成を調整するのに用い得るエラー信号を生成するべきである。

【0083】

一例において、機能６５０は、１又は複数の機能を表し、受信されたデータ信号に適用する。機能６５０は、１又は複数の回路要素又は回路を表し、着信信号に１又は複数の調整を実行し得る。機能６５０によって表され得る機能は、ＤＦＥ、書き込みレベリング、内部書き込み信号、リフレッシュ同期、ＯＤＴ、若しくは他の機能、又は組み合わせを含み得る。

【0084】

図７は、Ｉ／Ｏトラッキングの逆向きのデータ線を有するメモリデバイスを含むメモリモジュールの例のブロック図である。システム７００は、システム１００、システム４０２、システム４０４、システム５００、又はシステム６００に従って、システムの例を提供する。以前の説明は、１つのメモリデバイスをホストコントローラに接続することに焦点を合わせていたが、システム７００は、複数のメモリデバイスに接続されたホストコントローラの例を提供する。

【0085】

システム７００は、制御バス（Ｃ／Ａ（コマンド／アドレス）バス７４２）並びにチャネル０（ＣＨ［０］）のバス７４４及びチャネル１（ＣＨ［１］）のバス７４６に分割されるものとして示されるデータバスを共有するメモリデバイスを有するシステムの一実施形態を示す。メモリデバイスは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）デバイス７３０として表される。一例において、２つの別個のチャネルがＣ／Ａバス７４２を共有する。一例において、別個のチャネルが別個のＣ／Ａバスを有するだろう。ＤＲＡＭデバイス７３０は、デバイス固有コマンドで個々にアクセスされ得、並列コマンドと並列にアクセスされ得る。

【0086】

ＲＣＤ（ｒｅｇｉｓｔｅｒｅｄ ｃｌｏｃｋ ｄｒｉｖｅｒ又はｒｅｇｉｓｔｅｒｉｎｇ ｃｌｏｃｋ ｄｒｉｖｅｒ）７２０は、ＤＩＭＭ（ｄｕａｌ ｉｎｌｉｎｅ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）７１０のコントローラを表す。ＲＣＤ７２０によって表されるコントローラは、コントローラ７４０によって表されるホストコントローラ又はメモリコントローラとは異なることが理解されるだろう。同様に、ＲＣＤ７２０は、ＤＲＡＭデバイス上に含まれるオンチップ又はオンダイコントローラとは異なる。一例において、ＲＣＤ７２０は、（コントローラ７４０等の）ホストから情報を受信し、コントローラ７４０から様々なＤＲＡＭデバイス７３０に信号をバッファリングする。全てのＤＲＡＭデバイス７３０がコントローラ７４０に直接接続される場合、信号線上の負荷は、高速シグナリング能力を低下させるだろう。コントローラ７４０から入力信号をバッファリングすることによって、コントローラＲＣＤ７２０の負荷のみを認識し、その後、タイミング及びＤＲＡＭデバイス７３０へのシグナリングを制御し得る。

【0087】

一例において、ＲＣＤ７２０は、Ｃ／Ａバス７２２［０］を通じてチャネル０のＤＲＡＭデバイスへの信号を制御し、Ｃ／Ａバス７２２［０］を通じてチャネル１のＤＲＡＭデバイスへの信号を制御する。一例において、ＲＣＤ７２０は、別個のチャネルの独立したコマンドポートを有する。一例において、データバスはまた、ＲＣＤ７２０を通じてルーティングされ、これは具体的に示されていない。一例において、ＤＩＭＭ７１０は、ＤＲＡＭデバイス７３０とコントローラ７４０との間のデータバス信号をバッファリングするデータバッファ（不図示）を含む。

【0088】

Ｃ／Ａバス７２２［０］及びＣ／Ａバス７２２［１］（総じて、Ｃ／Ａバス７２２）は、通常、コマンド及びコントローラ７４０からＤＲＡＭデバイス７３０へのアドレス情報を伝送する一方的なバス又は単方向性バスである。したがって、Ｃ／Ａバス７２２は、マルチドロップバスであり得る。データバスは、従来、双方向性バス、ポイントツーポイントバスである。

【0089】

一例において、ＤＲＡＭデバイス７３０は、コントローラ７４０からＤＲＡＭデバイスへの単方向性の信号線、ＤＲＡＭデバイスからコントローラ７４０への他の単方向性の信号線、及びＤＲＡＭデバイスとコントローラ７４０との間の複数の双方向性の信号線を有するデータバスへのインタフェースを含む。そのようなインタフェースは、説明される任意の例に従うことができる。単方向性のデータバス信号線及び双方向性のデータバス信号線は、メモリデバイスとホストコントローラとの間に直接接続され得、ＲＣＤ７２０を通じてルーティングされ得、又はデータバッファを通じてルーティングされ得る。

【0090】

本明細書の他の説明に従って、一例において、ＤＲＡＭデバイス７３０及びコントローラ７４０は、逆のデータ方向にメタデータを交換し、データバスの方向をスイッチするための受信機の準備を可能にする。システム７００において、たとえ、両方がコントローラ７４０とＤＩＭＭ７１０との間で接続されても、データバス７４４の状態は、データバス７４６の状態と必ずしも同一ではないことが理解されるだろう。さらに、異なるバスは、異なるチャネルへの作業負荷の読み取りパターン及び書き込みパターンに応じて、異なる時間で異なる方向を指し得る。さらに、各ＤＲＡＭデバイス７３０は、たとえ同一のチャネル内であっても、同一のデータバス内の別個のデータ又はＤＱ信号線に対する異なる状態を経験し得る。したがって、逆方向の信号線は、各チャネルがお互いに独立したものを異なる状態に調整し、各ＤＲＡＭデバイス７３０がお互いに独立したものを異なる状態に調整することを可能にする。そのような制御は、各デバイスが個々のデバイスで最高のパフォーマンスにＩ／Ｏシグナリング構成を調整することを可能にする。

【0091】

２つの単方向性の信号線がチャネルごとのＭ個のＤＲＡＭデバイス７３０のそれぞれに接続することによって、チャネルごとに、コントローラ７４０とＤＩＭＭ７１０との間のルーティングである追加のＭ本の信号線が存在し得ることが理解されるだろう。追加の信号線は、関連コストを有する。追加の信号線はまた、データバスが読み取りコマンドと書き込みコマンドとの間変化に応答して方向をスイッチするので、減少したシグナリング遅延という利点を提供した。

【0092】

一例において、ＤＩＭＭ７１０は、冗長なＤＲＡＭデバイス７３０を含み、ＥＣＣ（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｏｎ）を実装する。そのような冗長なＤＲＡＭデバイスはまた、バス内の追加の信号線を実装し、より速いスイッチを可能にする。

【0093】

図８は、逆向きのデータ線を有するシステムにおける双方向性のデータ転送の処理の例のフロー図である。処理８００は、メモリデバイス及びコントローラデバイスによって実行され得る処理の例を提供し、双方向性のインタフェース上のデータを交換する。処理８００の代替的な実装は、書き込みコマンド又は読み取りコマンドの代わりのトリガに基づいて、データ方向のスワッピングに置き換え得る。したがって、当業者は、メモリ及びコントローラ以外のデバイスを有するシステム構成における双方向性のインタフェース上でデータを交換する実装処理８００の仕方を理解するだろう。

【0094】

一例において、８０２において、メモリデバイス及びコントローラは、インタフェースを構成することによって設定されたＩ／Ｏインタフェース設定でデータを交換する。一例において、８０４において、ホストは、メモリデバイスに後続のコマンドを送信する。コマンドが現在送信されているものと同一の方向のデータを送信するコマンドである場合、データバス上の方向に変化が存在しない。コマンドがデータフローの方向を逆転するコマンドである場合、コマンドはデータバスをトリガして反転するだろう。

【0095】

８０６のＮＯの分岐において、コマンドがデータをスワッピングする（ＤＱ）方向をトリガしない場合、８０２において、コントローラ及びメモリデバイスは、引き続きＩ／Ｏインタフェース設定でデータを交換し得る。一例において、モードが受信したデータに基づいて引き続き受信構成設定を更新し得るという点で、どちらかのデバイスが受信機である。一例において、８０６のＹＥＳの分岐において、コマンドは、データ方向をスワッピングすることをトリガする。例えば、メモリデバイスが１又は複数の読み取りコマンドに応答してコントローラにデータを送信する場合、コントローラは、コントローラによって駆動されるバスに書き込みのためにメモリデバイスへデータを送信させる書き込みコマンドを送信し得る。

【0096】

一例において、８０８において、データフローが方向をスワッピングするとき、デバイスは、逆のメタデータ信号送信から順方向のデータ信号に逆の単方向性の信号線の使用を変更する。８１０において、デバイスは、双方向性の信号線インタフェースのデータ方向を変更して、受信機をドライバに又はその逆に変更する。一例において、８１２において、送信機であったデバイスは、逆の単方向性のメタデータに基づいて、順方向のデータ信号のインタフェースの受信機を構成する。一例において、構成は、逆向きの単方向性のインタフェースに基づいて受信状態を監視することに基づいて適用される。

【0097】

８１４において、デバイスは、順方向データから逆のメタデータシグナリングに順方向の単方向性の信号線インタフェースの使用を変更する。したがって、単方向性の信号線上で順方向データを送信していたデバイスは、受信機デバイスに変化し、ここではユーザデータの代わりの逆のメタデータであるが、単方向性の信号線上で引き続き（コントローラが送信機から受信機に変化している場合、メモリアレイに書き込まれるデータ、又はメモリデバイスが送信機から受信機に変化している場合、メモリアレイからのデータを）送信する。一例において、８１６において、ここでは、ユーザデータの受信機であるデバイスは、逆の単方向性の信号線を通じて逆方向にメタデータを送信し、次のデータバス方向のスイッチで受信機になる現在送信機であるデバイスを準備すべく、受信インタフェースを監視する。

【0098】

図９は、逆向きのデータ線を有する双方向性のデータ転送が実装され得るメモリサブシステムの例のブロック図である。システム９００は、コンピューティングデバイスにおけるプロセッサ及びメモリサブシステムの要素を含む。システム９００は、システム１００、システム４０２、システム４０４、システム５００、システム６００、又はシステム７００に従って、システムの例を提供する。

【0099】

メモリコントローラ９２０のＩ／Ｏ９２２は、双方向性のデータ（ＢＤ ＤＱ）線９３６へのインタフェースを含む。メモリデバイス９４０のＩ／Ｏ９４２は、ＢＤ ＤＱ線９３６へのインタフェースを含む。一例において、Ｉ／Ｏ９２２は、単方向性のデータ（ＵＤ ＤＱ）線９８２へのインタフェースを含む。一例において、Ｉ／Ｏ９４２は、ＵＤ ＤＱ線９８２へのインタフェースを含む。単方向性の線は、一方向のみを指す矢印でシステム９００に表される。単方向性の線は、送信デバイスの受信構成を監視するのに用いられ、これは、データバス方向が変化するとき、送信デバイスが受信デバイスに速く移行することを可能にする。動作は、説明される任意の例に従うことができる。

【0100】

一例において、メモリコントローラ９２０は、逆のメタデータに基づいて受信Ｉ／Ｏの構成を調整するコントローラでの回路を表す制御（ＣＴＲＬ）９８６を含む。一例において、制御９８６は、マスタ制御及びスレーブ制御を含む。一例において、制御９８６は、Ｉ／Ｏインタフェースごとの別個の構成制御を含む。一例において、メモリデバイス９４０は、逆のメタデータに基づいて受信Ｉ／Ｏの構成を調整するメモリの回路を表す制御（ＣＴＲＬ）９８４を含む。一例において、制御９８４は、マスタ制御及びスレーブ制御を含む。一例において、制御９８４は、Ｉ／Ｏインタフェースごとの別個の構成制御を含む。

【0101】

プロセッサ９１０は、オペレーティングシステム（ＯＳ）及びアプリケーションを実行し得るコンピューティングプラットフォームの処理ユニットを表し、メモリのホスト又はユーザと総称され得る。ＯＳ及びアプリケーションは、メモリアクセスをもたらす動作を実行する。プロセッサ９１０は、１又は複数の別個のプロセッサを含み得る。各別個のプロセッサは、単一処理ユニット、マルチコア処理ユニット、又はその組み合わせを含み得る。処理ユニットは、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）等のプライマリプロセッサ、ＧＰＵ（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）等の周辺プロセッサ、又はその組み合わせであり得る。メモリアクセスはまた、ネットワークコントローラ又はハードディスクコントローラ等のデバイスによって開始され得る。そのようなデバイスは、いくつかのシステムにおけるプロセッサと統合され得、バス（例えば、ＰＣＩエクスプレス）を介してプロセッサに取り付けられ得、又は、それらの組み合わせであり得る。システム９００は、ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）として実行され得、又はスタンドアロンコンポーネントで実行され得る。

【0102】

メモリデバイスへの言及は、異なメモリタイプに適用し得る。メモリデバイスは、しばしば、揮発性メモリ技術を指す。揮発性メモリは、デバイスへの電力が遮断された場合に、その状態（及びその上に記憶されるデータ）が不定となるメモリである。不揮発性メモリは、たとえ、デバイスへの電力が遮断された場合でもその状態が確定しているメモリを指す。ダイナミック揮発性メモリは、状態を維持するためにデバイスに記憶されたデータをリフレッシュすることを要求する。ダイナミック揮発性メモリの一例は、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）又はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等のいくつかの派生形を含む。本明細書で説明されるようなメモリサブシステムは、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＳＤ７９－４、ＪＥＤＥＣによって２０１２年９月に最初に公開される）、ＬＰＤＤＲ４（低電力ＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣによって最初に公開される）、ＷＩＯ２（ＷｉｄｅＩ／Ｏ２（ＷｉｄｅＩＯ２）、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣによって最初に公開される）、ＨＢＭ（高帯域幅メモリＤＲＡＭ、ＪＥＳＤ２３５Ａ、２０１５年１１月にＪＥＤＥＣによって最初に公開される）、ＤＤＲ５（ＤＤＲバージョン５、ＪＥＤＥＣによって議論中）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９－５、２０１９年２月にＪＥＤＥＣによって最初に公開される）、ＨＢＭ２（（ＨＢＭバージョン２）、ＪＥＤＥＣによって議論中）、若しくはその他のメモリ技術、又はメモリ技術の組み合わせ、及びそのような仕様の派生物若しくは拡張に基づく技術等の多くのメモリ技術と互換性があり得る。

【0103】

一例において、揮発性メモリに加えて、又は代替的に、メモリデバイスへの言及は、たとえデバイスへの電力が遮断された場合でも、その状態が確定している不揮発性メモリデバイスを指し得る。一例において、不揮発性メモリデバイスは、ＮＡＮＤ又はＮＯＲ技術等のブロックアドレス可能なメモリデバイスである。したがって、メモリデバイスはまた、３次元のクロスポイントメモリデバイス、他のバイトアドレス可能な不揮発性メモリデバイス等の将来世代の不揮発性デバイスを含み得る。メモリデバイスは、メモリセルの抵抗状態又はメモリセルの位相に基づいてデータを記憶する、不揮発性のバイトアドレス可能な媒体を含み得る。一例において、メモリデバイスは、カルコゲニド相変化材料（例えば、カルコゲニドガラス）を用い得る。一例において、メモリデバイスは、多重閾値レベルＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルレベル若しくはマルチレベル相変化メモリ（ＰＣＭ）若しくはスイッチを有する相変化メモリ（ＰＣＭ）、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリ、又はスピントランスファトルク（ＳＴＴ）－ＭＲＡＭ、又は上記のいずれかの組み合わせ、又は他のメモリであり得る、又はそれらを含み得る。

【0104】

メモリコントローラ９２０は、システム９００の１又は複数のメモリコントローラ回路又はデバイスを表す。メモリコントローラ９２０は、プロセッサ９１０による動作の実行に応答してメモリアクセスコマンドを生成する制御ロジックを表す。メモリコントローラ９２０は、１又は複数のメモリデバイス９４０にアクセスする。メモリデバイス９４０は、上記で言及された任意のものに従うＤＲＡＭデバイスであり得る。一例において、メモリデバイス９４０が異なるチャネルとして編成及び管理される。ここで、各チャネルは、複数のメモリデバイスに並列に結合するバス及び信号線に結合する。各チャネルは独立に動作可能である。したがって、各チャネルが独立してアクセス及び制御され、タイミング、データ転送、コマンド及びアドレス交換、並びに他の動作はチャネルごとに別個である。結合とは、電気的結合、通信結合、物理的結合、又はこれらの組み合わせを指し得る。物理的結合は、直接接触を含み得る。電気的結合は、コンポーネント間の電気的な流れを可能にする、若しくはコンポーネント間のシグナリングを可能にする、若しくは両方を可能にする、インタフェース又は相互接続を含む。通信結合は、コンポーネントがデータを交換することを可能にする有線又は無線を含む接続を含む。

【0105】

一例において、チャネルごとの設定は、別個のモードレジスタ又は他のレジスタ設定によって制御される。一例において、各メモリコントローラ９２０は別個のメモリチャネルを管理するが、システム９００は、単一のコントローラによって管理される複数のチャネルを有するように、又は単一のチャネル上に複数のコントローラを有するように構成され得る。一例において、メモリコントローラ９２０は、同一のダイ上で実装される又はプロセッサとして同一のパッケージスペースに実装されるロジック等のホストプロセッサ９１０の一部である。

【0106】

メモリコントローラ９２０は、上記で参照したメモリチャネル等のメモリバスに結合するＩ／Ｏインタフェースロジック９２２を含む。Ｉ／Ｏインタフェースロジック９２２（及びメモリデバイス９４０のＩ／Ｏインタフェースロジック９４２）は、ピン、パッド、コネクタ、信号線、トレース、若しくはワイヤ、若しくはデバイスを接続する他のハードウェア、又はこれらの組み合わせを含み得る。Ｉ／Ｏインタフェースロジック９２２は、ハードウェアインタフェースを含み得る。示されるように、Ｉ／Ｏインタフェースロジック９２２は、少なくとも信号線用のドライバ／送受信機を含む。一般的に、集積回路インタフェース内のワイヤは、パッド、ピン、又はコネクタと結合して、デバイス間の信号線又はトレース又は他のワイヤをインタフェースする。Ｉ／Ｏインタフェースロジック９２２は、ドライバ、受信機、送受信機、若しくは終端部、若しくは他の回路、又は回路の組み合わせを含み、デバイス間の信号線上の信号を交換し得る。信号の交換は、送信又は受信のうちの少なくとも１つを含む。メモリコントローラ９２０からメモリデバイス９４０のＩ／Ｏ９４２にＩ／Ｏ９２２を結合するように示されるが、メモリデバイス９４０のグループが並列にアクセスされるシステム９００の実装では、複数のメモリデバイスがメモリコントローラ９２０の同一のインタフェースへのＩ／Ｏインタフェースを含み得ることが理解されるだろう。１又は複数のメモリモジュール９７０を含むシステム９００の実装において、Ｉ／Ｏ９４２は、メモリデバイス自身上のインタフェースハードウェアに加えて、メモリモジュールのインタフェースハードウェアを含み得る。他のメモリコントローラ９２０は、他のメモリデバイス９４０への別個のインタフェースを含むだろう。

【0107】

メモリコントローラ９２０とメモリデバイス９４０との間のバスは、メモリコントローラ９２０をメモリデバイス９４０に結合する複数の信号線として実装され得る。バスは、通常、少なくともクロック（ＣＬＫ）９３２、コマンド／アドレス（ＣＭＤ）９３４、及び書き込みデータ（ＤＱ）及び読み取りデータ（ＤＱ）、及びゼロ以上の他の信号線９３８を含み得る。一例において、メモリコントローラ９２０とメモリとの間のバス又は接続は、メモリバスと称され得る。一例において、メモリバスは、マルチドロップバスである。ＣＭＤの信号線は、「Ｃ／Ａバス」（又はＡＤＤ／ＣＭＤバス、又はコマンド（Ｃ又はＣＭＤ）及びアドレス（Ａ又はＡＤＤ）情報の転送を示すいくつかの他の名称）と称され得、書き込み及び読み取りＤＱの信号線は、「データバス」と称され得る。一例において、独立したチャネルは、異なるクロック信号、Ｃ／Ａバス、データバス、及び他の信号線を有する。このように、システム９００は、独立したインタフェースパスが別個のバスと見なされ得るという意味で複数の「バス」を有すると見なされ得る。明示的に示された線に加えて、バスは、ストローブシグナリング線、アラート線、補助線、若しくは他の信号線、又はそれらの組み合わせのうちの少なくとも１つを含み得ることが理解されるだろう。シリアルバス技術がメモリコントローラ９２０とメモリデバイス９４０との間の接続のために用いられ得ることもまた理解されるだろう。シリアルバス技術の例は、８Ｂ１０Ｂ符号化及び各方向における信号の単一の差動ペアを介して組み込みクロックを用いた高速データの送信である。一例において、ＣＭＤ９３４は、複数のメモリデバイスと並列に共有される信号線を表す。一例において、複数のメモリデバイスは、ＣＭＤ９３４の符号化コマンド信号線を共有し、それぞれが個々のメモリデバイスを選択するための別個のチップ選択（ＣＳ＿ｎ）信号線を有する。

【0108】

システム９００の例において、メモリコントローラ９２０とメモリデバイス９４０との間のバスは、補助コマンドバスＣＭＤ９３４並びに書き込み及び読み取りデータＤＱを伝送する補助バスを含むことが理解されるだろう。一例において、データバスは、読み取りデータのための及び書き込み／コマンドデータのための双方向性のデータ（ＢＤ ＤＱ）線９３６を含み得る。他の例において、補助バスは、ホストからメモリへの書き込み及びデータのための単方向性の書き込み信号線を含み得、メモリからホストへの読み取りデータのための単方向性の線を含み得る。単方向性の線がＵＤ ＤＱ９８２で表され、ＢＤ ＤＱ９３６の双方向性の線加えて逆向きの単方向性の線を含み得る。選択されたメモリ技術及びシステムデザインに従って、他の信号９３８は、ストローブ線ＤＱＳ等のバス又はサブバスに付随し得る。システム９００のデザイン、又はデザインが複数の実装をサポートする場合の実装に基づいてデータバスは、メモリデバイス９４０ごとの多少の帯域幅を有し得る。例えば、データバスは、ｘ４インタフェース、ｘ８インタフェース、ｘ１６インタフェース、又は他のインタフェースのいずれかを有するメモリデバイスをサポートし得る。規定「ｘＷ」のＷは、インタフェースサイズ又はメモリデバイス９４０のインタフェースの幅を指す整数であり、これは、メモリコントローラ９２０とデータを交換するための信号線の数を表す。メモリデバイスのインタフェースサイズは、いくつのメモリデバイスがシステム９００内のチャネルごとに同時に用いられ得るか又は同一の信号線へ並列に結合され得るかに対する制御要因である。一例において，高帯域幅メモリデバイス、ワイドインタフェースデバイス、若しくは積層メモリ構成、又はそれらの組み合わせは、ｘ１２８インタフェース、ｘ２５６インタフェース、ｘ５１２インタフェース、ｘ１０２４インタフェース、又は他のデータバスインタフェース幅等のより広いインタフェースを使用可能にし得る。

【0109】

一例において、メモリデバイス９４０及びメモリコントローラ９２０は、バーストで、又は一連の連続的なデータ転送で、データバスを通じてデータを交換する。バーストは、バス周波数に関連する転送サイクルの数に対応する。一例において、転送サイクルは、同一のクロック又はストローブ信号エッジ（例えば、立ち上がりエッジ）で発生する転送の全クロックサイクルであり得る。一例において、システムクロックのサイクルを参照する全てのクロックサイクルが複数の単位間隔（ＵＩ）に分割される。ここで、各ＵＩは、転送サイクルである。例えば、ダブルデータレート転送は、クロック信号の両方のエッジ（例えば、立ち上がり及び立ち下がり）でトリガする。バーストは、構成されたＵＩ数の間持続し得、これは、レジスタに記憶される又はオンザフライでトリガされる構成であり得る。例えば、一連の８個の連続的な転送期間は、バースト長８（ＢＬ８）と見なされ得、各メモリデバイス９４０が各ＵＩでデータを転送し得る。このように、ＢＬ８で動作するｘ８メモリデバイスは、６４ビットのデータを転送し得る（８本のデータ信号線×バーストを通じて線ごとに転送される８データビット）。この単純な例は単に例示であり、限定的なものではないことが理解されるだろう。

【0110】

メモリデバイス９４０は、システム９００のメモリリソースを表す。一例において、各メモリデバイス９４０は、別個のメモリダイである。一例において、各メモリデバイス９４０は、デバイスごと又はダイごとに複数の（例えば２個の）チャネルを有するインタフェースであり得る。各メモリデバイス９４０は、デバイスの実装によって決定される帯域幅（例えば、ｘ１６又はｘ８又はいくつかの他のインタフェース帯域幅）を有するＩ／Ｏインタフェースロジック９４２を含む。Ｉ／Ｏインタフェースロジック９４２は、メモリデバイスがメモリコントローラ９２０とインタフェースすることを可能にする。Ｉ／Ｏインタフェースロジック９４２は、ハードウェアインタフェースを含み得、メモリコントローラのＩ／Ｏ９２２に従うことができるが、メモリデバイス端においてである。一例において、複数のメモリデバイス９４０は、同一のコマンドバス及びデータバスに並列に接続される。他の例において、複数のメモリデバイス９４０は、同一のコマンドバスに並列に接続されるが、異なデータバスに接続される。例えば、システム９００は、並列に結合された複数のメモリデバイス９４０で構成され得、各メモリデバイスはコマンドに応答し、各内部のメモリリソース９６０にアクセスする。書き込み動作の場合、個々のメモリデバイス９４０は、データワード全体の一部を書き込み得、読み取り動作の場合、個々のメモリデバイス９４０は、データワード全体の一部をフェッチし得る。ワードの残りのビットが、他のメモリデバイスによって並列に提供又は受信されるだろう。

【0111】

一例において、メモリデバイス９４０がコンピューティングデバイスのマザーボード又はホストシステムプラットフォーム（例えば、プロセッサ９１０が配置されるＰＣＢ（プリント回路基板））上に直接配置される。一例において、メモリデバイス９４０は、メモリモジュール９７０に編成され得る。一例において、メモリモジュール９７０は、デュアルインラインメモリモジュール（ＤＩＭＭ）を表す。一例において、メモリモジュール９７０は、ホストシステムプラットフォームからの別個の回路、別個のデバイス、又は別個の基板であり得る、アクセス又は制御回路の少なくとも一部を共有する複数のメモリデバイスの他の編成を表す。メモリモジュール９７０は複数のメモリデバイス９４０を含み得、メモリモジュールはそれらに配置された包含済みのメモリデバイスへの複数の別個のチャネルのサポートを含み得る。他の例において、メモリデバイス９４０は、マルチチップモジュール（ＭＣＭ）、パッケージオンパッケージ、スルーシリコンビア（ＴＳＶ）、若しくは他の技術、又はそれらの組み合わせ等の技術によって、メモリコントローラ９２０と同一のパッケージに組み込まれ得る。同様に一例において、複数のメモリデバイス９４０は、それら自身がメモリコントローラ９２０と同一のパッケージに組み込まれ得る、メモリモジュール９７０に組み込まれ得る。これらの実装及び他の実装の場合、メモリコントローラ９２０がホストプロセッサ９１０の一部であり得ることが理解されるだろう。

【0112】

メモリデバイス９４０はそれぞれ、１又は複数のメモリアレイ９６０を含む。メモリアレイ９６０は、アドレス可能なメモリ位置又はデータの記憶位置を表す。通常、メモリアレイ９６０は、データの行として管理され、ワード線（行）及びビット線（行内の個々のビット）制御を介してアクセスされる。メモリアレイ９６０は、別個のチャネル、ランク、及びメモリのバンクとして編成され得る。チャネルは、メモリデバイス９４０内の記憶位置への独立した制御パスを指し得る。ランクは、並列に並んだ複数のメモリデバイスにわたる共通の位置（例えば、異なデバイス内の同一の行アドレス）を指し得る。バンクは、メモリデバイス９４０内のメモリ位置のサブアレイを指し得る。一例において、メモリのバンクは、サブバンク用の共有回路（例えば、ドライバ、信号線、制御ロジック）の少なくとも一部を有するサブバンクに分割され、別個のアドレス指定及びアクセスを可能にする。チャネル、ランク、バンク、サブバンク、バンクグループ、又はメモリ位置の他の編成、及び編成の組み合わせが、物理リソースへのそれらの適用において重複し得ることが理解されるだろう。例えば、同一の物理メモリ位置は、ランクに属することもあり得る、特定のバンクとして特定のチャネルを通じてアクセスされ得る。このように、メモリリソースの編成が、排他的な手法ではなくて、包括的な方法で理解されるだろう。

【0113】

一例において、メモリデバイス９４０は、１又は複数のレジスタ９４４を含む。レジスタ９４４は、メモリデバイスの動作用の構成又は設定を提供する１又は複数の記憶デバイス又は記憶位置を表す。一例において、レジスタ９４４は、制御又は管理動作の一部として、メモリコントローラ９２０によるアクセスのためのデータを記憶するメモリデバイス９４０の記憶位置を提供し得る。一例において、レジスタ９４４は、１又は複数のモードレジスタを含む。一例において、レジスタ９４４は、１又は複数の多目的レジスタを含む。レジスタ９４４内の位置の構成は、異なる「モード」で動作するようメモリデバイス９４０を構成し得る。ここで、コマンド情報は、モードに基づいてメモリデバイス９４０内の異なる動作をトリガし得る。さらに、又は代替的に、異なるモードはまた、モードに応じてアドレス情報又は他の信号線とは異なる動作をトリガし得る。レジスタ９４４の設定は、Ｉ／Ｏ設定（例えば、タイミング、終端若しくはＯＤＴ（オンダイ終端）９４６、ドライバ構成、又は他のＩ／Ｏ設定）の構成を示し得る。

【0114】

一例において、メモリデバイス９４０は、Ｉ／Ｏ９４２に関連付けられたインタフェースハードウェアの一部としてＯＤＴ９４６を含む。ＯＤＴ９４６は、上述したように構成され得、指定された信号線へのインタフェースに適用されるインピーダンスの設定を提供し得る。一例において、ＯＤＴ９４６はＤＱ信号線に適用される。一例において、ＯＤＴ９４６はコマンド信号線に適用される。一例において、ＯＤＴ９４６はアドレス信号線に適用される。一例において、ＯＤＴ９４６は前述の任意の組み合わせに適用され得る。ＯＤＴの設定は、メモリデバイスがアクセス動作の選択さえたターゲットであるか、非ターゲットデバイスであるかに基づいて変更され得る。ＯＤＴ９４６の設定は、終端線上シグナリングのタイミング及び反射に影響を与え得る。ＯＤＴ９４６の慎重な制御により、適用されるインピーダンス及び負荷の整合性を向上させ、より高速な動作を可能にし得る。ＯＤＴ９４６は、Ｉ／Ｏインタフェース９４２、９２２（例えば、ＤＱ線用のＯＤＴ又はＣＡ線用のＯＤＴ）の特定の信号線に適用され得るが、必ずしも全ての信号線に適用されない。

【0115】

メモリデバイス９４０は、メモリデバイス内の内部動作を制御するためのメモリデバイス内の制御ロジックを表すコントローラ９５０を含む。例えば、コントローラ９５０は、メモリコントローラ９２０によって送信されたコマンドを復号し、コマンドを実行又は満たすための内部動作を生成する。コントローラ９５０は、内部コントローラと称され得、ホストのメモリコントローラ９２０から分離している。コントローラ９５０は、レジスタ９４４に基づいてどのモードが選択されるかを決定し得、選択されるモードに基づいて、メモリリソース９６０にアクセスのための動作又は他の動作の内部実行を構成し得る。コントローラ９５０は、メモリデバイス９４０内のビットのルーティングを制御する制御信号を生成し、選択されるモードに適切なインタフェースを提供し、適切なメモリ位置又はアドレスにコマンドを送る。コントローラ９５０は、コマンド及びアドレス信号線上で受信したコマンド符号化を復号し得るコマンドロジック９５２を含む。このように、コマンドロジック９５２は、コマンド復号器であり得、又はコマンド復号器を含み得る。コマンドロジック９５２を用いると、メモリデバイスは、コマンドを識別し得、要求されたコマンドを実行するための内部動作を生成し得る。

【0116】

メモリコントローラ９２０を再び参照すると、メモリコントローラ９２０は、メモリデバイス９４０に送信すべきコマンドを生成するためのロジック又は回路を表すコマンド（ＣＭＤ）ロジック９２４を含む。コマンドの生成は、スケジューリング前のコマンド又は送信される準備ができているキューに入れられたコマンドの準備を指し得る。概して、メモリサブシステムにおけるシグナリングは、メモリデバイスがコマンドを実行すべき１又は複数のメモリ位置を示す又は選択するためのコマンド内の又はコマンドに付随したアドレス情報を含む。メモリデバイス９４０のトランザクションのスケジューリングに応答して、メモリコントローラ９２０は、Ｉ／Ｏ９２２を介してコマンドを発行し、メモリデバイス９４０にコマンドを実行させ得る。一例において、メモリデバイス９４０のコントローラ９５０は、メモリコントローラ９２０からＩ／Ｏ９４２を介して受信したコマンド及びアドレス情報を受信及び復号する。受信したコマンド及びアドレス情報に基づいて、コントローラ９５０は、メモリデバイス９４０内のロジック及び回路の動作のタイミングを制御し、コマンドを実行し得る。コントローラ９５０は、タイミング及びシグナリング要求等、メモリデバイス９４０内の規格又は仕様への準拠を担う。メモリコントローラ９２０は、アクセスのスケジューリング及び制御によって、規格又は仕様への準拠を実装し得る。

【0117】

メモリコントローラ９２０は、メモリデバイス９４０に送信するトランザクションを生成及び命令するためのロジック回路を表すスケジューラ９３０を含む。１つの観点から、メモリコントローラ９２０の主な機能は、メモリデバイス９４０へのメモリアクセス及び他のトランザクションをスケジュールすると言え得る。そのようなスケジューリングは、プロセッサ９１０によるデータの要求を実装するため、及び（例えば、リフレッシュに関するコマンド等で）データの完全性を維持するため、トランザクション自身を生成することを含み得る。トランザクションは、１又は複数のコマンドを含み得、クロックサイクル又は単位間隔等の１又は複数のタイミングサイクルにわたってコマンド若しくはデータ又はその両方の転送をもたらし得る。トランザクションは読み取り若しくは書き込み若しくは関連コマンド又はそれらの組み合わせ等のアクセス用であり得、他のトランザクションは構成、設定、データ完全性のメモリ管理コマンド、若しくは他のコマンド、又はそれらの組み合わせを含み得る。

【0118】

メモリコントローラ９２０は、通常、スケジューラ９３０等のロジックを含み、システム９００のパフォーマンスを向上させるためのトランザクションの選択及び順序付けを可能にする。このように、メモリコントローラ９２０は、未処理のトランザクションのうちのどれがどの順序でメモリデバイス９４０に送信されるべきかを選択し得、これは、通常、単純な先入れ先出しアルゴリズムよりはるかに複雑なロジックで実現される。メモリコントローラ９２０は、メモリデバイス９４０へのトランザクションの送信を管理し、トランザクションと関連したタイミングを管理する。一例において、トランザクションは、メモリコントローラ９２０によって管理され得、スケジューラ９３０を用いてトランザクションをスケジュールする方法を決定するのに用いられ得る、決定論的なタイミングを有する。

【0119】

一例において、メモリコントローラ９２０は、リフレッシュ（ＲＥＦ）ロジック９２６を含む。リフレッシュロジック９２６は、揮発性であり、決定状態を保持するためにリフレッシュされる必要があるメモリリソースに用いられ得る。一例において、リフレッシュロジック９２６は、リフレッシュの位置、及び実行するリフレッシュのタイプを示す。リフレッシュロジック９２６は、メモリデバイス９４０内のセルフリフレッシュをトリガし得、又はリフレッシュコマンドを送信することによって自動リフレッシュコマンドと称され得る外部リフレッシュ又はそれらの組み合わせを実行し得る。一例において、メモリデバイス９４０内のコントローラ９５０は、メモリデバイス９４０内でリフレッシュを適用するためのリフレッシュロジック９５４を含む。一例において、リフレッシュロジック９５４は、メモリコントローラ９２０から受信した外部リフレッシュに従ってリフレッシュを実行するための内部動作を生成する。リフレッシュロジック９５４は、リフレッシュがメモリデバイス９４０に向けられているか否か、及び、どのメモリリソース９６０がコマンドに応答してリフレッシュするかを決定し得る。

【0120】

図１０は、逆向きのデータ線を有する双方向性のデータ転送が実装され得るコンピューティングシステムの例のブロック図である。システム１０００は、本明細書の任意の例に従うコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲーム若しくはエンタテインメント制御システム、組み込みコンピューティングデバイス、又は他の電子デバイスであり得る。システム１０００は、システム１００、システム４０２、システム４０４、システム５００、システム６００、又はシステム７００に従って、システムの例を提供する。

【0121】

一例において、メモリサブシステム１０２０は、メタデータ（ＭＤ）インタフェース１０９０を含む。メタデータインタフェース１０９０は、説明された任意の例に従って、高速で、双方向性のデータインタフェースを表す。メタデータインタフェース１０９０は、Ｎ－１個の双方向性のデータインタフェース、メモリコントローラ１０２２からメモリ１０３０への単方向性のインタフェース、及びメモリ１０３０からメモリコントローラ１０２２への単方向性のインタフェースを含む。単方向性のインタフェースは、順方向のＮビットデータバスにＮ番目のビットを提供しつつ、受信構成を監視する逆向きのメタデータ線も維持する。メタデータインタフェース１０９０の動作は、説明された双方向性のレーン及び単方向性のレーンを有するバスの任意の動作に従うことができる。

【0122】

システム１０００は、システム１０００の命令を処理又は実行を提供するための任意のタイプマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、処理コア、若しくは他のプロセッシングハードウェア、プロセッサデバイス、又はそれらの組み合わせを含み得るプロセッサ１０１０を含む。プロセッサ１０１０は、システム１０００の全体的な動作を制御し、１又は複数のプログラマブル汎用マイクロプロセッサ若しくはプログラマブル特定用途マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、又はそのようなデバイスの組み合わせであり得る、又はそれらを含む。プロセッサ１０１０は、システム１０００のホストプロセッサデバイスと見なされ得る。

【0123】

一例において、システム１０００は、プロセッサ１０１０に結合されたインタフェース１０１２を含む。インタフェース１０１２は、メモリサブシステム１０２０又はグラフィックインタフェースコンポーネント１０４０等のより高帯域幅の接続を必要とするシステムコンポーネントのより高速なインタフェース又は高いスループットインタフェースを表し得る。インタフェース１０１２は、スタンドアロンコンポーネントであり得る、又はプロセッサダイに統合され得るインタフェース回路を表す。インタフェース１０１２は、プロセッサダイ上の回路として統合され得、又は、システムオンチップ上のコンポーネントとして統合され得る。存在する場合、グラフィックスインタフェース１０４０は、システム１０００のユーザに視覚表示を提供するためのグラフィックコンポーネントにインタフェースする。グラフィックスインタフェース１０４０は、スタンドアロンコンポーネントであり得、又はプロセッサダイ若しくはシステムオンチップに統合され得る。一例において、グラフィックスインタフェース１０４０は、ユーザに出力を提供する高解像度（ＨＤ）ディスプレイ又は超高解像度（ＵＨＤ）ディスプレイを駆動し得る。一例において、ディスプレイは、タッチスクリーンディスプレイを含み得る。一例において、グラフィックスインタフェース１０４０は、メモリ１０３０に記憶されているデータに基づいて、又はプロセッサ１０１０によって実行される動作に基づいて、又は両方に基づいて表示を生成する。

【0124】

メモリサブシステム１０２０は、システム１０００のメインメモリを表し、プロセッサ１０１０によって実行されるコード又はルーティンを実行するときに用いられるデータ値のための記憶装置を提供する。メモリサブシステム１０２０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭ等の１又は複数の種類のランダムアクセスメモリ（ＲＡＭ）、３ＤＸＰ（３次元のクロスポイント）、若しくは他のメモリデバイス、又はそのようなデバイスの組み合わせ等の１又は複数のメモリデバイス１０３０を含み得る。メモリ１０３０は、とりわけ、システム１０００で命令を実行するためのソフトウェアプラットフォームを提供するためのオペレーティングシステム（ＯＳ）１０３２を記憶及びホストする。さらに、アプリケーション１０３４は、メモリ１０３０からＯＳ１０３２のソフトウェアプラットフォーム上で実行し得る。アプリケーション１０３４は、１又は複数の機能を実行するためのそれら自身の動作ロジックを有するプログラムを表す。プロセス１０３６は、ＯＳ１０３２、又は１又は複数のアプリケーション１０３４、又はそれらの組み合わせに補助機能を提供するエージェント又はルーティンを表す。ＯＳ１０３２、アプリケーション１０３４、及びプロセス１０３６は、システム１０００に機能を提供するためのソフトウェアロジックを提供する。一例において、メモリサブシステム１０２０は、コマンドを生成してメモリ１０３０にコマンドを発行するためのメモリコントローラであるメモリコントローラ１０２２を含む。メモリコントローラ１０２２がプロセッサ１０１０の物理的部分又はインタフェース１０１２の物理的部分であり得ることが理解されるだろう。例えば、メモリコントローラ１０２２は、プロセッサダイ又はシステムオンチップに統合される等、プロセッサ１０１０と共に回路に統合される統合メモリコントローラであり得る。

【0125】

具体的に示されていないが、システム１０００は、メモリバス、グラフィックバス、インタフェースバス、又は他のバス等、デバイス間に１又は複数のバス又はバスシステムを含み得ることが理解されるだろう。バス又は他の信号線は、コンポーネントを互いに通信可能に又は電気的に結合し得る、又はコンポーネントを通信可能にも電気的にも結合し得る。バスは、物理通信線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラ、若しくは他の回路、又はそれらの組み合わせを含み得る。バスは、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ハイパートランスポート若しくはインダストリスタンダードアーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、若しくは他のバス、又はそれらの組み合わせの１又は複数を含み得る。

【0126】

一例において、システム１０００は、インタフェース１０１２に結合され得るインタフェース１０１４を含む。インタフェース１０１４は、インタフェース１０１２より低速のインタフェースであり得る。一例において、インタフェース１０１４は、スタンドアロンコンポーネント及び集積回路を含み得るインタフェース回路を表す。一例において、複数のユーザインタフェースコンポーネント、若しくはペリフェラルコンポーネント、又は両方が、インタフェース１０１４に結合する。ネットワークインタフェース１０５０は、１又は複数のネットワークを通じてリモートデバイス（例えば、サーバ又は他のコンピューティングデバイス）と通信する能力をシステム１０００に提供する。ネットワークインタフェース１０５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、又は他の有線規格若しくは無線規格ベースインタフェース若しくはプロプライエタリインタフェースを含み得る。ネットワークインタフェース１０５０は、メモリに記憶されたデータを送信すること又はメモリに記憶されたデータを受信することを含み得るリモートデバイスとデータを交換し得る。

【0127】

一例において、システム１０００は、１又は複数の入力／出力（Ｉ／Ｏ）インタフェース１０６０を含む。Ｉ／Ｏインタフェース１０６０は、ユーザがシステム１０００とインタラクトする１又は複数のインタフェースコンポーネント（例えば、オーディオ、英数字、触覚／タッチ、又は他のインタフェース）を含み得る。周辺機器インタフェース１０７０は、上記で具体的に言及されていない任意ハードウェアインタフェースを含み得る。周辺機器は、概して、システム１０００に従属的に接続するデバイスを指す。従属的な接続は、システム１０００が、動作を実行し、ユーザがインタラクトする、ソフトウェアプラットフォーム若しくはハードウェアプラットフォーム又は両方を提供する接続である。

【0128】

一例において、システム１０００は、不揮発性方式でデータを記憶する記憶装置サブシステム１０８０を含む。一例において、特定のシステム実装では、記憶装置１０８０の少なくとも特定のコンポーネントは、メモリサブシステム１０２０のコンポーネントと重複し得る。記憶装置サブシステム１０８０は、１又は複数の磁気ディスク、ソリッドステートディスク、３ＤＸＰディスク、若しくは光ベースディスク、又はそれらの組み合わせ等の不揮発性方式で大量のデータを記憶するための任意の従来の媒体であり得る、又はそれらを含み得る記憶デバイス１０８４を含む。記憶装置１０８４は、コード又は命令及びデータ１０８６を永続的な状態で保持する（すなわち、システム１０００への電力が遮断されても値が保持される）。記憶装置１０８４は、概して、「メモリ」であると見なされ得るが、メモリ１０３０は、通常、プロセッサ１０１０に命令を提供するための実行メモリ又は動作メモリである。記憶装置１０８４は不揮発性であるが、メモリ１０３０は、揮発性メモリを含み得る（すなわち、データの値又は状態は、システム１０００への電力が遮断された場合に不定である）。一例において、記憶装置サブシステム１０８０は、記憶装置１０８４とインタフェースするコントローラ１０８２を含む。一例において、コントローラ１０８２は、インタフェース１０１４若しくはプロセッサ１０１０の物理的部分である、又は、プロセッサ１０１０及びインタフェース１０１４の両方に回路若しくはロジックを含み得る。

【0129】

電源１００２は、システム１０００のコンポーネントに電力を提供する。より具体的には、電源１００２は、通常、システム１０００における１又は複数の電力供給装置１００４にインタフェースして、システム１０００のコンポーネントに電力を提供する。一例において、電力供給装置１００４は、壁のコンセントに差し込むためのＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源１００２であり得る。一例において、電源１００２は、外部ＡＣ－ＤＣコンバータ等のＤＣ電源を含む。一例において、電源１００２又は電力供給装置１００４は、充電磁場への近接を介して充電するための無線充電ハードウェアを含む。一例において、電源１００２は、内部バッテリ又は燃料電池ソースを含み得る。

【0130】

図１１は、逆向きのデータ線を有する双方向性のデータ転送が実装され得るモバイルデバイスの例のブロック図である。システム１１００は、コンピューティングタブレット、携帯電話若しくはスマートフォン、ウェアラブルコンピューティングデバイス、又は、他モバイルデバイス、又は、組み込みコンピューティングデバイス等のモバイルコンピューティングデバイスを表す。特定のコンポーネントが概して示されているが、そのようなデバイスの全てのコンポーネントがシステム１１００に示されているわけではないことが理解されるだろう。システム１１００は、システム１００、システム４０２、システム４０４、システム５００、システム６００、及びシステム７００に従って、システムの例を提供する。

【0131】

一例において、メモリサブシステム１１６０は、メタデータ（ＭＤ）インタフェース１１９０を含む。メタデータインタフェース１１９０は、説明された任意の例に従って、高速で、双方向性のデータインタフェースを表す。メタデータインタフェース１１９０は、Ｎ－１個の双方向性のデータインタフェース、メモリコントローラ１１６４からメモリ１１６２への単方向性のインタフェース、及びメモリ１１６２からメモリコントローラ１１６４への単方向性のインタフェースを含む。単方向性のインタフェースは、順方向のＮビットデータバスにＮ番目のビットを提供しつつ、受信構成を監視する逆向きのメタデータ線も維持する。メタデータインタフェース１１９０の動作は、説明された双方向性のレーン及び単方向性のレーンを有するバスの任意の動作に従うことができる。

【0132】

システム１１００は、システム１１００の主な処理動作を実行するプロセッサ１１１０を含む。プロセッサ１１１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、又は他のプロセッシング手段若しくはプロセッサデバイス等の１又は複数の物理デバイスを含み得る。プロセッサ１１１０は、システム１１００のホストプロセッサデバイスと見なされ得る。プロセッサ１１１０によって実行される処理動作は、アプリケーション及びデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理動作は、人間のユーザ又は他のデバイスとのＩ／Ｏ（入力／出力）に関する動作、電力管理に関する動作、システム１１００を他のデバイスに接続することに関する動作、又はそれらの組み合わせを含む。処理動作はまた、オーディオＩ／Ｏ、ディスプレイＩ／Ｏ、若しくは他のインタフェース、又はそれらの組み合わせに関する動作を含み得る。プロセッサ１１１０は、メモリに記憶されたデータを実行し得る。プロセッサ１１１０は、メモリに記憶されたデータを書き込み得、又は編集し得る。

【0133】

一例において、システム１１００は、１又は複数のセンサ１１１２を含む。センサ１１１２は、組み込まれたセンサ若しくは外部センサへのインタフェース、又はそれらの組み合わせを表す。センサ１１１２は、システム１１００が実装される環境又はデバイスの１又は複数の状態を、システム１１００が監視又は検出することを可能にする。センサ１１１２は、環境センサ（温度センサ、動作検出器、光検出器、カメラ、化学センサ（例えば、一酸化炭素、二酸化炭素、又は他の化学センサ）等）、圧力センサ、加速度計、ジャイロスコープ、医学若しくは生理学センサ（例えば、バイオセンサ、心拍数モニタ、又は生理学的属性を検出するための他のセンサ）、若しくは他のセンサ又はそれらの組み合わせを含み得る。センサ１１１２はまた、指紋認識システム、顔検出若しくは認識システム、又はユーザの特徴を検出若しくは認識する他のシステム等の生体認証システムのためのセンサを含み得る。センサ１１１２は広範に理解されるべきであり、システム１１００と共に実装され得る多くの異なるタイプのセンサに対する限定として理解されるべきではない。一例において、１又は複数のセンサ１１１２は、プロセッサ１１１０に統合されたフロントエンド回路を介してプロセッサ１１１０に結合する。一例において、１又は複数のセンサ１１１２は、システム１１００の他のコンポーネントを介してプロセッサ１１１０に結合する。

【0134】

一例において、システム１１００は、コンピューティングデバイスにオーディオ機能を提供することに関連するハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表すオーディオサブシステム１１２０を含む。オーディオ機能は、スピーカ又はヘッドフォン出力、及びマイクロホン入力を含み得る。そのような機能のためのデバイスは、システム１１００に統合され得る、又はシステム１１００に接続され得る。一例において、ユーザは、プロセッサ１１１０によって受信及び処理されるオーディオコマンドを提供することによって、システム１１００とインタラクトする。

【0135】

ディスプレイサブシステム１１３０は、ユーザに提示するための視覚表示を提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェアコンポーネント（例えば、ドライバ）を表す。一例において、ディスプレイは、ユーザがコンピューティングデバイスとインタラクトするための触覚コンポーネント又はタッチスクリーン要素を含む。ディスプレイサブシステム１１３０は、ユーザに表示を提供するために用いられる特定のスクリーン又はハードウェアデバイスを含むディスプレイインタフェース１１３２を含む。一例において、ディスプレイインタフェース１１３２は、表示に関する少なくともいくつかの処理を実行するための、プロセッサ１１１０（グラフィックスプロセッサ等）から分離したロジックを含む。一例において、ディスプレイサブシステム１１３０は、ユーザに出力及び入力の両方を提供するタッチスクリーンデバイスを含む。一例において、ディスプレイサブシステム１１３０は、ユーザに出力を提供する高解像度（ＨＤ）又は超高解像度（ＵＨＤ）ディスプレイを含む。一例において、ディスプレイサブシステムは、タッチスクリーンディスプレイを含む、又はタッチスクリーンディスプレイを駆動する。一例において、ディスプレイサブシステム１１３０は、メモリに記憶されているデータに基づいて、又はプロセッサ１１１０によって実行される動作に基づいて、又は両方に基づいて、ディスプレイ情報を生成する。

【0136】

Ｉ／Ｏコントローラ１１４０は、ユーザとのインタラクションに関連するハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１１４０は、オーディオサブシステム１１２０、若しくはディスプレイサブシステム１１３０、又はそれらの両方の一部であるハードウェアを管理するために動作し得る。さらに、Ｉ／Ｏコントローラ１１４０は、ユーザがシステムとインタラクトし得るシステム１１００に接続する追加のデバイスのための接続ポイントを示す。例えば、システム１１００に取り付けられ得るデバイスは、マイクロホンデバイス、スピーカ若しくはステレオシステム、ビデオシステム若しくは他のディスプレイデバイス、キーボード若しくはキーパッドデバイス、ボタン／スイッチ、又は、カードリーダ若しくは他のデバイス等の特定の応用品と共に用いるための他のＩ／Ｏデバイスを含み得る。

【0137】

上述したように、Ｉ／Ｏコントローラ１１４０は、オーディオサブシステム１１２０若しくはディスプレイサブシステム１１３０、又はそれらの両方とインタラクトし得る。例えば、マイクロホン又は他のオーディオデバイスを通じた入力は、システム１１００の１又は複数のアプリケーション又は機能についての入力又はコマンドを提供し得る。さらに、オーディオ出力が、ディスプレイ出力の代わりに又はディスプレイ出力に加えて提供され得る。他の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスはまた、Ｉ／Ｏコントローラ１１４０によって少なくとも部分的に管理され得る入力デバイスとしての機能を果たす。Ｉ／Ｏコントローラ１１４０によって管理されるＩ／Ｏ機能を提供するための追加のボタン又はスイッチもシステム１１００上に存在し得る。

【0138】

一例において、Ｉ／Ｏコントローラ１１４０は、加速度計、カメラ、光センサ若しくは他環境センサ、ジャイロスコープ、グローバルポジショニングシステム（ＧＰＳ）、又は、システム１１００に含まれ得る他のハードウェア、又はセンサ１１１２等のデバイスを管理する。入力は、直接的なユーザインタラクションの一部であり得、及び、その動作（ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は他の機能等）に影響を与えるシステムへの環境入力を提供する。

【0139】

一例において、システム１１００は、バッテリの電力使用量、バッテリの充電、及び省電力動作に関連する機能を管理する電力管理１１５０を含む。電力管理１１５０は、システム１１００のコンポーネントに電力を提供する電源１１５２からの電力を管理する。一例において、電源１１５２は、壁のコンセントに差し込むためのＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電、動きベースの電力）であり得る。一例において、電源１１５２は、外部ＡＣ－ＤＣコンバータ等のＤＣ電源によって提供され得るＤＣ電力のみを含む。一例において、電源１１５２は、充電磁場への近接を介して充電するための無線充電ハードウェアを含む。一例において電源１１５２は、内部バッテリ又は燃料電池ソースを含み得る。

【0140】

メモリサブシステム１１６０は、情報をシステム１１００に記憶するためのメモリデバイス１１６２を含む。メモリサブシステム１１６０は、不揮発性（メモリデバイスへの電力が遮断された場合に状態が変化しない）メモリデバイス、若しくは揮発性（メモリデバイスへの電力が遮断された場合に状態が不定である）メモリデバイス、又はそれらの組み合わせを含み得る。メモリ１１６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータ、及びシステム１１００のアプリケーション及び機能の実行に関連するシステムデータ（長期間のものであるか一時的なものであるかに関係なく）を記憶し得る。一例において、メモリサブシステム１１６０は、メモリコントローラ１１６４（システム１１００の制御の一部とも見なされ、プロセッサ１１１０の一部と潜在的に見なされ得る）を含む。メモリコントローラ１１６４は、メモリデバイス１１６２へのアクセスを制御するコマンドを生成及び発行するためのスケジューラを含む。

【0141】

接続機能１１７０は、システム１１００が外部デバイスと通信することを可能にするためのハードウェアデバイス（例えば、無線コネクタ若しくは有線コネクタ及び通信ハードウェア、又は有線ハードウェア及び無線のハードウェアの組み合わせ）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイント、又は基地局等の別個のデバイス、及びヘッドセット、プリンタ、又は他のデバイス等の周辺機器であり得る。一例において、システム１１００は、メモリに記憶するために、又はディスプレイデバイスに表示するために、外部デバイスとデータを交換する。交換されるデータは、データを読み取り、書き込み、又は編集するために、メモリに記憶されるべきデータ、又はすでにメモリに記憶されているデータを含み得る。

【0142】

接続機能１１７０は、複数の異なるタイプの接続機能を含み得る。概して、システム１１００は、セルラ接続１１７２及び無線接続１１７４と共に示される。セルラ接続１１７２は、概して、ＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）若しくはその改変形態若しくは均等物、ＣＤＭＡ（符号分割多元接続）若しくはその改変形態若しくは均等物、ＴＤＭ（時分割多重）若しくはその改変形態若しくは均等物、ＬＴＥ（ロングタームエボリューション－「４Ｇ」とも称される）、５Ｇ、又は他のセルラサービス規格を介して提供されるもの等、無線キャリアによって提供されるセルラネットワーク接続を指す。無線接続１１７４は、セルラではなく、且つ、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）等）、ローカルエリアネットワーク（ＷｉＦｉ等）、若しくはワイドエリアネットワーク（ＷｉＭＡＸ等）、若しくは他の無線通信、又はそれらの組み合わせを含み得る無線接続を指す。無線通信は、変調電波放射を用いることによって、非固体媒体を通じてデータを転送することを指す。有線通信は、固体通信媒体を通じて行われる。

【0143】

周辺接続１１８０は、ハードウェアインタフェース及びコネクタ、並びに周辺接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。システム１１００は、他のコンピューティングデバイスへの周辺デバイス（「外に（ｔｏ）」１１８２）であり得るとともに、システム１１００に接続される周辺デバイス（「外から（ｆｒｏｍ）」１１８４）を有し得ることが理解されるだろう。システム１１００は、一般的に、システム１１００上のコンテンツの管理（例えば、ダウンロード、アップロード、変更、同期）等の目的で他のコンピューティングデバイスに接続する「ドッキング（ｄｏｃｋｉｎｇ）」コネクタを有する。さらに、ドッキングコネクタは、例えば、オーディオビジュアル又は他のシステムに出力されるコンテンツをシステム１１００が制御することを可能にする特定の周辺機器にシステム１１００が接続することを可能にし得る。

【0144】

プロプライエタリドッキングコネクタ又は他のプロプライエタリ接続ハードウェアに加えて、システム１１００は、共通コネクタ又は規格ベースコネクタを介して周辺接続１１８０を行い得る。共通タイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（複数の異なるハードウェアインタフェースのいずれかを含み得る）、ミニディスプレイポート（ＭＤＰ）含むディスプレイポート、高解像度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、又は他タイプを含み得る。

【0145】

概して、本明細書の説明に対して、一例において、Ｎビットバスを通じて通信するデバイスであって、単方向性の信号線に結合し、コンパニオンデバイスから信号を受信する単方向性の受信インタフェースと、単方向性の信号線に結合し、コンパニオンデバイスに信号を送信する単方向性の送信インタフェースと、（Ｎ－１）本の双方向性の信号線に結合し、コンパニオンデバイスと信号を送受信する（Ｎ－１）個の双方向性のインタフェースを含む、デバイス。

【0146】

一例において、単方向性の受信インタフェースは、（Ｎ－１）個の双方向性のインタフェースでコンパニオンデバイスに送信するときに、コンパニオンデバイスからメタデータを受信する。一例において、受信インタフェースは、（Ｎ－１）個の双方向性のインタフェースで（Ｎ－１）本の双方向性の信号線を通じてコンパニオンデバイスから信号を受信する準備をすべく、メタデータを受信し、マスタＩ／Ｏ（入力／出力）設定をトレーニングする。一例において、受信インタフェースは、メタデータを受信し、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、又はＩ／Ｏ位相をトレーニングする。一例において、受信インタフェースは、メタデータを受信し、（Ｎ－１）個の双方向性のインタフェースのデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングする。一例において、全ての（Ｎ－１）個の双方向性のインタフェースは、マスタＩ／Ｏ設定を適用する。一例において、（Ｎ－１）個の双方向性のインタフェースは、最初にマスタＩ／Ｏ設定を適用し、特定の双方向性のインタフェースにＩ／Ｏ設定を調整する。一例において、（Ｎ－１）個の双方向性のインタフェースは、スレーブオフセットでマスタＩ／Ｏ設定を適用する。一例において、Ｎビットバスは、データバスを備える。一例において、Ｎは、デバイスデータインタフェースの幅を備える。一例において、コンパニオンデバイスは、メモリデバイスのメモリコントローラを備える。一例において、コンパニオンデバイスは、メモリコントローラのメモリデバイスを備える。

【0147】

概して、本明細書の説明に対して、一例において、メモリコントローラとＮビットデータバスを通じてメモリコントローラに結合されるメモリデバイスとを含み、メモリデバイスは、単方向性の信号線に結合し、メモリコントローラから信号を受信する単方向性の受信インタフェースと、単方向性の信号線に結合し、メモリコントローラに信号を送信する単方向性の送信インタフェースと、（Ｎ－１）本の双方向性の信号線に結合し、メモリコントローラと信号を送受信する（Ｎ－１）個の双方向性のインタフェースとを含む、システム。

【0148】

一例において、単方向性の受信インタフェースは、（Ｎ－１）個の双方向性のインタフェースでメモリコントローラに送信するときに、メモリコントローラからメタデータを受信する。一例において、受信インタフェースは、（Ｎ－１）個の双方向性のインタフェースで（Ｎ－１）本の双方向性の信号線を通じてメモリコントローラから信号を受信する準備をすべく、メタデータを受信し、マスタＩ／Ｏ（入力／出力）設定をトレーニングする。一例において、受信インタフェースは、メタデータを受信し、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、Ｉ／Ｏ位相、又は（Ｎ－１）個の双方向性のインタフェースのデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングする。一例において、全ての（Ｎ－１）個の双方向性のインタフェースは、マスタＩ／Ｏ設定を適用する。一例において、（Ｎ－１）個の双方向性のインタフェースは、最初にマスタＩ／Ｏ設定を適用し、特定の双方向性のインタフェースにＩ／Ｏ設定を調整する。一例において、（Ｎ－１）個の双方向性のインタフェースは、スレーブオフセットでマスタＩ／Ｏ設定を適用する。一例において、システムは、メモリコントローラに結合されるホストプロセッサデバイス、ホストプロセッサに通信可能に結合されるディスプレイ、ホストプロセッサに通信可能に結合されるネットワークインタフェース、又はシステムに電力を供給するバッテリのうちの１又は複数をさらに含む。

【0149】

概して、本明細書の説明に対して、一例において、バスを通じて通信するデバイスであって、第１の信号線に結合し、コンパニオンデバイスから信号を受信のみする単方向性の受信インタフェースと、第２の信号線に結合し、コンパニオンデバイスに信号を送信のみする単方向性の送信インタフェースと、第１の信号線及び第２の信号線から分離する（Ｎ－１）本の信号線に結合し、コンパニオンデバイスと信号を送受信する（Ｎ－１）個の双方向性のインタフェースとを含むデバイス。

【0150】

一例において、単方向性の受信インタフェースは、（Ｎ－１）個の双方向性のインタフェースでコンパニオンデバイスに送信するときに、コンパニオンデバイスからメタデータを受信する。一例において、受信インタフェースは、（Ｎ－１）個の双方向性のインタフェースでコンパニオンデバイスから信号を受信する準備をすべく、メタデータを受信し、マスタＩ／Ｏ（入力／出力）設定をトレーニングする。一例において、受信インタフェースは、メタデータを受信し、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、又はＩ／Ｏ位相をトレーニングする。一例において、受信インタフェースは、メタデータを受信し、（Ｎ－１）個の双方向性のインタフェースのデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングする。一例において、全ての（Ｎ－１）個の双方向性のインタフェースは、マスタＩ／Ｏ設定を適用する。一例において、（Ｎ－１）個の双方向性のインタフェースは、最初にマスタＩ／Ｏ設定を適用し、特定の双方向性のインタフェースにＩ／Ｏ設定を調整する。一例において、（Ｎ－１）個の双方向性のインタフェースは、スレーブオフセットでマスタＩ／Ｏ設定を適用する。一例において、バスはＮ＋１ビットを備え、複数のコンパニオンデバイス間の各方向にＮビットデータバスを実装する。一例において、Ｎは、デバイスデータインタフェースの幅を備える。一例において、コンパニオンデバイスは、メモリデバイスのメモリコントローラを備える。一例において、コンパニオンデバイスは、メモリコントローラのメモリデバイスを備える。

【0151】

概して、本明細書の説明に対して、一例において、メモリコントローラとデータバスを通じてメモリコントローラに結合されるメモリデバイスとを含み、メモリデバイスは、第１の信号線に結合し、メモリコントローラから信号を受信のみする単方向性の受信インタフェースと、第２の信号線に結合し、メモリコントローラに信号を送信のみする単方向性の送信インタフェースと、第１の信号線及び第２の信号線から分離する（Ｎ－１）本の信号線に結合し、メモリコントローラと信号を送受信する（Ｎ－１）個の双方向性のインタフェースとを含む、システム。

【0152】

一例において、単方向性の受信インタフェースは、（Ｎ－１）個の双方向性のインタフェースでメモリコントローラに送信するときに、メモリコントローラからメタデータを受信する。一例において、受信インタフェースは、（Ｎ－１）個の双方向性のインタフェースでメモリコントローラから信号を受信する準備をすべく、メタデータを受信し、マスタＩ／Ｏ（入力／出力）設定をトレーニングする。一例において、受信インタフェースは、メタデータを受信し、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、Ｉ／Ｏ位相、又は（Ｎ－１）個の双方向性のインタフェースのデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングする。一例において、全ての（Ｎ－１）個の双方向性のインタフェースは、マスタＩ／Ｏ設定を適用する。一例において、（Ｎ－１）個の双方向性のインタフェースは、最初にマスタＩ／Ｏ設定を適用し、特定の双方向性のインタフェースにＩ／Ｏ設定に調整する。一例において、（Ｎ－１）個の双方向性のインタフェースは、スレーブオフセットでマスタＩ／Ｏ設定を適用する。一例において、システムは、メモリコントローラに結合されるホストプロセッサデバイス、ホストプロセッサに通信可能に結合されるディスプレイ、ホストプロセッサに通信可能に結合されるネットワークインタフェース、又はシステムに電力を供給するバッテリをさらに含む。

【0153】

本明細書で示されるフロー図は、様々な処理動作のシーケンスの例を提供する。フロー図は、ソフトウェア又はファームウェアルーティン、及び物理的動作によって実行される動作を示し得る。フロー図は、ハードウェア及び／又はソフトウェアで実装され得る有限状態機械（ＦＳＭ）の状態の実装の例を示し得る。特定のシーケンス又は順序で示されているが、別段の定めがない限り、動作の順序が変更され得る。このように、図示された図表は、例としてのみ理解されるべきであり、処理が異なる順序で実行され得、いくつかの動作が並列で実行され得る。さらに、１又は複数の動作が省略され得、このように、全ての実装が全ての動作を実行するわけではない。

【0154】

様々な動作又は機能が本明細書で説明される限り、それらは、ソフトウェアコード、命令、構成、及び／又はデータとして説明又は定義され得る。コンテンツは、直接実行可能なもの（「オブジェクト」又は「実行可能な」形式）、ソースコード、又は差分コード（「デルタ」又は「パッチ」コード）であり得る。本明細書で説明されるもののソフトウェアコンテンツは、コンテンツが記憶された製造品を介して、又は、通信インタフェースを動作させて通信インタフェースを介してデータを送信する方法を介して、提供され得る。機械可読記憶媒体は、説明された機能又は動作を機械に実行させることができ、記録可能／記録不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス等）等の機械（例えば、コンピューティングデバイス、電子システム等）によってアクセス可能な形式で情報を記憶する任意の機構を含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラ等の他のデバイスと通信するためのハードワイヤード、無線、光等の媒体のいずれかとインタフェースする任意の機構を含む。通信インタフェースは、ソフトウェアコンテンツを記述するデータ信号を提供するために、構成パラメータを提供して及び／又は信号を送信して、通信インタフェースを準備することによって構成され得る。通信インタフェースは、通信インタフェースに送信された１又は複数のコマンド又は信号を介してアクセスされ得る。

【0155】

本明細書で説明される様々なコンポーネントは、説明された動作又は機能を実行するための手段であり得る。本明細書で説明される各コンポーネントは、ソフトウェア、ハードウェア、又はこれらの組み合わせを含む。コンポーネントが、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）等）、組み込みコントローラ、ハードワイヤード回路等として実装され得る。

【0156】

本明細書で説明されたことに加えて、それらの範囲を逸脱することなく、開示されたこと及び本発明の実装に対して様々な変更が行われ得る。したがって、本明細書における例示及び例は、限定的な意味ではなく、例示的な意味として解釈されるべきである。本発明の範囲は、以下の特許請求の範囲を参照することによってのみ画定されるべきである。
［他の可能な請求項］
［項目１］
バスを通じて通信するデバイスであって、
第１の信号線に結合し、コンパニオンデバイスから信号を受信のみする単方向性の受信インタフェースと、
第２の信号線に結合し、上記コンパニオンデバイスに信号を送信のみする単方向性の送信インタフェースと、
上記第１の信号線及び上記第２の信号線から分離する（Ｎ－１）本の信号線に結合し、上記コンパニオンデバイスと信号を送受信する（Ｎ－１）個の双方向性のインタフェースと
を備える、デバイス。
［項目２］
上記単方向性の受信インタフェースは、上記（Ｎ－１）個の双方向性のインタフェースで上記コンパニオンデバイスに送信するときに、上記コンパニオンデバイスからメタデータを受信する、項目１に記載のデバイス。
［項目３］
上記受信インタフェースは、上記（Ｎ－１）個の双方向性のインタフェースで上記コンパニオンデバイスから信号を受信する準備をすべく、メタデータを受信し、マスタＩ／Ｏ（入力／出力）設定をトレーニングする、項目２に記載のデバイス。
［項目４］
上記受信インタフェースは、メタデータを受信し、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、又はＩ／Ｏ位相をトレーニングする、項目３に記載のデバイス。
［項目５］
上記受信インタフェースは、メタデータを受信し、上記（Ｎ－１）個の双方向性のインタフェースのデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングする、項目３に記載のデバイス。
［項目６］
全ての（Ｎ－１）個の双方向性のインタフェースは、上記マスタＩ／Ｏ設定を適用する、項目３に記載のデバイス。
［項目７］
上記（Ｎ－１）個の双方向性のインタフェースは、最初に上記マスタＩ／Ｏ設定を適用し、特定の双方向性のインタフェースに上記Ｉ／Ｏ設定を調整する、項目３に記載のデバイス。
［項目８］
上記（Ｎ－１）個の双方向性のインタフェースは、スレーブオフセットで上記マスタＩ／Ｏ設定を適用する、項目３に記載のデバイス。
［項目９］
上記バスはＮ＋１ビットを備え、複数の上記コンパニオンデバイス間の各方向にＮビットデータバスを実装する、項目１に記載のデバイス。
［項目１０］
Ｎは、デバイスデータインタフェースの幅を含む、項目１に記載のデバイス。
［項目１１］
上記コンパニオンデバイスは、メモリデバイスのメモリコントローラを含む、項目１に記載のデバイス。
［項目１２］
上記コンパニオンデバイスは、メモリコントローラのメモリデバイスを含む、項目１に記載のデバイス。
［項目１３］
メモリコントローラと、
データバスを通じて上記メモリコントローラに結合するメモリデバイスと
を備え、
上記メモリデバイスは、
第１の信号線に結合し、上記メモリコントローラから信号を受信のみする単方向性の受信インタフェースと、
第２の信号線に結合し、上記メモリコントローラに信号を送信のみする単方向性の送信インタフェースと、
上記第１の信号線及び上記第２の信号線から分離する（Ｎ－１）本の信号線に結合し、上記メモリコントローラと信号を送受信する（Ｎ－１）個の双方向性のインタフェースと
を含む、システム。
［項目１４］
上記単方向性の受信インタフェースは、上記（Ｎ－１）個の双方向性のインタフェースで上記メモリコントローラに送信するときに、上記メモリコントローラからメタデータを受信する、項目１３に記載のシステム。
［項目１５］
上記受信インタフェースは、上記（Ｎ－１）個の双方向性のインタフェースで上記メモリコントローラから信号を受信する準備をすべく、メタデータを受信し、マスタＩ／Ｏ（入力／出力）設定をトレーニングする、項目１４に記載のシステム。
［項目１６］
上記受信インタフェースは、メタデータを受信し、Ｉ／Ｏ電力、Ｉ／Ｏ速度、Ｉ／Ｏ電圧、Ｉ／Ｏ位相、又は上記（Ｎ－１）個の双方向性のインタフェースのデシジョンフィードバックイコライザ（ＤＦＥ）回路をトレーニングする、項目１５に記載のシステム。
［項目１７］
全ての（Ｎ－１）個の双方向性のインタフェースは、上記マスタＩ／Ｏ設定を適用する、項目１５に記載のシステム。
［項目１８］
上記（Ｎ－１）個の双方向性のインタフェースは、最初に上記マスタＩ／Ｏ設定を適用し、特定の双方向性のインタフェースに上記Ｉ／Ｏ設定を調整する、項目１５に記載のシステム。
［項目１９］
上記（Ｎ－１）個の双方向性のインタフェースは、スレーブオフセットで上記マスタＩ／Ｏ設定を適用する、項目１５に記載のシステム。
［項目２０］
上記メモリコントローラに結合されるホストプロセッサデバイス、
ホストプロセッサに通信可能に結合されるディスプレイ、
ホストプロセッサに通信可能に結合されるネットワークインタフェース、又は
上記システムに電力を供給するバッテリ
のうちの１又は複数をさらに備える、項目１３に記載のシステム。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】