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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-25
(45)【発行日】2024-12-03
(54)【発明の名称】バックトレンチアイソレーション構造
(51)【国際特許分類】
H01L 27/146 20060101AFI20241126BHJP
【ＦＩ】
H01L27/146 A
【請求項の数】
10
【外国語出願】
(21)【出願番号】P 2023038221
(22)【出願日】2023-03-13
(65)【公開番号】P2023169865
(43)【公開日】2023-11-30
【審査請求日】2023-03-13
(31)【優先権主張番号】63/342,648
(32)【優先日】2022-05-17
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/866,846
(32)【優先日】2022-07-18
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】何 承穎
(72)【発明者】
【氏名】王 文徳
(72)【発明者】
【氏名】許 凱鈞
(72)【発明者】
【氏名】林 頌恩
(72)【発明者】
【氏名】黄 ▲イー▼叡
(72)【発明者】
【氏名】劉 人誠
【審査官】渡邊 佑紀
(56)【参考文献】
【文献】特開２０１３－１７５４９４（ＪＰ，Ａ）
【文献】特開２０２０－０６１５５８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／００５６１８８（ＵＳ，Ａ１）
【文献】特開２０１１－０８２２５３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０３８７０５０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１３１３３６（ＵＳ，Ａ１）
【文献】特開２００７－３２９３３６（ＪＰ，Ａ）
【文献】韓国公開特許第１０－２０２１－０１３０８６８（ＫＲ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
(57)【特許請求の範囲】
【請求項1】
基板の第１の側上の層間絶縁膜（ＩＬＤ）構造内に配置された１つ以上の相互接続と、前記基板内に設けられた撮像素子と、
１つ以上のトレンチを形成する前記基板の側壁上に配置された誘電体構造と、
前記１つ以上のトレンチ内に配置されて、前記誘電体構造により前記基板から横方向に分離された導電性コアと、
前記１つ以上の相互接続により前記導電性コアに結合されたバイアス源と、
前記基板の第１の側に沿って配置された電極と、前記電極の側壁および第１の表面を囲む誘電体層と、
を含み、
前記基板の前記側壁が、前記撮像素子に隣接して、前記基板の第２の側から前記基板内に延伸する、前記１つ以上のトレンチを形成し、
前記バイアス源が前記導電性コアにバイアス電圧を選択的に印加するよう構成され、
前記電極の前記第１の表面が前記１つ以上の相互接続に面し、前記導電性コアが前記電極に接触して前記１つ以上の相互接続に電気的に接続される、
イメージセンサ集積チップ（ＩＣ）。
【請求項2】
前記電極が前記導電性コアの一部を囲む、請求項１に記載のイメージセンサＩＣ。
【請求項3】
前記電極の一部が、前記基板の前記第１の側から前記第２の側に突出する、請求項１に記載のイメージセンサＩＣ。
【請求項4】
前記基板の前記第１の側に沿って、前記電極と前記基板との間に延伸する、コンタクトエッチストップ層（ＣＥＳＬ）を更に備える、請求項１に記載のイメージセンサＩＣ。
【請求項5】
前記ＣＥＳＬが、前記誘電体層に接触する、請求項４に記載のイメージセンサＩＣ。
【請求項6】
前記導電性コアが、前記ＩＬＤ構造とは反対側を向く前記基板の上面を超えて外へ垂直に突出する、請求項１に記載のイメージセンサＩＣ。
【請求項7】
基板の第１の側上のＩＬＤ構造内に配置された１つ以上の相互接続と、前記基板内に設けられた撮像素子と、
前記撮像素子に隣接して、前記基板の第２の側から前記基板内に延伸する導電性コアと、
前記１つ以上の相互接続により前記導電性コアに結合され、前記導電性コアにバイアス電圧を選択的に印加するよう構成されたバイアス源と、
前記基板の第１の側に沿って配置された電極と、前記電極の側壁および第１の表面を囲む誘電体層と、
を含み、
前記電極の前記第１の表面が前記１つ以上の相互接続に面し、前記導電性コアが前記電極に接触して前記１つ以上の相互接続に電気的に接続される、
イメージセンサ集積チップ（ＩＣ）。
【請求項8】
前記導電性コアが、前記基板内から、ゼロでない距離で前記基板の前記第２の側を超えて連続的に延伸する、請求項７に記載のイメージセンサＩＣ。
【請求項9】
イメージセンサ集積チップ（ＩＣ）を形成する方法であって、基板内に撮像素子を形成することと、
前記撮像素子に隣接して、前記基板の第１の側に沿って、電極を形成することと、
前記基板の前記第１の側に沿って前記電極の上方に形成されたＩＬＤ構造内に１つ以上の相互接続を形成することと、
前記基板の第２の側内に延伸して、前記電極を露出する、１つ以上のトレンチを形成することと、
前記１つ以上のトレンチを形成する前記基板の側壁に沿って前記電極の上方に誘電体層を形成することと、
前記１つ以上のトレンチ内に導電性コアを形成することと、
前記１つ以上の相互接続により前記導電性コアに結合されたバイアス源を形成することと、
を含み、
前記導電性コアが、前記１つ以上の相互接続と電気的に連結するため、前記誘電体層を貫通して延伸し、前記電極に接触し、
前記バイアス源が前記導電性コアにバイアス電圧を選択的に印加するよう構成された、
イメージセンサ集積チップの形成方法。
【請求項10】
前記電極の一部が、前記基板の前記第１の側から前記第２の側に突出する、請求項９に記載のイメージセンサ集積チップの形成方法。
【発明の詳細な説明】
【背景技術】
【0001】
例えばカメラや携帯電話といった幅広い現代の電子デバイスにおいて、イメージセンサを有する集積回路（ＩＣ）が用いられている。近年、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサが広く使用され始めており、電荷結合素子（ＣＣＤ）イメージセンサを広く置き換えている。ＣＣＤイメージセンサと比較し、ＣＭＯＳイメージセンサは低電力消費、小型サイズ、高速データ処理、データの直接出力、そして低製造コストのため、益々好まれている。ＣＭＯＳイメージセンサのいくつかの種類には、表面照射型（ＦＳＩ）イメージセンサと裏面照射型（ＢＳＩ）イメージセンサを含む。
【発明の概要】
【発明が解決しようとする課題】
【0002】
イメージセンサ中の隔離構造の製造の間、半導体基板は、続いて誘電体材料で充填されるトレンチを形成するためエッチングされることがある。エッチングは基板を損傷する可能性があり、トレンチを定義する半導体基板の内部表面に沿った欠陥をもたらす。欠陥は、電荷キャリアをトラップし、不要なリーク電流を隣接する画素領域間に流れさせ、暗電流及び／又は白傷画素の問題をもたらす。そのような欠陥は、トレンチを形成する半導体基板の側壁に沿って高誘電率（ｈｉｇｈ－ｋ）誘電体材料を形成することによりパッシベートされ得る。ただし、そのような高誘電率誘電体材料は欠陥にトラップされた電荷キャリアを効果的にパッシベートすることができない可能性があり、隔離構造に用いられるトレンチの側壁に沿った高誘電率誘電体材料を有するイメージセンサＩＣは、暗電流及び／又は白傷画素のため、やはり性能低下を被る可能性がある。
【課題を解決するための手段】
【0003】
本開示は、いくつかの実施形態において、基板の第１の側上の層間絶縁膜（ＩＬＤ）構造内に配置された１つ以上の相互接続と、基板内に配置された撮像素子と、誘電体構造と、導電性コアとを含むイメージセンサ集積チップを提供する。基板の側壁は、撮像素子の両側で基板の第２の側から基板内に延伸する１つ以上のトレンチを形成する。前記誘電体構造は、前記１つ以上のトレンチを形成する基板の側壁上に配置される。前記導電性コアは、前記１つ以上のトレンチ内に配置されて誘電体構造により基板から横方向に分離される。前記導電性コアは、前記１つ以上の相互接続に電気的に連結される。
【0004】
本開示は、いくつかの実施形態において、基板の第１の側上のＩＬＤ構造内に配置された１つ以上の相互接続と、基板内に配置された撮像素子と、撮像素子の両側で基板の第２の側から基板内に延伸する導電性コアと、バイアス源とを含む、イメージセンサ集積チップ（ＩＣ）も提供する。前記導電性コアは、前記１つ以上の相互接続に電気的に連結される。前記バイアス源は、前記１つ以上の相互接続により前記導電性コアに結合され、前記導電性コアにバイアス電圧を選択的に印加するよう構成される。
【0005】
本開示は、いくつかの実施形態において、イメージセンサ集積チップ（ＩＣ）を形成する方法も提供し、基板内に撮像素子を形成することと、基板の第１の側に沿って形成されたＩＬＤ構造内に１つ以上の相互接続を形成することと、撮像素子の両側に沿って基板の第２の側内に延伸する１つ以上のトレンチを形成することと、前記１つ以上のトレンチを形成する基板の側壁に沿って誘電体層を形成することと、前記１つ以上のトレンチ内に導電性コアを形成することとを含み、前記導電性コアは前記１つ以上の相互接続に電気的に連結されるよう前記１つ以上のトレンチ内から延伸する。
【発明の効果】
【0006】
前記導電性コアにバイアス電圧を印加することにより、前記導電性コアはトレンチを定義する基板の側壁に沿って正孔を蓄積する電界を発生させる。正孔は、基板の側壁内の欠陥をパッシベートするよう構成され、これによりイメージセンサＩＣの性能を向上させる。
【図面の簡単な説明】
【0007】
本開示の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な機能の寸法は、説明を明確にするために任意に拡大又は縮小されている可能性がある。
【発明を実施するための形態】
【0008】
以下の実施形態は、提供される主題の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純化するため、要素及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の形成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本開示は様々な実施例において参照符号及び／又は文字を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
【0009】
更に、「下」、「下方」、「下部」、「上方」、「上部」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0010】
多くの電子デバイス（例えば、カメラ、携帯電話、コンピュータ等）が、画像を取り込むよう構成された撮像素子を含む１つ以上のイメージセンサ集積チップ（ＩＣ）を含む。イメージセンサＩＣは、半導体基板内に設けられた撮像素子をそれぞれが含む画素領域の大規模なアレイを含むことができる。画素領域は、隔離構造（例えば、ディープトレンチアイソレーション構造）により互いに電気的に分離される。隔離構造は、半導体基板中のトレンチ内に設けられた絶縁材料を含む。
【0011】
隔離構造の製造の間、半導体基板は、続いて１つ以上の誘電体材料で充填されるトレンチを形成するためエッチングされることがある。トレンチを形成するために用いられるエッチングプロセスは基板を損傷する可能性があり、トレンチを定義する半導体基板の内部表面に沿った欠陥（例えば、ダングリングボンド等）をもたらす。欠陥は、電荷キャリア（例えば電子）をトラップし、不要なリーク電流を隣接する画素領域間を流れさせ、イメージセンサＩＣ内に暗電流及び／又は白傷画素の問題をもたらす。
【0012】
そのような欠陥は、トレンチを定義する半導体基板の側壁に沿って高誘電率誘電体材料を形成することによりパッシベートされ得る。例えば、高誘電率誘電体材料は、半導体基板の側壁に沿って正孔を蓄積する電界を形成することができ、これにより電荷キャリア（例えば電子）をパッシベートする。ただし、そのような高誘電率誘電体材料より提供される電界は、欠陥にトラップされた電荷キャリアを効果的にパッシベートするのに十分な正孔密度を達成するには十分に強力でない可能性があることを理解されたい。このため、隔離構造に用いられるトレンチの側壁に沿った高誘電率誘電体材料を有するイメージセンサＩＣは、暗電流及び／又は白傷画素のため、やはり性能低下を被る可能性がある。
【0013】
本開示は、イメージセンサ集積チップ（ＩＣ）に関するものである。いくつかの実施形態において、イメージセンサＩＣは、基板の第１の側上の誘電体構造内に設けられた複数の相互接続を含んでよい。隔離構造が基板中のトレンチ内に設けられる。前記トレンチは、基板内に配置された撮像素子を囲む。隔離構造は、基板の第２の側から基板内に垂直に延伸する導電性コアを囲む誘電体材料を含む。前記導電性コアは、前記複数の相互接続に電気的に連結される。前記複数の相互接続は、前記導電性コアにバイアス電圧を印加するよう構成されたバイアス源に更に連結される。前記導電性コアにバイアス電圧を印加することにより、前記導電性コアはトレンチを定義する基板の側壁に沿って正孔を蓄積する電界を生成することができる。正孔は、基板の側壁内の欠陥をパッシベートするよう構成され、これによりイメージセンサＩＣの性能を向上させる。
【0014】
図１は、バイアスされるよう構成された導電性コアを持つバックトレンチアイソレーション（ＢＴＩ）構造により囲まれた撮像素子を有する、いくつかの実施形態のイメージセンサ集積チップ（ＩＣ）１００の断面図を表す。
【0015】
イメージセンサＩＣ１００は、第１の側１０２ａ（例えば表側）と、第１の側１０２ａと反対側の第２の側１０２ｂ（例えば裏側）とを有する基板１０２を含む。撮像素子１０４が基板１０２の画素領域１０５内に設けられる。画素素子１０４は、入射放射線１２４を電気信号に変換するよう構成される。基板１０２は、基板１０２の第２の側１０２ｂから基板１０２内に延伸する１つ以上のトレンチ１１２を形成する側壁を含む。いくつかの実施形態において、前記１つ以上のトレンチ１１２は、基板１０２の第２の側１０２ｂから基板１０２の第１の側１０２ａへ延伸してよい。
【0016】
層間絶縁膜（ＩＬＤ）構造１０６が基板１０２の第１の側１０２ａ上に配置される。いくつかの実施形態において、ＩＬＤ構造１０６は、互いの上に積層された１つ以上の層間絶縁膜（ＩＬＤ）層を含む。ＩＬＤ構造１０６は１つ以上の相互接続１０８を囲む。いくつかの実施形態において、前記１つ以上の相互接続１０８は、導電接点、ミッドエンドオブライン（ＭＥＯＬ）相互接続、相互接続配線、及び／又は相互接続ビアを含んでよい。
【0017】
誘電体構造１１０が、基板の第２の側１０２ｂ、及び、１つ以上のトレンチ１１２を定義する基板１０２の側壁に沿って配置される。いくつかの実施形態において、誘電体構造１１０は、基板１０２の第２の側１０２ｂから、前記１つ以上のトレンチ１１２を定義する基板１０２の側壁に沿って連続して延伸してよい。導電性コア１１４は、前記１つ以上のトレンチ１１２内に配置され、誘電体構造１０により基板１０２から横方向に分離される。導電性コア１１４は、前記１つ以上の相互接続１０８に電気的に連結される。導電性コア１１４は、ＩＬＤ構造１０６とは反対側を向く撮像素子１０４の頂部を超えて垂直に延伸する。いくつかの実施形態（未図示）において、導電性コア１１４は、前記１つ以上のトレンチ１１２内にある誘電体構造１１０の底部を超えて垂直に延伸する。誘電体構造１１０と導電性コア１１４は、前記１つ以上のトレンチ１１２内の隔離構造１１１を形成する。
【0018】
グリッド構造１１６が導電性コア１１４の上方に設けられる。誘電体構造１１０はグリッド構造１１６を横方向に囲む。いくつかの実施形態において、導電性コア１１４は、ゼロでない距離１１５で基板１０２の第２の側１０２ｂを超えてグリッド構造１１６へ向け、外へ垂直に突出する。基板１０２の第２の側１０２ｂを超えて外へ延伸する導電性コア１１４を有することは、基板１０２の第２の側１０２ｂとグリッド構造１１６との間の垂直スパンにわたって隣接する画素領域間を横方向に伝わる可能性のある入射放射線を遮断することにより、画素領域１０５と、隣接する画素領域との間の隔離を向上させる。いくつかの実施形態において、ゼロでない距離１１５は約５００オングストローム（Å）～約５０００Åの間の範囲、約１０００Å～約５０００Åの間の範囲、又は他の適切な値であってよい。
【0019】
いくつかの実施形態において、カラーフィルタ１１８が基板１０２の第２の側１０２ｂ上に設けられ、マイクロレンズ１２０がカラーフィルタ１１８上に配置される。マイクロレンズ１２０は基板１０２とは反対側を向く湾曲面を有する。湾曲面は、入射放射線１２４を撮像素子１０４へ集中させるよう構成される。
【0020】
バイアス源１２２が、前記１つ以上の相互接続１０８により導電性コア１１４に結合される。バイアス源１２２は、導電性コア１１４にバイアス電圧を選択的に印加するよう構成される（例えば、画素素子１０４の動作の間）。導電性コア１１４にバイアス電圧を選択的に印加することにより、導電性コア１１４は前記１つ以上のトレンチ１１２を定義する基板１０２の側壁に向けて正孔を引きつける電界を生成することができる。正孔は側壁に沿って蓄積され、基板１０２の側壁に沿った欠陥（例えばトラップ）をパッシベートする。欠陥をパッシベートすることは、画素領域１０５と、隣接する画素領域との間の隔離を向上させ、撮像素子１０４の変調伝達関数（ＭＴＦ）を向上させる、及び／又は、電磁スペクトルの赤外線部分にある（例えば、約９４０ｎｍの波長を有する）入射放射線のための好ましい量子効率を提供する。
【0021】
【0022】
上面図２００に示すように、撮像素子１０４は基板１０２の画素領域１０５内に設けられる。撮像素子１０４は矩形（例えば、正方形、丸みを帯びた正方形等）を有する。１つ以上トレンチ１１２は、閉じた断絶しない経路（例えばループ）にて撮像素子１０４を包囲する。前記１つ以上のトレンチ１１２は、第１の方向２０２に、そして第１の方向２０２に垂直な第２の方向２０４に延伸する、基板１０２の側壁により形成される。
【0023】
誘電体構造１１０は、前記１つ以上のトレンチ１１２の対向する側壁に沿って配置される。前記誘電体構造１１０は、基板１０２を前記１つ以上のトレンチ１１２内の導電性コア１１４から分離する。誘電体構造１１０と導電性コア１１４もまた、閉じた断絶しない経路（例えばループ）にて撮像素子１０４を包囲する。
【0024】
図３は、導電性コアを持つＢＴＩ構造を有する、いくつかの追加的な実施形態のイメージセンサＩＣ３００の断面図を表す。
【0025】
イメージセンサＩＣ３００は、第１の側１０２ａと第２の側１０２ｂとを有する基板１０２を含む。撮像素子１０４が基板１０２の画素領域１０５内に設けられる。基板１０２は、画素素子１０４の両側に沿った１つ以上のトレンチ１１２を形成する側壁を含む。前記１つ以上のトレンチ１１２は、基板１０２の第２の側１０２ｂから基板１０２の第１の側１０２ａへ延伸する。
【0026】
１つ以上のゲート構造３０２が、基板１０２の第１の側１０２ａに沿って配置される。前記１つ以上のゲート構造３０２は、前記１つ以上のトレンチ１１２の直下に配置される。前記１つ以上のゲート構造３０２は、ゲート誘電体３０６により基板１０２から分離されたゲート電極３０４をそれぞれが含む。前記１つ以上のゲート構造３０２は、基板１０２の第１の側１０２ａ上に配置されたＩＬＤ構造１０６内に設けられた１つ以上の相互接続１０８に連結される。いくつかの実施形態において、ゲート電極３０４は、ポリシリコン、金属等を含んでよい。様々な実施形態において、ゲート誘電体３０６は、酸化物（例えば酸化ケイ素）、窒化物（例えば酸窒化ケイ素）等を含んでよい。いくつかの実施形態において、コンタクトエッチストップ層（ＣＥＳＬ）３０８が基板１０２の第１の側１０２ａに沿って延伸し、前記１つ以上のゲート構造３０２を覆う。様々な実施形態において、ＣＥＳＬ３０８は、酸化物（例えば酸化ケイ素）、窒化物（例えば、窒化ケイ素、酸窒化ケイ素等）、炭化物（例えば、炭化ケイ素、酸炭化ケイ素等）を含んでよい。
【0027】
基板１０２の第２の側１０２ｂは、周期的パターンで配置された複数の凹部３１０を定義する非平面を含む。前記複数の凹部３１０は、基板１０２の角度付き側壁により互いに横方向に分離される。いくつかの実施形態において、基板１０２の角度付き側壁は、図３の断面図において見たとき、基板１０２の三角形状領域を形成してよい。いくつかの実施形態において、複数の凹部３１０は、撮像素子１０４の直上、且つ直接に且つ横方向に導電性コア１１４の側壁間にある１つ以上の三角形状キャビティを含む。前記複数の凹部３１０は、基板１０２による入射放射線の吸収を増加させるトポグラフィを有する吸収強化構造（例えば、前記非平面からの放射線の反射を減少させることによる）を定義する。基板１０２による入射放射線の吸収を増加させることは、撮像素子１０４の量子効率（ＱＥ）を向上させ、これによりイメージセンサＩＣ３００の性能を向上させる。
【0028】
いくつかの実施形態において、１つ以上の吸収強化層３１２が基板１０２の第２の側１０２ｂの上方に配置される。いくつかの実施形態において、前記１つ以上の吸収強化層３１２は、前記非平面に沿って基板１０２に接触する。いくつかの実施形態において、前記１つ以上の吸収強化層３１２は、第１吸収強化層３１４と、第１吸収強化層３１４上の第２吸収強化層３１６とを含む。いくつかの実施形態において、第１吸収強化層３１４は、酸化ハフニウム（ＨｆＯ２）、酸化チタン（ＴｉＯ２）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化タンタル（Ｔａ２Ｏ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、酸化ジルコニウム（ＺｒＯ２）、ケイ酸ジルコニウム（ＺｒＳｉＯ２）等といった高誘電率誘電体を含んでよい。いくつかの実施形態において、第２吸収強化層３１６は、酸化物（例えば酸化ケイ素）、ＴＥＯＳ（オルトケイ酸テトラエチル）、窒化物（例えば、窒化ケイ素、酸窒化ケイ素等）、炭化物（例えば、炭化ケイ素、酸炭化ケイ素等）等を含んでよい。
【0029】
誘電体構造１１０が前記１つ以上の吸収強化層３１２の上方に配置される。誘電体構造１１０は、基板１０２中の前記１つ以上のトレンチ１１２内に延伸してもよい。いくつかの実施形態において、誘電体構造１１０は、前記１つ以上のトレンチ１１２を定義する基板１０２の側壁に沿って前記１つ以上の吸収強化層３１２の上方から連続して延伸する。いくつかの実施形態において、誘電体構造１１０は、基板１０２の側壁と、前記１つ以上の吸収強化層３１２の側壁とを覆う側壁を有してよい。いくつかの実施形態において、誘電体構造１１０は、酸化物（例えば酸化ケイ素）、窒化物（例えば、窒化ケイ素、酸窒化ケイ素等）等であるか、それを含んでよい。いくつかの実施形態において、誘電体構造１１０は、前記１つ以上のトレンチ１１２を定義する基板１０２の側壁に、直接に物理的に接触してよい。
【0030】
導電性コア１１４が、前記１つ以上のトレンチ１１２内で横方向への誘電体構造１１０の側壁間に配置される。導電性コア１１４は、基板１０２の第１の側１０２ａに沿って配置された１つ以上のゲート構造３０２に電気接続する。いくつかの実施形態において、前記導電性コア１１４はゲート電極３０４に物理的に接触する。いくつかのそのような実施形態において、ソース／ドレイン領域は１つ以上のゲート構造３０２の両側に沿って配置されない。他の実施形態（未図示）において、導電性コア１１４はゲート誘電体３０６によりゲート電極３０４から分離されてよい。そのような実施形態において、導電性コア１１４は、ゲート電極３０４にバイアス電圧が印加されたとき、ゲート誘電体３０６に沿って（例えば、基板１０２内に設けられたソース／ドレイン領域間に）形成されたチャネル領域を介して１つ以上のゲート構造３０２に電気的に連結されてよい。導電性コア１１４は、前記１つ以上のゲート構造３０２から前記１つ以上の吸収強化層３１２の頂部の上方に連続して延伸する。いくつかの実施形態において、前記導電性コア１１４は、タングステン、アルミニウム、銅等といった金属であるか、それを含んでよい。
【0031】
グリッド構造１１６が、導電性コア１１４の上方で誘電体構造１１０内に配置される。誘電体構造１１０は、導電性コア１１４からグリッド構造１１６を分離する。いくつかの実施形態において、導電性コア１１４の頂部は、距離３１１によりグリッド構造１１６の底部から分離される。いくつかの実施形態において、距離３１１は、約５００Å～約３０００Åの間の範囲、約１０００Å～約３０００Åの間の範囲、又は他の類似の値であってよい。約３０００Å未満の距離３１１を有することは、隣接の画素領域間のクロストークを軽減させる。
【0032】
いくつかの実施形態において、画素領域１０５の外側の誘電体構造１１０内に導電性シールド３１８も設けられる。導電性シールド３１８は、基板１０２内の不要な電荷キャリアの生成による暗電流を防止するため、入射放射線を遮断するよう構成される。いくつかの実施形態において、導電性シールド３１８は、導電性シールド３１８の上面内に配置されたディボット３２０を定義する１つ以上の側壁を有してよい。いくつかの実施形態において、誘電体構造１１０はディボット３２０内に延伸してよい。
【0033】
いくつかの実施形態において、前記１つ以上の吸収強化層３１２は全体的に前記１つ以上のトレンチ１１２の外側にある。全体的に前記１つ以上のトレンチ１１２の外側にある前記１つ以上の吸収強化層３１２を有することは、第１吸収強化層３１４が前記１つ以上のトレンチ１１２を定義する基板１０２の側壁上に設けられないようにする。基板１０２の側壁上に第１吸収強化層３１４を有さないことは、前記１つ以上のトレンチ１１２を定義する基板１０２の側壁に沿って第１吸収強化層３１４を堆積するコストは高いことから、イメージセンサＩＣ３００の製造コストを減少することを可能とする。更に、導電性コア１１４が基板１０２の側壁内の欠陥をパッシベートする電界を生成可能であるため、第１吸収強化層３１４は基板１０２の側壁内の欠陥をパッシベートするために必要ではない。このため、イメージセンサＩＣ３００は好ましい性能と低製造コストを提供することができる。
【0034】
図４は、導電性コアを持つＢＴＩ構造を有する、いくつかの追加的な実施形態のイメージセンサＩＣ４００の断面図を表す。
【0035】
イメージセンサＩＣ４００は、第１の側１０２ａと第２の側１０２ｂとを有する基板１０２を含む。撮像素子１０４が基板１０２の画素領域１０５内に設けられる。基板１０２は、撮像素子１０４の両側に沿って１つ以上のトレンチ１１２を形成する側壁を含む。１つ以上のトレンチ１１２は、基板１０２の第２の側１０２ｂから基板１０２内に延伸する。
【0036】
１つ以上の凹型ゲート構造４０２が基板１０２の第１の側１０２ａに沿って配置される。いくつかの実施形態において、１つ以上の凹型ゲート構造４０２は、基板１０２の第１の側１０２ａに配置されたＩＬＤ構造１０６内に設けられた１つ以上の相互接続１０８に連結される。１つ以上の凹型ゲート構造４０２は、基板１０２の第１の側１０２ａから基板１０２の第１の側１０２ａ内の１つ以上のゲート凹部４０８内へ延伸し、前記１つ以上の凹型ゲート構造４０２の一部は直接に基板１０２の側壁間にある。いくつかの実施形態において、前記１つ以上の凹型ゲート構造４０２は基板１０２内へ第１の距離４１０まで延伸する。いくつかの実施形態において、第１の距離４１０は、約１０００Å～約６０００Åの間の範囲、約１５００Å～約５０００Åの間の範囲、約２０００Å～約４０００Åの間の範囲、又は他の類似の値であってよい。
【0037】
前記１つ以上の凹型ゲート構造４０２は、ゲート誘電体４０６により基板１０２から分離されたゲート電極４０４をそれぞれが含む。いくつかの実施形態において、ゲート電極４０４は、ポリシリコン、金属等を含んでよい。様々な実施形態において、ゲート誘電体４０６は、酸化物（例えば酸化ケイ素）、窒化物（例えば酸窒化ケイ素）等を含んでよい。
【0038】
いくつかの実施形態において、前記１つ以上の凹型ゲート構造４０２は、基板１０２の外側にある第１セグメント４０２ａと、基板１０２内（例えば、１つ以上のゲート凹部４０８内）にある第２セグメント４０２ｂとを含んでよい。第１セグメント４０２ａは、第２セグメント４０２ｂの外側壁を超えて横方向に延伸してよい。いくつかの実施形態において、前記１つ以上のトレンチ１１２は、第２セグメント４０２ｂの幅と実質的に等しい幅をそれぞれが有してよい。他の実施形態において、第２セグメント４０２ｂは、前記１つ以上のトレンチ１１２の幅とは異なる（例えば、より広い）幅を有してよい。いくつかのそのような実施形態において、基板１０２の１つ以上の水平に延伸する表面は、前記１つ以上のトレンチ１１２を形成する基板１０２の側壁間に、及び前記１つ以上のゲート凹部４０８を形成する基板１０２の側壁間に延伸する。
【0039】
導電性コア１１４が、前記１つ以上のトレンチ１１２内で且つ横方向への誘電体構造１１０の側壁間に配置される。導電性コア１１４の底部は１つ以上の凹型ゲート構造４０２に電気的に接触する。いくつかの実施形態において、導電性コア１１４及び／又は誘電体構造１１０は、直接に基板１０２の側壁間にある界面に沿ってゲート電極４０４に物理的に接触するため、ゲート誘電体４０６を貫通する。いくつかのそのような実施形態において、ゲート誘電体４０６は誘電体構造１１０の側壁に沿って配置される。他の実施形態（未図示）において、導電性コア１１４は、ゲート誘電体４０６によりゲート電極４０４から分離されてよい。そのような実施形態において、導電性コア１１４は、ゲート電極４０４にバイアス電圧が印加されたとき、ゲート誘電体４０６に沿って（例えば、基板１０２内に設けられたソース／ドレイン領域間に）形成されたチャネル領域を介して１つ以上の凹型ゲート構造４０２に電気的に連結されてよい。
【0040】
図５Ａ～５Ｂは、導電性コアを持つＢＴＩ構造を有する、いくつかの追加的な実施形態のイメージセンサＩＣの断面図を表す。
【0041】
【0042】
１つ以上のトレンチ１１２が基板１０２を貫通する。誘電体構造１１０と導電性コア１１４は、前記１つ以上のトレンチ１１２内に配置される。誘電体構造１１０は、基板１０２を向く凹型ゲート電極４０４の表面４０４ｓの下方に第１の距離５０２まで延伸する。導電性コア１１４は、凹型ゲート電極４０４の表面４０４ｓの下方に第２の距離５０４まで延伸する。いくつかの実施形態において、第１の距離５０２は第２の距離５０４未満である。そのような実施形態において、導電性コア１１４は誘電体構造１１０の底面の下方へと外へ延伸する。
【0043】
【0044】
１つ以上のトレンチ１１２は基板１０２を貫通する。誘電体構造１１０と導電性コア１１４は、前記１つ以上のトレンチ１１２内に配置される。誘電体構造１１０は、基板１０２を向く凹型ゲート電極４０４の第１の表面４０４Ｓ１の下方へ第１の距離５０８まで、基板１０２を向く凹型ゲート電極４０４の第２の表面４０４Ｓ２の下方へ第２の距離５１０まで延伸する。いくつかの実施形態において、誘電体構造１１０は、第２の表面４０４Ｓ２に沿って、且つ凹型ゲート電極４０４の側壁に沿って延伸する。そのような実施形態において、誘電体構造１１０の対向する側壁は異なる長さを有する。導電性コア１１４は、凹型ゲート電極４０４の第２の表面４０４Ｓ２の下方へ第３の距離５１２まで延伸する。いくつかの実施形態において、第２の距離５１０は第３の距離５１２とは異なる（例えば、より短い）。
【0045】
図６Ａは、導電性コアを持つＢＴＩ構造を有する、いくつかの追加的な実施形態のイメージセンサＩＣ６００の断面図を表す。
【0046】
イメージセンサＩＣ６００は、第１の側１０２ａと第２の側１０２ｂとを有する基板１０２を含む。撮像素子１０４が基板１０２の画素領域１０５内に設けられる。基板１０２は、撮像素子１０４の両側に沿って１つ以上のトレンチ１１２を形成する側壁を含む。前記１つ以上のトレンチ１１２は、基板１０２の第２の側１０２ｂから基板１０２の第１の側１０２ａへ延伸する。
【0047】
誘電体構造１１０と導電性コア１１４が、前記１つ以上のトレンチ１１２内に配置される。誘電体構造１１０は、基板１０２の第１の側１０２ａに沿って配置されたＣＥＳＬ３０８へ延伸する。導電性コア１１４は、１つ以上の相互接続１０８に物理的に接触するため、ＣＥＳＬ３０８と、ＩＬＤ構造１０６の一部を貫通する。いくつかの実施形態において、導電性コア１１４は基板１０２の第１の側１０２ａの下方に距離６０２まで延伸してよい。様々な実施形態において、距離６０２は、約１０００Å～約６０００Åの間の範囲、約１５００Å～約５０００Åの間の範囲、約２０００Å～約４０００Åの間の範囲、又は他の類似の値であってよい。
【0048】
【0049】
図６Ｂの断面図６０４に示すように、導電性コア１１４は、相互接続ビア６０６に物理的に接触するため、ＣＥＳＬ３０８と、ＩＬＤ構造１０６の一部を貫通する。ある実施形態において、導電性コア１１４は相互接続ビア６０６の１つ以上の側壁を包囲してよい。
【0050】
図６Ｃの断面図６０８に示すように、導電性コア１１４は、相互接続配線６１０に物理的に接触するため、ＣＥＳＬ３０８と、ＩＬＤ構造１０６の一部を貫通する。いくつかの実施形態において、相互接続配線６１０は基板１０２に最も近い相互接続配線層（例えば「Ｍ１」層）である相互接続配線層上に設けられてよい。いくつかの実施形態において、相互接続配線６１０は導電性コア１１４の１つ以上の側壁を包囲してよい。
【0051】
図７は、導電性コアを持つ１つ以上のＢＴＩ構造により囲まれた撮像素子のアレイを有する、いくつかの実施形態のイメージセンサＩＣ７００の上面図を表す。
【0052】
イメージセンサＩＣ７００は、行と列にてアレイに配置された複数の撮像素子１０４を含む。列は第１の方向２０２に延伸し、行は第２の方向２０４に延伸する。１つ以上のトレンチ１１２は複数の撮像素子１０４の周囲を延伸する。前記１つ以上のトレンチ１１２は、複数の撮像素子１０４の周囲を連続して延伸する単一のトレンチを含んでよい。そのような実施形態において、単一のトレンチは、第１の方向２０２及び第２の方向２０４に延伸するセグメントを含む。誘電体構造１１０は前記１つ以上のトレンチ１１２内に配置され、導電性コア１１４は誘電体構造１１０の側壁間の前記１つ以上のトレンチ１１２内に配置される。いくつかの実施形態において、誘電体構造１１０と導電性コア１１４は、両方が複数の撮像素子１０４の周囲を連続して延伸してよい。導電性シールド３１８はアレイの周囲を延伸する。導電性シールドは実態でなく図７に示している。
【0053】
図８Ａ～８Ｃは、導電性コアを持つＢＴＩ構造を有するイメージセンサＩＣを含む、いくつかの実施形態の多次元集積チップの断面図を表す。
【0054】
図８Ａは、第２集積チップ（ＩＣ）ダイ８０４上に積層された第１ＩＣダイ８０２を含む多次元集積チップ構造８００を表す。
【0055】
第１集積チップダイ８０２は、基板１０２内に設けられた撮像素子１０４を含む。１つ以上の相互接続１０８が基板１０２上のＩＬＤ構造１０６内に配置される。いくつかの実施形態において、前記１つ以上の相互接続１０８は、基板１０２とは反対側を向くＩＬＤ構造１０６の底面に沿って配置された接合パッドを含む。１つ以上のトレンチ１１２が、撮像素子１０４の両側で基板１０２内に延伸する。誘電体構造１１０が、１つ以上のトレンチ１１２を形成する基板１０２の側壁上に配置される。導電性コア１１４が、前記１つ以上のトレンチ１１２内の誘電体構造１１０の側壁に配置される。導電性コア１１４は、１つ以上のトレンチ１１２直下の基板１０２の第１の側上に配置された１つ以上のゲート構造３０２へ延伸する。
【0056】
第２ＩＣダイ８０４は、第２基板８０６内に設けられた１つ以上の半導体デバイス８０８を含む。いくつかの実施形態において、前記１つ以上の半導体デバイス８０８はトランジスタデバイス（例えば、プレーナＦＥＴ、ＦｉｎＦＥＴ、全周ゲート型（ＧＡＡ）デバイス等）を含んでよい。いくつかの実施形態において、前記１つ以上の半導体デバイス８０８は、導電性コア１１４にバイアス電圧を印加するよう構成されたバイアス源（例えば図１の１２２）の一部であってよい。１つ以上の第２相互接続８１２が第２基板８０６上の第２ＩＬＤ構造８１０内に配置される。前記１つ以上の第２相互接続８１２は、第２基板８０６とは反対側を向く第２ＩＬＤ構造８１０の頂面上に配置された第２接合パッドを含んでよい。ＩＬＤ構造１０６はハイブリッド接合界面に沿って第２ＩＬＤ構造８１０に接合され、該ハイブリッド界面においては、導電性界面に沿って１つ以上の相互接続１０８が１つ以上の第２相互接続８１２に接触し、誘電体界面に沿ってＩＬＤ構造１０６が第２ＩＬＤ構造８１０に接触する。
【0057】
図８Ｂは、第２ＩＣダイ８０４上に積層された第１ＩＣダイ８１６を含む多次元集積チップ構造８１４を表す。
【0058】
第１ＩＣダイ８１６は、基板１０２内に設けられた撮像素子１０４を含む。１つ以上の相互接続１０８が、基板１０２上のＩＬＤ構造１０６内に配置される。１つ以上のトレンチ１１２が、撮像素子１０４の両側で基板１０２内に延伸する。誘電体構造１１０は、前記１つ以上のトレンチ１１２を形成する基板１０２の側壁上に配置される。導電性コア１１４は、前記１つ以上のトレンチ１１２内の誘電体構造１１０の側壁上に配置される。導電性コア１１４は、基板１０２の第１の側上に配置された１つ以上の凹型ゲート構造４０２へ基板１０２内を延伸する。
【0059】
第２ＩＣダイ８０４は、第２基板８０６内に設けられた１つ以上の半導体デバイス８０８を含む。１つ以上の第２相互接続８１２は、第２基板８０６上の第２ＩＬＤ構造８１０内に配置される。第１ＩＣダイ８１６は、金属間界面及び誘電体間界面に沿って（例えば、第１ＩＣダイ８１６の金属が第２ＩＣダイ８０４の金属に接合される１つ以上の領域と、第１ＩＣダイ８１６の誘電体が第２ＩＣダイ８０４の誘電体に接合される１つ以上の領域とを有する界面に沿って）、第２ＩＣダイ８０４に接合される。
【0060】
図８Ｃは、第２ＩＣダイ８０４上に積層された第１ＩＣダイ８２０を含む多次元集積チップ構造８１８を表す。
【0061】
第１ＩＣダイ８２０は、基板１０２内に設けられた撮像素子１０４を含む。１つ以上の相互接続１０８が、基板１０２上のＩＬＤ構造１０６内に配置される。１つ以上のトレンチ１１２が、撮像素子１０４の両側で基板１０２内に延伸する。誘電体構造１１０が、前記１つ以上のトレンチ１１２を形成する基板１０２の側壁上に配置される。導電性コア１１４が、前記１つ以上のトレンチ１１２内の誘電体構造１１０の側壁上に配置される。導電性コア１１４は、前記１つ以上の相互接続１０８へ延伸する。
【0062】
第２ＩＣダイ８０４は、第２基板８０６内に設けられた１つ以上の半導体デバイス８０８を含む。前記１つ以上の第２相互接続８１２が、第２基板８０６上の第２ＩＬＤ構造８１０内に配置される。ＩＬＤ構造１０６は、ハイブリッド接合界面に沿って第２ＩＬＤ構造８１０に接合される。
【0063】
図９～２０は、導電性コアを持つＢＴＩ構造を有するイメージセンサＩＣを含む多次元集積チップを形成する方法のいくつかの実施形態を表す。図９～２０が方法に関連して説明されるとはいえ、図９～２０に開示される構造はそのような方法に限定されず、代わりに該方法とは独立した構造として独立していることを理解されたい。
【0064】
図９の断面図９００に示すように、基板１０２が提供される。様々な実施形態において、基板１０２は、半導体ウェハ及び／又はウェハ上の１つ以上のダイといった、任意のタイプの半導体本体（例えば、シリコン、ＳｉＧｅ、ＳＯＩ等）、並びにそれに関連付く任意の他のタイプの半導体及び／又はエピタキシャル層であってよい。
【0065】
撮像素子１０４が基板１０２の画素領域１０５内に形成される。いくつかの実施形態において、撮像素子１０４は、基板１０２の第１の側１０２ａ内に１つ以上のドーパント種を注入することにより形成されたフォトダイオードを含んでよい。例えば、撮像素子１０４は、第１のドープ型（例えばｎ型）を有する第１の領域を形成するため（例えばマスキング層に従った）第１の注入プロセスを選択的に実行し、続いて第１の領域に当接して第１のドープ型とは異なる第２のドープ型（例えばｐ型）を有する第２の領域を形成するため第２の注入プロセスを実行することにより形成されてよい。いくつかの実施形態において、第１又は第２の注入プロセスのうちの１つを用いてフローティング拡散ウェル（未図示）も形成されてよい。
【0066】
１つ以上のゲート凹部４０８が基板１０２の第１の側１０２ａ内に形成される。前記１つ以上のゲート凹部４０８は、画素領域１０５の両側に沿って形成され、基板１０２内に第１の距離４１０（例えば第１の深さ）まで延伸する。いくつかの実施形態において、前記１つ以上のゲート凹部４０８は、第１マスク９０４に従い基板１０２を第１のエッチャント９０２に選択的に露出する第１エッチングプロセスにより形成されてよい。様々な実施形態において、第１のエッチャント９０２は、ドライエッチャント（例えば、イオンビームエッチャント、ＲＩＥエッチャント等）又はウェットエッチング液を含んでよい。
【0067】
図１０の断面図１０００に示すように、ゲート誘電体層１００２が基板１０２上に形成される。ゲート誘電体層１００２は基板１０２の第１の側１０２ａを覆い、前記１つ以上のゲート凹部４０８内に延伸する。いくつかの実施形態において、ゲート誘電体層１００２は、前記１つ以上のゲート凹部４０８を形成する基板１０２の側壁及び水平に延伸する表面に沿ってコンフォーマルに形成される。いくつかの実施形態において、前記ゲート誘電体層１００２は、堆積プロセス（例えば、物理気相堆積（ＰＶＤ）プロセス、化学気相堆積（ＣＶＤ）プロセス、プラズマＣＶＤ（ＰＥ－ＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、スパッタリング堆積プロセス等）により堆積されてよい。
【0068】
図１１の断面図１１００に示すように、１つ以上のゲート電極４０４が、基板１０２の上方、及び前記１つ以上のゲート凹部４０８内に形成される。いくつかの実施形態において、前記１つ以上のゲート電極４０４は、ゲート電極層をゲート誘電体層（例えば図１０の１００２）上に堆積することと、これに続きゲート電極層とゲート誘電体層を選択的にエッチングするパターニングプロセスにより形成される。前記パターニングプロセスは、ゲート誘電体４０６の上方のゲート電極４０４をそれぞれが有する１つ以上の凹型ゲート構造４０２を形成する。
【0069】
図１２の断面図１２００に示すように、コンタクトエッチストップ層（ＣＥＳＬ）３０８が基板１０２の第１の側１０２ａ上、及び１つ以上の凹型ゲート構造４０２の上方に形成される。いくつかの実施形態において、ＣＥＳＬ３０８は、窒化物（例えば、窒化ケイ素、酸窒化ケイ素等）、炭化物（例えば、炭化ケイ素、酸炭化ケイ素）等を含んでよい。いくつかの実施形態において、ＣＥＳＬ３０８は、堆積プロセス（例えば、ＰＶＤプロセス、ＣＶＤプロセス、ＰＥ－ＣＶＤプロセス、ＡＬＤプロセス、スパッタリング堆積プロセス等）により堆積されてよい。
【0070】
図１３の断面図１３００に示すように、１つ以上の相互接続１０８が基板１０２の第１の側１０２ａに沿って形成されたＩＬＤ構造１０６内に形成される。ＩＬＤ構造１０６は複数の積層ＩＬＤ層を含み、１つ以上の相互接続１０８は導電線と導電性ビアの交互の層を含む。いくつかの実施形態において、前記１つ以上の相互接続１０８のうちの１つ以上は、ダマシンプロセス（例えば、シングルダマシンプロセス又はデュアルダマシンプロセス）を用いて形成されてよい。ダマシンプロセスは、基板１０２の第１の側１０２ａの上方にＩＬＤ層を形成し、ビアホール及び／又はトレンチを形成するためＩＬＤ層をエッチングし、導電性材料でビアホール及び／又はトレンチを充填することにより実行されてよい。いくつかの実施形態において、ＩＬＤ層は堆積技術（例えば、ＰＶＤ、ＣＶＤ、ＰＥ－ＣＶＤ、ＡＬＤ等）により堆積されてよく、導電性材料は堆積プロセス又はめっきプロセス（例えば、電解めっき、非電解めっき等）を用いて形成されてよい。様々な実施形態において、導電性材料は、タングステン、銅、アルミニウム等を含んでよい。
【0071】
いくつかの実施形態（未図示）において、ＩＬＤ構造１０６は支持基板（未図示）（例えばハンドル基板）に接合されてよい。いくつかの実施形態において、支持基板は、例えばシリコンといった半導体材料を含んでよい。ＩＬＤ構造１０６を支持基板に接合した後、基板１０２の厚さを第１の厚さから第１の厚さよりも薄い第２の厚さに減少させるため、基板１０２は薄型化されてよい。基板１０２を薄型化することは、放射線がより容易に撮像素子１０４へ通過することを可能とする。様々な実施形態において、基板１０２は、基板１０２の第２の側１０２ｂをエッチング及び／又は機械研磨することにより薄型化されてよい。
【0072】
図１４の断面図１４００に示すように、第２マスク１４０２が基板１０２の第２の側１０２ｂ（例えば裏側）に沿って形成される。第２マスク１４０２は、基板１０２の第２の側１０２ｂに沿って開口を定義する側壁を含む。いくつかの実施形態において、第２マスク１４０２は感光性材料（例えば、ポジ型又はネガ型のフォトレジスト）を堆積することにより形成されてよい。感光性材料の層は、フォトマスクに従い電磁放射に選択的に露出される。電磁放射は、可溶性領域を定義するため感光性材料内の露出領域の溶解度を改変する。感光性材料は、続いて可溶性領域を除去することにより感光性材料内に開口を定義するために現像される。
【0073】
第２パターニングプロセスが第２マスク１４０２に従い基板１０２の第２の側１０２ｂ上で実行される。第２パターニングプロセスは、第２マスク１４０２を配置して基板１０２を１つ以上の第２のエッチャントに露出することにより実行される。１つ以上の第２のエッチャント１４０４は、基板１０２の第２の側１０２ｂ内に複数の凹部３１０を形成するため基板１０２の一部を除去する。前記複数の凹部３１０が撮像素子１０４の直上に形成される。いくつかの実施形態において、第２パターニングプロセスはドライエッチングプロセスを含んでよい。例えば、第２パターニングプロセスは、誘導結合プラズマ（ＩＣＰ）エッチングプロセス又は容量結合プラズマ（ＣＣＰ）エッチングプロセスといった結合プラズマエッチングプロセスを含んでよい。他の実施形態において、第２パターニングプロセスはウェットエッチングプロセスを含んでよい。
【0074】
図１５の断面図１５００に示すように、１つ以上の吸収強化層３１２が基板１０２の第２の側１０２ｂに沿って形成される。いくつかの実施形態において、前記１つ以上の吸収強化層３１２は、基板１０２の第２の側１０２ｂに沿って形成された第１吸収強化層３１４を含んでよい。第１吸収強化層３１４は、基板１０２の第２の側１０２ｂをライニングする。いくつかの実施形態において、第１の吸収強化層３１４は、酸化ハフニウム（ＨｆＯ２）、酸化チタン（ＴｉＯ２）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ）、酸化タンタル（Ｔａ２Ｏ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、酸化ジルコニウム（ＺｒＯ２）、ケイ酸ジルコニウム（ＺｒＳｉＯ２）等といった高誘電率誘電体を含んでよい。いくつかの実施形態において、第１吸収強化層３１４は堆積技術（例えば、ＰＶＤ、ＣＶＤ、ＰＥ－ＣＶＤ、ＡＬＤ等）により堆積されてよい。いくつかの実施形態において、前記１つ以上の吸収強化層３１２は、第１吸収強化層３１４の上方に形成された第２吸収強化層３１６を更に含んでよい。様々な実施形態において、第２吸収強化層３１６は酸化物（例えば酸化ケイ素）、ＴＥＯＳ等を含んでよい。
【0075】
第１誘電体層１５０２が前記１つ以上の吸収強化層３１２の上方に形成される。いくつかの実施形態において、第１誘電体層１５０２は複数の凹部３１０を充填してよい。いくつかの実施形態において、第１誘電体層１５０２に平坦化プロセスが実行されてよい。様々な実施形態において、平坦化プロセスは、化学機械平坦化（ＣＭＰ）プロセス、エッチングプロセス、機械研磨プロセス等を含んでよい。
【0076】
図１６の断面図１６００に示すように、１つ以上のトレンチ１１２が基板１０２の第２の側１０２ｂ内に形成される。前記１つ以上のトレンチ１１２は、撮像素子１０４の両側で画素領域１０５の両側に沿って、基板１０２の第２の側１０２ｂから基板１０２内へ垂直に延伸する。いくつかの実施形態において、前記１つ以上のトレンチ１１２は前記１つ以上の凹型ゲート構造４０２の直上に形成される。いくつかの実施形態において、前記１つ以上のトレンチ１１２は、画素領域１０５の両側に沿って１つ以上の凹型ゲート構造４０２の一部を露出する。例えば、いくつかの実施形態において前記１つ以上のトレンチ１１２はゲート誘電体４０６の一部を露出してよく、いくつかの実施形態（未図示）において前記１つ以上のトレンチ１１２はゲート電極４０４の一部を露出するためゲート誘電体４０６を貫通してよい。
【0077】
いくつかの実施形態において、前記１つ以上のトレンチ１１２は、基板１０２の第２の側１０２ｂを選択的にエッチングする第３のパターニングプロセスにより形成されてよい。いくつかの実施形態において、基板１０２の第２の側１０２ｂは、第３マスク（例えば、フォトレジスト、ハードマスク等）に従い基板１０２の第２の側１０２ｂを１つ以上の第３のエッチャントに露出することにより選択的にエッチングされてよい。いくつかの実施形態において、前記１つ以上の第３のエッチャントは、ドライエッチャントを含んでよい。いくつかの実施形態において、ドライエッチャントは、酸素（О２）、窒素（Ｎ２）、水素（Ｈ２）、アルゴン（Ａｒ）、及び／又はフッ素種（例えば、ＣＦ４、ＣＨＦ３、Ｃ４Ｆ８等）のうちの１つ以上を含むエッチング化学物質を有してよい。
【0078】
第２誘電体層１６０２が、基板１０２の第２の側１０２ｂ上、及び前記１つ以上のトレンチ１１２内に形成される。第２誘電体層１６０２は、基板１０２の側壁と、第１誘電体層１５０２とゲート誘電体４０６の水平に延伸する表面とをコンフォーマルにライニングするよう形成されてよい。いくつかの実施形態において、第２誘電体層１６０２は、酸化物（例えば酸化ケイ素）、窒化物（例えば、窒化ケイ素、酸窒化ケイ素等）等を含んでよい。様々な実施形態において、第２誘電体層１６０２は堆積プロセス（例えば、ＰＶＤプロセス、ＣＶＤプロセス、ＰＥ－ＣＶＤプロセス、ＡＬＤプロセス、スパッタリング堆積プロセス等）により堆積されてよい。
【0079】
図１７の断面図１７００に示すように、第２誘電体層１６０２は、水平表面から第２誘電体層１６０２の一部を除去するため、１つ以上の第４のエッチャント（例えばドライエッチャント）に露出されてよい。水平表面から第２誘電体層１６０２の一部を除去することは、１つ以上のトレンチ１１２を形成する基板１０２の側壁に沿った第２誘電体層１６０２の一部を残す。
【0080】
図１８の断面図１８００に示すように、導電性コア１１４が第２誘電体層１６０２の側壁間で前記１つ以上のトレンチ１１２内に形成される。導電性コア１１４は、ＩＬＤ構造１０６内の１つ以上の相互接続１０８に電気的に連結されるよう形成される。いくつかの実施形態において、導電性コア１１４は、前記１つ以上のトレンチ１１２内に導電性材料を形成することにより形成されてよい。続いて、第１誘電体層１５０２と第２誘電体層１６０２の上方から導電性材料の一部を除去するため、平坦化プロセス（例えば化学機械平坦化プロセス）が実行される。いくつかの実施形態において、導電性材料は堆積プロセス（例えば、ＰＶＤプロセス、ＣＶＤプロセス、ＰＥ－ＣＶＤプロセス、ＡＬＤプロセス、スパッタリング堆積プロセス等）及び／又はめっきプロセス（例えば、電解めっき、非電解めっき等）により形成されてよい。様々な実施形態において、導電性材料はタングステン、アルミニウム等を含んでよい。
【0081】
図１９の断面図１９００に示すように、第３誘電体層１８０２が、第１誘電体層１５０２、第２誘電体層１６０２、及び導電性コア１１４の上に形成される。グリッド構造１１６が第３誘電体層１８０２上に形成される。グリッド構造１１６は、導電性コア１１４の直上に形成された金属を含んでよい。いくつかの実施形態において、グリッド構造１１６は、堆積プロセス及び／又はめっきプロセスと、それに続くエッチングプロセスにより形成されてよい。いくつかの実施形態において、導電性シールド３１８が画素領域の外側で第３誘電体層１８０２上に形成されてよい。いくつかの実施形態において、導電性シールド３１８はグリッド構造１１６と同時に形成されてよい。
【0082】
第４誘電体層１９０２がグリッド構造１１６及び／又は導電性シールド３１８の上方に形成される。いくつかの実施形態において、第４誘電体層１９０２は、堆積プロセス（例えば、ＰＶＤプロセス、ＣＶＤプロセス、ＰＥ－ＣＶＤプロセス、ＡＬＤプロセス、スパッタリング堆積プロセス等）により形成されてよい。様々な実施形態において、第４誘電体層１９０２は、酸化物、窒化物等を含んでよい。
【0083】
図２０の断面図２０００に示すように、ＩＬＤ構造１０６が第２ＩＣダイ８０４に接合される。第２ＩＣダイ８０４は、第２基板８０６内に設けられた１つ以上の半導体デバイス８０８を含む。様々な実施形態において、前記１つ以上の半導体デバイス８０８はトランジスタデバイス（例えば、プレーナＦＥＴ、ＦｉｎＦＥＴ、全周ゲート型（ＧＡＡ）デバイス等）を含んでよい。いくつかの実施形態において、前記１つ以上の半導体デバイス８０８はバイアス源の一部であってよい。１つ以上の第２相互接続８１２が第２基板８０６上の第２ＩＬＤ構造８１０内に配置される。ＩＬＤ構造１０６はハイブリッド接合界面に沿って第２ＩＬＤ構造８１０に接合され、該ハイブリッド界面においては、導電性界面に沿って１つ以上の相互接続１０８が１つ以上の第２相互接続８１２に接触し、誘電体界面に沿ってＩＬＤ構造１０６が第２ＩＬＤ構造８１０に接触する。ＩＬＤ構造１０６を第２ＩＣダイ８０４に接合した後、カラーフィルタ１１８が誘電体構造１１０上に形成され、続いてマイクロレンズ１２０がカラーフィルタ１１８上に形成される。
【0084】
図２１～３０は、導電性コアを持つＢＴＩ構造を有するイメージセンサＩＣを含む多次元集積チップを形成する方法のいくつかの追加的な実施形態を表す。図２１～３０が方法に関連して説明されるとはいえ、図２１～３０に開示される構造はそのような方法に限定されず、代わりに該方法とは独立した構造として独立していることを理解されたい。
【0085】
図２１の断面図２１００に示すように、基板１０２が提供される。撮像素子１０４が基板１０２の画素領域１０５内に形成される。いくつかの実施形態において、撮像素子１０４は、基板１０２の第１の側１０２ａ内に１つ以上のドーパント種を注入することにより形成されたフォトダイオードを含んでよい。
【0086】
図２２の断面図２２００に示すように、１つ以上のゲート構造３０２が、基板１０２の第１の側１０２ａ上で画素領域１０５の両側に沿って形成される。１つ以上のゲート構造３０２は、ゲート誘電体３０６により基板１０２から分離されたゲート電極３０４をそれぞれが含むよう形成される。いくつかの実施形態において、前記１つ以上のゲート構造３０２は、基板１０２の上方にゲート誘電体層とゲート電極層とを堆積することと、これに続くパターニングプロセスにより形成されてよい。
【0087】
図２３の断面図２３００に示すように、ＣＥＳＬ３０８が、基板１０２の第１の側１０２ａ上、及び１つ以上のゲート構造３０２の上方に形成される。続いて、１つ以上の相互接続１０８がＣＥＳＬ３０８上に形成されたＩＬＤ構造１０６内に形成される。ＩＬＤ構造１０６は複数の積層されたＩＬＤ層を含み、前記１つ以上の相互接続１０８は導電線と導電性ビアの交互の層を含む。いくつかの実施形態において、基板１０２はＩＬＤ構造１０６の形成後に薄型化されてよい（例えば、図１３に関して説明したように）。
【0088】
図２４の断面図２４００に示すように、複数の凹部３１０が基板１０２の第２の側１０２ｂ内に形成される。前記複数の凹部３１０は撮像素子１０４の直上に形成される。いくつかの実施形態において、前記複数の凹部３１０は、図１４に関して説明したように、パターニングプロセスにより形成されてよい。
【0089】
図２５の断面図２５００に示すように、１つ以上の吸収強化層３１２が基板１０２の第２の側１０２ｂに沿って形成される。いくつかの実施形態において、前記１つ以上の吸収強化層３１２は、基板１０２の第２の側１０２ｂに沿って形成された第１吸収強化層３１４と、第１吸収強化層３１４の上方に形成された第２吸収強化層３１６とを含んでよい。第１吸収強化層３１４は、基板１０２の第２の側１０２ｂをライニングする。いくつかの実施形態において、第１の吸収強化層３１４は高誘電率誘電体を含んでよく、第２吸収強化層３１６は誘電体材料（例えば酸化物）を含んでよい。第１誘電体層１５０２が１つ以上の吸収強化層３１２の上方に形成される。
【0090】
図２６の断面図２６００に示すように、１つ以上のトレンチ１１２が基板１０２の第２の側１０２ｂ内に形成される。前記１つ以上のトレンチ１１２は、撮像素子１０４の両側で画素領域１０５の両側に沿って基板１０２の第２の側１０２ｂから基板１０２内に延伸する。いくつかの実施形態において、前記１つ以上のトレンチ１１２は１つ以上のゲート構造３０２の直上に形成される。いくつかの実施形態において、前記１つ以上のトレンチ１１２は基板１０２の第２の側１０２ｂを選択的にエッチングすることにより形成されてよい。第２誘電体層１６０２が、基板１０２の第２の側１０２ｂ上、及び前記１つ以上のトレンチ１１２内に形成される。第２誘電体層１６０２は、前記１つ以上のトレンチ１１２を定義する基板１０２の側壁と、第１誘電体層１５０２とゲート誘電体４０６の水平に延伸する表面とをコンフォーマルにライニングするよう形成されてよい。
【0091】
図２７の断面図２７００に示すように、第２誘電体層１６０２は、水平表面から第２誘電体層１６０２の一部を除去するため、１つ以上のエッチャント２７０２（例えばドライエッチャント）に露出される。水平表面から第２誘電体層１６０２の一部を除去することは、前記１つ以上のトレンチ１１２を形成する基板１０２の側壁に沿った第２誘電体層１６０２の一部を残す。
【0092】
図２８の断面図２８００に示すように、導電性コア１１４が第２誘電体層１６０２の側壁間で前記１つ以上のトレンチ１１２内に形成される。導電性コア１１４は、ＩＬＤ構造１０６内の１つ以上の相互接続１０８に電気的に連結されるよう形成される。いくつかの実施形態において、導電性コア１１４は前記１つ以上のトレンチ１１２内に導電性材料を形成することにより形成されてよい。続いて、第１誘電体層１５０２と第２誘電体層１６０２の上方の導電性材料の一部を除去するため、平坦化プロセス（例えば化学機械平坦化プロセス）が実行される。
【0093】
図２９の断面図２９００に示すように、第３誘電体層１８０２が、第１誘電体層１５０２、第２誘電体層１６０２、及び導電性コア１１４の上に形成される。グリッド構造１１６が第３誘電体層１８０２上に形成される。グリッド構造１１６は、導電性コア１１４の直上に形成された金属を含んでよい。いくつかの実施形態において、グリッド構造１１６は、堆積プロセス及び／又はめっきプロセスと、それに続くエッチングプロセスにより形成されてよい。いくつかの実施形態において、導電性シールド３１８が画素領域の外側で第３誘電体層１８０２上に形成されてよい。いくつかの実施形態において、導電性シールド３１８はグリッド構造１１６と同時に形成されてよい。第４誘電体層１９０２が、グリッド構造１１６及び／又は導電性シールド３１８の上方に形成される。
【0094】
図３０の断面図３０００に示すように、ＩＬＤ構造１０６が第２ＩＣダイ８０４に接合される。第２ＩＣダイ８０４は、第２基板８０６内に設けられた１つ以上の半導体デバイス８０８を含む。１つ以上の第２相互接続８１２が、第２基板８０６上の第２ＩＬＤ構造８１０内に配置される。ＩＬＤ構造１０６は、ハイブリッド接合界面に沿って第２ＩＬＤ構造８１０に接合される。ＩＬＤ構造１０６を第２ＩＣダイ８０４に接合した後、カラーフィルタ１１８が誘電体構造１１０上に形成されてよく、続いてマイクロレンズ１２０がカラーフィルタ１１８上に形成されてよい。
【0095】
図３１～３９は、導電性コアを持つＢＴＩ構造を有するイメージセンサＩＣを含む多次元集積チップを形成する方法のいくつかの追加的な実施形態を表す。図３１～３９が方法に関連して説明されるとはいえ、図３１～３９に開示される構造はそのような方法に限定されず、代わりに該方法とは独立した構造として独立していることを理解されたい。
【0096】
図３１の断面図３１００に示すように、基板１０２が提供される。撮像素子１０４が基板１０２の画素領域１０５内に形成される。いくつかの実施形態において、撮像素子１０４は、基板１０２の第１の側１０２ａ内に１つ以上のドーパント種を注入することにより形成されたフォトダイオードを含んでよい。
【0097】
図３２の断面図３２００に示すように、１つ以上の相互接続１０８が、基板の第１の側１０２ａ上に形成されたＩＬＤ構造１０６内に形成される。ＩＬＤ構造１０６は複数の積層されたＩＬＤ層を含み、前記１つ以上の相互接続１０８は導電線と導電性ビアの交互の層を含む。いくつかの実施形態において、１つ以上の相互接続１０８は、ダマシンプロセス（例えば、シングルダマシンプロセス又はデュアルダマシンプロセス）を用いて形成されてよい。
【0098】
図３３の断面図３３００に示すように、複数の凹部３１０が基板１０２の第２の側１０２ｂ内に形成される。いくつかの実施形態において、前記複数の凹部３１０は、図１４に関して説明したように、パターニングプロセスにより形成されてよい。
【0099】
図３４の断面図３４００に示すように、１つ以上の吸収強化層３１２が基板１０２の第２の側１０２ｂに沿って形成される。いくつかの実施形態において、前記１つ以上の吸収強化層３１２は、基板１０２の第２の側１０２ｂに沿って形成された第１吸収強化層３１４と、第１吸収強化層３１４の上方に形成された第２吸収強化層３１６とを含んでよい。第１吸収強化層３１４は、基板１０２の第２の側１０２ｂをライニングする。いくつかの実施形態において、第１の吸収強化層３１４は高誘電率誘電体を含んでよく、第２吸収強化層３１６は誘電体材料を含んでよい。第１誘電体層１５０２が前記１つ以上の吸収強化層３１２の上方に形成される。
【0100】
図３５の断面図３５００に示すように、１つ以上のトレンチ１１２が基板１０２の第２の側１０２ｂ内に形成される。前記１つ以上のトレンチ１１２は、撮像素子１０４の両側で画素領域１０５の両側に沿って、基板１０２の第２の側１０２ｂから基板１０２内に延伸する。いくつかの実施形態において、前記１つ以上のトレンチ１１２は基板１０２の第２の側１０２ｂを選択的にエッチングすることにより形成されてよい。第２誘電体層１６０２が、基板１０２の第２の側１０２ｂ上、及び前記１つ以上のトレンチ１１２内に形成される。第２誘電体層１６０２は、基板１０２の側壁と、第１誘電体層１５０２とゲート誘電体４０６の水平に延伸する表面とをコンフォーマルにライニングするよう形成されてよい。
【0101】
図３６の断面図３６００に示すように、第２誘電体層１６０２は、水平表面から第２誘電体層１６０２の一部を除去するため、１つ以上のエッチャント（例えばドライエッチャント）に露出される。水平表面から第２誘電体層１６０２の一部を除去することは、前記１つ以上のトレンチ１１２を形成する基板１０２の側壁に沿った第２誘電体層１６０２の一部を残す。
【0102】
図３７の断面図３７００に示すように、導電性コア１１４が第２誘電体層１６０２の側壁間で前記１つ以上のトレンチ１１２内に形成される。いくつかの実施形態において、導電性コア１１４は前記１つ以上のトレンチ１１２内に導電性材料を形成することにより形成されてよい。続いて、第１誘電体層１５０２と第２誘電体層１６０２の上方の導電性材料の一部を除去するため、平坦化プロセス（例えば化学機械平坦化プロセス）が実行される。
【0103】
図３８の断面図３８００に示すように、第３誘電体層１８０２が、第１誘電体層１５０２、第２誘電体層１６０２、及び導電性コア１１４の上に形成される。グリッド構造１１６が第３誘電体層１８０２上に形成される。グリッド構造１１６は、導電性コア１１４の直上に形成された金属を含んでよい。いくつかの実施形態において、グリッド構造１１６は、堆積プロセス及び／又はめっきプロセスと、それに続くエッチングプロセスにより形成されてよい。いくつかの実施形態において、導電性シールド３１８が画素領域の外側で第３誘電体層１８０２上に形成されてよい。いくつかの実施形態において、導電性シールド３１８はグリッド構造１１６と同時に形成されてよい。第４誘電体層１９０２が、グリッド構造１１６及び／又は導電性シールド３１８の上方に形成される。
【0104】
図３９の断面図３９００に示すように、ＩＬＤ構造１０６が第２ＩＣダイ８０４に接合される。第２ＩＣダイ８０４は、第２基板８０６内に設けられた１つ以上の半導体デバイス８０８を含む。１つ以上の第２相互接続８１２が、第２基板８０６上の第２ＩＬＤ構造８１０内に配置される。ＩＬＤ構造１０６は、ハイブリッド接合界面に沿って第２ＩＬＤ構造８１０に接合される。ＩＬＤ構造１０６を第２ＩＣダイ８０４に接合した後、カラーフィルタ１１８が誘電体構造１１０上に形成されてよく、続いてマイクロレンズ１２０がカラーフィルタ１１８上に形成されてよい。
【0105】
図４０は、導電性コアを持つＢＴＩ構造により囲まれた撮像素子を有するイメージセンサＩＣを形成する方法４０００のいくつかの実施形態のフロー図である。
【0106】
方法４０００が一連の動作又はイベントととしてここで説明されるとはいえ、そのような動作又はイベントの図示された順序は限定する意味にて解釈されるべきでないことを理解されたい。例えば、ここで図示及び／又は説明されるものとは別に、いくつかの動作は異なる順序で行われてよい、及び／又は、他の動作又はイベントと同時に行われてよい。加えて、ここでの１つ以上の様態又は実施形態を実装するために全ての図示された動作が必要とは限らない。更に、ここで図示される１つ以上の動作は、１つ以上の別の動作及び／又は段階において行なわれてよい。
【0107】
【0108】
動作４００４にて、いくつかの実施形態において、１つ以上のゲート構造が基板の第１の側に沿って画素領域の両側に形成されてよい。図１０～１１は、動作４００４に対応するいくつかの実施形態の断面図１０００～１１００を表す。図２２は、動作４００４に対応するいくつかの代替的な実施形態の断面図２２００を表す。
【0109】
動作４００６にて、１つ以上の相互接続が、基板の第１の側に沿って形成された層間絶縁膜（ＩＬＤ）構造内に形成される。図１２、２３、３２は、動作４００６に対応する様々な実施形態の断面図１２００、２３００、３２００を表す。
【0110】
動作４００８にて、撮像素子の上方の吸収強化構造を形成する複数の凹部を形成するため、第１のパターニングプロセスが基板の第２の側に実行される。図１３、２４、３３は、動作４００８に対応する様々な実施形態の断面図１３００、２４００、３３００を表す。
【0111】
動作４０１０にて、画素領域の両側に１つ以上のトレンチを形成するため、第２のパターニングプロセスが基板の第２の側に実行される。図１４、２５、３４は、動作４０１０に対応する様々な実施形態の断面図１４００、２５００、３４００を表す。
【0112】
【0113】
【0114】
動作４０１６にて、導電性コアが前記１つ以上のトレンチ内に形成され、１つ以上のゲート構造及び／又は１つ以上の相互接続と電気的に接触する。図１７、２８、３７は、動作４０１６に対応する様々な実施形態の断面図１７００、２８００、３７００を表す。
【0115】
従って、いくつかの実施形態において、本開示は、基板中のトレンチ内に配置されて導電性コアを有する裏側ディープトレンチアイソレーション構造を含むイメージセンサ集積チップ（ＩＣ）に関する。導電性コアは、トレンチを定義する基板の側壁内の欠陥をパッシベートするため導電性コアにバイアス電圧を印加するよう構成されたバイアス源に電気的に連結される。
【0116】
いくつかの実施形態において、本開示は、基板の第１の側上の層間絶縁膜（ＩＬＤ）構造内に配置された１つ以上の相互接続と、基板内に設けられた撮像素子と、１つ以上のトレンチを形成する基板の側壁上に配置された誘電体構造と、前記１つ以上のトレンチ内に配置されて、誘電体構造により基板から横方向に分離された導電性コアとを含むイメージセンサ集積チップ（ＩＣ）に関するものであり、基板の側壁は、撮像素子の両側で基板の第２の側から基板内に延伸する前記１つ以上のトレンチを形成し、導電性コアは前記１つ以上の相互接続に電気的に連結する。いくつかの実施形態において、イメージセンサＩＣは、基板の第１の側に沿って配置された１つ以上のゲート構造を更に含み、前記導電性コアは前記１つ以上のゲート構造に接触する。いくつかの実施形態において、前記１つ以上のゲート構造は、直接に基板の追加的な側壁間にある。いくつかの実施形態において、前記導電性コアは、ＩＬＤ構造とは反対側を向く前記１つ以上のゲート構造の表面に物理的に接触する。いくつかの実施形態において、前記導電性コアは、前記１つ以上の相互接続に物理的に接触するため、基板の第１の側から外へ垂直に突出する。いくつかの実施形態において、イメージセンサＩＣは、前記１つ以上の相互接続により前記導電性コアに結合されたバイアス源を更に含み、前記バイアス源は前記導電性コアにバイアス電圧を選択的に印加するよう構成される。いくつかの実施形態において、前記導電性コアは、ＩＬＤ構造を向いて前記１つ以上のトレンチ内にある誘電体構造の底部を超えて垂直に延伸する。いくつかの実施形態において、前記導電性コアは、ＩＬＤ構造とは反対側を向く基板の上面を超えて外へ垂直に突出する。いくつかの実施形態において、イメージセンサＩＣは、前記導電性コアの直上に配置されたグリッド構造を更に含み、前記誘電体構造は前記導電性コアの頂部と前記グリッド構造の底部との間に配置される。
【0117】
他の実施形態において、本開示は、基板の第１の側上のＩＬＤ構造内に配置された１つ以上の相互接続と、基板内に設けられた撮像素子と、撮像素子の両側で基板の第２の側から基板内に延伸し、前記１つ以上の相互接続に電気的に連結された導電性コアと、前記１つ以上の相互接続により前記導電性コアに結合され、導電性コアにバイアス電圧を選択的に印加するよう構成されたバイアス源とを含むイメージセンサ集積チップ（ＩＣ）も関するものである。いくつかの実施形態において、前記導電性コアは、基板内から、ゼロでない距離で基板の第２の側を超えて連続して延伸する。いくつかの実施形態において、基板は、基板の第２の側内の１つ以上の三角形状キャビティを定義する複数の角度付けられた側壁を更に含み、前記１つ以上の三角形状キャビティは、垂直に撮像素子の直上にあり、横方向に導電性コアの側壁間にある。いくつかの実施形態において、イメージセンサＩＣは、基板の第１の側に沿って配置されて前記１つ以上の相互接続に電気的に連結された１つ以上のゲート構造を更に含み、前記導電性コアは前記１つ以上のゲート構造内に延伸する。いくつかの実施形態において、前記１つ以上のゲート構造は、ゲート電極と、基板からゲート電極を分離するゲート誘電体とを含み、前記導電性コアは、ゲート電極に物理的に接触するためゲート誘電体を貫通する。いくつかの実施形態において、前記導電性コアは、上面視において閉じた連続ループにて撮像素子を包囲する。いくつかの実施形態において、イメージセンサＩＣは、基板の第２の側に沿って配置された１つ以上の吸収強化層を更に含み、基板は撮像素子の直上にある角度付けられた側壁を有し、前記１つ以上の吸収強化層は角度付けられた側壁をライニングし、前記導電性コアは基板の側壁により定義された１つ以上のトレンチ内に配置され、前記１つ以上の吸収強化層は全体的に前記１つ以上のトレンチの外側にある。
【0118】
更に他の実施形態において、本開示はイメージセンサ集積チップ（ＩＣ）を形成する方法に関するものであり、基板内に撮像素子を形成することと、基板の第１の側に沿って形成されたＩＬＤ構造内に１つ以上の相互接続を形成することと、撮像素子の両側に沿って基板の第２の側内に延伸する１つ以上のトレンチを形成することと、前記１つ以上のトレンチを形成する基板の側壁に沿って誘電体層を形成することと、１つ以上のトレンチ内に導電性コアを形成することとを含み、前記導電性コアは、前記１つ以上の相互接続と電気的に連結するため、前記１つ以上のトレンチ内から延伸する。いくつかの実施形態において、前記イメージセンサ集積チップの形成方法は、基板の第２の側に沿って、そして前記１つ以上のトレンチを形成する基板の側壁に沿って、前記誘電体層を形成することと、水平表面から前記誘電体層を除去するため前記誘電体層をエッチングすることと、前記誘電体層をエッチングした後に前記導電性コアを形成することとを更に含む。いくつかの実施形態において、前記イメージセンサ集積チップの形成方法は、基板の第１の側に沿って像素子の両側に１つ以上のゲート構造を形成することと、基板を貫通して前記１つ以上のゲート構造を露出するよう１つ以上のトレンチを形成することと、前記１つ以上のゲート構造の上方に前記誘電体層を形成することと、前記誘電体層を貫通して前記１つ以上のゲート構造に接触するよう前記導電性コアを形成することとを含む。いくつかの実施形態において、前記導電性コアは、基板の第２の側の上方へ、基板の第２の側から外へゼロでない距離で突出する。
【0119】
上記は、当業者が本開示の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0120】
本開示のイメージセンサ集積チップ（ＩＣ）及びイメージセンサＩＣを形成する方法は、ＣＭＯＳイメージセンサを含む様々な電子デバイスに適用することができる。
【符号の説明】
【0121】
１００、３００、４００、６００、７００：イメージセンサＩＣ
１０２：基板
１０２ａ：１０２の第１の側
１０２ｂ：１０２の第２の側
１０４：撮像素子
１０５：画素領域
１０６：ＩＬＤ構造
１０８：相互接続
１１０：誘電体構造
１１１：隔離構造
１１２：トレンチ
１１４：導電性コア
１１５：ゼロでない距離
１１６：グリッド構造
１１８：カラーフィルタ
１２０：マイクロレンズ
１２２：バイアス源
１２４：入射放射線
２００：上面図
２０２：第１の方向
２０４：第２の方向
３０２：ゲート構造
３０４、４０４：ゲート電極
３０６、４０６：ゲート誘電体
３０８：コンタクトエッチストップ層（ＣＥＳＬ）
３１０：凹部
３１１、６０２：距離
３１２：吸収強化層
３１４：第１吸収強化層
３１６：第２吸収強化層
３１８：導電性シールド
３２０：ディボット
４０２：凹型ゲート構造
４０２ａ：４０２の第１セグメント
４０２ｂ：４０２の第２セグメント
４０４ｓ：凹型の４０４の表面
４０４ｓ１：凹型の４０４の第１の表面
４０４ｓ２：凹型の４０４の第２の表面
４０８：ゲート凹部
４１０：第１の距離
５００、５０６、６０４、６０８、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２１００、２２００、２３００、２４００、２５００、２６００、２７００、２８００、２９００、３０００、３１００、３２００、３３００、３４００、３５００、３６００、３７００、３８００、３９００：断面図
５０２：第１の距離
５０４：第２の距離
５０８：第１の距離
５１０：第２の距離
５１２：第３の距離
６０６：相互接続ビア
６１０：相互接続線
８００、８１４、８１８：多次元集積チップ構造
８０２、８１６、８２０：第１集積チップ（ＩＣ）ダイ
８０４：第２ＩＣダイ
８０６：第２基板
８０８：半導体デバイス
８１０：第２ＩＬＤ構造
８１２：第２相互接続
９０２：第１のエッチャント
９０４：第１マスク
１００２：ゲート誘電体層
１４０２：第２マスク
１４０４：第２のエッチャント
１５０２：第１誘電体層
１６０２：第２誘電体層
１７０２：第４のエッチャント
１８０２：第３誘電体層
１９０２：第４誘電体層
２７０２：エッチャント
４０００：方法
４００２、４００４、４００６、４００８、４０１０、４０１２、４０１４、４０１６：動作
１０２：基板
１０２ａ：１０２の第１の側
１０２ｂ：１０２の第２の側
１０４：撮像素子
１０５：画素領域
１０６：ＩＬＤ構造
１０８：相互接続
１１０：誘電体構造
１１１：隔離構造
１１２：トレンチ
１１４：導電性コア
１１５：ゼロでない距離
１１６：グリッド構造
１１８：カラーフィルタ
１２０：マイクロレンズ
１２２：バイアス源
１２４：入射放射線
２００：上面図
２０２：第１の方向
２０４：第２の方向
３０２：ゲート構造
３０４、４０４：ゲート電極
３０６、４０６：ゲート誘電体
３０８：コンタクトエッチストップ層（ＣＥＳＬ）
３１０：凹部
３１１、６０２：距離
３１２：吸収強化層
３１４：第１吸収強化層
３１６：第２吸収強化層
３１８：導電性シールド
３２０：ディボット
４０２：凹型ゲート構造
４０２ａ：４０２の第１セグメント
４０２ｂ：４０２の第２セグメント
４０４ｓ：凹型の４０４の表面
４０４ｓ１：凹型の４０４の第１の表面
４０４ｓ２：凹型の４０４の第２の表面
４０８：ゲート凹部
４１０：第１の距離
５００、５０６、６０４、６０８、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２１００、２２００、２３００、２４００、２５００、２６００、２７００、２８００、２９００、３０００、３１００、３２００、３３００、３４００、３５００、３６００、３７００、３８００、３９００：断面図
５０２：第１の距離
５０４：第２の距離
５０８：第１の距離
５１０：第２の距離
５１２：第３の距離
６０６：相互接続ビア
６１０：相互接続線
８００、８１４、８１８：多次元集積チップ構造
８０２、８１６、８２０：第１集積チップ（ＩＣ）ダイ
８０４：第２ＩＣダイ
８０６：第２基板
８０８：半導体デバイス
８１０：第２ＩＬＤ構造
８１２：第２相互接続
９０２：第１のエッチャント
９０４：第１マスク
１００２：ゲート誘電体層
１４０２：第２マスク
１４０４：第２のエッチャント
１５０２：第１誘電体層
１６０２：第２誘電体層
１７０２：第４のエッチャント
１８０２：第３誘電体層
１９０２：第４誘電体層
２７０２：エッチャント
４０００：方法
４００２、４００４、４００６、４００８、４０１０、４０１２、４０１４、４０１６：動作
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図7】
【図8A】
【図8B】
【図8C】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
