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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-11-27
(45)【発行日】2024-12-05
(54)【発明の名称】同期メモリのための読み取りクロック開始及び停止
(51)【国際特許分類】
G06F 12/00 20060101AFI20241128BHJP
G11C 7/22 20060101ALI20241128BHJP
【ＦＩ】
G06F12/00 564A
G06F12/00 597C
G11C7/22 100
【請求項の数】
15
(21)【出願番号】P 2024534114
(86)(22)【出願日】2022-11-30
(86)【国際出願番号】 US2022051419
(87)【国際公開番号】W WO2023107310
(87)【国際公開日】2023-06-15
【審査請求日】2024-06-28
(31)【優先権主張番号】63/287,151
(32)【優先日】2021-12-08
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/850,658
(32)【優先日】2022-06-27
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】アーロン ジョン ニーグレン
(72)【発明者】
【氏名】カーシク ゴパラクリシュナン
(72)【発明者】
【氏名】ツン ホー リウ
【審査官】後藤 彰
(56)【参考文献】
【文献】特表２０２２－５２２０１２（ＪＰ，Ａ）
【文献】国際公開第２０２０／１８０６７７（ＷＯ，Ａ１）
【文献】特開２０１１－８７７９（ＪＰ，Ａ）
【文献】特開２０１０－１７０５９７（ＪＰ，Ａ）
【文献】特開２００６－９９５６９（ＪＰ，Ａ）
【文献】米国特許出願公開第２００４／００６４６６０（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １２／００
Ｇ１１Ｃ ７／２２
(57)【特許請求の範囲】
【請求項1】
メモリコントローラであって、入力されるメモリアクセスコマンドを保持するための複数のエントリを含むコマンドキューと、
前記コマンドキューからメモリにディスパッチするコマンドを選択するためのアービタと、
前記メモリにディスパッチするために選択された読み取りコマンドを監視し、指定された条件に応じて、読み取りクロックの状態を、前記読み取りクロックが読み取りコマンドのポストアンブル期間の後にアクティブのままである第１の状態から、前記読み取りクロックが前記ポストアンブル期間の後に非アクティブになる第２の状態に変更するように前記メモリに命令する読み取りクロック制御回路と、を備える、
メモリコントローラ。
【請求項2】
前記指定された条件は、前記メモリにディスパッチされた現在の読み取りコマンドと、前記メモリにディスパッチされる後続の読み取りコマンドと、の間に少なくとも所定サイズ以上のギャップが生じることである、請求項１のメモリコントローラ。
【請求項3】
前記指定された条件は、前記メモリにディスパッチされる現在の読み取りコマンドと、前記メモリにディスパッチされる後続の読み取りコマンドと、の間に少なくとも指定された数の書き込みコマンドが生じることである、請求項１のメモリコントローラ。
【請求項4】
前記指定された条件は、現在の読み取りコマンドが、前記アービタによって選択された読み取りコマンドのストリークにおける最後のコマンドであることである、請求項１のメモリコントローラ。
【請求項5】
前記読み取りクロック制御回路は、現在の読み取りコマンドに関連付けられた読み取りクロックフラグを指定値に設定することによって、前記読み取りクロックの状態を変更するように前記メモリに命令する、請求項１のメモリコントローラ。
【請求項6】
前記読み取りクロック制御回路は、読み取りコマンドとは別の明示的なコマンドを前記メモリに送信することによって、前記読み取りクロックの状態を変更するように前記メモリに命令する、請求項１のメモリコントローラ。
【請求項7】
前記読み取りクロック制御回路は、前記指定された条件が存在しないことに応じて、前記読み取りクロックを前記第１の状態のままにする、請求項１のメモリコントローラ。
【請求項8】
前記読み取りクロックを前記第１の状態のままにすることは、現在の読み取りコマンドに関連付けられた読み取りクロックフラグを指定値に設定することを含む、請求項７のメモリコントローラ。
【請求項9】
方法であって、メモリコントローラにおいて、メモリアクセスコマンドを選択し、それらをメモリにディスパッチすることと、
前記メモリにディスパッチするために選択された読み取りコマンドを監視することと、
読み取りクロックの状態を、前記読み取りクロックが読み取りコマンドのポストアンブル期間の後にアクティブのままである第１の状態から、前記読み取りクロックが前記ポストアンブル期間の後に非アクティブになる第２の状態に変更するように前記メモリに命令することと、を含む、
方法。
【請求項10】
前記読み取りクロックの状態を変更するように前記メモリに命令することは、指定された条件に基づいており、
前記指定された条件は、前記メモリにディスパッチされた現在の読み取りコマンドと、前記メモリにディスパッチされる後続の読み取りコマンドと、の間に少なくとも所定サイズ以上のギャップが生じることである、
請求項９の方法。
【請求項11】
前記読み取りクロックの状態を変更するように前記メモリに命令することは、指定された条件に基づいており、
前記指定された条件は、前記メモリにディスパッチされる現在の読み取りコマンドと、前記メモリにディスパッチされる後続の読み取りコマンドと、の間に少なくとも指定された数の書き込みコマンドが生じることである、
請求項９の方法。
【請求項12】
前記読み取りクロックの状態を変更するように前記メモリに命令することは、指定された条件に基づいており、
前記指定された条件は、現在の読み取りコマンドが、前記メモリコントローラによって選択された読み取りコマンドのストリークにおける最後のコマンドであることである、
請求項９の方法。
【請求項13】
前記読み取りクロックの状態を変更するように前記メモリに命令することは、現在の読み取りコマンドに関連付けられた読み取りクロックフラグを指定値に設定することを含む、請求項９の方法。
【請求項14】
前記読み取りクロックの状態を変更するように前記メモリに命令することは、指定された条件に基づいており、
前記指定された条件が存在しないことに応じて、前記読み取りクロックを前記第１の状態のままにすることを含む、
請求項９の方法。
【請求項15】
前記読み取りクロックを前記第１の状態のままにすることは、現在の読み取りコマンドに関連付けられたメタデータフラグを指定値に設定することを含む、請求項１４の方法。
【発明の詳細な説明】
【背景技術】
【0001】
現代のダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）は、ＤＲＡＭと、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、中央処理ユニット（central processing unit、ＣＰＵ）等の１つ以上のデータプロセッサと、を接続するバス上のデータ伝送の速度を増加させることによって、高いメモリ帯域幅を提供する。ＤＲＡＭは、典型的には、安価で高密度であり、それによって、デバイスごとに大量のＤＲＡＭを集積することが可能になる。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）が普及を推進した様々なダブルデータレート（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。典型的には、いくつかのＤＤＲ ＤＲＡＭチップが単一のプリント回路基板上に組み合わされて、比較的高速であるだけでなくスケーラビリティも提供できるメモリモジュールを形成する。
【0002】
ＤＤＲ ＤＲＡＭは、ホストプロセッサからメモリへのコマンドの発行、したがってホストプロセッサとメモリとの間のデータの交換を同期させる自走クロック信号（free-running clock signal）に応じて動作するので、同期型である。ＤＤＲ ＤＲＡＭは、クロック信号に応じてコマンドを同期させ、読み取りデータストローブ信号を生成するために使用することができる。例えば、ＤＤＲ ＤＲＡＭは、ホストプロセッサによって提供される「ＤＱＳ」として知られる中心整列データストローブ信号（center-aligned data strobe signal）を使用して書き込みデータを受信し、メモリは、ＤＱＳの立ち上がりエッジ及び立ち下がりエッジの両方でデータをキャプチャする。同様に、ＤＤＲ ＤＲＡＭは、ＤＤＲ ＤＲＡＭがＤＱＳ信号を提供するエッジ整列ＤＱＳと同期して読み取りデータを提供する。読み取りサイクルの間、ホストプロセッサは、ＤＱＳ信号を内部で遅延させて、一般に、データアイトレーニング（data eye training）を実行することによって起動時に決定された量だけ、ＤＱＳ信号をＤＱ信号の中心部分と整列させる。グラフィックスＤＤＲ、バージョン６（ＧＤＤＲ６）ＤＲＡＭ等のいくつかのＤＤＲ ＤＲＡＭは、メインクロック信号と別の書き込みクロック信号の両方を受信し、読み取りデータストローブ信号をプログラム可能に生成する。
【0003】
しかしながら、これらの強化により、コンピュータシステムのメインメモリに使用されるＤＤＲメモリの速度が改善されたが、更なる改善が求められている。
【図面の簡単な説明】
【0004】
【発明を実施するための形態】
【0005】
以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「結合される（coupled）」という単語及びその関連する動詞形は、当該技術分野で周知の手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。
【0006】
メモリコントローラは、コマンドキューと、アービタと、読み取りクロック制御回路と、を含む。コマンドキューは、入力される（着信）メモリアクセスコマンドを保持するための複数のエントリを含む。アービタは、メモリへのディスパッチのためにコマンドキューからコマンドを選択するためのものである。読み取りクロック制御回路は、メモリへのディスパッチのために選択された読み取りコマンドを監視し、指定された条件に応じて、読み取りクロックの状態を、読み取りコマンドのポストアンブル期間に続いて読み取りクロックがアクティブのままである第１の状態から、読み取りクロックがポストアンブル期間に続いて非アクティブになる第２の状態に変更するようにメモリに命令するためのものである。
【0007】
方法は、メモリコントローラにおいて、メモリアクセスコマンドを選択し、それらをメモリにディスパッチすることを含む。本方法は、メモリへのディスパッチのために選択された読み取りコマンドを監視し、指定された条件に応じて、読み取りクロックの状態を、読み取りコマンドのポストアンブル期間に続いて読み取りクロックがアクティブのままである第１の状態から、読み取りクロックがポストアンブル期間に続いて非アクティブになる第２の状態に変更するようにメモリに命令する。
【0008】
データ処理システムは、メモリと、データプロセッサとデータプロセッサ及びメモリに連結されたメモリコントローラとを含む集積回路と、を含む。メモリコントローラは、コマンドキューと、アービタと、読み取りクロック制御回路と、を含む。コマンドキューは、入力される（着信）メモリアクセスコマンドを保持するための複数のエントリを含む。アービタは、メモリへのディスパッチのためにコマンドキューからコマンドを選択するためのものである。読み取りクロック制御回路は、メモリへのディスパッチのために選択された読み取りコマンドを監視し、指定された条件に応じて、読み取りクロックの状態を、読み取りコマンドのポストアンブル期間に続いて読み取りクロックがアクティブのままである第１の状態から、読み取りクロックがポストアンブル期間に続いて非アクティブになる第２の状態に変更するようにメモリに命令するためのものである。
【0009】
本明細書に開示される様々な実施形態によれば、メモリは、メモリに提供されるコマンドに基づいてメモリがメモリコントローラに提供する読み取りクロック（ＲＣＫ）を開始及び停止する能力を提供する。更に、この挙動は、モードレジスタの１つ以上のビットの値に基づいてプログラム可能に有効及び無効にすることができる。
【0010】
図１は、いくつかの実施形態による、データ処理システム１００を示すブロック図である。データ処理システム１００は、概して、グラフィックス処理ユニット（ＧＰＵ）１１０、ホスト中央処理ユニット（ＣＰＵ）１２０、ダブルデータ速度（ＤＤＲ）メモリ１３０、及び、グラフィックスＤＤＲ（ＧＤＤＲ）メモリ１４０の形態のデータプロセッサを含む。
【0011】
ＧＰＵ１１０は、最適化されたグラフィックス処理、レンダリング及び表示のために非常に高い性能を有する離散グラフィックスプロセッサであるが、これらのタスクを実行するために高いメモリ帯域幅を必要とする。ＧＰＵ１１０は、概して、コマンドプロセッサ１１１のセットと、グラフィックス単一命令複数データ（ＳＩＭＤ）コア１１２と、キャッシュ１１３のセットと、メモリコントローラ１１４と、ＤＤＲ物理インターフェース回路（ＰＨＹ）１１５と、ＧＤＤＲ ＰＨＹ１１６と、を含む。
【0012】
コマンドプロセッサ１１１は、ＯｐｅｎＧＬプログラミング言語で指定されるもの等の高レベルグラフィックス命令を解釈するために使用される。コマンドプロセッサ１１１は、高レベルグラフィックス命令を受信するためのメモリコントローラ１１４への双方向接続、キャッシュ１１３への双方向接続、及び、グラフィックスＳＩＭＤコア１１２への双方向接続を有する。高レベル命令の受信に応じて、コマンドプロセッサ１１１は、キャッシュ１１３を一時記憶装置として使用して、フレームデータ等のデータのレンダリング、幾何学的処理、シェーディング及びラスタ化のためのＳＩＭＤ命令を発行する。グラフィックス命令に応じて、グラフィックスＳＩＭＤコア１１２は、大規模並列方式で大きいデータセットに対して低レベル命令を実行する。コマンドプロセッサ１１１及びキャッシュ１１３は、入力データ及び出力（例えば、レンダリング及びラスタ化された）データの一時的な記憶のために使用される。また、キャッシュ１１３は、グラフィックスＳＩＭＤコア１１２への双方向接続と、メモリコントローラ１１４への双方向接続と、を有する。
【0013】
メモリコントローラ１１４は、コマンドプロセッサ１１１に接続された第１の上流ポートと、キャッシュ１１３に接続された第２の上流ポートと、第１の下流双方向ポートと、第２の下流双方向ポートと、を有する。本明細書で使用される場合、「上流」ポートは、データプロセッサに向かい、且つ、メモリから離れる回路の側にあり、「下流」ポートは、回路がデータプロセッサから離れ、且つ、メモリに向かう側にある。メモリコントローラ１１４は、ＤＤＲメモリ１３０及びＧＤＤＲメモリ１４０との間のデータ転送のタイミング及び順序付けを制御する。ＤＤＲ及びＧＤＤＲメモリは非対称アクセスをサポートし、すなわち、メモリ内のオープンページへのアクセスは、クローズドページへのアクセスよりも高速である。メモリコントローラ１１４は、メモリアクセスコマンドを記憶し、特定のサービス品質目標を観察しながら、例えば、オープンページへのアクセスを優先し、書き込みから読み取りへ、且つ、その逆の頻繁なバスターンアラウンドを非優先にすることによって、効率のために順不同でそれらを処理する。
【0014】
ＤＤＲ ＰＨＹ１１５は、メモリコントローラ１１４の第１の下流ポートに接続された上流ポートと、ＤＤＲメモリ１３０に双方向に接続された下流ポートと、を有する。ＤＤＲ ＰＨＹ１１５は、ＤＤＲバージョン５（ＤＤＲ５）等のＤＤＲメモリ１３０の実装されたバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でトレーニング動作を実行する。同様に、ＧＤＤＲ ＰＨＹ１１６は、メモリコントローラ１１４の第２の下流ポートに接続された上流ポートと、ＧＤＤＲメモリ２００に双方向に接続された下流ポートと、を有する。ＧＤＤＲ ＰＨＹ１１６は、ＧＤＤＲバージョン７（ＧＤＤＲ７）等のＧＤＤＲメモリ１４０の実装されたバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でトレーニング動作を実行する。
【0015】
本発明者らは、メモリ、例えば、ＧＤＤＲメモリ２００がＧＤＤＲ ＰＨＹ１１６に提供する読み取りクロック（ＲＣＫ）が、特定の新しく有利な方法で動作するようにプログラムされ得ることを発見した。いくつかの実施形態によれば、メモリは「読み取り専用」モードを有する。読み取り専用モードでは、メモリはＲＣＫ信号に読み取りコマンドを提供し、読み取りコマンドのデータ送信前の読み取りプリアンブル期間中にＲＣＫ信号のトグルを開始し、少なくとも読み取りコマンドに続く読み取りポストアンブル期間の終わりまでトグルさせ続ける。読み取り専用モードは、読み取り動作が低頻度であるか又は低頻度であり得る作業負荷中に電力消費を低減する能力を提供する。
【0016】
また、ＧＤＤＲメモリ２００は、「常時実行」モードを有する。常時実行モードでは、ＧＤＤＲメモリ２００は、書き込みクロック（ＷＣＫ）がホスト、例えば、ホストプロセッサチップのメモリコントローラ又はメモリＰＨＹから受信される限り、ＲＣＫ信号を連続的に提供する。常時実行モードは、ホストプロセッサＰＨＹがロックされたままであり、プリアンブル期間中の再同期の必要性を回避する能力を提供する。
【0017】
いくつかの実施形態によれば、メモリは、メモリが如何なる読み取りクロック信号も提供しない無効モードを更に有する。
【0018】
図２は、いくつかの実施形態による、図１のＧＤＤＲメモリ２００のブロック図である。ＧＤＤＲメモリ２００は、概して、制御回路２１０と、アドレス経路２２０と、メモリアレイ及びページバッファ２３０と、データ読み取り経路２４０と、ボンドパッド２５０のセットと、データ書き込み経路と、を含む。
【0019】
制御回路２１０は、コマンドデコーダ２１１と、モードレジスタ２１２と、ＲＣＫロジック及びステートマシン２１３と、を含む。コマンドデコーダ２１１は、コマンド及びアドレスピン（図２には示されていない）から受信したコマンドを、メモリのコマンド真理値表によって定義されるいくつかのサポートされたコマンドのうち何れかに復号する。コマンドデコーダ２１１によって復号されるコマンドの１つのタイプは、モードレジスタセット（ＭＲＳ）コマンドである。ＭＲＳコマンドは、コマンドデコーダに、アドレス入力に設定が含まれている指示されたモードレジスタに設定を提供させる。ＭＲＳコマンドは、かなり以前からＤＲＡＭのコンテキストで知られており、異なるＧＤＤＲ ＤＲＡＭバージョン間で異なる。モードレジスタ２１２は、プログラムされた設定を記憶し、場合によっては、ＧＤＤＲ ＤＲＡＭについての情報を出力する。ＲＣＫロジック及びステートマシン２１３は、コマンドデコーダ２１１の出力に接続された第１の入力と、モードレジスタ２１２の特定の出力に接続された第２の入力と、出力と、を有する。更に説明されるように、ＲＣＫロジック及びステートマシン２１３は、読み取りクロックフラグを処理する。読み取りクロックフラグは、読み取りポストアンブル期間の後、すなわち「インターアンブル」期間の間の読み取りクロック挙動をオンザフライで示す。読み取りクロックフラグは、コマンド信号、別の信号又は任意の他の既知の方法で符号化することができる。
【0020】
アドレス経路２２０は、マルチビットアドレス信号を受信し、各アドレス信号のための入力バッファ２２１及びアドレスラッチ２２２と、行デコーダ２２３のセットと、列デコーダ２２４のセットと、を含む。入力バッファ２２１は、対応するマルチビットアドレス信号を受信してバッファリングし、それに応じてマルチビットバッファリングされたアドレス信号を提供する。アドレスラッチ２２２は、入力バッファ２２１の出力に接続された入力と、出力と、「ＷＣＫ」とラベル付けされた信号を受信するクロック入力と、を有する。アドレスラッチ２２２は、あるクロックエッジ、例えば立ち上がりエッジでバッファされたアドレスのビットをラッチし、書き込みコマンド中の書き込みクロックとしてだけでなく、コマンドをキャプチャするために使用されるメインクロックとしても機能する。行デコーダ２２３は、アドレスラッチ２２２の出力に接続された入力と、出力と、を有する。列デコーダ２２４は、アドレスラッチ２２２の出力に接続された入力と、出力と、を有する。
【0021】
メモリアレイ及びページバッファ２３０は、別々にアドレス指定可能なバンクとして知られる個々のメモリアレイのセットに編成される。例えば、ＧＤＤＲメモリ２００は、合計１６個のバンクを有してもよい。各バンクは、一度に１つの「オープン」ページのみを有することができ、オープンページは、より高速な読み取り及び書き込みアクセスのために、その内容を対応するページバッファに読み込ませる。行デコーダ２２３は、アクティブ化コマンド中にアクセスされたバンク内の行を選択し、指示された行の内容がページバッファに読み込まれ、行は読み取り及び書き込みアクセスの準備ができている。列デコーダ２２４は、列アドレスに応じて行の列を選択する。
【0022】
データ読み取り経路２４０は、読み取りキュー２４１と、読み取りラッチ２４２と、出力バッファ２４３と、遅延ロックループ（ＤＬＬ）２４４と、ＲＣＫ及び
【0023】
【数1】
ピンと、を含む。読み取りキュー２４１は、メモリアレイ及びページバッファ２３０の出力に接続された入力と、出力と、を有する。読み取りラッチ２４２は、読み取りキュー２４１の出力に接続された入力と、クロック入力と、出力と、を有する。バッファ２４３は、読み取りラッチ２４２の出力に接続されている入力と、ボンドパッド２５０に接続されている出力と、を有する。ＦＬＬ２４４は、「ＷＣＫ」とラベル付けされた書き込みクロック信号を受信する入力と、読み取りラッチ２４２のクロック入力に接続された出力と、を有する。ＲＣＫドライバ回路２４５は、ＤＬＬ２４４の出力に接続された入力と、ＲＣＫロジック及びステートマシン２１３の出力に接続された制御入力と、ＲＣＫ及び
【0024】
【数2】
ピンに接続された出力と、を有する。
【0025】
書き込みデータ経路２６０は、入力バッファ２６１、書き込みラッチ２６２、及び、書き込みキュー２６３を含む。入力バッファ２６１は、「ＤＱ」とラベル付けされたボンドパッド２５０のセットに接続された入力と、出力と、を有する。書き込みラッチ２６２は、入力バッファ２６１の出力に接続された入力と、出力と、を有する。書き込みキュー２６３は、書き込みラッチ２６２の出力に接続された入力と、メモリアレイ及びページバッファ２３０に接続された出力と、を有する。
【0026】
動作において、ＧＤＤＲメモリ２００は、メモリバンクにおける同時動作を可能にし、一実施形態において、ＧＤＤＲメモリ２００は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって発行されたダブルデータレート（ＤＤＲ）規格（例えば、新たに出現したグラフィックスＤＤＲ、バージョン７（ＧＤＤＲ７）規格等）のうち何れかと互換性がある。データにアクセスするために、ＧＰＵ１１０等のメモリアクセスエージェントは、アクティブ化（ＡＣＴ）コマンドを発行することによってメモリバンク内の行をアクティブ化する。ＡＣＴコマンドに応じて、選択された行に沿ったメモリセルからのデータは、対応するページバッファに記憶される。ＤＲＡＭでは、データ読み取りはメモリセルの内容に対して破壊的であるが、データのコピーはページバッファに記憶される。メモリコントローラ１１４は、バンクの選択された行内のデータへのアクセスを終了した後、プリチャージ（ＰＲＥ）コマンド（又は自動プリチャージを伴う書き込み若しくは読み取りコマンド、又は、プリチャージオールコマンド（precharge all command））を発行することによって行を閉じる。ＰＲＥコマンドは、ページバッファ１２４内のデータを選択されたバンク内のその行に再書き込みさせ、次いで別の行をアクティブ化することを可能にする。これらの動作は、ＤＤＲメモリでは従来通りであり、様々なＪＥＤＥＣ標準文書に記載されており、これ以上は説明しない。
【0027】
しかしながら、本明細書で開示される様々な実施形態によれば、ＧＤＤＲメモリ２００は、ＧＤＤＲ６等の既存の規格と比較して、メモリ２００が読み取りサイクル中にアクセスされたデータとともに提供するＲＣＫ信号の挙動を定義するために使用され得るモードレジスタフィールドを追加するモードレジスタ２１２の変更されたセットを含む。加えて、メモリ２００は、モードレジスタ２１２で指定された挙動に従ってＲＣＫ（及び任意選択的に
【0028】
【数3】
）信号の出力を制御するためのＲＣＫロジック及びステートマシン２１３を含む。
【0029】
図３は、図２のメモリの読み取りクロックモードのためのモードレジスタ設定を示す表３００を示す。表３００は、１２ビットモードレジスタの異なるビット又はビットフィールドの値を示し、１２ビットは、モードレジスタがロードされるアドレス信号に対応する。表３００は、モードレジスタの特定のビットに対応するＯＰコード（演算コード）列、対応するビットによって定義される関数を識別する関数列、ＯＰコードの異なる値を指定するＯＰコード値列、及び、異なるＯＰコード値の意味を識別する記述列を含む６つの列を有する。
【0030】
モードレジスタビット［１：０］は、「ＲＣＫＭＯＤＥ」とラベル付けされ、選択されたＲＣＫモードを識別する。００ｂ（２進）の値は、ＲＣＫがメモリ２００によって提供されない無効モードを識別する。このモードはデフォルトモードである。
【0031】
０１ｂの値は読み取り専用モードを示す。以下で更に説明するように、読み取り専用モードでは、ＲＣＫは１つ以上の読み取りサイクル中に提供され、各読み取りサイクルは、プリアンブルとポストアンブルの両方を含む。読み取り専用モードが選択された場合、インターアンブル挙動は、連続読み取りが最小間隔量よりも大きく、すなわち少なくともｔＣＣＤ＋１ ＲＣＫサイクルだけ分離された場合に定義され、ここでｔＣＣＤは最小コマンド間遅延時間である。概して、読み取りデータモードの間、ＲＣＫは、読み取りサイクルにおけるデータの転送前にプリアンブル期間を開始し、読み取りサイクル後にプリアンブル期間を終了する。特に、読み取りコマンド（ＲＤ）、自動プリチャージコマンド（ＲＤＡ）を伴う読み取り、及び、読み取りトレーニング（ＲＤＴＲ）コマンドのためのデータ転送と同時にトグルを開始する。それはクリア条件で停止する。いくつかの実施形態では、クリア条件は、書き込みコマンド（書き込みコマンド（ＷＲ）、自動プリチャージ付き書き込みコマンド（ＷＲＡ）又は書き込みトレーニング（ＷＲＴＲ）コマンド）の受信、全バンクアイドル状態指標の受信、又は、電源切断状態へのエントリを含む。
【0032】
１０ｂの値は常時実行モードを示す。常時実行モードでは、ＲＣＫは、ＲＣＫを生成するために使用されるＷＣＫがメモリ２００によって受信される限り、連続的に実行される。
【0033】
１１ｂの値は予約されている（ＲＳＶＤ）が、このモードレジスタ構造を使用して将来追加されるＲＣＫ信号を提供する新しいモードの定義を可能にする。
【0034】
モードレジスタビット［２］は、読み取りクロックタイプ（ＲＣＫＴＹＰＥ）を定義する。０ｂの値は、ＧＤＤＲメモリ２００がＲＣＫ信号をシングルエンド信号として提供すること、すなわち、
【0035】
【数4】
がトグルしないことを示す。１ｂの値は、ＲＣＫと
【0036】
【数5】
信号の両方が差動信号としてトグルすることを示す。
【0037】
モードレジスタビット［４：３］は、静的プリアンブル期間の長さを定義する。メモリコントローラがプリアンブルにロックすることを可能にするために、各プリアンブル期間は、静的期間、低速期間及び高速期間を有する。図３及び図４のプリアンブル信号の例では、静的状態３０４及び４０４は静的期間を表し、初期トグル状態３０６及び４０６は低速期間を表し、最終トグル状態３０８及び４０８は高速期間を表す。静的期間中、読み取りクロック信号はその非アクティブ状態でドライブ（driven）され、すなわち、ＲＣＫはローでドライブされ、
【0038】
【数6】
はハイでドライブされる。００ｂの値は、０クロックサイクルの静的期間、すなわち静的期間がないことを示す。０１ｂ、１０ｂ及び１１ｂの値は、それぞれ、２、４及び６サイクルの静的期間を定義する。
【0039】
モードレジスタビット［５］は、ＲＣＫレベル設定（ＲＣＫＬＥＶＥＬ）を定義し、これは、この例では、ＲＣＫプリアンブル及びＲＣＫ動作中にＲＣＫレベルの２つの可能な値のペアを提供する。０ｂの値は、ＲＣＫ信号のＰＡＭドライバに対する＋３／－３の値を定義し、１ｂの値は、＋１／－１の値を定義する。これらの値のペアは例として示されているが、様々な実施形態では、構成設定を使用して、プリアンブルの各フェーズにおいて異なる値のペアを定義することを含めて、任意の所望の値のペアをプログラムすることができる。
【0040】
モードレジスタビット［７：６］は、高速プリアンブル期間の長さを定義する。００ｂの値は、０クロックサイクルの高速プリアンブル期間、すなわち、高速プリアンブル期間がないことを示す。０１ｂ、１０ｂ及び１１ｂの値は、それぞれ、２、４及び６サイクルの静的期間を定義する。
【0041】
モードレジスタビット［８］は定義されず、将来の使用（ＲＦＵ）のために予約される。
【0042】
モードレジスタビット［１０：９］は、低速プリアンブル期間の長さを定義する。００ｂの値は、０クロックサイクルの低速プリアンブル期間、すなわち低速プリアンブル期間がないことを示す。０１ｂ、１０ｂ及び１１ｂの値は、１、２及び３サイクルの静的期間を定義する。高速及び低速プリアンブル期間は独立してプログラム可能であるが、ＯＰコードビット［７：６］及び［１０：９］が同じ値を有する場合、高速及び低速プリアンブルは同じ長さの時間であることに留意されたい。
【0043】
モードレジスタビット［１１］は定義されておらず、ＲＦＵとして示されている。
【0044】
これらのモードレジスタ符号化は、これらの値を符号化する１つの可能な方法に過ぎず、他の符号化も可能であることは明らかであろう。例えば、専用モードレジスタを使用する代わりに、これらのビットは、複数のモードレジスタ間で、例えば別様に未使用又は予約されたビット位置に分散され得る。
【0045】
図４は、いくつかの実施形態による、図２のメモリ２００の動作を理解するのに有用なフローチャート４００を示す。フローチャート４００は、ＲＣＫＭＯＤＥが読み取り専用に設定されている場合のＲＣＫの開始及び停止挙動並びにインターアンブル挙動を管理する。フローチャート４００は、ＲＣＫＯＮフラグとして知られるフラグを定義する。
【0046】
フローは、第１のコマンドが受信された場合にアクションボックス４１０で開始する。判定ボックス４２０は、コマンドが読み取りコマンド（読み取りコマンド（ＲＤ）、自動プリチャージ付き読み取りコマンド（ＲＤＡ）、又は、読み取りトレーニング（ＲＤＴＲ）コマンドのうち何れか等）であるか否かを判定し、そうである場合、ＲＣＫＯＮフラグの状態を判定する。コマンドが読み取りコマンドでない場合、又は、読み取りコマンドであり、ＲＣＫＯＮフラグがクリアされている場合、フローはアクションボックス４３０に進む。アクションボックス４３０において、ＲＣＫは、読み取りポストアンブル期間の後にトグルを停止する。
【0047】
コマンドが読み取りコマンドであり、ＲＣＫＯＮ状態変数が１に設定されている場合、フローはアクションボックス４４０に進む。アクションボックス４４０において、メモリ２００は、読み取りコマンドのポストアンブル期間の後にＲＣＫ信号をトグルし続ける。この時点から、ＲＣＫＯＮの状態はドントケアになる。フローは判定ボックス４５０に進み、クリア条件が受信されたか否かを判定する。いくつかの実施形態では、クリア条件は、メモリ２００による明示的読み取りクロック停止コマンドの受信、メモリ２００による書き込みコマンド（例えば、書き込みコマンド（ＷＲ）、自動プリチャージコマンド（ＷＲＡ）を伴う書き込み、又は、書き込み読み取りトレーニング（ＷＲＴＲ）コマンドのうち何れか１つ以上）の受信、メモリ２００によるモードレジスタセットコマンドの受信、メモリ２００による全バンクアイドル状態の検出、及び、メモリ２００の電源切断状態の検出のうち１つ以上を含む。クリア条件が受信されない場合、フローは判定ボックス４５０に戻る。クリア条件が受信された場合、フローはアクションボックス４６０に進む。アクションボックス４６０において、状態変数ＲＣＫＯＮは０にクリアされ、ＲＣＫは読み取りポストアンブルの後のトグルを停止し、フローは判定ボックス４２０に戻る。
【0048】
図５は、いくつかの実施形態による、図２のメモリ２００の受信クロックタイミングの特性を示すタイミング図５００を示す。タイミング図５００において、横軸は時間をピコ秒（ｐｓ）で表し、縦軸は様々な信号の振幅をボルトで表す。縦軸に沿って示されているのは、対象の３つの信号又は信号グループ、すなわち、コマンド信号、ＲＣＫ信号及びデータ信号である。破線は、ＲＣＫ信号のローからハイへの遷移及びハイからローへの遷移を示し、様々な時点に対応する。
【0049】
タイミング図５００に示される例では、モードレジスタ３００は、ＲＣＫＭＯＤＥ＝読み取り専用、ＲＣＫＴＹＰＥ＝シングルエンド、ＲＣＫＰＲＥ＿Ｓｔａｔｉｃ＝４、ＲＣＫＰＲＥ＿ＬＳ＝１、及び、ＲＣＫＰＲＥ＿ＨＳ＝２にプログラムされている。タイミング図５００は、ＲＣＫＯＮ属性が１に設定された、第２のＲＣＫ遷移における「ＲＤ」とラベル付けされた読み取りコマンドの発行を示す。読み取り待ち時間のために、メモリ２００は、２５番目のクロックサイクルまで読み取りデータを提供しない。したがって、このＲＣＫサイクルの前に、メモリ２００は、表３００に定義されているプリアンブルを提供する。
【0050】
この例では、バースト長は１６であり、メモリ２００は、ｔＣＣＤＭＩＮ＋１において別のコマンドを受け入れることができるが、実際にはｔＣＣＤＭＩＮ＋７までそれを発行せず、インターアンブル挙動を定義する必要が生じる。ここに見られるように、インターアンブルは、第１のサイクルの最後のデータ伝送後の連続トグルＲＣＫと、それに続く第２のレディサイクルの低速プリアンブルのロー期間と、それに続く高速部分のプリアンブルの高速トグルと、の組み合わせである。
【0051】
図６は、いくつかの実施形態による、図２のメモリ２００の受信クロックタイミングの更なる特性を示すタイミング図６００である。タイミング図６００において、横軸は時間をピコ秒（ｐｓ）で表し、縦軸は様々な信号の振幅をボルトで表す。上述したように、コマンド信号、ＲＣＫ信号及びデータ信号が縦軸に沿って示されている。破線は、ＲＣＫ信号のローからハイへの遷移及びハイからローへの遷移を示し、「ｔ１」～「ｔ６８」と指定された時点に対応する。
【0052】
タイミング図６００に示される例では、モードレジスタ３００は、ＲＣＫＭＯＤＥ＝読み取り専用、ＲＣＫＴＹＰＥ＝シングルエンド、ＲＣＫＰＲＥ＿Ｓｔａｔｉｃ＝４、ＲＣＫＰＲＥ＿ＬＳ＝１、及び、ＲＣＫＰＲＥ＿ＨＳ＝２にプログラムされている。タイミング図６００は、ＲＣＫＯＮ＝０であるｔ２における読み取りコマンドＲＤの発行を示しており、ＲＣＫＯＮは、前のクリア条件から以前に設定されていない。この場合、ＲＤコマンドは、メモリ２００に、モードレジスタで定義されたプリアンブルを発行させ、ＲＣＫトグルを用いて読み取りバーストサイクルを実行させ、ポストアンブルによって読み取りバーストサイクルに従わせる。この場合、ポストアンブルは、ポストアンブル期間を終了させるための２クロックサイクルの後続静的部分を含む。したがって、ＲＣＫＭＯＤＥ＝読み取り専用である場合、ホストプロセッサは、ＲＣＫＯＮ設定に従って動作中にＲＣＫ及び
【0053】
【数7】
を動的にトグルする読み取り専用に変換することができる。代わりにＲＣＫＴＹＰＥ＝差動である場合、プリアンブル期間の前に、ＲＣＫ＿ｔ及びＲＣＫ＿ｃの両方は、ＧＤＤＲメモリ２００によってドライブされないが、ＧＤＤＲ ＰＨＹ１１６によってハイにプルされることに起因してハイになり、ＲＣＫ＿ｔはプリアンブル中にローにドライブされるが、ＲＣＫ＿ｃは、その後トグルし始めるまでハイのままである。
【0054】
図７は、いくつかの実施形態による、図２のメモリ２００の受信クロックタイミングの更に別の特性を示すタイミング図７００である。タイミング図７００において、横軸は時間をピコ秒（ｐｓ）で表し、縦軸は様々な信号の振幅をボルトで表す。上述したように、コマンド信号、ＲＣＫ信号及びデータ信号が縦軸に沿って示されている。破線は、ＲＣＫ信号のローからハイへの遷移及びハイからローへの遷移を示し、様々な時点に対応する。
【0055】
タイミング図７００において、メモリ２００は、タイミング図７００に示される時間より前の時点で、ＲＣＫＯＮ属性が１に設定されたＲＤコマンドを受信する。メモリ２００は、ＲＤコマンドに応じてＲＣＫ信号のためのプリアンブルを提供する。しかしながら、データの転送が終了した後、メモリ２００は、タイミング図７００の例では拡張インターアンブル期間を形成するＲＣＫ信号をトグルし続ける。図７に示すように、後続の読み取りコマンドが受信される前に、メモリ２００は、ＷＲコマンド（ＷＲ、ＷＲＡ又はＷＲＴＲ）を受信する。この場合、ＲＣＫロジック及びステートマシン２１３は、書き込みコマンドを復号し、書き込みコマンド待ち時間の後、ＲＣＫ信号をトグルすることを停止する。
【0056】
ＲＣＫトグルを開始及び停止する能力を提供することによって、メモリ２００は、ストローブ及びクロック信号のハイブリッドである読み取りクロック信号を提供する。また、メモリ２００は、クリア条件の後にＲＣＫを連続的に出力することをメモリが抑制するための機構を提供する。この能力は、メモリコントローラ内のＤＬＬが、読み取りコマンドのストリーク中にロックされたままであるが、トグルを停止し、クリア条件に応じて電力を節約することを可能にする。メモリコントローラは、メモリバスの使用効率を改善するためにコマンドを再順序付けし、同じタイプのコマンドをグループ化して、読み取りから書き込みへ、及び、書き込みから読み取りへのバスターンアラウンドの頻度を低くする。例えば、バス使用の効率は、ユーザがしばしば性能の限界を押し上げるように構成する個別のＧＰＵにとって特に重要である。この能力はいくつかの利点を提供する。
【0057】
第１に、そうでなければインターアンブルの複雑さに起因して必要とされる設計を簡略化することによって、メモリコントローラがより効率的に動作することを可能にする。特に、インターアンブル計算を簡略化又は排除することができる。
【0058】
第２に、ＲＣＫが使用されない場合に切り替わる信号の信号完全性を保存する。例えば、この機構は、ユーザが書き込みコマンドの受信に応じてＲＣＫの連続的な生成を回避することを可能にする。したがって、書き込みサイクルはよりロバストであり、信号干渉及びクロストークがより少ないため、メモリ内のデータをキャプチャするためのタイミングマージンがより大きい。
【0059】
第３に、書き込みアクセスのストリーク中にＲＣＫ信号の切り替えを抑制することによって、それは、必要とされない場合に、典型的にはプリント回路基板上でドライブされる外部信号の高速信号切り替えの切り替え電力を節約する。
【0060】
第４に、ホストプロセッサは、メモリ内で使用されるＲＣＫＯＮフラグを様々な方法で設定することができるので、実装における柔軟性を提供する。例えば、ホストプロセッサは、モードレジスタセットコマンドを発行して、モードレジスタ内の未使用又はベンダ固有のＲＣＫＯＮビットをプログラムすることができる。これは、明示的なＲＣＫＯＮコマンドを発行するか、又は、ＲＤコマンド符号化にＲＣＫＯＮ属性を含めることができる。また、新しい専用信号線をアクティブ化することもできる。
【0061】
図８は、いくつかの実施形態による、図１のメモリコントローラ１１４の一部分８００のブロック図であるす。図示された部分８００は、ＧＤＤＲメモリ、及び、制御可能な読み取りクロックを有する他の同様のＤＲＡＭタイプのためのメモリコントローラにおける使用に適している。部分８００は、コマンドキュー８１０と、関連付けられた読み取りクロック制御回路８２５を有するアービタ８２０と、マルチプレクサ８４０と、を含む。コマンドキュー８１０は、メモリ内の任意のバンクに対する読み取りサイクル又は書き込みサイクルとすることができ、データ処理システム１００内のメモリアクセスエージェントのうち何れかによって生成される、入力される（着信）メモリアクセス要求を記憶する。図８の例では、コマンドキュー８１０は、全てのバンク及びランクに対して合計３２個のエントリを有し、各エントリは、アクセスアドレス、その相対的年齢を示すタグ、及び、他のメタデータを記憶する。アービタ８２０は、その属性を読み取るためにコマンドキュー８１０内の各エントリに双方向に接続され、アクセスがディスパッチされる場合にアクセスを受信するための追加の入力を有し、ＡＣＴコマンド及びＰＲＥコマンド等のプロトコルコマンドを提供するための出力を有し、３２個のエントリのうち何れかを選択してインターフェース２１２に送信するための制御出力を有する。マルチプレクサ８４０は、コマンドキュー８１０のそれぞれのエントリに接続された３２個の入力と、アービタ８２０の出力に接続された追加入力と、アービタ８２０の出力に接続された制御入力と、メモリＰＨＹへのディスパッチされたアクセスを提供するための出力と、を有する。
【0062】
読み取りクロック制御回路８２５は、アービタ８２０への双方向接続と、アービタ８２０のそれぞれの出力に接続されるいくつかの入力と、を有する。読み取りクロック制御回路８２５は、現在選択されているコマンド及び選択に利用可能な少なくとも１つのコマンド（それぞれ「ｎ」及び「ｎ－１」とラベル付けされている）を追跡するための複数のコマンドエントリ８２８と、以下で説明するような追跡機能を実装するための読み取りクロック制御論理と、を含む。様々な実施形態では、読み取りクロック制御回路８１５は、典型的には、利用可能なコマンドを追跡するためのアービタのコマンド選択論理を用いて実装される。
【0063】
動作において、読み取りクロック制御回路８２５は、メモリインターフェースキューへのディスパッチのために読み取りコマンドが選択されたときにアービタ８２０からインジケータを受信し、一般に、図９に関して以下で更に説明するように、ＲＣＫの挙動を制御するために使用される指定された条件をチェックする。読み取りクロックが、読み取りコマンドに関連付けられたフラグ又はタグで制御される実施形態では、読み取りクロック制御回路４２５は、コマンドキュー４１０内のタグを更新して、タグの指定値を設定し、読み取りクロックのモードを指定する。
【0064】
コマンドキュー８１０は、入力される（着信）アクセスを記憶し、コマンドの相対的年齢（command’s relative age）を示すタグを割り当てる。アービタ８２０は、タイミング適格性、年齢、公平性及びアクティビティタイプ等のポリシーのセットに基づいて、コマンドキュー８１０内の何れかの保留中のアクセスをスケジュールし、メモリインターフェースキュー２１４にディスパッチするかを決定する。アービタ８２０は、メモリシステムの各バンク及びランクにおけるオープンページを示すために、図８には示されていないページテーブルを含む。概して、アービタ８２０は、同じバンク内の異なる行への古いアクセスを遅延させながら、同じ行への複数のアクセスを一緒に含むコマンドのストリークをスケジュールすることによって、メモリシステムバスの効率を高めることができる。読み取りクロックモードの制御は、複数の読み取りコマンドを様々なメモリバンク内の複数の開いた行に送信することを含み得る読み取りコマンドのストリーク中に特に有利である。
【0065】
図９は、いくつかの実施形態による、読み取りクロックを動作させるためのプロセスのフロー図９００を示す。図示されたプロセスは、制御可能な読み取りクロックを動作させるための１つの適切な方法に過ぎないことに留意されたい。また、読み取りクロックは、クロックが各ポストアンブルに続いて非アクティブ化される「読み取り専用」状態のままであってもよい。しかしながら、そのような状態は、多くの場合、多くの場合ストリーク（streak）と呼ばれるシーケンスにおいてアービタが複数の読み取りコマンドを選択するシナリオには適していない。このような場合、読み取りクロックのポストアンブル期間は、次の読み取りクロックのプリアンブル期間と重複してもよい。更に、読み取りコマンドが書き込みコマンドによって分離されず、ＡＣＴ又は他のコマンドによって分離されるシナリオでは、ポストアンブル期間の後に読み取りクロックがアクティブのままであることを可能にすることが有利であり得る。図示したプロセスは、そのような機能を達成するためにメモリコントローラからの読み取りクロックを制御するための技術を提供する。
【0066】
ブロック９０２において、プロセスは、アービタ８２０が、上述したように制御可能な読み取りクロックを含むメモリにディスパッチするための読み取りコマンドを選択する場合に開始する。ブロック９０４において、読み取りクロックは、読み取りコマンドが実行された後のポストアンブルに続いてアクティブのままである第１の状態に設定される。これは、明示的なコマンドを用いて、又は、ブロック９０２で送信された読み取りコマンドに付随する読み取りクロックフラグによってコマンドを示すことによって行うことができる。この実施形態では、プロセスは、第１の選択された読み取りコマンドが、読み取りコマンド間で読み取りクロックをアクティブ化したままにすることが有益であるストリーク又は別の状況の一部であると仮定する。他の実施形態では、プロセスは、最初に、例えば、他の読み取りコマンドがメモリ内のオープンページのためにアービタによって選択されるのに利用可能であるかどうかをチェックすることによって、読み取りコマンドがストリークの一部であると予想されるかどうかをチェックすることができる。
【0067】
ブロック９０６において、プロセスは、メモリにディスパッチするためのコマンドを選択し続ける。読み取りクロック監視回路は、ディスパッチのために選択されたコマンドを監視して、読み取りクロックの状態を変更するかどうかを決定する。ブロック９０８に示されるように、指定された条件が満たされた場合、プロセスはブロック９１０に進み、そこで、メモリに対して、読み取りクロックを第２の状態に変更するように命令する。ブロック９０８で指定された条件が満たされない場合、プロセスは、ブロック９０６でコマンドの選択を継続し、読み取りクロックを第１の状態のままにする。
【0068】
いくつかの実施形態では、読み取りクロック制御回路は、現在の読み取りコマンドに関連付けられた読み取りクロックフラグを指定値に設定することによって読み取りクロックの状態を変更するようにメモリに命令する。読み取りクロックフラグは、各読み取りコマンドとともに含まれ得ることに留意されたい。そのような実施形態では、第１の状態のための読み取りクロックフラグ値は、ブロック９０６において選択された各コマンドで繰り返され得る。次に、読み取りクロック状態が変更されることが望まれる場合、ブロック９１０で、現在のコマンドに対する読み取りクロックフラグ値が、第２の状態を示す新しい指定値に変更される。他の実施形態では、ブロック９０４及び９１０において、読み取りクロック状態を変更するために、別のコマンドがメモリに発行され得る。
【0069】
ブロック９０８を参照すると、いくつかの実施形態では、指定された条件は、メモリにディスパッチされた現在の読み取りコマンドとメモリにディスパッチされる後続の読み取りコマンドとの間に少なくとも所定サイズのギャップが生じることである。例えば、２つの読み取りコマンドを分離する書き込みコマンドは、指定された条件を満たすことができる。そのような場合、読み取りクロックは、メモリに送信される書き込みデータに対して信号干渉を引き起こすことを回避するために、プリアンブル期間に続いて非アクティブ化される。しかしながら、書き込みコマンドではない単一のコマンドが２つの読み取りコマンドを分離する場合、いくつかの実施形態では、指定された条件が満たされないことがある。いくつかの実施形態では、指定された条件は、少なくとも指定された数の書き込みコマンドが、メモリにディスパッチされた現在の読み取りコマンドとメモリにディスパッチされる後続の読み取りコマンドとの間に現れることである。いくつかの実施形態では、指定された条件は、現在の読み取りコマンドが、アービタによって選択された読み取りコマンドのストリーク内の最後のコマンドであることである。更に、「指定された条件」が言及されるが、これは、条件の組み合わせ、又は、２つ以上の代替条件を含み得る。
【0070】
ブロック９１０で読み取りクロックを第２の状態に変更するコマンドに続いて、プロセスはブロック９１２に進み、メモリがコマンドを受信し、それを実施し、現在の読み取りコマンドのポストアンブル期間に続いて読み取りクロック状態を非アクティブに変更する。
【0071】
本明細書に記載のメモリ又はその一部は、１つ以上の集積回路で具現化することができ、その何れかは、プログラムによって読み取られ、直接的又は間接的に使用されて集積回路を製造し得る、データベース又は他のデータ構造の形態のコンピュータでアクセス可能なデータ構造によって記述又は表現され得る。例えば、本データ構造は、ベリログ又はＶＨＤＬ等の高位設計言語（ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされてもよい。次に、マスクを、様々な半導体製造工程で使用して、集積回路を製造してもよい。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（Graphic Data System、ＧＤＳ）ＩＩデータであってもよい。
【0072】
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、ホストプロセッサは、明示的なコマンド、コマンド符号化における未使用ビット、モードレジスタの設定等のような属性（ＲＣＫＯＮ）上に読み取りクロックを設定する様々な技術を使用することができる。ＲＣＫプログラミングはＧＤＤＲメモリとの関連で説明されたが、集積又は離散の別のタイプの回路は、ＲＣＫ信号について説明されたハイブリッド挙動を有するクロック信号を使用することができる。ＲＣＫ信号は、ＤＤＲ及び高帯域幅（ＨＢＭ）メモリを含む他のタイプのメモリでも使用することができる。更に、プリアンブル及びポストアンブル挙動の粒度の様々なレベルもサポートすることができる。サポートされるＲＣＫモードを定義するビットは、専用のモードレジスタ内で定義することができ、或いは、異なるモードレジスタ内の様々なビット位置に設定することができる。これらのビット位置は、以前に未使用であり、将来の使用のために予約されていてもよく、又は、顧客固有の使用に専用であってもよい。
【0073】
したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。
【要約】
メモリコントローラは、メモリにディスパッチするために選択されたメモリコマンドを監視し、読み取りクロック状態を制御するコマンドを送信する。メモリは、読み取りクロック回路及びモードレジスタを含む。読み取りクロック回路は、クロック信号及び読み取りクロックモード信号に応じてハイブリッド読み取りクロック信号を提供するための出力を有する。モードレジスタは、読み取りクロックモードに応じて読み取りクロックモード信号を提供し、読み取りクロック回路は、読み取りクロックモードが第１のモードである場合に連続的にトグルする自走クロック信号として、読み取りクロックモードが第２のモードである場合にメモリが読み取りコマンドを受信することに応じてのみアクティブであるストローブ信号として、ハイブリッド読み取りクロック信号を提供する。
【選択図】図１
【選択図】図１
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】