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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-02
(45)【発行日】2024-12-10
(54)【発明の名称】半導体デバイスおよび電子デバイス
(51)【国際特許分類】
H01L 21/336 20060101AFI20241203BHJP
H01L 29/78 20060101ALI20241203BHJP
H01L 29/417 20060101ALI20241203BHJP
H01L 29/423 20060101ALI20241203BHJP
H01L 29/49 20060101ALI20241203BHJP
H01L 29/786 20060101ALI20241203BHJP
【ＦＩ】
H01L29/78 301X
H01L29/50 M
H01L29/58 G
H01L29/78 301B
H01L29/78 301G
H01L29/78 301Y
H01L29/78 301P
H01L29/78 617N
H01L29/78 617A
H01L29/78 616T
H01L29/78 616L
H01L29/78 616A
H01L29/78 618C
H01L29/78 618E
H01L29/78 618A
【請求項の数】
36
【外国語出願】
(21)【出願番号】P 2020143839
(22)【出願日】2020-08-27
(65)【公開番号】P2021097209
(43)【公開日】2021-06-24
【審査請求日】2023-08-22
(31)【優先権主張番号】16/713,648
(32)【優先日】2019-12-13
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ニドヒ ニドヒ
(72)【発明者】
【氏名】ラウル ラマスワミー
(72)【発明者】
【氏名】ワリド エム． ハーフェツ
(72)【発明者】
【氏名】シュー－ユ チャン
(72)【発明者】
【氏名】ティン チャン
(72)【発明者】
【氏名】ババク ファラハザード
(72)【発明者】
【氏名】タヌジュ トリヴェディ
(72)【発明者】
【氏名】ジェオン ドン キム
【審査官】石川 雄太郎
(56)【参考文献】
【文献】特表２０１７－５２２７１９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１３／０３０７５１３（ＵＳ，Ａ１）
【文献】特開２０１０－００４０１９（ＪＰ，Ａ）
【文献】特表２０１８－５０４７７５（ＪＰ，Ａ）
【文献】特開２０１６－００９８６９（ＪＰ，Ａ）
【文献】中国特許出願公開第１０３２５８７４１（ＣＮ，Ａ）
【文献】韓国公開特許第１０－２０１９－００５０６０７（ＫＲ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／４１７
Ｈ０１Ｌ ２９／４２３
Ｈ０１Ｌ ２９／４９
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
基板と、前記基板上のソース領域と、
前記基板上のドレイン領域と、
前記ソース領域から前記ドレイン領域へと延在する半導体本体であって、前記半導体本体は第１の導電型を有する第１の領域および第２の導電型を有する第２の領域を有する、半導体本体と、
前記半導体本体の前記第１の領域上のゲート構造であって、前記ゲート構造は前記ドレイン領域よりも前記ソース領域に近い、ゲート構造と、を含み、
前記第１の領域は、前記ソース領域から前記ドレイン領域への方向における、前記ソース領域側の一端と、前記ドレイン領域側の他端とを有し、
前記第２の領域は、前記方向における、前記ソース領域側の一端と、前記ドレイン領域側の他端と、前記方向に交差する交差方向における下端とを有し、
前記第１の領域の前記他端と、前記第２の領域の前記一端とが接し、
前記第２の領域の前記下端は、前記第１の領域に接しない、
半導体デバイス。
【請求項2】
前記第１の領域の前記一端と、前記ソース領域とが接している、請求項１に記載の半導体デバイス。
【請求項3】
前記第１の領域の前記一端と、前記ソース領域とが、前記基板の上面視において前記ゲート構造と重なる位置で接している、請求項２に記載の半導体デバイス。
【請求項4】
前記基板の上面視において、前記ゲート構造と前記ソース領域とが重ならない、請求項１から３のいずれか一項に記載の半導体デバイス。
【請求項5】
前記交差方向において、前記ソース領域の下端の位置と、前記ゲート構造の下端の位置とが同じである、請求項１から４のいずれか一項に記載の半導体デバイス。
【請求項6】
前記交差方向において、前記ソース領域の上端の位置は、前記第１の領域の上端の位置よりも上方にある、請求項１から５のいずれか一項に記載の半導体デバイス。
【請求項7】
前記ソース領域および前記ドレイン領域は第２の導電型を有し、前記ドレイン領域は第１のドーパント濃度を有し、前記半導体本体の前記第２の領域は前記第１のドーパント濃度より小さい第２のドーパント濃度を有する、請求項１から６のいずれか一項に記載の半導体デバイス。
【請求項8】
前記第１のドーパント濃度は約１０１８ｃｍ－３以上であり、前記第２のドーパント濃度は約１０１８ｃｍ－３以下である、請求項７に記載の半導体デバイス。
【請求項9】
前記半導体本体の前記第２の領域は前記ゲート構造の中に延在する、請求項１から８のいずれか一項に記載の半導体デバイス。
【請求項10】
前記半導体本体の前記第２の領域の長さは前記半導体本体の前記第１の領域の長さより大きい、請求項１から９のいずれか一項に記載の半導体デバイス。
【請求項11】
前記ゲート構造はゲート誘電体を含み、前記ゲート誘電体は前記半導体本体の前記第１の領域の一部上および前記半導体本体の前記第２の領域の一部上にある、請求項１から１０のいずれか一項に記載の半導体デバイス。
【請求項12】
前記第２の領域の前記他端と、前記ドレイン領域とが接している、請求項１から１１のいずれか一項に記載の半導体デバイス。
【請求項13】
前記半導体本体の前記第２の領域上に第１のダミーゲート構造をさらに含み、前記第１のダミーゲート構造は前記ソース領域より前記ドレイン領域に近い、請求項１から１２のいずれか一項に記載の半導体デバイス。
【請求項14】
前記ゲート構造と前記第１のダミーゲート構造との間の間隔は、前記ドレイン領域の長さにおよそ等しい、請求項１３に記載の半導体デバイス。
【請求項15】
前記半導体本体の前記第２の領域上の第２のダミーゲート構造をさらに含み、前記第２のダミーゲート構造は前記ソース領域および前記ドレイン領域と実質的に等距離にある、請求項１３に記載の半導体デバイス。
【請求項16】
前記交差方向において、前記ドレイン領域の下端の位置と、前記ゲート構造の下端の位置とが同じである、請求項１から１５のいずれか一項に記載の半導体デバイス。
【請求項17】
前記交差方向において、前記ドレイン領域の上端の位置は、前記第２の領域の上端の位置よりも上方にある、請求項１から１６のいずれか一項に記載の半導体デバイス。
【請求項18】
前記半導体本体の前記第２の領域は、前記第２の領域の長さに沿って不均一なドーパント濃度を含む、請求項１から１７のいずれか一項に記載の半導体デバイス。
【請求項19】
前記半導体本体はナノワイヤまたはナノリボンである、請求項１から１８のいずれか一項に記載の半導体デバイス。
【請求項20】
複数の前記半導体本体が、前記交差方向に積み重ねられるように配置され、前記ゲート構造は、複数の前記半導体本体の周囲にあり、
前記ソース領域から前記ドレイン領域への方向において、前記半導体本体は第１の長さを有し、
前記ソース領域から前記ドレイン領域への方向において、前記ゲート構造は前記第１の長さより短い第２の長さを有する、
請求項１から１９のいずれか一項に記載の半導体デバイス。
【請求項21】
前記ゲート構造は前記半導体本体のチャネル領域を画定する、請求項２０に記載の半導体デバイス。
【請求項22】
複数の前記半導体本体が、前記交差方向に積み重ねられるように配置され、
前記ゲート構造は、複数の前記半導体本体の周囲にあり、
前記ソース領域から前記ドレイン領域への方向において、前記半導体本体は第１の長さを有し、
前記ソース領域から前記ドレイン領域への方向において、前記ゲート構造は前記第１の長さより短い第２の長さを有し、
前記ゲート構造はゲート誘電体を含み、
前記ゲート構造は前記半導体本体のチャネル領域を画定し、
前記半導体本体は、前記チャネル領域内のみが前記ゲート誘電体により包囲される、
請求項１から１１のいずれか一項に記載の半導体デバイス。
【請求項23】
前記ドレイン領域は、本体と、
前記ソース領域に対して延在する複数の突出部とを含む、請求項２２に記載の半導体デバイス。
【請求項24】
前記ゲート構造に隣接するダミーソース／ドレイン領域をさらに含み、前記ダミーソース／ドレイン領域は、ダミー本体と、
前記ドレイン領域に対して延在する複数のダミー突出部とを含む、請求項２３に記載の半導体デバイス。
【請求項25】
前記半導体本体はドレイン拡張部を含む、請求項２２から２４のいずれか一項に記載の半導体デバイス。
【請求項26】
前記ドレイン拡張部は、第１のドーパント濃度を有し、前記ドレイン領域は、前記第１のドーパント濃度より大きい第２のドーパント濃度を有する、請求項２５に記載の半導体デバイス。
【請求項27】
前記ドレイン拡張部が前記ゲート構造により部分的に包囲される、請求項２５または２６に記載の半導体デバイス。
【請求項28】
前記半導体本体がナノワイヤまたはナノリボンである、請求項２２から２７のいずれか一項に記載の半導体デバイス。
【請求項29】
ボードと、前記ボードに電気的に結合された電子パッケージと、
前記電子パッケージに電気的に結合されたダイとを含み、
前記ダイは、
基板と、
前記基板上のソース領域と、
前記基板上のドレイン領域と、
前記ソース領域から前記ドレイン領域へ延在する半導体本体であって、前記半導体本体は、第１の導電型を有する第１の領域および第２の導電型を有する第２の領域とを有する、半導体本体と、
前記半導体本体の前記第１の領域上のゲート構造であって、前記ゲート構造は前記ドレイン領域より前記ソース領域に近い、ゲート構造とを含み、
前記第１の領域は、前記ソース領域から前記ドレイン領域への方向における、前記ソース領域側の一端と、前記ドレイン領域側の他端とを有し、
前記第２の領域は、前記方向における、前記ソース領域側の一端と、前記ドレイン領域側の他端と、前記方向に交差する交差方向における下端とを有し、
前記第１の領域の前記他端と、前記第２の領域の前記一端とが接し、
前記第２の領域の前記下端は、前記第１の領域に接しない、
電子デバイス。
【請求項30】
前記第１の領域の前記一端と、前記ソース領域とが接している、請求項２９に記載の電子デバイス。
【請求項31】
前記第１の領域の前記一端と、前記ソース領域とが、前記基板の上面視において前記ゲート構造と重なる位置で接している、請求項３０に記載の電子デバイス。
【請求項32】
前記基板の上面視において、前記ゲート構造と前記ソース領域とが重ならない、請求項２９から３１のいずれか一項に記載の電子デバイス。
【請求項33】
前記交差方向において、前記ソース領域の下端の位置と、前記ゲート構造の下端の位置とが同じである、請求項２９から３２のいずれか一項に記載の電子デバイス。
【請求項34】
前記交差方向において、前記ソース領域の上端の位置は、前記第１の領域の上端の位置よりも上方にある、請求項２９から３３のいずれか一項に記載の電子デバイス。
【請求項35】
前記第２の領域の前記他端と、前記ドレイン領域とが接している、請求項２９から３４のいずれか一項に記載の電子デバイス。
【請求項36】
前記ソース領域および前記ドレイン領域は前記第２の導電型を有し、前記ドレイン領域は第１のドーパント濃度を有し、前記半導体本体の前記第２の領域は前記第１のドーパント濃度より小さい第２のドーパント濃度を有する、請求項２９から３５のいずれか一項に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は半導体デバイスに関し、より具体的には、拡張ドレインＭＯＳ（ＥＤＭＯＳ）ナノワイヤトランジスタに関する。
【背景技術】
【0002】
統合デバイス製造業者は、より大きい回路密度およびより高い性能を実現するように、トランジスタデバイスのフィーチャサイズを縮小することを継続しているので、次世代デバイスにおける短絡チャネルの影響、寄生容量、およびオフ状態リークを減少させる一方で、トランジスタ駆動電流に対処する必要がある。フィンおよびナノワイヤベースのデバイスなどの、非プレーナ型トランジスタは、短絡チャネルの影響の制御の改善を可能にする。例えば、ナノワイヤベーストランジスタにおいて、ゲートスタックはナノワイヤの外周部全体の周囲を覆い、チャネル領域のより完全な消耗を可能にし、より急なサブ閾値電流スイング（ＳＳ）および、より小さいドレイン誘起バリア低下（ＤＩＢＬ）に起因する、短絡チャネルの影響を減少させる。
【0003】
典型的には、単一ダイ内のトランジスタは、異なる性能メトリックに関して最適化される。例えば、低電圧トランジスタはロジック用途に使用され、高電圧トランジスタは電力用途に使用される。フィンベースのデバイスに関して、高電圧トランジスタは、低電圧デバイスのゲート誘電体と比較して厚いゲート誘電体を成長させることによって実装される。しかしながら、ナノワイヤおよびナノリボンデバイスにおけるゲート誘電体の厚さの増大は制限される。このことは、ゲート電極が、各ナノワイヤまたはナノリボンの周囲全体を覆うことを可能とするように、ナノワイヤまたはナノリボンの間の間隔が保護される必要があるためである。さらに、ワイヤとワイヤの間隔またはリボンとリボンの間隔は、ロジックデバイスの最適化のために設定されているので、ワイヤとワイヤの間隔またはリボンとリボンの間隔を増大させることは、常に実用的とは限らない。
【図面の簡単な説明】
【0004】
【図1A】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタの断面図である。
【0005】
【図1B】一実施形態による、１対のダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタの断面図である。
【0006】
【図1C】一実施形態による、拡張ドレイン領域の長さにわたって不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタの断面図である。
【0007】
【図2】一実施形態による、ダミードレインを有する拡張ドレイン領域を含むナノリボントランジスタの断面図である。
【0008】
【図3A】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3B】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3C】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3D】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3E】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3F】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3G】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3H】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3I】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【図3J】一実施形態による、ダミー電極を有する拡張ドレイン領域を含むナノリボントランジスタを形成する過程を示す図である。
【0009】
【図4A】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4B】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4C】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4D】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4E】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4F】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4G】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4H】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4I】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図4J】一実施形態による、拡張ドレインの長さに沿って不均一なドーパント濃度を有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【0010】
【図5A】一実施形態による、ダミードレインを有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図5B】一実施形態による、ダミードレインを有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図5C】一実施形態による、ダミードレインを有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図5D】一実施形態による、ダミードレインを有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図5E】一実施形態による、ダミードレインを有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図5F】一実施形態による、ダミードレインを有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図5G】一実施形態による、ダミードレインを有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【図5H】一実施形態による、ダミードレインを有する拡張ドレイン領域を含む、ナノリボントランジスタを形成する過程を示す断面図である。
【0011】
【図6】本開示の実施形態の一実装例によるコンピューティングデバイスを示す。
【0012】
【図7】本開示の１または複数の実施形態を実装するインターポーザである。
【発明を実施するための形態】
【0013】
様々な実施形態によって、拡張ドレインＭＯＳ（ＥＤＭＯＳ）ナノワイヤトランジスタが、本明細書で説明される。下に続く説明において、様々な態様の例示的な実装が、当業者によって一般に用いられる用語を使用して説明され、それにより、他の当業者にこれらの仕事の本質が伝えられる。しかしながら、本発明は、説明される複数の態様のうちのいくつかのみで実施され得ることが当業者には明らかであろう。説明の目的で、特定の数、材料、および構成は、複数の例示的な実装の完全な理解を提供するべく記載される。しかしながら、本発明が特定の詳細を用いないで実施され得ることが当業者には明らかであろう。例示的な実装を不明瞭にしないように、他の例において、よく知られたフィーチャは省略または簡略化されている。
【0014】
同様に、様々な動作は、本発明を理解する際に最も役に立つ方式で複数の別個の動作として説明される。しかしながら、説明の順序は、これらの動作が必ず順序に依存することを示唆するものとは解釈されるべきではない。具体的には、これらの動作は、表示される順序で実行される必要はない。
【0015】
ナノリボンデバイスは、以下により詳細に説明される。しかしながら、実質的に類似のデバイスが、ナノワイヤチャネルによって形成されてよいことが、理解されるであろう。ナノワイヤデバイスは、チャネルが実質的に同一である幅寸法および厚さ寸法を有するデバイスを含んでよく、一方で、ナノリボンデバイスは、厚さ寸法より実質的に大きい、または実質的に小さい幅寸法を有するチャネルを含んでよい。本明細書で使用されるように、「高電圧」は約１．０Ｖまたはより高い電圧を指してよい。
【0016】
上記で留意されるように、高電圧ナノリボンデバイスは現在、チャネルのリボンとリボンとの間隔によって課される制限に起因して、実装が難しい。したがって、本明細書に開示された実施形態は、拡張ドレイン領域を有するナノリボントランジスタを含む。ドレイン拡張部は、電圧が降下し得るナノリボンの長さを提供する。ドレインおよびチャネルの間のドレイン拡張領域の追加された抵抗を低減すべく、ドレイン拡張領域はドーピングされてよい。ドーパント濃度およびドレイン拡張領域の長さは、抵抗の対応する増大に対してバランスをとられる所望の電圧降下を提供するように制御され得る。
【0017】
実施形態において、ナノリボントランジスタは、標準ピッチ整合を保持してよい。すなわち、ソース、ドレイン、およびゲートは、基板上で他のトランジスタに関して標準であるピッチ間隔で装着されてよい。そのような例において、ドレイン拡張領域は、装着解除されたソース／ドレイン領域を占有してよい。ダミーゲート構造はまた、いくつかの実施形態においてドレイン拡張領域の長さに沿って含まれてもよい。高電圧ナノリボントランジスタはピッチアラインメントされるので、そのような高電圧ナノリボントランジスタは、標準低電圧ナノリボントランジスタと並行して製造されてよい。
【0018】
他の実施形態において、高電圧ナノリボントランジスタの拡張ドレイン領域は、他のデバイスのピッチによっては画定されない。そのような実施形態において、拡張ドレイン領域は任意の所望の長さであってよい。非標準の長さもまた、いくつかの実施形態において、ダミーゲート電極が省略されることを可能にし得る。さらに、そのような実施形態において、ドレイン領域の成長は無制限となり得る。そのため、ドレイン領域は、本体と、ソース領域に対して延びる複数の突出部とを含んでよい。無制限のエピタキシャル成長はまた、いくつかの実施形態において、ダミードレイン領域をもたらし得る。
【0019】
ここで図１Ａを参照すると、一実施形態による、高電圧ナノリボントランジスタ１００の断面図が示される。実施形態において、ナノリボントランジスタ１００は基板１０１上に配置される。下層の半導体基板１０１は、集積回路の製造に使用される一般的な加工対象物を表す。半導体基板１０１は、多くの場合、シリコンまたは別の半導体材料のウェハまたは他の部品を含む。好適な半導体基板１０１には、限定されるものではないが、単結晶シリコン、多結晶シリコンおよびシリコン・オン・インシュレータ（ＳＯＩ）、ならびにゲルマニウム、炭素、またはＩＩＩ－Ｖ族材料などの他の半導体材料で形成される類似の基板が含まれる。
【0020】
実施形態において、ナノリボントランジスタ１００は、鉛直に積層された複数の半導体本体１１０を含む。半導体本体１１０は、ナノリボンまたはナノワイヤであってよい。簡略化のために、半導体本体１１０はナノリボン１１０と呼ばれることとなる。実施形態において、ナノリボン１１０は、限定されないが、シリコン、ゲルマニウム、ＳｉＧｅ、ＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ、およびＩｎＰなどの、任意の好適な半導体材料であってよい。
【0021】
実施形態において、ナノリボン１１０は、第１の領域１１０Ａおよび第２の領域１１０Ｂを含み得る。第１の領域１１０Ａは、第１の導電型であってよく、第２の領域１１０Ｂは、第２の導電型であってよい。例えば、第１の領域１１０ＡはＰ型であってよく、第２の領域１１０ＢはＮ型であってよい。
【0022】
実施形態において、第１の領域１１０Ａは、第２の領域１１０Ｂの第２の長さより少ない第１の長さを有してよい。実施形態において、第２の領域１１０Ｂは拡張ドレイン領域と呼ばれ得る。そのため、第２の領域１１０Ｂは、ドレイン領域１２２と同一の導電型を有し得る。第２の領域１１０Ｂは、ドレイン領域１２２と異なるドーパント濃度を有してよい。例えば、より低いドーパント濃度は、第２の領域１１０Ｂに沿っった抵抗を増大させ、第２の領域１１０Ｂにわたってより高い電圧が降下することを可能にする。第２の領域１１０Ｂにわたる電圧の低下は、ゲート誘電体１３１の厚さを増大させる必要なしで、より高いゲートトゥドレイン電圧を可能にする。実施形態において、ドレイン領域１２２のドーパント濃度は、約１０１９ｃｍ－３以上であってよく、第２の領域１１０Ｂのドーパント濃度は、約１０１９ｃｍ－３以下であってよい。特定の実施形態において、第２の領域１１０Ｂのドーパント濃度は、約１０１７ｃｍ－３と約１０１８ｃｍ－３の間であってよい。
【0023】
実施形態において、ナノリボン１１０はソース領域１２１とドレイン領域１２２の間を延在する。実施形態において、ソース／ドレイン領域１２１／１２２は、エピタキシャル成長半導体材料を含んでよい。ソース／ドレイン領域１２１／１２２はシリコン合金を含んでよい。いくつかの実装例において、ソース／ドレイン領域１２１／１２２は、インサイチュ（ｉｎ－ｓｉｔｕ）ドーピングシリコンゲルマニウム、インサイチュドーピング炭化シリコン、またはインサイチュドーピングシリコンであってよいいシリコン合金を含む。代わりの実装例において、他のシリコン合金が使用されてよい。例えば、使用されてよい代わりのシリコン合金材料は、限定されないが、ニッケルシリサイド、チタンシリサイド、コバルトシリサイドを含み、場合によっては、ホウ素および／またはアルミニウムのうち１または複数でドーピングされてよい。他の実施形態において、ソース／ドレイン領域１２１／１２２は、代替的な半導体材料（例えば、ＩＩＩ－Ｖ族元素またはこれらの合金を含む半導体）、または導電性材料を含んでよい。
【0024】
実施形態において、ソース領域１２１とドレイン領域１２２は、基板上のフィーチャの標準ピッチの整数倍で別々に離間してもよい。標準ピッチは距離Ｐであってよい。示されるように、距離Ｐはソース領域１２１の左端から始まり、空隙領域１１８の左端まで延在する。そうしなければ標準ナノリボンデバイスにおけるソース／ドレイン領域によって占有されるであろう領域を空隙領域１１８が占有するので、空隙領域１１８は、空隙（ｖｏｉｄｅｄ）と称される。そのため、空隙領域１１８はソース領域１２１とドレイン領域１２２と同一寸法であってよい。実施形態において、空隙領域１１８は、酸化物などの、絶縁層１４０によって充填されてよい。例えば、ナノリボン１１０の第２の領域１１０Ｂは空隙領域１１８を通ってよく、絶縁層１４０によって包囲されてよい。すなわち、絶縁層１４０は、介在ゲート誘電体層があることなしで、ナノリボン１１０と直接コンタクトし得る。
【0025】
例示されている実施形態において、ソース領域１２１は、２倍のピッチ２Ｐに等しい距離で、ドレイン領域１２２から別々に離間する。標準ナノワイヤトランジスタにおいて、ドレイン領域１２２は、ゲート構造１３０Ａに直接隣接するであろう（すなわち、Ｐの間隔で）。しかしながら、本明細書に開示される実施形態において、ドレイン領域１２２は、ソース領域１２１からさらに離間する。例えば、空隙領域１１８およびダミーゲート構造１３０Ｂは、ゲート構造１３０Ａとドレイン領域１２２の間にある。特に、ゲート構造１３０Ａは、ドレイン領域１２２よりソース領域１２１に近い。ドレイン領域１２２とゲート構造１３０Ａとの間の追加の距離は、上記のように、電圧が降下し得る距離を提供する。
【0026】
実施形態において、ナノリボン１１０の第２の領域１１０Ｂの部分は、ダミーゲート構造１３０Ｂによって覆われてよい。ダミーゲート構造１３０Ｂは、ゲート構造１３０Ａと実質的に類似してよいが、ダミーゲート構造１３０Ｂが回路と電気的に接続されないことを例外とする。すなわち、ダミー電極１３５は、浮遊（ｆｌｏａｔｉｎｇ）と呼ばれてよい。ダミーゲート構造１３０Ｂは、ドレイン領域１２２とゲート構造１３０Ａの間の拡張された間隔に対応すべく、アーティファクトを生成するものとして現れてよい。例えば、ダミーゲート構造１３０Ｂは、ゲート構造１３０Ａと実質的にと平行に形成されてよい。
【0027】
実施形態において、ゲート構造１３０Ａおよびダミーゲート構造１３０Ｂは、ナノリボントランジスタに典型的なフィーチャを含んでよい。例えば、ゲート構造１３０Ａおよびダミーゲート構造１３０Ｂは、一対のスペーサ１３２、ゲート誘電体１３１、およびゲート電極１３５を各々含んでよい。
【0028】
実施形態において、ゲート誘電体１３１に関して選択される材料は、任意の好適な高誘電体の安定な材料である。例えば、ゲート誘電体１３１は、例えば、二酸化シリコンまたはｈｉｇｈ‐ｋゲート誘電体材料などの、任意の好適な酸化物であってよい。ｈｉｇｈ‐ｋゲート誘電体材料の例は、例えば、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウム、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、およびニオブ酸鉛亜鉛を含む。いくつかの実施形態において、ゲート誘電体１３１は、性能を向上させるようにアニーリングされてよい。
【0029】
実施形態において、ゲート電極１３５に関して選択される材料は、Ｐ型トランジスタまたはＮ型トランジスタとしての工程に関する所望の閾値電圧を提供すべく、任意の好適な仕事関数金属でよい。例えば、メタルゲート電極１３５がＮ型仕事関数金属の機能を果たすとき、ゲート電極１３５は、好ましくは約３．９ｅＶと約４．２ｅＶの間の仕事関数を有する。メタルゲート電極１３５を形成するように使用されてよいＮ型材料は、限定されないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、および、それらの元素を含む金属炭化物、例えば、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、および炭化アルミニウムを含む。あるいは、メタルゲート電極１３５がＰ型仕事関数金属の機能を果たすとき、ゲート電極１３５は、好ましくは約４．９ｅＶと約５．２ｅＶの間の仕事関数を有する。メタルゲート電極１３５を形成するように使用されてよいＰ型材料は、限定されないが、ルテニウム、パラジウム、白金、コバルト、ニッケル、および、導電性金属酸化物、例えば、酸化ルテニウムを含む。ゲート電極１３５は、また、仕事関数金属および仕事関数金属上の充填金属（例えば、タングステン）を含んでよい。
【0030】
実施形態において、ゲート誘電体１３１およびゲート電極１３５は、ゲート構造１３０Ａおよびダミーゲート構造１３０Ｂ内で各ナノリボン１１０の外周部の周囲全体を覆う。そのため、ナノリボントランジスタ１００の全ての周囲のゲート（ＧＡＡ）制御が提供される。特に、ゲート誘電体１３１は、ゲート電極１３５がナノリボン間の間隔を充填することを可能にする厚さを有してよい。例えば、ゲート誘電体１３１の厚さは、約３ｎｍ以下でよい。
【0031】
実施形態において、ゲート構造１３０Ａは、ナノワイヤトランジスタ１００のチャネル領域を画定する。チャネル領域は、ナノリボン１１０の第１の領域１１０Ａを含んでよい。いくつかの実施形態において、第２の領域１１０Ｂの部分はまた、ゲート構造１３０Ａ内のチャネル領域へと延在してよい。
【0032】
ここで図１Ｂを参照すると、追加の実施形態によるナノワイヤトランジスタ１００の断面図が示される。図１Ｂのナノワイヤトランジスタ１００は、図１Ａのナノワイヤトランジスタ１００と実質的に類似してよいが、第２の領域１１０Ｂがより長いことが例外である。特に、ドレイン領域１２２が３倍のピッチ３Ｐでソース領域１２１から離間するように、第２の領域１１０Ｂは拡張される。
【0033】
第２のピッチにわたって第２の領域１１０Ｂの長さを増大させることは、追加ダミーゲート構造１３０Ｃおよび追加空隙領域１１８Ｂの形成をもたらし得る。すなわち、ナノワイヤトランジスタ１００は、２つのダミーゲート構造１３０Ｂおよび１３０Ｃの間に第１の空隙領域１１８Ａを含み、ゲート構造１３０Ａと第２のダミーゲート構造１３０Ｃとの間に第２の空隙領域１１８Ｂを含んでよい。
【0034】
ナノリボン１１０の第２の領域１１０Ｂの長さを増大させることは、より高い電圧が降下することさえ可能にする。そのため、より高い電圧さえ受容されることが可能である。３倍のピッチ３Ｐの間隔のトランジスタが示される一方、ナノリボン１１０の第２の領域１１０Ｂの長さは、追加空隙領域１１８およびダミーゲート構造１３０を追加することにより、ピッチの整数倍だけ増大してよいことが理解されるであろう。
【0035】
ここで図１Ｃを参照すると、追加の実施形態による、ナノリボントランジスタ１００の断面図が示される。図１Ｃのナノリボントランジスタ１００は、図１Ａのナノリボントランジスタ１００に実質的に類似するが、ナノリボン１１０の第２の領域１１０Ｂはこれらの長さにわたって不均一なドーパント濃度を有することが例外である。特に、第２の領域１１０Ｂは、これらの長さにわたって１または複数低ドープ領域１１４を含む。
【0036】
実施形態において、低ドープ領域１１４は、スペーサ１３２と実質的にアラインメントしてよい。スペーサ１３２は、第２の領域１１０Ｂを形成するように使用されるドーピングの最中にマスク層として機能するので、低ドープ領域１１４はスペーサ１３２とアラインメントする。すなわち、第２の領域１１０Ｂのドーピングは、スペーサ１３２の形成後に実装される。そのような処理の例は、図４Ａから図４Ｊに関連して以下に提供される。
【0037】
実施形態において、低ドープ領域１１４が、１または複数の異なる分析技術を使用して識別されてよい。例えば、原子プローブ断層撮影（ＡＰＴ）が、ナノリボン１１０の第２の領域１１０Ｂの長さに沿ったドーパント濃度の変化を測定するように使用されてよい。分散の理由で、第１の（より高い）ドーパント濃度から第２の（より低い）ドーパント濃度への段階的な降下がなくてもよい。しかしながら、第２の領域１１０Ｂの長さに沿って、第１の（より高い）ドーパント濃度から第２の（より低い）ドーパント濃度への、識別可能な減少があり、第２の（より低い）ドーパント濃度から第１の（より高い）ドーパント濃度へと戻るように増大することが後に続いてもよい。実施形態において、減少の開始と増大の終了の間の距離は、スペーサ１３２の幅におよそ等しくてよい。
【0038】
ここで図２を参照すると、追加の実施形態によるナノリボントランジスタ２００の断面図が示される。実施形態において、ナノリボントランジスタ２００は、基板２０１上の他のデバイスの標準ピッチにインデックス化されない、拡張ドレイン領域を含んでよい。すなわち、ナノリボン２１０の第２の領域２１０Ｂの長さは、任意のピッチ要件に拘束されない。したがって、第２の領域２１０Ｂの長さは、所望の電圧降下を提供するように、より正確に調整されてよい。さらに、いくつかの実施形態において、トランジスタ２００は、上記のものなどのダミーゲート構造を含まなくてよい。
【0039】
実施形態において、ナノリボントランジスタ２００は、ソース２２１、ゲート構造２３０、およびドレイン２２２Ａを含む。ナノリボン２１０の、鉛直に方向づけされたスタックは、ソース２２１とドレイン２２２Ａの間に延在してよい。ソース２２１およびゲート構造２３０は、図１Ａに関連して上記のものに実質的に類似してよい。例えば、ゲート構造２３０は、一対のスペーサ２３２、ゲート誘電体２３１、およびゲート電極２３５を含んでよい。実施形態において、ナノリボン２１０は、第１の領域２１０Ａおよび第２の領域２１０Ｂを含んでよいい。第２の領域２１０Ｂの長さの制御において追加された柔軟性を除いて、ナノリボン２１０は、上記のナノリボン１１０と実質的に類似してよい。
【0040】
実施形態において、ドレイン領域２２２Ａは、上記ドレイン領域１２２と異なる形状を有してよい。特に、形状の違いは、ドレイン材料の無制限のエピタキシャル成長に起因してよい。例示されている実施形態において、ドレイン領域２２２Ａは、右端（例えば、図示されないスペーサの脇）に沿って制限され、左端では無制限である。そのため、第２の領域２１０Ｂの端部でのエピタキシャル成長は、ドレイン材料の本体２２５Ａを提供するように共に一体化されてよい。実施形態において、突出部２２６Ａは、本体から離れて、ゲート構造２３０に向かって延在してよい。実施形態において、突出部２２６Ａは、ナノリボン２１０の第２の領域２１０Ｂの表面に向かってテーパされてよい。すなわち、突出部２２６Ａの数はナノリボン２１０の数に等しくてよく、各突出部２２６Ａはナノリボン２１０のうち１つの周囲を包囲する。
【0041】
実施形態において、ゲート構造２３０の外にあるナノリボン２１０の第２の領域２１０Ｂの全長は、ドレイン領域２２２Ａのエピタキシャル成長の最中に露出されてよい。そのため、エピタキシャル成長はまた、ダミードレイン領域２２２Ｂを形成するようにゲート構造２３０に隣接して生じてもよい。ダミードレイン領域２２２Ｂは、ドレイン領域２２２Ａの鏡像であってよい。すなわち、ダミードレイン領域２２２Ｂは、本体２２５Ｂと、ゲート構造２３０から離れて延在する複数の突出部２２６Ｂとを含んでよい。ドレイン領域２２２Ａがナノリボントランジスタ２００の外の回路と接続される一方で、ダミードレイン領域２２２Ｂは、外部回路に直接接続されない。
【0042】
実施形態において、突出部２２６Ａおよび２２６Ｂは、ナノリボン２１０の第３の領域２１３によって互いに離間してよい。第３の領域２１３は、ゲート構造２３０の外にある第２の領域の部分であり、ドレインまたはダミードレイン材料によって覆われていない。第３の領域２１３は、第３の領域２１３においてナノリボン２１０の周囲を覆う絶縁層２４０によって、直接接触されてよい。実施形態において、第３の領域２１３の長さは、ナノリボン２１０の長さにわたる実質的に全ての電圧降下を提供してよい。
【0043】
ここで図３Ａから図３Ｊを参照すると、一実施形態による、拡張ドレイン領域を有するトランジスタデバイスを形成するための過程を示す一連の説明が示される。実施形態において、説明されるプロセスフローは、図１Ａに関連して説明されるナノリボントランジスタ１００に実質的に類似するナノリボントランジスタ３００の形成をもたらし得る。しかしながら、類似の処理動作が、追加空隙領域および追加ダミーゲート構造を含むことにより図１Ｂに関連して説明されるナノリボントランジスタ１００に類似する、ナノリボントランジスタを形成するように使用されてよい。
【0044】
ここで図３Ａを参照すると、一実施形態による、フィンスタック３５０が基板３０１上に配置される、半導体デバイス３００の斜視図例示が示される。実施形態において、フィンスタック３５０は、半導体本体層３１０および犠牲層３５１を交互に含んでよい。半導体本体層３１０は、ナノリボンまたはナノワイヤであってよい。簡略化のために、半導体本体層３１０は本明細書ではナノリボン３１０と呼ばれることとなる。
【0045】
実施形態において、ナノリボン３１０および犠牲層３５１は各々、限定されないが、シリコン、ゲルマニウム、ＳｉＧｅ、ＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ、およびＩｎＰなどの、任意の好適な半導体材料であってよい。特定の実施形態において、ナノリボン３１０はシリコンであり、犠牲層３５１はＳｉＧｅである。別の特定の実施形態において、ナノリボン３１０はゲルマニウムであり、犠牲層３５１はＳｉＧｅである。ナノリボン３１０および犠牲層３５１は、エピタキシャル成長過程で成長してよく、示されるようにフィン形状にパターニングされてよい。
【0046】
例示されている実施形態において、４つのナノリボン３１０がある。しかしながら、スタック３５０において任意の数のナノリボン３１０があってよいことが、理解されよう。実施形態において、スタック３５０の最上層は犠牲層３５１である。他の実施形態において、スタック３５０の最上層はナノリボン３１０であってよい。
【0047】
ここで図３Ｂを参照すると、一実施形態による、ドーパント注入がスタック３５０上で実装された後の斜視図例示が示される。示されるように、ナノリボン３１０の第１の領域３１０Ａは、マスク層３７３でマスキングされてよく、ナノリボン３１０の第２の領域３１０Ｂは露出されてよい。第２の領域３１０Ｂは、第２の領域３１０Ｂの導電型を変化させるように、適切なドーパントでドーピングされてよい。例えば、第１の領域３１０ＡはＰ型であってよく、第２の領域３１０ＢはＮ型であってよい。実施形態において、第２の領域３１０Ｂのドーパント濃度は約１０１９ｃｍ－３以下であってよい。特定の実施形態において、第２の領域３１０Ｂのドーパント濃度は、約１０１７ｃｍ－３と約１０１８ｃｍ－３の間であってよい。
【0048】
ここで図３Ｃを参照すると、一実施形態による、犠牲ゲート３７１およびスペーサ３３２がスタック３５０上に配置された後のナノリボン３１０の長さに沿った断面図が示される。実施形態において、一対の犠牲ゲート３７１が示される。犠牲ゲート３７１のうち第１のものは、第１の領域３１０Ａと第２の領域３１０Ｂの間のインタフェース上に配置されてよく、犠牲ゲート３７１のうち第２のものは、第２の領域３１０Ｂのみの上に配置されてよい。実施形態において、犠牲ゲート３７１は、基板の残りの上で、ゲート電極に関する標準間隔で離間する。すなわち、トランジスタ３００を形成するために、特別なパターニングは必要ない。実施形態において、犠牲ゲート３７１は、ポリシリコンまたは同様のものを含んでよい。
【0049】
ここで図３Ｄを参照すると、一実施形態による、ソース／ドレイン開口３７２が形成された後のナノリボントランジスタ３００の断面図が示される。実施形態において、開口３７２は、犠牲ゲート３７１の端部に隣接して配置されてよい。実施形態において、開口３７２を形成することは、犠牲層の露出部分３５１を除去することを含んでよい。犠牲層３５１は、ナノリボン３１０に関して選択性のある、任意の知られているエッチング液を使用して除去されてよい。実施形態において、選択性は１００：１より大きい。ナノリボン３１０がシリコンであり犠牲層３５１がシリコンゲルマニウムである実施形態において、犠牲層３５１は、限定されないが、含水カルボン酸／クエン酸／ＨＦ水溶液、および含水クエン酸／硝酸／ＨＦ溶液などの、ウェットエッチング液を使用して選択的に除去される。ナノリボン３１０がゲルマニウムであり犠牲層３５１がシリコンゲルマニウムである実施形態において、犠牲層３５１は、限定されないが、水酸化アンモニウム（ＮＨ４ＯＨ）、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、エチレンジアミンピロカテコール（ＥＤＰ）、または水酸化カリウム（ＫＯＨ）水溶液などの、ウェットエッチング液を使用して選択的に除去される。別の実施形態において、犠牲層３５１は、ウェットおよびドライのエッチング過程の組み合わせにより除去される。
【0050】
ここで図３Ｅを参照すると、一実施形態による、ソース領域３２１およびドレイン領域３２２が形成された後のナノリボントランジスタ３００の断面図が示される。実施形態において、犠牲ゲート３７１の間の開口３７２は、マスク層３７４で充填されてよい。例えば、マスク層３７４は、炭素ハードマスク（ＣＨＭ）または同様のものであってよい。ソース領域３２１およびドレイン領域３２２は、上記のものなどの、材料を用いてエピタキシャル成長過程で成長されてよい。
【0051】
ここで図３Ｆを参照すると、一実施形態による、マスク層３７４が除去された後のナノリボントランジスタ３００の断面図が示される。実施形態において、マスク層３７４は、アッシング処理または同様のものによって除去されてよい。
【0052】
ここで図３Ｇを参照すると、一実施形態による、犠牲ゲート３７１が除去された後のナノリボントランジスタ３００の断面図が示される。例えば、犠牲ゲート３７１は、犠牲ゲート３７１の材料に関して選択性のあるエッチングプロセスによって除去されてよい。犠牲ゲート３７１の除去は、犠牲層３５１の残りの部分を露出する。
【0053】
ここで図３Ｈを参照すると、一実施形態による、犠牲層３５１が除去された後のナノリボントランジスタ３００の断面図が示される。犠牲層３５１は、犠牲層３５１に関して選択性があり、ナノリボン３１０は実質的に変化しないままにする、エッチングプロセスによって除去されてよい。
【0054】
図３Ｈにおいて、残りのスペーサ３３２は、３つの異なる開口３８１、３８２および３８３を画定する。開口３８１は、ゲート構造によって充填されるであろう。開口３８２は、ダミーゲート構造が形成される位置にあってよい。開口３８３は、空隙領域にあってよい。
【0055】
ここで図３Ｉを参照すると、一実施形態による、ゲート誘電体３３１がナノリボン３１０の部分上に配置された後のナノリボントランジスタ３００の断面図が示される。実施形態において、絶縁層３４０は、ゲート誘電体３３１を形成する前に配置されてよい。絶縁層３４０は、ソース領域３２１およびドレイン領域３２２を覆ってよく、開口３８３を充填してよい。したがって、第３の開口３８３内のナノリボン３１０の第２の領域３１０Ｂは、ゲート誘電体３３１により包囲されない。
【0056】
実施形態において、ゲート誘電体３３１は、開口３８１および開口３８２におけるナノリボン３１０の部分を覆ってよい。特に、開口３８１において、第１の領域３１０Ａの露出部分および第２の領域３１０Ｂの露出部分は、ゲート誘電体３３１により覆われる。開口３８２において、第２の領域３１０Ｂの露出部分は、ゲート誘電体３３１により覆われる。例示されている実施形態において、ゲート誘電体３３１は、ナノリボン３１０の表面上に堆積されたものとしてだけ示される。例えば、酸化プロセスは、そのような構成においてゲート誘電体３３１を増やすように使用されてよいい。他の実施形態において、ゲート誘電体３３１は、成膜プロセス（例えば、原子層堆積（ＡＬＤ））で堆積されてよい。そのような実施形態において、ゲート誘電体３３１はまた、開口３８１および３８２におけるスペーサ３３２の内面を覆ってもよい。ゲート誘電体３３１は、上記により詳細に説明されるものなどの、任意の適切なｈｉｇｈ‐ｋ材料であってよい。
【0057】
ここで図３Ｊを参照すると、一実施形態による、ゲート電極３３５が開口３８１および３８２の中に配置された後のナノリボントランジスタ３００の断面図が示される。実施形態において、ゲート電極３３５は、任意の適切な堆積過程（例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、ＡＬＤ、または同様のもの）によって配置されてよい。ゲート電極３３５は、上記の仕事関数金属などの任意の適切な材料であってよい。実施形態において、ゲート電極３３５は、仕事関数金属および充填金属（例えば、タングステン）を含んでよい。
【0058】
ゲート電極３３５の堆積は、ゲート構造３３０Ａおよびダミーゲート構造３３０Ｂの形成を完了させる。実施形態において、ゲート構造３３０Ａのゲート電極３３５は、ナノリボントランジスタ３００の外にある回路に接続するであろう、また、ダミーゲート構造３３０Ｂのダミーゲート電極３３５は、浮遊しているであろう。すなわち、ダミーゲート構造３３０Ｂのダミーゲート電極３３５は、ナノリボントランジスタ３００の外にある回路に接続されなくてよい。
【0059】
ここで図４Ａから図４Ｊを参照すると、一実施形態による、ナノリボントランジスタ４００の形成を示す一連の断面図が示される。ナノリボントランジスタ４００は、ナノリボントランジスタ３００と類似してよいが、第１の領域４１０Ａおよび第２の領域４１０Ｂが、プロセスフローにおける異なる点で画定されることを例外とする。これは、第２の領域４１０Ｂの長さにわたって不均一なドーパント濃度を有する第２の領域４１０Ｂをもたらすことがある。
【0060】
ここで図４Ａを参照すると、一実施形態による、犠牲ゲート４７１およびスペーサ４３２がスタック４５０上に配置された後のナノリボン４１０の長さに沿った断面図が示される。スタック４５０は、基板４０１上に配置されてよい。実施形態において、一対の犠牲ゲート４７１が示される。実施形態において、犠牲ゲート４７１は、基板の残りの上で、ゲート電極に関する標準間隔で離間する。すなわち、トランジスタ４００を形成するために、特別なパターニングは必要ない。実施形態において、犠牲ゲート４７１は、ポリシリコンまたは同様のものを含んでよい。スペーサ４３２は、犠牲ゲート４７１上に配置されてよい。
【0061】
ここで図４Ｂを参照すると、一実施形態による、ソース／ドレイン開口４７２が形成された後のナノリボントランジスタ４００の断面図が示される。実施形態において、開口４７２は、犠牲ゲート４７１の端部に隣接して配置されてよい。実施形態において、開口４７２を形成することは、犠牲層の露出部分４５１を除去することを含んでよい。犠牲層４５１は、ナノリボン４１０に関して選択性のある、任意の知られているエッチング液を使用して除去されてよい。適切なエッチング過程は、上記においてより詳細に説明される。
【0062】
ここで図４Ｃを参照すると、一実施形態による、ソース領域４２１およびドレイン領域４２２が形成された後のナノリボントランジスタ４００の断面図が示される。実施形態において、犠牲ゲート４７１の間の開口４７２は、マスク層４７４で充填されてよい。例えば、マスク層４７４は、ＣＨＭまたは同様のものであってよい。ソース領域４２１およびドレイン領域４２２は、上記のものなどの、材料を用いてエピタキシャル成長過程で成長されてよい。
【0063】
ここで図４Ｄを参照すると、一実施形態による、マスク層４７４が除去された後のナノリボントランジスタ４００の断面図が示される。実施形態において、マスク層４７４は、アッシング処理または同様のものによって除去されてよい。
【0064】
ここで図４Ｅを参照すると、一実施形態による、犠牲ゲート４７１が除去された後のナノリボントランジスタ４００の断面図が示される。例えば、犠牲ゲート４７１は、犠牲ゲート４７１の材料に関して選択性のあるエッチングプロセスによって除去されてよい。犠牲ゲート４７１の除去は、犠牲層４５１の残りの部分を露出する。
【0065】
ここで図４Ｆを参照すると、一実施形態による、犠牲層４５１が除去され、ナノリボン４１０が第１の領域４１０Ａと第２の領域４１０Ｂとの中に画定された後のナノリボントランジスタ４００の断面図が示される。実施形態において、犠牲層４５１は、犠牲層４５１に関して選択性があり、ナノリボン４１０は実質的に変化しないままにする、適切なエッチング過程によって除去されてよい。適切なエッチング過程は上記に説明される。
【0066】
犠牲層４５１の除去後に、マスク層４７６が、ソース領域４２１に隣接するナノリボン４１０の部分の上に配置されてよい。ドーパント注入４９１が、第２の領域４１０Ｂをドーピングするように次に実行されてよく、一方、第１の領域４１０Ａは、実質的に変化しないままである。第２の領域４１０Ｂは、第２の領域４１０Ｂの導電型を変化させるように、適切なドーパントでドーピングされてよい。例えば、第１の領域４１０ＡはＰ型であってよく、第２の領域４１０ＢはＮ型であってよい。実施形態において、第２の領域４１０Ｂのドーパント濃度は約１０１９ｃｍ－３以下であってよい。特定の実施形態において、第２の領域４１０Ｂのドーパント濃度は、約１０１７ｃｍ－３と約１０１８ｃｍ－３の間であってよい。
【0067】
実施形態において、低ドープ領域４１４が、ナノリボン４１０の第２の領域４１０Ｂの長さに沿って現れてよい。低ドープ領域４１４は、スペーサ４３２と実質的にアラインメントされてよい。すなわち、スペーサ４３２は、低ドープ領域４１４におけるドーピングを制限する追加マスク層として機能し得る。したがって、第２の領域４１０Ｂは、第２の領域４１０Ｂの長さに沿って非一様なドーピング濃度を有してよい。
【0068】
実施形態において、低ドープ領域４１４が、１または複数の異なる分析技術を使用して識別されてよい。例えば、ＡＰＴが、ナノリボン４１０の第２の領域４１０Ｂの長さに沿ったドーパント濃度の変化を測定するように使用されてよい。分散の理由で、第１の（より高い）ドーパント濃度から第２の（より低い）ドーパント濃度への段階的な降下がなくてもよい。しかしながら、第２の領域４１０Ｂの長さに沿って、第１の（より高い）ドーパント濃度から第２の（より低い）ドーパント濃度への、識別可能な減少があり、第２の（より低い）ドーパント濃度から第１の（より高い）ドーパント濃度へと戻るように増大することが後に続いてもよい。実施形態において、減少の開始と増大の終了の間の距離は、スペーサ４３２の幅におよそ等しくてよい。
【0069】
ここで図４Ｇを参照すると、一実施形態による、マスク層４７６が除去された後のナノリボントランジスタ４００の断面図が示される。実施形態において、マスク層４７６は、アッシング処理または同様のものによって、除去されてよい。マスク層４７６の除去は、開口４８１を完全に露出する。開口４８２および４８３もまた露出されてよい。開口４８１は、ゲート構造によって充填されるであろう。開口４８２は、ダミーゲート構造が形成される位置であってよい。開口４８３は、空隙領域であってよい。
【0070】
ここで図４Ｈを参照すると、一実施形態による、絶縁層４４０が配置およびパターニングされた後のナノリボントランジスタ４００の断面図が示される。絶縁層４４０は、ソース領域４２１およびドレイン領域４２２を覆ってよく、開口４８３を充填してよい。
【0071】
ここで図４Ｉを参照すると、一実施形態による、ゲート誘電体４３１が形成された後のナノリボントランジスタ４００の断面図が示される。実施形態において、ゲート誘電体４３１は、開口４８１および開口４８２におけるナノリボン４１０の部分を覆ってよい。特に、開口４８１において、第１の領域４１０Ａの露出部分および第２の領域４１０Ｂの露出部分は、ゲート誘電体４３１により覆われる。開口４８２において、第２の領域４１０Ｂの露出部分は、ゲート誘電体４３１により覆われる。
【0072】
例示されている実施形態において、ゲート誘電体４３１は、ナノリボン４１０の表面上に堆積されたものとしてだけ示される。例えば、酸化プロセスは、そのような構成においてゲート誘電体４３１を増やすように使用されてよいい。他の実施形態において、ゲート誘電体４３１は、成膜プロセス（例えば、原子層堆積（ＡＬＤ））で堆積されてよい。そのような実施形態において、ゲート誘電体４３１はまた、開口４８１および４８２におけるスペーサ４３２の内面を覆ってもよい。ゲート誘電体４３１は、上記により詳細に説明されるものなどの、任意の適切なｈｉｇｈ‐ｋ材料であってよい。
【0073】
ここで図４Ｊを参照すると、一実施形態による、ゲート電極４３５が開口４８１および４８２の中に配置された後のナノリボントランジスタ４００の断面図が示される。実施形態において、ゲート電極４３５は、任意の適切な堆積過程（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、または同様のもの）で配置されてよい。ゲート電極４３５は、上記の仕事関数金属などの任意の適切な材料であってよい。実施形態において、ゲート電極４３５は、仕事関数金属および充填金属（例えば、タングステン）を含んでよい。
【0074】
ゲート電極４３５の堆積は、ゲート構造４３０Ａおよびダミーゲート構造４３０Ｂの形成を完了させる。実施形態において、ゲート構造４３０Ａのゲート電極４３５は、ナノリボントランジスタ４００の外にある回路に接続するであろう、また、ダミーゲート構造４３０Ｂのダミーゲート電極４３５は、浮遊しているであろう。すなわち、ダミーゲート構造４３０Ｂのダミーゲート電極４３５は、ナノリボントランジスタ４００の外にある回路に接続されなくてよい。
【0075】
ここで図５Ａから図５Ｈを参照すると、追加の実施形態による、ナノリボントランジスタ５００の形成のためのプロセスフローを示す一連の断面図が示される。ナノリボントランジスタ５００は、上記で説明されたナノリボントランジスタ２００に実質的に類似してよい。すなわち、ナノリボントランジスタ５００は、基板５０１上の他のデバイスの標準ピッチに限られない寸法を有してよい。
【0076】
ここで図５Ａを参照すると、一実施形態による、犠牲ゲート５７１およびスペーサ５３２がナノリボン５１０および犠牲層５５１のスタックの上に配置された後の、ナノリボントランジスタ５００の断面図が示される。実施形態において、ナノリボン５１０は、第１の領域５１０Ａおよび第２の領域５１０Ｂを含んでよい。スタックは、図３Ａおよび３Ｂに関連して上記で説明されたものに類似した過程を使用して形成されてよい。実施形態において、犠牲ゲート５７１は、ナノリボン５１０の第１の領域５１０Ａおよび第２の領域５１０Ｂの部分の上に配置されてよい。
【0077】
ここで図５Ｂを参照すると、一実施形態による、スペーサ５３２の外の犠牲層の一部５５１が除去された後のナノリボントランジスタ５００の断面図が示される。犠牲層５５１は、ナノリボン５１０に関して選択性のあるエッチングプロセスによって除去されてよい。適切なエッチング過程は上記に説明される。
【0078】
ここで図５Ｃを参照すると、一実施形態による、ソース領域５２１およびドレイン領域５２２Ａが形成された後のナノリボントランジスタ５００の断面図が示される。実施形態において、ドレイン領域５２２Ａは、上記ソース領域５２１と異なる形状を有してよい。特に、形状の違いは、ドレイン材料の無制限のエピタキシャル成長に起因してよい。例示されている実施形態において、ドレイン領域５２２Ａは、右端（例えば、図示されないスペーサの脇）に沿って制限され、左端では無制限である。そのため、第２の領域５１０Ｂの端部でのエピタキシャル成長は、ドレイン材料の本体５２５Ａを提供するように共に一体化されてよい。実施形態において、突出部５２６Ａは、本体から離れて、ソース領域５２１に向かって延在してよい。実施形態において、突出部５２６Ａは、ナノリボン５１０の第２の領域５１０Ｂの表面に向かってテーパされてよい。すなわち、突出部５２６Ａの数はナノリボン５１０の数に等しくてよく、各突出部５２６Ａはナノリボン５１０のうち１つの周囲を包囲する。
【0079】
実施形態において、スペーサ５３２の外にあるナノリボン５１０の第２の領域５１０Ｂの全長は、ドレイン領域５２２Ａのエピタキシャル成長の最中に露出されてよい。そのため、エピタキシャル成長はまた、ダミードレイン領域５２２Ｂを形成するようにスペーサ５３２に隣接して生じてもよい。ダミードレイン領域５２２Ｂは、ドレイン領域５２２Ａの鏡像であってよい。すなわち、ダミードレイン領域５２２Ｂは、本体５２５Ｂと、ゲート構造５３０から離れて延在する複数の突出部５２６Ｂとを含んでよい。ドレイン領域５２２Ａがナノリボントランジスタ５００の外の回路と接続される一方で、ダミードレイン領域５２２Ｂは、外部回路に直接接続されない。
【0080】
実施形態において、突出部５２６Ａおよび５２６Ｂは、ナノリボン５１０の第３の領域５１３によって互いに離間してよい。第３の領域５１３は、スペーサ５３２の外にある第２の領域の部分であり、ドレインまたはダミードレイン材料によって覆われていない。実施形態において、第３の領域５１３の長さは、ナノリボン５１０の長さにわたる実質的に全ての電圧降下を提供してよい。
【0081】
ここで図５Ｄを参照すると、一実施形態による、絶縁層５４０がデバイスの上に配置された後のナノリボントランジスタ５００の断面図が示される。実施形態において、絶縁層５４０は、ナノリボン５１０の第３の領域５１３の部分に直接接触してよい。
【0082】
ここで図５Ｅを参照すると、一実施形態による、犠牲ゲート５７１が除去された後のナノリボントランジスタ５００の断面図が示される。実施形態において、犠牲ゲート５７１は、任意の適切なエッチング過程によって除去される。犠牲ゲート５７１の除去は、犠牲層５５１を露出する。
【0083】
ここで図５Ｆを参照すると、一実施形態による、犠牲層５５１が除去された後のナノリボントランジスタ５００の断面図が示される。実施形態において、犠牲層５５１は、ナノリボン５１０に関して選択性のあるエッチングプロセスによって除去されてよい。適切なエッチング過程は上記に説明される。犠牲層５５１の除去は、ナノリボン５１０の第１の領域５１０Ａおよび第２の領域５１０Ｂが露出されるスペーサ５３２の間に、開口５８１を提供する。
【0084】
ここで図５Ｇを参照すると、一実施形態による、ゲート誘電体５３１が配置された後のナノリボントランジスタ５００の断面図が示される。実施形態において、ゲート誘電体５３１は、酸化プロセスまたはＡＬＤプロセスによって形成されてよい。ゲート誘電体５３１がナノリボン５１０上でのみ示される一方、ゲート誘電体５３１もまた、スペーサ５３２の内面の上、およびスペーサ５３２の間の基板５０１の上に堆積されてよいことが理解されるべきである。
【0085】
他の実施形態と対照的に、ゲート誘電体５３１は、開口５８１のスペーサ５３２内にのみ堆積される。すなわち、スペーサ５３２の外にある第２の領域５１０Ｂの残りの部分は、ゲート誘電体５３１により覆われていない。むしろ、第２の領域５１０Ｂの残りの部分は、ドレイン領域５２２Ａ、ダミードレイン領域５２２Ｂ、または絶縁層５４０のいずれかにより接触される。
【0086】
ここで図５Ｈを参照すると、一実施形態による、ゲート電極５３５が開口５８１に配置された後のナノリボントランジスタ５００の断面図が示される。実施形態において、ゲート電極５３５は、任意の適切な堆積過程（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、または同様のもの）で配置されてよい。ゲート電極５３５は、上記の仕事関数金属などの任意の適切な材料であってよい。実施形態において、ゲート電極５３５は、仕事関数金属および充填金属（例えば、タングステン）を含んでよい。ゲート電極５３５の堆積は、ゲート構造５３０の形成を完了させる。実施形態において、ゲート構造５３０のゲート電極５３５は、ナノリボントランジスタ５００の外にある回路に接続するであろう。さらに、いくつかの実施形態において、ナノリボン５１０の第２の領域５１０Ｂの部分上にダミーゲート構造はない。
【0087】
図６は、本開示の実施形態の一実装例によるコンピューティングデバイス６００を例示する。コンピューティングデバイス６００はボード６０２を収容する。ボード６０２は、プロセッサ６０４および少なくとも１つの通信チップ６０６を含むがこれらに限定されない、複数のコンポーネントを含み得る。プロセッサ６０４は、ボード６０２と物理的および電気的に結合される。いくつかの実装例において、少なくとも１つの通信チップ６０６はまた、ボード６０２と物理的および電気的に結合される。さらなる実装例において、通信チップ６０６はプロセッサ６０４の部分である。
【0088】
その用途に応じて、コンピューティングデバイス６００は、ボード６０２に物理的かつ電気的に結合されてもされなくてもよい他のコンポーネントを含んでよい。これらの他のコンポーネントには、これらに限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および、大容量記憶デバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサティルディスク（ＤＶＤ）など）などが含まれる。
【0089】
通信チップ６０６は、コンピューティングデバイス６００間とのデータ転送のために無線通信を可能にする。用語「無線」およびその派生語は、非ソリッド媒体を介し変調電磁放射を使用してデータ通信をし得る回路、デバイス、システム、方法、技術、通信チャネルなどについて説明するのに使用されてよい。この用語は、関連するデバイスが有線をまったく含まないことを示唆するものではないが、いくつかの実施形態においてはそうではないこともあり得る。通信チップ６０６は、限定されないが、Ｗｉ－Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以降として指定される任意の他のワイヤレスプロトコルを含む、いくつかのワイヤレス規格またはプロトコルのいずれかを実装し得る。コンピューティングデバイス６００は、複数の通信チップ６０６を含んでよい。例えば、第１の通信チップ６０６は、Ｗｉ－Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離無線通信専用であってよく、第２の通信チップ６０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ－ＤＯおよびその他のものなどの長距離無線通信に専用であってよい。
【0090】
コンピューティングデバイス６００のプロセッサ６０４は、プロセッサ６０４内にパッケージ化された集積回路ダイを含む。実施形態において、本明細書で説明されるように、プロセッサ６０４の集積回路ダイは、拡張ドレインナノリボントランジスタを含み得る。用語「プロセッサ」は、電子データをレジスタおよび／またはメモリに格納され得る他の電子データに変換すべく、レジスタおよび／またはメモリからの電子データを処理する任意のデバイスまたはデバイスの一部を指し得る。
【0091】
通信チップ６０６もまた、通信チップ６０６内にパッケージ化された集積回路ダイを含む。実施形態において、本明細書で説明されるように、通信チップ６０６の集積回路ダイは、拡張ドレインナノリボントランジスタを含み得る。
【0092】
さらなる実装において、コンピューティングデバイス６００内に収容される別のコンポーネントが、本明細書で説明されるように、拡張ドレインナノリボントランジスタを含んでよい。
【0093】
様々な実装例において、コンピューティングデバイス６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、またはデジタルビデオレコーダであってよい。さらなる実装において、コンピューティングデバイス６００は、データを処理するその他任意の電子デバイスであり得る。
【0094】
図７は、本開示の１または複数の実施形態を含むインターポーザ７００を示す。インターポーザ７００は、第１の基板７０２を第２の基板７０４にブリッジするべく使用される介在基板である。第１の基板７０２は、例えば集積回路ダイであってもよい。第２の基板７０４は、例えば、メモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってもよい。実施形態において、第１の基板７０２および第２の基板７０４のうち一方または両方が、本明細書に説明された実施形態による拡張ドレインナノリボントランジスタを含んでもよい。一般的に、インターポーザ７００の目的は、接続をより広いピッチに広げ、またはある接続を異なる接続にリルートすることである。例えば、インターポーザ７００は、集積回路ダイをボールグリッドアレイ（ＢＧＡ）７０６に結合し得、ＢＧＡ７０６は、次に第２の基板７０４に結合し得る。いくつかの実施形態において、第１の基板および第２の基板７０２／７０４は、インターポーザ７００の反対側に取り付けられる。他の実施形態において、第１の基板および第２の基板７０２／７０４は、インターポーザ７００の同一の側に取り付けられる。複数のさらなる実施形態において、３つまたはそれより多い基板がインターポーザ７００により相互接続される。
【0095】
インターポーザ７００は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成され得る。さらなる実装例において、インターポーザ７００は、シリコン、ゲルマニウム、ならびに他のＩＩＩ－Ｖ族およびＩＶ族の材料などの、半導体基板における使用のための上記の材料と同一の材料を含み得る、代替的な剛性または可撓性のある材料で形成されてよい。
【0096】
インターポーザ７００は、金属配線７０８、および限定されるものではないがシリコン貫通ビア（ＴＳＶ）７１２を含むビア７１０を含んでよい。インターポーザ７００は、パッシブデバイスおよびアクティブデバイスの両方を含む埋め込みデバイス７１４をさらに含んでよい。そのようなデバイスは、限定されるものではないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、および静電放電（ＥＳＤ）デバイスを含む。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイスなどのより複雑なデバイスもまた、インターポーザ７００上に形成されてもよい。本開示の実施形態によれば、本明細書において開示される装置または処理は、インターポーザ７００の製造において使用され得る。
【0097】
したがって、本開示の実施形態は、拡張ドレインナノリボントランジスタ、および結果として生じる構造を含む半導体デバイスを含んでよい。
【0098】
要約書に説明されるものを含む、本発明の例示される複数の実装についての上記の説明は、網羅的であること、または本発明を開示される厳密な形態に限定することを意図しない。本発明の具体的な実装例および例は、例示的目的で本明細書に説明される一方、関連技術の当業者が理解するように、様々な均等な修正が本発明の範囲内で可能である。
【0099】
これらの修正は上記の詳細な説明の観点から本発明に行われ得る。以下の特許請求の範囲で使用される用語は、本発明を明細書および特許請求の範囲に開示された具体的な実装例に限定するために解釈されるべきではない。むしろ、本発明の範囲は専ら以下の特許請求の範囲によって判断されるべきであり、特許請求の範囲はクレーム解釈の確立された原則に従い解釈されるものとする。
【0100】
例１：基板と、基板上のソース領域と、基板上のドレイン領域と、ソース領域からドレイン領域へと延在する半導体本体であって、半導体本体は第１の導電型を有する第１の領域および第２の導電型を有する第２の領域を有する、半導体本体と、半導体本体の第１の領域上のゲート構造であって、ゲート構造はドレイン領域よりもソース領域に近い、ゲート構造と、を含む、半導体デバイス。
【0101】
例２：ソース領域およびドレイン領域は第２の導電型を有し、ドレイン領域は第１のドーパント濃度を有し、半導体本体の第２の領域は第１のドーパント濃度より小さい第２のドーパント濃度を有する、例１に記載の半導体デバイス。
【0102】
例３：第１のドーパント濃度は約１０１８ｃｍ－３以上であり、第２のドーパント濃度は約１０１８ｃｍ－３以下である、例２に記載の半導体デバイス。
【0103】
例４：半導体本体の第２の領域はゲート構造の中に延在する、例１－３に記載の半導体デバイス。
【0104】
例５：半導体本体の第２の領域の長さは半導体本体の第１の領域の長さより大きい、例１－４に記載の半導体デバイス。
【0105】
例６：ゲート構造はゲート誘電体を含み、ゲート誘電体は半導体本体の第１の領域の一部上および半導体本体の第２の領域の一部上にある、例１－５に記載の半導体デバイス。
【0106】
例７：半導体本体の第２の領域上に第１のダミーゲート構造をさらに含み、第１のダミーゲート構造はソース領域よりドレイン領域に近い、例１－６に記載の半導体デバイス。
【0107】
例８：ゲート構造と第１のダミーゲート構造との間の間隔は、ドレイン領域の長さにおよそ等しい、例７に記載の半導体デバイス。
【0108】
例９：半導体本体の第２の領域上の第２のダミーゲート構造をさらに含み、第２のダミーゲート構造はソース領域およびドレイン領域と実質的に等距離にある、例７に記載の半導体デバイス。
【0109】
例１０：半導体本体の第２の領域は、第２の領域の長さに沿って不均一なドーパント濃度を含む、例１－９に記載の半導体デバイス。
【0110】
例１１：半導体本体はナノワイヤまたはナノリボンである、例１－１０に記載の半導体デバイス。
【0111】
例１２：基板と、基板上のソース領域と、基板上のドレイン領域と、ソース領域からドレイン領域へ延在する、半導体本体の鉛直に方向づけられたスタックであって、半導体本体は第１の長さを有する、スタックと、ソース領域に隣接して半導体本体のスタックの周囲にあるゲート構造であって、ゲート構造は第１の長さより短い第２の長さを有する、ゲート構造と、を含む、半導体デバイス。
【0112】
例１３：ゲート構造は半導体本体のチャネル領域を画定する、例１２に記載の半導体デバイス。
【0113】
例１４：半導体本体は、チャネル領域内のみがゲート誘電体により包囲される。例１３に記載の半導体デバイス。
【0114】
例１５：ドレイン領域は、本体と、ソース領域に対して延在する複数の突出部とを含む、例１２－１４に記載の半導体デバイス。
【0115】
例１６：ゲート構造に隣接するダミーソース／ドレイン領域をさらに含み、ダミーソース／ドレイン領域は、ダミー本体と、ドレイン領域に対して延在する複数のダミー突出部とを含む、例１５に記載の半導体デバイス。
【0116】
例１７：半導体本体はドレイン拡張部を含む、例１２－１６に記載の半導体デバイス。
【0117】
例１８：ドレイン拡張部は、第１のドーパント濃度を有し、ドレイン領域は、第１のドーパント濃度より大きい第２のドーパント濃度を有する、例１７に記載の半導体デバイス。
【0118】
例１９：ドレイン拡張部がゲート構造により部分的に包囲される、例１７または例１８に記載の半導体デバイス。
【0119】
例２０：半導体本体がナノワイヤまたはナノリボンである、例１２－１９に記載の半導体デバイス。
【0120】
例２１：フィンを形成する段階であって、フィンは交互する半導体本体および犠牲層を含む、段階と、フィン上に犠牲ゲート構造を配置する段階と、犠牲ゲート構造の外側の犠牲層を除去する段階と、犠牲ゲート構造に隣接するフィンの一部上にマスク層を配置する段階と、フィンの両端上にソース領域およびドレイン領域を形成する段階と、犠牲ゲート構造およびマスク層を除去する段階と、犠牲層の残りの部分を除去する段階と、半導体本体の領域をドーピングする段階と、犠牲ゲート構造により以前に覆われた半導体本体の一部上にゲート構造を配置する段階とを含む、半導体デバイスを形成する方法。
【0121】
例２２：半導体本体の領域をドーピングする段階は、犠牲ゲート構造を配置する前に実装される、例２１に記載の方法。
【0122】
例２３：ドレイン領域は、ドレイン領域の長さの２倍に等しい距離だけゲート構造から離間される、例２１または例２２に記載の方法。
【0123】
例２４：ボードと、ボードに電気的に結合された電子パッケージと、電子パッケージに電気的に結合されたダイとを含み、ダイは、基板と、基板上のソース領域と、基板上のドレイン領域と、ソース領域からドレイン領域へ延在する半導体本体であって、半導体本体は、第１の導電型を有する第１の領域および第２の導電型を有する第２の領域とを有する、半導体本体と、半導体本体の第１の領域上のゲート構造であって、ゲート構造はドレイン領域よりソース領域に近い、ゲート構造とを含む、電子デバイス。
【0124】
例２５：ソース領域およびドレイン領域は第２の導電型を有し、ドレイン領域は第１のドーパント濃度を有し、半導体本体の第２の領域は第１のドーパント濃度より小さい第２のドーパント濃度を有する、例２４に記載の電子デバイス。
【図1A】
【図1B】
【図1C】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図6】
【図7】