特許 7600503 高アスペクト比な、急峻なドーパントプロファイルを有するｎ型ソースまたはドレイン構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-09

(45)【発行日】2024-12-17

(54)【発明の名称】高アスペクト比な、急峻なドーパントプロファイルを有するｎ型ソースまたはドレイン構造

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241210BHJP

   H01L 29/78 20060101ALI20241210BHJP

   H01L 21/8234 20060101ALI20241210BHJP

   H01L 27/088 20060101ALI20241210BHJP

   H01L 21/8238 20060101ALI20241210BHJP

   H01L 27/092 20060101ALI20241210BHJP

   H01L 29/786 20060101ALI20241210BHJP

   H01L 29/417 20060101ALI20241210BHJP

   H01L 29/423 20060101ALI20241210BHJP

   H01L 29/49 20060101ALI20241210BHJP

【ＦＩ】

H01L29/78 301S

H01L29/78 301X

H01L27/088 D

H01L27/088 B

H01L27/092 F

H01L27/092 C

H01L29/78 616L

H01L29/78 616K

H01L29/78 616V

H01L29/78 618C

H01L29/50 M

H01L29/58 G

【請求項の数】 20

【外国語出願】

(21)【出願番号】P 2020104080

(22)【出願日】2020-06-16

(65)【公開番号】P2021052173

(43)【公開日】2021-04-01

【審査請求日】2023-06-13

(31)【優先権主張番号】16/580,941

(32)【優先日】2019-09-24

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ライアン キーチ

(72)【発明者】

【氏名】アナンド エス．マーシー

(72)【発明者】

【氏名】ニコラス ジー．ミヌティーロ

(72)【発明者】

【氏名】スレシュ ヴィシュワナート

(72)【発明者】

【氏名】ムハンマド ハサン

(72)【発明者】

【氏名】ビスワジート グハ

(72)【発明者】

【氏名】スブリナ ラフィケ

【審査官】戸川 匠

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０３２３２５９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０２７７４４８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０３２５６４８（ＵＳ，Ａ１）

【文献】特開２０００－３０７１１３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／４９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

鉛直に並ぶ水平ナノワイヤと、
前記鉛直に並ぶ水平ナノワイヤの周囲にあるゲートスタックと、
前記鉛直に並ぶ水平ナノワイヤの第１端部にある第１エピタキシャルソースまたはドレイン構造と、
前記鉛直に並ぶ水平ナノワイヤの第２端部にある第２エピタキシャルソースまたはドレイン構造と、を備え、前記第１エピタキシャルソースまたはドレイン構造および前記第２エピタキシャルソースまたはドレイン構造は、シリコン、リンおよびヒ素を含み、リンの原子濃度は、ヒ素の原子濃度と実質的に同一である、
集積回路構造。

【請求項2】

リンの前記原子濃度は１Ｅ２０原子／ｃｍ^３より大きく、ヒ素の前記原子濃度は５Ｅ１９原子／ｃｍ^３より大きい、請求項１に記載の集積回路構造。

【請求項3】

前記第１エピタキシャルソースまたはドレイン構造および前記第２エピタキシャルソースまたはドレイン構造は、ヒ素の深度と実質的に同一なリンの深度を有する、請求項１または２に記載の集積回路構造。

【請求項4】

リンの前記深度は、ヒ素の前記深度の１ナノメートル以内に存在する、請求項３に記載の集積回路構造。

【請求項5】

前記第１エピタキシャルソースまたはドレイン構造および前記第２エピタキシャルソースまたはドレイン構造は、０．３５ｍＯｈｍ・ｃｍより小さい抵抗率を有する、請求項１から４のいずれか一項に記載の集積回路構造。

【請求項6】

前記ゲートスタックの第１および第２の側にそれぞれ沿って、第１および第２誘電体ゲート側壁スペーサをさらに含む、
請求項１から５のいずれか一項に記載の集積回路構造。

【請求項7】

前記第１エピタキシャルソースまたはドレイン構造上の第１導電性コンタクトと、
前記第２エピタキシャルソースまたはドレイン構造上の第２導電性コンタクトと、をさらに含む、
請求項１から６のいずれか一項に記載の集積回路構造。

【請求項8】

鉛直に並ぶ水平ナノワイヤと、
前記鉛直に並ぶ水平ナノワイヤの周囲にあるゲートスタックと、
前記鉛直に並ぶ水平ナノワイヤの第１端部にある第１エピタキシャルソースまたはドレイン構造と、前記鉛直に並ぶ水平ナノワイヤの第２端部にある第２エピタキシャルソースまたはドレイン構造と、を含み、
前記第１エピタキシャルソースまたはドレイン構造および前記第２エピタキシャルソースまたはドレイン構造は、シリコン、リンおよびヒ素を含み、
前記第１エピタキシャルソースまたはドレイン構造は、前記鉛直に並ぶ水平ナノワイヤを超えて横方向へ延びる第１部分を備え、前記鉛直に並ぶ水平ナノワイヤより上に鉛直に延びる第２部分を備え、前記第２部分は、前記第１部分の水平方向厚さより大きい鉛直方向厚さを備え、
前記第２エピタキシャルソースまたはドレイン構造は、前記鉛直に並ぶ水平ナノワイヤを超えて横方向に延びる第１部分を備え、前記鉛直に並ぶ水平ナノワイヤより上に鉛直に延びる第２部分を備え、前記第２部分は、前記第１部分の水平方向厚さより大きい鉛直方向厚さを備える、
集積回路構造。

【請求項9】

前記第１エピタキシャルソースまたはドレイン構造および前記第２エピタキシャルソースまたはドレイン構造は、シリコンリンおよびヒ素を含み、リンの原子濃度は、ヒ素の原子濃度と実質的に同一である、請求項８に記載の集積回路構造。

【請求項10】

前記ゲートスタックの第１および第２の側にそれぞれ沿って、第１および第２誘電体ゲート側壁スペーサをさらに含む、請求項８または９に記載の集積回路構造。

【請求項11】

前記第１エピタキシャルソースまたはドレイン構造上の第１導電性コンタクトと、
前記第２エピタキシャルソースまたはドレイン構造上の第２導電性コンタクトとをさらに含む、
請求項８から１０のいずれか一項に記載の集積回路構造。

【請求項12】

基板と、
前記基板に結合された構成要素とを含み、前記構成要素は、集積回路構造を含み、前記集積回路構造は、
鉛直に並ぶ水平ナノワイヤと、
前記鉛直に並ぶ水平ナノワイヤの周囲にあるゲートスタックと、
前記鉛直に並ぶ水平ナノワイヤの第１端部にある第１エピタキシャルソースまたはドレイン構造と、
前記鉛直に並ぶ水平ナノワイヤの第２端部にある第２エピタキシャルソースまたはドレイン構造と、を含み、前記第１エピタキシャルソースまたはドレイン構造および前記第２エピタキシャルソースまたはドレイン構造は、シリコン、リンおよびヒ素を含み、リンの原子濃度は、ヒ素の原子濃度と実質的に同一である、
コンピューティングデバイス。

【請求項13】

前記基板に結合されたメモリをさらに含む、
請求項１２に記載のコンピューティングデバイス。

【請求項14】

前記基板に結合された通信チップをさらに含む、
請求項１２または１３に記載のコンピューティングデバイス。

【請求項15】

前記基板に結合されたカメラをさらに含む、
請求項１２から１４のいずれか一項に記載のコンピューティングデバイス。

【請求項16】

前記基板に結合されたバッテリをさらに含む、
請求項１２から１５のいずれか一項に記載のコンピューティングデバイス。

【請求項17】

前記基板に結合されたアンテナをさらに含む、
請求項１２から１６のいずれか一項に記載のコンピューティングデバイス。

【請求項18】

前記構成要素は、パッケージされた集積回路ダイである、請求項１２から１７のいずれか一項に記載のコンピューティングデバイス。

【請求項19】

前記構成要素は、プロセッサ、通信チップ、およびデジタルシグナルプロセッサから成る群から選択される、請求項１２から１８のいずれか一項に記載のコンピューティングデバイス。

【請求項20】

前記コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスから成る群から選択される、請求項１２から１９のいずれか一項に記載のコンピューティングデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の複数の実施形態は、次世代型集積回路構造の製造の分野にあり、特に、急峻なドーパントプロファイルを有するソースまたはドレイン構造を備える集積回路構造の分野にある。

【背景技術】

【0002】

過去数十年にわたり、集積回路内のフィーチャのスケーリングは、成長を続ける半導体産業を後押しする駆動力であった。よりいっそう微細なフィーチャにスケーリングすることにより、半導体チップの限定された面積における機能ユニットの密度を増大させることが可能となる。例えば、トランジスタのサイズを縮小することで、より多数のメモリまたはロジックデバイスをチップ上に組み込むことが可能となり、製造される製品の能力の増大をもたらす。しかしながら、これまで以上の能力を目指すには、問題がないわけではない。各デバイスの性能を最適化する必要性が、ますます重要になっている。

【0003】

集積回路デバイスの製造において、トライゲートトランジスタなどのマルチゲートトランジスタは、デバイス寸法が縮小を続けるにつれて、より広く用いられるようになった。従来プロセスにおいて、トライゲートトランジスタは一般的に、バルクシリコン基板またはシリコンオンインシュレータ基板のいずれかの上に製造される。場合によっては、より低コストであり、またより複雑性の低いトライゲート製造プロセスが可能になるということに起因して、バルクシリコン基板が好まれる。別の態様において、１０ナノメートル（ｎｍ）ノードより下のマイクロエレクトロニクスデバイス寸法スケーリングとして、移動性改善および短チャネルの制御を維持することは、デバイスの製造に課題を提供する。デバイスを製造するように使用されるナノワイヤは、改善された短チャネルの制御を提供する。

【0004】

しかしながら、影響を生じさせることなくマルチゲートおよびナノワイヤトランジスタをスケーリングすることにはなっていない。マイクロエレクトロニクス回路のこれらの基本構成単位の寸法が低減するにつれて、および、所与の領域において製造される非常に多くの基本構成単位の数が増大するにつれて、これらの構成単位をパターン化するために使用されるリソグラフィプロセスに対する制約が大きくなってきている。特に、半導体スタックにおいてパターニングされたフィーチャの最小寸法（重大な寸法）と、そのようなフィーチャの間の間隔との間で、トレードオフがあり得る。

【0005】

従来の、および、現在の知られている製造プロセスにおける変動性により、１０ナノメートルノードまたは１０ナノメートル未満ノードの範囲までさらに延びる可能性が制限され得る。その結果、将来のテクノロジーノードに必要な機能構成要素の製造には、新しい方法の導入、または、現在の製造プロセスへの新しい技術の統合、または、現在の製造プロセスの置き換えが必要と成り得る。

【図面の簡単な説明】

【0006】

【図1A】ナノワイヤデバイスに対するフィンＦＥＴデバイスの従来のエピタキシャル成長を示す。

【0007】

【図1B】本開示の一実施形態による、開始ナノワイヤ構造、一体化されたＥＰＩ成長を備えるナノワイヤ構造、および、一体化されていないＥＰＩ成長を備えるナノワイヤ構造、の断面図を示す。

【0008】

【図2A】本開示の一実施形態による、（ａ）シリコン構造上にリンでドープされたシリコンエピタキシャル成長結果、および（ｂ）シリコン構造上にリンおよびヒ素で共ドープされたシリコンエピタキシャル成長結果の、トップダウンスキャニング電子顕微鏡（ＳＥＭ）画像を含む。

【0009】

【図2B】本開示の一実施形態による、（ａ）シリコン構造上にリンでドープされたシリコンエピタキシャル成長結果、および（ｂ）シリコン構造上にリンおよびヒ素で共ドープされたシリコンエピタキシャル成長結果の、断面スキャニング電子顕微鏡（ＳＥＭ）画像を含む。

【0010】

【図2C】本開示の一実施形態による、図２Ｂの画像（ｂ）の部分の拡大図である。

【0011】

【図2D】本開示の一実施形態による、深度（ナノメートル）の関数としての濃度（原子／ｃｍ^３）のプロットを含む。

【0012】

【図2E】本開示の一実施形態による、深度（ナノメートル）の関数としての濃度（原子／ｃｍ^３）のプロットを含む。

【0013】

【図3A】本開示の別の実施形態による、一対の半導体フィンの上方にある複数のゲート線の平面図を示す。

【0014】

【図3B】本開示の一実施形態による、図３Ａの軸ａ‐ａ'に沿って切断された断面図を示す。

【0015】

【図4】本開示の別の実施形態による、ＮＭＯＳデバイスのためのトレンチコンタクトを備える集積回路構造の断面図を示す。

【0016】

【図5】本開示の一実施形態による、隆起したソースまたはドレイン領域上に導電性コンタクトを備える集積回路構造の断面図を示す。

【0017】

【図6A】本開示の一実施形態による、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。

【図6B】本開示の一実施形態による、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。

【0018】

【図7A】本開示の一実施形態による、ナノワイヤベースの集積回路構造の３次元断面図を示す。

【0019】

【図7B】本開示の一実施形態による、ａ－ａ'軸に沿って切断された、図７Ａのナノワイヤベースの集積回路構造のソースまたはドレイン断面図を示す。

【0020】

【図7C】本開示の一実施形態による、ｂ‐ｂ'軸に沿って切断された、図７Ａのナノワイヤベースの集積回路構造の断面チャネル図を示す。

【0021】

【図8A】本開示の一実装による、コンピューティングデバイスを示す。

【0022】

【図8B】本開示の１または複数の実施形態を含む、インターポーザを示す。

【0023】

【図9】本開示の一実施形態による、本明細書において説明される、または、本明細書において説明される１または複数の特徴を含む、１または複数のプロセスによって製造されたＩＣを利用するモバイルコンピューティングプラットフォームの等角図である。

【0024】

【図10】本開示の一実施形態による、フリップチップがマウントされたダイの断面図を示す。

【発明を実施するための形態】

【0025】

リンおよびヒ素による共ドーパントに基づく急峻なドーパントプロファイルなどの、急峻なドーパントプロファイルを有するソースまたはドレイン構造を備える集積回路構造が、説明される。以下の説明において、本開示の実施形態の十分な理解を提供すべく、具体的な統合および材料のレジームなど、多数の具体的な詳細が説明される。当業者には、本開示の実施形態がこれらの具体的な詳細なしに実践され得ることは明らかであろう。他の例において、本開示の実施形態を不必要に不明瞭としないようにするべく、集積回路設計レイアウトなどのよく知られている特徴は、詳細には説明されていない。さらに、図面に示される様々な実施形態は例示的に表現したものであって、必ずしも原寸に比例して描かれてはいないことが理解されるべきである。

【0026】

以下の「発明を実施するための形態」は、本質的に単に例示であり、主題の実施形態またはそのような実施形態の適用および使用を限定することは意図されない。本明細書で使用されるとき、「例示的（ｅｘｅｍｐｌａｒｙ）」という語は、「実施例、実例、または例示としての役割を果たすこと」を意味する。本明細書で例示的として説明される実装形態はいずれも、必ずしも他の実装形態よりも好ましいかまたは有利なものとして解釈されるべきではない。さらに、上述の「技術分野」、「背景技術」、「発明の概要」、または以下の「発明を実施するための形態」で提示される、いかなる明示的または黙示的な理論によっても、束縛されることを意図するものではない。

【0027】

本明細書は、「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への参照を含む。「１つの実施形態では（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」または「一実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」という語句の出現は、必ずしも、同一の実施形態を指すものではない。特定の特徴、構造、または特性は、本開示と一貫する任意の好適な方式で組み合わせられ得る。

【0028】

用語以下の段落は、本開示（添付の特許請求の範囲を含む）に見られる用語についての定義または文脈を提供する。

【0029】

「備える（Ｃｏｍｐｒｉｓｉｎｇ）」。この用語は、オープンエンド型である。この用語が添付の特許請求の範囲において使用される場合、追加の構造または工程を除外しない。

【0030】

「～ように構成された（Ｃｏｎｆｉｇｕｒｅｄ Ｔｏ）」。様々なユニットまたは構成要素が、１または複数のタスクを実行する「ように構成された」として記述または特許請求されることがある。そのような文脈において、「ように構成される」は、ユニットまたは構成要素が、動作の最中にそれらの１または複数のタスクを実行する構造を含むことを示すことによって、構造を暗示するために使用される。したがって、ユニットまたは構成要素は、指定されたユニットまたは構成要素が現在動作していない（例えば、起動していない、または、アクティブでない）ときでさえも、タスクを実行するように構成されていると言うことができる。ユニットまたは回路または構成要素が、１または複数のタスクを実行する「ように構成されている」と記述することは、そのユニットまたは構成要素について、米国特許法第１１２章第６段落を援用しないことを明示的に意図する。

【0031】

「第１」、「第２」など本明細書で使用するとき、これらの用語は、それらの後の名詞に関する符号として使用されるものであり、いずれのタイプの（例えば、空間的、時間的、論理的などの）順序付けも示唆するものではない。

【0032】

「結合される」。以下の説明は、素子またはノードまたは特徴が共に「結合される」ことについて言及する。本明細書において使用されるとき、別段の明示的な記載がない限り、「結合される」は、１つの要素またはノードまたはフィーチャが、別の要素またはノードまたはフィーチャに直接的または間接的に結び付けられている（または、直接的または間接的に通信している）ことを意味するものであり、必ずしも機械的な結合である必要はない。

【0033】

さらに、特定の用語法はまた、以下の説明において参照目的のためにのみ使用される場合があり、それゆえ、限定的であることは意図されない。例えば、「上」、「下」、「上方」、および「下方」などの用語は、参照された図面内での方向を指す。「前方」、「後方」、「後部」、「側方」、「外方向」、「内方向」などの用語は、説明対象のコンポーネントを説明する文書および関連する図面を参照することにより明らかになる、一貫しているが任意の座標系における、コンポーネントの一部の向きまたは位置、または、その両方を説明するものである。そのような用語は、具体的に上述された語、それらの派生語、および類似の意味の語を含み得る。

【0034】

「抑制」。本明細書で使用されるとき、抑制は、減少または最小化された効果を説明するために使用される。構成要素または特徴が、作用、動作、若しくは状態を抑制するものとして説明されるとき、それは、完全に、その結果若しくは成果または将来の状態を完全に阻止し得るものである。さらに、「抑制」は、そうでなければ生じ得る成果、性能、または、効果の減少または低減もまた指し得る。したがって、構成要素、要素、または特徴が、結果または状態を抑制するとして言及されるとき、これらの構成要素、要素、または特徴は、その結果または状態を完全に阻止または排除する必要はない。

【0035】

本明細書において説明される実施形態は、基板工程（ＦＥＯＬ）の半導体処理および構造に関連し得る。ＦＥＯＬは、個別デバイス（例えば、トランジスタ、コンデンサ、抵抗器など）が半導体基板または層にパターニングされる、集積回路（ＩＣ）製造の第１部分である。ＦＥＯＬは、一般的に、金属インターコネクト層の堆積まで（ただし、これを含まない）のすべてを包含する。最後のＦＥＯＬ工程の後、典型的には、分離された（例えば、いかなるワイヤもない）トランジスタを有するウェハが結果として生じる。

【0036】

本明細書において説明される実施形態は、配線工程（ＢＥＯＬ）の半導体処理および構造に関連し得る。ＢＥＯＬは、個別デバイス（例えば、トランジスタ、コンデンサ、抵抗器など）がウェハ上の配線、例えば、１または複数のメタライゼーション層と相互接続される、ＩＣ製造の第２部分である。ＢＥＯＬは、コンタクト、絶縁層（誘電体）、金属レベル、および、チップ‐パッケージ間接続のためのボンディング部位を含む。製造段階のＢＥＯＬ部分においては、コンタクト（パッド）、インターコネクトワイヤ、ビア、および、誘電体構造が形成される。現代のＩＣプロセスにおいて、１０より多くの金属層がＢＥＯＬにおいて追加され得る。

【0037】

後述される実施形態は、ＦＥＯＬ処理および構造、ＢＥＯＬ処理および構造、または、ＦＥＯＬ処理および構造とＢＥＯＬ処理および構造との両方に適用され得る。特に、例示的な処理スキームが、ＦＥＯＬ処理の状況を使用して示され得るが、そのようなアプローチは、ＢＥＯＬ処理にもまた適用され得る。同様に、例示的な処理スキームは、ＢＥＯＬ処理の状況を使用して示され得るが、そのようなアプローチは、ＦＥＯＬ処理にもまた適用され得る。

【0038】

本開示の１または複数の実施形態によれば、高スケールトランジスタデバイスのための、急峻なドーパントプロファイルを有する、高アスペクト比なＮ型ソースまたはドレイン構造が説明される。１または複数の実施形態において、高スケールトランジスタのための、その場のリン（Ｐ）およびヒ素（Ａｓ）共ドープエピタキシャルソースまたはドレイン構造が説明される。

【0039】

文脈を提供すると、最先端のトランジスタデバイスは、高くリンでドーピングされた、デバイスのソースまたはドレイン（Ｓ／Ｄ）領域に関する選択的エピタキシャル層（ＥＰＩ）を活用する。層の、同様の｛００１｝および｛１１１｝成長率は、幅広い「マッシュルーム」モホロジー（例えば、必須な層の高さと共に取得された、対応する顕著な横方向成長）をもたらし得る。高い高さ／幅アスペクト比を有する高導電性ｎＭＯＳ層は、ｐ－ｔｏ－ｎのＳ／Ｄ短絡およびデバイスピッチにおける限定を回避すべく、フィンスペーサの欠如に起因して、ナノワイヤ（ＮＷ）／ナノリボン（ＮＲ）構造を特に必要とする。

【0040】

従来のアプローチは、（１）ｎ－ｅｐｉ充填を減少させて、外側への成長に限定すること、および／または、（２）フィンピッチを増加させて、所望のｅｐｉ充填を可能にすること、を含んでいた。観察される、対応する不利な点は、（１）ナノワイヤ／ナノリボン（ＮＷ／ＮＲ）製品上でｎ－ｅｐｉ充填が単に減少することが、均一なソース－ドレイン充填において、および後の金属コンタクトにおいて、顕著な困難をもたらし得ること、および／または、（２）高いドーピングのモホロジーに対応するように大きいフィンピッチを維持して、選択的ｎ－ｅｐｉ層が技術およびムーアの法則のリミッタであること、を含む。

【0041】

本開示の一実施形態によれば、急な｛１１１｝成長率から大きな高さ／幅アスペクト比モホロジーを提供するように、選択的エピタキシャルな、リンおよびヒ素で共ドープされたＳｉソース／ドレイン層が実装される。結果として生じる狭いｎＥＰＩ Ｓ／Ｄ領域は、ｐ－ｔｏ－ｎ短絡を回避し、金属ラップアラウンドから柱状構造に大きいコンタクト領域を可能にする。本明細書で説明されるものなどのｎ－ｅｐｉ層モホロジーの実施形態を実装する利点は、ナノリボンおよびナノワイヤに基づく次世代デバイスに関し、ムーアの法則のリミッタを除去することを含み得る。ナノリボンおよびナノワイヤに基づくそのようなデバイスは、増加したコンタクト領域および低減したフィンピッチのために高アスペクト比で最適化された、一貫して均一なソース／ドレインを必要とするかもしれないことが、理解されるべきである。さらに、デバイス性能および密度は、本明細書で説明された実施形態の実装において、並行して改善され得る。

【0042】

一実施形態において、性能最適化がモホロジー最適化と同等であるエピタキシャルで選択的に共ドープされたＳｉ：Ａｓ，Ｐ膜に関して、成長レジームが説明される。ソース／ドレイン層は、増大したコンタクト領域、改善された均一性、低減された欠陥および拡散、および／または、増大したデバイス密度のために使用され得る。一実施形態において、膜性能は、最先端のｎＭＯＳソース／ドレイン材料と比較して、ＳｉをＡｓおよびＰと共ドープすることからの抵抗率および活性キャリア濃度を約２０％改善することから派生される。最良に理解されるものとして、シリコン（Ｓｉ）格子において、リン（Ｐ）をより小さくすることと、ヒ素（Ａｓ）をより大きくすることとを組にすると、活性化および下流アニールにおける欠陥およびドーパント拡散が減少する。さらに、成長速度論の変化は、高アスペクト比成長を可能にし、必須のｎＥＰＩ高さが、比較的はるかに狭い横方向プロファイルで実現する。したがって、ｐＭＯＳおよびｎＭＯＳフィンが共により近くにもたらされ得、ムーアの法則スケーリングを促進する。

【0043】

本明細書で説明される実施形態は、（例えば、フィンＦＥＴデバイスと比較して）典型的にはフィンスペーサが存在しない、ナノワイヤおよびナノリボンデバイスのスケーリング、および、ｎＭＯＳ領域の横方向成長の増強を可能にするように実装され得る。文脈を提供するように、図１Ａは、ナノワイヤデバイスに対しての、フィンＦＥＴデバイスに関する従来のエピタキシャル成長を示す。

【0044】

図１Ａの左手側方を参照すると、基板１０２より上にフィンＦＥＴ構造１００の断面図が示される。フィンＦＥＴ構造１００は、シャロートレンチ分離構造１０４より上にフィンスペーサ１０６を含む。フィンスペーサ１０６は、フィンネック１０８および限定されるマッシュルーム１１０へのエピタキシャル成長を制限する。シャロートレンチ分離構造１０４より上の所与の合計エピタキシャル高さｙ１に関して、対応するマッシュルーム幅ｘ１が観察される。

【0045】

図１Ａの右手側方を参照すると、基板１０２より上のマルチナノワイヤ構造１２０の断面図が示される（ページへのナノワイヤ１２２は破線の円で図示される）。マルチナノワイヤ構造１２０は、シャロートレンチ分離構造１０４より上にフィンスペーサを含まない。フィンスペーサがない場合、エピタキシャル成長が、大きく幅広いマッシュルーム１２４をもたらす。シャロートレンチ分離構造１０４より上の所与の合計エピタキシャル高さｙ２に関して、対応するマッシュルーム幅ｘ２が観察される。

【0046】

構造１００および１２０を比較すると、所与の同一の高さｙ１＝ｙ２において、ｘ２はｘ１よりも実質的に大きい。スペーサ１０６を有するフィンＦＥＴ構造１００は、横方向ＥＰＩ成長を制限し、高いフィン密度を可能にする。しかしながら、ナノワイヤ構造１２０上のＥＰＩ充填は、フィンスペーサの欠如に起因して、はるかに広いＥＰＩ成長を有する。ＥＰＩ成長において、横方向幅の増大は、デバイス密度を制限する。

【0047】

短絡を回避するための、ナノワイヤ／ナノリボンデバイスに関する高アスペクト比ｎＥＰＩの有効性は、ＮＷまたはＮＲ端部におけるＥＰＩ形成を見ることによって示され得る。例として、図１Ｂは、本開示の一実施形態による、開始ナノワイヤ構造、一体化されたＥＰＩ成長を備えるナノワイヤ構造、および一体化されていないＥＰＩ成長を備えるナノワイヤ構造の断面図を示す。

【0048】

図１Ｂの構造１５０を参照すると、開始構造は、交互する犠牲シリコンゲルマニウム層１５４およびシリコンナノワイヤ層１５６を備えるシリコン基板１５２を含む。構造１５０は、ＥＰＩソースまたはドレイン成長に関するナノワイヤスタックの端部を提供する。犠牲シリコンゲルマニウム層１５４は、例えば、リプレースメントゲートプロセスの最中に実行されるナノワイヤリリースプロセスにおいて、最終的に除去され得ることが、理解されるべきである。しかしながら、ＥＰＩ成長のときには、ＥＰＩ成長がリプレースメントゲートプロセスの前に実行される場合、犠牲シリコンゲルマニウム層１５４が存在し得る。

【0049】

図１Ｂの構造１６０を参照すると、Ｐ型構造は、交互する犠牲シリコンゲルマニウム層１６４Ａおよびシリコンナノワイヤ層１６６Ａを備えるシリコン基板１６２を含む。Ｐ型エピタキシャル領域１６８Ａ（例えば、ホウ素ドープされたシリコンＥＰＩ）は、交互する犠牲シリコンゲルマニウム層１６４Ａおよびシリコンナノワイヤ層１６６Ａの端部に形成される。Ｎ型構造は、交互する犠牲シリコンゲルマニウム層１６４Ｂおよびシリコンナノワイヤ層１６６Ｂを備えるシリコン基板１６２を含む。Ｎ型エピタキシャル領域１６８Ｂ（例えば、リンでドープされたシリコンＥＰＩ）が、交互する犠牲シリコンゲルマニウム層１６４Ｂおよびシリコンナノワイヤ層１６６Ｂの端部に形成される。Ｎ型エピタキシャル領域１６８Ｂは、鉛直に並ぶ水平ナノワイヤ１６６Ｂを超えて横方向に延びる第１部分ｘ３と、鉛直に並ぶ水平ナノワイヤ１６６Ｂより上に鉛直に延びる第２部分ｙ３とを有する。特定の実施形態において、図示されるように、第２部分ｙ３は、第１部分ｘ３の水平方向厚さより小さいか、または等しい鉛直方向厚さを有する。結果として、Ｎ型エピタキシャル領域１６８Ｂは、ｄ１のデバイス間隔でＰ型エピタキシャル領域１６８Ａと不利に一体化される。

【0050】

図１Ｂの構造１７０を参照すると、Ｐ型構造は、交互する犠牲シリコンゲルマニウム層１７４Ａおよびシリコンナノワイヤ層１７６Ａを備えるシリコン基板１７２を含む。Ｐ型エピタキシャル領域１７８Ａ（例えば、ホウ素ドープされたシリコンＥＰＩ）は、交互する犠牲シリコンゲルマニウム層１７４Ａおよびシリコンナノワイヤ層１７６Ａの端部に形成される。Ｎ型構造は、交互する犠牲シリコンゲルマニウム層１７４Ｂおよびシリコンナノワイヤ層１７６Ｂを備えるシリコン基板１７２を含む。Ｎ型エピタキシャル領域１７８Ｂ（例えば、リンおよびヒ素で共ドープされたシリコンＥＰＩ）が、交互する犠牲シリコンゲルマニウム層１７４Ｂおよびシリコンナノワイヤ層１７６Ｂの端部に形成される。Ｎ型エピタキシャル領域１７８Ｂは、鉛直に並ぶ水平ナノワイヤ１７６Ｂを超えて横方向に延びる第１部分ｘ４と、鉛直に並ぶ水平ナノワイヤ１７６Ｂより上に鉛直に延びる第２部分ｙ４とを有する。特定の実施形態において、図示されるように、第２部分ｙ４は、第１部分ｘ４の水平方向厚さより大きい鉛直方向厚さを有する。結果として、Ｎ型エピタキシャル領域１７８Ｂは、ｄ１のデバイス間隔で、およびｄ２のデバイス間隔でさえも、Ｐ型エピタキシャル領域１７８Ａとの間にギャップ１８０を形成し得、ここで、ｄ２はｄ１より小さい。

【0051】

再び図１Ｂの構造１７０を参照すると、本開示の一実施形態によれば、集積回路構造は鉛直に並ぶ水平ナノワイヤ１７６Ｂを含む。ゲートスタックは鉛直に並ぶ水平ナノワイヤの周囲にあり、そのようなゲートスタックの例は以下でより詳細に説明される。エピタキシャルソースまたはドレイン構造１７８Ｂは、鉛直に並ぶ水平ナノワイヤ１７６Ｂの端部にある。エピタキシャルソースまたはドレイン構造１７８Ｂは、シリコン、リンおよびヒ素を含む。そのような一実施形態において、リンの原子濃度は実質的にヒ素の原子濃度と同一である。特定の実施形態において、エピタキシャルソースまたはドレイン構造１７８Ｂは、鉛直に並ぶ水平ナノワイヤ１７６Ｂを超えて横方向に延びる第１部分ｘ４と、鉛直に並ぶ水平ナノワイヤ１７６Ｂより上に鉛直に延びる第２部分ｙ４とを有する。特定の実施形態において、第２部分ｙ４は、第１部分ｘ４の水平方向厚さより大きい鉛直方向厚さを有する。

【0052】

本明細書で説明されるコンセプトをさらに示すと、ＮＷ／ＮＲデバイスのためのｎＥＰＩモホロジーは、ＮＷ／ＮＲスタック端部上でのｎＥＰＩの「マッシュルーム」モホロジー（必要な高さと共に取得された、顕著な横方向成長）が隣接デバイスとのＳ／Ｄ短絡を導くという問題を含み得る。一実施形態において、急な｛１１１｝成長率から派生した大きな高さ／幅アスペクト比モホロジーを有する共ドープされたｎＥＰＩ膜は、狭いｎＥＰＩ Ｓ／Ｄ領域をもたらす。モホロジーは、Ｓ／Ｄ短絡を回避し、金属ラップアラウンドから、大きいコンタクト領域のために、結果として生じる柱状Ｓ／Ｄ構造を可能にするように、実装され得る。

【0053】

図２Ａは、本開示の一実施形態による、（ａ）シリコン構造上にリンでドープされたシリコンエピタキシャル成長結果、および（ｂ）シリコン構造上にリンおよびヒ素で共ドープされたシリコンエピタキシャル成長結果の、トップダウンスキャニング電子顕微鏡（ＳＥＭ）画像を含む。図２Ａを参照すると、リンでドープされたシリコンエピタキシャル成長に関する位置２００Ａにおける横方向成長は、リンおよびヒ素で共ドープされたシリコンエピタキシャル成長に関する位置２００Ｂにおける横方向成長よりも、実質的に大きい。ｎＥＰＩ領域の間のスペースの幅（黒い領域）は、リンおよびヒ素で共ドープされたシリコン構造に関して増大する。

【0054】

さらに比較例として、図２Ｂは、本開示の一実施形態による、（ａ）シリコン構造上にリンでドープされたシリコンエピタキシャル成長結果、および（ｂ）シリコン構造上にリンおよびヒ素で共ドープされたシリコンエピタキシャル成長結果の、断面スキャニング電子顕微鏡（ＳＥＭ）画像を含む。

【0055】

図２Ｂの画像（ａ）を参照すると、Ｐ型構造２１０はナノワイヤ２１２端部においてｐＥＰＩ領域２１４を含む。隣接するＮ型構造２１６は、リンでドープされたｎＥＰＩ領域２１８を含む。リンでドープされたｎＥＰＩ領域２１８は、ｐＥＰＩ領域２１４より実質的に広く、隣接するｐＥＰＩ領域２１４と不用意な一体化をもたらすことがある。対照的に、図２Ｂの画像（ｂ）を参照すると、デバイス２２０はナノワイヤ端部においてｐＥＰＩ領域２２２を備えるＰ型構造を含む。隣接するＮ型構造は、ナノワイヤ端部において、リンおよびヒ素で共ドープされたｎＥＰＩ領域２２４を含む。リンおよびヒ素で共ドープされたｎＥＰＩ領域２２４は、ｐＥＰＩ領域２２２とおよそ同一の幅であり、図２Ｂの画像（ａ）のリンでドープされたｎＥＰＩ領域２１８よりも実質的に狭い。

【0056】

図２Ｃは、本開示の一実施形態による、図２Ｂの画像（ｂ）の部分の拡大図である。図２Ｃを参照すると、リンおよびヒ素で共ドープされたｎＥＰＩ領域２２４は、ｐＥＰＩ領域２２２よりわずかにだけ広く（例えば、３７．８６ｎｍ対３４．２９ｎｍ）、隣接するリンおよびヒ素で共ドープされたｎＥＰＩ領域２２４とｐＥＰＩ領域２２２との間で実質的なギャップ（例えば、２７．１４ｎｍ）が保持されることを可能にする。

【0057】

再び図２Ａから図２Ｃを参照すると、基本的に一致するＮおよびＰ高さを実現する一方、リンおよびヒ素で共ドープされたｎＥＰＩ領域２２４の異方性が、ｎ－ｔｏ－ｐ短絡を減少させ得、トランジスタ密度の増大を可能にし得ることが、理解されるべきである。ナノワイヤの場合に関して図示したが、本明細書で説明された実施形態は、ＮＷデバイス、ＮＲデバイス、ゲートオールアラウンドデバイス、フィンＦＥＴデバイスなどに実装できることが、理解されるべきである。特定の実施形態において、集積回路構造は鉛直に並ぶ水平ナノワイヤを含む。エピタキシャルソースまたはドレイン構造２２４は、鉛直に並ぶ水平ナノワイヤの端部にある。エピタキシャルソースまたはドレイン構造は、シリコン、リンおよびヒ素を含む。そのような一実施形態において、リンの原子濃度は、実質的にヒ素の原子濃度と同一である。特定の実施形態において、エピタキシャルソースまたはドレイン構造は、鉛直に並ぶ水平ナノワイヤを超えて横方向に延びる第１部分を有し、鉛直に並ぶ水平ナノワイヤより上に鉛直に延びる第２部分を備え、第２部分は、第１部分の水平方向厚さより大きい鉛直方向厚さを備える。

【0058】

さらに文脈を提供すると、現代のトランジスタ技術においてゲート長（Ｌ_Ｇ）が縮小するにつれ、デバイス全体の抵抗のうちチャネルに起因する割合は、縮小し続けている。外部抵抗Ｒｅｘｔは、したがって、デバイス抵抗の大きなソースになり、デバイス性能を限定するのに大きな役割を果たす。Ｒｅｘｔを最小にすることを助けるように、Ｐドーパント濃度が１－５×１０^２１原子／ｃｍ^３範囲にあるエピタキシャルＮ型Ｓｉが、活性ドーパント濃度を２－９×１０^２０原子／ｃｍ^３以上に最大化すべく、ソースまたはドレイン（Ｓ／Ｄ）において使用される。ドーパントのリン（Ｐ）原子を活性化させるように使用される高温アニールの最中、Ｐはデバイスのチャネルの深くへ拡散し得る。したがって、そうしなければ不十分なＩｏｎ／Ｉｏｆｆ挙動をもたらす、ドーパントのチャネルへのオーバーランのいくらかの制御または抑制を維持すべく、多くの場合、ドーパント活性化のために作成された犠牲があり、したがって、Ｓ／Ｄ抵抗率がある。理想的に、エピタキシャルＳ／Ｄは、低抵抗率を維持するように試みる一方、Ｐ拡散なしで成長し得る。そのような必要に対処することは、本明細書で説明された実施形態において、空隙に介在されるＰマイグレーションを限定し、場合によって高ドーピングされたＰの場合よりも下の値にさえ抵抗率を減少させるために、選択性のエピタキシャルＳ／Ｄ膜へのＰおよびＡｓの共ドープの有効性に誘導され得る、および／または、そこから恩恵を受け得る。観察される抵抗率を低減することは、Ｐのみでドーピングされた構造に対しての、ＰおよびＡｓの共ドープ構造の欠陥密度の低減に起因し得る。

【0059】

本開示の一実施形態によれば、本明細書で説明される共ドープされた実施形態に関するドーピングのレベルは、［Ｐ］と［Ａｓ］のそれぞれに関して５×１０^１９－１．５×１０^２１原子／ｃｍ^３の範囲である。前述した挙動が観察されるのは広範囲であり得ることが、理解されるべきである。膜は、複数の前駆体（例えば、三級ブチルアルシン、１－３％アルシン、ホスフィン、ジクロロシラン、テトラクロロシラン、塩酸）を使用して、１００－７００Ｔｏｒｒで６００－８００℃に及ぶ広範囲なプロセス条件で成長し得る。

【0060】

活性化アニールのときの、共ドープされたＳｉ：Ａｓ，Ｐのドーパント拡散の、Ｓｉ：Ｐと比較しての違いは測定可能である。さらに、結果として生じる低減されたドーパントの拡散プロファイルは、高スケールのデバイスにおいて改善された短いチャネル効果を提供する、チャネルへのＳ／Ｄ界面において、より急峻な先端をもたらし得る。例として、図２Ｄは、本開示の一実施形態による、深度（ナノメートル）の関数としての濃度（原子／ｃｍ^３）のプロット２３０を含む。図２Ｅは、本開示の一実施形態による、深度（ナノメートル）の関数としての濃度（原子／ｃｍ^３）のプロット２４０を含む。特に、図２Ｄおよび２Ｅは、それぞれ、Ｐドープされた、およびＰ／Ａｓで共ドープされた、Ｓｉ膜のＳＩＭＳ拡散ドーパント深度プロファイルを示す。具体的に、図２Ｅは、２つのドーパント濃度がおよそ同等であるそのような共ドープ膜における、［Ｐ］および［Ａｓ］のＳＩＭＳプロファイルを図示する。１２００℃のフラッシュアニール後に、約１０ナノメートルで拡散されたＰが１×１０^２０原子／ｃｍ^３であるＳｉ：Ｐ膜（図２Ｄ、プロット２３０）と比較すると、共ドープされたＳｉ：Ｐ，Ａｓ膜（図２Ｅ、プロット２４０）は、同一アニール処理に関して軽微な拡散（例えば、１ｎｍまたはより少ない）を示す。

【0061】

本明細書に説明された１または複数の実施形態によれば、ソースまたはドレイン構造形成は、シリコン、リンおよびヒ素を含むエピタキシャル材料の成長を含む。一実施形態において、ソースまたはドレイン構造は、堆積の最中（例えば、その場で）か、またはその後の堆積（例えば、注入によって）の最中のいずれか、または両者において、リンおよびヒ素原子で共ドープされたシリコンで構成される。そのような一実施形態において、ホスフィンおよびアルシンは、その場で共ドープされたシリコンエピタキシャル堆積プロセスにおいて、リンおよびヒ素ドーパントを提供するための前駆体として使用される。一実施形態において、エピタキシャル構造のリンの原子濃度は１Ｅ２０原子／ｃｍ^３より大きく、ヒ素エピタキシャル構造の原子濃度は５Ｅ１９原子／ｃｍ^３より大きい。一実施形態において、ソースまたはドレイン構造は、ヒ素の深度と実質的に同一の、リンの深度を有する。そのような一実施形態において、リンの深度は、ヒ素の深度の約１ナノメートル以内に存在する。そのような別の実施形態において、リンの深度とヒ素の深度との間の示差は、ヒ素の深度の５％より小さい。一実施形態において、ソースまたはドレイン構造は、約０．３５ｍＯｈｍ・ｃｍより小さい抵抗率を有する。一実施形態において、ヒ素およびリンの共ドーパントとしての使用は、ソースまたはドレイン構造から集積回路構造のチャネル領域へのリンの拡散を、実質的に制限するか、または完全に阻止する。そのような一実施形態において、ソースまたはドレイン構造からチャネル領域へのリンの拡散の程度は、１ナノメートルより小さく、いくつかの実施形態において、０から０．５ナノメートルの間である。

【0062】

別の態様において、本明細書で説明されるソースまたはドレイン構造は、ナノワイヤおよびナノリボン以外のアーキテクチャに基づく集積回路構造のために、例えば、フィンベースのデバイスのために実装され得る。一例において、図３Ａは本開示の別の実施形態による、一対の半導体フィンの上方にある複数のゲート線の平面図を示す。

【0063】

図３Ａを参照すると、複数のアクティブゲート線３０４が、複数の半導体フィン３００の上方に形成される。ダミーゲート線３０６が、複数の半導体フィン３００の端部にある。ゲート線３０４／３０６の間の間隔３０８は、ソースまたはドレイン領域３５１、３５２、３５３および３５４などのソースまたはドレイン領域に、導電性コンタクトを提供するように、トレンチコンタクトが配置され得る位置である。一実施形態において、複数のゲート線３０４／３０６のパターン、または、複数の半導体フィン３００のパターンが、格子構造として説明される。一実施形態において、格子状パターンは、複数のゲート線３０４／３０６、および／または、一定のピッチで離間し、一定の幅を有する複数の半導体フィン３００のパターン、または、その両方を含む。

【0064】

図３Ｂは、本開示の一実施形態による、図３Ａの軸ａ‐ａ'に沿って切断された断面図を示す。

【0065】

図３Ｂを参照すると、複数のアクティブゲート線３６４が、基板３６０より上に形成される半導体フィン３６２の、上方に形成される。ダミーゲート線３６６が、半導体フィン３６２の端部にある。誘電体層３７０は、ダミーゲート線３６６の外にある。トレンチコンタクト材料３９７は、アクティブゲート線３６４の間にあり、ダミーゲート線３６６とアクティブゲート線３６４との間にある。埋め込まれた下方ソースまたはドレイン構造３６８、および対応するキャッピング半導体層３６９は、アクティブゲート線３６４の間の半導体フィン３６２内にあり、ダミーゲート線３６６およびアクティブゲート線３６４の間にある。一実施形態において、埋め込まれた下方ソースまたはドレイン構造３６８は、図１Ｂのソースまたはドレイン構造１７８Ｂに関連して上記されるものなどの、および／または本明細書に説明された他の実施形態などの、構造および／または組成を有する。

【0066】

アクティブゲート線３６４は、ゲート誘電体構造３９８／３９９、仕事関数ゲート電極部３７４、および充填ゲート電極部３７６、ならびに誘電体キャッピング層３７８を含む。誘電体スペーサ３８０は、アクティブゲート線３６４およびダミーゲート線３６６の側壁をライニングする。

【0067】

別の態様において、例えばソースまたはドレイン領域についての、トレンチコンタクト構造が説明される。一例において、図４は、本開示の別の実施形態による、ＮＭＯＳデバイスのためのトレンチコンタクトを備える集積回路構造の断面図を示す。

【0068】

図４を参照すると、集積回路構造４５０は、シリコンゲルマニウムフィンなどのフィン４５２を備える。ゲート誘電体層４５４はフィン４５２の上方にある。ゲート電極４５６はゲート誘電体層４５４の上方にある。一実施形態において、ゲート電極４５６は、コンフォーマルな導電層４５８および導電充填物４６０を含む。一実施形態において、誘電体キャップ４６２はゲート電極４５６の上方にあり、ゲート誘電体層４５４の上方にある。ゲート電極は、第１側面４５６Ａと、第１側面４５６Ａに対向する第２側面４５６Ｂとを有する。誘電体スペーサは、ゲート電極４５６の側壁に沿っている。一実施形態において、図示されるように、ゲート誘電体層４５４はさらに、誘電体スペーサ４６３の第１のものと、ゲート電極４５６の第１側面４５６Ａとの間に、および、誘電体スペーサ４６３の第２のものと、ゲート電極４５６の第２側面４５６Ｂとの間にある。一実施形態において、図示されないが、熱または化学酸化シリコンまたは二酸化シリコン層などの薄い酸化物層は、フィン４５２とゲート誘電体層４５４との間にある。

【0069】

第１半導体ソースまたはドレイン領域４６４および第２半導体ソースまたはドレイン領域４６６はそれぞれ、ゲート電極４５６の第１の側部４５６Ａおよび第２の側部４５６Ｂに隣接する。一実施形態において、図示されるように、第１半導体ソースまたはドレイン領域４６４および第２半導体ソースまたはドレイン領域４６６はそれぞれ、埋め込まれたエピタキシャル下方領域または半導体層４９５または４９７をキャッピングする対応するソースまたはドレインを含み、フィン４５２の凹部４６５および４６７に形成される。一実施形態において、埋め込まれた下方ソースまたはドレイン構造４６４および４６６は、図１Ｂのソースまたはドレイン構造１７８Ｂに関連して上記されたもの、および／または本明細書で説明された他の実施形態などの、構造および／または組成を有する。

【0070】

第１トレンチコンタクト構造４６８および第２トレンチコンタクト構造４７０は、それぞれ、ゲート電極４５６の第１の側部４５６Ａおよび第２の側部４５６Ｂに隣接する、第１半導体ソースまたはドレイン領域４６４および第２半導体ソースまたはドレイン領域４６６の上方にある。第１トレンチコンタクト構造４６８および第２トレンチコンタクト構造４７０は双方ともに、Ｕ字形金属層４７２と、Ｕ字形金属層４７２の上にあって全体の上方にあるＴ字形金属層４７４とを含む。一実施形態において、Ｕ字形金属層４７２およびＴ字形金属層４７４は組成が異なる。そのような一実施形態において、Ｕ字形金属層４７２はチタンを含み、Ｔ字形金属層４７４はコバルトを含む。一実施形態において、第１トレンチコンタクト構造４６８および第２トレンチコンタクト構造４７０は、双方ともに、Ｔ字形金属層４７４上に第３金属層４７６をさらに含む。そのような一実施形態において、第３金属層４７６およびＵ字形金属層４７２は同一の組成を有する。特定の実施形態において、第３金属層４７６およびＵ字形金属層４７２はチタンを含み、Ｔ字形金属層４７４はコバルトを含む。

【0071】

第１トレンチコンタクトビア４７８は、第１トレンチコンタクト４６８に電気的に接続される。特定の実施形態において、第１トレンチコンタクトビア４７８は、第１トレンチコンタクト４６８の第３金属層４７６上にあり、それと結合される。第１トレンチコンタクトビア４７８はさらに、誘電体スペーサ４６３のうち１つの一部の上方にあり、それとコンタクトし、誘電体キャップ４６２の一部の上方にあり、それとコンタクトする。第２トレンチコンタクトビア４８０は、第２トレンチコンタクト４７０と電気的に接続される。特定の実施形態において、第２トレンチコンタクトビア４８０は、第２トレンチコンタクト４７０の第３金属層４７６上にあり、それと結合される。第２トレンチコンタクトビア４８０はさらに、誘電体スペーサ４６３のうちの別の一部の上方にあり、それとコンタクトし、誘電体キャップ４６２の別の一部の上方にあり、それとコンタクトする。

【0072】

一実施形態において、金属シリサイド層４８２は、それぞれ、第１トレンチコンタクト構造４６８と第１半導体ソースまたはドレイン領域４６４との直接の間にあり、第２トレンチコンタクト構造４７０と第２半導体ソースまたはドレイン領域４６６との直接の間にある。一実施形態において、金属シリサイド層４８２はチタンおよびシリコンを含む。特定のそのような実施形態において、第１半導体ソースまたはドレイン領域４６４および第２半導体ソースまたはドレイン領域４６６は、第１および第２のＮ型半導体ソースまたはドレイン領域である。一実施形態において、金属シリサイド層４８２はさらに、リンまたはヒ素、またはリンおよびヒ素の双方を含む。

【0073】

本明細書において説明される１または複数の実施形態は、ラップアラウンド半導体コンタクトのための金属化学気相成長の使用に関連する。実施形態は、化学気相成長（ＣＶＤ）、プラズマ強化化学気相成長（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、導電性コンタクト製造、または、薄膜うちの１または複数に適用され得る、または、それらを含み得る。特定の実施形態は、コンフォーマルなソースまたはドレインコンタクトを提供するべく、コンタクト金属の低温（例えば、５００℃より低い、または、４００～５００℃の範囲）化学気相成長を使用する、チタンまたは同様の金属層の製造を含み得る。そのようなコンフォーマルなソースまたはドレインコンタクトの実装は、３次元（３Ｄ）トランジスタ相補的金属酸化膜半導体（ＣＭＯＳ）性能を改善し得る。

【0074】

文脈を提供すると、半導体コンタクト層に対する金属は、スパッタリングを使用して堆積され得る。スパッタリングは、視線方向（ｌｉｎｅ ｏｆ ｓｉｇｈｔ）プロセスであり、３Ｄトランジスタ製造には、あまり適していないことがあり得る。知られているスパッタリングソリューションは、デバイスコンタクト面において、金属‐半導体の接合が不十分、または、不完全であり、堆積の入射角度が斜めになる。本開示の１または複数の実施形態によれば、３次元のコンフォマリティを提供し、金属半導体接合接触領域を最大化するべく、コンタクト金属の製造のために低温化学気相成長プロセスが実装される。結果として生じる、より大きい接触領域は、接合部の抵抗を減少させ得る。実施形態は、非平面トポグラフィを有する半導体表面上の堆積を含み得て、領域のトポグラフィは、それ自体の表面の形状およびフィーチャを指し、非平面トポグラフィは、非平坦である、表面の形状およびフィーチャ、または、表面の形状およびフィーチャの一部、すなわち、全体が平坦であるわけではない表面の形状およびフィーチャを含む。一実施形態において、堆積は、比較的高いゲルマニウム成分を備える、ソースまたはドレイン構造の半導体表面上にある。

【0075】

本明細書に説明される実施形態は、ラップアラウンドコンタクト構造の製造を含み得る。そのような一実施形態において、化学気相成長、プラズマ強化化学気相成長、原子層堆積またはプラズマエンハンスト原子層堆積によって、トランジスタソースドレインコンタクト上にコンフォーマルに堆積された純粋な金属の使用が説明される。そのようなコンフォーマルな堆積は、トランジスタデバイスの性能を改善するべく、金属半導体コンタクトの利用可能な領域を増大させ、抵抗を減少させるために使用され得る。一実施形態において、比較的低温の堆積は、最小化された、単位領域あたりの接合部の抵抗をもたらす。

【0076】

本明細書に説明されるように、金属層堆積プロセスを伴う統合スキームを使用して、様々な集積回路構造が製造され得ることを理解されたい。本開示の一実施形態によれば、集積回路構造を製造する方法は、ＲＦソースを有する化学気相成長（ＣＶＤ）チャンバにおいて基板を提供することを含み、基板はその上にフィーチャを有する。当該方法はまた、基板のフィーチャの上にチタン（Ｔｉ）層を形成するために、テトラクロロチタン（ＴｉＣｌ_４）と水素（Ｈ_２）とを反応させる段階を備える。一実施形態において、チタン層は、９８％またはそれより大きいチタン、および、０．５～２％の塩素を含む全原子組成を有する。代替的な実施形態において、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）またはバナジウム（Ｖ）の高純度金属層を製造するために、類似のプロセスが使用される。

【0077】

本開示の一実施形態によれば、基板のフィーチャは、半導体ソースまたはドレイン構造を露出するソースまたはドレインコンタクトトレンチである。チタン層（または、他の高純度金属層）は、半導体ソースまたはドレイン構造のための導電性コンタクト層である。そのような実装の例示的な実施形態は、図５に関連して後述される。

【0078】

図５は、本開示の一実施形態による、隆起したソースまたはドレイン領域上の導電性コンタクトを備える、集積回路構造の断面図を示す。

【0079】

図５を参照すると、半導体構造５５０は、基板５５４より上にゲート構造５５２を含む。ゲート構造５５２は、ゲート誘電体層５５２Ａ、仕事関数層５５２Ｂ、およびゲート充填５５２Ｃを含む。ソース領域５５８およびドレイン領域５６０は、ゲート構造５５２の対向する側面上にある。ソースまたはドレインコンタクト５６２は、ソース領域５５８およびドレイン領域５６０に電気的に接続され、層間誘電体層５６４またはゲート誘電体スペーサ５６６の一方または両方によって、ゲート構造５５２と別々に離間する。ソース領域５５８およびドレイン領域５６０は、基板５５４のエッチングされた領域において形成される、エピタキシャルな、または埋め込まれた下方材料領域、および、半導体層５０２をキャッピングする、対応するソースまたはドレインを含む。埋め込まれた下方ソースまたはドレイン領域５５８および５６０は、図１Ｂのソースまたはドレイン構造１７８Ｂに関連して上記されるもの、および／または本明細書で説明される他の実施形態などの、構造および／または組成を有する。

【0080】

一実施形態において、ソースまたはドレインコンタクト５６２は、上記のものなどの高純度金属層５６２Ａと、導電性トレンチ充填材料５６２Ｂとを含む。一実施形態において、高純度金属層５６２Ａは、９８％またはより大きいチタンを含む全原子組成を有する。そのような一実施形態において、高純度金属層５６２Ａの全原子組成はさらに、０．５～２％の塩素を含む。一実施形態において、高純度金属層５６２Ａの厚さの変動は、３０％またはより小さい。一実施形態において、導電性トレンチ充填材料５６２Ｂは、これらに限定されないが、Ｃｕ、Ａｌ、Ｗ、Ｃｏ、または、それらの合金などの導電性材料から構成される。

【0081】

別の態様において、コンタクトオーバーアクティブゲート（ＣＯＡＧ）構造およびプロセスが説明される。本開示の１または複数の実施形態は、半導体構造またはデバイスのゲート電極のアクティブ部分の上方に配置された１または複数のゲートコンタクト構造（例えば、ゲートコンタクトビア）を有する半導体構造またはデバイスに関連する。本開示の１または複数の実施形態は、半導体構造またはデバイスのゲート電極のアクティブ部分の上方に形成される１または複数のゲートコンタクト構造を有する半導体構造またはデバイスを製造する方法に関連する。本明細書において説明されるアプローチは、アクティブゲート領域の上方のゲートコンタクト形成を可能にすることによって、標準セル領域を減少させるために使用され得る。１または複数の実施形態において、ゲート電極にコンタクトするために製造されるゲートコンタクト構造は、自己整合ビア構造である。

【0082】

一実施形態において、集積回路構造、半導体構造またはデバイスは、限定されないが、フィンＦＥＴまたはトライゲートデバイスなどのような非プレーナ型デバイスである。このような実施形態において、対応する半導体のチャネル領域は、３次元物体から構成されるか、または３次元物体に形成される。そのような一実施形態において、ゲート線のゲート電極スタックは、少なくとも３次元物体の頂面、および、その一対の側壁を包囲する。別の実施形態において、少なくともチャネル領域は、ゲートオールアラウンドデバイスの中などの、ディスクリートな３次元物体となるように作成される。そのような一実施形態において、複数のゲート線のゲート電極スタックの各々は、チャネル領域を完全に包囲する。

【0083】

より一般的には、１または複数の実施形態は、活性トランジスタゲートのすぐ上にゲートコンタクトビアをランディングするためのアプローチ、および、それから形成される構造に関連する。そのようなアプローチは、コンタクトの目的で、分離したゲート線を延ばす必要性を排除し得る。そのようなアプローチはまた、別個のゲートコンタクト（ＧＣＮ）層がゲート線または構造からの信号を伝導する必要性を排除し得る。一実施形態において、上のフィーチャの除去は、トレンチコンタクト（ＴＣＮ）の中にコンタクト金属を凹設し、プロセスフローにおいて追加誘電体材料（例えばＴＩＬＡ）を導入することによって実現される。追加誘電体材料は、ゲート整合コンタクトプロセス（ＧＡＰ）処理スキームにおけるトレンチコンタクト整合に既に使用されているゲート誘電体材料キャップ層（例えばＧＩＬＡ）とは異なるエッチング特性を有するトレンチコンタクト誘電体キャップ層として含まれる。

【0084】

一実施形態において、集積回路構造を提供することは、既存のゲートパターンと基本的に完全に整合されたコンタクトパターンの形成を含むが、一方で、非常に厳しい位置合わせ余裕度を伴うリソグラフィ工程の使用を排除する。そのような一実施形態において、このアプローチは、本質的に高選択性ウェットエッチング（例えば、ドライエッチングまたはプラズマエッチングに対して）の使用を可能にして、コンタクト開口を生成する。一実施形態において、コンタクトパターンは、コンタクトプラグのリソグラフィ工程と組み合わせて、既存のゲートパターンを利用することにより形成される。そのような一実施形態において、本アプローチは、他のアプローチに使用されるような、コンタクトパターンを生成するための、そうでなければ重大なリソグラフィ工程の必要性の排除を可能にする。一実施形態において、トレンチコンタクトグリッドは、別個にパターニングされるのではなく、むしろポリ（ゲート）線の間に形成される。例えば、そのような一実施形態において、トレンチコンタクトグリッドは、ゲート格子パターニング後だが、ゲート格子カット前に形成される。

【0085】

さらに、ゲートスタック構造は、リプレースメントゲートプロセスによって製造され得る。そのようなスキームにおいて、ポリシリコンまたは窒化シリコンピラー材料などのダミーゲート材料は除去され、恒久的なゲート電極材料に置き換えられ得る。そのような一実施形態において、恒久的なゲート誘電体層は、前の処理から持ち越されることに対して、このプロセスにおいてもまた形成される。一実施形態において、ダミーゲートは、ドライエッチングまたはウェットエッチングプロセスによって除去される。一実施形態において、ダミーゲートは多結晶シリコンまたは非晶質シリコンで構成され、ＳＦ_６を含むドライエッチングプロセスによって除去される。別の実施形態において、ダミーゲートは、多結晶シリコンまたは非晶質シリコンから構成され、含水ＮＨ_４ＯＨまたは水酸化テトラメチルアンモニウムを含むウェットエッチングプロセスで除去される。一実施形態において、ダミーゲートは窒化シリコンから構成され、含水リン酸を含むウェットエッチングで除去される。

【0086】

一実施形態において、本明細書で説明された１または複数のアプローチは、集積回路構造に到達すべく、ダミーおよびリプレースメントコンタクトプロセスと組み合わせて、ダミーおよびリプレースメントゲートプロセスを基本的に意図している。そのような一実施形態において、恒久的なゲートスタックの少なくとも一部の高温アニールを可能にすべく、リプレースメントコンタクトプロセスは、リプレースメントゲートプロセスの後に実行される。例えば、特定のそのような実施形態において、恒久的なゲート構造のうち少なくとも一部のアニールは、例えばゲート誘電体層が形成された後に、約６００℃より高い温度で実行される。アニールは、恒久的なコンタクトの形成前に実行される。

【0087】

絶縁ゲートキャップ層と絶縁トレンチコンタクトキャップ層との間の異なる構造的関係が製造され得ることを理解されたい。例として、図６Ａおよび６Ｂは、本開示の一実施形態による、様々な集積回路構造の断面図を示し、各々は、上層絶縁キャップ層を含むトレンチコンタクトと、上層絶縁キャップ層を含むゲートスタックとを有する。

【0088】

図６Ａおよび６Ｂを参照すると、集積回路構造６００Ａおよび６００Ｂはそれぞれ、シリコンゲルマニウムフィンなどのフィン６０２を含む。断面図として図示されているが、フィン６０２は頂部６０２Ａおよび側壁（示される視点のページの奥および手前）を有することを理解されたい。第１ゲート誘電体層６０４および第２ゲート誘電体層６０６は、フィン６０２の頂部６０２Ａの上方にあり、フィン６０２の側壁に横方向に隣接する。第１ゲート電極６０８および第２ゲート電極６１０はそれぞれ、第１ゲート誘電体層６０４および第２ゲート誘電体層６０６の上方にあり、フィン６０２の頂部６０２Ａの上方にあり、フィン６０２の側壁に横方向に隣接する。第１ゲート電極６０８および第２ゲート電極６１０は各々、仕事関数設定層などの、コンフォーマルな導電層６０９Ａと、コンフォーマルな導電層６０９Ａより上にある導電充填物材料６０９Ｂとを含む。第１ゲート電極６０８および第２ゲート電極６１０は両方とも、第１側面６１２と、第１側面６１２に対向する第２側面６１４とを有する。第１ゲート電極６０８および第２ゲート電極６１０はまた、両方とも、頂面６１８を備える絶縁キャップ６１６を有する。

【0089】

第１誘電体スペーサ６２０は、第１ゲート電極６０８の第１側面６１２に隣接する。第２誘電体スペーサ６２２は、第２ゲート電極６１０の第２側面６１４に隣接する。半導体ソースまたはドレイン領域６２４は、第１誘電体スペーサ６２０および第２誘電体スペーサ６２２に隣接する。トレンチコンタクト構造６２６は、第１誘電体スペーサ６２０および第２誘電体スペーサ６２２に隣接する半導体ソースまたはドレイン領域６２４の上方にある。一実施形態において、半導体ソースまたはドレイン領域６２４は、図１Ｂソースまたはドレイン構造１７８Ｂに関連して上記で説明されたもの、および／または、本明細書で説明された他の実施形態などの、構造および／または組成を有する。

【0090】

トレンチコンタクト構造６２６は、導電性構造６３０上の絶縁キャップ６２８を含む。トレンチコンタクト構造６２６の絶縁キャップ６２８は、第１ゲート電極６０８および第２ゲート電極６１０の絶縁キャップ６１６の頂面６１８と実質的に同一平面にある頂面６２９を有する。一実施形態において、トレンチコンタクト構造６２６の絶縁キャップ６２８は、第１誘電体スペーサ６２０および第２誘電体スペーサ６２２における凹部６３２の中に横に延びる。このような実施形態において、トレンチコンタクト構造６２６の絶縁キャップ６２８は、トレンチコンタクト構造６２６の導電性構造６３０を覆う。しかしながら、他の実施形態において、トレンチコンタクト構造６２６の絶縁キャップ６２８は、第１誘電体スペーサ６２０および第２誘電体スペーサ６２２における凹部６３２の中へ横方向に延びず、したがって、トレンチコンタクト構造６２６の導電性構造６３０を覆わない。

【0091】

図６Ａおよび６Ｂに図示されるように、トレンチコンタクト構造６２６の導電性構造６３０は、長方形でないことがあり得ることを理解されたい。例えば、トレンチコンタクト構造６２６の導電性構造６３０は、図６Ａの射影に示される導電性構造６３０Ａについて示される形状と類似の、または、同一の断面形状を有し得る。

【0092】

一実施形態において、トレンチコンタクト構造６２６の絶縁キャップ６２８は、第１ゲート電極６０８および第２ゲート電極６１０の絶縁キャップ６１６の組成とは異なる組成を有する。そのような一実施形態において、トレンチコンタクト構造６２６の絶縁キャップ６２８は、シリコン炭化物材料などの炭化物材料を含む。第１ゲート電極６０８および第２ゲート電極６１０の絶縁キャップ６１６は、シリコン窒化物材料などの窒化物材料を含む。

【0093】

一実施形態において、図６Ａに図示されるように、第１ゲート電極６０８および第２ゲート電極６１０の両方の絶縁キャップ６１６は、トレンチコンタクト構造６２６の絶縁キャップ６２８の底面６２８Ａより下にある底面６１７Ａを有する。別の実施形態において、図６Ｂに図示されるように、第１ゲート電極６０８および第２ゲート電極６１０の両方の絶縁キャップ６１６は、トレンチコンタクト構造６２６の絶縁キャップ６２８の底面６２８Ｂと実質的に同一平面にある底面６１７Ｂを有する。別の実施形態において、図示されないが、第１ゲート電極６０８および第２ゲート電極６１０の両方の絶縁キャップ６１６は、トレンチコンタクト構造６２６の絶縁キャップ６２８の底面より下にある底面を有する。

【0094】

一実施形態において、トレンチコンタクト構造６２６の導電性構造６３０は、Ｕ字形金属層６３４と、Ｕ字形金属層６３４の全体の上および全体の上方にあるＴ字形金属層６３６と、Ｔ字形金属層６３６上の第３金属層６３８とを含む。トレンチコンタクト構造６２６の絶縁キャップ６２８は、第３金属層６３８上にある。そのような一実施形態において、第３金属層６３８およびＵ字形金属層６３４は、チタンを含み、Ｔ字形金属層６３６は、コバルトを含む。特定のそのような実施形態において、Ｔ字形金属層６３６はさらに、炭素を含む。

【0095】

一実施形態において、金属シリサイド層６４０は、トレンチコンタクト構造６２６の導電性構造６３０と、半導体ソースまたはドレイン領域６２４との間に直接挟まれる。そのような一実施形態において、金属シリサイド層６４０はチタンおよびシリコンを含む。特定のそのような実施形態において、半導体ソースまたはドレイン領域６２４はＮ型半導体ソースまたはドレイン領域である。

【0096】

３つの鉛直に配置されたナノワイヤを備える例示的な集積回路構造を強調するように、図７Ａは、本開示の一実施形態による、ナノワイヤベースの集積回路構造の３次元断面図を示す。図７Ｂは、図７Ａのナノワイヤベースの集積回路構造をａ－ａ'軸に沿って切り出した断面ソースまたはドレイン図を示す。図７Ｃは、図７Ａのナノワイヤベースの集積回路構造をｂ‐ｂ'軸に沿って切り出した断面チャネル図を示す。

【0097】

図７Ａを参照すると、集積回路構造７００は、基板７０２の上に、１または複数の鉛直に積層されたナノワイヤ（７０４の組）を含む。一実施形態において、図示されるように、緩和バッファ層７０２Ｃ、欠陥修正層７０２Ｂ、および下方基板部分７０２Ａが、図示されるように基板７０２に含まれる。最も下のナノワイヤの下にあり、基板７０２から形成される任意のフィンは、例示目的でナノワイヤ部分を強調する目的のため、図示されない。本明細書の実施形態は、単一ワイヤデバイスと複数ワイヤデバイスの両方を目標とする。例として、ナノワイヤ７０４Ａ、７０４Ｂおよび７０４Ｃを備える、３ナノワイヤベースのデバイスが、例示の目的で示される。記載の便宜上、ナノワイヤ７０４Ａは、記載がナノワイヤの１つに重点が置かれる例として使用される。１つのナノワイヤの複数の特質が説明される場合、複数のナノワイヤに基づいた複数の実施形態は、ナノワイヤのそれぞれについて、同一または本質的に同一の複数の特質を有するであろうことが理解されるべきである。

【0098】

ナノワイヤ７０４の各々は、ナノワイヤのチャネル領域７０６を含む。チャネル領域７０６は長さ（Ｌ）を有する。図７Ｃを参照すると、チャネル領域はまた、長さ（Ｌ）に直交する外周（Ｐｃ）も有する。図７Ａおよび７Ｃの両方を参照すると、ゲート電極スタック７０８は、各チャネル領域７０６の全周（Ｐｃ）を包囲する。ゲート電極スタック７０８は、チャネル領域７０６とゲート電極との間に、ゲート誘電体層と共にゲート電極を含む（図示されていない）。一実施形態において、チャネル領域は、それがゲート電極スタック７０８によって完全に包囲されており、下層にある基板材料または上層にあるチャネル製造材料などの介在する材料が何もない。という点において離散している。したがって、複数のナノワイヤ７０４を有する複数の実施形態においては、ナノワイヤのチャネル領域７０６はまた、互いに対して離散している。

【0099】

図７Ａおよび７Ｂの両方を参照すると、集積回路構造７００は非ディスクリートなソースまたはドレイン領域７１０／７１２の対を含む。非ディスクリートなソースまたはドレイン領域７１０／７１２の対は、鉛直に積層された複数のナノワイヤ７０４のチャネル領域７０６のいずれの側面上にもある。さらに、非ディスクリートなソースまたはドレイン領域７１０／７１２の対は、鉛直に積層された複数のナノワイヤ７０４のチャネル領域７０６に関して隣接する。そのような一実施形態において、図示されないが、非ディスクリートなソースまたはドレイン領域７１０／７１２の対は、エピタキシャル成長がチャネル領域７０６を超えて延びるナノワイヤ部分上に、およびその間にあり、ナノワイヤ端部はソースまたはドレイン構造内に示されるという点で、チャネル領域７０６に関して直接的に鉛直に隣接する。別の実施形態において、図７Ａに図示されるように、非ディスクリートなソースまたはドレイン領域７１０／７１２の対は、それらがナノワイヤの間ではなく、ナノワイヤの端部において形成されるという点で、チャネル領域７０６に関して間接的に鉛直に隣接する。一実施形態において、非ディスクリートなソースまたはドレイン領域７１０／７１２は、図１Ｂのソースまたはドレイン構造１７８Ｂに関連して上記で説明されるなどの、および／または本明細書で説明された他の実施形態などの、構造および／または組成を有する。

【0100】

一実施形態において、図示されるように、ソースまたはドレイン領域７１０／７１２は、ナノワイヤ７０４の各チャネル領域７０６に関して個別ではなくディスクリートでないソースまたはドレイン領域があるという点で、非ディスクリートである。したがって、複数のナノワイヤ７０４を備える実施形態において、ナノワイヤのソースまたはドレイン領域７１０／７１２は、各ナノワイヤに関するディスクリートに対して、グローバルな、または一体化された、ソースまたはドレイン領域である。すなわち、非ディスクリートなソースまたはドレイン領域７１０／７１２は、単一の一体化されたフィーチャが複数の（この場合、３つの）ナノワイヤ７０４のための、および、より特に、１つより多くの別個のチャネル領域７０６のための、ソースまたはドレイン領域として使用されるという意味で、グローバルである。一実施形態において、図７Ｂに図示されるように、別個のチャネル領域７０６の長手と直交する断面斜視図から、非ディスクリートなソースまたはドレイン領域７１０／７１２の各対は、底部のテーパ部分と頂部のバーテックス部分とを有する、およそ長方形の形状である。他の実施形態において、しかしながら、ナノワイヤのソースまたはドレイン領域７１０／７１２は、比較的大きく、なおも離散した、こぶなどの、非鉛直に一体化されたエピタキシャル構造である。

【0101】

本開示の一実施形態によれば、および図７Ａおよび７Ｂに図示されるように、集積回路構造７００は、コンタクト７１４の対をさらに含み、非ディスクリートなソースまたはドレイン領域７１０／７１２の対の一方上に各コンタクト７１４がある。そのような一実施形態において、鉛直の観点で、各コンタクト７１４は、非ディスクリートなソースまたはドレイン領域７１０／７１２にそれぞれ完全に包囲される。別の態様において、図７Ｂに図示されるように、非ディスクリートなソースまたはドレイン領域７１０／７１２の全周は、コンタクト７１４とコンタクトのためにアクセス可能ではないことがあり、コンタクト７１４は、したがって、非ディスクリートなソースまたはドレイン領域７１０／７１２を部分的にのみ包囲する。対照的な実施形態において、図示されないが、非ディスクリートなソースまたはドレイン領域７１０／７１２の全周が、ａ－ａ'軸に沿って切断されたものとして、コンタクト７１４によって包囲される。

【0102】

図７Ａを再び参照すると、一実施形態において、集積回路構造７００はスペーサ７１６の対をさらに含む。図示されるように、スペーサ７１６の対の複数の外側部分は、非ディスクリートなソースまたはドレイン領域７１０／７１２の複数の部分からはみ出し得、スペーサ７１６の対の下に、非ディスクリートなソースまたはドレイン領域７１０／７１２の「埋め込まれた」複数の部分を提供する。また図示されるように、非ディスクリートなソースまたはドレイン領域７１０／７１２の埋め込まれた複数の部分は、スペーサ７１６の対の全体の下に延びなくともよい。

【0103】

基板７０２は、集積回路構造の製造のために好適な材料で構成され得る。一実施形態において、基板７０２は、シリコン、ゲルマニウム、シリコンゲルマニウム、ゲルマニウムスズ、シリコンゲルマニウムスズ、またはＩＩＩ－Ｖ化合物半導体材料を含み得るが、それには限定されない、単一結晶の材料で構成される下部バルク基板を含む。二酸化シリコン、窒化シリコン、または酸窒化シリコンを含むが、それには限定されない材料で構成される上側絶縁層が、下部バルク基板上にある。したがって、構造７００は絶縁基板上の開始半導体から製造され得る。あるいは、構造７００は、バルク基板から直接形成され、局所的な酸化は、上記で説明された上側絶縁層に代わって電気的絶縁部分を形成するように使用される。別の代替的な実施形態において、構造７００はバルク基板から直接形成され、ドーピングは、その上にナノワイヤなどの、電気的に分離されたアクティブ領域を形成するように使用される。そのような一実施形態において、第１ナノワイヤ（すなわち、基板に最も近い）は、オメガＦＥＴタイプの構造の形態である。

【0104】

一実施形態において複数のナノワイヤ７０４は、後述するように、ワイヤまたはリボンのサイズであってよく、角型または丸型の角を有してよい。一実施形態において、ナノワイヤ７０４は、限定されないが、シリコン、ゲルマニウム、またはこれらの組み合わせなどの材料で構成される。そのような一実施形態において、ナノワイヤは単結晶である。例えば、シリコンナノワイヤ７０４に関して、単結晶ナノワイヤは、グローバルな向き（１００）、例えば、ｚ方向の＜１００＞平面に基づき得る。後述するように、他の向きもまた考えられ得る。一実施形態において、ナノワイヤ７０４の寸法は、断面斜視図から、ナノスケールである。例えば、特定の実施形態において、ナノワイヤ７０４の最小寸法は、約２０ナノメートルより小さい。一実施形態において、ナノワイヤ７０４は特にチャネル領域７０６において、歪んだ材料で構成される。

【0105】

図７Ｃを参照すると、一実施形態において、各チャネル領域７０６は、幅（Ｗｃ）および高さ（Ｈｃ）を有し、幅（Ｗｃ）は高さ（Ｈｃ）とおよそ同一である。すなわち、両方の場合において、チャネル領域７０６は正方形同様の、または、角が丸い場合は、円同様の断面プロファイルである。別の態様において、全体として説明されたようなナノリボンの場合などでは、チャネル領域の幅および高さは同一である必要はない。

【0106】

本願の全体にわたって説明されるように、基板は、製造プロセスに耐えることができ、かつ、その中を電荷が移動できる半導体材料から構成され得る。一実施形態において、本明細書において記述される基板は、アクティブ領域を形成すべく、限定されないが、リン、ヒ素、ホウ素、またはこれらの組み合わせなどの電荷キャリアでドーピングされた結晶シリコン、シリコン／ゲルマニウム、またはゲルマニウム層で構成されたバルク基板である。一実施形態において、そのようなバルク基板におけるシリコン原子の濃度は、９７％より大きい。別の実施形態において、バルク基板は、別個の結晶基板の上に成長されたエピタキシャル層、例えば、ホウ素をドーピングされたバルクシリコン単結晶基板の上に成長されたシリコンエピタキシャル層で構成される。バルク基板は代替的に、ＩＩＩ‐Ｖ族材料から構成され得る。一実施形態において、バルク基板は、限定されないが、窒化ガリウム、ガリウムリン、ガリウムヒ素、インジウムリン、インジウムアンチモン、インジウムガリウムヒ素、アルミニウムガリウムヒ素、インジウムガリウムリン、またはこれらの組み合わせなどのＩＩＩ‐Ｖ族材料で構成される。一実施形態において、バルク基板はＩＩＩ‐Ｖ族材料で構成され、電荷キャリアドーパント不純物原子は、限定されないが、炭素、シリコン、ゲルマニウム、酸素、硫黄、セレン、またはテルルなどである。

【0107】

本願全体にわたって説明されるように、シャロートレンチ分離領域またはサブフィン分離領域などの分離領域は、最終的には、下層バルク基板から恒久的なゲート構造の部分を電気的に分離するか、またはこれらの分離に寄与する、またはフィンのアクティブ領域を分離するなど、下層バルク基板内に形成されたアクティブ領域を分離する好適な材料で構成され得る。例えば、一実施形態において、分離領域は、これらに限定されないが、二酸化シリコン、酸窒化シリコン、窒化シリコン、炭素ドーピング窒化シリコンまたはそれらの組み合わせなど、誘電体材料の１または複数の層から構成されている。

【0108】

本願全体にわたって説明されるように、ゲート線またはゲート構造は、ゲート誘電体層およびゲート電極層を含むゲート電極スタックから構成され得る。一実施形態において、ゲート電極スタックのゲート電極は、金属ゲートから構成され、ゲート誘電体層は、高ｋ材料から構成される。例えば、一実施形態において、ゲート誘電体層は、限定されないが、酸化ハフニウム、酸窒化ハフニウム、ケイ酸ハフニウム、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、ニオブ酸鉛亜鉛、またはそれらの組み合わせなどの材料から構成される。さらに、ゲート誘電体層の一部は、半導体基板のいくつかの頂部層から形成された自然酸化物の層を含み得る。一実施形態において、ゲート誘電体層は、頂部の高ｋ部分と、半導体材料の酸化物から構成される下部とから構成される。一実施形態において、ゲート誘電体層は、酸化ハフニウムの上部と、二酸化シリコンまたは酸窒化シリコンの底部とから構成される。いくつかの実装例において、ゲート誘電体の一部は、基板の表面に対して実質的に平行な底部と、基板の頂面に対して実質的に垂直な２つの側壁部とを含む「Ｕ」字形構造で構成されてよい。

【0109】

一実施形態において、ゲート電極は、限定されないが、金属窒化物、金属炭化物、金属シリサイド、金属アルミナイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケル、または導電性金属酸化物などの金属層で構成される。特定の実施形態において、ゲート電極は、金属の仕事関数設定層より上に形成された非仕事関数設定充填材料から構成される。ゲート電極層は、トランジスタがＰＭＯＳトランジスタであるか、または、ＮＭＯＳトランジスタであるかどうかに応じて、Ｐ型仕事関数金属またはＮ型仕事関数金属から成り得る。いくつかの実装において、ゲート電極層は、２またはより多くの金属層のスタックから成り得、１または複数の金属層は、仕事関数金属層であり、少なくとも１つの金属層は、導電性の充填層である。ＰＭＯＳトランジスタでは、ゲート電極に使用され得る金属は、これらに限定されなが、ルテニウム、パラジウム、白金、コバルト、ニッケル、および、例えばルテニウム酸化物などの導電性金属酸化物を含む。Ｐ型金属層は、仕事関数が約４．９ｅＶから約５．２ｅＶまでの間であるＰＭＯＳゲート電極の形成を可能にする。ＮＭＯＳトランジスタでは、ゲート電極に使用され得る金属は、限定されないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、並びにハフニウム炭化物、ジルコニウム炭化物、チタン炭化物、タンタル炭化物、およびアルミニウム炭化物などのこれらの金属の炭化物を含む。Ｎ型金属層は、仕事関数が約３．９ｅＶから約４．２ｅＶまでの間であるＮＭＯＳゲート電極の形成を可能にする。いくつかの実装において、ゲート電極は、基板の表面に対して実質的に平行な底部と、基板の頂面に対して実質的に垂直な２つの側壁部分とを含むＵ字形構造で構成され得る。別の実装例において、ゲート電極を形成する金属層のうちの少なくとも１つは、基板の頂面に対して実質的に平行であり、基板の頂面に対して実質的に垂直な側壁部を含まない単にプレーナ型の層であり得る。本開示のさらなる実装において、ゲート電極は、Ｕ字形構造およびプレーナ型の、非Ｕ字形構造の組み合わせで構成され得る。例えば、ゲート電極は、１または複数のプレーナ型の非Ｕ字形層の上に形成される１または複数のＵ字形金属層から成り得る。

【0110】

本願全体にわたって説明されるように、ゲート線またはゲート電極スタックと関連したスペーサは、最終的には、自己整合コンタクトなどの隣接する導電性コンタクトから恒久的なゲート構造を電気的に分離するか、またはこの分離に寄与する好適な材料で構成され得る。例えば、一実施形態において、スペーサは、二酸化シリコン、酸窒化シリコン、窒化シリコンまたは炭素ドーピング窒化シリコンなどの誘電体材料から構成されるが、これに限定されない。

【0111】

一実施形態において、本明細書において説明されるアプローチは、非常に厳しい位置合わせ余裕度を伴うリソグラフィ工程の使用を排除する一方、既存のゲートパターンに非常によく整合されるコンタクトパターンの形成を伴い得る。そのような一実施形態において、このアプローチは、本質的に高い選択性ウェットエッチング（例えば、ドライエッチングまたはプラズマエッチングに対して）の使用を可能にして、コンタクト開口を生成する。一実施形態において、コンタクトパターンは、コンタクトプラグのリソグラフィ工程と組み合わせて、既存のゲートパターンを利用することにより形成される。そのような一実施形態において、本アプローチは、他のアプローチに使用されるような、コンタクトパターンを生成するための、そうでなければ重大なリソグラフィ工程の必要性の排除を可能にする。一実施形態において、トレンチコンタクトグリッドは、別個にパターニングされるのではなく、むしろポリ（ゲート）線の間に形成される。例えば、そのような一実施形態において、トレンチコンタクトグリッドは、ゲート格子パターニング後だが、ゲート格子カット前に形成される。

【0112】

ピッチ分割処理およびパターニングスキームが、本明細書において説明される実施形態を可能にするために実装され得る、または、本明細書において説明される実施形態の一部として含まれ得る。ピッチ分割パターニングは、典型的には、ピッチ２分割、ピッチ４分割などを指す。ピッチ分割スキームは、ＦＥＯＬ処理、ＢＥＯＬ処理、または、ＦＥＯＬ（デバイス）およびＢＥＯＬ（メタライゼーション）両方の処理に適用され得る。本明細書において説明される１または複数の実施形態によれば、光学リソグラフィは、予め定義されたピッチで、一方向（例えば、厳密に一方向であるか、または、主に一方向であるかのいずれか）の線を印刷するために最初に実装される。次に、ピッチ分割処理は、線密度を増大させるための技法として実装される。

【0113】

一実施形態において、フィン、ゲート線、金属線、ＩＬＤ線またはハードマスク線についての「格子構造」という用語は、本明細書において、密なピッチ格子構造を指すために使用される。そのような一実施形態において、密なピッチは、選択されたリソグラフィを通して直接達成可能であるわけではない。例えば、選択されたリソグラフィに基づくパターンが最初に形成され得るが、当分野において知られているように、スペーサマスクパターニングを使用することによって、ピッチが２分割され得る。またさらに、２回目のスペーサマスクパターニングによって元のピッチが４分割されてよい。したがって、本明細書において説明される格子状パターンは、実質的に一貫したピッチだけ離間した、実質的に一貫した幅を有する金属線、ＩＬＤ線またはハードマスク線を有し得る。例えば、いくつかの実施形態において、ピッチの変動は１０パーセント以内、幅の変動は１０パーセント以内であり、いくつかの実施形態において、ピッチの変動は５パーセント以内、幅の変動は５パーセント以内であろう。パターンは、ピッチ２分割若しくはピッチ４分割によって、または、他のピッチ分割のアプローチによって製造され得る。一実施形態において、格子は、必ずしも単一のピッチであるとは限らない。

【0114】

一実施形態において、本説明全体で使用されるように、層間誘電体（ＩＬＤ）材料は、誘電体若しくは絶縁体材料の層から構成され、またはこれを含む。適した誘電体材料の例は、限定されないが、シリコン酸化物（例えば二酸化シリコン（ＳｉＯ_２））、ドーピングシリコン酸化物、フッ化シリコン酸化物、炭素ドーピングシリコン酸化物、当分野において知られている様々な低誘電率の誘電体材料、およびこれらの組み合わせを含む。層間誘電体材料は、例えば化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）などの技法によって、または、他の堆積方法によって形成され得る。

【0115】

一実施形態において、本説明全体にわたってもまた使用されるように、金属線またはインターコネクト線材料（およびビア材料）は、１または複数の金属または他の導電性構造から構成される。一般的な例は、銅とそれを包囲するＩＬＤ材料との間にバリア層を含んでよく、または含まなくてよい銅線および構造の使用である。本明細書で使用される金属という用語は、合金、スタック、および複数の金属の他の組み合わせを含む。例えば、金属インターコネクト線は、バリア層（例えば、Ｔａ、ＴａＮ、Ｔｉ、または、ＴｉＮのうちの１または複数を含む層）、異なる金属または合金のスタックなどを含み得る。したがって、インターコネクト線は、単一材料層であり得るか、または、導電性ライナ層および充填層を含む複数の層から形成され得る。電気めっき、化学気相成長または物理気相成長など、任意の好適な堆積プロセスが、インターコネクト線を形成するために使用され得る。一実施形態において、インターコネクト線は、これらに限定されないが、Ｃｕ、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｒｕ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｗ、Ａｇ、Ａｕ、または、それらの合金などの導電性材料から構成される。また、インターコネクト線は、当分野において、配線、ワイヤ、ライン、金属、または単に、インターコネクトと呼ばれることがある。

【0116】

一実施形態において、本説明全体にわたってもまた使用されるように、ハードマスク材料は、層間誘電体材料とは異なる誘電体材料から構成される。一実施形態において、異なる成長またはエッチング選択性を互いに、および、下層誘電体および金属層に提供するべく、異なるハードマスク材料が、異なる領域において使用され得る。いくつかの実施形態において、ハードマスク層は、シリコン窒化物層（例えば、窒化シリコン）もしくはシリコン酸化物層、またはその両方、またはこれらの組み合わせを含む。他の適した材料は、炭素ベースの材料を含んでよい。別の実施形態において、ハードマスク材料は、金属種を含む。例えば、ハードマスクまたは他の上層の材料は、チタン窒化物または別の金属（例えば窒化チタン）の層を含み得る。潜在的には、より少ない量の酸素などの他の材料が、これらの層の１または複数に含まれ得る。あるいは、当分野において知られている他のハードマスク層が、特定の実装に応じて使用され得る。ハードマスク層は、ＣＶＤ、ＰＶＤ、または他の堆積方法によって形成されてよい。

【0117】

一実施形態において、本説明全体にわたってもまた使用されるように、リソグラフィ工程は、１９３ｎｍ液浸リソグラフィ（ｉ１９３）、極端紫外線（ＥＵＶ）リソグラフィ、または、電子ビーム直接描画（ＥＢＤＷ）リソグラフィ、または、同様のものを使用して実行される。ポジ型レジストまたはネガ型レジストが使用され得る。一実施形態において、リソグラフィマスクは、トポグラフィマスキング部分、反射防止コーティング（ＡＲＣ）層、および、フォトレジスト層から構成される３層マスクである。特定のそのような実施形態において、トポグラフィマスキング部分は、炭素ハードマスク（ＣＨＭ）層であり、反射防止コーティング層はシリコンＡＲＣ層である。

【0118】

上記のプロセスのすべての態様が、本開示の実施形態の趣旨および範囲に収まるように実践される必要はないことは理解されるべきである。例えば、一実施形態において、ダミーゲートは、ゲートスタックの活性部分の上方にゲートコンタクトを製造する前に、形成される必要は全くない。上記のゲートスタックは、実際は最初に形成されたように恒久的なゲートスタックであり得る。また、本明細書に説明されるプロセスは、１または複数の半導体デバイスを製造するべく使用され得る。半導体デバイスは、トランジスタまたは同様のデバイスであり得る。例えば、一実施形態において、半導体デバイスは、ロジックまたはメモリ用の金属酸化物半導体（ＭＯＳ）トランジスタ、またはバイポーラトランジスタである。また、一実施形態において、半導体デバイスは、トライゲートデバイス、独立してアクセスされるダブルゲートデバイス、フィンＦＥＴ、ナノワイヤデバイス、またはナノリボンデバイスなどの、３次元アーキテクチャを有する。１または複数の実施形態は、１０ナノメートル（１０ｎｍ）テクノロジーノード、および、１０ナノメートル（１０ｎｍ）未満のテクノロジーノードでの半導体デバイスの製造に特に有用であり得る。

【0119】

ＦＥＯＬ層または構造の製造のための、追加の、または、中間の工程は、リソグラフィ、エッチング、薄膜堆積、平坦化（化学機械的研磨（ＣＭＰ）など）、拡散、メトロロジ、犠牲層の使用、エッチングストップ層の使用、平坦化ストップ層の使用、または、マイクロエレクトロニクスコンポーネント製造に関連するその他任意の措置などの標準マイクロエレクトロニクス製造プロセスを含み得る。また、先行のプロセスフローについて説明されたプロセス工程は、代替的な順序で実践され得ること、すべての工程が実行される必要があるわけではないこと、または、追加のプロセス工程が実行され得ること、または、その両方があり得ることを理解されたい。

【0120】

上の例示的なＦＥＯＬの実施形態では、一実施形態において、１０ナノメートルまたは１０ナノメートル未満のノード処理が、テクノロジードライバとしての製造スキーム、および、結果として生じる構造において、直接実装されることを理解されたい。他の実施形態において、ＢＥＯＬの１０ナノメートルまたは１０ナノメートル未満の処理要件により、ＦＥＯＬを検討することが推進され得る。例えば、ＦＥＯＬ層およびデバイスのための材料選択およびレイアウトは、ＢＥＯＬ処理に対応する必要があり得る。そのような一実施形態において、例えば、ＦＥＯＬ層において形成されるが、ＢＥＯＬ層の高密度メタライゼーションによって共に結合されるトランジスタ構造におけるフリンジ容量を減少させるべく、ＢＥＯＬ層の高密度メタライゼーションに対応するために、材料選択およびゲートスタックアーキテクチャが選択される。

【0121】

本明細書において開示される実施形態は、多種多様な異なるタイプの集積回路またはマイクロエレクトロニクスデバイスを製造するために使用され得る。そのような集積回路の例は、限定されないが、プロセッサ、チップセットコンポーネント、グラフィックスプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラなどを含む。他の実施形態においては、半導体メモリが製造され得る。さらに、集積回路または他のマイクロエレクトロニクスデバイスは、当分野において知られている多種多様な電子デバイスにおいて使用され得る。例えば、コンピュータシステム（例えば、デスクトップ、ラップトップ、サーバ）、セルラー電話、パーソナル電子機器などである。集積回路は、バスおよびシステムの他の構成要素と結合され得る。例えば、プロセッサは、１または複数のバスによって、メモリ、チップセットなどと結合され得る。プロセッサ、メモリ、およびチップセットの各々は、潜在的に、本明細書で開示されるアプローチを使用し製造され得る。

【0122】

図８Ａは、本開示の一実装によるコンピューティングデバイス８００Ａを示す。コンピューティングデバイス８００Ａは基板８０２Ａを収容する。基板８０２Ａは、これに限定されないが、プロセッサ８０４Ａおよび少なくとも１つの通信チップ８０６Ａを含む、多数の構成要素を含み得る。プロセッサ８０４Ａは、基板８０２Ａに対して物理的および電気的に結合される。いくつかの実装例においては、少なくとも１つの通信チップ８０６Ａもまた、基板８０２Ａに対して物理的および電気的に結合される。さらなる実装例においては、通信チップ８０６Ａはプロセッサ８０４Ａの一部である。

【0123】

その複数の用途に応じて、コンピューティングデバイス８００Ａは、その他の構成要素を含んでよい。これらの構成要素は、基板８０２Ａに対して物理的および電気的に結合されてよいし、あるいは結合されなくてもよい。これらの他の構成要素は、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などの）大容量記憶装置を含む。

【0124】

通信チップ８０６Ａによって、コンピューティングデバイス８００Ａへのデータ転送およびコンピューティングデバイス８００Ａからのデータ転送に対して無線通信が可能となる。「無線」という用語およびその派生語は、非ソリッド媒体を通して変調された電磁放射を使用してデータを通信し得る回路、デバイス、システム、方法、技法、通信チャネルなどを説明するために使用されてよい。いくつかの実施形態においては関連するデバイスがいかなるワイヤも含まないこともあるだろうが、この用語は、これらのデバイスがワイヤを全く含まないということを暗示するものではない。通信チップ８０６Ａは、限定されないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、これらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降の世代として指定された任意の他の無線プロトコルを含む多数の無線規格またはプロトコルのいずれかを実装し得る。コンピューティングデバイス８００Ａは、複数の通信チップ８０６Ａを含み得る。例えば、第１通信チップ８０６Ａは、Ｗｉ－Ｆｉおよびブルートゥースなどのより短い距離の無線通信に専用化されてよいし、第２通信チップ８０６Ａは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ－ＤＯ、およびその他などのより長い距離の無線通信に専用化されてよい。

【0125】

コンピューティングデバイス８００Ａのプロセッサ８０４Ａは、プロセッサ８０４Ａ内にパッケージ化された集積回路ダイを含む。本開示の複数の実施形態のいくつかの実装において、プロセッサ８０４Ａの集積回路ダイは、本開示の実装によって構築された集積回路構造などの、１または複数の構造を含む。「プロセッサ」という用語は、レジスタまたはメモリまたはその両方からの電子データを処理して、当該電子データをレジスタまたはメモリまたはその両方に格納され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部を指し得る。

【0126】

通信チップ８０６Ａもまた、通信チップ８０６Ａ内にパッケージ化された集積回路ダイを含む。本開示の別の実装によれば、通信チップ８０６Ａの集積回路ダイは、本開示の実装によって構築される。

【0127】

さらなる実装において、コンピューティングデバイス８００Ａの中に収容される別のコンポーネントは、本開示の複数の実施形態の実装にしたがって構築される集積回路ダイを含み得る。

【0128】

様々な実施形態において、コンピューティングデバイス８００Ａは、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、またはデジタルビデオレコーダであり得る。さらなる実装において、コンピューティングデバイス８００Ａは、データを処理するその他任意の電子デバイスであり得る。

【0129】

図８Ｂは、本開示の１または複数の実施形態を含むインターポーザ８００Ｂを示す。インターポーザ８００Ｂは、第１基板８０２Ｂを第２基板８０４Ｂに架橋するように使用される、介在する基板である。第１基板８０２Ｂは、例えば、集積回路ダイであり得る。第２基板８０４Ｂは、例えば、メモリモジュール、コンピュータマザーボード、または、別の集積回路ダイであり得る。一般的に、インターポーザ８００Ｂの目的は、接続をより幅広いピッチに広げること、または接続を異なる接続にリルートすることである。例えば、インターポーザ８００Ｂは、後で第２基板８０４Ｂに結合可能なボールグリッドアレイ（ＢＧＡ）８０６Ｂに、集積回路ダイを結合し得る。いくつかの実施形態において、第１基板および第２基板８０２Ｂ／８０４Ｂは、インターポーザ８００Ｂの対向する側面に取り付けられる。他の実施形態において、第１基板および第２基板８０２Ｂ／８０４Ｂは、インターポーザ８００Ｂの同一の側面に取り付けられる。そして、さらなる実施形態において、３またはより多くの基板が、インターポーザ８００Ｂを通じて相互接続される。

【0130】

インターポーザ８００Ｂは、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成され得る。さらなる実装において、インターポーザ８００Ｂは、シリコン、ゲルマニウム、並びに他のＩＩＩ‐Ｖ族およびＩＶ族材料などの、半導体基板に使用される上記された材料と同一の材料を含み得る、交互に重なる強固または柔軟な材料で形成され得る。

【0131】

インターポーザ８００Ｂは、金属インターコネクト８０８Ｂ、および限定されないが、シリコン貫通ビア（ＴＳＶ）８１２Ｂを含むビア８１０Ｂを含み得る。インターポーザ８００Ｂは、パッシブデバイスおよびアクティブデバイスの両方を含む埋め込みデバイス８１４Ｂをさらに含み得る。そのようなデバイスには、限定されないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、および静電放電（ＥＳＤ）デバイスが含まれる。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサおよびＭＥＭＳデバイスなどの、より複雑なデバイスもまたインターポーザ８００Ｂ上に形成され得る。本開示の実施形態によれば、本明細書において開示される装置またはプロセスは、インターポーザ８００Ｂの製造、または、インターポーザ８００Ｂに含まれるコンポーネントの製造において使用され得る。

【0132】

図９は、本開示の一実施形態による、本明細書において説明される、または、本明細書において説明される１または複数の特徴を含む、１または複数のプロセスによって製造された集積回路（ＩＣ）を利用するモバイルコンピューティングプラットフォーム９００の等角図である。

【0133】

モバイルコンピューティングプラットフォーム９００は、電子データ表示、電子データ処理、または無線電子データ伝送の各々のために構成された任意のポータブルデバイスであり得る。例えば、モバイルコンピューティングプラットフォーム９００は、タブレット、スマートフォン、ラップトップコンピュータ、などのいずれかであり得、例示的な実施形態においてはタッチスクリーン（容量式、誘導式、抵抗式など）であるディスプレイスクリーン９０５、チップレベル（ＳｏＣ）またはパッケージレベルの統合システム９１０、およびバッテリ９１３を含み得る。示されるように、より高いトランジスタパッキング密度によって可能とされる統合システム９１０において統合のレベルがより大きくなるにつれて、バッテリ９１３または、ソリッドステートドライブなどの不揮発性ストレージによって占められ得るモバイルコンピューティングプラットフォーム９００の部分がより大きくなるか、または、プラットフォーム機能の改善のためにトランジスタゲートのカウントが大きくなる。同様に、統合システム９１０における各トランジスタのキャリア移動性がより大きくなるほど、機能がより高くなる。したがって、本明細書において説明される技法は、モバイルコンピューティングプラットフォーム９００における性能および形態の要因の改善を可能にし得る。

【0134】

統合システム９１０は、展開図面９２０においてさらに示される。例示的な実施形態において、パッケージングされたデバイス９７７は、本明細書において説明される１または複数のプロセスによって製造される、または、本明細書において説明される１または複数の特徴を含む、少なくとも１つのメモリチップ（例えば、ＲＡＭ）、または、少なくとも１つのプロセッサチップ（例えば、マルチコアマイクロプロセッサおよび／またはグラフィックスプロセッサ）を含む。パッケージングされたデバイス９７７はさらに、電力管理集積回路（ＰＭＩＣ）９１５、ワイドバンドＲＦ（無線）送信器および／または受信器を含むＲＦ（無線）集積回路（ＲＦＩＣ）９２５（例えば、送信経路上の電力増幅器および受信経路上の低ノイズ増幅器をさらに含むデジタルベースバンドおよびアナログフロントエンドモジュールを含む）、並びに、それらのコントローラ９１１のうちの１または複数と共に、基板９６０に結合される。機能上、ＰＭＩＣ９１５は、バッテリ電力制御、ＤＣ‐ＤＣ変換などを実行し、したがって、バッテリ９１３に結合された入力と、すべての他の機能モジュールに電流供給を提供する出力とを有する。さらに示されるように、例示的な実施形態では、ＲＦＩＣ９２５は、多数の無線規格またはプロトコルのいずれかを実装するように提供されるアンテナに結合された出力を有し、そのようなワイヤレス標準またはプロトコルは、限定されないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、および５Ｇ以降として指定される任意の他の無線プロトコルを含む。代替的な実装形態では、これらの基板レベルモジュールの各々は、パッケージングされたデバイス９７７のパッケージ基板に結合された別個のＩＣ上、またはパッケージングされたデバイス９７７のパッケージ基板に結合された単一のＩＣ（ＳｏＣ）の内部に集積され得る。

【0135】

別の態様において、半導体パッケージは、集積回路（ＩＣ）チップまたはダイを保護するために、また、外部回路との電気的インタフェースをダイに提供するために使用される。より小さい電子デバイスへの需要が増加するにつれて、半導体パッケージは、さらに小さくなるようにさえ設計され、より大きい回路密度をサポートする必要がある。さらに、より高い性能のデバイスへの需要の結果、その後の組み立て処理に適合した、薄いパッケージングプロファイル、および、小さい全体的な反りを可能にする、改善された半導体パッケージの必要性が生じる。

【0136】

一実施形態において、セラミックまたは有機パッケージ基板へのワイヤボンディングが使用される。別の実施形態において、ダイをセラミックまたは有機パッケージ基板にマウントするために、Ｃ４プロセスが使用される。特に、半導体デバイスと基板との間のフリップチップ相互接続を提供するために、Ｃ４半田ボール接続を実装できる。フリップチップまたはコントロールドコラプスチップコネクション（Ｃ４）は、ワイヤボンドの代わりに半田バンプを利用する、集積回路（ＩＣ）チップ、ＭＥＭＳ、または、コンポーネントなどの半導体デバイスに使用されるマウントのタイプである。半田バンプは、基板パッケージの頂面上に配置されるＣ４パッド上に堆積される。半導体デバイスを基板にマウントするべく、半導体デバイスは、マウントする領域上で、活性面が下に向くように反転される。半田バンプは、半導体デバイスを基板に直接接続するために使用される。

【0137】

図１０は、本開示の一実施形態による、フリップチップがマウントされたダイの断面図を示す。

【0138】

図１０を参照すると、装置１０００は、本開示の一実施形態による、本明細書において説明される１または複数のプロセスによって製造される、または、本明細書において説明される１または複数の特徴を含む、集積回路（ＩＣ）などのダイ１００２を含む。ダイ１００２は、メタライズされたパッド１００４をその上に含む。セラミックまたは有機基板などのパッケージ基板１００６は、その上に接続部１００８を含む。ダイ１００２およびパッケージ基板１００６は、メタライズされたパッド１００４に結合された半田ボール１０１０、および接続１００８によって電気的に接続される。アンダーフィル材料１０１２は、半田ボール１０１０を包囲する。

【0139】

フリップチップの処理は、いくつかの追加的な工程を有するが、従来のＩＣ製造に類似し得る。製造プロセスの終盤に、半田をより受けやすくするために、取り付けパッドが金属化される。典型的には、これは複数の処理から構成される。次に、半田の小さい点が、金属化されたパッドの各々の上に堆積される。次に、チップは通常通り、ウェハから切り取られる。フリップチップを回路に取り付けるべく、チップが反転され、下層電子基板または回路基板上のコネクタに半田の点が下向きに接触する。次に、典型的には、超音波、または、代替的にはリフローソルダリングプロセスを使用して、半田が再融解され、電気的接続をもたらす。また、これにより、チップの回路と下層マウントとの間に小さいスペースが残る。大部分の場合、次に、電気的に絶縁する接着剤が「アンダーフィル」され、より強い機械的接続を提供し、ヒートブリッジを提供し、それにより、チップ、および、システムの残りの部分の示差加熱に起因して半田接合部が応力を受けないことを保証する。

【0140】

他の実施形態において、より新しいパッケージング、および、シリコン貫通ビア（ＴＳＶ）およびシリコンインターポーザなどの、ダイとダイとの間のインターコネクトアプローチが実装されることにより、本開示の一実施形態による、本明細書において説明される１または複数のプロセスにしたがって製造される、または、本明細書において説明される１または複数の特徴を含む、集積回路（ＩＣ）を組み込む高性能マルチチップモジュール（ＭＣＭ）およびシステムインパッケージ（ＳｉＰ）を製造する。

【0141】

したがって、本開示の実施形態は、説明された、急峻なドーパントプロファイルを有するソースまたはドレイン構造を備える集積回路構造と、急峻なドーパントプロファイルを有するソースまたはドレイン構造を備える集積回路構造を製造する方法とを含む。

【0142】

特定の実施形態について上記したが、これらの実施形態は、特定の特徴に関連して単一の実施形態のみが説明されている場合さえも、本開示の範囲を限定することは意図されない。本開示で提供される特徴の例は、別段の定めがある場合を除き、限定的であることよりも、むしろ例示的であることを意図するものである。上記の説明は、本開示の恩恵を有する当業者にとって明らかであるように、そのような代替物、修正物、および、均等物を包含することが意図されている。

【0143】

本開示の範囲は、本明細書に記載された課題のいずれかまたはすべてを緩和するか否かにかかわらず、本明細書に（明示的または暗示的に）開示される任意の特徴若しくは特徴の組み合わせまたはそれらの任意の一般化を含む。したがって、本願（または、それに対する優先権を主張する出願）の出願手続きの最中に、任意のそのような特徴の組み合わせに対する新しい請求項が考案され得る。具体的には、添付の特許請求の範囲を参照して、従属請求項による特徴を、独立請求項の特徴と組み合わせてよく、それぞれの独立請求項による特徴を、単に添付の特許請求の範囲で列挙される具体的な組み合わせのみではなく、任意の適切な方式で組み合わせてよい。

【0144】

以下の例は、さらなる実施形態に関する。異なる実施形態の様々な特徴が、様々な異なる適用に適合すべく、包含されたいくつかの特徴、および、除外された他の特徴と様々に組み合わされ得る。

【0145】

例示的実施形態１：集積回路構造は、鉛直に並ぶ水平ナノワイヤを含む。ゲートスタックは、鉛直に並ぶ水平ナノワイヤの周囲にある。第１エピタキシャルソースまたはドレイン構造は、鉛直に並ぶ水平ナノワイヤの第１端部にある。第２エピタキシャルソースまたはドレイン構造は、鉛直に並ぶ水平ナノワイヤの第２端部にある。第１および第２エピタキシャルソースまたはドレイン構造は、シリコン、リンおよびヒ素を含み、リンの原子濃度は、ヒ素の原子濃度と実質的に同一である。

【0146】

例示的実施形態２：例示的実施形態１の集積回路構造は、リンの原子濃度が１Ｅ２０原子／ｃｍ^３より大きく、ヒ素の原子濃度が５Ｅ１９原子／ｃｍ^３より大きい。

【0147】

例示的実施形態３：例示的実施形態１または２の集積回路構造において、第１および第２エピタキシャルソースまたはドレイン構造は、ヒ素の深度と実質的に同一なリンの深度を有する。

【0148】

例示的実施形態４：例示的実施形態３の集積回路構造において、リンの深度は、ヒ素の深度の約１ナノメートル以内に存在する。

【0149】

例示的実施形態５：例示的実施形態１、２、３または４の集積回路構造において、第１および第２ソースまたはドレイン構造は、約０．３５ｍＯｈｍ・ｃｍより小さい抵抗率を有する。

【0150】

例示的実施形態６：例示的実施形態１、２、３、４または５の集積回路構造において、ゲートスタックの第１および第２の側にそれぞれ沿って、第１および第２誘電体ゲート側壁スペーサをさらに含む。

【0151】

例示的実施形態７：例示的実施形態１、２、３、４、５または６の集積回路構造において、第１エピタキシャルソースまたはドレイン構造上の第１導電性コンタクト、および第２エピタキシャルソースまたはドレイン構造上の第２導電性コンタクトをさらに含む。

【0152】

例示的実施形態８：集積回路構造は、鉛直に並ぶ水平ナノワイヤを含む。ゲートスタックは、鉛直に並ぶ水平ナノワイヤの周囲にある。第１エピタキシャルソースまたはドレイン構造は、鉛直に並ぶ水平ナノワイヤの第１端部にある。第１エピタキシャルソースまたはドレイン構造は、
鉛直に並ぶ水平ナノワイヤを超えて横方向へ延びる第１部分を有し、鉛直に並ぶ水平ナノワイヤより上に鉛直に延びる第２部分を備え、第２部分は、第１部分の水平方向厚さより大きい鉛直方向厚さを備える。第２エピタキシャルソースまたはドレイン構造は、鉛直に並ぶ水平ナノワイヤの第２端部にある。第２エピタキシャルソースまたはドレイン構造は、鉛直に並ぶ水平ナノワイヤを超えて横方向に延びる第１部分を有し、鉛直に並ぶ水平ナノワイヤより上に鉛直に延びる第２部分を備え、第２部分は、第１部分の水平方向厚さより大きい鉛直方向厚さを備える。

【0153】

例示的実施形態９：例示的実施形態８の集積回路構造において、第１および第２エピタキシャルソースまたはドレイン構造は、シリコン、リンおよびヒ素を含み、リンの原子濃度は、ヒ素の原子濃度と実質的に同一である。

【0154】

例示的実施形態１０：例示的実施形態８または９の集積回路構造において、ゲートスタックの第１および第２の側にそれぞれ沿って、第１および第２誘電体ゲート側壁スペーサをさらに含む。

【0155】

例示的実施形態１１：例示的実施形態８、９または１０の集積回路構造において、第１エピタキシャルソースまたはドレイン構造上の第１導電性コンタクト、および第２エピタキシャルソースまたはドレイン構造上の第２導電性コンタクトをさらに含む。

【0156】

例示的実施形態１２：コンピューティングデバイスは、基板および基板に結合された構成要素を含む。構成要素は集積回路構造を含む。集積回路構造は、鉛直に並ぶ水平ナノワイヤを含む。ゲートスタックは、鉛直に並ぶ水平ナノワイヤの周囲にある。第１エピタキシャルソースまたはドレイン構造は、鉛直に並ぶ水平ナノワイヤの第１端部にある。第２エピタキシャルソースまたはドレイン構造は、鉛直に並ぶ水平ナノワイヤの第２端部にある。第１および第２エピタキシャルソースまたはドレイン構造は、シリコン、リンおよびヒ素を含み、リンの原子濃度は、ヒ素の原子濃度と実質的に同一である。

【0157】

例示的実施形態１３：例示的実施形態１２のコンピューティングデバイスは、基板に結合されたメモリをさらに含む。

【0158】

例示的実施形態１４：例示的実施形態１２または１３のコンピューティングデバイスは、基板に結合された通信チップをさらに含む。

【0159】

例示的実施形態１５：例示的実施形態１２、１３または１４のコンピューティングデバイスは、基板に結合されたカメラをさらに含む。

【0160】

例示的実施形態１６：例示的実施形態１２、１３、１４または１５のコンピューティングデバイスは、基板に結合されたバッテリをさらに含む。

【0161】

例示的実施形態１７：例示的実施形態１２、１３、１４、１５または１６のコンピューティングデバイスは、基板に結合されたアンテナをさらに含む。

【0162】

例示的実施形態１８：例示的実施形態１２、１３、１４、１５、１６または１７のコンピューティングデバイスにおいて、構成要素はパッケージされた集積回路ダイである。

【0163】

例示的実施形態１９：例示的実施形態１２、１３、１４、１５、１６、１７または１８のコンピューティングデバイスにおいて、構成要素はプロセッサ、通信チップ、およびデジタルシグナルプロセッサから成る群から選択される。

【0164】

例示的実施形態２０：例示的実施形態１２、１３、１４、１５、１６、１７、１８または１９のコンピューティングデバイスにおいて、コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバおよびセットトップボックスから成る群から選択される。

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3A】

【図3B】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図9】

【図10】