特許 7600691 画像形成装置、画像形成装置の制御方法および制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-09

(45)【発行日】2024-12-17

(54)【発明の名称】画像形成装置、画像形成装置の制御方法および制御装置

(51)【国際特許分類】

   H04N 1/00 20060101AFI20241210BHJP

   G03G 21/00 20060101ALI20241210BHJP

   B41J 29/38 20060101ALI20241210BHJP

   G06F 1/24 20060101ALI20241210BHJP

【ＦＩ】

H04N1/00 C

G03G21/00 398

G03G21/00 510

B41J29/38 301

B41J29/38 104

H04N1/00 885

G06F1/24 B

【請求項の数】 10

(21)【出願番号】P 2021001897

(22)【出願日】2021-01-08

(65)【公開番号】P2022107145

(43)【公開日】2022-07-21

【審査請求日】2023-11-14

(73)【特許権者】

【識別番号】000006747

【氏名又は名称】株式会社リコー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】高橋 賢

【審査官】中田 剛史

(56)【参考文献】

【文献】特開２００７－２８６８５９（ＪＰ，Ａ）

【文献】特開２００８－１３１６０３（ＪＰ，Ａ）

【文献】特開２０１２－００８６６１（ＪＰ，Ａ）

【文献】特開２０００－２３２５４０（ＪＰ，Ａ）

【文献】特開２０１４－０３２４６４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ １／００

Ｇ０３Ｇ ２１／００

Ｂ４１Ｊ ２９／３８

Ｇ０６Ｆ １／２４

(57)【特許請求の範囲】

【請求項1】

画像を形成する画像形成部と、
第１コントローラを含み、第１動作モード時に前記画像形成部の制御を実施し、前記第１動作モードより消費電力が小さい第２動作モード時に前記画像形成部とともに電源が遮断される第１制御部と、
前記第１動作モード時および前記第２動作モード時に動作する第２コントローラを含む第２制御部と、を有し、
前記第２制御部は、
前記第２動作モード時に前記第２コントローラの異常を検出した場合、異常検出信号を出力する異常検出部と、
前記異常検出信号に基づいて、前記第１制御部を前記第２動作モードから前記第１動作モードに復帰させる復帰処理部と、
前記第２制御部内の複数の回路の状態を示す回路情報を保持する回路情報保持部と、
前記第２動作モードから前記第１動作モードに復帰した場合に前記第１制御部から発行される情報取得要求に基づいて、前記回路情報保持部に保持された前記回路情報を前記第１制御部に出力する回路情報通知部と、
前記第１制御部から受信するリセット要求が示す回路をリセットするリセット部と、
を有し、
前記第１制御部は、前記第２制御部から通知された前記回路情報に基づいて前記第２制御部内で異常が発生した前記回路を判定できない場合、前記第２コントローラの動作を停止させる停止要求を前記第２制御部に発行する停止要求発行部を有し、
前記第２制御部は、前記停止要求に基づいて前記第２コントローラの動作を停止する停止信号を生成する停止信号生成回路を有すること
を特徴とする画像形成装置。

【請求項2】

前記第１制御部は、
前記復帰処理部により前記第２動作モードから前記第１動作モードに復帰した場合、前記情報取得要求を発行する取得要求発行部と、
前記第２制御部から通知された前記回路情報に基づいて決定したリセット範囲を示す前記リセット要求を前記第２制御部に発行するリセット要求発行部と、を有し、
前記リセット部は、
前記リセット要求に基づいてリセットする回路を示すリセット情報を出力するリセット情報生成回路と、
前記リセット情報生成回路から受信する前記リセット情報が示す回路をリセットするリセット信号を生成するリセット生成回路と、を有すること
を特徴とする請求項１に記載の画像形成装置。

【請求項3】

前記第２制御部は、前記複数の回路を相互に接続する内部バスを含むインターコネクトを有し、
前記第１制御部の前記リセット要求発行部は、前記第２制御部から通知された前記回路情報が前記インターコネクトの異常を示す場合、前記インターコネクトをリセットする前記リセット要求を前記第２制御部に発行すること
を特徴とする請求項２に記載の画像形成装置。

【請求項4】

前記第２制御部は、前記第１制御部と通信を実施する通信インタフェースを有し、
前記通信インタフェースは、前記リセット情報生成回路および前記停止信号生成回路の少なくともいずれかを含むこと
を特徴とする請求項２または請求項３に記載の画像形成装置。

【請求項5】

前記通信インタフェースは、ＰＣＩｅインタフェースを有し、
前記第１制御部は、前記リセット要求、前記情報取得要求および前記停止要求をＰＣＩｅパケットとして前記通信インタフェースに送信すること
を特徴とする請求項４に記載の画像形成装置。

【請求項6】

前記通信インタフェースは、シリアルインタフェースを有し、
前記第１制御部は、前記リセット要求、前記情報取得要求および前記停止要求をシリアル信号として前記通信インタフェースに送信すること
を特徴とする請求項４に記載の画像形成装置。

【請求項7】

前記第２制御部は、前記第２制御部の動作の履歴を示す履歴情報を保持するメモリを有し、
前記第１制御部は、前記第２制御部から前記回路情報を通知された後、前記メモリにメモリアクセス要求を発行し、前記メモリに保持された前記履歴情報を読み出すこと
を特徴とする請求項１ないし請求項６のいずれか１項に記載の画像形成装置。

【請求項8】

前記第２制御部に接続され、ユーザに操作される操作部を有し、
前記第２コントローラは、前記第２動作モード中、前記操作部の操作に基づいて前記復帰処理部に前記第２動作モードから前記第１動作モードへの復帰を指示し、
前記復帰処理部は、前記第２コントローラからの復帰の指示に基づいて前記第１制御部を前記第２動作モードから前記第１動作モードに復帰させること
を特徴とする請求項１ないし請求項７のいずれか１項に記載の画像形成装置。

【請求項9】

画像を形成する画像形成部と、第１動作モード時に前記画像形成部の制御を実施し、前記第１動作モードより消費電力が小さい第２動作モード時に前記画像形成部とともに電源が遮断される第１制御部と、前記第１動作モード時および前記第２動作モード時に動作する第２コントローラを含む第２制御部と、を有する画像形成装置の制御方法であって、
前記第２制御部が
前記第２動作モード時に前記第２コントローラの異常を検出した場合、異常検出信号を出力し、
前記異常検出信号に基づいて、前記第１制御部を前記第２動作モードから前記第１動作モードに復帰させ、
前記第２制御部内の複数の回路の状態を示す回路情報を保持し、
前記第２動作モードから前記第１動作モードに復帰した場合に前記第１制御部から発行される情報取得要求に基づいて、保持した前記回路情報を前記第１制御部に出力し、
前記第１制御部から受信するリセット要求が示す回路をリセットし、
前記第１制御部は、前記第２制御部から通知された前記回路情報に基づいて前記第２制御部内で異常が発生した前記回路を判定できない場合、前記第２コントローラの動作を停止させる停止要求を前記第２制御部に発行し、
前記第２制御部は、前記停止要求に基づいて前記第２コントローラの動作を停止する停止信号を生成すること
を特徴とする画像形成装置の制御方法。

【請求項10】

所定の機能を有する機器と、
第１コントローラを含み、第１動作モード時に前記機器の制御を実施し、前記第１動作モードより消費電力が小さい第２動作モード時に前記機器とともに電源が遮断される第１制御部と、
前記第１動作モード時および前記第２動作モード時に動作する第２コントローラを含む第２制御部と、を有し、
前記第２制御部は、
前記第２動作モード時に前記第２コントローラの異常を検出した場合、異常検出信号を出力する異常検出部と、
前記異常検出信号に基づいて、前記第１制御部を前記第２動作モードから前記第１動作モードに復帰させる復帰処理部と、
前記第２制御部内の複数の回路の状態を示す回路情報を保持する回路情報保持部と、
前記第２動作モードから前記第１動作モードに復帰した場合に前記第１制御部から発行される情報取得要求に基づいて、前記回路情報保持部に保持された前記回路情報を前記第１制御部に出力する回路情報通知部と、
前記第１制御部から受信するリセット要求が示す回路をリセットするリセット部と、
を有し、
前記第１制御部は、前記第２制御部から通知された前記回路情報に基づいて前記第２制御部内で異常が発生した前記回路を判定できない場合、前記第２コントローラの動作を停止させる停止要求を前記第２制御部に発行する停止要求発行部を有し、
前記第２制御部は、前記停止要求に基づいて前記第２コントローラの動作を停止する停止信号を生成する停止信号生成回路を有すること
を特徴とする制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、画像形成装置、画像形成装置の制御方法および制御装置に関する。

【背景技術】

【0002】

通常モード時に画像処理エンジンなどの機器を制御するメイン制御装置と、通常モードより消費電力が少ない省エネルギーモード時にメイン制御装置に代わって機器の一部を制御するサブ制御部を有する画像形成装置が知られている。外部と通信するＩ／ＯコントローラとサブＣＰＵとがサブ制御部に搭載される画像形成装置において、サブＣＰＵが暴走した場合、外部と常時通信する回路を除きリセットすることで、制御装置の動作異常を防止する手法が知られている（例えば、特許文献１参照）。

【0003】

また、サブＣＰＵが暴走して正常に復帰できないときに、リセットを繰り返すサブ制御部により無駄な電力が消費されることを抑制するために、画像形成装置全体の電源をオフする手法が知られている（例えば、特許文献２参照）。

【発明の概要】

【発明が解決しようとする課題】

【0004】

サブＣＰＵが暴走したときのリセット範囲が予め決められている場合、リセットしない要素の異常によりサブＣＰＵが再び暴走するおそれがある。この場合、暴走前にサブ制御部に保持されているデータが喪失するおそれがある。

【0005】

開示の技術は、第２コントローラの異常の発生要因である回路を検出してリセットすることで、第２コントローラの異常が繰り返し発生することを防止し、第２制御部に保持されるデータの喪失を防止することを目的とする。

【課題を解決するための手段】

【0006】

上記技術的課題を解決するため、本発明の一形態の画像形成装置は、画像を形成する画像形成部と、第１コントローラを含み、第１動作モード時に前記画像形成部の制御を実施し、前記第１動作モードより消費電力が小さい第２動作モード時に前記画像形成部とともに電源が遮断される第１制御部と、前記第１動作モード時および前記第２動作モード時に動作する第２コントローラを含む第２制御部と、を有し、前記第２制御部は、前記第２動作モード時に前記第２コントローラの異常を検出した場合、異常検出信号を出力する異常検出部と、前記異常検出部が検出した異常に基づいて、前記第１制御部を前記第２動作モードから前記第１動作モードに復帰させる復帰処理部と、前記第２制御部内の複数の回路の状態を示す回路情報を保持する回路情報保持部と、前記第２動作モードから前記第１動作モードに復帰した場合に前記第１制御部から発行される情報取得要求に基づいて、前記回路情報保持部に保持された前記回路情報を前記第１制御部に出力する回路情報通知部と、前記第１制御部から受信するリセット要求が示す回路をリセットするリセット部と、を有し、前記第１制御部は、前記第２制御部から通知された前記回路情報に基づいて前記第２制御部内で異常が発生した前記回路を判定できない場合、前記第２コントローラの動作を停止させる停止要求を前記第２制御部に発行する停止要求発行部を有し、
前記第２制御部は、前記停止要求に基づいて前記第２コントローラの動作を停止する停止信号を生成する停止信号生成回路を有することを特徴とする。

【発明の効果】

【0007】

第２コントローラの異常の発生要因である回路を検出してリセットすることで、第２コントローラの異常が繰り返し発生することを防止し、第２制御部に保持されるデータの喪失を防止することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の第１の実施形態に係る画像形成装置の一例を示すブロック図である。

【図2】図１の画像形成装置の動作の一例を示すシーケンス図である。

【図3】図１の画像形成装置の動作の別の例を示すシーケンス図である。

【図4】図１の画像形成装置の動作のさらなる別の例を示すシーケンス図である。

【図5】本発明の第２の実施形態に係る画像形成装置の一例を示すブロック図である。

【図6】図５の画像形成装置の動作の一例を示すシーケンス図である。

【図7】本発明の第３の実施形態に係る画像形成装置の一例を示すブロック図である。

【図8】本発明の第４の実施形態に係る制御装置の一例を示すブロック図である。

【発明を実施するための形態】

【0009】

以下、図面を参照して実施の形態の説明を行う。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

【0010】

（第１の実施形態）
図１は、本発明の第１の実施形態に係る画像形成装置の一例を示すブロック図である。図１に示す画像形成装置１００は、エンジン１０、メイン制御部２０、サブ制御部３０、ＲＯＭ（Read Only Memory）６０および操作部７０を有する。メイン制御部２０は、第１制御部の一例であり、サブ制御部３０は第２制御部の一例である。

【0011】

例えば、エンジン１０は、紙媒体等に記録された画像等を読み取って画像データを形成するスキャナ１１と、画像データ等を使用して画像を紙媒体等に形成するプロッタ１２とを有する。なお、エンジン１０は、プロッタ１２の代わりに、トナーまたはインクを使用して画像データ等を紙媒体にプリントするプリンタを含んでもよい。エンジン１０は、画像を形成する画像形成部の一例である。

【0012】

図１に示す要素のうち、太枠で示す要素は、動作モードの１つである通常モード時に動作し、動作モードの別の１つである省エネルギーモード時に動作を停止する。図１に太枠以外で示す要素は、通常モード時および省エネルギーモード時に動作する。以下では、省エネルギーモードは、省エネモードとも称される。通常モードは、第１動作モードの一例であり、省エネモードは、第２動作モードの一例である。

【0013】

メイン制御部２０は、メインＣＰＵ（Central Processing Unit）２１、ＰＭＣ（Power Management Controller）２２およびＰＣＩｅ（Peripheral Component Interconnect express）インタフェース（Ｉ／Ｆ）２３を有する。

【0014】

サブ制御部３０は、サブＣＰＵ３１、ＰＣＩｅインタフェース３２、ウォッチドッグタイマ（ＷＤＴ）３３、ＰＭＣ３４、システムレジスタ３５、リセット生成器３６およびアービタ３７を有する。また、サブ制御部３０は、ＱＳＰＩ（Quad Serial Peripheral Interface)３８、ワークＲＡＭ３９、ＵＳＢ（Universal Serial Bus）インタフェース４０、ネットワークインタフェース４１および操作部インタフェース４２を有する。以下では、ウォッチドッグタイマ３３は、ＷＤＴ３３とも称される。

【0015】

ＰＣＩｅインタフェース３２は、通信インタフェース５１、判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５を有する。判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５は、例えば、ＰＣＩｅインタフェース３２内のプログラマブルロジックを使用して形成される。

【0016】

これにより、サブ制御部３０内に新たな回路を追加することなく、判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５をサブ制御部３０に設けることができる。なお、判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５は、ＰＣＩｅインタフェース３２の外側に設けられてもよい。

【0017】

メインＣＰＵ２１は、第１コントローラの一例であり、サブＣＰＵ３１は、第２コントローラの一例である。なお、メインＣＰＵ２１およびサブＣＰＵ３１は、ＣＰＵ以外のプロセッサまたはコントローラでもよい。

【0018】

メインＣＰＵ２１は、通常モード時、画像形成装置１００の全体の動作を制御するとともに、エンジン１０を制御して、スキャナ動作またはプロット動作等を実施する。メインＣＰＵ２１は、動作モードに応じて起動と停止とを繰り返す。

【0019】

ＰＭＣ２２は、サブ制御部３０のＰＭＣ３４からの指示に基づいて、メイン制御部２０内の各要素への電源の供給を制御する。例えば、ＰＭＣ２２は、省エネモードから通常モードに復帰させる電源復帰指示に基づいて、メインＣＰＵ２１およびＰＣＩｅインタフェース２３に電源を投入し、起動させる。また、ＰＭＣ２２は、通常モードから省エネモードに移行させる電源遮断指示に基づいて、メインＣＰＵ２１およびＰＣＩｅインタフェース２３の動作を終了させ、電源の供給を遮断する。

【0020】

ＰＣＩｅインタフェース２３は、サブ制御部３０のＰＣＩｅインタフェース３２との間で、パケット（ＰＣＩｅパケット）による通信を相互に実施する。これにより、既存のインタフェースを利用して、後述する回路情報、リセット要求、ホールド要求等をメイン制御部２０とサブ制御部３０との間で送受信することができる。また、開発済みの既存のメイン制御部２０を使用して、メインＣＰＵ２１が実行するプログラムを改良するだけで、後述する図２から図４に示す動作を実現することができる。なお、メイン制御部２０とサブ制御部３０との間は、ＰＣＩｅインタフェース以外の通信インタフェースで接続されてもよい。

【0021】

サブＣＰＵ３１は、省エネモード時、メインＣＰＵ２１に代わって、画像形成装置１００の全体を制御する。サブＣＰＵ３１は、動作モードにかかわりなく常に動作する。なお、メインＣＰＵ２１は、エンジン１０の動作を制御し、画像処理等の負荷の大きい処理を実施するため、回路規模が大きく、消費電力が大きい。これに対して、サブＣＰＵ３１は、エンジン１０の動作に伴う画像処理等を実施しないため、メインＣＰＵ２１に比べて、回路規模を小さくでき、消費電力を小さくできる。したがって、エンジン１０が動作しない省エネモード時の画像形成装置１００の消費電力を、通常モード時に比べて、さらに小さくすることができる。

【0022】

通信インタフェース５１は、ＰＣＩｅインタフェース２３の図示しない通信インタフェースとの間でパケットを送受信する。判定回路５２は、通信インタフェース５１を介してメインＣＰＵ２１から受信するパケットが予め設定された特定のパケットであるか否かを判定する。

【0023】

判定回路５２は、特定のパケットがサブＣＰＵ３１の動作を停止させるＨＡＬＴ要求を示す場合、ＨＡＬＴ生成回路５３にＨＡＬＴ指示を出力する。ＨＡＬＴ要求は、停止要求の一例であり、ＨＡＬＴ要求を発行するメインＣＰＵ２１は、停止要求発行部の一例である。

【0024】

判定回路５２は、特定のパケットがサブ制御部３０内の所定の要素をリセットさせるリセット要求を示す場合、リセット指示をリセット生成回路５５に出力する。リセット要求を発行するメインＣＰＵ２１は、リセット要求発行部の一例である。

【0025】

また、判定回路５２は、メインＣＰＵ２１からの情報取得要求に基づいて、サブ制御部３０内の各回路の状態を示す回路情報を回路情報保持部５４から取得し、取得した回路情報を、通信インタフェース５１を介してメインＣＰＵ２１に送信する。情報取得要求を発行するメインＣＰＵ２１は、取得要求発行部の一例である。通信インタフェース５１および判定回路５２は、メイン制御部２０からの情報取得要求に基づいてサブ制御部３０内の複数の回路の状態を示す回路情報をメイン制御部２０に出力する回路情報通知部の一例である。

【0026】

ここで、メインＣＰＵ２１は、ＰＭＣ２２による通常モードへの復帰が、サブ制御部３０の動作の異常に基づくものである場合、サブ制御部３０内での異常の発生範囲を判断するため、情報取得要求をサブ制御部３０に発行する。そして、メインＣＰＵ２１は、サブ制御部３０から取得した回路情報に基づいてＨＡＬＴ要求またはリセット要求等をサブ制御部３０に発行する。なお、メインＣＰＵ２１は、ＰＭＣ２２による通常モードへの復帰指示に基づいて、サブ制御部３０の動作の異常に基づくか否かにかかわりなく、情報取得要求をサブ制御部３０に発行してもよい。

【0027】

ＨＡＬＴ生成回路５３は、判定回路５２からのＨＡＬＴ指示に応答して、サブＣＰＵ３１への停止信号ＨＡＬＴをアサートする。また、ＨＡＬＴ生成回路５３は、判定回路５２からのＨＡＬＴ解除指示に応答して、サブＣＰＵ３１への停止信号ＨＡＬＴをネゲートする。ＨＡＬＴ生成回路５３は、停止信号生成回路の一例である。

【0028】

ＨＡＬＴ生成回路５３の出力は、アービタ３７を介さずに専用の停止信号線ＨＡＬＴでサブＣＰＵ３１に直接接続される。これにより、例えば、メイン制御部２０が、アービタ３７の異常に基づいてＰＭＣ３４からの電源復帰指示を受信した場合にも、ＨＡＬＴ生成回路５３は、異常が発生したアービタ３７を介さずにサブＣＰＵ３１をホールトすることができる。これにより、ワークＲＡＭ３９を誤って書き換えるなどのサブＣＰＵ３１の誤動作を防止することができる。

【0029】

リセット生成回路５５は、判定回路５２からのリセット指示に基づいて、リセット指示に含まれるリセット範囲に対応する回路をリセットさせるリセット情報ＲＳＴをリセット生成器３６に発行する。リセット生成回路５５は、リセット情報ＲＳＴをリセット生成器３６に出力するリセット情報生成回路の一例である。

【0030】

リセット生成回路５５の出力は、アービタ３７を介さずに専用のリセット信号線でリセット生成器３６に直接接続される。これにより、例えば、メイン制御部２０が、アービタ３７の異常に基づいてＰＭＣ３４からの電源復帰指示を受信した場合にも、リセット生成器３６は、アービタ３７をリセットすることができる。

【0031】

回路情報保持部５４は、通常モード時、例えばアービタ３７を介してサブ制御部３０内の各回路から回路情報を常時受信し、受信した回路情報を保持する。なお、回路情報保持部５４は、アービタ３７を介さずに、各回路（アービタ３７を含む）から回路情報を直接受信してもよい。回路情報保持部５４は、レジスタ、ラッチ、バッファまたはメモリである。また、回路情報保持部５４は、判定回路５２内に設けられてもよい。

【0032】

ＷＤＴ３３は、図示しない信号線を介してサブＣＰＵ３１から所定の頻度で受信するリセット信号に応答して内蔵するタイマ（カウンタ）をリセットする。ＷＤＴ３３は、省エネモード時に、サブＣＰＵ３１が実行するプログラムの暴走により、リセット信号を受信できずタイムアウトが発生した場合、メイン制御部２０を省エネモードから通常モードに復帰させる復帰信号をＰＭＣ３４に出力する。

【0033】

また、ＷＤＴ３３は、省エネモード時にタイムアウトが発生した場合、ＰＣＩｅインタフェース３２に省エネモードから通常モードに復帰させる復帰信号を出力する。ＷＤＴ３３は、省エネモード時にサブＣＰＵ３１の異常を検出した場合、異常検出信号である復帰信号を出力する異常検出部の一例である。ＰＣＩｅインタフェース３２は、復帰信号に応答して起動され、動作可能な状態になる。

【0034】

ＰＭＣ３４は、サブＣＰＵ３１からの復帰信号またはＷＤＴ３３からの復帰信号に応答して、ＰＭＣ２２およびエンジン１０を省エネモードから通常モードに復帰させる電源復帰指示を出力する。上述したように、ＰＭＣ２２は、電源復帰指示に基づいてメイン制御部２０を省エネモードから通常モードに復帰させる。

【0035】

なお、ＰＭＣ３４は、ＷＤＴ３３等による異常の検出に基づく復帰信号と、サブ制御部３０の正常動作中に省エネモードから通常モードに復帰させる復帰信号とをそれぞれＰＭＣ２２およびエンジン１０に出力してもよい。ＰＭＣ３４は、サブ制御部３０の正常動作中の復帰信号を、例えば、ユーザによる操作部７０の操作に基づいて出力する。

【0036】

エンジン１０は、電源復帰指示に基づいて、スキャナ１１およびプロッタ１２等の内部要素に電源を供給し、通常モードに復帰する。ＰＭＣ３４は、ＷＤＴ３３が検出した異常に基づいて、メイン制御部２０を省エネモードから通常モードに復帰させる復帰処理部の一例である。

【0037】

システムレジスタ３５は、例えば、サブ制御部３０内でリセット可能な回路に対応する複数のビットを有する。システムレジスタ３５は、サブＣＰＵ３１によりセットされたビットに対応する信号をアサートしてリセット生成器３６に出力する。リセット生成器３６は、アサートされた信号に対応する回路をリセットする。これにより、サブＣＰＵ３１により、リセット可能な任意の回路をリセットすることができる。なお、システムレジスタ３５は、リセットする回路を示す情報がコード化された値を保持してもよい。この場合、リセット生成器３６は、コード化された値をデコードすることで、リセットする回路を判断する。

【0038】

リセット生成器３６は、上述したように、リセット生成回路５５からのリセット情報ＲＳＴまたはシステムレジスタ３５から出力される信号のアサートに応じて、対応する回路をリセットするリセット信号を出力する。リセット生成回路５５およびリセット生成器３６は、メイン制御部２０から受信するリセット要求が示す回路をリセットするリセット部の一例である。

【0039】

アービタ３７は、サブ制御部内の各回路を相互に接続する内部バスを有し、各回路による内部バスの使用権を調停する機能を有する。アービタ３７は、複数の回路を相互に接続する内部バスを含むインターコネクトの一例である。

【0040】

ＱＳＰＩ３８は、アービタ３７を介して受信するアクセス要求に基づいて、例えば、シリアルフラッシュメモリ等のＲＯＭ６０にアクセスする。ＲＯＭ６０には、サブＣＰＵ３１が実行するプログラムが格納されてもよい。ワークＲＡＭ３９は、サブＣＰＵ３１で使用するワークデータおよびサブ制御部３０内の各回路の状態を示す回路情報等を保持する。

【0041】

ＵＳＢインタフェース４０は、ＵＳＢ端子に接続される図示しないＵＳＢ機器との間で通信を実施する。ネットワークインタフェース４１は、ネットワークに接続される。操作部インタフェース４２は、画像形成装置１００の操作部７０のユーザによる操作を受け付け、操作部７０に搭載される画面に画像形成装置１００の操作に関する情報を表示する。

【0042】

図２は、図１の画像形成装置１００の動作の一例を示すシーケンス図である。すなわち、図２は、画像形成装置１００の制御方法の一例を示す。図２の初期状態において、メイン制御部２０とＰＣＩｅインタフェース３２とは、省エネモードにより動作を停止している（省エネ中）。図示していないが、エンジン１０も動作を停止している。図２において、縦長の矩形は、各回路が動作中であることを示す。矩形中の黒丸は、信号等の情報が中継されることを示す。

【0043】

サブＣＰＵ３１は、ＷＤＴ３３を定期的にリセットし、ＷＤＴ３３は、リセットによりタイムアウトを回避する。何らかの原因でサブＣＰＵ３１が暴走した場合、サブＣＰＵ３１は、ＷＤＴ３３をリセットできない。このため、ＷＤＴ３３にタイムアウトが発生する（発火）。ＷＤＴ３３は、ＰＣＩｅインタフェース３２に復帰信号を出力し、ＰＣＩｅインタフェース３２の省エネモードを解除して通常モードに復帰させる。また、ＷＤＴ３３は、ＰＭＣ３４を介してメイン制御部２０に復帰信号を出力し、メイン制御部２０の省エネモードを解除して通常モードに復帰させる。

【0044】

省エネモードから通常モードに復帰したメインＣＰＵ２１は、ＰＣＩｅインタフェース３２の回路情報保持部５４から回路情報を取得し、サブ制御部３０内の各回路の状態を検出する。図２に示す例では、メインＣＰＵ２１は、取得した回路情報を解析するが、サブ制御部３０内で異常が発生した回路（原因）を判定できない。

【0045】

この場合、メインＣＰＵ２１は、ＨＡＬＴ要求をＰＣＩｅインタフェース３２に発行する。ＰＣＩｅインタフェース３２のＨＡＬＴ生成回路５３は、サブＣＰＵ３１にアサートレベルの停止信号ＨＡＬＴを出力し、サブＣＰＵ３１の動作を停止させる。これにより、サブＣＰＵ３１の暴走によるワークＲＡＭ３９の誤った書き換え等の誤動作を防止することができる。

【0046】

この後、メインＣＰＵ２１は、ＰＣＩｅインタフェース３２およびアービタ３７を介してワークＲＡＭ３９にメモリアクセス要求を発行する。そして、メインＣＰＵ２１は、ワークＲＡＭ３９に保持された通信データおよびログデータ等のサブ制御部３０の異常の原因を解析するための情報をバックアップする。

【0047】

メインＣＰＵ２１により通信データおよびログデータ等を取得することで、回路情報の取得では判定できない異常発生の原因を判定することが可能になる。異常発生の原因は、メインＣＰＵ２１が実行する制御プログラムにより判定されてもよく、画像形成装置１００をデバッグする開発者等が通信データおよびログデータを解析することにより判定してもよい。

【0048】

なお、メインＣＰＵ２１は、ワークＲＡＭ３９に保持されたワークデータ等をバックアップしてもよい。これにより、サブＣＰＵ３１が再起動後に再び暴走して、ワークＲＡＭ３９内のデータが書き換えられた場合にも、ワークデータを復活させることが可能になる。

【0049】

メインＣＰＵ２１は、取得した回路情報およびワークＲＡＭ３９から取得したデータの少なくともいずれかを使用して、リセットする回路を決定する。そして、メインＣＰＵ２１は、リセットする回路を示す情報を含むリセット要求（リセット指示、リセット情報ＲＳＴ）を、ＰＣＩｅインタフェース３２を介してリセット生成器３６に出力する。図２に示す例では、メインＣＰＵ２１は、取得した回路情報に基づいて、サブＣＰＵ３１のみのリセットを決定する。

【0050】

リセット生成器３６は、リセット指示で指示されるサブＣＰＵ３１およびワークＲＡＭ３９をリセットするリセット信号を出力する。リセットされたサブＣＰＵ３１は、再起動され、プログラムの実行を再開する。なお、メインＣＰＵ２１は、サブ制御部３０にリセット要求を出力後、ＨＡＬＴ要求を解除する。ワークＲＡＭ３９は、リセットにより初期化される。

【0051】

図２に示すように、メインＣＰＵ２１が、サブ制御部３０から受信する回路情報に基づいて、サブ制御部３０内でリセットする回路を決定することで、異常からの復帰に必要な最小限の回路をリセットすることができる。換言すれば、リセットする範囲を固定せず、サブ制御部３０の異常状態に応じてリセットする回路を決定することで、リセット後に異常が再び発生する可能性を低くすることができ、画像形成装置１００の信頼性を向上することができる。また、リセットすべき回路を適切に決定してリセットできるため、ワークＲＡＭ３９内のデータが誤って書き換えられるなどの不具合の発生を防止することができる。

【0052】

図３は、図１の画像形成装置１００の動作の別の例を示すシーケンス図である。すなわち、図３は、画像形成装置１００の制御方法の一例を示す。図２と同様の動作については、詳細な説明は省略する。図３では、アービタ３７の内部バスがストールすることにより、サブＣＰＵ３１が暴走し、ＷＤＴ３３が発火する。メインＣＰＵ２１がサブＣＰＵ３１の動作を停止（ＨＡＬＴ）させるまでの動作は、アービタ３７の内部バスがストールすることを除き、図２と同様である。

【0053】

メインＣＰＵ２１は、取得した回路情報の解析に基づいて、内部バスのストールを検出する。そして、メインＣＰＵ２１は、内部バスのリセット指示を含むリセット要求を、ＰＣＩｅインタフェース３２を介してリセット生成器３６に出力する。リセット生成器３６は、リセット指示に基づいて内部バスをリセットするリセット信号を出力する。

【0054】

内部バスが正常状態に復帰した後、メインＣＰＵ２１は、図２と同様に、アービタ３７（内部バス）を介してワークＲＡＭ３９に保持されたデータをバックアップする。そして、メインＣＰＵ２１は、サブＣＰＵ３１およびワークＲＡＭ３９のリセット指示を含むリセット要求を、ＰＣＩｅインタフェース３２を介してリセット生成器３６に出力する。リセット生成器３６は、リセット指示に基づいて、ワークＲＡＭ３９をリセットし、サブＣＰＵ３１にリセット信号を出力することで、サブＣＰＵ３１を再起動させる。

【0055】

図３においても、リセットする範囲を固定せず、サブ制御部３０の異常状態に応じてリセットする回路を決定することで、リセット後に異常が再び発生する可能性を低くすることができ、画像形成装置１００の信頼性を向上することができる。さらに、アービタ３７に異常が発生した場合、アービタ３７をリセットした後に、ワークＲＡＭ３９に保持されたデータをコピーすることで、データのバックアップを正常に実施することができる。また、バックアップするデータにサブ制御部３０の動作の履歴情報が含まれる場合、バックアップしたデータを使用して、サブ制御部３０の不具合の原因を調査することが可能になる。

【0056】

図４は、図１の画像形成装置１００の動作のさらなる別の例を示すシーケンス図である。すなわち、図４は、画像形成装置１００の制御方法の一例を示す。図２および図３と同様の動作については、詳細な説明は省略する。図４では、省エネモード中に、サブＣＰＵ３１は、ＵＳＢインタフェース４０の異常を検出し、アービタ３７を介してＰＭＣ３４およびＰＣＩｅインタフェース３２に省エネモードの解除を指示する。通常モードに復帰後、メインＣＰＵ２１がワークＲＡＭ３９に保持されたデータをバックアップするまでの動作は、ＷＤＴ３３でなく、サブＣＰＵ３１により省エネモードが解除されることを除き、図２と同様である。

【0057】

なお、メインＣＰＵ２１は、サブＣＰＵ３１が暴走していない場合にも、回路情報を取得後、ＨＡＬＴ要求を発行し、サブＣＰＵ３１の動作を停止する。これにより、例えば、ＵＳＢインタフェース４０の異常に起因してサブＣＰＵ３１が暴走することを防止することができ、サブ制御部３０内の異常状態が拡大することを防止することができる。この結果、サブ制御部３０を正常に復帰できる可能性を高くすることができ、画像形成装置１００の信頼性を向上することができる。

【0058】

メインＣＰＵ２１は、取得した回路情報の解析に基づいて、ＵＳＢインタフェース４０の異常を検出する。そして、メインＣＰＵ２１は、ワークＲＡＭ３９からのデータのバックアップ後、ＵＳＢインタフェース４０およびワークＲＡＭ３９のリセット指示を含むリセット要求を、ＰＣＩｅインタフェース３２を介してリセット生成器３６に出力する。

【0059】

リセット生成器３６は、リセット指示に基づいてＵＳＢインタフェース４０およびワークＲＡＭ３９をリセットするリセット信号を出力する。この後、メインＣＰＵ２１は、ＨＡＬＴ解除要求をＰＣＩｅインタフェース３２に発行する。ＰＣＩｅインタフェース３２のＨＡＬＴ生成回路５３は、ＨＡＬＴ解除要求に基づいて停止信号ＨＡＬＴをネゲートすることで、サブＣＰＵ３１にＨＡＬＴ解除指示を発行し、サブＣＰＵ３１の動作を再開させる。

【0060】

以上、第１の実施形態では、サブ制御部３０は、省エネモード中にサブＣＰＵ３１の暴走を検出したとき、メインＣＰＵ２１からの指示に基づいてサブ制御部３０内でリセットが必要な回路をリセットする。例えば、メインＣＰＵ２１は、サブ制御部３０から受信する回路情報に基づいて、サブ制御部３０内でリセットする回路を決定し、決定した回路を示す情報をサブ制御部３０に出力する。

【0061】

リセットすべき回路を適切に決定してリセットできるため、サブＣＰＵ３１の暴走が繰り返されることを防止することができる。これにより、暴走が繰り返されることによりワークＲＡＭ３９内のデータが誤って書き換えられるなどの不具合の発生を防止することができる。換言すれば、リセットする範囲を固定せず、サブ制御部３０の異常状態に応じてリセットする回路を決定することで、リセット後に異常が再び発生する可能性を低くすることができ、画像形成装置１００の信頼性を向上することができる。

【0062】

サブ制御部３０は、メイン制御部２０からのＨＡＬＴ要求に基づいてサブＣＰＵ３１の動作を一時的に停止させる。この後、メイン制御部２０からのリセット要求に基づいてサブ制御部３０内の所定の回路をリセットすることで、サブＣＰＵ３１の動作の影響を受けることなく、回路のリセット動作を正常に完了することができる。

【0063】

サブ制御部３０は、メイン制御部２０からのリセット要求にアービタ３７のリセット指示が含まれる場合、アービタ３７をリセットする。これにより、メインＣＰＵ２１は、アービタ３７がリセットされた後、ワークＲＡＭ３９に保持されたデータをコピーすることで、データのバックアップを正常に実施することができる。また、バックアップするデータにサブ制御部３０の動作の履歴情報が含まれる場合、バックアップしたデータを使用して、サブ制御部３０の不具合の原因を調査することが可能になる。

【0064】

（第２の実施形態）
図５は、本発明の第２の実施形態に係る画像形成装置の一例を示すブロック図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図５に示す画像形成装置１００Ａは、図１のメイン制御部２０およびサブ制御部３０の代わりにメイン制御部２０Ａおよびサブ制御部３０Ａを有する。画像形成装置１００Ａのその他の構成は、図１と同様である。

【0065】

メイン制御部２０Ａは、図１のメイン制御部２０にＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）２４を追加している。ＵＡＲＴ２４は、通信インタフェースの一例であり、シリアル信号を送受信するシリアルインタフェースの一例である。すなわち、メインＣＰＵ２１は、ＰＣＩｅインタフェース２３およびＵＡＲＴ２４を使用してサブ制御部３０Ａと通信する機能を有する。

【0066】

サブ制御部３０Ａは、図１のサブ制御部３０にＵＡＲＴ４４を追加し、図１のＰＣＩｅインタフェース３２の代わりにＰＣＩｅインタフェース３２Ａを有している。すなわち、サブＣＰＵ３１は、ＰＣＩｅインタフェース３２ＡおよびＵＡＲＴ４４を使用してサブ制御部３０Ａと通信する機能を有する。

【0067】

ＰＣＩｅインタフェース３２Ａは、図１のＰＣＩｅインタフェース３２から判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５を削除して構成される。すなわち、ＰＣＩｅインタフェース３２Ａは、図１のＰＣＩｅインタフェース３２の通信インタフェース５１のみを有する。サブ制御部３０Ａのその他の構成は、ＷＤＴ３３がＵＡＲＴ４４とＰＣＩｅインタフェース３２Ａとに復帰信号を出力することを除き、図１のサブ制御部３０と同様である。

【0068】

ＵＡＲＴ４４は、通信インタフェース４５、判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５を有する。ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５と他の回路との接続関係は、図１と同じである。なお、判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５は、ＵＡＲＴ４４の外側に設けられてもよい。

【0069】

ＰＣＩｅインタフェース２３、３２Ａは、高速なデータ伝送を実現できる反面、機構が複雑でありビットエラーが発生しやすい。そして、ＰＣＩｅインタフェース２３、３２Ａは、ビットエラーを訂正できない場合、リンクエラーが発生する場合がある。一方、ＵＡＲＴ２４、４４等のシリアルインタフェースは、ＰＣＩｅインタフェースに比べてデータ伝送が低速であるが、機構が比較的簡易であるため、エラーが発生しにくい。

【0070】

したがって、判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５をＵＡＲＴ４４に搭載することで、回路情報、リセット要求およびＨＡＬＴ要求等をメイン制御部２０Ａ、サブ制御部３０Ａ間で確実に送受信することができる。また、サブＣＰＵ３１の暴走の原因が、ＰＣＩｅインタフェース３２Ａのリンクエラー等である場合に、ＵＡＲＴ４４を使用して、ＰＣＩｅインタフェース３２Ａをリセットすることができる。

【0071】

図６は、図５の画像形成装置１００Ａの動作の一例を示すシーケンス図である。すなわち、図６は、画像形成装置１００Ａの制御方法の一例を示す。図２から図４と同様の動作については、詳細な説明は省略する。図６では、省エネモード中に、サブＣＰＵ３１は、例えば、ユーザによる操作部７０の操作に基づいて、ＰＭＣ３４、ＵＡＲＴ４４およびＰＣＩｅインタフェース３２Ａに省エネモードから通常モードへの復帰を指示する。

【0072】

しかしながら、図６に示す例では、ＰＣＩｅインタフェース２３、３２Ａの開通が失敗し、開通の失敗に起因してサブＣＰＵ３１が暴走する。サブＣＰＵ３１が暴走してからワークＲＡＭ３９に保持されたデータをバックアップするまでの動作は、メインＣＰＵ２１からの各種指示がＵＡＲＴ２４、４４を介して実施されることを除き、図２と同様である。

【0073】

メインＣＰＵ２１は、データをバックアップ後、ＰＣＩｅインタフェース３２Ａ、サブＣＰＵ３１およびワークＲＡＭ３９のリセット指示を含むリセット要求を、ＵＡＲＴ４４を介してリセット生成器３６に出力する。また、メインＣＰＵ２１は、メイン制御部２０内のＰＣＩｅインタフェース２３をリセットする。

【0074】

以上、第２の実施形態では、シリアルインタフェースであるＵＡＲＴ２４、４４を使用して、メイン制御部２０Ａとサブ制御部３０Ａとの間で、回路情報、リセット要求およびＨＡＬＴ要求等を送受信することで、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、サブＣＰＵ３１の暴走の原因がＰＣＩｅインタフェース３２Ａである場合に、ＵＡＲＴ４４を使用して、ＰＣＩｅインタフェース３２Ａをリセットすることができる。

【0075】

（第３の実施形態）
図７は、本発明の第３の実施形態に係る画像形成装置の一例を示すブロック図である。図１および図５と同様の要素については、同じ符号を付し、詳細な説明を省略する。図７に示す画像形成装置１００Ｂは、図５のサブ制御部３０Ａの代わりにサブ制御部３０Ｂを有する。画像形成装置１００Ｂのその他の構成は、図１と同様である。

【0076】

サブ制御部３０Ｂは、図５のＰＣＩｅインタフェース３２Ａの代わりに、図１のＰＣＩｅインタフェース３２を有している。サブ制御部３０Ｂのその他の構成は、リセット生成器３６がＰＣＩｅインタフェース３２のリセット生成回路５５から出力されるリセット情報ＲＳＴを受信することを除き、図５のサブ制御部３０Ａと同様である。

【0077】

以上、第３の実施形態においても、第１の実施形態および第２の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、ＰＣＩｅインタフェース３２とＵＡＲＴ４４のそれぞれに判定回路５２、ＨＡＬＴ生成回路５３、回路情報保持部５４およびリセット生成回路５５が搭載される。これにより、ＰＣＩｅインタフェース３２またはＵＡＲＴ４４のいずれかが原因でサブＣＰＵ３１が暴走した場合にも、サブ制御部３０Ｂを正常な状態に復帰させることができる。

【0078】

（第４の実施形態）
図８は、本発明の第４の実施形態に係る制御装置の一例を示すブロック図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図８に示す制御装置２００は、図１のエンジン１０の代わりに所定の機能が実現される機器１５を有する。制御装置２００のその他の構成は、図１の画像形成装置１００と同様である。

【0079】

例えば、機器１５は、ディスプレイまたはロボットの機構部等であり、操作部７０の操作に基づいてスタンバイ状態から復帰して動作する。制御装置２００の動作の例は、図２、図３、図４と同様である。なお、図５または図７のエンジン１０が機器１５に置き換えられることで、制御装置２００が構成されてもよい。以上、第４の実施形態においても、上述した実施形態と同様の効果を得ることができる。

【0080】

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

【符号の説明】

【0081】

１０ エンジン
１１ スキャナ
１２ プロッタ
１５ 機器
２０、２０Ａ メイン制御部
２１ メインＣＰＵ
２３ ＰＣＩｅインタフェース
２４ ＵＡＲＴ
３０、３０Ａ、３０Ｂ サブ制御部
３１ サブＣＰＵ
３２、３２Ａ ＰＣＩｅインタフェース
３３ ＷＤＴ
３４ ＰＭＣ
３５ システムレジスタ
３６ リセット生成器
３７ アービタ
３８ ＱＳＰＩ
３９ ワークＲＡＭ
４０ ＵＳＢインタフェース
４１ ネットワークインタフェース
４２ 操作部インタフェース
４４ ＵＡＲＴ
４５ 通信インタフェース
５１ 通信インタフェース
５２ 判定回路
５３ ＨＡＬＴ生成回路
５４ 回路情報保持部
５５ リセット生成回路
６０ ＲＯＭ
７０ 操作部
１００、１００Ａ、１００Ｂ 画像形成装置
２００ 制御装置
ＨＡＬＴ 停止信号
ＲＳＴ リセット情報

【先行技術文献】

【特許文献】

【0082】

【文献】特開２００７－２８６８５９号公報

【文献】特開２０１１－５１２１７号公報

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】