特許 7601482 メモリデバイス、集積回路、プリント回路基板、メモリチップ、電子デバイス、および、メモリデバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-09

(45)【発行日】2024-12-17

(54)【発明の名称】メモリデバイス、集積回路、プリント回路基板、メモリチップ、電子デバイス、および、メモリデバイスの製造方法

(51)【国際特許分類】

   H10B 63/10 20230101AFI20241210BHJP

   H10B 63/00 20230101ALI20241210BHJP

   H10N 70/00 20230101ALI20241210BHJP

   H10N 70/20 20230101ALI20241210BHJP

【ＦＩ】

H10B63/10

H10B63/00

H10N70/00 A

H10N70/00 Z

H10N70/20

【請求項の数】 17

【外国語出願】

(21)【出願番号】P 2020016401

(22)【出願日】2020-02-03

(65)【公開番号】P2020145415

(43)【公開日】2020-09-10

【審査請求日】2023-01-30

(31)【優先権主張番号】16/295,687

(32)【優先日】2019-03-07

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】アンナ マリア コンティ

(72)【発明者】

【氏名】ファビオ ペリジャ

(72)【発明者】

【氏名】アゴスティノ ピロヴァノ

(72)【発明者】

【氏名】コリャ ヤストレベネツキ

【審査官】脇水 佳弘

(56)【参考文献】

【文献】特表２０１７－５１０９８３（ＪＰ，Ａ）

【文献】特表２０１８－５１２７２８（ＪＰ，Ａ）

【文献】特表２０１７－５３９０８１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１３／０２０７０６８（ＵＳ，Ａ１）

【文献】国際公開第２００９／０５７２１１（ＷＯ，Ａ１）

【文献】米国特許出願公開第２００２／００７５７１９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６３／００

Ｈ１０Ｎ ７０／００

Ｈ１０Ｎ ９９／００

(57)【特許請求の範囲】

【請求項1】

複数の導電性ビット線と、
複数の導電性ワード線と、
メモリセルアレイに含まれたメモリセルのセットであって、前記メモリセルのそれぞれは、前記複数の導電性ビット線の対応するビット線と、前記複数の導電性ワード線の対応するワード線との間に配置された、メモリセルのセットとを備え、
前記メモリセルのそれぞれは、
メモリビット層を有する積層体と、
第１誘電体層が前記メモリビット層の１または複数の側壁上にあるように、前記積層体の合計厚さの一部分のみに対応する１または複数の側壁上にある前記第１誘電体層と、
前記１または複数の側壁において前記第１誘電体層を覆う第２誘電体層と、
を備え、
前記複数の導電性ビット線および前記複数の導電性ワード線は、タングステン層および炭素層の両方を含む多層構造を備え、
前記第１誘電体層が少なくとも１つの場所において前記第２誘電体層と前記積層体との間に存在しないように、前記第２誘電体層が、前記第１誘電体層を覆い、かつ、前記積層体の前記合計厚さに対応する前記１または複数の側壁上にあり、
前記第１誘電体層が高誘電率材料を備え、前記高誘電率材料が、Ｌｉ、Ｂ、Ｍｇ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｒ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｉｎ、Ｓｎ、Ｓｂ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｉｒ、Ｐｔ、Ｐｂ、およびＢｉの酸化物の少なくとも１つを含む、
メモリデバイス。

【請求項2】

前記メモリセルアレイは、Ｚ方向に積層された複数のＸＹ面に沿った行および列に配置されたメモリセルを有する３次元に構成される、請求項１に記載のメモリデバイス。

【請求項3】

１または複数の前記メモリセルは、Ｘ方向に沿った寸法と、Ｙ方向に沿った寸法とを有し、前記Ｘ方向に沿った前記寸法は、前記Ｙ方向に沿った前記寸法よりも大きい、請求項２に記載のメモリデバイス。

【請求項4】

前記積層体は、第１導電層、前記第１導電層上の前記メモリビット層、および前記メモリビット層上の第２導電層のみからなり、
前記積層体のみが、前記複数の導電性ビット線の前記対応するビット線と、前記複数の導電性ワード線の前記対応するワード線との間に存在する、請求項１から３のいずれか一項に記載のメモリデバイス。

【請求項5】

前記第１誘電体層は、前記第２導電層の１または複数の側壁上にあり、且つ、前記第１誘電体層は、前記第１導電層の上面上にある、請求項４に記載のメモリデバイス。

【請求項6】

前記複数の導電性ビット線は、前記複数の導電性ワード線と直交する、請求項１から５のいずれか一項に記載のメモリデバイス。

【請求項7】

１または複数の前記メモリセルは、約６０ｎｍから約８０ｎｍまでの間の高さを有する、請求項１から６のいずれか一項に記載のメモリデバイス。

【請求項8】

前記第２誘電体層が、前記高誘電率材料を備える、請求項１から７のいずれか一項に記載のメモリデバイス。

【請求項9】

前記メモリビット層へのオーム接点を強化するべく、前記第１導電層および前記第２導電層がタングステンおよび／または炭素を含む、請求項４または５に記載のメモリデバイス。

【請求項10】

前記メモリビット層は、カルコゲニドを備える、請求項１から９のいずれか一項に記載のメモリデバイス。

【請求項11】

前記メモリセルを選択するためのセル選択回路を更に備える、請求項１から１０のいずれか一項記載のメモリデバイス。

【請求項12】

請求項１から１１のいずれか一項に記載の前記メモリデバイスを備える、集積回路。

【請求項13】

請求項１２に記載の集積回路を備えるプリント回路基板。

【請求項14】

請求項１から１１のいずれか一項に記載の前記メモリデバイスを備えるメモリチップ。

【請求項15】

１または複数のダイを有するチップパッケージを備え、
１または複数のダイの少なくとも１つは、
請求項１から１１のいずれか一項に記載のメモリデバイスを備える、
電子デバイス。

【請求項16】

メモリデバイスの製造方法であって、
基板上に、タングステン層および炭素層の両方を含む多層構造を備えるビット線またはワード線用の導電層を成膜する段階と、
前記導電層に積層体を成膜する段階であって、前記積層体はメモリビット層を含む、積層体を成膜する段階と、
前記メモリビット層の全体厚さがエッチングされるように、前記積層体の合計厚さの一部分のみにエッチングする段階と、
少なくともエッチングされた前記メモリビット層の１または複数の側壁上に第１誘電体層を成膜する段階と、
前記積層体の残りの部分および前記ビット線またはワード線用の前記導電層の厚さに対してエッチングする段階と、
前記１または複数の側壁において前記第１誘電体層を覆うように第２誘電体層を成膜する段階であって、前記第１誘電体層が少なくとも１つの場所において前記第２誘電体層と前記積層体との間に存在しないように、前記第２誘電体層が、前記第１誘電体層を覆い、かつ、前記積層体の前記合計厚さに対応する前記１または複数の側壁上にある、前記第２誘電体層を成膜する段階と、
を含み、
前記第１誘電体層が高誘電率材料を備え、前記高誘電率材料が、Ｌｉ、Ｂ、Ｍｇ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｒ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｉｎ、Ｓｎ、Ｓｂ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｉｒ、Ｐｔ、Ｐｂ、およびＢｉの酸化物の少なくとも１つを含む、
メモリデバイスの製造方法。

【請求項17】

隣り合う前記第２誘電体層の間に充填材を成膜する段階、を更に含む、請求項１６に記載のメモリデバイスの製造方法。

【発明の詳細な説明】

【背景技術】

【0001】

電子デバイスの小型化および複雑化が進むにつれて、より多くのデータを格納し、そのデータにアクセスする必要性が同様にすぐに増大する。可変バルク抵抗を持つ特殊な材料を備えたメモリセルのアレイを使用する新しいメモリアーキテクチャが開発され、所与のメモリセルの論理「０」または論理「１」のどちらを格納するかを抵抗値が指定できる。そのようなメモリアーキテクチャを製造する場合、多くの課題が存在する。

【図面の簡単な説明】

【0002】

特許請求の範囲に記載された主題の実施形態の特徴および利点は、以下の詳細な説明が進むにつれ、図面を参照すると、明らかになるであろう。

【0003】

【図1A】本開示のいくつかの実施形態に係るメモリセルの積層されたアレイの部分断面図である。

【0004】

【図1B】本開示のいくつかの実施形態に係るメモリセルの積層されたアレイの直交断面図である。

【図1C】本開示のいくつかの実施形態に係るメモリセルの積層されたアレイの直交断面図である。

【0005】

【図2】本開示のいくつかの実施形態に係る１または複数のメモリダイを含むチップパッケージの断面図である。

【0006】

【図3】本開示のいくつかの実施形態に係るメモリデバイスの製造手順中のメモリデバイスの部分断面図である。

【0007】

【図4A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの状態の直交断面図である。

【図4B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの状態の直交断面図である。

【0008】

【図5A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図5B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0009】

【図6A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図6B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0010】

【図7A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図7B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0011】

【図8A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図8B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0012】

【図9A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図9B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0013】

【図10A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図10B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0014】

【図11A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図11B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0015】

【図12A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図12B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0016】

【図13A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図13B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0017】

【図14A】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【図14B】本開示のいくつかの実施形態に係る製造工程中のメモリデバイスの他の状態の直交断面図である。

【0018】

【図15】本開示の実施形態によるメモリデバイスの製造工程のフローチャートである。

【0019】

【図16】本開示の１または複数の実施形態を含むことができる例示的な電子デバイスである。

【発明を実施するための形態】

【0020】

以下の詳細な説明は、例示的な実施形態を参照しながら進めるが、その多くの代替、修正、および変形は、この開示の観点において明らかになるであろう。さらに理解されるように、図面は必ずしも寸法に沿って描かれていないか、または本開示を図示された特定の構成に限定することを意図しない。たとえば、いくつかの図面は、完全な直線、直角、および平滑表面を概して示すが、使用される処理装置および技術の任意の実際世界の制限を考えると、集積回路構造の現実の実装は、完全な直線、直角を満たさなくてもよく、いくつかの特徴は、表面トポロジ、さもなければ、非平滑面を有してよい。

【0021】

メモリセル設計が開示される。この設計は、３次元クロスポイント（３次元Ｘポイント）メモリ構成に特に好適であるが、他のメモリアプリケーションも利益があり得ることは明らかになるであろう。一実施形態において、メモリセル構造は、上部電極と下部電極との間で積層された少なくとも１つのメモリビット層を含む。メモリビット層は、対応するメモリセルのための記憶要素を提供する。１または複数の追加導電層は、より良いオーム接触を提供するために、メモリビット層と、上部電極または下部電極のいずれかまたはその両方との間に含まれてよい。いずれの場合でも、誘電体ライナ構造はメモリビット層の側壁上に提供される。一実施形態において、ライナ構造は誘電体層を含み、一方、他の実施形態では、ライナ構造は、第１誘電体層上の第２誘電体層を含む。第１誘電体層および／または第２誘電体層のいずれかまたはその両方は、高誘電率材料を含む。この開示の観点において理解されるように、誘電体ライナ構造は、メモリビット層下の後続層のエッチング中に、横方向浸食および汚染からメモリビット層を効果的に保護する。多数の構成および実施形態がこの開示の観点において明らかになるであろう。一般的な概観

【0022】

上記のように、メモリビット材料バルク抵抗変化に基づいたメモリアレイの製造と関連する単純ではない問題がいくつかある。たとえば、メモリビット材料は、電極材料層をさらに含む多層積層における層として含まれる場合がある。次に、この多層積層は、エッチングされ、より小さい個々の積層のアレイとなる。個々の積層のそれぞれは、全体のアレイのうちの１つのメモリセルとして使用され得る。このエッチングプロセス中に発生する１つの問題として、エッチングが積層について継続されているとき、そのエッチングプロセスが様々な材料層を露出させ、同じエッチングチャンバ内でそれらがともに露出させられるならば、いくつかの材料が他の材料を汚染することがある。たとえば、メモリビット材料が露出しながら金属材料をエッチングすることは、メモリビット材料に側壁ダメージを引き起こすことがある。たとえば、ある場合には、メモリビット材料の部分が露出したまま、タングステンをエッチングすることは、メモリビット材料の望ましくない横方向エッチングを引き起こし、テーパ形状になる場合がある。このテーパ形状は、電気特性の劣化を引き起こし、メモリセルの性能を低下させる。

【0023】

したがって、本明細書では、そのような問題を取り除くか、またはさもなければ、減少させる助けとすべく、技術および設計が提供される。例示的な実施形態では、誘電体ライナ層または構造を使用し、金属層についてさらなるエッチングが実行される前にメモリビット層を保護するための製造方法が提供される。この方法は、基板上に第１導電層を成膜する段階と、第１導電層上に第１積層体を成膜する段階とを含む。第１積層体は、第１メモリビット層を含む。この方法は、第１メモリビット層の全体厚さがエッチングされるが次の金属層がエッチングされないように（または、さもなくば、最小限にエッチングされるように）、第１積層体の合計厚さの部分のみがエッチングされる段階と、その後、少なくともメモリビット層の１または複数の側壁上に１または複数の誘電体層を成膜する段階とを含む。この方法は、第１積層体の残りの部分に対してエッチングする段階と、誘電体ライナがメモリビット層上の適切な位置に存在した後、導電層の厚さに対してエッチングする段階とをさらに含む。

【0024】

様々な処理が、特許請求の範囲に記載の主題を理解する際に最も役立つ態様で、複数の別個の操作または処理として順番に説明されるべきものではない。しかしながら、説明の順序は、これらの操作が必然的に順序に依存することを暗示するものとして解釈されてはならない。特に、これらの処理は、提示の順序で実行されなくてもよい。記載された操作は、説明する実施形態とは異なる順序で実行されてよい。様々な追加の操作は、実行されてもよく、および／または、説明された操作は、追加の実施形態において除外されてもよい。

【0025】

説明は、「一実施形態において」または「実施形態において」という文言を用いるが、これらのそれぞれは、同一のまたは異なる実施形態のうちの１または複数を指してよい。さらに、本開示の実施形態に関して用いる「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」などの用語は同義である。寸法の範囲を説明するために使用される場合、「ＸとＹとの間」との文言は、ＸおよびＹを含む範囲を表す。簡便化のため、「図１」との文言は、図１Ａおよび図１Ｂの図面の集合を指すのに使用してもよく、「図４」との文言は、図４Ａおよび図４Ｂの図面の集合などを指すのに使用されてもよい。

【0026】

本開示における「上（ａｂｏｖｅ）」および「上（ｏｖｅｒ）」の意味は、あるものに対して「直接」、「上（ａｂｏｖｅ）」および「上（ｏｖｅｒ）」を意味するだけでなく、中間特徴またはそれらの間の層をともなうものの意味もまた含むように、最も広い態様で解釈されるべきであると容易に理解されたい。加えて、本開示において「上（ｏｎ）」の意味は、あるものに対して「直接」を意味すると解釈されるべきである（つまり、中間特徴またはそれらの間の層を有しない）。

【0027】

さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「低い（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上の（ｕｐｐｅｒ）」、および同様のそのような空間的に相対的な用語は、図示されるように、一の要素または特徴の他の要素または特徴との関係を説明して、説明を簡略化するために、本明細書で使用されてもよい。空間的に相対的な用語は、図に示された向きに加えて使用中または動作中のデバイスの異なる向きを含むことを意図する。装置は、他の向きでもよく（９０度回転されまたは他の）、したがって、本明細書で使用される空間的に相対的な記述子は、同じく解釈されてもよい。

【0028】

本明細書で使用されるように、「基板」との用語は、後の材料層が追加される材料を指す。その基板自体はパターニングされ得る。基板の上部に追加された材料は、パターニングされ、またはパターニングされないままで残り得る。さらに、基板は、たとえば、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの半導体材料の幅広いアレイを含み得る。代わりに、基板は、たとえば、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から製造され得る。

【0029】

本明細書で使用されるように、層という用語は、厚さを有する領域を含む材料部分を指す。単分子層は、任意の材料の原子の単一層からなる層である。層は、下にあるまたは上にある構造の全体にわたって広がることができ、または、下にあるまたは上にある構造の範囲より小さい範囲を有することができる。さらに、層は、連続構造物の厚さより薄い厚さを有する均質または不均質の連続構造物の領域であり得る。たとえば、層は、連続構造物の上面および下面の間、またはその上面および下面にある任意の一対の水平面間に配置され得る。層は、水平に、垂直に、および／またはテーパ面に沿って、広がり得る。層は、層全体にわたって相対的に均一な厚さを有する任意の表面に対して等角であり得る（平らまたは曲っているかどうか）。基板は、層であることができ、そこに１または複数の層を含むことができ、および／または、その上に、その上方に、および／または、その下に、１または複数の層を有することができる。メモリアレイアーキテクチャ

【0030】

図１Ａは、実施形態に係るメモリセルアレイの部分１００の断面図を示す。ある実施形態によれば、部分１００は、特定のワード線１０４とビット線１０６との間に挟まれた材料層１０８の積層をそれぞれ含む隣接するメモリセル１０２を含む。選択されたワード線１０４および選択されたビット線１０６の共通部分（間）でメモリセル１０２から読み出しまたはプログラムするために、特定のワード線１０４および特定のビット線１０６にわたって電位が適用される。このような方法では、ワード線１０４およびビット線１０６は、メモリセル１０２に対して、上部電極および下部電極を提供する。この例で述べるように、ワード線１０４は、ビット線１０６に対して直交する。ワード線１０４およびビット線１０６は、金属、金属合金、またはポリシリコンのような任意の導電性材料から製造してもよい。いくつかの例では、ワード線１０４およびビット線１０６は、タングステン、銀、アルミニウム、金、炭素、または銅、またはそのような材料を備える多層構造（たとえば、タングステン層および炭素層）から製造される。

【0031】

実施形態によれば、各メモリセル１０２は、少なくとも１つのメモリビット層１１２を有する積層体１０８を含む。本明細書で使用されるように、用語「メモリビット層」は、メモリデバイスの文脈におけるその文言の標準的な意味を指し、ある場合において、メタロイド合金を含む１または複数の層を指す。メタロイドは、たとえば、ホウ素（Ｂ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、およびポロニウム（Ｐｏ）などを含む。いくつかの実施形態において、メモリビット層１１２は、カルコゲニドを含み、このカルコゲニドは、ゲルマニウム、ヒ素、アンチモン、およびテルルの合金、いくつかの非限定的な例の名前を挙げると、ＧｅＴｅ、ＧｅＳｂＴｅ、ＧｅＢｉＴｅ（ビスマスを有する合金化されたＧｅＴｅ）、ＧｅＡｓＳｅ、ＧｅＳｉＡｓＳｅ、またはＧｅＩｎＳｂＴｅ（インジウムを有する合金化されたＧｅＳｂＴｅ）のようなものを備える。さらに、そのようなカルコゲニド化合物の化学量論は一実施形態と他の実施形態とでは変化してもよく、正規組成係数または値なしで表されるそのような化合物が、その化合物の全ての形態を表すことが意図されることに留意されたい。

【0032】

メモリビット層１１２は、所与のメモリセル１０２の論理「０」または論理「１」のどちらかを表すためにそれに印加される電位の極性に基づいてその閾値電圧を変化させる材料を含む。例示的な実施形態において、カルコゲニドは、メモリビット材料として使用され、カルコゲニドに印加された電位の極性に基づいてその閾値電圧を変化させることができる。

【0033】

積層体１０８は、１または複数の他の導電層を含むことができる。たとえば、積層体１０８は、メモリビット層１１２に対して強化されたオーム接点を提供するために、第１導電層１１０および第２導電層１１４を含み得る。 一実施形態において、導電層１１０および１１４は、タングステンおよび／または炭素を含む。

【0034】

上記のように、少なくともメモリビット層１１２の側壁は、例示的な実施形態において、誘電体ライナ１１６を含む誘電体ライナ構造１０９によって保護される。ある実施形態によれば、誘電体ライナ１１６は、高誘電率材料を含む。図に示すように、誘電体ライナ１１６は、積層体１０８の合計厚さの部分のみの１または複数の側壁に接触して存在できる（たとえば、積層体１０８の全体厚さではなく）。たとえば、示される例示的な実施形態において、誘電体ライナ１１６は、第１導電層１１０の側壁に接触して存在しない。誘電体ライナ１１６は、低い材料層（たとえば、層１１０など）のエッチング中の横方向浸食および汚染からメモリビット層１１２を効果的に保護する。誘電体ライナ１１６およびその製造工程の詳細のさらなる例が、図５～図１４に関して説明される。

【0035】

誘電体ライナ構造１０９は追加層を含んでよいことを更に留意されたい。たとえば、示される例示的な実施形態において、追加誘電体層１１８は、メモリセル１０２の様々な材料層と酸化物充填材１２０との間のバリアとして作用するように、メモリセル１０２のそれぞれの側壁に提供される。いくつかの実施形態において、酸化物充填材１２０は、隣接するメモリセル１０２間の残りの領域に充填される。追加誘電体層１１８は、メモリセル側壁のより大きい部分を覆ってもよいことに留意されたい。たとえば、示される例示的な実施形態において、誘電体ライナ１１８は、誘電体ライナ１１６に加えて第１導電層１１０の側壁に接触して存在する。さらに他の実施形態において、初期の誘電体層は、ライナ１１６とメモリセル材料との間の粘着性を改善するために、たとえば窒化物層などが、誘電体ライナ１１６に先立って成膜される。

【0036】

図１Ｂおよび図１Ｃは、ある実施形態に係るメモリアレイ１２２の断面図である。これらの断面図は、メモリアレイ１２２において互いに垂直となっている。メモリアレイ１２２は、３次元メモリ構造を形成するようにＺ方向に積層されたアレイＡ、Ｂ、およびＣに配置された複数のメモリセル１０２を含む。このアレイは、図１Ｂおよび図１Ｃに示されるようにＸＹ面においてメモリセル１０２の行および列の順序付けられた配置を含む。同様に、他の順序付けられた配置が可能である。一般的に、各メモリセル１０２は、１または複数のビット層を含む積層体１０８を含む。加えて、積層体１０８の少なくとも１または複数のビット層が保護されるように、積層体１０８の部分の側壁は、誘電体ライナ構造１０９によって保護される。

【0037】

メモリアレイ１２２は、特定のメモリセル１０２をアドレス指定するために使用される複数のワード線１０４およびビット線１０６をさらに含む。この例で述べるように、ワード線１０４は、ビット線１０６に対して直交し、メモリアレイ１００は、Ｚ方向においてワード線１０４とビット線１０６との間で、交互に並ぶ。図１Ｂおよび図１Ｃを参照して、ワード線１０４はＹ方向に沿って延び（図１Ｂにおいてページに入り出る）、ビット線１０６はＸ方向に沿って延びる（図１Ｃにおいてページに入り出る）。

【0038】

図示されたメモリセルの数１０２は、純粋に例として使用され、任意のメモリセルの数１０２は、各段において使用されることができ、Ｚ方向において任意の数の段は、同様に、使用され得ることが理解される。ある実施形態によれば、所与のメモリセル１０２のＺ方向における高さは、約３０ｎｍと約５０ｎｍとの間である。ある実施形態によれば、所与のメモリセル１０２のＸ方向またはＹ方向のいずれかにおける幅は、約１０ｎｍと約２０ｎｍとの間である。幅は、Ｘ方向およびＹ方向の両方において同じでもよい。いくつかの実施形態において、所与のメモリセルの幅は、Ｘ方向とＹ方向との間で異なる。任意の数のメモリセル幾何学的形状は、理解されるように、使用され得る。

【0039】

図２は、チップパッケージ２００の例示的な実施形態を示す。図に示すように、チップパッケージ２００は、１または複数のダイ２０２を含む。チップパッケージ２００は、専用メモリダイ、またはダイ（たとえば、オンボードメモリを有するプロセッサなど）の他の機能回路に並置されたメモリ部分を有するいくつかの他のダイであろうとなかろうと、１または複数のダイ２０２が１または複数のメモリダイを含む場合、メモリデバイスでもよい。いくつかの構成例において、ダイ２０２は、メモリアレイを有するインターフェースに使用される任意の他の回路と同様に、任意の数のメモリアレイ１２２を含み得る。さらに他の実施形態において、メモリアレイ１２２は、チップパッケージ２００内の他のダイ上のダイ２０２を有するインターフェース（たとえば、セル選択回路、読み出し回路、およびプログラミング回路）に使用される一つのダイ２０２および他の回路上に存在してもよい。

【0040】

さらに理解されるように、チップパッケージ２００は、パッケージ基板２０６に結合される筐体２０４を含む。筐体２０４は、任意の標準的なまたは独自の筐体であってよく、たとえば、チップパッケージ２００のコンポーネントのための電磁シールドおよび環境保護を提供する。１または複数のダイ２０２は、いくつかの例を挙げると、たとえば、はんだバンプ、ボールグリッドアレイ（ＢＧＡ）、ピン、またはワイヤボンドなど、任意の数の標準的なまたは独自の接続メカニズムに実装できる接続２０８を使用するパッケージ基板２０６導電的にと連結されてよい。パッケージ基板２０６は、任意の標準的なまたは独自のパッケージ基板でもよいが、いくつかの場合には、パッケージ基板２０６の面間で、または各面上の異なる位置間で、誘電材料にわたって、延びる導電経路（たとえば、導電性ビアおよび導電性ラインを含む）を有する誘電材料を含む。いくつかの実施形態において、パッケージ基板２０６は、１ミリメートルより薄い厚さを有してもよい（たとえば、０．１ミリメートルと０．５ミリメートルとの間）が任意の数のパッケージ幾何学的形状が使用され得る。追加の導電性接点２１２は、たとえば、プリント回路基板などと導電的に接触するために、パッケージ基板２０６の反対面に配置されてよい。１または複数のビア２１０は、１または複数の接続２０８と１または複数の接点２１２との間に導電経路を提供するために、パッケージ基板２０６の厚さにわたって延びている。ビア２１０は、図の簡略化のために、パッケージ基板２０６を通る単独の真っすぐな柱として図示されているが、他の構成が使用され得る（たとえば、ダマシン、二重ダマシン、シリコン貫通ビア）。さらに他の実施形態において、ビア２１０は、複数のより小さい積層ビアによって製造され、または、パッケージ基板２０６にわたって異なる位置でジグザグである。図示される実施形態では、接点２１２は、はんだボールであるが（たとえば、バンプベースの接続、またはボールグリッドアレイ配置）、任意の適切なパッケージボンディングメカニズムが使用されてもよい（たとえば、ピングリッドアレイ配置におけるピン、またはランドグリッドアレイ配置における領域）。いくつかの実施形態において、ソルダレジストは、接点２１２間に配置され、短絡を禁止する。

【0041】

いくつかの実施形態において、モールド材料２１４は、筐体２０４内（たとえば、ダイ２０２と、アンダーフィル材料としてのパッケージ基板２０６との間、同様に、ダイ２０２とオーバーフィル材料としての筐体２０４との間）に含まれる１または複数のダイ２０２の周りに配置されてもよい。モールド材料２１４の寸法および品質は、一実施形態と他の実施形態とでは変わり得るが、いくつかの実施形態において、モールド材料２１４の厚さは１ミリメートルより小さい。モールド材料２１４に使用できる例示的な材料は、適切なエポキシモールド材料を含む。いくつかの場合には、モールド材料２１４は、電気絶縁性であることに加えて、熱伝導性である。製造手順

【0042】

図３は、実施形態に係るメモリアレイ１００の部分のための製造工程の早い段階を示す断面図である。後の図４～図１４は、Ｘ軸に沿った断面図（Ａ）およびＹ軸に沿った断面図（Ｂ）を示す各図とともに、製造工程のさらなる段階を示す。たとえば、図４Ａは、図４Ｂに示されるＡ－Ａ破断線でのＸ軸に沿った、メモリアレイ１２２の部分の断面図を示し、図４Ｂは、図４Ａに示されるＢ－Ｂ破断線でのＹ軸に沿った、メモリアレイ１２２の部分の断面図を示す。全ての図について、Ｚ軸はページ上、垂直軸である（つまり、成膜層のそれぞれの厚さに沿って）。図３～図１４に示された様々な層および構造は、寸法に沿って描かれること意図されないが、視覚的明確さのために特定の形状で示される。理解されるように明示的に図示されない、いくつかの中間処理が実行されてもよい（たとえば、研磨および除去処理、または他の標準的な処理など）ことを更に留意されたい。他の実施形態において、図示された全て層が使用されるわけではなく、および／または追加層が含まれてもよい。

【0043】

図３に示されるように、第１導電層３０４は基板３０１上に成膜され、積層体３０８の成膜が後に続く。基板３０１は、その上に追加材料層を形成するための任意の適切な基板材料でもよい。いくつかの実施形態において、基板３０１は、シリコン、ゲルマニウム、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム、またはリン化インジウムなどバルク半導体材料を含む。基板３０１は、酸化ケイ素または窒化ケイ素など、その上面に１または複数の絶縁層を含むことができ、または、絶縁体上の半導体基板構成などにおいて、上部半導体層の下方に埋められる。

【0044】

第１導電層３０４は、たとえばタングステン、銀、アルミニウム、チタニウム、コバルト、または合金などの金属でもよい。いくつかの実施形態において、第１導電層３０４は、第１導電層３０４がワード線またはビット線へパターニングされた後、信号を伝播するために、十分な厚さを有する（たとえば、厚さ１ｎｍ～５０ｎｍ）。

【0045】

ある実施形態によれば、積層体３０８は、それらの間に挟まれたメモリビット層３１２を有する１または複数の導電層３１０および３１４を含むことができる。導電層３１０および３１４のそれぞれは、メモリビット層３１２へのオーム接点を強化する任意の導電性材料を含むことができる。一例では、導電層３１０および３１４は炭素を含む。第１積層体３０８は、少なくとも１つのメモリビット層３１２を有する任意の数の成膜層を含むことができる。いくつかの実施形態において、積層体３０８は、メモリビット材料を有する２以上の層を含む。様々な層は、化学的気相成長法（ＣＶＤ）、物理的気相成長法（ＰＶＤ）、および原子層堆積（ＡＬＤ）技術など、標準的な成膜技術を使用して、成膜されてもよい。

【0046】

ある実施形態によれば、第１導電層３０４は、約３０ｎｍから５０ｎｍまでの厚さを有し、導電層３１０および３１４のそれぞれは、約１０ｎｍから１５ｎｍまでの厚さを有し、メモリビット層３１２は、約１５ｎｍから２５ｎｍまでの厚さを有する。全ての層は、第１導電層３０４について金属スパッタリングまたは蒸着法など、導電層３１０，３１４およびメモリビット層３１２についてプラズマ強化化学的気相成長（ＰＥＣＶＤ）など、任意の標準的な成膜技術を用いて成膜することができる。

【0047】

ある実施形態によれば、図４Ａおよび４Ｂは積層体３０８の合計厚さｔの部分をエッチングする第１エッチングプロセスを示す（概して矢印によって示される）。ある実施形態によれば、エッチングは、Ｙ方向に沿って延びるメモリビット層３１２を含む材料層のストリップを形成する。エッチングプロセスは、メモリビット層３１２の厚さについてエッチングし、したがって、メモリビット層３１２の側壁が露出される。しかしながら、ある実施形態によれば、エッチングは、第１導電層３０４の任意の部分の中へ延在しない。一例において、エッチングは、導電層３１０で停止する。いくつかの他の例において、エッチングは、導電層３１０の厚さの部分の中へ延在する。材料層の横方向エッチングは、エッチングプロセスの異方性により最小化される。実施形態によれば、この異方性エッチングは、真空チャンバ内に基板３０１を配置すること、および様々な材料層にエッチングするために様々なガス化学およびバイアス電位を導入することによって、標準的なドライエッチング技術を使用して実行される。加えて、標準的なリソグラフィ技術は、エッチングから層の部分をマスクするための（図示しない）ハードマスク層を形成するように実行される。例示的なハードマスク層は、酸化ケイ素または窒化ケイ素を含む。

【0048】

ある実施形態によれば、図５Ａおよび図５Ｂは、少なくともメモリビット層３１２の側壁に対する第１誘電体層５０２の成膜を示す。明確さのために明示的に示されていないが、第１誘電体層５０２の成膜は、デバイスの全ての領域を覆い、エッチングプロセスは、第１誘電体層５０２の平坦部分を除去するように実行され、したがって、堆積フィルムの側壁部が残る。図示された例では、誘電体層５０２は、メモリビット層３１２の側壁に、導電層３１４の側壁に、および導電層３１０の上面上に、成膜される。

【0049】

第１誘電体層５０２は、他のほとんどの材料に対して、その好適な粘着性質である、たとえば窒化ケイ素を含んでもよい。いくつかの他の例では、第１誘電体層５０２は、窒化物層とともに、または、窒化物層なしでそれ自体の上で使用され得る高誘電率材料を含む。高誘電率材料の例は、１または複数の次の要素、リチウム（Ｌｉ）、ホウ素（Ｂ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、スカンジウム（Ｓｃ）、チタニウム（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオビウム（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、アンチモン（Ｓｂ）、バリウム（Ｂａ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、ジスポロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、イリジウム（Ｉｒ）、プラチナ（Ｐｔ）、鉛（Ｐｂ）、およびビスマス（Ｂｉ）の酸化物を含む。特定の例示的な実施形態では、第１誘電体層５０２は、酸化ハフニウム（Ｈｆｏ）、酸化ジルコニウム（ＺｒＯ）、または酸化アルミニウム（ＡｌＯ）を含む。高誘電体の他の例は、ハフニウム酸化ケイ素、酸化ランタンアルミニウム、バリウムストロンチウムチタン酸化物、ジルコニウムケイ素酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、鉛スカンジウムタンタル酸化物、およびニオブ酸亜鉛鉛を含む。より一般的な意味において、高誘電体は、二酸化ケイ素の誘電率より大きい誘電率を有する誘電材料である。ある実施形態によれば，第１誘電体層５０２は，たとえば、低温（たとえば３５０℃未満）原子層堆積（ＡＬＤ）処理を使用して成膜され得る。ある実施形態によれば、第１誘電体層５０２は、約２０Åから約５０Åまでの厚さで成膜され得る。

【0050】

ある実施形態によれば、図６Ａおよび図６Ｂは、積層体３０８の厚さの残りの部分、および第１導電層３０４の厚さに対してエッチングする第２エッチングプロセスを示す（概して矢印によって示される）。第２エッチングプロセスは、異方性ドライエッチングなど、望ましい指向性の角度を提供するために、図４に示されたエッチングプロセスと同様でもよい。指向性が低いエッチング（ウェットおよび／またはドライが同様に使用でき、ただし、横方向エッチングが発生するかもしれず、これは任意のアプリケーションにおいて許容できるかもしれないし、またはできないかもしれない）。第２エッチングプロセス中、メモリビット層３１２の露出した側壁は、第１誘電体層５０２によって保護される。ある実施形態によれば、具体的には、第１導電層３０４がエッチングされる時間中、メモリビット層３１２の一部は露出されない。エッチングプロセスは、Ｙ方向に延びる第１導電層３０４のストリップをパターニングし、したがって、ワード線又はビット線のいずれか一方のうちの複数が形成される。

【0051】

ある実施形態によれば、図７Ａおよび図７Ｂは、隣接する層積層間の追加材料層の成膜を示す。いくつかのそのような実施形態によれば、第２誘電体層７０２は、第１誘電体層５０２に成膜される。ある実施形態によれば、第２誘電体層７０２は、各層積層の側壁に、およびエッチングされた第１導電層３０４の側壁に、さらに成膜される。いくつかの実施形態において、第２誘電体層７０２は第１誘電体層５０２について上で説明されたいずれかの材料を含んでもよいが、他の実施形態において異なっていてもよい。たとえば、いくつかの実施形態において、第１層５０２は、窒化物であり、第２層７０２は、高誘電率であり、一方、他の実施形態において、第１層５０２は高誘電率であり、第２層７０２は正規の誘電体である（たとえば、酸化物、窒化物、または酸窒化物）。第２誘電体層７０２は、第１誘電体層５０２を成膜するために使用される同一低温ＡＬＤプロセスなどの標準的な成膜技術を使用して、たとえば、約２０Åから約５０Åまでの厚さで、成膜されてもよい。

【0052】

充填材７０４は、隣接する層積層間で、残りの領域を満たすように成膜される。いくつかの実施形態において、充填材７０４は酸化ケイ素であり、ＰＥＣＶＤ処理を使用して成膜される。充填材７０４の成膜後、構造の上面は、化学機械研磨（ＣＭＰ）処理を使用して平坦化されてもよい。

【0053】

ある実施形態によれば、図８Ａおよび図８Ｂは、第２導電層８０６、および少なくとも１つのメモリビット層８０２を含む他の積層体８０４の成膜を示す。積層体８０４は、積層体３０８と実質的に同じ構造を有してもよいが、他の実施形態において、理解されるように、１または複数の点で変更され得る。同様に、第２導電層８０６は第１導電層３０４と同じ材料でもよいが、同じである必要はない。いくつかの実施形態において、第２導電層８０６は第１導電層３０４より大きな厚さを有する。

【0054】

ある実施形態によれば、図９Ａおよび図９Ｂは、積層体８０４の合計厚さｔの部分をエッチングする他のエッチングプロセスを示す（概して矢印によって示される）。ある実施形態によれば、エッチングは、Ｘ方向に沿って延びるメモリビット層８０２を含む積層体８０４のいくつかの材料層のストリップを形成する。この例の場合、図に示すように、エッチングプロセスは、メモリビット層８０２の厚さについてエッチングし、したがって、メモリビット層８０２の側壁が露出される。しかしながら、ある実施形態によれば、エッチングは、第２導電層８０６の任意の部分の中へ延在しない。材料層の横方向エッチングは、エッチングプロセスの異方性により最小化される。実施形態によれば、この異方性エッチングは、真空チャンバ内に基板３０１を配置すること、および様々な材料層にエッチングするために様々なガス化学およびバイアス電位を導入することによって、標準的なドライエッチング技術を使用して実行される。加えて、標準的なリソグラフィ技術は、エッチングから層の部分をマスクするための（図示しない）ハードマスク層を形成するように実行される。例示的なハードマスク層は、酸化ケイ素または窒化ケイ素を含む。

【0055】

ある実施形態によれば、図１０Ａおよび図１０Ｂは、少なくともメモリビット層８０２の側壁に対する第３誘電体層１００２の成膜を示す。明確さのために明示的に示されていないが、第３誘電体層１００２の成膜は、デバイスの全ての領域を覆い、エッチングプロセスは、第３誘電体層１００２の平坦部分を除去するように実行され、したがって、堆積フィルムの側壁部が残る。第３誘電体層１００２は、第１誘電体層５０２について、上で説明されたいずれかの同じ材料を含み得る。第３誘電体層１００２は、低温（たとえば、３５０℃未満）ＡＬＤプロセスを使用して成膜され得る。第３誘電体層１００２は、約２０Åから約５０Åまでの厚さで成膜され得る。

【0056】

ある実施形態によれば、図１１Ａおよび図１１Ｂは、積層体８０４の厚さの残りの部分、および第２導電層８０６の厚さに対してエッチングする他のエッチングプロセスを示す（概して矢印によって示される）。ある実施形態によれば、エッチングプロセスは、図６に示されたエッチングプロセスと同様でもよい。エッチングプロセス中、メモリビット層８０２は、第３誘電体層１００２によって保護される。ある実施形態によれば、具体的には、第２導電層８０６がエッチングされる時間中、メモリビット層８０２の露出した側壁の一部は露出されない。エッチングプロセスはＸ方向に延びる第２導電層８０６のストリップをパターニングし、したがって、ワード線又はビット線のいずれか一方のうちの複数が形成される。

【0057】

いくつかの実施形態において、エッチングプロセスは、第２導電層８０６を過ぎてさらに継続され、積層体３０８の厚さの部分に対してエッチングする。したがって、図１１のエッチングプロセスは、積層体３０８の外に個々のメモリセルを形成することを開始する。エッチングプロセスは、メモリビット層３１２の厚さに対してエッチングし、したがって、メモリビット層３１２の側壁が露出される。ある実施形態によれば、しかしながら、エッチングは、第１導電層３０４の任意の部分の中へ延在しない。

【0058】

ある実施形態によれば、図１２Ａおよび図１２Ｂは、第３誘電体層１００２に対し、および、さらに少なくともメモリビット層３１２の露出した側壁に対する第４誘電体層１２１６の成膜を示す。第４誘電体層１２１６は、たとえば、第１誘電体層５０２について上で説明されたいずれの例示的な材料を含んでもよい。第４誘電体層は、第１誘電体層５０２を成膜するために使用される同一低温ＡＬＤプロセスなどの標準的な成膜技術を使用して、約２０Åから約５０Åまでの厚さで、成膜されてもよい。

【0059】

ある実施形態によれば、図１３Ａおよび図１３Ｂは、積層体３０８の厚さの残りの部分にエッチングするが、第１導電層３０４へエッチングしない（または最小限のみエッチングする）他のエッチングプロセスを示す（概して矢印によって示される）。ある実施形態によれば、エッチングプロセスは、図６に示されたエッチングプロセスと同様でもよい。メモリビット層３１２は、エッチングプロセス中に第１導電層３０４のいずれかの部分が露出されている場合に、第４誘電体層１２１６によって保護される。

【0060】

ある実施形態によれば、図１４Ａおよび図１４Ｂは、隣接する層積層間の追加材料層の成膜を示す。いくつかのそのような実施形態によれば、第５誘電体層１４１８は、第４誘電体層１２１６に成膜され、充填材１４２０は隣接する層積層間の残りの領域を満たすように成膜される。図７について上で説明されたように、第５誘電体層１４１８および充填材１４２０は、それぞれ第２誘電体層７０２および充填材７０４と実質的に同様でもよい。

【0061】

ある実施形態によれば、メモリセル１０２の第１段は、図３～図１４に示される製造工程を用いて形成される。製造工程は、メモリセル１０２の追加の段を形成し、これに基づく閾値電圧を形成するために、複数回繰り返されてもよい。金属層（導電層３０４および８０６など）に対するエッチングプロセス中、１または複数の誘電体層は、このエッチングプロセス中に１または複数のメモリビット層を保護するために、１または複数メモリビット層の側壁に存在する。

【0062】

いくつかの実施形態において、第４誘電体層１２１６は、成膜されず、図１３で実行されたエッチングは、さらに、実行されない。これらの例において、層積層３０８の底部部分
（たとえば、導電層３１０）は、Ｙ方向に延びる複数のメモリセルを横切って付着したままである。

【0063】

図１５は、実施形態に係るメモリビット材料を有するメモリセルのアレイを含むメモリデバイスを製造する方法１５００のフローチャートである。方法１５００の様々なオペレーションは、図３～図１４に図示され得る。しかしながら、図３～図１４に図示された構成要素を特定する方法１５００の様々なオペレーションの関連性は、構造上および／または使用上の制限を示唆することを意図しない。むしろ、図３～図１４は、方法１５００の一つの例示的な実施形態を提供する。他のオペレーションは、方法１５００のいずれの動作中または動作後まで実行されてよい。

【0064】

方法１５００は、導電層が基板に成膜される工程１５０２で始まる。導電層は、たとえば、タングステンの層でもよく、複数のワード線またはビット線へのその後のパターニングでもよい。他の適した導体材料は、理解されるように、同様に使用され得る。

【0065】

方法１５００は、層積層が導電層に成膜される工程１５０４を続ける。層積層は、複数の導電層および少なくとも１つのメモリビット層を含む任意の数の層を含むことができる。メモリビット層は、層積層内で導電層によって挟まれ得る。層積層内の導電層は、炭素でもよく、さもなければ炭素を含んでもよい。メモリビット層は、たとえば、カルコゲニドを含んでもよく、さもなければ、本明細書で多様な形で提供されるように、他の例示的な材料を含んでもよい。

【0066】

方法１５００は、層積層の厚さの部分のみに対してエッチングプロセスが実行される工程１５０６を続ける。ある実施形態によれば、少なくともメモリビット層の厚さは、メモリビット層の側壁が露出されるようにエッチングされる。層積層の部分のみをエッチングすることで、エッチングは下層の導電層を露出しない。

【0067】

方法１５００は、誘電体層がメモリビット層の露出した側壁に成膜される工程１５０８を続ける。誘電体層は、他のほとんどの材料に対して、その好適な粘着性質である窒化ケイ素を含んでもよい。いくつかの他の例では、誘電体層は、高誘電率材料を含む。高誘電率材料の例は、１または複数の以下の要素、Ｌｉ、Ｂ、Ｍｇ、Ａｌ、Ｓｉ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｓｒ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｓｎ、Ｓｂ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｉｒ、Ｐｔ、Ｐｂ、およびＢｉの酸化物を含む。誘電体層は、低温ＡＬＤプロセスを使用して成膜され得る。誘電体層は、約２０Åから約５０Åまでの厚さで成膜され得る。いくつかの実施形態において、複数の誘電体層は、メモリビット層の露出した側壁に成膜される。複数の誘電体層は、異なる厚さおよび材料構成を有してもよい。

【0068】

方法１５００は、第２エッチングが、層積層の残りの部分に対して、および、さらに、導電層の厚さに対して実行される動作１５１０を続ける。第２エッチングプロセスは、動作１５０６の第１エッチングプロセスと同様でもよい。第２エッチングプロセス中、メモリビット層は、その側壁に成膜された誘電体層によって保護される。ある実施形態によれば、具体的には、導電層がエッチングされる時間中、メモリビット層の一部は露出されない。エッチングプロセスは、導電層のストリップをパターニングし、したがって、ワード線又はビット線のいずれか一方のうちの複数が形成される。

【0069】

ある実施形態によれば、方法１５００の動作は、３次元メモリデバイスにおいて、メモリセルの各段を形成するために一般的繰り返される。 例示的な電子デバイス

【0070】

図１６は、本明細書に開示された実施形態などの１または複数のメモリデバイスを含んでよい例示的な電子デバイス１６００を示す。いくつかの実施形態において、電子デバイス１６００は、ホスティングしてもよく、さもなければ、パーソナルコンピュータ、ワークステーション、サーバシステム、ラップトップコンピュータ、ウルトララップトップコンピュータ、タブレット、タッチパッド、ポータブルコンピュータ、ハンドヘルドコンピュータ、パームトップコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、携帯電話およびＰＤＡの組み合わせ、スマートデバイス（たとえば、スマートフォンまたはスマートタブレット）、モバイルインターネット機器（ＭＩＤ）、メッセージングデバイス、データ通信装置、撮像装置、ウェアラブルデバイス、埋め込みシステムなどに組み込まれてもよい。ある実施形態において、異なるデバイスのいずれかの組み合わせが使用されてよい。

【0071】

いくつかの実施形態において、電子デバイス１６００は、プロセッサ１６０２、メモリ１６０４、ネットワークインタフェース１６０６、入出力（Ｉ／Ｏ）システム１６０８、ユーザインタフェース１６１０、およびストレージシステム１６１２のいずれかの組み合わせを含んでよい。さらに理解されるように、バスおよび／またはインターコネクトは、上記に掲載された様々なコンポーネントと、および／または図示しない他のコンポーネントとの間の通信を可能とするようにさらに提供される。電子デバイス１６００は、他のコンピューティングデバイス、プラットフォーム、またはリソースとの通信を可能とするように、ネットワークインタフェース１６０６を経由して、ネットワーク１６１６と連結され得る。図１６のブロック図に反映されていない他の構成部品および機能は、この開示の観点において明らかであり、他の実施形態がいかなる特定のハードウェア構成に限定されないことが理解される。

【0072】

プロセッサ１６０２は任意の適切なプロセッサとすることができ、電子デバイス１６００と関連する制御および処理動作を支援するための１または複数のコプロセッサまたはコントローラを含んでもよい。いくつかの実施形態において、プロセッサ１６０２は、任意の数のプロセッサコアとして実装されてよい。プロセッサ（またはプロセッサコア）は、たとえば、マイクロプロセッサ、組み込みプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、グラフィックプロセッサ（ＧＰＵ）、ネットワークプロセッサ、フィールドプログラマブルゲートアレイ、またはコードを実行するように構成された他のデバイスなど、あらゆるタイプのプロセッサであってよい。プロセッサは、それらがコアごとに１よりも多くのハードウェアスレッドコンテキスト（または「論理プロセッサ」）を含めてよいという点でマルチスレッド化されたコアであってよい。

【0073】

メモリ１６０４は、たとえば、フラッシュメモリおよび／またはランダムアクセスメモリ（ＲＡＭ）を含む任意の適切なタイプのデジタルストレージを使用して実装され得る。いくつかの実施形態において、メモリ１６０４は、メモリ階層の様々な層、および／またはメモリキャッシュを含んでよい。メモリ１６０４は、たとえば、限定されないが、ＲＡＭ、ダイナミックＲＡＭ（ＤＲＡＭ）、またはスタティックＲＡＭ（ＳＲＡＭ）デバイスなどの揮発性メモリデバイスとして実装されてよい。ストレージシステム１６１２は、たとえば、限定されないが、１または複数のハードディスクドライブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）、ユニバーサルシリアルバス（ＵＳＢ）ドライブ、光ディスクドライブ、テープドライブ、内部記憶装置、テープドライブ、付属のストレージデバイス、フラッシュメモリ、バッテリバックアップシンクロナスＤＲＡＭ（ＳＤＲＡＭ）、および／またはネットワークアクセス可能ストレージデバイスなどの非揮発性ストレージデバイスとして実装されてよい。
いくつかの実施形態において、ストレージシステム１６１２は、複数のハードドライブが含まれる場合、価値が高いデジタルメディアのために、記憶性能保護が強化を向上させる技術を備えてもよい。本開示のいくつかの実施形態によれば、メモリ１６０４およびストレージシステム１６１２のいずれかまたは両方は、本明細書で説明される処理を使用して製造されるメモリセル１０２を有する１または複数のメモリアレイ１２２を含む。本開示のいくつかの実施形態によれば、メモリ１６０４およびストレージシステム１６１２のいずれかまたは両方は、チップパッケージ２００に組み込まれ、１または複数の他のデバイスと一緒にプリント回路基板（ＰＣＢ）に結合されてもよい。

【0074】

プロセッサ１６０２は、たとえば、Ｇｏｏｇｌｅ Ａｎｄｒｏｉｄ（登録商標）（Ｇｏｏｇｌｅ Ｉｎｃ．、マウンテンビュー、カリフォルニア州）、マイクロソフトウィンドウズ（登録商標）（Ｍｉｃｒｏｓｏｆｔ Ｃｏｒｔｐ．、レッドモンド、ワシントン州）、アップルＯＳＸ（Ａｐｐｌｅ Ｉｎｃ．、クパチーノ、カリフォルニア州）、Ｌｉｎｕｘ（登録商標）、またはリアルタイムオペレーティングシステム（ＲＴＯＳ）などの任意の適切なオペレーティングシステムを含むことができるオペレーティングシステム（ＯＳ）１６１４を実行するように構成され得る。

【0075】

ネットワークインタフェース１６０６は、電子デバイス１６００および／またはネットワーク１６１６の他のコンポーネント間で、有線接続および／または無線接続を可能にする任意の適切なネットワークチップまたはチップセットとすることができ、それによって、電子デバイス１６００を、他のローカルおよび／またはリモートコンピューティングシステム、サーバ、クラウドベースのサーバ、および／または他のリソースと通信可能とする。有線通信は、たとえばイーサネット（登録商標）などの既存の（または今後開発される）規格に準拠してよい。無線通信は、たとえば、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）を含むセルラー通信、ワイヤレス・フィディリティー（ＷｉＦｉ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、および／または近距離無線通信（ＮＦＣ）などの既存の（または今後開発される）規格を準拠できる。例示的な無線ネットワークは、無線ローカルエリアネットワーク、無線パーソナルエリアネットワーク、無線メトロポリタンエリアネットワーク、セルラーネットワーク、および衛星ネットワークを含むが、これに限定されない。

【0076】

Ｉ／Ｏシステム１６０８は、電子デバイス１６００の様々なＩ／Ｏデバイスと他のコンポーネントとの間でインターフェースするように構成されてよい。Ｉ／Ｏデバイスは、ユーザインタフェース１６１０を含んでよいが、これに限定されない。ユーザインタフェース１６１０は、（図示しない）たとえば、表示要素、タッチパッド、キーボード、マウス、およびスピーカなどのデバイスを含んでよいＩ／Ｏシステム１６０８は、表示要素にレンダリングするための画像処理を実行するように構成されたグラフィックサブシステムを含んでよい。グラフィックサブシステムは、たとえば、グラフィック処理ユニットまたは視覚処理ユニット（ＶＰＵ）でもよい。アナログまたはデジタルインターフェースは、グラフィックサブシステムおよび表示要素に通信可能に接続されて使用されてよい。たとえば、インターフェースは、いずれの高解像度マルチメディアインターフェース（ＨＤＭＩ（登録商標））、ディスプレイポート、無線ＨＤＭＩ（登録商標）、および／または、無線高解像度準拠技術を使用する他の適したインターフェースのいずれでもよい。いくつかの実施形態において、グラフィックサブシステムは、電子デバイス１６００のプロセッサ１６０２または任意のチップセットに組み込まれることができる。

【0077】

いくつかの実施形態において、電子デバイス１６００の様々なコンポーネントは、システムオンチップ（ＳｏＣ）アーキテクチャに結び付けられ、または統合され得ることが理解される。いくつかの実施形態では、構成要素が、ハードウェア構成要素、ファームウェア構成要素、ソフトウェア構成要素、あるいはハードウェア、ファームウェア、またはソフトウェアの任意の適切な組み合わせであってもよい。

【0078】

様々な実施形態において、電子デバイス１６００は、無線システム、有線システム、または両方の組み合わせとして実装されてもよい。無線システムとして実装される場合、電子デバイス１６００は、たとえば、１または複数のアンテナ、トランスミッタ、レシーバ、トランシーバ、増幅器、フィルタ、制御論理など、無線共有メディアを介した通信に好適な複数の構成要素およびインターフェースを含んでよい。無線共有メディアの例は、たとえば無線周波数スペクトルなど、無線スペクトルの一部を含んでよい。有線システムとして実装される場合、電子デバイス１６００は、たとえば、入出力アダプタ、有線通信メディアに対応する入出力アダプタに接続する物理コネクタ、ネットワークインタフェースカード（ＮＩＣ）、ディスクコントローラ、ビデオコントローラ、オーディオコントローラなど、有線通信メディアを介した通信に好適な複数の構成要素およびインターフェースを含んでよい。有線通信メディアの例としては、有線、ケーブル金属リード、プリント回路基板（ＰＣＢ）、バックプレーン、スイッチファブリック、半導体材料、ツイストペア線、同軸ケーブル、光ファイバなどを含み得る。

【0079】

特に明記しない限り、たとえば、「処理する」、「コンピューティングする」、「計算する」、「判断する」、などの用語は、コンピュータまたはコンピューティングシステム、または同様の電子コンピューティングデバイスのアクションおよび／または処理を指し、コンピュータシステムのレジスタおよび／またはメモリユニット内の物理量（たとえば、電子）として表されたデータを、レジスタ、メモリユニット、またはコンピュータシステムの他のそのような情報格納送信またはディスプレイ内の物理量として同様に表された他のデータに、操作および／または変換することが理解され得る。実施形態は、この文脈に限定されない。

【0080】

実施形態について完全な理解をもたらすべく、多数の具体的な詳細が、本明細書に記載されている。しかしながら、この開示の観点において、実施形態はこれらの特定な詳細なしに実施できることが理解される。他の例において、周知の工程、構成要素、および回路は、実施形態をあいまいにしないように詳細に説明されていない。本明細書で開示する特定の構造的、機能的詳細は代表的なものであり、必ずしも実施形態の範囲を限定するものではないことが理解されよう。加えて、主題は、構造的特徴および／または方法論的行為について明確な言語で説明されているが、添付の請求項で定義された主題は、本明細書で説明された具体的な特徴または行為に必ずしも限定さらないことが理解される。むしろ、本明細書で説明された具体的な特徴および行為は、請求項を実現する例示的な形態として開示される。さらなる例示的な実施形態

【0081】

以下の例は、さらなる実施形態に関連し、そこから多数の変形および構成が明らかとなるであろう。

【0082】

例１は、メモリデバイスであり、複数の導電性ビット線と、複数の導電性ワード線と、メモリセルアレイに含まれるメモリセルのセットとを備える。メモリセルのそれぞれは、複数の導電性ビット線の対応するビット線と複数の導電性ワード線の対応するワード線との間に配置されている。メモリセルのそれぞれは、メモリビット層を有する積層体と、誘電体層がメモリビット層の１または複数の側壁上にあるように、積層体の合計厚さの一部のみの１または複数の側壁上の誘電体層とを含む。

【0083】

例２は、例１の主題を含み、メモリセルアレイは、Ｚ方向に積層された複数のＸＹ面に沿った行および列に配置されたメモリセルを有する３次元に構成される。

【0084】

例３は、例２の主題を含み、１または複数のメモリセルは、Ｙ方向に沿った寸法より大きいＸ方向に沿った寸法を有する。

【0085】

例４は、例１～３のいずれか１つに記載の主題を含み、第１導電層のみからなる積層体と、第１導電層上メモリビット層と、メモリビット層上の第２導電層とを備え、複数の導電性ビット線の対応するビット線と、複数の導電性ワード線の対応するワード線との間に、積層体のみが存在する。

【0086】

例５は、例４の主題を含み、誘電体層は、１または複数の側壁の第２導電層上にあり、誘電体層は、第１誘電体層の上面上にある。

【0087】

例６は、例１～５のいずれか１つに記載の主題を含み、複数の導電性ビット線は、複数の導電性ワード線に対して直交する。

【0088】

例７は、例１～６のいずれか１つに記載の主題を含み、１または複数のメモリセルは、約６０ｎｍと約８０ｎｍとの間の高さを有する。

【0089】

例８は、例１～７のいずれか１つに記載の主題を含み、誘電体層は高誘電率材料を備える。

【0090】

例９は、例１～８のいずれか１つに記載の主題を含み、誘電体層は第１誘電体層であり、デバイスは、第１誘電体層上の第２誘電体層をさらに備え、第１誘電体層は、少なくとも１つの場所において第２誘電体層と積層体との間に存在しないように、第２誘電体層は、積層体の合計厚さの１または複数の側壁上にある。

【0091】

例１０は、例１～９のいずれか１つに記載の主題を含み、メモリビット層はカルコゲニドを備える。

【0092】

例１１は、例１～１０のいずれか１つに記載の主題を含み、複数の導電性ビット線および複数の導電性ワード線は、タングステンおよび炭素のうちの１つまたは両方を備える。

【0093】

例１２は、例１～１１のいずれか１つに記載のメモリデバイスを備える、集積回路である。

【0094】

例１３は、例１２の集積回路を備えるプリント回路基板である。

【0095】

例１４は、例１～１１のいずれか１つに記載のメモリデバイスを備える、メモリチップである。

【0096】

例１５は、電子デバイスであり、電子デバイスは、１または複数のダイを含むチップパッケージを備え、１または複数のダイは、ワード線とビット線との間の積層体と、メモリビット層を含む積層体と、誘電体層が、メモリビット層の１または複数の側壁上にあるように、積層体の合計厚さの部分のみの１または複数の側壁上の誘電体層とを含む。

【0097】

例１６は、例１５の主題を含み、ビット線は、ワード線に対して垂直に延びる。

【0098】

例１７は、例１５または例１６の主題を含み、誘電体層は高誘電率材料を含む。

【0099】

例１８は、例１５～例１７のいずれか１つに記載の主題を含み、誘電体層は、第１誘電体層であり、デバイスは、第１誘電体層上の第２誘電体層をさらに備え、第１誘電体層は少なくとも１つの場所において、第２誘電体層と積層体との間に存在しないように、第２誘電体層は積層体の合計厚さの１または複数の側壁上にある。

【0100】

例１９は、例１５～例１８のいずれか１つに記載の主題を含み、メモリビット層はカルコゲニドを含む。

【0101】

例２０は、例１５～例１９のいずれか１つに記載の主題を含み、第１導電層のみからなる積層体と第１導電層上のメモリビット層と、メモリビット層上の第２導電層とを備え、ワード線とビット線との間に、積層体のみが存在する。

【0102】

例２１は、メモリデバイスの製造方法である。方法は、基板上に導電層を成膜する段階と、導電層に積層体を成膜する段階であって、積層体がメモリビット層を含む、積層体を成膜する段階と、メモリビット層の全体厚さがエッチングされるように、積層体の合計厚さの部分のみをエッチングする段階と、少なくともメモリビット層の１または複数の側壁上に誘電体層を成膜する段階と、積層体の残りの部分および導電層の厚さに対してエッチングする段階とを含む。

【0103】

例２２は、例２１の主題を含み、誘電体層は高誘電率材料含む。

【0104】

例２３は、例２１または２２の主題を含み、誘電体層を成膜する段階は、２０Åから５０Åまでの厚さに、第１誘電体層を成膜する段階を含む。

【0105】

例２４は、例２１～例２３のいずれか１つに記載の主題を含み、第１誘電体層の上に第２誘電体層を成膜する段階をさらに備える。

【0106】

例２５は、例２４の主題を含み、第２誘電体層を成膜する段階は、窒化ケイ素を成膜する段階を含む。

【0107】

例２６は、例２１～例２５のいずれか１つに記載の主題を含み、原子層堆積（ＡＬＤ）を使用して第１誘電体層を成膜する段階を含む第１誘電体層を成膜する段階を備える。

【0108】

例２７は、例２１～例２６のいずれか１つに記載の主題を含み、積層体は第１積層体であり、導電層は第１導電層であり、メモリビット層は第１メモリビット層であり、方法は、第１積層体の上に第２導電層を成膜し、第２導電層の上に第２積層体を成膜する段階をさらに含み、第２積層体は第２メモリビット層を備える。

【0109】

例２８は、例２７の主題を含み、第２メモリビット層の全体厚さがエッチングされるように、第２積層体の合計厚さの部分のみをエッチングする段階と、少なくとも第２メモリビット層の１または複数の側壁上に第２誘電体層を成膜する段階と、第２積層体の残りの部分、導電層の厚さ、および第１積層体の厚さに対してエッチングする段階と、をさらに備える。

【0110】

例２９は、例２８の主題を含み、少なくとも第２メモリビット層の１または複数の側壁上に第３誘電体層を成膜する段階をさらに備える。

【0111】

例３０は、例２１～例２９のいずれか１つに記載の主題を含み、メモリビット層はカルコゲニドを含む。

【0112】

例３１は、例２１～例３０のいずれか１つに記載の主題を含み、タングステンおよび炭素のうちの１つまたは両方を成膜する段階を含む、導電層を成膜する段階を備える。
［他の可能性がある項目］
［項目１］
複数の導電性ビット線と、
複数の導電性ワード線と、
メモリセルアレイに含まれたメモリセルのセットであって、上記メモリセルのそれぞれは、上記複数の導電性ビット線の対応するビット線と、上記複数の導電性ワード線の対応するワード線との間に配置された、メモリセルのセットとを備え、
上記メモリセルのそれぞれは、
メモリビット層を有する積層体と、
誘電体層が、上記メモリビット層の１または複数の側壁上にあるように、上記積層体の合計厚さの部分のみの１または複数の側壁上の誘電体層とを備える、メモリデバイス。
［項目２］
上記メモリセルアレイは、Ｚ方向に積層された複数のＸＹ面に沿った行および列に配置されたメモリセルを有する３次元に構成される、項目１に記載のメモリデバイス。
［項目３］
１または複数の上記メモリセルは、Ｙ方向に沿った寸法より大きいＸ方向に沿った寸法を有する、項目２に記載のメモリデバイス。
［項目４］
上記積層体は、第１導電層、上記第１導電層上の上記メモリビット層、および上記メモリビット層上の第２導電層のみからなり、
上記積層体のみが、上記複数の導電性ビット線の上記対応するビット線と上記複数の導電性ワード線の上記対応するワード線と間に存在する、項目１に記載のメモリデバイス。
［項目５］
上記誘電体層は、上記第２導電層の１または複数の側壁上にあり、且つ、上記誘電体層は、上記第１誘電体層の上面上にある、項目４に記載のメモリデバイス。
［項目６］
上記複数の導電性ビット線は、上記複数の導電性ワード線に対して直交する、項目１に記載のメモリデバイス。
［項目７］
１または複数の上記メモリセルは、約６０ｎｍと約８０ｎｍとの間の高さを有する、項目１に記載のメモリデバイス。
［項目８］
上記誘電体層は、高誘電率材料を備える、項目１に記載のメモリデバイス。
［項目９］
上記誘電体層は第１誘電体層であり、上記デバイスは、上記第１誘電体層上の第２誘電体層をさらに備え、上記第１誘電体層が、少なくとも１つの場所において上記第２誘電体層と上記積層体との間に存在しないように、上記第２誘電体層は、上記積層体の合計厚さの１または複数の側壁上にある、項目１に記載のメモリデバイス。
［項目１０］
上記メモリビット層は、カルコゲニドを備える、項目１に記載のメモリデバイス。
［項目１１］
上記複数の導電性ビット線および上記複数の導電性ワード線は、タングステンおよび炭素のうちの１つまたは両方を備える、項目１に記載のメモリデバイス。
［項目１２］
項目１に記載の上記メモリデバイスを備える、集積回路。
［項目１３］
項目１２に記載の上記集積回路を備えるプリント回路基板。
［項目１４］
項目１に記載の上記メモリデバイスを備えるメモリチップ。
［項目１５］
１または複数のダイを備えるチップパッケージを備え、
上記１または複数のダイの少なくとも１つは、
ワード線とビット線との間の積層体であって、上記積層体はメモリビット層を備える、積層体と、
誘電体層が、上記メモリビット層の１または複数の側壁上にあるように、上記積層体の合計厚さの部分のみの１または複数の側壁上の誘電体層とを備える、電子デバイス。
［項目１６］
上記誘電体層は、高誘電率材料を備える、項目１５に記載の電子デバイス。
［項目１７］
上記誘電体層は第１誘電体層であり、上記電子デバイスは、上記第１誘電体層上の第２誘電体層をさらに備え、上記第１誘電体層が、少なくとも１つの場所において、上記第２誘電体層と上記積層体との間に存在しないように、上記第２誘電体層が、上記積層体の合計厚さの１または複数の側壁上の上記合計厚さ上にある、項目１５に記載の電子デバイス。
［項目１８］
上記メモリビット層は、カルコゲニドを備える、項目１５に記載の電子デバイス。
［項目１９］
上記積層体は、第１導電層、上記第１導電層上の上記メモリビット層、および上記メモリビット層上の第２導電層のみからなり、
上記積層体のみが、上記ワード線と上記ビット線との間に存在する、項目１５に記載の電子デバイス。
［項目２０］
メモリデバイスの製造方法であって、
基板上に導電層を成膜する段階と、
上記導電層に積層体を成膜する段階であって、上記積層体はメモリビット層を含む、積層体を成膜する段階と、
上記メモリビット層の全体厚さがエッチングされるように、上記積層体の合計厚さの部分のみにエッチングする段階と、
少なくとも上記メモリビット層の１または複数の側壁上に誘電体層を成膜する段階と、
上記積層体の残りの部分および上記導電層の厚さに対してエッチングする段階とを含む
メモリデバイスの製造方法。

【図1A】

【図1B】

【図1C】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6A】

【図6B】

【図7A】

【図7B】

【図8A】

【図8B】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図13A】

【図13B】

【図14A】

【図14B】

【図15】

【図16】