特許 7602698 構成可能なＰＡＭレベルでの読み取りクロックトグル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-10

(45)【発行日】2024-12-18

(54)【発明の名称】構成可能なＰＡＭレベルでの読み取りクロックトグル

(51)【国際特許分類】

   G11C 7/22 20060101AFI20241211BHJP

   G06F 12/00 20060101ALI20241211BHJP

【ＦＩ】

G11C7/22 100

G06F12/00 564A

【請求項の数】 14

(21)【出願番号】P 2024534115

(86)(22)【出願日】2022-11-30

(65)【公表番号】

(43)【公表日】2024-12-10

(86)【国際出願番号】 US2022051426

(87)【国際公開番号】W WO2023107313

(87)【国際公開日】2023-06-15

【審査請求日】2024-06-28

(31)【優先権主張番号】63/287,148

(32)【優先日】2021-12-08

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/854,924

(32)【優先日】2022-06-30

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(73)【特許権者】

【識別番号】508301087

【氏名又は名称】エーティーアイ・テクノロジーズ・ユーエルシー

【氏名又は名称原語表記】ＡＴＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＵＬＣ

【住所又は居所原語表記】Ｏｎｅ Ｃｏｍｍｅｒｃｅ Ｖａｌｌｅｙ Ｄｒｉｖｅ Ｅａｓｔ， Ｍａｒｋｈａｍ， Ｏｎｔａｒｉｏ， Ｌ３Ｔ ７Ｘ６ Ｃａｎａｄａ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】アーロン ジョン ニーグレン

(72)【発明者】

【氏名】マイケル ジョン リット

(72)【発明者】

【氏名】カーシク ゴパラクリシュナン

(72)【発明者】

【氏名】ツン ホー リウ

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００６－３１３６１６（ＪＰ，Ａ）

【文献】特表２００４－５３１９０９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／０３００５６３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００５／０２２０２３２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／２２

Ｇ０６Ｆ １２／００

(57)【特許請求の範囲】

【請求項1】

メモリバスを介して、メモリからメモリコントローラに読み取りクロック信号を選択的に提供するための読み取りクロック回路であって、
それぞれのデジタル値を示す少なくとも３つのレベルをドライブすることが可能な入力及び出力を含むパルス振幅変調マルチレベル（ＰＡＭ）ドライバと、
モードレジスタと、
前記ＰＡＭドライバの入力に結合され、前記ＰＡＭドライバに、前記読み取りクロック信号の前にプリアンブル信号を提供させるように動作可能なデジタル制御回路であって、前記プリアンブル信号は、前記ＰＡＭドライバが第１のレートで２つの選択されたレベルの間でトグルする初期トグル状態と、前記ＰＡＭドライバが前記第１のレートよりも高い第２のレートで２つの選択されたレベルの間でトグルする最終トグル状態と、を含む、デジタル制御回路と、を備え、
前記初期トグル状態の長さ及び前記最終トグル状態の長さは、前記モードレジスタの値に基づいている、
読み取りクロック回路。

【請求項2】

前記２つの選択されたレベルは、前記モードレジスタの１つ以上の値に基づいている、
請求項１の読み取りクロック回路。

【請求項3】

前記デジタル制御回路は、前記ＰＡＭドライバに、前記初期トグル状態の前に前記プリアンブルにおいて少なくとも１つの静的状態を提供させるように動作可能である、
請求項１の読み取りクロック回路。

【請求項4】

前記最終トグル状態における前記２つの選択されたレベルは、前記読み取り動作中に前記読み取りクロック信号に用いられるレベルである、
請求項１の読み取りクロック回路。

【請求項5】

前記初期トグル状態における前記２つの選択されたレベルは、前記最終トグル状態におけるレベルとは異なる、
請求項１の読み取りクロック回路。

【請求項6】

前記デジタル制御回路は、前記初期トグル状態と前記最終トグル状態との間に第２のトグル状態を含むように構成可能であり、前記第２のトグル状態は、前記初期トグル状態と前記最終トグル状態との間のレートでトグルする、
請求項１の読み取りクロック回路。

【請求項7】

メモリバスを介して、メモリからメモリコントローラに読み取りクロック信号を選択的に提供するための方法であって、
メモリ読み取りに続く読み取りクロック信号について、それぞれのデジタル値を示す少なくとも３つのレベルをドライブすることが可能なパルス振幅変調（ＰＡＭ）ドライバを非アクティブ化することと、
新しいメモリ読み取りに応じて、前記ＰＡＭドライバをアクティブ化し、読み取りクロック信号のためのプリアンブル信号を提供することであって、前記プリアンブル信号は、少なくとも１つの静的状態、前記ＰＡＭドライバが第１のレートで２つの選択されたレベルの間でトグルする初期トグル状態、及び、前記ＰＡＭドライバが前記第１のレートよりも高い第２のレートで２つの選択されたレベルの間でトグルする最終トグル状態を順に含む、ことと、
モードレジスタの値に基づいて、少なくとも前記初期トグル状態及び前記最終トグル状態の長さを判定することと、
前記プリアンブルに続いて、前記第２のレートで前記ＰＡＭドライバをトグルして、前記読み取りクロック信号を提供することと、を含む、
方法。

【請求項8】

前記２つの選択されたレベルは、前記モードレジスタの１つ以上の値に基づいている、
請求項７の方法。

【請求項9】

前記初期トグル状態の前に前記プリアンブルにおいて少なくとも１つの静的状態を提供することを含む、
請求項７の方法。

【請求項10】

前記最終トグル状態における前記２つの選択されたレベルは、読み取り動作中に前記読み取りクロック信号に用いられるレベルである、
請求項７の方法。

【請求項11】

前記初期トグル状態における前記２つの選択されたレベルは、前記最終トグル状態におけるレベルとは異なる、
請求項７の方法。

【請求項12】

前記初期トグル状態と前記最終トグル状態との間に第２のトグル状態を提供することを含み、前記第２のトグル状態は、前記初期トグル状態と前記最終トグル状態との間のレートでトグルする、
請求項７の方法。

【請求項13】

前記ＰＡＭドライバは、１．２ボルトのシグナリング供給電圧に対してそれぞれの２ビットデジタル値を示す４つのレベルをドライブすることが可能である、
請求項７の方法。

【請求項14】

前記読み取りクロックのトグルレートは、前記メモリコントローラから前記メモリにおいて受信された書き込みクロックのトグルレートに基づいている、
請求項７の方法。

【発明の詳細な説明】

【背景技術】

【0001】

現代のダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）は、ＤＲＡＭと、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、中央処理ユニット（central processing unit、ＣＰＵ）等の１つ以上のデータプロセッサと、を接続するバス上のデータ伝送の速度を増加させることによって、高いメモリ帯域幅を提供する。ＤＲＡＭは、典型的には、安価で高密度であり、それによって、デバイスごとに大量のＤＲＡＭを集積することが可能になる。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）が普及を推進した様々なダブルデータレート（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。典型的には、いくつかのＤＤＲ ＤＲＡＭチップが単一のプリント回路基板上に組み合わされて、比較的高速であるだけでなくスケーラビリティも提供できるメモリモジュールを形成する。しかしながら、これらの強化により、コンピュータシステムのメインメモリに使用されるＤＤＲメモリの速度が改善されたが、更なる改善が求められている。

【0002】

グラフィックスダブルデータレート（graphics double data rate、ＧＤＤＲ）メモリとして知られる１つのタイプのＤＤＲ ＤＲＡＭは、グラフィックスアプリケーションに必要とされる高帯域幅に対応するためにデータ伝送レートの境界を押し上げてきた。新しいＧＤＤＲ規格が開発されるにつれて、それらはより高いデータレートをサポートする傾向がある。より高いデータレートをサポートするために使用される１つの技術は、従来の２レベル送信システムの代わりとしての、マルチレベルパルス振幅変調（pulse amplitude modulation、ＰＡＭ）データ送受信モードである。より多くのＰＡＭレベルを用いて、所定のクロック速度に対して、データ伝送帯域幅を増加させ得る。しかしながら、これらの高速での連続的なデータ送信は、比較的高い電力消費をもたらす。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、データ処理システムを示すブロック図である。

【図2】図１のデータ処理システムのＧＤＤＲ ＰＨＹ－ＤＲＡＭリンクを示すブロック図である。

【図3】いくつかの実施形態による、読み取りクロック信号プリアンブル信号のタイミング図である。

【図4】いくつかの追加の実施形態による、読み取りクロック信号プリアンブル信号のタイミング図である。

【図5】いくつかの実施形態による、読み取りクロック構成のためのモードレジスタ設定を含む表である。

【図6】いくつかの実施形態による、ＧＤＤＲメモリにおける様々な信号の関係を示すタイミング図である。

【発明を実施するための形態】

【0004】

以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「結合される（coupled）」という単語及びその関連する動詞形は、当該技術分野で周知の手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。

【0005】

メモリバスを介して、メモリからメモリコントローラに読み取りクロック信号を選択的に提供するための読み取りクロック回路は、パルス振幅変調（ＰＡＭ）ドライバと、モードレジスタと、デジタル制御回路と、を含む。ＰＡＭドライバは、それぞれのデジタル値を示す少なくとも３つのレベルをドライブ（driving）することが可能な入力及び出力を含む。デジタル制御回路は、ＰＡＭドライバの入力に結合されており、且つ、ＰＡＭドライバに読み取りクロック信号の前にプリアンブル信号を提供させるように動作可能である。プリアンブル信号は、ＰＡＭドライバが第１のレートで２つの選択されたレベルの間でトグルする初期トグル状態と、ＰＡＭドライバが第１のレートよりも高い第２のレートで２つの選択されたレベルの間でトグルする最終トグル状態と、を含む。初期トグル状態の長さ及び最終トグル状態の長さは、モードレジスタにおける値に基づく。

【0006】

方法は、メモリバスを介して、メモリからメモリコントローラに読み取りクロック信号を選択的に提供する。方法は、メモリ読み取りに続く読み取りクロック信号について、それぞれのデジタル値を示す少なくとも３つのレベルをドライブすることが可能なパルス振幅変調（ＰＡＭ）ドライバを非アクティブ化することを含む。新しいメモリ読み取りに応答して、方法は、ＰＡＭドライバをアクティブ化し、読み取りクロック信号のためのプリアンブル信号であって、順に、少なくとも１つの静的状態、ＰＡＭドライバが第１のレートで２つの選択されたレベルの間でトグルする初期トグル状態、及び、ＰＡＭドライバが第１のレートよりも高い第２のレートで２つの選択されたレベルの間でトグルする最終トグル状態を含む、プリアンブル信号を提供することを含む。方法は、モードレジスタにおける値に基づいて、少なくとも初期トグル状態及び最終トグル状態の長さを判定することと、プリアンブルに続いて、読み取りクロック信号を提供するために第２のレートでＰＡＭドライバをトグルすることと、を含む。

【0007】

データ処理システムは、少なくとも１つのプロセッサと、メモリバスを介してプロセッサに結合されたメモリコントローラと、メモリバスを介して、メモリコントローラに結合されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、を含み、ＤＲＡＭは、メモリバスを介して、メモリからメモリコントローラに読み取りクロック信号を選択的に提供するための読み取りクロック回路を含む。読み取りクロック回路は、パルス振幅変調（ＰＡＭ）ドライバと、モードレジスタと、デジタル制御回路と、を含む。ＰＡＭドライバは、それぞれのデジタル値を示す少なくとも３つのレベルをドライブすることが可能な入力及び出力を含む。デジタル制御回路は、ＰＡＭドライバの入力に結合されており、且つ、ＰＡＭドライバに読み取りクロック信号の前にプリアンブル信号を提供させるように動作可能である。プリアンブル信号は、ＰＡＭドライバが第１のレートで２つの選択されたレベルの間でトグルする初期トグル状態と、ＰＡＭドライバが第１のレートよりも高い第２のレートで２つの選択されたレベルの間でトグルする最終トグル状態と、を含む。初期トグル状態の長さ及び最終トグル状態の長さは、モードレジスタにおける値に基づく。

【0008】

図１は、いくつかの実施形態による、データ処理システム１００を示すブロック図である。データ処理システム１００は、概して、グラフィックス処理ユニット（ＧＰＵ）１１０、ホスト中央処理ユニット（ＣＰＵ）１２０、ダブルデータ速度（ＤＤＲ）メモリ１３０、及び、グラフィックスＤＤＲ（ＧＤＤＲ）メモリ１４０の形態のデータプロセッサを含む。

【0009】

ＧＰＵ１１０は、最適化されたグラフィックス処理、レンダリング及び表示のために非常に高い性能を有する離散グラフィックスプロセッサであるが、これらのタスクを実行するために高いメモリ帯域幅を必要とする。ＧＰＵ１１０は、概して、コマンドプロセッサ１１１のセットと、グラフィックス単一命令複数データ（single instruction，multiple data、ＳＩＭＤ）コア１１２と、キャッシュ１１３のセットと、メモリコントローラ１１４と、ＤＤＲ物理インターフェース回路（ＤＤＲ ＰＨＹ）１１７と、ＧＤＤＲ ＰＨＹ１１８と、を含む。

【0010】

コマンドプロセッサ１１１は、ＯｐｅｎＧＬプログラミング言語で指定されるもの等の高レベルグラフィックス命令を解釈するために使用される。コマンドプロセッサ１１１は、ＯｐｅｎＧＬ命令等の高レベルグラフィックス命令を受信するためのメモリコントローラ１１４への双方向接続、キャッシュ１１３への双方向接続、及び、グラフィックスＳＩＭＤコア１１２への双方向接続を有する。高レベル命令の受信に応じて、コマンドプロセッサは、キャッシュ１１３を一時記憶装置として使用して、フレームデータ等のデータのレンダリング、幾何学的処理、シェーディング及びラスタ化のための低レベル命令を発行する。グラフィックス命令に応じて、グラフィックスＳＩＭＤコア１１２は、大規模並列方式で大きいデータセットに対して低レベル命令を実行する。コマンドプロセッサ１１１及びキャッシュ１１３は、入力データ及び出力（例えば、レンダリング及びラスタ化された）データの一時的な記憶のために使用される。また、キャッシュ１１３は、グラフィックスＳＩＭＤコア１１２への双方向接続と、メモリコントローラ１１４への双方向接続と、を有する。

【0011】

メモリコントローラ１１４は、コマンドプロセッサ１１１に接続された第１の上流ポートと、キャッシュ１１３に接続された第２の上流ポートと、ＤＤＲ ＰＨＹ１１７への第１の下流双方向ポートと、ＧＤＤＲ ＰＨＹ１１８への第２の下流双方向ポートと、を有する。本明細書で使用される場合、「上流」ポートは、データプロセッサに向かい、且つ、メモリから離れる回路の側にあり、「下流」ポートは、データプロセッサから離れ、且つ、メモリに向かう方向にある。メモリコントローラ１１４は、ＤＤＲメモリ１３０及びＧＤＤＲメモリ１４０との間のデータ転送のタイミング及びシーケンシングを制御する。ＤＤＲ及びＧＤＤＲメモリは非対称アクセスを有し、すなわち、メモリ内のオープンページへのアクセスは、クローズドページへのアクセスよりも高速である。メモリコントローラ１１４は、メモリアクセスコマンドを格納し、例えば、特定のサービス品質目標を遵守しながらオープンページへのアクセスを優先することによって、効率のためにそれらを順不同で処理する。

【0012】

ＤＤＲ ＰＨＹ１１７は、メモリコントローラ１１４の第１の下流ポートに接続された上流ポートと、ＤＤＲメモリ１３０に双方向に接続された下流ポートと、を有する。ＤＤＲ ＰＨＹ１１７は、ＤＤＲバージョン５（ＤＤＲ５）等のＤＤＲメモリ１３０のバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でタイミング較正動作を実行する。同様に、ＧＤＤＲ ＰＨＹ１１８は、メモリコントローラ１１４の第２の下流ポートに接続された上流ポートと、ＧＤＤＲメモリ１４０に双方向に接続された下流ポートと、を有する。ＧＤＤＲ ＰＨＹ１１８は、ＧＤＤＲメモリ１４０のバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でタイミング較正動作を実行する。

【0013】

ＧＤＤＲメモリ１４０は、動作のためにＧＤＤＲメモリ１４０を構成するように、ＧＤＤＲ ＰＨＹ１１８上でプログラム可能なモードレジスタ１４１のセットを含む。特に、本明細書に記載されるように、ＧＤＤＲメモリ１４０がＧＤＤＲ ＰＨＹ１１８に提供する読み取りクロック（ＲＣＫ）は、特定の新しく有利な方法で動作するようにプログラムされ得る。いくつかの実施形態によれば、読み取りクロックは、ＲＣＫ信号において「読み取り専用」モードで動作し、連続的にトグルしないことによって電力を節約し、代わりに、読み取りコマンドのデータ送信前の読み取りプリアンブル期間中にトグルを開始し、少なくとも読み取りコマンドに続く読み取りポストアンブル期間の終わりまでトグルし続けるように構成することができる。読み取り専用モードは、読み取り動作がまれであるか又はまれであり得る作業負荷中に電力消費を低減する能力を提供する。また、読み取りクロックＲＣＫは、書き込みクロック（ＷＣＫ）がホスト（例えば、ホストプロセッサチップのメモリコントローラ又はメモリＰＨＹ）から受信される限り、ＧＤＤＲメモリ１４０がＲＣＫ信号を連続的に提供する「常時オン」モードで動作するようにプログラム可能である。常時オンモードは、ホストプロセッサＰＨＹがロックされたままとなり、プリアンブル期間中の再同期の必要性を回避する能力を提供する。ＲＣＫプリアンブルを制御するための特定の技術が、これらの２つのモードで動作可能なＲＣＫに関連して以下に提供されるが、これらの技術は、様々な実施形態において読み取り専用モードを有しないＲＣＫ回路のプリアンブルにも適用可能である。

【0014】

動作中、データ処理システムは、グラフィックスＳＩＭＤコア１１２によって実行される高帯域幅グラフィックス処理のために、グラフィックスカード又はアクセラレータとして使用することができる。オペレーティングシステム又はアプリケーションプログラムを実行するホストＣＰＵ１２０は、ＧＰＵ１１０及びホストＣＰＵ１２０のための統合メモリとして働くＤＤＲメモリ１３０を通して、グラフィックス処理コマンドをＣＰＵ１１０に送信する。それは、例えば、ＯｐｅｎＧＬコマンドとして使用して、又は、任意の他のホストＣＰＵを通して、コマンドをＧＰＵインターフェースに送信し得る。ＯｐｅｎＧＬは、Ｋｈｒｏｎｏｓ Ｇｒｏｕｐによって開発された、２Ｄ及び３Ｄベクトルグラフィックスをレンダリングするためのクロス言語、クロスプラットフォームアプリケーションプログラミングインターフェースである。ホストＣＰＵ１２０は、アプリケーションプログラミングインターフェース（application programming interface、ＡＰＩ）を使用して、ＧＰＵ１１０と相互作用し、ハードウェア加速レンダリングを提供する。

【0015】

データ処理システム１００は、２つのタイプのメモリを使用する。第１のタイプのメモリはＤＤＲメモリ１３０であり、ＧＰＵ１１０及びホストＣＰＵ１２０の両方によってアクセス可能である。グラフィックスＳＩＭＤコア１１２の高い性能の一部として、ＧＰＵ１１０は、高速グラフィックスダブルデータ速度（ＧＤＤＲ）メモリを使用する。

【0016】

図２は、いくつかの実施形態による、図１のデータ処理システム１００のＧＤＤＲ ＰＨＹ－ＤＲＡＭリンク２００のブロック図である。ＧＤＤＲ ＰＨＹ－ＤＲＡＭリンク２００は、物理インターフェース２６０を介して通信するＧＰＵ１１０及びＧＤＤＲメモリ１４０の一部を含む。

【0017】

ＧＰＵ１１０は、位相ロックループ（phase locked loop、ＰＬＬ）２１０と、コマンド及びアドレス（command and address、「Ｃ／Ａ」）回路２２０と、読み取りクロック回路２３０と、データ回路２４０と、書き込みクロック回路２５０と、を含む。これらの回路は、ＧＰＵ１１０のＧＤＤＲ ＰＨＹ１１８の一部を形成する。

【0018】

位相ロックループ２１０は、基準クロック発生回路として動作し、「ＣＫ_ＩＮ」とラベル付けされた入力クロック信号を受信するための入力と、出力と、を有する。

【0019】

Ｃ／Ａ回路２２０は、遅延要素２２１と、セレクタ２２２と、「ＴＸ」とラベル付けされた伝送バッファ２２３と、を含む。遅延要素２２１は、ＰＬＬ２１０の出力に接続された入力と、出力と、を有し、図２には具体的に示されていない入力によって制御される可変遅延を有する。セレクタ２２２は、第１のコマンド／アドレス値を受信するための第１の入力と、第２のコマンド／アドレス値を受信するための第２の入力と、遅延要素２２１の出力に接続された制御入力と、を有する。伝送機２２３は、セレクタ２２２の出力に接続された入力と、「Ｃ／Ａ」とラベル付けされたコマンド／アドレス信号を供給するために対応する集積回路端子に接続された出力と、を有する。Ｃ／Ａ回路２２０は、図２に示された代表的なセレクタ２２２及びバッファ２２３と同じように構成された、Ｃ／Ａ信号グループ内の各信号に対する個別バッファのセットを含むが、代表的なＣ／Ａ回路２２０のみが示されていることに留意されたい。

【0020】

読み取りクロック回路２３０は、「ＲＸ」とラベル付けされた受信バッファ２３１と、セレクタ２３２と、を含む。受信バッファ２３１は、「ＲＣＫ」とラベル付けされた信号を受信するための対応する集積回路端子に接続された入力と、出力と、を有する。受信クロックセレクタ２３２は、ＰＬＬ２１０の出力に接続される第１の入力と、受信バッファ２３１の出力に接続される第２の入力と、出力と、図２には示されていないモード信号を受信する制御入力と、を有する。

【0021】

データ回路２４０は、受信バッファ２４１と、ラッチ２４２と、遅延要素２４３及び２４４と、シリアライザ２４５と、伝送バッファ２４６と、を含む。受信バッファ２４１は、「ＤＱ」と一般的にラベル付けされるデータ信号を受信する集積回路端子に接続された第１の入力と、「Ｖ_ＲＥＦ」とラベル付けされた基準電圧を受信するための第２の入力と、出力と、を有する。ラッチ２４２は、受信バッファ２４１の出力に接続された「Ｄ」とラベル付けされた入力、クロック入力、及び、出力データ信号を提供するための「Ｑ」とラベル付けされた出力を有するＤ型ラッチである。ＧＤＤＲ ＰＨＹ１１８とＧＤＤＲメモリ１４０との間のインターフェースは、２つのデータビットを４つの公称電圧レベルのうち何れかに符号化する「ＰＡＭ－４」として既知の４レベルパルス振幅変調データシグナリングシステムを実装する。したがって、受信バッファ２４１は、入力電圧によって４つのレベルのうち何れが示されるかを識別し、それに応じて状態を表す２つのデータビットを出力する。例えば、受信バッファ２４１は、４つの電圧範囲を定義するＶ_ＲＥＦに基づいて３つのスライシングレベルを生成し、３つの比較器を使用して、受信データ信号が何れの範囲に入るかを判定することができる。データ回路２４０は、２つのデータビットをラッチし、各ビット位置に対して複製されるラッチを含む。遅延要素２４３は、入力がセレクタ２３２の出力に接続され、出力がラッチ２４２のクロック入力に接続されている。遅延要素２４４は、ＰＬＬ２１０の出力に接続された入力と、出力と、を有する。シリアライザ２４５は、バーストの連続サイクルに対応する、所定のビット位置の第１のデータ値及び所定のビット位置の第２のデータ値を受信するための入力と、遅延要素２４４の出力に接続された制御入力と、対応するＤＲ端子に接続された出力と、を有する。データバスの各データバイトは、バイトの各ビットに対するデータ回路２４０のようなデータ回路のセットを有する。この複製によって、プリント回路基板上で異なるルーティングを有する異なるデータバイトが、異なる遅延値を有することが許容される。

【0022】

書き込みクロック回路２５０は、遅延要素２５１、セレクタ２５２、及び、伝送バッファ２５３を含む。遅延要素２５１は、ＰＬＬ２１０の出力に接続された入力と、出力と、を有する。セレクタ２５２は、第１のクロック状態信号を受信するための第１の入力、第２のクロック電圧を受信するための第２の入力、遅延要素２５１の出力に接続された制御入力、及び、出力を有する。伝送バッファ２５３は、セレクタ２５２の出力に接続された入力と、「ＷＣＫ＿ｔ」とラベル付けされた真の書き込みクロック信号を提供するために対応する集積回路端子に接続された第１の出力と、「ＷＣＫ＿ｃ」とラベル付けされた相補的な書き込みクロック信号を提供するために対応する集積回路端子に接続された第２の出力と、を有する。

【0023】

ＧＤＤＲメモリ１４０は、概して、書き込みクロック受信機２７０と、コマンド／アドレス受信機２８０と、データ経路トランシーバ２９０と、を含む。書き込みクロック受信機２７０は、受信バッファ２７１、バッファ２７２、分周器２７３、バッファ／ツリー２７４、及び、分周器２７５を含む。受信バッファ２７１は、ＷＣＫ＿ｔ信号を受信するＧＤＤＲメモリ１４０の集積回路端子に接続された第１の入力と、ＷＣＫ＿ｃ信号を受信するＧＤＤＲメモリ１４０の集積回路端子に接続された第２の入力と、出力と、を有する。図２に示される例では、受信バッファ２７１の出力は、８ＧＨｚの公称周波数を有するクロック信号である。バッファ２７２は、受信バッファ２７１の出力に接続された入力と、出力と、を有する。分周器２７３は、バッファ２７２の出力に接続された入力と、４ＧＨｚの公称周波数を有する分周クロックを提供するための出力と、を有する。分周器２７５は、バッファ／ツリー２７４の出力に接続された入力と、２ＧＨｚの公称周波数を有する「ＣＫ４」とラベル付けされたクロック信号を提供するための出力と、を有する。

【0024】

コマンド／アドレス受信機２８０は、受信バッファ２８１及びスライサ２８２を含む。受信バッファ２８１は、Ｃ／Ａ信号を受信するＧＤＤＲメモリ１４０の対応する集積回路端子に接続された第１の入力と、Ｖ_ＲＥＦを受信するための第２の入力と、出力と、を有する。Ｃ／Ａ入力信号は、２つの論理状態レベルを有する通常のバイナリ信号として受信され、非ゼロ復帰（non-return-to-zero、ＮＲＺ）信号符号化とみなされる。スライサ２８２は、各々が受信バッファ２８１の出力に接続されたＤ入力と、分周器２７５の出力のうち対応する出力を受信するためのクロック入力と、対応するＣ／Ａ信号を提供するためのＱ出力と、を有する２つのデータラッチのセットを有する。

【0025】

データ経路トランシーバ２９０は、読み取りクロック回路２８５、シリアライザ２９３、伝送機２９４、受信バッファ２９５、及び、スライサ２９６を含む。シリアライザ２９３は、第１の読み取りデータ値を受信するための入力と、第２のデータ値を受信するための第２の入力と、バッファ／ツリー２７４の出力に接続された選択入力と、ＧＤＤＲメモリ１４０のＤＱ端子に接続された出力と、を有する。伝送機２９４は、シリアライザ２９３の出力に接続された入力と、ＧＤＤＲメモリ１４０の対応するＤＱ端子に接続された出力と、を有する。受信バッファ２９５は、ＧＤＤＲメモリ１４０の対応するＤＱ端子に接続された第１の入力と、Ｖ_ＲＥＦ値を受信するための第２の入力と、出力と、を有する。スライサ２９６は、受信バッファ２９５の出力に接続されたＤ入力と、バッファ／ツリー２７４の出力に接続されたクロック入力と、対応するＤＱ信号を提供するためのＱ出力と、を各々が有する４つのデータラッチのセットを有する。

【0026】

読み取りクロック回路２８５は、読み取りクロック制御回路２９１と、伝送機２９２と、モードレジスタ２９８と、を含む。読み取りクロック制御回路２９１は、モードレジスタ２９８に接続された入力と、バッファ／ツリー２７４の出力に接続された入力と、出力と、を有する。伝送機２９２は、シリアライザ２９１の出力に接続された入力と、ＧＤＤＲメモリ１４０のＲＣＫ端子に接続された出力と、を有し、読み取りクロック信号「ＲＣＫ」を提供し、これは、以下では、信号及びそれがドライブされる図示された端子を指す。伝送機２９２は、３つ以上のＰＡＭレベルをドライブすることが可能なＰＡＭドライバである。動作において、読み取りクロック制御回路２９１は、読み取りクロック信号ＲＣＫの前にプリアンブル信号を提供するように伝送機２９２を制御する。以下で更に説明されるように、プリアンブル信号は、ＰＡＭドライバが第１のレートで２つの選択されたレベルの間でトグルする初期トグル状態と、ＰＡＭドライバが第１のレートよりも高い第２のレートで２つの選択されたレベルの間でトグルする最終トグル状態と、を含む。初期トグル状態の長さ及び最終トグル状態の長さは、モードレジスタ２９８における値に基づく。

【0027】

インターフェース２６０は、ＧＰＵ１１０ダイのボンドパッドから、パッケージインピーダンスを通ってパッケージ端子へ、プリント回路基板上のトレースを通ってＧＤＤＲメモリ１４０のパッケージ端子へ、パッケージインピーダンスを通ってＧＤＤＲメモリ１４０ダイのボンドパッドへとルーティングされる物理接続のセットを含む。

【0028】

図３は、いくつかの実施形態による、読み取りクロック信号プリアンブル信号３００のタイミング図である。縦軸は、－３、－１、＋１及び＋３というラベル付けがされた４つの図示されたＰＡＭ４レベルの中から選択された信号レベルを示し、これらのレベルは、この実施形態では、シグナリング電圧提供レベルと０ボルトとの間の電圧レベルに対応する。ＰＡＭレベルのラベルは、単にＰＡＭレベルを参照するための規約であり、別の一般的な規約は、同じレベルを参照するために００、０１、１０、１１のバイナリ方式を使用することに留意されたい。実際のレベルは、典型的には動作中にドライバによって調整されるアナログ電圧レベルであり、供給電圧に応じて変化する。横軸は、時間を示す。概して、プリアンブル信号は、メモリコントローラＰＨＹ上の受信機が読み取りデータ信号と同期することができるように、ＰＡＭ受信機が読み取りクロック信号を受信し始めるのを助ける。

【0029】

プリアンブル信号３００は、ＲＣＫ信号が非アクティブ化されている期間に続いて送信される。新しい読み取りコマンドに応じて、ＲＡＭ（この例では、図２のＧＤＤＲメモリ２００等のＧＤＤＲメモリ）は、ＲＣＫのためのＰＡＭドライバをアクティブ化し、読み取りクロック信号のためのプリアンブル信号３００を提供する。プリアンブル信号３００は、順に、２つの静的状態３０２及び３０４、初期トグル状態３０６、最終トグル状態３０８、並びに、クロック動作状態３１０を含む。

【0030】

この例示的なプリアンブル信号では、２つの静的状態３０２及び３０４が用いられるが、他のプリアンブル信号は、１つの静的状態のみを含み得る。初期静的状態３０２において、ＰＡＭ４ドライバは、内部メモリクロックの最終周波数に対して２クロックサイクルの期間にわたって最高ＰＡＭ４レベルに保持される。この例では、内部メモリクロックは、ＧＤＤＲメモリの内部「ＣＫ４」クロックであり、これは、メモリチャネル上の「ＷＣＫ」書き込みクロックから、例えばＷＣＫの周波数の１／４の周波数で生成される。初期静的状態３０２は、ＣＫ４クロックの２サイクルの間続くが、以下に説明されるように、より長く又はより短くなるようにプログラムすることができる。

【0031】

静的状態３０４において、ＰＡＭ４ドライバは、その最低レベル、典型的には０Ｖレベルにドライブされ、それは、この実施形態において「－３」レベルとして指定される。また、静的状態３０４は、この例ではＣＫ４クロックの２サイクルの間続く。

【0032】

静的状態３０４に続いて、プリアンブル信号３００は、ＰＡＭドライバが第１のレートで２つの選択されたレベルの間でトグルする初期トグル状態３０６を含む。この例では、トグルレートは、ＣＫ４クロックレートの２倍、すなわちＭＣＫクロックレートの１／２である。次に、プリアンブル信号３００は、ＰＡＭ４ドライバが第１のレートよりも高い第２のレートで２つの選択されたレベルの間でトグルする最終トグル状態３０８に遷移する。最終トグル状態３０８おける間、ＰＡＭ４受信機は、ＲＣＫクロック信号の受信を安定化させることができる。

【0033】

最終トグル状態３０８に続いて、ＲＣＫクロック信号は、プリアンブルから出て、ＲＣＫクロック信号がクロック動作状態３１０において提供されるＲＣＫクロック動作に遷移する。好ましくは、ＲＣＫクロック信号の周波数は、最終トグル状態３０８で用いられるトグルレートと同じである。

【0034】

図４は、いくつかの追加の実施形態による、読み取りクロック信号プリアンブル信号４００のタイミング図である。図は、図４と同様に構成されている。図示されたプリアンブル信号４００は、プリアンブル信号がモードレジスタ１４１における設定によって変更され得るいくつかの方法の一例を示す。プリアンブル信号４００は、順に、２つの静的状態４０２及び４０４と、初期トグル状態４０６と、最終トグル状態４０８と、クロック動作状態４１０と、を含む。

【0035】

プリアンブル信号４００において、様々な状態のタイミングは図４のタイミングと同様であるが、用いられるＰＡＭ４レベルは異なる。この例では、モードレジスタ１４１における値に基づく、トグル状態における間に用いられる２つの選択されたレベル４２０及び４３０に対して異なる値が設定される。静的状態４０２が＋３ ＰＡＭ４レベルに設定される間、静的状態４０４は－１ ＰＡＭ４レベルに設定され、トグル状態４０６及び４０８において、プリアンブル信号４００は、図示されるように、ＰＡＭ４レベル－１と＋１との間でトグルする。最後に、クロック動作状態において、ＲＣＫクロック信号は、ＰＡＭ４レベル－１と＋１との間でトグルする。

【0036】

２つの選択されたレベルは、モードレジスタ２９８における値に基づく。この実施形態では、図５に関して以下に説明されるように、レベルの限定されたセットがＰＡＭレベルのペアに対して構成可能であるが、他の実施形態では、モードレジスタ２９８における設定は、状態４０２、４０４、４０６、４０８、４１０の何れかで使用されるＰＡＭレベルの任意のペアを構成することができる。ＰＡＭレベルの異なるペアを異なる状態で使用することができる。好ましくは、最終トグル状態４０８における２つの選択されたレベルは、状態４１０における読み取り動作中に、読み取りクロック信号のために用いられるレベルである。初期トグル状態４０６おける間の２つの選択されたレベルは、最終トグル状態におけるものとは異なり得る。この例示的なプリアンブル信号４００では、初期トグル状態及び最終トグル状態のみが使用されるが、初期トグル状態４０６と最終トグル状態４０８との間の初期トグル状態４０６間のトグルレートを高速化する追加のトグル状態が使用され得る。

【0037】

この実施形態では、用いられるＰＡＭドライバ（図２、２９２）は、１．２ボルトのシグナリング供給電圧に対してそれぞれの２ビットデジタル値を示す４つのレベルをドライブすることが可能なＰＡＭ－４ドライバであり、－３、－１、＋１、＋３の識別されたレベルをそれぞれ約０Ｖ、０．４Ｖ、０．８Ｖ、１．２Ｖにする。好ましくは、シグナリングレベルは、電力を節約するために調整されてもよく、より低い最大レベル（＋３）を提供し、他のレベルはそれに応じて下げられる。他の実施形態では、ＰＡＭ－６又はＰＡＭ－８等の他のＰＡＭドライバが用いられる。概して、本明細書の技術は、３つ以上の電圧レベルをドライブすることが可能な任意のＰＡＭドライバとともに使用するのに好適である。

【0038】

図５は、図２のメモリの読み取りクロックモードのためのモードレジスタ設定を示す表５００を示している。表５００は、１２ビットモードレジスタの異なるビット又はビットフィールドの値を示し、１２ビットは、モードレジスタがロードされるアドレス信号に対応する。表５００は、モードレジスタの特定のビットに対応するＯＰコード（演算コード）列、対応するビットによって定義される関数を識別する関数列、ＯＰコードの異なる値を指定するＯＰコード値列、及び、異なるＯＰコード値の意味を識別する記述列を含む６つの列を有する。

【0039】

モードレジスタビット［１：０］は、「ＲＣＫＭＯＤＥ」とラベル付けされ、選択されたＲＣＫモードを識別する。００ｂ（２進）の値は、ＲＣＫがメモリ２００によって提供されない無効モードを識別する。このモードは、デフォルトモードである。

【0040】

０１ｂの値は読み取り専用モードを示す。以下で更に説明されるように、読み取り専用モードでは、ＲＣＫは、１つ以上の読み取りサイクル中に提供され、各読み取りサイクルは、プリアンブルとポストアンブルの両方を含む。読み取り専用モードが選択された場合、インターアンブル挙動は、連続読み取りが最小間隔量よりも大きく、すなわち少なくともｔ_ＣＣＤ＋１ ＲＣＫサイクルだけ分離されたときに定義され、ここでｔ_ＣＣＤは最小コマンド間遅延時間である。概して、読み取りデータモードの間、ＲＣＫは、読み取りサイクルにおけるデータの転送前にプリアンブル期間を開始し、読み取りサイクル後にプリアンブル期間を終了する。特に、読み取りコマンド（read command、ＲＤ）、オートプリチャージコマンド（read with auto-precharge command、ＲＤＡ）を伴う読み取り、及び、読み取りトレーニング（read training、ＲＤＴＲ）コマンドのためのデータ転送と同時にトグルを開始する。それは、クリア条件で停止する。いくつかの実施形態では、クリア条件は、書き込みコマンド（書き込みコマンド（write command、ＷＲ）、オートプリチャージを伴う書き込みコマンド（write with auto-precharge command、ＷＲＡ）、書き込みトレーニング（write training、ＷＲＴＲ）コマンド）の受信、全バンクアイドル状態指標の受信、又は、電力ダウン状態へのエントリを含む。

【0041】

１０ｂの値は、常時実行モードを示す。常時実行モードでは、ＲＣＫは、ＲＣＫを生成するために使用されるＷＣＫがメモリ２００によって受信される限り、連続的に実行される。

【0042】

１１ｂの値は予約されている（ＲＳＶＤ）が、このモードレジスタ構造を使用して将来追加されるＲＣＫ信号を提供する新しいモードの定義を可能にする。

【0043】

モードレジスタビット［２］は、読み取りクロックタイプ（ＲＣＫＴＹＰＥ）を定義する。０ｂの値は、ＧＤＤＲメモリ２００がＲＣＫ信号をシングルエンド信号として提供することを示し、すなわち、

【0044】

【数1】

はトグルしない。１ｂの値は、ＲＣＫ信号と

【0045】

【数2】

信号の両方が差動信号としてトグルすることを示す。

【0046】

モードレジスタビット［４：３］は、静的プリアンブル期間の長さを定義する。メモリコントローラがプリアンブルにロックするのを可能にするために、各プリアンブル期間は、静的期間、低速期間及び高速期間を有する。図３及び図４の例示的なプリアンブル信号では、静的状態３０４及び４０４は、静的期間を表し、初期トグル状態３０６及び４０６は、低速期間を表し、最終トグル状態３０８及び４０８は、高速期間を表す。静的期間中、読み取りクロック信号はその非アクティブ状態でドライブされ、すなわち、ＲＣＫは低くドライブされ、

【0047】

【数3】

は高く駆動される。００ｂの値は、０クロックサイクルの静的期間、すなわち静的期間がないことを示す。０１ｂ、１０ｂ及び１１ｂの値は、それぞれ、２、４及び６サイクルの静的期間を定義する。

【0048】

モードレジスタビット［５］は、ＲＣＫレベル設定（ＲＣＫＬＥＶＥＬ）を定義し、これは、この例では、ＲＣＫプリアンブル及びＲＣＫ動作中にＲＣＫレベルの２つの可能な値のペアを提供する。０ｂの値は、ＲＣＫ信号のＰＡＭドライバに対して＋３／－３の値を定義し、１ｂの値は、＋１／－１の値を定義する。これらの値のペアは例として示されているが、様々な実施形態では、構成設定を使用して、プリアンブルの各位相において異なる値のペアを定義することを含めて、任意の所望の値のペアをプログラムすることができる。

【0049】

モードレジスタビット［７：６］は、高速プリアンブル期間の長さを定義する。００ｂの値は、０クロックサイクルの高速プリアンブル期間、すなわち、高速プリアンブル期間がないことを示す。０１ｂ、１０ｂ及び１１ｂの値は、それぞれ、２、４及び６サイクルの静的期間を定義する。

【0050】

モードレジスタビット［８］は定義されず、将来の使用のために予約されている（reserved for future use、ＲＦＵ）。

【0051】

モードレジスタビット［１０：９］は、低速プリアンブル期間の長さを定義する。００ｂの値は、０クロックサイクルの低速プリアンブル期間、すなわち低速プリアンブル期間がないことを示す。０１ｂ、１０ｂ及び１１ｂの値は、１、２及び３サイクルの静的期間を定義する。高速及び低速プリアンブル期間は、独立してプログラム可能であるが、ＯＰコードビット［７：６］及び［１０：９］が同じ値を有する場合、高速及び低速プリアンブルは、同じ長さの時間であることに留意されたい。

【0052】

モードレジスタビット［１１］は定義されず、ＲＦＵとして示されている。

【0053】

これらのモードレジスタ符号化は、これらの値を符号化する１つの可能な方法に過ぎず、他の符号化も可能であることは明らかであるはずである。例えば、専用モードレジスタを使用する代わりに、これらのビットは、複数のモードレジスタ間で、例えば、別様に未使用又は予約されたビット位置に分散され得る。更に、静的プリアンブル、低速プリアンブル及び高速プリアンブルのための利用可能な値の選択は、いくらか任意であり、異なる実施形態において変更され得る。

【0054】

図６は、いくつかの実施形態による、ＧＤＤＲメモリにおける様々な信号の関係を示すタイミング図６００を示している。図６００は、「ＣＫ４」とラベル付けされた内部メモリクロック信号と、「ＷＣＫ」とラベル付けされた書き込みクロック信号と、「ＣＭＤ」とラベル付けされたコマンド信号と、読み取りクロック信号ＲＣＫと、「ＤＱ［７：０］、ＤＢＩ」とラベル付けされたデータバス反転信号と、を含む、データ信号のセットを含む。横軸は時間を表しており、縦軸は様々な信号の振幅をボルトで表している。

【0055】

図６００は、読み取り専用モードにおいて上述したように構成されたＲＣＫを有するメモリにおいて読み取りコマンド６０２が受信される例示的なシーケンスを示す。ＣＫ４信号は、この実施形態では４：１の比で、受信されたＷＣＫ信号に基づいて生成される。例えば、ＷＣＫが８Ｇｈｚである場合、ＣＫ４は２Ｇｈｚである。破線は、ＣＫ４信号の低から高への遷移を示し、Ｔ０～Ｔ１１とラベル付けされた様々な時点に対応する。図６００は、ＣＯＭＭＡＮＤ信号のためのアクティブコマンド符号化を示し、動作サイクルは示されていない。

【0056】

タイミング図６００に示される例示的シナリオでは、モードレジスタ３００は、ＲＣＫＭＯＤＥ＝読み取り専用、ＲＣＫＴＹＰＥ＝シングルエンド、ＲＣＫＰＲＥ＿Ｓｔａｔｉｃ＝２、ＲＣＫＰＲＥ＿ＬＳ＝２、ＲＣＫＰＲＥ＿ＨＳ＝１、及び、ＲＣＫＬＥＶＥＬ＝１に対してプログラムされている。図６００は、時間Ｔ０における「ＲＥＡＤｍ」とラベル付けされた読み取りコマンドの発行を示す。読み取り待ち時間のために、メモリ２００は、時間Ｔ８まで読み取りデータを提供しない。この時間の間、ＲＣＫ信号は、図５によるモードレジスタ２９８における構成設定によって定義されるプリアンブルを含み、信号ＲＣＫを提供するために読み取りクロックをアクティブ化し、メモリコントローラにおける受信機が効率的な方法でＲＣＫ信号と同期することを可能にする。

【0057】

時間Ｔ０で受信された読み取りコマンドＲＥＡＤｍに応じて、先ず、ＲＣＫドライバが有効にされる必要がある。時間「ｔＲＣＫＥＮ」によって示されるように、ＲＣＫクロックドライバを有効にするためにＣＫ４の２サイクルの時間が必要とされる。この時間の間、ＲＣＫドライバの出力（例えば、図２の２９２）は未定義であるが、典型的には、Ｔ０からＴ３までのＲＣＫによって示されるように高（ハイ）であると予想される。

【0058】

時間Ｔ３において、ＲＣＫ信号が－１レベルでドライブされた状態で、静的期間が開始される。この静的期間の長さは、モードレジスタにおけるＲＣＫＰＲＥ＿Ｓｔａｔｉｃ設定によって制御される。この例では、長さはＣＫ４の２サイクルである。

【0059】

時間Ｔ５において、長さがＲＣＫＰＲＥ＿ＬＳ設定によって制御された状態で、初期トグル期間が開始される。この期間中、ＲＣＫは、ＣＫ４の２倍のレート且つＷＣＫの半分のレートで、＋１及び－１の２つの選択されたレベルの間でトグルする。このトグルレートが示されているが、他のトグルレートが使用され得る。典型的には、初期トグル期間におけるトグルは、ＰＡＭ受信機がＲＣＫ信号にロックオンするのを助けるために、最終トグルレートよりも低速である。

【0060】

時間Ｔ７において、長さがＲＣＫＰＲＥ＿ＨＳ設定によって制御された状態で、最終トグル期間が開始される。この期間中のトグルレートは、好ましくは、プリアンブルに続くＲＣＫトグルレートと同じであり、この例では、ＷＣＫのレートである。ＷＣＫレートの半分等の他のレートが使用され得る。この例では、プリアンブルの両方のトグル期間においてレベルの同じペアが使用されるが、異なるレベルが使用され得ることに留意されたい。

【0061】

時間Ｔ８において、最終トグル期間が終了し、プリアンブルが完了する。このとき、ＲＣＫはＷＣＫのレートでトグルし続け、ＲＣＫ信号のＰＡＭはＲＣＫ信号に同期する。ＤＱ［７：０］、ＤＢＩ信号に見られるように、読み取りコマンドは、この例では、Ｔ８からＴ１０までのＣＫ４の２サイクルの間、メモリコントローラに送信されたデータで満たされる。読み取り動作で使用されるデータチャネルの各データラインに対するＰＡＭ受信機は、受信されたＲＣＫ信号を使用してクロックされる。Ｔ１０に続いて、ＲＣＫは、ＤＱＥ信号を介したメタデータ等のデータの送信のために動作し続けてもよく、ＤＱＥ信号のためのメモリコントローラにおける受信機も、同期のためにＲＣＫを用いる。いくつかの実施形態では、読み取り専用モード中に、ＲＣＫ信号は、複数の順次読み取りコマンドのための読み取りクロックとしてトグルし続け得る。

【0062】

他の関連するイベントも、プリアンブル中にＧＤＤＲメモリ上で発生し得る。例えば、切り替え可能なオンダイターミネーション（on-die termination、ＯＤＴ）を用いる実施形態では、ＯＤＴは、低速トグル期間中に有効から無効に切り替えら得る。

【0063】

したがって、本明細書に開示される技術を使用して、非バイナリシンボル、すなわち、クロックエッジごとに３つ以上の状態を有するシンボルを送信することによって、データ伝送帯域幅を改善し得る。ノイズ軽減技術は、そうでなければ既存のクロック速度でＰＡＭ４シンボルにおいて使用される４つの電圧レベルを復号するためには十分にロバストではないシステムにおけるＰＡＭ４の受信を可能にし得る、と考えられる。開示された実施形態によれば、メモリは、プログラム可能なＰＡＭレベル及び持続時間を有するプリアンブルを伴うＲＣＫ信号を送信し、異なるシステム特性及び受信機設計におけるより大きな柔軟性を可能にする。

【0064】

本明細書に説明される基準電圧発生回路又はその任意の部分を含む集積回路若しくは複数の集積回路は、プログラムによって読み取られ、使用され得るデータベース又は他のデータ構造の形態で、コンピュータアクセス可能データ構造によって記述又は表されて、直接的に又は間接的に集積回路を製造し得る。例えば、本データ構造は、ベリログ又はＶＨＤＬ等の高位設計言語（high-level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であり得る。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られ得る。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次に、マスクを、様々な半導体製造工程で使用して、集積回路を製造し得る。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0065】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、様々なＰＡＭドライバ設計が、異なる数のＰＡＭレベルとともに使用され得る。更に、読み取りクロックドライバ制御回路を構成する様々な方法が、所望の構成可能性を達成するために使用され得る。開示されている技術は、高速データ伝送を使用する多種多様な集積回路に適用可能である。１つの特定の例では、一方の集積回路は、データプロセッサ、システムオンチップ（system-on-chip、ＳＯＣ）又はグラフィックス処理ユニット（ＧＰＵ）である可能性があり、他方の集積回路は、ＤＤＲ又はＧＤＤＲ ＳＤＲＡＭであるが、本明細書に説明される技術は、多くの他のタイプの集積回路とともに使用することができる。また、伝送媒体は、実施形態間で異なってもよく、プリント回路基板配線、ボンドワイヤ、シリコン貫通ビア（through-silicon vias、ＴＳＶ）等を含み得る。

【0066】

したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】