(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-17
(45)【発行日】2024-12-25
(54)【発明の名称】積層型CMOSイメージセンサ
(51)【国際特許分類】
H01L 27/146 20060101AFI20241218BHJP
H01L 21/8234 20060101ALI20241218BHJP
H01L 27/088 20060101ALI20241218BHJP
H01L 27/06 20060101ALI20241218BHJP
H04N 25/76 20230101ALI20241218BHJP
H04N 25/79 20230101ALI20241218BHJP
【FI】
H01L27/146 A
H01L27/146 F
H01L27/146 D
H01L27/088 C
H01L27/06 102A
H04N25/76
H04N25/79
【外国語出願】
(21)【出願番号】P 2023000766
(22)【出願日】2023-01-06
【審査請求日】2023-01-06
(32)【優先日】2022-02-21
(33)【優先権主張国・地域又は機関】US
(32)【優先日】2022-05-20
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company,Ltd.
【住所又は居所原語表記】No.8, Li-Hsin Rd.6, Hsinchu Science Park, Hsinchu, TAIWAN
(74)【代理人】
【識別番号】100147485
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】許 慈軒
【審査官】渡邊 佑紀
(56)【参考文献】
【文献】国際公開第2019/130702(WO,A1)
【文献】特開2018-137284(JP,A)
【文献】米国特許出願公開第2019/0131332(US,A1)
【文献】国際公開第2019/087764(WO,A1)
【文献】米国特許出願公開第2019/0267423(US,A1)
【文献】米国特許出願公開第2017/0194372(US,A1)
【文献】米国特許出願公開第2013/0037890(US,A1)
【文献】国際公開第2020/262643(WO,A1)
【文献】特開2014-103395(JP,A)
【文献】特開2016-006840(JP,A)
【文献】特開2010-267993(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/146
H01L 21/8234
H01L 27/088
H01L 27/06
H04N 25/76
H04N 25/79
(57)【特許請求の範囲】
【請求項1】
第1集積回路(IC)チップと、
前記第1ICチップと積層された第2ICチップと、
前記第2ICチップと積層された第3ICチップと、
前記第1ICチップと前記第2ICチップと
前記第3ICチップとにまたがる画素センサと
を含み、
前記画素センサが前記第1ICチップにおいて第1トランジスタと光検出素子とを含み、前記第2ICチップにおいて複数の第2トランジスタ
及び前記第3ICチップにおいて複数の第3トランジスタを更に含み、
前記第1トランジスタが第1の厚さのゲート誘電体層を含み、前記複数の第2トランジスタが前記第1の厚さ以下の第2の厚さの個別のゲート誘電体厚を含み、
前記第2ICチップは、前記複数の第2トランジスタが配置された表側を有し、その前記表側が前記第1ICチップに対向するように積層さ
れ、
前記第2の厚さは、前記第3トランジスタ中のゲート誘電体層の最大の第3の厚さ以上である、
イメージセンサ。
【請求項2】
各前記第2の厚さが前記第1の厚さ未満である、請求項1に記載のイメージセンサ。
【請求項3】
前記複数の第2トランジスタが、リセットトランジスタと、ソースフォロアトランジスタと、選択トランジスタとを含み、
前記ソースフォロアトランジスタと前記選択トランジスタとが直列に電気的に結合され、
前記ソースフォロアトランジスタのゲート電極が、前記リセットトランジスタのソース/ドレイン領域及び前記第1トランジスタのソース/ドレイン領域と電気的に短絡している、
請求項1に記載のイメージセンサ。
【請求項4】
前記画素センサが複数の列及び複数の欄において繰り返され、前記画素センサの繰り返しが重ならない、請求項1に記載のイメージセンサ。
【請求項5】
第1半導体基板と、
前記第1半導体基板上で隣接した光検出素子と第1トランジスタと、
第2半導体基板と、
前記第2半導体基板上の複数の第2トランジスタと、
前記第1半導体基板と前記第2半導体基板とに積層された第3半導体基板と、
前記第3半導体基板上の複数の第3トランジスタと
を含み、
前記第2半導体基板が、前記第1半導体基板と前記第3半導体基板との間にあり、前記第1半導体基板と前記第3半導体基板から間隔が空けられており、
前記光検出素子と前記第1トランジスタと前記複数の第2トランジスタとが画素センサを形成し、
前記複数の第2トランジスタの各ゲート誘電体厚が、前記第1トランジスタのゲート誘電体厚以下、前記複数の第3トランジスタ中の最大ゲート誘電体厚以上である、
イメージセンサ。
【請求項6】
前記複数の第2トランジスタの各ゲート誘電体厚が、前記第1トランジスタのゲート誘電体厚未満である、請求項5に記載のイメージセンサ。
【請求項7】
イメージセンサの形成方法であって、
第1基板中に光検出素子を形成することと、
前記第1基板上に前記光検出素子に隣接した第1トランジスタを形成することであって、前記光検出素子と前記第1トランジスタが第1画素センサ部分を形成することと、
前記第1トランジスタと前記光検出素子とを覆い、更に前記第1トランジスタに電気的に結合された、第1相互接続構造を形成することと
を含む、
第1集積回路(IC)チップを形成することと、
第2基板上に複数の第2トランジスタを形成することであって、前記第2トランジスタが第2画素センサ部分を形成することと、
前記第2トランジスタを覆い且つ前記第2トランジスタに電気的に結合された、第2相互接続構造を形成すること
であって、前記第1トランジスタが第1の厚さのゲート誘電体層を含み、前記第2トランジスタが前記第1の厚さ以下の第2の厚さの個別のゲート誘電体厚を含むことと
を含む、
第2ICチップを形成することと、
第3基板上に複数の第3トランジスタを形成することであって、前記第3トランジスタが前記第1の厚さ及び前記第2の厚さのそれぞれ以下の第3の厚さの個別のゲート誘電体厚を含むこと
を含む、
第3ICチップを形成することと、
画素センサを形成するため前記第1画素センサ部分と前記第2画素センサ部分が積み重ねられて共に電気的に結合されるよう、前記第1ICチップと前記第2ICチップを、前記第2ICチップの前記第2相互接続構造が前記第1ICチップに対向するように、共に接合することと
を含
む、
方法。
【請求項8】
前記第1トランジスタを形成することが、
前記光検出素子を覆い且つ前記第1の厚さを有する誘電体保護層を堆積することと、
前記誘電体保護層を覆うゲート電極層を堆積することと、
前記誘電体保護層により前記第1基板から分離されたゲート電極を形成するため、前記ゲート電極層をパターン化することと
を含み、
前記誘電体保護層が接合後に前記光検出素子を覆い続ける、
請求項7に記載の方法。
【請求項9】
前記接合することが、前記第1ICチップ及び前記第2ICチップそれぞれの金属パッドが1つの界面で共に接合され、前記第1ICチップ及び前記第2ICチップそれぞれの誘電体層が前記界面で共に接合される接合により実行される、請求項7に記載の方法。
【請求項10】
第3基板上に複数の第3トランジスタを形成することであって
、
前記第3ICチップを形成することは、
前記第3トランジスタを覆う第3相互接続構造を形成することであって、前記第3トランジスタと前記第3相互接続構造とが特定用途向け集積回路(ASIC)を形成するこ
と
を
更に含
み、
前記方法は、
前記第2ICチップが前記第1ICチップと前記第3ICチップとの間となり、前記ASICが前記画素センサに電気的に結合されるよう、前記第2ICチップと前記第3ICチップを共に接合するこ
と
を更に含む、
請求項7に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
イメージセンサを備えた集積回路(IC)は、例えば、カメラ、携帯電話等といった幅広い現代の電子デバイスにおいて用いられている。イメージセンサの種類には、例えば、相補型金属酸化膜半導体(CMOS)イメージセンサと、電荷結合素子(CCD)イメージセンサを含む。CCDイメージセンサと比較して、CMOSイメージセンサは、低電力消費、小さなサイズ、速いデータ処理、データの直接出力、及び低製造コストのため、ますます好まれている。
【発明の概要】
【発明が解決しようとする課題】
【0002】
半導体製造産業は、より低い製造コスト、より高いデバイス統合密度、より速い速度、より好ましい性能等を達成するため、イメージセンサの微細化を追及し続けている。しかし、画素回路のトランジスタの微細化は容易ではない。例えば、画素回路のトランジスタは異なるゲート誘電体厚を有し、これはトランジスタの形成の複雑さを増加させ、よってトランジスタの微細化の難易度を増加させる。画素回路のトランジスタの微細化は容易でないため、光検出素子が代わりに微細化される可能性があり、よって画素センサの性能が低下する可能性がある。
【課題を解決するための手段】
【0003】
本開示はイメージセンサを提供する。該イメージセンサは、第1集積回路(IC)チップと、第1ICチップと積層された第2ICチップと、第1ICチップと第2ICチップにまたがる画素センサとを含む。画素センサは、第1ICチップにおいて第1トランジスタと光検出素子とを含み、第2ICチップにおいて複数の第2トランジスタを更に含む。第1トランジスタは第1の厚さのゲート誘電体層を含み、複数の第2トランジスタは第1の厚さ以下である第2の厚さの個別のゲート誘電体層を含む。
【0004】
本開示はイメージセンサを提供する。該イメージセンサは、第1半導体基板と、第1半導体基板上で隣接した光検出素子と第1トランジスタと、第2半導体基板と、第2半導体基板上の複数の第2トランジスタと、第1半導体基板と第2半導体基板に積層された第3半導体基板と、第3半導体基板上の複数の第3トランジスタとを含む。第2半導体基板は、第1半導体基板と第3半導体基板との間にあり、これらから間隔が空けられている。光検出素子と第1トランジスタと第2トランジスタは画素センサを形成し、複数の第2トランジスタの各ゲート誘電体厚は、包括的に、第1トランジスタのゲート誘電体厚と第3トランジスタ中の最大ゲート誘電体厚との間にある。
【0005】
本開示は、イメージセンサの形成方法を提供する。該方法は、第1基板に光検出素子を形成することと、第1基板上に光検出素子に隣接した第1トランジスタを形成することであって、光検出素子と第1トランジスタが第1画素センサ部分を形成することと、第1トランジスタと光検出素子を覆って、更に第1のトランジスタに電気的に結合する、第1相互接続構造を形成することとを含む、第1ICチップを形成することと、第2基板上に複数の第2トランジスタを形成することであって、複数の第2トランジスタが第2画素センサ部分を形成することと、第2トランジスタを覆って第2トランジスタと電気的に結合された、第2相互接続構造を形成することとを含む、第2ICチップを形成することと、画素センサを形成するため第1画素センサ部分と第2画素センサ部分とが積み重ねられて共に電気的に結合されるよう、第1ICチップと第2ICチップとを共に接合することとを含み、第1トランジスタが第1の厚さのゲート誘電体層を含み、複数の第2トランジスタが第1の厚さ以下の第2の厚さの個別のゲート誘電体層を含む。
【発明の効果】
【0006】
光検出素子は比較的大きく、また第1ICチップにあって第2ICチップにはないため、第1ICチップでの画素センサの部分が画素センサの微細化を制限するものとなる。よって、第2ICチップでの画素センサの部分には未使用空間を有することができる。この未使用空間は追加的な機能のために用いられることができる。加えて、第1ICチップでの画素センサの微細化は、画素センサ全体の微細化の効果を有する。このため、光検出素子を微細化することなしに画素センサを微細化することができ、画素センサの性能を小型サイズであっても高くすることができる。
【図面の簡単な説明】
【0007】
本開示の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は一定の縮尺で描かれていないことに注意されたい。実際、様々な機能のサイズは、説明を明確にするために任意に拡大又は縮小され得る。
【0008】
【
図1】
図1は、画素センサが複数の集積回路(IC)チップにまたがる積層型相補型金属酸化膜半導体(CMOS)イメージセンサのいくつかの実施形態の回路図を表す。
【
図2】
図2は、
図1のイメージセンサのいくつかの実施形態の概略断面図を表す。
【
図3】
図3A~3Cは、ゲート誘電体厚が変化した、
図1のイメージセンサのいくつかの他の実施形態の回路図を表す。
【
図4】
図4は、画素センサが複数のサブ画素を含む、
図1のイメージセンサのいくつかの他の実施形態の回路図を表す。
【
図5】
図5は、リセットトランジスタが光検出素子と同一のICチップにある、
図1のイメージセンサのいくつかの他の実施形態の回路図を表す。
【
図6】
図6は、画素センサが補助画素回路を含む、
図1のイメージセンサのいくつかの他の実施形態の回路図を表す。
【
図7】
図7は、イメージセンサが第3ICチップを更に含む、
図1のイメージセンサのいくつかの他の実施形態の回路図を表す。
【
図8】
図8は、
図7のイメージセンサのいくつかの実施形態の概略断面図を表す。
【
図9】
図9A~9Dは、
図7のイメージセンサのいくつかの他の実施形態の回路図を表す。
【
図10】
図10は、それぞれが
図1のような複数の画素センサを含むイメージセンサのいくつかの実施形態の概略断面図を表す。
【
図11】
図11は、
図10のイメージセンサのいくつかの実施形態の平面視レイアウト図を表す。
【
図12】
図12は、それぞれが
図9Dのような複数の画素センサを含むイメージセンサのいくつかの実施形態の概略断面図を表す。
【
図13】
図13は、第1トランジスタが光検出素子を覆う保護層により形成されたゲート誘電体層を有する、
図1のイメージセンサのいくつかの実施形態の概略断面図を表す。
【
図17】
図17は、それぞれが
図15のような複数の画素センサを含むイメージセンサのいくつかの実施形態の断面図を表す。
【
図18】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図19】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図20】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図21】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図22】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図23】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図24】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図25】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図26】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図27】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図28】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図29】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は、画素センサが複数のICチップにまたがる積層型CMOSセンサの形成方法のいくつかの実施形態の一連の図を表す。
【
図30】
図30は、
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29の方法のいくつかの実施形態のブロック図を表す。
【発明を実施するための形態】
【0009】
本開示は、本開示の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純化するため、部品及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第2の特徴の上方又は第2の特徴上の第1の特徴の構成は、第1及び第2の特徴が直接的に接触して形成される実施形態を含んでよく、また第1及び第2の特徴が直接的に接触しないように、第1と第2の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本開示は様々な実施例において符号を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び/又は構成と間の関係性を規定するものではない。
【0010】
更に、「左」、「右」、「横」、「後」、「背後」、「後方」、「前」、「下」、「下方」、「低い」、「上」、「上方」等といった空間的相対語は、図に表される1つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく(90度又は他の方向に回転)、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0011】
積層型相補型金属酸化膜半導体(CMOS)イメージセンサは、積層された第1集積回路(IC)チップと第2ICチップとを含んでよい。第1ICチップは、グリッドパターンに繰り返される画素センサを収容し、第2ICチップは、画素センサ及び画素センサの各繰り返しに電気的に結合された特定用途向け集積回路(ASIC)を収容する。画素センサは、第1ICチップに局在化された光検出素子と画素回路とを含む。光検出素子は、入射放射線に応じて電荷を蓄積するよう構成される。画素回路は、蓄積電荷の読み出しを可能にするよう構成され、複数のトランジスタを含む。
【0012】
半導体製造産業は、より低い製造コスト、より高いデバイス集積密度、より速い速度、より好ましい性能等を達成するため、イメージセンサの微細化を追及し続けている。しかし、画素回路のトランジスタの微細化は容易ではない。例えば、画素回路のトランジスタは異なるゲート誘電体厚を有し、これはトランジスタの形成の複雑さを増加させ、よってトランジスタの微細化の難易度を増加させる。画素回路のトランジスタの微細化は容易でないため、光検出素子が代わりに微細化される可能性があり、よって画素センサの性能が低下する可能性がある。
【0013】
本開示の様々な実施形態は、画素センサが複数のICチップにまたがり、画素センサの光検出素子が配置された第1ICチップで1つのみの第1のゲート誘電体厚を有する、積層型CMOSイメージセンサを対象とする。更に、画素センサは、第1ICチップと積層された第2ICチップで1つのみ又は複数の第2のゲート誘電体厚を有し、1つ又は複数の第2のゲート誘電体厚は第1のゲート誘電体厚以下である。第1のゲート誘電体厚及び第2のゲート誘電体厚は、光検出素子の読み出しを容易にするよう構成された画素センサの画素回路を形成する、画素センサのトランジスタに対応する。
【0014】
画素センサが第1及び第2ICチップに広がるため、そうでない場合よりも少ないトランジスタを画素センサは第1ICチップで有する。そして、これは光検出素子の微細化なしに第1ICチップで画素センサを微細化することを可能とする。更に、画素センサが第1ICチップで1つのゲート誘電体厚のみを有するため、そうでない場合と比較し、第1ICチップで画素センサの第1トランジスタを形成する複雑さを低減する。このように、画素センサの第1トランジスタはより微細化し易くなる。そして、これは光検出素子の微細化なしに第1ICチップで画素センサを微細化することを更に可能とする。
【0015】
光検出素子は比較的大きく、また第1ICチップにあって第2ICチップにはないため、第1ICチップでの画素センサの部分が画素センサの微細化を制限するものとなる。よって、第2ICチップでの画素センサの部分には未使用空間を有することができる。この未使用空間は追加的な機能のために用いられることができる。加えて、第1ICチップでの画素センサの微細化は、画素センサ全体の微細化の効果を有する。上述したように、光検出素子を微細化することなしに画素センサを微細化することができるため、画素センサの性能を小型サイズであっても高くすることができる。
【0016】
図1を参照し、画素センサ102を含む積層型CMOSイメージセンサのいくつかの実施形態の回路
図100を提供する。画素センサ102は、積層された第1ICチップ104aと第2ICチップ104bとにまたがる。第1及び第2ICチップ104a、104bは横方向に積層されるよう示されているが、代替的に垂直に積層されてよい。画素センサ102は、例えば、4トランジスタ(4T)型CMOSアクティブ画素センサ(APS)等であってよく、及び/又は、例えば、画素として知られてもよい。
【0017】
画素センサ102は、画素センサ102の光検出素子106を収容する第1ICチップ104aで、1つのゲート誘電体厚、すなわち第1のゲート誘電体厚T1のみを有する。更に、画素センサ102は、第2ICチップ104aで、1つのゲート誘電体厚、すなわち第1のゲート誘電体厚T1のみを有する。よって、第2ICチップ104bでの1つのみのゲート誘電体厚は、第1ICチップ104aでの1つのみのゲート誘電体厚と等しい。他の実施形態において、第2ICチップ104bでの1つのみのゲート誘電体厚は、第1ICチップ104aでの1つのみのゲート誘電体厚未満である。他の実施形態において、画素センサ102は、第2ICチップ104bで、それぞれが第1ICチップ104aでの1つのみのゲート誘電体厚以下である、2つのみのゲート誘電体厚又は他の適切な数のゲート誘電体厚を有する。
【0018】
第1トランジスタ108は第1ICチップ104a中にあり、第1のゲート誘電体厚T1を有する。更に、複数の第2トランジスタ110が第2ICチップ104b中にあり、各第2トランジスタ110は第1のゲート誘電体厚T1を個別に有する。第1及び第2トランジスタ108、110は、第1及び第2ICチップ104a、104bにまたがる画素回路112を形成し、光検出素子106の読み出しを可能にするよう構成される。
【0019】
画素センサ102が第1及び第2ICチップ104a、104bに広がるため、そうでない場合よりも少ないトランジスタを画素センサ102は第1ICチップ104aで有する。例えば、第1ICチップ104aで4つのトランジスタを有する代わりに、画素センサ102は第1ICチップ104aで1つのトランジスタのみを有してよい。つまり、これは光検出素子106を微細化することなく画素センサ102を第1ICチップ104aで微細化することを可能とする。更に、画素センサ102が第1ICチップ104aで1つのゲート誘電体厚(例えば第1のゲート誘電体厚T1)のみを有するため、そうでない場合と比較し、第1トランジスタ108を形成する複雑さが低減される。このように、第1トランジスタ108はより微細化し易い。つまり、これは光検出素子106を微細化することなしに画素センサ102を第1ICチップ104aで微細化することを更に可能とする。
【0020】
光検出素子106は比較的大きく、また第1ICチップ104aにあって第2ICチップ104bにはないため、第1ICチップ104aでの画素センサ102の部分が画素センサ102の微細化を制限するものとなる。よって、第1ICチップ104aでの画素センサ102の微細化は、画素センサ102全体の微細化の効果を有することができる。上述したように、光検出素子106を微細化することなしに画素センサ102を微細化することができるため、画素センサ102の性能を小型サイズであっても高くすることができる。
【0021】
続けて
図1を参照し、光検出素子106はフォトダイオードであり、グランド114から第1トランジスタ108へ電気的に結合される。光検出素子106のアノードはグランド114に電気的に結合され、光検出素子106のカソードは第1トランジスタ108に電気的に結合される。他の実施形態において、光検出素子106はフォトダイオード以外のタイプの光検出素子であってよい。第1トランジスタ108は、より具体的には、伝送信号TXによりゲートされる転送トランジスタ116であり、光検出素子106で蓄積する電荷をフローティング拡散ノードFDへ選択的に転送するよう構成される。
【0022】
第2トランジスタ110は、リセットトランジスタ118と、ソースフォロアトランジスタ120と、選択トランジスタ122とを含む。リセットトランジスタ118はリセット信号RSTによりゲートされ、リセット電圧Vrstからフローティング拡散ノードFDへ電気的に結合される。更に、リセットトランジスタ118は、フローティング拡散ノードFDをリセット電圧Vrstに電気的に結合することにより、フローティング拡散ノードFDでの蓄積電荷をクリアするよう構成される。転送トランジスタ116がONであるとき、リセットトランジスタ118によるこの電気的な結合は、光検出素子106での蓄積電荷もクリアしてよい。
【0023】
ソースフォロアトランジスタ120は、フローティング拡散ノードFDでの電荷によりゲートされる。例えば、ソースフォロアトランジスタ120のゲートは、フローティング拡散ノードFD及び/又は転送トランジスタ116のソース/ドレイン領域と電気的に短絡してよい。更に、選択トランジスタ122は選択信号SELによりゲートされる。ソースフォロアトランジスタ120と選択トランジスタ122は、電源電圧VDDから画素センサ102の出力OUTへ直列に電気的に結合される。ソースフォロアトランジスタ120は、電圧の非破壊的な読み出しのため、フローティング拡散ノードFDで電圧をバッファリング及び増幅するよう構成される。選択トランジスタ122は、バッファリング及び増幅された電圧をソースフォロアトランジスタ120から出力OUTへ選択的に渡すよう構成される。
【0024】
いくつかの実施形態において、イメージセンサは第1ICチップ104aで1つのみのゲート誘電体厚を有する、及び/又は、第2ICチップ104bで1つのみ又は2つのゲート誘電体厚を有する。例えば、第1ICチップ104a上の全てのトランジスタは第1のゲート誘電体厚T1を個別に有する、及び/又は、第2ICチップ104b上の全てのトランジスタは第1のゲート誘電体厚T1を個別に有する。更に、いくつかの実施形態において、第2ICチップ104bの各ゲート誘電体厚は、第1ICチップ104aの各ゲート誘電体厚以下である。例えば、第1ICチップ104a上の全てのトランジスタは第1のゲート誘電体厚T1を個別に有してよく、第2ICチップ104b上の全てのトランジスタは第1のゲート誘電体厚T1以下のゲート誘電体厚を各々が有してよい。
【0025】
少なくともいくつかの実施形態において、上記及び以下のように用いられるゲート誘電体厚は、対応するトランジスタのゲート電極と、対応するトランジスタの半導体チャネルとの間の分離を指す。そのような分離は、対応するトランジスタのゲート誘電体層により達成され、これによりゲート誘電体厚はゲート誘電体層の厚さをも指す。対応するトランジスタは、例えば、第1及び第2トランジスタ108、110のいずれかに対応してよい。いくつかの実施形態において、第1及び第2トランジスタ108、110は、金属酸化膜半導体電界効果トランジスタ(MOSFET)、フィン型電界効果トランジスタ(FinFET)、全周ゲート型電界効果トランジスタ(GAA FET)、ナノシート電界効果トランジスタ等、又は前述の任意の組合せである。
【0026】
図2を参照し、第1及び第2ICチップ104a及び104bが垂直に積層された、
図1のイメージセンサのいくつかの実施形態の概略断面
図200を提供する。第1ICチップ104aは第2ICチップ104bを覆い、イメージセンサはイメージセンサの頂部から放射線202を受け取るよう構成される。
【0027】
図3A~3Cを参照し、複数の第2トランジスタ110のゲート誘電体厚が変化した、
図1のイメージセンサのいくつかの他の実施形態の回路
図300A~300Cを提供する。
【0028】
図3Aにて、画素センサ102は、
図1のように、第2ICチップ104bで1つのみのゲート誘電体厚を有する。しかし、
図1とは異なり、このゲート誘電体厚は、画素センサ102が第1ICチップ104aで有する第1のゲート誘電体厚T1以下である第2のゲート誘電体厚T2である。従って、各第2トランジスタ110は第2のゲート誘電体厚T2を個別に有する。
【0029】
図3Bにて、画素センサ102は第2ICチップ104bで、それぞれ画素センサ102が第1ICチップ104aで有する第1のゲート誘電体厚T1未満のゲート誘電体厚と、該第1のゲート誘電体厚T1に等しいゲート誘電体厚との、2つのみのゲート誘電体厚を有する。これら2つのみのゲート誘電体厚は、
図1に関して説明した第1のゲート誘電体厚T1を含み、更に
図3Aに関して説明した第2のゲート誘電体厚T2を含む。リセットトランジスタ118と選択トランジスタ122は第1のゲート誘電体厚T1を有し、ソースフォロアトランジスタ120は第2のゲート誘電体厚T2を有する。
【0030】
他の実施形態において、リセットトランジスタ118とソースフォロアトランジスタ120は第1のゲート誘電体厚T1を有し、選択トランジスタ122は第2のゲート誘電体厚T2を有する。更に、他の実施形態において、ソースフォロアトランジスタ120と選択トランジスタ122は第1のゲート誘電体厚T1を有し、リセットトランジスタ118は第2のゲート誘電体厚T2を有する。
【0031】
図3Cにて、画素センサ102は、それぞれ画素センサ102が第1ICチップ104aで有する第1のゲート誘電体厚T1未満である2つのみのゲート誘電体厚を有する。これら2つのみのゲート誘電体厚は、
図3Aに関して説明した第2のゲート誘電体厚T2を含み、更に第2のゲート誘電体厚T2未満の第3のゲート誘電体厚T3を含む。リセットトランジスタ118と選択トランジスタ122は第2のゲート誘電体厚T2を有し、ソースフォロアトランジスタ120は第3のゲート誘電体厚T3を有する。
【0032】
他の実施形態において、リセットトランジスタ118とソースフォロアトランジスタ120は第2のゲート誘電体厚T2を有し、選択トランジスタ122は第3のゲート誘電体厚T3を有する。更に、他の実施形態において、ソースフォロアトランジスタ120と選択トランジスタ122は第2のゲート誘電体厚T2を有し、リセットトランジスタ118は第3のゲート誘電体厚T3を有する。
【0033】
図3A~3Cに見られるように、ソースフォロアトランジスタ120は
図1よりも薄いゲート誘電体厚を有する。ソースフォロアトランジスタ120のゲート誘電体厚を減少させることは、イメージセンサにより良いアンチノイズ性能及び/又はループゲインをもたらすことができる。このため、
図3A~3Cのイメージセンサは、
図1のイメージセンサよりも良いアンチノイズ性能及び/又はループゲインを有することができる。更に、
図1と
図3A~3Cに見られるように、画素センサ102は、第2ICチップ104bで2つよりも多いゲート誘電体厚を有さない。2つよりも多いゲート誘電体厚を施すことが可能である一方、2つよりも多いゲート誘電体厚は画素センサ102を形成する複雑さを増加させる。更に、複雑さの増加は、歩留まりを減少させる、及び/又は、画素センサ102の微細化を制限する。
【0034】
図4を参照し、画素センサ102が第1ICチップ104aで複数のサブ画素102sを含む、
図1に記載のイメージセンサのいくつかの他の実施形態の回路
図400を提供する。より具体的には、画素センサ102は第1ICチップ104aで、複数の光検出素子106と、複数の第1トランジスタ108とを含む。光検出素子106は一対一対応で第1トランジスタ108と対になっており、各光検出素子-トランジスタの対はサブ画素102sを形成する。
【0035】
各光検出素子106はフォトダイオードであり、グランド114からそれぞれ第1トランジスタ108へ電気的に結合される。例えば、各光検出素子106のアノードはグランド114に電気的に結合され、各光検出素子106のカソードはそれぞれ第1トランジスタ108に電気的に結合される。他の実施形態において、光検出素子106はフォトダイオード以外のタイプの光検出素子である。第1トランジスタ108は、個別の転送信号TX1、TX2、TX3、TX4によりゲートされる転送トランジスタであり、光検出素子106で蓄積された電荷を、サブ画素102sに共通であるフローティング拡散ノードFDへ選択的に転送するよう構成される。第2トランジスタ110は
図1におけるものであり、サブ画素102sにより共有される。
【0036】
図1におけるように、画素センサ102は第1ICチップ104aで1つのみのゲート誘電体厚、すなわち第1のゲート誘電体厚T1を有する。従って、各第1トランジスタ108は第1のゲート誘電体厚T1を有する。これは画素センサ102の製造を簡略化し、性能を損なうことなく画素センサ102の微細化を可能とする。
【0037】
図5を参照し、リセットトランジスタ118が第1ICチップ104aにある、
図1のイメージセンサのいくつかの他の実施形態の回路
図500を提供する。更に、リセットトランジスタ118は、転送トランジスタ116と同一のゲート誘電体厚、すなわち第1のゲート誘電体厚T1を有する。従って、画素センサ102は第1ICチップ104aでやはり1つのみのゲート誘電体厚を有するし、該1つのみのゲート誘電体厚は第2ICチップ104bでの各ゲート誘電体厚以上である。
【0038】
上記(例えば、
図1、3A~3C、4、5に)に見られるように、画素センサ102が第1ICチップ104aで有する各トランジスタは、画素センサ102が第2ICチップ104bで有する全トランジスタ中の最大ゲート誘電体厚以上のゲート誘電体厚を有する。更に、いくつかの実施形態において、第1ICチップ104aでの各トランジスタは、第2ICチップ104bでの全トランジスタ中の最大ゲート誘電体厚以上のゲート誘電体厚を有する。
【0039】
図6を参照し、画素センサ102が補助画素回路602を有する、
図1のイメージセンサのいくつかの他の実施形態の回路
図600を提供する。補助画素回路602は、選択トランジスタ122と画素センサ102の出力OUTとの間に電気的に結合され、第2トランジスタ110により形成される。補助画素回路602での省略符号は0以上の追加的なトランジスタを表すために用いられていることに注意されたい。更に、補助画素回路602は、選択トランジスタ122からの信号に、出力OUTへ渡す前に、追加的な処理を実行するよう構成される。例えば、ノイズフィルタリング等が実行されてよい。
【0040】
光検出素子106は比較的大きく、また第1ICチップ104aにあって第2ICチップ104bにはないため、第1ICチップ104aでの画素センサ102の部分が画素センサ102の微細化を制限するものとなる。このため、第2ICチップ104bでの画素センサ102の部分には、画素センサ102を大きくすることなく補助画素回路602の画素センサ102への統合を可能とする未使用空間を有することができる。
【0041】
図7を参照し、イメージセンサが第3ICチップ104cを更に含む、
図1のイメージセンサのいくつかの他の実施形態の回路
図700を提供する。第3ICチップ104cは、イメージセンサの画素センサ102及び他の画素センサ(未図示)に電気的に結合されたASIC702を収容する。ASIC702は、例えば、アナログ-デジタル変換(ADC)、バッファリング、画像処理等、又は前述の任意の組合せを実行するよう構成されてよい。いくつかの実施形態において、ASIC702は、画像を表すデジタルデータを生成するため、画素センサ102の出力OUTおよびイメージセンサの他の画素センサの出力に対してバッファリング及びADCを実行し、次いでデジタルデータにより形成された画像に画像処理を実行する。
【0042】
ASIC702は、2つのみのゲート誘電体厚、第1のゲート誘電体厚T1と第2のゲート誘電体厚T2を有する。更に、ASIC702の有する2つのみのゲート誘電体厚のそれぞれは、画素センサ102が第2ICチップ104bで有する各ゲート誘電体厚以下である。換言すれば、ASIC702の有する2つのみのゲート誘電体厚のそれぞれは、画素センサ102が第2ICチップ104bで有する最小ゲート誘電体厚以下である。第1のゲート誘電体厚T1は、画素センサ102が第2ICチップ104bで有する各ゲート誘電体厚に等しく、第2のゲート誘電体厚T2は、画素センサ102が第2ICチップ104bで有する各ゲート誘電体厚未満である。
【0043】
他の実施形態において、ASIC702は1つのみのゲート誘電体厚を有し、この1つのみのゲート誘電体厚は、画素センサ102が第2ICチップ104bで有する各ゲート誘電体厚以下である。更に他の他の実施形態において、ASIC702は3つのみ又はそれ以上のゲート誘電体厚を有し、これら3つのみ又はそれ以上のゲート誘電体厚のそれぞれは、画素センサ102が第2ICチップ104bで有する各ゲート誘電体厚以下である。
【0044】
第3ICチップ104cは、ASIC702を形成するため電気的に相互接続された複数の第3トランジスタ704を含み、複数の第3トランジスタ704は、ASIC702が有する2つのみのゲート誘電体厚をそれぞれが有する。更に、複数の第3トランジスタ704は、少なくとも1つのn型トランジスタ704nと、少なくとも1つのp型トランジスタ704pとを含む。ASIC702での省略符号は、0以上の追加的な第3トランジスタを表すために用いられていることに注意されたい。n型及びp型トランジスタ704n、704pは、それぞれ第1のゲート誘電体厚T1か第2のゲート誘電体厚T2を有する。複数の第3トランジスタ704は、例えば、MOSFET、FinFET、GAA FET、ナノシート電界効果トランジスタ、他の適切なタイプのトランジスタ、又は前述の任意の組合せであってよい。
【0045】
いくつかの実施形態において、第3ICチップ104cでの各ゲート誘電体厚は、第1ICチップ104aでの各ゲート誘電体厚未満である第2ICチップ104bでの各ゲート誘電体厚以下である。例えば、第3ICチップ104cでの全トランジスタは、第2ICチップ104bでの全トランジスタ中の最小ゲート誘電体厚以下のゲート誘電体厚を有する、及び/又は、第2ICチップ104bでの全トランジスタは、第1ICチップ104aでの全トランジスタ中の最小ゲート誘電体厚以下のゲート誘電体厚を有する。
【0046】
いくつかの実施形態において、画素センサ102は第1ICチップ104aで1つのみのゲート誘電体厚を有し、画素センサ102は第2ICチップ104bで1つのみ又は2つのみのゲート誘電体厚を有し、ASIC702は第3ICチップ104cで2つのみ又はそれ以上のゲート誘電体厚を有する。第1ICチップ104aでの1つのみのゲート誘電体厚は、第2ICチップ104bでの1つのみ又は2つのゲート誘電体厚のうちの最大ゲート誘電体厚以上である。更に、第2ICチップ104bでの1つのみ又は2つのゲート誘電体厚のうちの最小ゲート誘電体厚は、第3ICチップ104cでの2つのみ又はそれ以上のゲート誘電体厚のうちの最大ゲート誘電体厚以上である。
【0047】
いくつかの実施形態において、第1ICチップ104aは1つのみのゲート誘電体厚を有し、第2ICチップ104bは1つのみ又は2つのゲート誘電体厚を有し、第3ICチップ104cは2つのみ又はそれ以上のゲート誘電体厚を有する。第1ICチップ104aでの1つのみのゲート誘電体厚は、第2ICチップ104bでの1つのみ又は2つのゲート誘電体厚のうちの最大ゲート誘電体厚以上である。更に、第2ICチップ104bでの1つのみ又は2つのゲート誘電体厚のうちの最小ゲート誘電体厚は、第3ICチップ104cでの2つのみ又はそれ以上のゲート誘電体厚のうちの最大ゲート誘電体厚以上である。
【0048】
上述したように、ASIC702は、それぞれが画素センサ102が第2ICチップ104bで有する最小ゲート誘電体厚以下である、1つのみ、2つ、又はそれ以上のゲート誘電体厚を有してよい。更に、画素センサ102は、第2ICチップ104bで、それぞれが画素センサ102が第1ICチップ104aで有する1つのみのゲート誘電体厚以下である、1つのみ、2つ、又はそれ以上のゲート誘電体厚を有してよい。従って、画素センサ102が第2ICチップ104bで有する各ゲート誘電体厚は、包括的に、画素センサ102が第1ICチップ104aで有する1つのみのゲート誘電体厚と、ASIC702が第3ICチップ104cで有する最大ゲート誘電体厚との間にあると言える。更に、いくつかの実施形態において、第1ICチップ104aは1つのみのゲート誘電体厚を有してよく、第2ICチップ104bでの各ゲート誘電体厚は、包括的に、該1つのみのゲート誘電体厚と、第3ICチップ104cでの最大ゲート誘電体厚との間にあると言える。
【0049】
図8を参照し、第1、第2、及び第3ICチップ104a~104cが垂直に積層された、
図7のイメージセンサのいくつかの実施形態の概略断面
図800を提供する。第1ICチップ104aはイメージセンサの頂部にあり、第2ICチップ104bは第1ICチップ104aと第3ICチップ104cとの間にある。更に、イメージセンサは、イメージセンサの頂部から放射線802を受け取るよう構成される。
【0050】
図9A~9Dを参照し、
図7のイメージセンサのいくつかの他の実施形態の回路
図900A~900Dを提供する。
【0051】
図9Aにて、画素センサ102は第2ICチップ104bで2つのみのゲート誘電体厚を有し、これら2つのみのゲート誘電体厚は、一方が画素センサ102が第1ICチップ104aで有する1つのみのゲート誘電体厚未満であり、他方が該1つのゲート誘電体厚に等しい。更に、第2ICチップ104bでの該2つのみのゲート誘電体厚は、第1のゲート誘電体厚T1と第2のゲート誘電体厚T2とを含む。ソースフォロアトランジスタ120は第2のゲート誘電体厚T2を有し、リセットトランジスタ118と選択トランジスタ122は第1のゲート誘電体厚T1を有する。
【0052】
加えて、ASIC702は第3ICチップ104cで2つのみのゲート誘電体厚を有し、これら2つのみのゲート誘電体厚は、一方が画素センサ102が第2ICチップ104bで有する最小ゲート誘電体厚未満であり、他方が該最小ゲート誘電体に等しい。更に、第3ICチップ104cでの該2つのみのゲート誘電体厚は、ASIC702で、n型トランジスタ704nでの第2のゲート誘電体厚T2と、p型トランジスタ704pでの第3のゲート誘電体厚T3とを含む。
【0053】
図9Bにて、ASIC702が第3ICチップ104cで有する2つのみのゲート誘電体厚は、それぞれ画素センサ102が第2ICチップ104bで有する最小ゲート誘電体厚未満である、
図9Aの変形を提供する。更に、第3ICチップ104cでの該2つのみのゲート誘電体厚は、ASIC702で、n型トランジスタ704nでの第4ゲート誘電体厚T4と、p型トランジスタ704pでの第3ゲート誘電体厚T3とを含む。
【0054】
図9Cにて、画素センサ102は第2ICチップ104bで1つのみのゲート誘電体厚を有し、該1つのみのゲート誘電体厚は画素センサ102が第1ICチップ104aで有する1つのみのゲート誘電体厚未満である。更に、第2ICチップ104bでの該1つのみのゲート誘電体厚は第2のゲート誘電体厚T2を含み、ソースフォロアトランジスタ120、リセットトランジスタ118、及び選択トランジスタ122のそれぞれは、第2のゲート誘電体厚T2を有する。
【0055】
加えて、ASIC702は第3ICチップ104cで2つのみのゲート誘電体厚を有し、これら2つのゲート誘電体厚はそれぞれ画素センサ102が第2ICチップ104bで有する最大ゲート誘電体厚未満である。更に、第3ICチップ104cでの該2つのみのゲート誘電体厚は、ASIC702で、n型トランジスタ704nでの第4ゲート誘電体厚T4と、p型トランジスタ704pでの第3ゲート誘電体厚T3とを含む。
【0056】
図9Dにて、画素センサ102は、
図6に関して説明した補助画素回路602を含む。補助画素回路602は、選択トランジスタ122と画素センサ102の出力OUTとの間に電気的に結合され、第2トランジスタ110により形成される。補助画素回路602での省略記号は、0以上の追加的な第2トランジスタを表すために用いられていることに注意されたい。
【0057】
図7及び9A~9Dが第1及び第2ICチップ104a、104bの特定の実施形態を表す一方、
図7及び9A~9Dの第1及び第2ICチップ104a、104bは代替的に
図1、3A~3C、4~6のいずれかのようなものであってよい。更に、ASIC702が第3ICチップ104cで2つのみのゲート誘電体厚を有するよう図示されている一方、ASIC702は代替的に3つ以上のゲート誘電体厚を有してもよい。
【0058】
図10を参照し、それぞれが
図1のような複数の画素センサ102を含むイメージセンサのいくつかの実施形態の概略断面
図1000を提供する。換言すれば、
図1の画素センサ102が繰り返され、
図1の画素センサの複数のインスタンス又は繰り返しが存在する。他の実施形態において、画素センサ102は、それぞれ
図3A~3D、4~6のいずれかのようなものである。更に、第1及び第2ICチップ104a、104bは垂直に積層される。第1ICチップ104aは第2ICチップ104bを覆い、イメージセンサは、イメージセンサの頂部から放射線202を受け取るよう構成される。
【0059】
図11を参照し、複数の画素センサ102が複数の列および複数の欄にある、
図10のイメージセンサのいくつかの実施形態の平面視レイアウト
図1100を提供する。
図10の概略断面
図1000は、例えば、
図11の線A-A’に沿って得られたものであってよい。
【0060】
複数の列はR1、R2、R3、及びRMを含み、複数の欄はC1、C2、C3、及びCNを含む。列ラベルの添え字は列番号に対応し、Mは3よりも大きい整数である。同様に、欄ラベルの添え字は欄番号に対応し、Nは3よりも大きい整数である。更に、複数の列と欄は、画素センサ102が周期性のグリッドパターンにある二次元アレイを形成する。他の適切なパターンも他の実施形態において可能である。
【0061】
図12を参照し、それぞれが
図9Dにおけるものである複数の画素センサ102を含むイメージセンサのいくつかの実施形態の概略断面
図1200を提供する。換言すれば、
図9Dの画素センサ102が繰り返され、
図9Dの画素センサの複数のインスタンス又は繰り返しが存在する。他の実施形態において、複数の画素センサ102はそれぞれ
図7、9A~9Dのいずれかのようなものであってよい。更に、ASIC702が複数の画素センサ102により共有される。例えば、画素センサ102とASIC702との間には多対一対応が存在してよい。また更に、第1、第2、第3ICチップ104a、104b、104cは垂直に積層される。第2ICチップ104bは第1ICチップ104aと第3ICチップ104cとの間にあり、イメージセンサは、イメージセンサの頂部から放射線802を受け取るよう構成される。
【0062】
【0063】
図13を参照し、光検出素子106を覆って保護する保護層1304により形成された第1ゲート誘電体層1302を第1トランジスタ108が有する、
図1のイメージセンサのいくつかの実施形態の概略断面
図1300を提供する。保護層1304は、光検出素子106を収容する第1半導体基板1306の表側1306fs上で光検出素子106を覆う。保護層1304は、例えば、酸化ケイ素、窒化ケイ素、高誘電率材料、他の適切な誘電体、又は前述の任意の組合せであるか、それを含んでよい。第1半導体基板1306は、例えば、単結晶シリコン、シリコンゲルマニウム等のバルク基板、又は他の適切なタイプの半導体基板であってよい。
【0064】
光検出素子106は第1半導体基板1306中にあって、コレクタ領域1308を含む。コレクタ領域1308は、第1半導体基板1306のドープされた領域に対応し、第1半導体基板1306の直近周囲領域とは逆のドープタイプを有する。例えば、コレクタ領域1308がn型ドープタイプを有してよく、第1半導体基板1306の直近周囲領域はp型ドープタイプを有してよい、或いはその逆であってよい。従って、コレクタ領域1308の境界は、例えば、PN接合により定義付けられてよい。動作中、光検出素子106は第1半導体基板1306の裏側1306bsから放射線を受け取り、これはコレクタ領域1308中の電荷の蓄積をもたらす。
【0065】
第1トランジスタ108は第1半導体基板1306の表側1306fs上にあり、表側1306fsにより部分的に定義される。更に、第1トランジスタ108は、第1ゲート電極1310と、第1ゲート誘電体層1302と、第1ソース/ドレイン領域1312の対とを含む。第1ゲート誘電体層1302は、画素センサ102が第1ICチップ104aで有する1つのみのゲート誘電体厚を有する。従って、第1ゲート誘電体層1302は第1のゲート誘電体厚T1を有する。更に、上述したように、第1ゲート誘電体層1302は保護層1304により形成される。第1ゲート誘電体層1302は、例えば、酸化ケイ素及び/又は他の適切な誘電体であるか、それらを含んでよい。
【0066】
第1ゲート電極1310は第1ゲート誘電体層1302と積層され、第1ゲート誘電体層1302により第1半導体基板1306から分離される。更に、第1ゲート電極1310は平面形状を有する。他の実施形態において、第1ゲート電極1310は他の適切な形状を有してよく、その例を以下に示す。第1ゲート電極1310は、例えば、ドープされたポリシリコン、金属、他の適切な導電性材料、又は前述の任意の組合せであるか、それを有してよい。
【0067】
第1ソース/ドレイン領域1312は第1半導体基板1306中にあり、第1ゲート電極1310の下の第1チャネル領域1314により互いに分離される。更に、第1ソース/ドレイン領域1312は、共通のドープタイプを共有する第1半導体基板1306のドープされた領域に対応する。第1ソース/ドレイン領域1312の一方はコレクタ領域1308により形成され、第1ソース/ドレイン領域1312の他方はフローティング拡散ノードFDにより形成される。
【0068】
動作中、第1ゲート電極1310は、第1チャネル領域1314が伝導するようバイアスされてよい。これは、コレクタ領域1308での蓄積電荷のフローティング拡散ノードFDへの転送をもたらす。よって、上述したように、第1ゲート電極1310は、より具体的には、本実施形態もおける転送トランジスタ116である。
【0069】
【0070】
図14Aにて、第1ゲート誘電体層1302は、第1ゲート電極1310の下の保護層1304の部分を含み、該部分を覆う誘電体層1402を更に含む。更に、保護層1304は、画素センサ102が第1ICチップ104aで有する唯一のゲート誘電体厚よりも薄い厚さを有する。例えば、保護層1304は、第1のゲート誘電体厚T1よりも薄い厚さを有する。
【0071】
図14Bにて、保護層1304が省かれる。代わりに、第1ゲート誘電体層1302は第1トランジスタ108のみに存在する。他の実施形態において、保護層1304が光検出素子106を覆って保護することに変わりはないが、代わりに第1ゲート誘電体層1302から間隔が空けられている。
【0072】
図14Cにて、第1ゲート電極1310により覆われた保護層1304の部分は、第1ゲート電極1310により覆われない保護層1304の部分よりも大きな厚さを有する。第1ゲート電極1310により覆われた保護層1304の部分が第1ゲート誘電体層1302を形成するため、該より大きな厚さは第1ゲート誘電体厚T1に対応する。
【0073】
図14Dにて、コレクタ領域1308は第1半導体基板1306中に埋められる。更に、第1ゲート電極1310は底部突起を有し、それにより第1ゲート電極1310は垂直に細長い形状を有する。いくつかの実施形態において、第1ゲート電極1310は垂直転送ゲートとしても知られる。底部突起は、コレクタ領域1308に近接するため、第1ゲート電極1310の底部から第1半導体基板1306の表側1306fs中に突出する。更に、底部突起は、第1ゲート誘電体層1302により第1半導体基板1306から分離される。
【0074】
第1ゲート電極1310により覆われた保護層1304の部分が第1ゲート電極1310により覆われない保護層1304の部分と同一の厚さを有するが、他の実施形態において変形が可能である。例えば、
図14Cに表されるように、第1ゲート電極1310により覆われない保護層1304の部分は、第1ゲート電極1310により覆われた保護層1304の部分よりも薄い厚さを有してよい。もう1つの例として、
図14Bに表されるように、第1ゲート電極1310により覆われない保護層1304の部分は省かれてよい。
【0075】
図13、14A~14Dのイメージセンサが
図1におけるような第2トランジスタ110の実施形態を用いて表されるが、他の実施形態において、
図3A~3C、4~6のいずれかのような第2トランジスタの実施形態が可能であることを理解されたい。更に、
図13、14A~14Dのイメージセンサが
図7、9A~9Dで第3ICチップ104cなしに表されるが、他の実施形態において、イメージセンサは
図7、9A~9Dのいずれかにおけるような第3ICチップ104cを更に含んでよい。
【0076】
図15を参照し、
図1のイメージセンサのいくつかの実施形態の断面
図1500を提供する。第1ICチップ104aは第2ICチップ104bを覆い、光検出素子106を収容する第1半導体基板1306を含む。加えて、第1ICチップ104aは、第1半導体基板1306の表側上で第1半導体基板1306の下にある、第1トランジスタ108と第1相互接続構造1502とを更に含む。第1トランジスタ108と光検出素子106は、例えば、
図13に関して説明したようなものであってよい。或いは、第1トランジスタ108と光検出素子106は
図14A~14Dのいずれかのようなものであってよい。
【0077】
第1相互接続構造1502は、第1トランジスタ108の下にあって第1トランジスタ108に電気的に結合され、第1相互接続誘電体層1508中の複数の第1導電線1504と複数の第1導電性ビア1506とを含む。第1導電線1504と第1導電性ビア1506は、第1トランジスタ108からつながる導電経路を形成するため交互に積み重ねられた複数の第1ワイヤレベルと複数の第1ビアレベルとにそれぞれグループ化される。第1半導体基板1306に最も近いビアレベルは接点ビアレベルとも呼称され、よってこのビアレベルでの第1導電性ビア1506は、接点又は接点ビアと呼称されてもよいことに注意されたい。
【0078】
第2ICチップ104bは第1ICチップ104aに類似しており、第2半導体基板1510と、複数の第2トランジスタ110と、第2相互接続構造1512とを含む。1つの第2トランジスタ110、リセットトランジスタ118のみが示されていることに注意されたい。他の第2トランジスタは断面
図1500の外側にある。更に、第2トランジスタ110と第2相互接続構造1512は、第2半導体基板1510の表側上で第2半導体基板1510を覆う。
【0079】
複数の第2トランジスタ110は、個別の第2ゲート電極1514と、個別の第2ゲート誘電体層1516と、個別の第2ソース/ドレイン領域1518の対とを含む。第2ゲート電極1514は、第2ゲート電極1514を第2半導体基板1510から分離する第2ゲート誘電体層1516とそれぞれ積み重ねられる。第2ソース/ドレイン領域1518の対は第2半導体基板1510中にあり、各第2ゲート電極1514は、第2ソース/ドレイン領域1518のそれぞれの対の第2ソース/ドレイン領域の間にある。
【0080】
第2相互接続構造1512は、第2トランジスタ110を覆って第2トランジスタ110に電気的に結合され、第2相互接続誘電体層1524中の複数の第2導電線1520と複数の第2導電性ビア1522とを含む。第2導電線1520と第2導電性ビア1522は、第2トランジスタ110からつながる導電経路を形成するため交互に積み重ねられた複数の第2ワイヤレベルと複数の第2ビアレベルとにそれぞれグループ化される。
【0081】
上述したように、画素センサ102は、第1ICチップ104aで1つのみのゲート誘電体厚、すなわち第1のゲート誘電体厚T1を有する。更に、画素センサ102は、第2ICチップ104bで1つのみのゲート誘電体厚、すなわち第1のゲート誘電体厚T1を有する。換言すれば、画素センサ102が有する全トランジスタは、第1及び第2ICチップ104a、104bで同一のゲート誘電体厚を有する。これは、光検出素子106の感度を損なうことなく画素センサ102の微細化を可能とする。
【0082】
他の実施形態において、第2ICチップ104bでの1つのみのゲート誘電体厚は、第1ICチップ104aでの1つのみのゲート誘電体厚未満である。他の実施形態において、画素センサ102は第2ICチップ104bで2つのみ又はそれ以上のゲート誘電体厚を有し、これら2つのみ又はそれ以上のゲート誘電体厚のそれぞれは、第1ICチップ104aでの1つのみのゲート誘電体厚以下である。
【0083】
続けて
図15を参照し、第1接合構造1526が第1及び第2ICチップ104a及び104bの間にあり、第1接合界面1528での第1及び第2ICチップ104a及び104bの接合を容易にする。そのような接合は、例えば、接合界面での金属間接合及び誘電体間接合の組合せを含んでよい。
【0084】
第1及び第2ICチップ104a及び104bは、第1接合界面1528で直接接触して共に接合される個別の第1接合誘電体層1530を含み、第1接合界面1528で直接接触して共に接合される個別の第1接合パッド1532を更に含む。第1接合パッド1532は第1接合誘電体層1530中にそれぞれ嵌め込まれ、第1接合誘電体層1530中の第1接合ビア1534により、それぞれ第1及び第2相互接続構造1502及び1512に電気的に結合される。
【0085】
裏側パッシベーション層1536、カラーフィルタ1538、及びマイクロレンズ1540が、第1半導体基板1306の裏側上で第1ICチップ104aの上に積み重ねられる。裏側パッシベーション層1536は誘電体であり、放射線を透過する。カラーフィルタ1538は、裏側パッシベーション層1536とマイクロレンズ1540との間にある。更に、カラーフィルタ1538は、第2のカラー波長を遮断しつつ第1のカラー波長(例えば、赤色波長等)を伝達するよう構成される。マイクロレンズ1540は、量子効率を高めるため、入射放射線を光検出素子106上に集中させるよう構成される。
【0086】
【0087】
図16Aにて、リセットトランジスタ118の個別の第2誘電体層1516は、画素センサ102が第1ICチップ104aで有する1つのみのゲート誘電体厚(例えば第1のゲート誘電体厚T1)未満である第2のゲート誘電体厚T2を有する。更に、いくつかの実施形態において、イメージセンサは
図3Aの回路
図300A又は
図3Cの回路
図300Cに対応する。
【0088】
【0089】
第1半導体基板1306と第1相互接続構造1502は垂直に反転され、第1相互接続構造1502は第1半導体基板1306の上方に配置される。加えて、裏側パッシベーション層1536は省かれ、表側パッシベーション層1602がカラーフィルタ1538を第1相互接続構造1502から分離し、基板貫通ビア(TSV)1604が第1半導体基板1306を通過して延伸する。TSV1604は、第1相互接続構造1502と第1接合構造1526との間の電気的な結合を提供するため、第1相互接続構造1502から第1接合構造1526まで延伸する。更に、TSV1604は、TSV誘電体層1606により第1半導体基板1306から分離される。
【0090】
図16Cにて、イメージセンサは、第2ICチップ104bの下にあり第2ICチップ104bに接合される第3ICチップ104cを更に含む。更に、いくつかの実施形態において、イメージセンサは
図7の回路
図700に対応する。
【0091】
第3ICチップ104cは第2ICチップ104bに類似しており、第3半導体基板1608と、複数の第3トランジスタ704と、第3相互接続構造1610とを含む。1つの第3トランジスタ704のみが示されていることに注意されたい。他の第3トランジスタは
図16Cの断面
図1600Cの外側にある。更に、第3トランジスタ704と第3相互接続構造1610は、第3半導体基板1608の表側上で第3半導体基板1608を覆う。
【0092】
第3トランジスタ704はASIC702を形成し、個別の第3ゲート電極1612と、個別の第3ゲート誘電体層1614と、個別の第3ソース/ドレイン領域1616の対とを含む。第3ゲート電極1612は、第3ゲート電極1612を第3半導体基板1608から分離する第3ゲート誘電体層1614とそれぞれ積み重ねられる。第3ソース/ドレイン領域1616の対は第3半導体基板1608中にあり、各第3ゲート電極1612は、第3ソース/ドレイン領域1616のそれぞれの対の第3ソース/ドレイン領域の間にある。
【0093】
第3相互接続構造1610は第3トランジスタ704を覆って第3トランジスタ704に電気的に結合され、第3相互接続誘電体層1622中の複数の第3導電線1618と複数の第3導電性ビア1620とを更に含む。第3導電線1618と第3導電性ビア1620は、第3トランジスタ704からつながる導電経路を定義するため交互に積み重ねられた、複数の第3ワイヤレベル及び複数の第3ビアレベルにそれぞれグループ化される。
【0094】
上述したように、ASIC702は第3ICチップ104cで2つのみ又はそれ以上のゲート誘電体厚を有する。該2つのみ又はそれ以上のゲート誘電体厚は、第1のゲート誘電体厚T1と、
図16Cの断面
図1600Cの外側の少なくとも1つの他のゲート誘電体厚とを含む。更に、該2つのみ又はそれ以上のゲート誘電体厚のそれぞれは、画素センサ102が第1及び第2ICチップ104a及び104bで有する最小ゲート誘電体厚以下である。
【0095】
第2接合構造1624が第2ICチップ104bと第3ICチップ104cとの間にあり、第2接合界面1626での第2及び第3ICチップ104b及び104cの接合を可能にする。そのような接合には、例えば、接合界面での金属間接合及び誘電体間接合の組合せを含んでよい。第2及び第3ICチップ104b及び104cは、第2接合界面1626で直接接触して共に接合される個別の第2接合誘電体層1628を含む。更に、第2及び第3ICチップ104b及び104cは、第2接合界面1626で直接接触して共に接合される個別の第2接合パッド1630を含む。第2接合パッド1630は、第2接合誘電体層1628中にそれぞれ嵌め込まれ、第2接合誘電体層1628中の第2接合ビア1632より、それぞれ第2及び第3相互接続構造1512及び1610に電気的に結合される。
【0096】
第3ICチップ104cでの第2接合ビア1632は第3相互接続構造1610へと延伸し、第2ICチップ104bでの第2接合ビア1632はTSV1634へと延伸する。TSV1634は、第2半導体基板1510を通過して第2相互接続構造1512から延伸し、TSV誘電体層1636により第2半導体基板1510から分離される。
【0097】
図17を参照し、それぞれが
図15におけるような複数の画素センサ102を含むイメージセンサのいくつかの実施形態の断面
図1700を提供する。更に、第1ICチップ104aで、トレンチアイソレーション構造1702が画素センサ102を互いから分離するため第1半導体基板1306の表側中に延伸する。トレンチアイソレーション構造1702は誘電体材料を含み、例えば、シャロートレンチアイソレーション(STI)構造及び/又はディープトレンチアイソレーション構造(DTI)であってよい。
【0098】
図17のイメージセンサが
図15での画素センサ102の実施形態を用いて図示及び説明されるが、他の実施形態において、イメージセンサは
図16A~16Cのいずれかでの画素センサ102の実施形態を用いてもよい。更に、
図17のイメージセンサが
図16Cの第3ICチップ104cなしに図示及び説明されるが、他の実施形態において、イメージセンサは第3ICチップ104cを含んでよい。
【0099】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29を参照し、画素センサが複数のICチップにまたがる積層型CMOSイメージセンサの形成方法のいくつかの実施形態の一連の図を提供する。積層型CMOSイメージセンサは、例えば、
図16Cの積層型CMOSイメージセンサ又は他の適切なイメージセンサに対応してよい。
【0100】
図18、19A、19B、20により表されるように、画素センサの第1部分102aを含む第1ICチップ104aが形成される。画素センサの第1部分102aは、第1ICチップ104aで1つのゲート誘電体厚、すなわち第1のゲート誘電体厚T1のみを有する。更に、画素センサの第1部分102aは、画素センサが有するトランジスタ総数未満のトランジスタ総数を有する。例えば、画素センサの第1部分102aは1つのトランジスタのみを有してよい。
【0101】
図18の断面
図1800に表されるように、光検出素子106とフローティング拡散ノードFDが第1半導体基板1306中に形成される。光検出素子106とフローティング拡散ノードFDは互いから横方向に分離され、光検出素子106はコレクタ領域1308を含む。コレクタ領域1308とフローティング拡散ノードFDは、第1半導体基板1306のドープされた領域に対応し、第1半導体基板1306の直近周囲領域のドープタイプとは逆の共通ドープタイプを共有する。このように、コレクタ領域1308とフローティング拡散ノードFDの境界はPN接合により劃定される。
【0102】
また
図18の断面
図1800に表されるように、保護層1304と第1ゲート電極層1802が第1半導体基板1306の表側1306fsを覆って堆積される。保護層1304は誘電体であり、第1ゲート電極層1802を第1半導体基板1306から分離する。保護層1304は、例えば、酸化ケイ素、他の適切な酸化物、高誘電率誘電体、他の適切な誘電体、又は前述の任意の組合せであるか、それを含んでよい。第1ゲート電極層1802は導電性であり、例えば、ドープされたポリシリコン、金属、他の適切な導電性材料、又は前述の任意の組合せであるか、それを含んでよい。
【0103】
図19Aの断面
図1900A及び
図19Bの回路
図1900Bに表されるように、第1ゲート電極層1802が第1ゲート電極1310を形成するためパターン化される。第1ゲート電極1310は、横方向にコレクタ領域1308とフローティング拡散ノードFDとの間にある。更に、第1ゲート電極1310は、第1ゲート誘電体層1302とも呼称され且つ第1のゲート誘電体厚T1を有する保護層1304の一部により、第1半導体基板1306から分離される。
【0104】
第1ゲート電極1310と第1ゲート誘電体層1302は、コレクタ領域1308とフローティング拡散ノードFDと共に、第1トランジスタ108を形成する。コレクタ領域1308とフローティング拡散ノードFDは、第1トランジスタ108のための第1ソース/ドレイン領域1312の対としての役割を果たす。このように、第1トランジスタ108の使用の間、第1トランジスタ108のゲート・ソース間電圧がしきい値電圧の上か下かによって、導電性チャネルがコレクタ領域1308からフローティング拡散ノードFDまで形成される。導電性チャネルは、例えば、コレクタ領域1308において蓄積された電荷をフローティング拡散ノードFDへ転送するために用いられてよい。よって、第1トランジスタ108は転送トランジスタ116とも呼称される。
【0105】
第1ゲート電極層1802のパターン化は、例えば、フォトリソグラフィ/エッチングプロセス又は他の適切なパターン化プロセスにより実行されてよい。フォトリソグラフィ/エッチングプロセスは、例えば、第1ゲート電極層1802上にマスクを形成することと、配置されたマスクを用いて第1ゲート電極層1802にエッチングを実行することとを含んでよい。エッチングは、保護層1304中をエッチングする前に停止されるよう図示されている。ただし、エッチングは代替的に保護層1304の厚さを部分的に又は完全にエッチングしてよい。
【0106】
図20の断面
図2000に表されるように、第1相互接続構造1502が第1トランジスタ108とフローティング拡散ノードFDの上方に形成され、第1トランジスタ108とフローティング拡散ノードFDに電気的に結合される。第1相互接続構造1502は、第1相互接続誘電体層1508中の複数の第1導電線1504と複数の第1導電性ビア1506とを含む。第1導電線1504と第1導電性ビア1506は、導電経路を定義するため交互に積み重ねられた複数の第1ワイヤレベル及び複数の第1ビアレベルにそれぞれグループ化される。
【0107】
また
図20の断面
図2000に表されるように、第1接合部分構造1526aが第1相互接続構造1502上に形成される。第1接合部分構造1526aは、第1接合誘電体層1530中の第1接合パッド1532と第1接合ビア1534とを含む。第1接合パッド1532と第1接合誘電体層1530は共通接合面を形成し、第1接合ビア1534は第1接合パッド1532から第1相互接続構造1502まで延伸する。
【0108】
図21、22A、22Bに表されるように、画素センサの第2部分102bを含む第2ICチップ104bが形成される。画素センサの第2部分102bは、それぞれが画素センサの第1部分102aが有する1つのみの第1のゲート誘電体厚以下である、1つのみ、2つ、又はそれ以上のゲート誘電体厚を有する。例えば、画素センサの第2部分102bは、第2ICチップ104bで、第1のゲート誘電体厚T1を含む、1つのみ又は2つのゲート誘電体厚を有する。更に、画素センサの第2部分102bは、画素センサ102が有するトランジスタ総数未満のトランジスタ総数を有し、これは、いくつかの実施形態において、画素センサの第1部分102aが有するトランジスタ総数よりも多い。例えば、画素センサの第1部分102aは1つのトランジスタのみを有し、画素センサの第2部分102bは3つのみ又はそれ以上のトランジスタを有してよい。
【0109】
図21の断面
図2100に表されるように、複数の第2トランジスタ110が第2半導体基板1510の表側1510fs上に形成される。1つの第2トランジスタ110、リセットトランジスタ118のみが示されていることに注意されたい。ただし、追加的な第2トランジスタ(例えば、選択トランジスタとソースフォロアトランジスタ)が以降、
図22Bに示される。第2トランジスタ110は、個別の第2ゲート電極1514と、個別の第2ゲート誘電体層1516と、個別の第2ソース/ドレイン領域1518の対とを含む。第2ゲート電極1514は、第2ゲート電極1514を第2半導体基板1510から分離する第2ゲート誘電体層1516とそれぞれ積み重ねられる。更に、第2ゲート誘電体層1516は、画素センサの第1部分102aが有する唯一のゲート誘電体厚以下の厚さをそれぞれ有する。例えば、リセットトランジスタ118の第2ゲート誘電体層1516は第1のゲート誘電体厚T1を有してよい。第2ソース/ドレイン領域1518の対は第2半導体基板1510中にあり、各第2ゲート電極1514は第2ソース/ドレイン領域1518のそれぞれの対の第2ソース/ドレイン領域の間にある。
【0110】
図22Aの断面
図2200Aと
図22Bの回路
図2200Bに表されるように、第2トランジスタ110の上方に積み重ねられて第2トランジスタ110に電気的に結合される、第2相互接続構造1512と第2接合部分構造1526bが形成される。第2相互接続構造1512は、第2相互接続誘電体層1524中の複数の第2導電線1520と複数の第2導電性ビア1522とを含む。第2導電線1520と第2導電性ビア1522は、導電経路を定義するため交互に積み重ねられた、複数の第2ワイヤレベル及び複数の第2ビアレベルにそれぞれグループ化される。第2接合部分構造1526bは、第2相互接続構造1512を覆って第2相互接続構造1512に電気的に結合される。更に、第1接合部分構造1526aのような第2接合部分構造1526bを説明したが、第1接合ビア1534が第1接合パッド1532から第2相互接続構造1512まで延伸することを除く。
【0111】
図22Bの回路
図2200Bを注視し、複数の第2トランジスタ110は、第2相互接続構造1512により電気的に相互接続された(
図22Aを参照)、リセットトランジスタ118と、ソースフォロアトランジスタ120と、選択トランジスタ122とを含む。ソースフォロアトランジスタ120と選択トランジスタ122は直列に電気的に結合される。更に、リセットトランジスタ118は、ソースフォロアトランジスタ120のゲート電極に電気的に結合された(例えば、電気的に短絡した)ソース/ドレイン領域を有する。
【0112】
図23Aの断面
図2300Aと
図23Bの回路
図2300Bに表されるように、
図20の第1ICチップ104aが垂直に反転され、第1接合界面1528で
図22A及び22Bの第2ICチップ104bに接合される。該接合は、
図20での画素センサ102の第1部分102aから、そして
図22A及び22Bでの画素センサ102の第2部分102bから、画素センサ102を形成する。
【0113】
画素センサ102が第1及び第2ICチップ104a及び104bにまたがることから、画素センサ102は、そうでない場合よりも少ないトランジスタを第1ICチップ104aで有する。例えば、第1ICチップ104aで4つのトランジスタを有する代わりに、画素センサ102は第1ICチップ104aで1つのトランジスタのみを有してよい。つまり、これは画素センサ102が光検出素子106を微細化することなく第1ICチップ104aで微細化されることを可能とする。更に、画素センサ102が第1ICチップ104aで1つのみのゲート誘電体厚(例えば第1のゲート誘電体厚T1)を有するため、そうでない場合のものと比較し、第1トランジスタ108を形成する複雑さが低減される。このようにして、第1トランジスタ108はより容易に微細化することができる。そして、これは光検出素子106を微細化することなく画素センサ102を第1ICチップ104aで微細化することを更に可能とする。
【0114】
光検出素子106は比較的大きく、第1ICチップ104aにはあるが第2ICチップ104bにはないため、第1ICチップ104aでの画素センサ102の部分は画素センサ102の微細化を制限するものである。よって、第1ICチップ104aでの画素センサ102の微細化は、画素センサ102全体の微細化の効果を有することができる。上述したように、光検出素子106を微細化することなしに画素センサ102を微細化することができるため、画素センサ102の性能を小型サイズであっても高くすることができる。
【0115】
図24の断面
図2400に表されるように、
図23A及び23Bの構造が垂直に反転され、第2半導体基板1510は第2半導体基板1510の裏側1510bsから薄型化される。該薄型化は、例えば、化学機械研磨(CMP)等により実行されてよい。
【0116】
また
図24の断面
図2400に表されるように、第2半導体基板1510の裏側1510bsから第2相互接続構造1512まで第2半導体基板1510を通過して延伸する、TSV1634が形成される。更に、TSV1634は、TSV誘電体層1636により第2半導体基板1510と第2相互接続誘電体層1524から分離されて形成される。
【0117】
図25の断面
図2500に表されるように、第3接合部分構造1624aが第2半導体基板1510の裏側1510bs上に形成される。第3接合部分構造1624aは、第2接合誘電体層1628中の第2接合パッド1630と第2接合ビア1632とを含む。第2接合パッド1630と第2接合誘電体層1628は共通接合面を形成し、第2接合ビア1632は第2接合パッド1630からTSV1634まで延伸する。
【0118】
図26、27A、27Bに表されるように、ASIC702を含む第3ICチップ104cが形成される。ASIC702は、それぞれ画素センサ102が第2ICチップ104bで有する1つのみ、2つ、又はそれ以上のゲート誘電体厚のうちの最小ゲート誘電体厚以下の、1つのみ、2つ、又はそれ以上のゲート誘電体厚を有する。例えば、ASIC702は、第3ICチップ104cで、第1のゲート誘電体厚T1を含む、2つのみ又はそれ以上のゲート誘電体厚を有する。
【0119】
図26の断面
図2600に表されるように、複数の第3トランジスタ704が第3半導体基板1608の表側1608fs上に形成される。1つの第3トランジスタ704のみが図示されていることに注意されたい。ただし、追加的な第3トランジスタが
図27Bに示される。第3トランジスタ704は、個別の第3ゲート電極1612と、個別の第3ゲート誘電体層1614と、個別の第3ソース/ドレイン領域1616の対とを含む。第3ゲート電極1612は、第3ゲート電極1612を第3半導体基板1608から分離する第3ゲート誘電体層1614とそれぞれ積み重ねられる。更に、第3ゲート誘電体層1614は、画素センサ102が第2ICチップ104bで有する最小ゲート誘電体厚以下の厚さをそれぞれ有する。例えば、図示された第3トランジスタ704の第3ゲート誘電体層1614は第1のゲート誘電体厚T1を有してよい。第3ソース/ドレイン領域1616の対は第3半導体基板1608中にあり、各第3ゲート電極1612は、第3ソース/ドレイン領域1616のそれぞれの対の第3ソース/ドレイン領域の間にある。
【0120】
図27Aの断面
図2700Aと
図27Bの回路
図2700Bに表されるように、第3トランジスタ704上に積み重ねられて第3トランジスタ704に電気的に結合される、第3相互接続構造1610と第4接合部分構造1624bが形成される。第3相互接続構造1610は、第3相互接続誘電体層1622中の複数の第3導電線1618と複数の第3導電性ビア1620とを含む。第3導電線1618と第3導電性ビア1620は、導電経路を定義するため交互に積み重ねられた、複数の第3ワイヤレベル及び第3ビアレベルにそれぞれグループ化される。第3半導体基板1619を覆う、第3接合部分構造1624aのような第4接合部分構造1624bを説明しているが、第2接合ビア1632が第2接合パッド1630から第3相互接続構造1610まで延伸することを除く。
【0121】
図27Bの回路
図2700Bを注視し、複数の第3トランジスタ704は、少なくとも1つのn型トランジスタ704nと、少なくとも1つのp型トランジスタ704pとを含む。ASIC702での省略符号は、0以上の追加的な第3トランジスタを表すために用いられていることに注意されたい。更に、n型トランジスタ704nは第2のゲート誘電体厚T2を有し、p型トランジスタ704pは第1のゲート誘電体厚T1を有する。
【0122】
【0123】
図29の断面
図2900に表されるように、第1半導体基板1306が第1半導体基板1306の裏側1306bsから薄型化される。該薄型化は、例えば、CMP等により実行されてよい。
【0124】
また
図29の断面
図2900に表されるように、第1半導体基板1306の裏側1306bs上で第1ICチップ104aの上方に積み重ねられる、裏側パッシベーション層1536、カラーフィルタ1538、及びマイクロレンズ1540が形成される。裏側パッシベーション層1536は誘電体であり、放射線を透過する。カラーフィルタ1538は、裏側パッシベーション層1536とマイクロレンズ1540の間にある。更に、カラーフィルタ1538は、第2のカラー波長を遮断しつつ第1のカラー波長を伝達するよう構成される。マイクロレンズ1540は、量子効率を高めるため、入射放射線を光検出素子106上に集中させるよう構成される。
【0125】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29を方法を参照して説明したが、これら図に示された構造は該方法に限定されず、該方法とは別れて独立することができることを理解されたい。
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29を一連の行為として説明したが、他の実施形態において、行為の順序が変えられてよいことを理解されたい。
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は行為の特定の組を図示且つ説明しているが、他の実施形態において、図示及び/又は説明されたいくつかの行為は省かれてよい。更に、他の実施形態において、図示及び/又は説明していない行為が含まれてよい。
【0126】
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29は特定の複数のゲート誘電体厚を有するイメージセンサの形成を表しているが、他の複数のゲート誘電体厚も可能である。例えば、第1、第2、及び第3ICチップ104a~104cの複数のゲート誘電体厚は、代替的に、
図1、2、3A~3C、4~8、9A~9D、10~13、14A~14D、15、16A~16C、17に関して説明した実施形態といった、上述した実施形態のいずれかに基づき形成されてよい。更に、
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29はイメージセンサの単一の画素センサ102の形成を表しているが、画素センサ102の複数のインスタンスが同時に形成されてよいことを理解されたい。これら複数のインスタンスは、例えば、例えば、
図10~12に見られるグリッドパターンに形成されてよい。
【0127】
図30を参照し、
図18、19A、19B、20、21、22A、22B、23A、23B、24~26、27A、27B、28A、28B、29の方法のいくつかの実施形態のブロック
図3000を提供する。
【0128】
3002で、画素センサの第1部分を含む第1ICチップが形成され、画素センサの第1部分は1つのみのゲート誘電体厚を有する。例えば、
図18、19A、19B、20を参照されたい。そのような形成は、例えば、1)3002aで、第1半導体基板中に光検出素子を形成すること(例えば
図18を参照)と、2)3002bで、第1半導体基板の表側を覆う保護層と第1ゲート電極層を堆積すること(例えば
図18を参照)と、3)3002cで、光検出素子に隣接し且つ1つのみのゲート誘電体厚を有する第1トランジスタを形成するため、第1ゲート電極層をパターン化すること(例えば
図19Aと19Bを参照)と、4)3002dで、第1トランジスタを覆って第1トランジスタに電気的に結合された第1相互接続構造を形成すること(例えば
図20を参照)とを含んでよい。
【0129】
3004で、画素センサの第2部分を含む第2ICチップが形成され、画素センサの第2部分は、複数の第2トランジスタを含み、それぞれ画素センサの第1部分が有する1つのみのゲート誘電体厚以下である、1つのみ、2つ、又はそれ以上のゲート誘電体厚を有する。例えば、
図21、22A、22Bを参照されたい。
【0130】
3006で、第1ICチップと第2ICチップが第1接合界面で共に接合される。例えば、
図23Aと23Bを参照されたい。
【0131】
3008で、第2ICチップの第2半導体基板を通過し、第2半導体基板の表側上にある第2ICチップの第2相互接続構造まで延伸する、TSVが形成される。例えば、
図24を参照されたい。
【0132】
3010で、第2半導体基板の裏側上のTSVを覆ってTSVに電気的に結合される、接合構造が形成される。例えば、
図25を参照されたい。
【0133】
3012で、ASICを含む第3ICチップが形成され、ASICは、複数の第3トランジスタを含み、それぞれ画素センサの第2部分が有する1つのみ、2つ、又はそれ以上のゲート誘電体厚以下である、1つのみ、2つ、又はそれ以上のゲート誘電体厚を有する。例えば、
図26、27A、27Bを参照されたい。
【0134】
3014で、第2ICチップと第3ICチップが第2接合界面で共に接合される。例えば、
図28Aと28Bを参照されたい。
【0135】
3016で。第1半導体基板が第1半導体基板の裏側から薄型化される。例えば、
図29を参照されたい。
【0136】
3018で、第1半導体基板の裏側上の第1ICチップの上方に積み重ねられる、裏側パッシベーション層、カラーフィルタ、及びマイクロレンズが形成される。例えば、
図29を参照されたい。
【0137】
図30のブロック
図3000は一連の行為又はイベントを図示且つ説明しているが、そのような行為又はイベントの図示された順序は、限定を意味するものとして解釈されないことを理解されたい。例えば、いくつかの行為は、ここで図示及び/又は説明されたものとは異なる順序及び/又は他の行為又はイベントと同時に起こってよい。更に、全ての行為がここでの説明の1つ又は複数の様態又は実施形態を実装するために必要であるわけではなく、ここで示された1つ又は複数の行為は、1つ又は複数の別の行為及び/又は段階において行われてもよい。
【0138】
いくつかの実施形態において、本開示は、第1ICチップと、第1ICチップに積層された第2ICチップと、第1及び第2ICチップにまたがる画素センサとを有するイメージセンサを提供し、画素センサは、第1ICチップにおいて第1トランジスタと光検出素子とを含み、第2ICチップにおいて複数の第2トランジスタを更に含み、第1トランジスタは第1の厚さを有するゲート誘電体層を含み、複数の第2トランジスタは第1の厚さ以下の第2の厚さを有する個別のゲート誘電体層を含む。いくつかの実施形態において、画素センサは4T型APSである。いくつかの実施形態において、画素センサは、第1ICチップにおいて1つのみのトランジスタを有し、第2ICチップにおいて3つのみ又はそれ以上のトランジスタを有する。いくつかの実施形態において、各第2の厚さは第1の厚さ未満である。いくつかの実施形態において、複数の第2トランジスタは、リセットトランジスタと、ソースフォロアトランジスタと、選択トランジスタとを含み、ソースフォロアトランジスタと選択トランジスタは直列に電気的に結合され、ソースフォロアトランジスタのゲート電極はリセットトランジスタのソース/ドレイン領域及び第1トランジスタのソース/ドレイン領域と電気的に短絡している。いくつかの実施形態において、画素センサは複数の列及び複数の欄において繰り返され、画素センサの繰り返しは重ならない。いくつかの実施形態において、画素センサは1つのみの光検出素子を有する。いくつかの実施形態において、画素センサは、該光検出素子を含む複数の光検出素子と、該第1トランジスタを含む複数の第1トランジスタとを有し、複数の第1トランジスタは一対一対応で複数の光検出素子と対応し、共通ノードに電気的に結合される。
【0139】
いくつかの実施形態において、本開示は、第1半導体基板と、第1半導体基板上の隣接した光検出素子と第1トランジスタと、第2半導体基板と、第2半導体基板上の複数の第2トランジスタと、第2半導体基板が第1及び第3半導体基板の間となるよう第1及び第2半導体基板と積層された第3半導体基板と、第3半導体基板上の複数の第3トランジスタとを含む、もう1つのイメージセンサを提供し、光検出素子と第1トランジスタと第2トランジスタは画素センサを形成し、第2トランジスタの各ゲート誘電体厚は、包括的に、第1トランジスタのゲート誘電体厚と、第3トランジスタ中の最大ゲート誘電体厚との間にある。いくつかの実施形態において、第3トランジスタは、画素センサに電気的に結合されたASICを形成する。いくつかの実施形態において、複数の第2トランジスタの各ゲート誘電体厚は、第1トランジスタのゲート誘電体厚未満である。いくつかの実施形態において、複数の第3トランジスタ中の最大ゲート誘電体厚は、第2トランジスタの各ゲート誘電体厚未満である。いくつかの実施形態において、画素センサは、第2半導体基板で2つのみの異なるゲート誘電体厚を有する。いくつかの実施形態において、複数の第2トランジスタはソースフォロアトランジスタを含み、ソースフォロアトランジスタのゲート電極は第1トランジスタのソース/ドレイン領域と電気的に短絡し、ソースフォロアトランジスタのゲート誘電体厚は第1トランジスタのゲート誘電体厚未満である。
【0140】
いくつかの実施形態において、本開示はイメージセンサの形成方法を提供する。該方法は、第1基板中に光検出素子を形成することと、第1基板上に光検出素子に隣接した第1トランジスタを形成することであって、光検出素子と第1トランジスタは第1画素センサ部分を形成することと、第1トランジスタと光検出素子を覆う第1相互接続構造を形成して、更に第1トランジスタに電気的に結合することとを含む、第1ICチップを形成することと、第2基板上に複数の第2トランジスタを形成することであって、第2トランジスタが第2画素センサ部分を形成することと、第2トランジスタを覆い且つ第2トランジスタに電気的に結合された第2相互接続構造を形成することとを含む、第2ICチップを形成することと、画素センサを形成するため第1及び第2画素センサ部分が積み重ねられて共に電気的に結合されるよう、第1及び第2ICチップを共に接合することとを含み、第1トランジスタは第1の厚さのゲート誘電体層を含み、第2トランジスタは第1の厚さ以下の第2の厚さのゲート誘電体層を含む。いくつかの実施形態において、第1トランジスタを形成することは、光検出素子を覆い且つ第1の厚さを有する誘電体保護層を堆積することと、誘電体保護層を覆うゲート電極層を堆積することと、誘電体保護層により第1基板から分離されたゲート電極を形成するためにゲート電極層をパターン化することとを含み、誘電体保護層は接合後に光検出素子を覆い続ける。いくつかの実施形態において、該接合することは、第1及び第2ICチップそれぞれの金属パッドが1つの界面で共に接合され、第1及び第2ICチップそれぞれの誘電体層が該界面で共に接合される接合により実行される。いくつかの実施形態において、該方法は、第3基板上に複数の第3トランジスタを形成することであって、第3トランジスタは第1及び第2の厚さのそれぞれ以下の第3の厚さの個別のゲート誘電体層を含むことと、第3トランジスタを覆う第3相互接続構造を形成することであって、第3トランジスタと第3相互接続構造はASICを形成することとを含む、第3ICチップを形成することと、第2ICチップが第1ICチップと第3ICチップの間となり、ASICが画素センサに電気的に結合されるよう、第2ICチップと第3ICチップを共に接合することとを更に含む。いくつかの実施形態において、第1ICチップを形成することは、グリッドパターンに配置された第1画素センサ部分の複数のインスタンスを形成することを含み、第2ICチップを形成することは、グリッドパターンに配置された第2画素センサ部分の複数のインスタンスを形成することを含み、第2画素センサ部分の複数のインスタンスが一対一対応で第1画素センサ部分の複数のインスタンスに対応する。
【0141】
上記は、当業者が本開示の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び/又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0142】
本開示のイメージセンサ及びイメージセンサの形成方法は、小型サイズであっても画素センサの高性能の要件が高い応用に用いることができる。
【符号の説明】
【0143】
100、300A、300B、300C、400、500、600、700、900A~900D、1900B、2200B、2300B、2700B、2800B:回路図
102:画素センサ
104a:第1ICチップ
104b:第2ICチップ
104c:第3ICチップ
106:光検出素子
108:第1トランジスタ
110:第2トランジスタ
112:画素回路
114:グランド
116:転送トランジスタ
118:リセットトランジスタ
120:ソースフォロアトランジスタ
122:選択トランジスタ
200、800、1000、1200、1300、1400A~1400D、1500、1600A~1600C、1700、1800、1900A、2000、2100、2200A、2300A、2400、2500、2600、2700A、2800A、2900:断面図
202、802:放射線
602:補助画素回路
702:ASIC
704:第3トランジスタ
704p:p型トランジスタ
704n:n型トランジスタ
1100:平面視レイアウト図
1302:第1ゲート誘電体層
1304:保護層
1306:第1半導体基板
1306bs:第1半導体基板の裏側
1306fs:第1半導体基板の表側
1308:コレクタ領域
1310:第1ゲート電極
1312:第1ソース/ドレイン領域の対
1314:第1チャネル領域
1402:誘電体層
1502:第1相互接続構造
1504:第1導電線
1506:第1導電性ビア
1508:第1相互接続誘電体層
1510:第2半導体基板
1510bs:第2半導体基板の裏側
1510fs:第2半導体基板の表側
1512:第2相互接続構造
1514:第2ゲート電極
1516:第2ゲート誘電体層
1518:第2ソース/ドレイン領域の対
1520:第2導電線
1522:第2導電性ビア
1524:第2相互接続誘電体層
1526:第1接合構造
1526a:第1接合構造
1526b:第2接合構造
1528:第1接合界面
1530:第1接合誘電体層
1532:第1接合パッド
1534:第1接合ビア
1536:裏側パッシベーション層
1538:カラーフィルタ
1540:マイクロレンズ
1602:表側パッシベーション層
1604、1634:基板貫通ビア(TSV)
1606、1636:TSV誘電体層
1608:第3半導体基板
1608fs:第3半導体基板の表側
1610:第3相互接続構造
1612:第3ゲート電極
1614:第3ゲート誘電体層
1616:第3ソース/ドレイン領域の対
1618:第3導電線
1620:第3導電性ビア
1622:第3相互接続誘電体層
1624:第2接合構造
1624a:第3接合部分構造
1624b:第4接合部分構造
1626:第2接合界面
1628:第2接合誘電体層
1630:第2接合パッド
1632:第2接合ビア
1702:トレンチアイソレーション構造
1802:第1ゲート電極層
3000:ブロック図
3002、3002a、3002b、3002c、3002d、3004、3006、3008、3010、3012、3014、3016、3018:行為
A-A’:線
C1、C2、C3、CN:欄
FD:フローティング拡散ノード
OUT:出力
R1、R2、R3、RM:列
SEL:選択信号
T1:第1のゲート誘電体厚
T2:第2のゲート誘電体厚
T3:第3のゲート誘電体厚
T4:第4のゲート誘電体厚
TX:転送信号
VDD:電源電圧
Vrst:リセット電圧