特許 7607665 マルチテナンシーグラフィックス処理ユニットにおける完全利用型ハードウェア

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-12-19

(45)【発行日】2024-12-27

(54)【発明の名称】マルチテナンシーグラフィックス処理ユニットにおける完全利用型ハードウェア

(51)【国際特許分類】

   G06T 15/00 20110101AFI20241220BHJP

【ＦＩ】

G06T15/00 501

【請求項の数】 15

(21)【出願番号】P 2022548924

(86)(22)【出願日】2021-02-26

(65)【公表番号】

(43)【公表日】2023-04-11

(86)【国際出願番号】 US2021019790

(87)【国際公開番号】W WO2021173911

(87)【国際公開日】2021-09-02

【審査請求日】2024-01-30

(31)【優先権主張番号】16/804,334

(32)【優先日】2020-02-28

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】レックス エルドン マクラリー

【審査官】鈴木 肇

(56)【参考文献】

【文献】米国特許第０７７２８８４１（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１１／００８０４１５（ＵＳ，Ａ１）

【文献】特表２０１４－５２０３２８（ＪＰ，Ａ）

【文献】特表２０１３－５０４１２９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １５／１６－１５／１７７

Ｇ０６Ｆ １５／８０

Ｇ０６Ｔ １／００－ １／４０

Ｇ０６Ｔ ３／００－ ５／９４

Ｇ０６Ｔ １１／００－１９／２０

(57)【特許請求の範囲】

【請求項1】

装置であって、
シェーダエンジンのセット［１４０，１４１，１４２，１４３］と、
フロントエンド（ＦＥ）回路のセット［１５０，１５１］であって、前記ＦＥ回路のセットのサブセットは、マッピングに基づいて、前記シェーダエンジンのセットのサブセットに対するジオメトリワークロードをスケジュールするように構成されている、ＦＥ回路のセット［１５０，１５１］と、
前記ＦＥ回路のセットから前記シェーダエンジンのセットを介してメモリ［１３２］に情報を伝達するように構成された物理経路のセット［３１０～３１７］であって、前記物理経路のセットのサブセットは、前記マッピングに基づいて、前記ＦＥ回路のセットのサブセット及び前記シェーダエンジンのセットのサブセットに割り当てられる、物理経路のセット［３１０～３１７］と、を備える、
装置。

【請求項2】

前記物理経路のセットは、前記ＦＥ回路のセットから前記シェーダエンジンのセットに情報を伝達するレーンのセットを有するコマンドバス［３０５］を含み、前記レーンのセットのサブセットは、前記マッピングに基づいて、前記ＦＥ回路のセットのサブセット及び前記シェーダエンジンのセットのサブセットに割り当てられる、
請求項１の装置。

【請求項3】

前記物理経路のセットは、前記シェーダエンジンのセットから受信した情報を保持するためのキャッシュ［７０５］を含み、前記キャッシュの部分は、前記マッピングに基づいて、前記シェーダエンジンのセットのサブセットから受信した情報を保持するために割り当てられる、
請求項２の装置。

【請求項4】

前記物理経路のセットは、前記キャッシュから前記メモリに情報を伝達するように構成されたメモリチャネルのセット［１００１，１００２，１００３，１００４］を含み、前記メモリチャネルのセットのサブセットは、前記キャッシュの部分から前記メモリに情報を伝達するために割り当てられる、
請求項３の装置。

【請求項5】

前記物理経路のセットを構成するための情報を記憶するように構成されたレジスタのセット［３３５］をさらに備える、
請求項４の装置。

【請求項6】

前記レジスタのセットは、前記マッピングに基づいて前記レーンのセットの前記サブセットを前記ＦＥ回路のセットの前記サブセットに割り当てるために使用される情報を記憶するためのレジスタの第１のサブセットと、前記キャッシュを分割して、前記シェーダエンジンのセットのサブセットから受信した情報を保持するための前記部分を割り当てるために使用される情報を記憶するためのレジスタの第２のサブセットと、前記キャッシュの部分から前記メモリに情報を伝達するために前記メモリチャネルのセットのサブセットを割り当てるように構成されたレジスタの第３のサブセットと、を含む、
請求項５の装置。

【請求項7】

前記物理経路のセットのサブセットは、前記シェーダエンジンの前記サブセット上で同時に実行しているアプリケーションに関連付けられる、
請求項１～６の何れかの装置。

【請求項8】

前記マッピングは、前記アプリケーションの特性に基づいて決定される、
請求項７の装置。

【請求項9】

前記マッピングは、前記アプリケーションに関連付けられた複雑度及びグラフィックス解像度のうち少なくとも１つに基づいて決定される、
請求項８の装置。

【請求項10】

方法であって、
フロントエンド（ＦＥ）回路のセット［１５０，１５１］のサブセットを、シェーダエンジンのセット［１４０，１４１，１４２，１４３］の対応するサブセットにマッピングするマッピング情報を含むレジスタのセットにアクセスすることと、
前記マッピング情報に基づいて、物理経路のセット［３１０～３１７］を、前記ＦＥ回路のセットのサブセットから前記シェーダエンジンのセットの対応するサブセットを介してメモリ［１３２］に情報を伝達するサブセットに空間的に分割することと、を含む、
方法。

【請求項11】

前記物理経路のセットは、前記ＦＥ回路のセットから前記シェーダエンジンのセットに情報を伝達するレーンのセットを有するコマンドバス［３０５］を含み、前記物理経路のセットを空間的に分割することは、前記レーンのセットのサブセットを、前記ＦＥ回路のセットのサブセット及び前記シェーダエンジンのセットのサブセットに割り当てることを含む、
請求項１０の方法。

【請求項12】

前記物理経路のセットは、前記シェーダエンジンのセットから受信した情報を保持するためのキャッシュ［７０５］を含み、前記物理経路のセットを空間的に分割することは、前記キャッシュを、前記シェーダエンジンのセットのサブセットから受信した情報を保持するための部分に分割することを含む、
請求項１１の方法。

【請求項13】

前記物理経路のセットは、前記キャッシュからメモリに情報を伝達するように構成されたメモリチャネルのセット［１００１，１００２，１００３，１００４］を含み、前記物理経路のセットを空間的に分割することは、前記キャッシュの部分から前記メモリに情報を伝達するために前記メモリチャネルのセットのサブセットを割り当てることを含む、
請求項１２の方法。

【請求項14】

前記物理経路のセットを空間的に分割することは、レジスタのセットに記憶された情報に基づいて前記物理経路のセットを空間的に分割することを含む、
請求項１３の方法。

【請求項15】

前記レジスタのセットは、前記マッピングに基づいて前記レーンのセットの前記サブセットを前記ＦＥ回路のセットの前記サブセットに割り当てるために使用される情報を記憶するためのレジスタの第１のサブセットと、前記キャッシュを分割して、前記シェーダエンジンのセットのサブセットから受信した情報を保持するための前記部分を割り当てるために使用される情報を記憶するためのレジスタの第２のサブセットと、前記キャッシュの部分から前記メモリに情報を伝達するために前記メモリチャネルのセットのサブセットを割り当てるように構成されたレジスタの第３のサブセットと、を含む、
請求項１４の方法。

【発明の詳細な説明】

【背景技術】

【0001】

ゲーミング及び他のグラフィック集中的なアプリケーションは、ユーザ定義の再構成可能な仮想パイプラインとしてグラフィックスパイプラインを実装するために使用されるシェーダエンジン及び固定機能ハードウェアユニットを含む、グラフィックス処理ユニット（ＧＰＵ）の物理的リソースを貪欲に消費するものである。例えば、三次元（３Ｄ）グラフィックスを処理するための従来のグラフィックスパイプラインは、プログラム可能なシェーダによってサポートされる一連の固定機能ハードウェアブロック構成で形成される。これらの構成は、通常、Ｍｉｃｒｏｓｏｆｔ ＤＸ １１／１２、Ｋｈｒｏｎｏｓ Ｇｒｏｕｐ、ＯｐｅｎＧＬ、Ｖｕｌｋａｎ等によって定義されるＡＰＩ等のグラフィックスアプリケーションプログラミングインターフェース（ＡＰＩ）を介して構成される。ゲームは、典型的に、ゲームのグラフィックス処理要件を処理するように最適化されたコンソール（Ｘｂｏｘ及びＰｌａｙＳｔａｔｉｏｎ４等）及びパーソナルコンピュータ（ＰＣ）でプレイされる。しかしながら、コンソール及びゲーミングＰＣは高価であり、いくつかのゲームは、ゲーミング形式のうち１つでのみ利用可能である。クラウドゲーミングは、レンダリングされたグラフィックスをユーザにストリームするクラウドサーバ内のＧＰＵにグラフィックス処理を移し、それによってユーザのハードウェア要件を減らし、ユーザが複数の形式でゲームをプレイすることを可能にすることにより、これらの欠点を克服する。

【0002】

本開示は、添付の図面を参照することによってより良好に理解され、その多くの特徴及び利点が当業者に明らかになる。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、マルチテナンシーグラフィックス処理ユニット（ＧＰＵ）内に空間分割式の完全利用可能なハードウェアを実装する処理システムのブロック図である。

【図2】いくつかの実施形態による、ハードウェア利用を改善するために柔軟な空間分割を使用するＧＰＵのブロック図である。

【図3】いくつかの実施形態による、空間分割用に構成されたコマンドバスを含む、ＧＰＵの一部のブロック図である。

【図4】いくつかの実施形態による、単一のフロントエンド（ＦＥ）回路がシェーダエンジン（ＳＥ）のセットに対するコマンドをスケジュールすることを可能にするために空間的に分割されたコマンドバスを含む、ＧＰＵの一部のブロック図である。

【図5】いくつかの実施形態による、ＦＥ回路の第１のサブセットとＳＥのセットの第１のサブセットとの間に第１の物理経路を提供するために空間的に分割されたコマンドバス３０５を含む、ＧＰＵの一部のブロック図である。

【図6】いくつかの実施形態による、ＦＥ回路の第２のサブセットとＳＥのセットの第２のサブセットとの間に第２の物理経路を提供するために空間的に分割されたコマンドバスを含む、ＧＰＵの一部のブロック図である。

【図7】いくつかの実施形態による、空間分割に利用可能なキャッシュを含む、ＧＰＵの一部のブロック図である。

【図8】いくつかの実施形態による、ＳＥの第１のサブセットにキャッシュ部分の第１のサブセットへのアクセスを提供するために分割されたキャッシュを含む、ＧＰＵの一部のブロック図である。

【図9】いくつかの実施形態による、ＳＥの第２のサブセットにキャッシュ部分の第２のサブセットへのアクセスを提供するために分割されたキャッシュを含む、ＧＰＵの一部のブロック図である。

【図10】いくつかの実施形態による、空間分割に利用可能なメモリチャネルのセットを含む、ＧＰＵの一部のブロック図である。

【図11】いくつかの実施形態による、メモリへの第１の経路を提供する第１のサブセットに分割されたメモリレーンを含む、ＧＰＵの一部のブロック図である。

【図12】いくつかの実施形態による、メモリへの第２の経路を提供する第２のサブセットに分割されたメモリレーンを含む、ＧＰＵの一部のブロック図である。

【図13】いくつかの実施形態による、ＧＰＵのリソースを空間的に分割する方法のフロー図である。

【発明を実施するための形態】

【0004】

クラウドサーバ内のグラフィックス処理ユニット（ＧＰＵ）は、コマンドのフェッチ、ジッタの処理、ジオメトリ操作の実行、及び、光線追跡の実行等のタスクを処理するためのフロントエンド（ＦＥ）ハードウェアを含む。ＦＥハードウェアは、典型的には、コマンドフェッチャーと、フェッチされたコマンドを保持するための先入先出（first-in-first-out、ＦＩＦＯ）バッファ等のキューと、ＧＰＵ内のシェーダエンジン上で実行するためにコマンドバッファからのコマンドをスケジュールするスケジューラと、を含む。シェーダエンジンは、ＦＥハードウェアによって提供されるコマンドを実行するために、１つ以上のプロセッサ及び１つ以上の算術論理装置（ＡＬＵ）を使用して実装される。シェーディングされたピクセルの値等のようにシェーダによって生成された結果は、頻繁に使用される情報を記憶する１つ以上のキャッシュに出力され、この情報は、対応するメモリにも記憶される。したがって、ＧＰＵは、これらのエンティティ間の結果、キャッシュ、ポート及びインターフェースを保持するためのメモリ又はレジスタを含む。情報は、ＦＥハードウェアからシェーダエンジンにコマンドを搬送するためのコマンドバス、シェーダエンジンからの出力を記憶するためのキャッシュ、及び、キャッシュされた情報をメモリに伝達するためのメモリチャネルを含む経路を介して、ＦＥハードウェアからメモリに流れる。したがって、ＧＰＵのリソースは、コマンドバスを介してシェーダエンジンにコマンド及びデータを伝達するために使用される帯域幅と、シェーダエンジンによって生成された結果を記憶するキャッシュと、キャッシュとメモリとの間で情報を伝達するメモリチャネルと、を含む。

【0005】

クラウドサーバ内のＧＰＵのセットは、動的に変化する異なるアプリケーションの混合を実行する。例えば、クラウドサーバは、第１の時間間隔で４つの容易なゲーム（比較的低いリソース消費を伴う）、第２の時間間隔で２つの中級のゲーム（中程度のリソース消費を伴う）、及び、第３の時間間隔で単一の複雑なゲーム（比較的高いリソース消費を伴う）を実行している可能性がある。クラウドサーバ上で実行しているゲームは、クラウドサーバ上のそれぞれのゲームがクラウドサーバ上で実行している他のゲームの影響を受けないように、互いに分離されるべきである。したがって、ＧＰＵ上で実行しているアプリケーションは、同時に実行しているアプリケーションが、同じ共有経路（又は経路の一部分）に依存する場合にその他のアプリケーションの性能に影響を及ぼすため、ＧＰＵを介して経路を共有することが許可されるべきではない。その結果、複数のアプリケーションが従来のＧＰＵ上で同時に実行している場合、一度に１つのアプリケーションのみに、ＧＰＵ内で共有されるバス、キャッシュ及びメモリチャネルを介したＦＥハードウェアからメモリへのアクセスが与えられ、これは時折「砂時計の問題（hourglass problem）」と呼ばれる。

【0006】

図１～図１３は、ＧＰＵのリソースの空間分割を使用してＧＰＵ上で同時に実行しているアプリケーション間のリソース分離を提供する、ＧＰＵの実施形態を開示する。いくつかの実施形態では、ＧＰＵは、フロントエンド（ＦＥ）ハードウェアから、アプリケーションに割り当てられたシェーダエンジンのサブセットにコマンドを伝達するコマンドバス、シェーダエンジンのサブセットから出力を受信する共有キャッシュ、及び、共有キャッシュとメモリとの間のメモリチャネルを分割する。空間分割は、アプリケーションの複雑度、グラフィックス解像度等の同時アプリケーションの特性に基づいて実行される。それぞれのアプリケーションのコマンドバスパーティションは、対応する共有キャッシュのパーティション及びメモリチャネルのパーティションにマッピングされる。ＧＰＵのいくつかの実施形態は、複数のＦＥ回路、レーンのセットを実装するコマンドバス、シェーダエンジンのセット、シェーダエンジンによって共有されるキャッシュ、及び、キャッシュとメモリとの間のメモリチャネルのセットをサポートするデータファブリックを含む。次いで、コマンドバスのレーン、キャッシュ及びメモリチャネルのセットは、ＧＰＵ上で同時に実行しているアプリケーション間で分割される。例えば、第１のアプリケーション及び第２のアプリケーションがＧＰＵ上で同時に実行している場合、レーンの第１のサブセットが、第１のアプリケーションによって生成されたコマンドをＦＥ回路の第１のサブセットからシェーダエンジンの第１のサブセットに伝達するために割り当てられ、レーンの第２のサブセットが、第２のアプリケーションによって生成されたコマンドをＦＥ回路の第２のサブセットからシェーダエンジンの第２のサブセットに伝達するために割り当てられる。シェーダエンジンの第１のサブセット及び第２のサブセットによって生成された結果は、キャッシュの第１の部分及び第２の部分にそれぞれ提供される。次いで、メモリチャネルの第１のサブセット及び第２のサブセットは、キャッシュの第１の部分及び第２の部分からの情報をそれぞれメモリに書き戻すために使用される。いくつかの実施形態では、メモリチャネルの第１のサブセット及び第２のサブセットは、例えば、第１のベースアドレス及び第２のベースアドレスによって示されるメモリ位置並びにメモリストライドに情報を書き込むことによって、メモリの異なる部分にマッピングされる。

【0007】

図１は、いくつかの実施形態による、マルチテナンシー（multi-tenancy）グラフィックス処理ユニット（ＧＰＵ）１０５内に空間分割式の完全利用可能なハードウェアを実装する処理システム１００のブロック図である。処理システム１００は、１つ以上の中央演算処理装置（ＣＰＵ）１１０，１１１を含む。２つのＣＰＵ１１０，１１１が図１に示されているが、処理システム１００のいくつかの実施形態は、より多くの又はより少ないＣＰＵを含む。スケーラブルデータファブリック（ＳＤＦ）１１５は、処理システム１００内のエンドポイント間のデータフローをサポートする。ＳＤＦ１１５のいくつかの実施形態は、ペリフェラルコンポーネントインターフェース（ＰＣＩ）物理層、メモリコントローラ、ユニバーサルシリアルバス（ＵＳＢ）ハブ、ＧＰＵ１０５及びＣＰＵ１１０，１１１を含む計算及び実行ユニット、並びに、他のエンドポイント等の接続点間のデータフローをサポートする。図示した実施形態では、ＳＤＦ１１５は、入力／出力（Ｉ／Ｏ）ハブ１２０に接続され、これは次にＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩ－Ｅ）バス１２５及びノースバウンドインターフェイス（ＮＢＩＦ）１３０に接続される。また、ＳＤＦ１１５は、動的ランダムアクセスメモリ（ＤＲＡＭ）又は他のメモリタイプを使用して実装される、メモリ１３２と通信するためのメモリチャネルのセットを提供する。スケーラブルコントロールファブリック（ＳＣＦ）１３５は、処理システム１００内でシステム制御信号を伝達する制御通信プレーン（control communication plane）を提供する。システム制御信号の例は、熱及び電力管理、試験、セキュリティ等をサポートするために使用される制御信号である。

【0008】

ＧＰＵ１０５は、コマンドを同時に又は並行して実行するために使用されるシェーダエンジン（ＳＥ）１４０，１４１，１４２，１４３のセット（本明細書では「ＳＥ１４０～１４３」と総称される）を含む。ＳＥ１４０～１４３のいくつかの実施形態は、ＣＰＵ１１０，１１１のうち何れかから受信したドローコール内の情報を使用して、シーンのモデルを表すプリミティブの頂点をシェーディングするように構成されている。また、ＳＥ１４０～１４３は、シェーディングされたプリミティブに基づいて生成されたピクセルをシェーディングし、シェーディングされたピクセルをユーザに提示するためのディスプレイに、例えば、Ｉ／Ｏハブ１２０を介して提供する。４つのシェーダエンジンが図１に示されているが、ＧＰＵ１０５のいくつかの実施形態は、より多くの又はより少ないシェーダエンジンを含む。ＳＥ１４０～１４３は、頻繁に使用されるデータ及び命令を記憶するグラフィックスＬ２キャッシュ１４５に接続される。いくつかの実施形態では、Ｌ２キャッシュ１４５は、ＳＥ１４０～１４３に実装されている１つ以上のＬ１キャッシュと、処理システム１００に実装されている１つ以上のＬ３キャッシュ（又は他のラストレベルキャッシュ）と、に接続される。キャッシュは、Ｌ２キャッシュ１４５を含むキャッシュ階層を形成する。キャッシュ階層内の他のキャッシュは、明確にするために図１に示されていない。

【0009】

ＧＰＵ１０５内のフロントエンド（ＦＥ）回路は、ジオメトリワークロードのプリミティブをフェッチし、シェーダエンジン上で実行するためにジオメトリワークロードをスケジュールし、場合によっては、シリアル同期、状態更新、ドローコール、キャッシュアクティビティ、及び、プリミティブのテッセレーションを処理する。ＧＰＵ１０５内のＦＥ回路は、ＦＥ回路１５０，１５１を含むが、ＦＥ回路のいくつかの実施形態は、本明細書で説明するように、追加のＦＥ回路を含むように分割される。また、ＦＥ回路は、ＦＥ回路１５０，１５１によって共有される（及びＦＥ回路１５０と１５１との間で分配される）共有リソース１５３を含む（又は共有リソース１５３へのアクセスを有する）。例えば、共有リソース１５３は、ＦＥ回路１５０，１５１の両方がアクティブであり、異なるスレッド又はアプリケーションを実行している場合に、ＦＥ回路１５０，１５１に別々に割り当てられる２つの部分に分割される。別の例では、共有リソース１５３の全ては、ＦＥ回路１５０，１５１のうち何れかのみがアクティブである場合に、又は、ＦＥ回路１５０，１５１の組み合わされたリソースが単一のスレッド若しくはアプリケーションをサポートするために使用される場合に、単一のＦＥ回路に割り当てられる。共有リソース１５３は、キャッシュ、算術論理装置（ＡＬＵ）等を含む。ＦＥ回路１５０，１５１は、ＳＥ１４０～１４３へのコマンド及びコマンドに関連付けられたデータを伝達するバス１５５に結合される。バス１５５のいくつかの実施形態は、複数のマスター及び複数のスレーブをサポートする読み取り及び書き込み動作を登録するためのハブとして機能する、グラフィックスレジスタバスマネージャ（ＧＲＢＭ）等のコマンドバスである。ＧＲＢＭは、場合によっては、デイジーストア構成で実装される。

【0010】

ＧＰＵ１０５のリソースの空間分割は、ＧＰＵ１０５が、異なるアプリケーションに関連付けられた異なるワークロード又はスレッドを同時に実行することを可能にする。例えば、ＳＥ１４０～１４３の第１のサブセットは、第２のアプリケーションのコマンドを実行するＳＥ１４０～１４３の第２のサブセットと同時に、第１のアプリケーションのコマンドを実行し得る。ＦＥ回路１５０，１５１のセットのサブセットは、場合によってはワークロード又はアプリケーションの特性に基づいて決定されるマッピングに基づいて、ＳＥ１４０～１４３のセットのサブセットに対するジオメトリワークロードをスケジュールする。また、ＧＰＵ１０５は、ＳＥ１４０～１４３を介してＦＥ回路１５０，１５１からメモリ１３２に情報を伝達する物理経路のセット（明確にするために図１に示されていない）を含む。物理経路のセットのサブセットは、マッピングに基づいて、ＦＥ回路１５０，１５１のセットのサブセットとＳＥ１４０～１４３のセットのサブセットとの組み合わせに割り当てられる。マッピングは、ＧＰＵ１０５を構成するために使用される、レジスタのセット（明確にするために図１に示されていない）に記憶された情報を決定する。場合によっては、レジスタのセットは、物理経路のセットの空間分割を示す情報を記憶し、これは、異なるアプリケーションに関連付けられたコマンド間の分離を提供するために使用される。いくつかの実施形態では、異なる空間パーティション内の物理経路には、それらの対応する割り当て済みの物理経路への排他的アクセスが付与され、その結果、ＦＥ回路１５０，１５１及びＳＥ１４０～１４３のサブセットの１つの組み合わせに割り当てられた物理経路は、その組み合わせによってのみ使用され、ＦＥ回路１５０，１５１及びＳＥ１４０～１４３のサブセットの任意の他の組み合わせでは使用することができない。

【0011】

図２は、いくつかの実施形態による、ハードウェア利用を改善するために柔軟な空間分割を使用するＧＰＵ２００のブロック図である。ＧＰＵ２００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。ＧＰＵ２００は、本明細書では「ＦＥ回路２０１～２０３」と総称される、ＦＥ回路２０１，２０２，２０３のセットを含む。本明細書で使用される場合、「ＦＥ回路のセット」という語句は、必要に応じてオン又はオフにされる異なる物理的構成要素、及び、マルチスレッドのＦＥ回路を利用する異なるスレッドを指す。本明細書で説明するように、ＦＥ回路２０１～２０３は、本明細書では「ＳＥ２０５～２０７」と総称される、対応するＳＥ２０５，２０６，２０７で実行するためのコマンドバッファをスケジュールすることを含むフロントエンド機能を実行する。ＦＥ回路２０１～２０３は、ＧＰＵ２００のリソースを空間的に分割することによって形成される異なる経路に選択的に接続される。図示した実施形態では、ＦＥ回路２０１～２０３は、スイッチング回路２１５を使用して経路２１１，２１２，２１３に選択的に接続される。スイッチング回路２１５は、図２ではデマルチプレクサとして表されているが、スイッチング回路２１５は、１つ以上のスイッチ、データファブリック、ルータ、マルチプレクサ、デマルチプレクサ等も含み得る。スイッチング回路２１５及び空間的に分割された経路の他の部分は、構成レジスタ（明確にするために図２に示されていない）に記憶された値に基づいて構成されている。

【0012】

空間的に分割された経路２１１～２１３は、ＦＥ回路２０１～２０３からＳＥ２０５～２０７を介してメモリに流れるコマンド及びデータのための経路を提供する。図示した実施形態では、メモリは、本明細書では「メモリパーティション２２１～２２３」と総称されるメモリパーティション２２１，２２２，２２３に分割される。ＧＰＵ２００のリソースは、ＦＥ回路２０１～２０３とＳＥ２０５～２０７との間で情報を伝達するための複数のレーンを含むコマンドバスを含む。したがって、空間的に分割された経路は、本明細書では「レーンサブセット２３１～２３３」と総称されるコマンドバスのレーンのサブセット２３１，２３２，２３３を含む。また、ＧＰＵ２００のリソースは、ＳＥ２０５～２０７によって生成された情報をメモリに伝達するメモリチャネルのセットを含む。したがって、空間的に分割された経路は、本明細書では「メモリチャネルサブセット２４１～２４３」と総称される、メモリチャネルのサブセット２４１，２４２，２４３を含む。

【0013】

図示した実施形態では、スイッチング回路２１５は、ＦＥ回路２０１～２０３のそれぞれを経路２１１～２１３のうち対応する１つにマッピングする。しかしながら、スイッチング回路２１５は、ＦＥ回路２０１～２０３のサブセットを、経路２１１～２１３のサブセット又は組み合わせに選択的且つ再構成可能にマッピングする。さらに、いくつかの実施形態では、経路２１１～２１３は、本明細書で説明するように、複数のＳＥ２０５～２０７及びＧＰＵ２００の対応するリソースを含む。ＦＥ回路２０１～２０３、ＳＥ２０５～２０７、及び、空間的に分割された経路２１１～２１３のリソースの割り当ては、異なる数のアプリケーション又はスレッドを実行する場合にＧＰＵ２００のリソースが完全に利用されるように決定される。例えば、単一のスレッドがＧＰＵ２００上で実行している場合、ＦＥ回路２０１～２０３、ＳＥ２０５～２０７、及び、空間的に分割された経路２１１～２１３のリソースは、単一のスレッドに割り当てられる。別の例では、複数のスレッドがＧＰＵ２００上で実行している場合、本明細書で説明するように、ＦＥ回路２０１～２０３、ＳＥ２０５～２０７、及び、空間的に分割された経路２１１～２１３のリソースは、複数のスレッド間で分割されて共有される。

【0014】

図３は、いくつかの実施形態による、空間分割用に構成されたコマンドバス３０５を含む、ＧＰＵの一部（部分）３００のブロック図である。部分３００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。コマンドバス３０５は、ＦＥ回路３２０，３２１のセットと、本明細書では「ＳＥ３２５～３２８」と総称されるＳＥ３２５，３２６，３２７，３２８のセットとの間で情報を独立して伝達するレーン３１０，３１１，３１２，３１３，３１４，３１５，３１６，３１７（本明細書では「レーン３１０～３１７」と総称される）を含む。

【0015】

部分３００は、ＦＥ回路３２０，３２１のサブセットをレーン３１０～３１７の対応するサブセットに選択的に接続するスイッチング回路３３０を含む。いくつかの実施形態では、スイッチング回路３３０は、１つ以上のレジスタ３３５に記憶された情報に基づいて構成されている。また、部分３００は、レーン３１０～３１７のサブセットをＳＥ３２５～３２８のサブセットに選択的に接続するスイッチング回路３４０を含む。いくつかの実施形態では、スイッチング回路３４０は、１つ以上のレジスタ３４５に記憶された情報に基づいて構成されている。レジスタ３３５，３４５に記憶された情報は、ＦＥ回路３２０，３２１のサブセットをＳＥ３２５～３２８の対応するサブセットに関連付けるマッピングを表す。スイッチング回路３３０，３４０は、レジスタ３３５，３４５に記憶された情報を使用して、ＦＥ回路３２０，３２１のサブセットとＳＥ３２５～３２８の対応するサブセットとの間の物理経路を形成するようにレーン３１０～３１７を分割する。したがって、レーン３１０～３１７の相互排他的なサブセットが、ＦＥ回路３２０，３２１のサブセットとＳＥ３２５～３２８の対応するサブセットとの間で情報を伝達するために提供され、これにより、異なる物理経路に関連付けられた異なる割り当てに対して、ＧＰＵの部分３００によって処理されるコマンド間の分離が提供される。

【0016】

図４は、いくつかの実施形態による、単一のＦＥ回路がＳＥのセットに対するコマンドをスケジュールすることを可能にするために空間的に分割されたコマンドバス３０５を含む、ＧＰＵの部分３００のブロック図である。図３に関して本明細書で説明したように、コマンドバス３０５は、ＦＥ回路３２０，３２１のサブセットとＳＥ３２５～３２８のサブセットとの間で情報を伝達するレーン３１０～３１７のセットを含む。図示した実施形態では、スイッチング回路３３０は、レジスタ３３５に記憶された情報に基づいて、ＦＥ回路３２０を含むＦＥ回路のサブセットにレーン３１０～３１７のセット全体を割り当てるように構成されている。スイッチング回路３３０は、ＦＥ回路３２１を表すボックスの破線の輪郭によって示されるように、ＦＥ回路３２１を含むＦＥ回路の別のサブセットに、レーン３１０～３１７の何れのアクセスも提供しない。スイッチング回路３４０は、レジスタ３４５に記憶された情報に基づいて、レーン３１０～３１７をＳＥ３２５～３２８のセットに接続するように構成されている。したがって、空間分割は、ＦＥ回路３２０に、レーン３１０～３１７を含む物理経路への排他的なアクセスを提供する。ＦＥ回路３２０は、レーン３１０～３１７を使用して、ＳＥ３２５～３２８のセットへのコマンドをスケジュールし、提供する。

【0017】

図５は、いくつかの実施形態による、ＦＥ回路の第１のサブセットとＳＥのセットの第１のサブセットとの間に第１の物理経路を提供するために空間的に分割されたコマンドバス３０５を含む、ＧＰＵの部分３００のブロック図である。図３に関して本明細書で説明したように、コマンドバス３０５は、ＦＥ回路３２０，３２１のサブセットとＳＥ３２５～３２８のサブセットとの間で情報を伝達するレーン３１０～３１７のセットを含む。図示した実施形態では、スイッチング回路３３０は、レジスタ３３５に記憶された情報に基づいて、レーン３１０～３１３を含む第１のサブセットへの排他的なアクセスをＦＥ回路３２０に提供するように構成されている。スイッチング回路３３０は、ＦＥ回路３２１を表すボックスの破線の輪郭によって示されるように、レーンの第１のサブセット３１０～３１３へのアクセスをＦＥ回路３２１に提供しない。スイッチング回路３４０は、レジスタ３４５に記憶された情報に基づいて、レーン３１０～３１３をＳＥの第１のサブセット３２５，３２６に接続するように構成されている。スイッチング回路３４０は、レーン３１０～３１３をＳＥの第２のサブセット３２７，３２８に接続しない。したがって、空間分割は、レーン３１０～３１３を含む物理経路への排他的なアクセスをＦＥ回路３２０に提供する。ＦＥ回路３２０は、レーン３１０～３１３を使用して、ＳＥ３２５，３２６のセットへのコマンドをスケジュールし、提供する。

【0018】

図６は、いくつかの実施形態による、ＦＥ回路の第２のサブセットとＳＥのセットの第２のサブセットとの間に第２の物理経路を提供するために空間的に分割されたコマンドバス３０５を含む、ＧＰＵの部分３００のブロック図である。図３に関して本明細書で説明したように、コマンドバス３０５は、ＦＥ回路３２０，３２１のサブセットとＳＥ３２５～３２８のサブセットとの間で情報を伝達するレーン３１０～３１７のセットを含む。図示した実施形態では、スイッチング回路３３０は、レジスタ３３５に記憶された情報に基づいて、レーン３１４～３１７を含む第２のサブセットへの排他的なアクセスをＦＥ回路３２１に提供するように構成されている。スイッチング回路３３０は、ＦＥ回路３２０を表すボックスの破線の輪郭によって示されるように、レーンの第２のサブセット３１４～３１７へのアクセスをＦＥ回路３２０に提供しない。スイッチング回路３４０は、レジスタ３４５に記憶された情報に基づいて、レーン３１４～３１７をＳＥの第２のサブセット３２７，３２８に接続するように構成されている。スイッチング回路３４０は、レーン３１４～３１７をＳＥの第１のサブセット３２５，３２６に接続しない。したがって、空間分割は、レーン３１４～３１７を含む物理経路への排他的なアクセスをＦＥ回路３２１に提供する。ＦＥ回路３２１は、レーン３１４～３１７を使用して、ＳＥ３２７，３２８のセットへのコマンドをスケジュールし、提供する。このようにして、（図５に示すように）ＦＥ回路３２０に割り当てられた物理経路は、図６に示すように、ＦＥ回路３２１に割り当てられた物理経路と同時に使用される。

【0019】

図７は、いくつかの実施形態による、空間分割に利用可能なキャッシュ７０５を含む、ＧＰＵの部分７００のブロック図である。部分７００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。キャッシュ７０５は、異なるアプリケーション及びＦＥ回路のサブセットに関連付けられた異なる物理経路に部分７１０，７１１，７１２，７１３（本明細書では「キャッシュ部分７１０～７１３」と総称される）を割り当てるために選択的に分割される。また、ＧＰＵの部分７００は、ＳＥ７２０，７２１，７２２，７２３（本明細書では「ＳＥ７２０～７２３」と総称される）のサブセットをキャッシュ部分７１０～７１３に選択的に接続するスイッチング回路７１５を含む。スイッチング回路７１５は、レジスタ７２５に記憶された情報に基づいて構成される。したがって、キャッシュ部分７１０～７１３は、ＳＥ７２０～７２３を介してＦＥ回路からメモリに情報を伝達するために使用される物理経路の一部である。

【0020】

図示した実施形態では、キャッシュ７０５は、キャッシュ部分７１０～７１３が異なる物理経路の一部であるように分割される。スイッチング回路７１５は、ＳＥ７２０をキャッシュ部分７１０に接続し、ＳＥ７２１をキャッシュ部分７１１に接続し、ＳＥ７２２をキャッシュ部分７１２に接続し、ＳＥ７２３をキャッシュ部分７１３に接続する。したがって、ＳＥ７２０～７２３は、それらの対応するキャッシュ部分７１０～７１３への排他的アクセスを有し、ＳＥ７２０～７２３によってキャッシュ部分７１０～７１３に記憶された情報は、他のＳＥ７２０～７２３によって他のキャッシュ部分７１０～７１３に記憶された情報から分離される。

【0021】

図８は、いくつかの実施形態による、ＳＥの第１のサブセットにキャッシュ部分の第１のサブセットへのアクセスを提供ために分割されたキャッシュ７０５を含む、ＧＰＵの部分７００のブロック図である。部分７００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。図示した実施形態では、キャッシュ７０５は、キャッシュ部分の第１のサブセット７１０，７１１が、ＳＥの第１のサブセット７２０，７２１を含む第１の物理経路に割り当てられるように分割される。スイッチング回路７１５は、ＳＥの第１のサブセット７２０，７２１をキャッシュ部分の第１のサブセット７１０，７１１に接続する。ＳＥの第１のサブセット７２０，７２１は、キャッシュ部分の第１のサブセット７１０，７１１を単一の共有キャッシュとして利用する。したがって、ＳＥ７２０，７２１は、キャッシュ部分の第１のサブセット７１０，７１１内の共有キャッシュリソースへの排他的なアクセスを有し、ＳＥの第１のサブセット７２０，７２１によってキャッシュ部分の第１のサブセット７１０，７１１に記憶された情報は、他のＳＥ７２２，７２３によって他のキャッシュ部分７１２，７１３に記憶された情報から分離される。

【0022】

図９は、いくつかの実施形態による、ＳＥの第２のサブセットにキャッシュ部分の第２のサブセットへのアクセスを提供するために分割されたキャッシュ７０５を含む、ＧＰＵの部分７００のブロック図である。部分７００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。図示した実施形態では、キャッシュ７０５は、キャッシュ部分の第２のサブセット７１２，７１３が、ＳＥの第２のサブセット７２２，７２３を含む第２の物理経路に割り当てられるように分割される。スイッチング回路７１５は、ＳＥの第２のサブセット７２２，７２３をキャッシュ部分の第２のサブセット７１２，７１３に接続する。ＳＥの第２のサブセット７２２，７２３は、キャッシュ部分の第２のサブセット７１２，７１３を単一の共有キャッシュとして利用する。したがって、ＳＥ７２２，７２３は、キャッシュ部分の第２のサブセット７１２，７１３内の共有キャッシュリソースへの排他的なアクセスを有し、ＳＥの第２のサブセット７２２，７２３によってキャッシュ部分の第２のサブセット７１２，７１３に記憶された情報は、他のＳＥ７２０，７２１によって他のキャッシュ部分７１０，７１１に記憶された情報から分離される。このようにして、（図８に示すように）キャッシュ部分の第１のサブセット７１０，７１１を含む物理経路は、図９に示すように、キャッシュ部分の第２のサブセット７１２，７１３に割り当てられた物理経路と同時に使用される。

【0023】

図１０は、いくつかの実施形態による、空間分割に利用可能なメモリチャネルのセットを含む、ＧＰＵの部分１０００のブロック図である。ＧＰＵの部分１０００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。メモリチャネル１００１，１００２，１００３，１００４（本明細書では「メモリチャネル１００１～１００４」と総称される）は、部分１０１１，１０１２，１０１３，１０１４（本明細書では「キャッシュ部分１０１１～１０１４」と総称される）に分割するために利用可能なキャッシュ１０１０とメモリ１０２０との間の経路を提供するために使用される。スイッチング回路１０２５は、本明細書で説明するように、キャッシュ部分１０１１～１０１４のサブセットをメモリ１０２０に選択的に接続して、ＦＥ回路及びＳＥを含む物理経路の一部である物理経路を形成する。スイッチング回路１０２５は、レジスタ１０３０に記憶された情報を使用して構成される。図示した実施形態では、キャッシュ部分１０１１～１０１４のそれぞれは、スイッチング回路１０２５によってメモリ１０２０に独立して接続される。いくつかの実施形態では、キャッシュ部分１０１１～１０１４は、例えば、異なるベースアドレスによって示されるメモリ場所及びメモリストライドに情報を書き込むことによって、メモリ１０２０の異なる部分にマッピングされる。

【0024】

図１１は、いくつかの実施形態による、メモリへの第１の経路を提供する第１のサブセットに分割されたメモリレーンを含む、ＧＰＵの部分１０００のブロック図である。スイッチング回路１０２５は、メモリレーン１００１，１００２を含む第１のサブセットをキャッシュ部分の第１のサブセット１０１１，１０１２に割り当てる。図示した実施形態では、キャッシュ部分１０１１，１０１２は、メモリレーン１００１，１００２を共有してメモリ１０２０への経路を提供する（本明細書で説明するような）単一の共有キャッシュとして利用される。スイッチング回路１０２５は、レジスタ１０３０に記憶された情報を使用して構成される。キャッシュ部分の第１のサブセット１０１１，１０１２には、メモリレーンの第１のサブセット１００１，１００２への排他的なアクセスが提供される。キャッシュ部分の第２のサブセット１０１３，１０１４には、キャッシュ部分１０１３，１０１４を表す破線ボックスによって示されるように、メモリレーンの第１のサブセット１００１、１００２へのアクセスが提供されない。

【0025】

図１２は、いくつかの実施形態による、メモリへの第２の経路を提供する第２のサブセットに分割されたメモリレーンを含む、ＧＰＵの部分１０００のブロック図である。スイッチング回路１０２５は、メモリレーン１００３，１００４を含む第２のサブセットをキャッシュ部分の第２のサブセット１０１３，１０１４に割り当てる。図示した実施形態では、キャッシュ部分の第２のサブセット１０１３，１０１４は、メモリレーンの第２のサブセット１００３，１００４を共有してメモリ１０２０への経路を提供する単一の共有キャッシュ（本明細書で説明する）として利用される。スイッチング回路１０２５は、レジスタ１０３０に記憶された情報を使用して構成される。キャッシュ部分の第２のサブセット１０１３，１０１４には、メモリレーンの第２のサブセット１００３，１００４への排他的なアクセスが提供される。キャッシュ部分の第１のサブセット１０１１，１０１２には、キャッシュ部分１０１１，１０１２を表す破線ボックスによって示されるように、メモリレーンの第２のサブセット１００３，１００４へのアクセスが提供されない。このようにして、（図１１に示すように）キャッシュ部分の第１のサブセット１０１１，１０１２及びメモリレーン１００１，１００２を含む経路は、キャッシュ部分の第２のサブセット１０１３，１０１４及びメモリレーン１００３，１００４を含む経路と同時に使用される。

【0026】

図１３は、いくつかの実施形態による、ＧＰＵのリソースを空間的に分割する方法１３００のフロー図である。方法１３００は、図１に示すＧＰＵ１０５のいくつかの実施形態で実施される。

【0027】

ブロック１３０５で、ＧＰＵは、処理のワークロードを識別し、ワークロードの特性を決定する。この決定は、コマンドバッファの分析やＣＰＵから受信した構成情報に基づいて、又は、他の技術を使用して行われる。例えば、ＧＰＵは、ワークロードが、複雑度が高い又は高いグラフィックス解像度を必要とする単一のアプリケーションによって生成されたコマンドを含むということを決定し得る。別の例では、ＧＰＵは、ワークロードが、異なる複雑度又はグラフィックス解像度を有する複数のアプリケーションによって生成されたコマンドを含むということを決定し得る。

【0028】

ブロック１３１０で、ＧＰＵは、対応するＳＥのサブセットに対するコマンドをスケジュールするために、ＦＥ回路のサブセットを割り当てる。例えば、ＧＰＵは、ワークロードが単一のアプリケーションから高い複雑度又は高い解像度のコマンドを含むということを決定することに応じて、ＧＰＵに実装されたＳＥのセットに対するコマンドをスケジュールするために、単一のＦＥ回路を割り当て得る。別の例では、ＧＰＵは、複数のアプリケーションからのより低い複雑度／解像度のコマンドのために、コマンドを独立してスケジュールするためのＦＥ回路のサブセットをＳＥのセットのサブセットに割り当て得る。

【0029】

ブロック１３１０で、ＧＰＵは、コマンドバスのレーンを、ＳＥへのＦＥ回路の割り当てに対応するサブセットに分割する。例えば、単一のアプリケーションのためのＳＥのセットに対するコマンドをスケジュールするために単一のＦＥ回路が割り当てられる場合、コマンドバスの全てのレーンを含む経路が形成される。別の例では、ＳＥのセットの対応するサブセットに対するコマンドをスケジュールするために、ＦＥ回路の複数のサブセットが割り当てられる場合、コマンドバスのレーンがサブセットに分割されて、ＦＥ回路のサブセットとＳＥのセットの対応するサブセットとのそれぞれの組み合わせのために個別の経路が形成される。

【0030】

ブロック１３１５で、ＧＰＵは、キャッシュを、ＦＥ回路のＳＥへの割り当てに対応するサブセットに分割する。例えば、単一のアプリケーションのためのＳＥのセットに対するコマンドをスケジュールするために単一のＦＥ回路が割り当てられる場合、キャッシュ全体が経路に割り当てられる。別の例では、ＳＥのセットの対応するサブセットに対するコマンドをスケジュールするためにＦＥ回路の複数のサブセットが割り当てられる場合、キャッシュは、ＦＥ回路のサブセットとＳＥのサブセットとのそれぞれの組み合わせに割り当てられる部分に分割される。

【0031】

ブロック１３２０で、キャッシュをメモリに接続するメモリチャネルは、ＳＥへのＦＥ回路の割り当てに基づいて分割される。例えば、単一のアプリケーションのためのＳＥのセットに対するコマンドをスケジュールするために単一のＦＥ回路が割り当てられる場合、全てのメモリチャネルが経路に割り当てられる。別の例では、ＳＥのセットの対応するサブセットに対するコマンドをスケジュールするためにＦＥ回路の複数のサブセットが割り当てられる場合、メモリチャネルは、ＦＥ回路のサブセットとＳＥのサブセットとのそれぞれの組み合わせに割り当てられるサブセットに分割される。このように、ＦＥ回路からメモリへの独立した経路は、１つ以上のアプリケーションによって排他的に使用されるように提供されるため、１つ以上のアプリケーションは、分離された経路を使用して同時に実行することが可能である。

【0032】

本明細書に開示されるように、いくつかの実施形態では、装置は、シェーダエンジンのセットと、フロントエンド（ＦＥ）回路のセットであって、ＦＥ回路のセットのサブセットは、マッピングに基づいてシェーダエンジンのセットのサブセットのためのジオメトリワークロードをスケジュールするように構成されている、ＦＥ回路のセットと、ＦＥ回路のセットからシェーダエンジンを介してメモリに情報を伝達するように構成された物理経路のセットであって、物理経路のセットのサブセットは、マッピングに基づいてＦＥ回路のセットのサブセット及びシェーダエンジンのセットのサブセットに割り当てられる、物理経路のセットと、を含む。一態様では、物理経路のセットは、ＦＥ回路のセットからシェーダエンジンのセットに情報を伝達するレーンのセットを有するコマンドバスを含み、レーンのセットのサブセットは、マッピングに基づいてＦＥ回路のセットのサブセット及びシェーダエンジンのセットのサブセットに割り当てられる。別の態様では、物理経路のセットは、シェーダエンジンのセットから受信した情報を保持するためのキャッシュを含み、キャッシュの部分は、マッピングに基づいてシェーダエンジンのセットのサブセットから受信した情報を保持するために割り当てられる。

【0033】

一態様では、物理経路のセットは、キャッシュからメモリに情報を伝達するように構成されたメモリチャネルのセットを含み、メモリチャネルのセットのサブセットは、キャッシュの部分からメモリに情報を伝達するために割り当てられる。別の態様では、装置は、物理経路のセットを構成するための情報を記憶するように構成されたレジスタのセットを含む。別の態様では、レジスタのセットは、マッピングに基づいてレーンのセットのサブセットをＦＥ回路のセットのサブセットに割り当てるために使用される情報を記憶するためのレジスタの第１のサブセットと、キャッシュを分割して、シェーダエンジンのセットのサブセットから受信した情報を保持するための部分を割り当てるために使用される情報を記憶するためのレジスタの第２のサブセットと、キャッシュの部分からメモリに情報を伝達するためのメモリチャネルのセットのサブセットを割り当てるように構成されたレジスタの第３のサブセットと、を含む。

【0034】

一態様では、物理経路のセットのサブセットは、シェーダエンジンのサブセット上で同時に実行しているアプリケーションに関連付けられる。別の態様では、マッピングは、アプリケーションの特性に基づいて決定される。更に別の態様では、マッピングは、アプリケーションに関連付けられた複雑度及びグラフィックス解像度のうち少なくとも１つに基づいて決定される。

【0035】

いくつかの実施形態では、装置は、シェーダエンジンのセットと、フロントエンド（ＦＥ）回路のセットであって、ＦＥ回路のセットのサブセットは、シェーダエンジンのセットの対応するサブセットに対するジオメトリワークロードをスケジュールするように構成されている、ＦＥ回路のセットと、ＦＥ回路のセットからシェーダエンジンのセットを介してメモリに情報を伝達する物理経路のセットの空間分割を示す情報を含むレジストのセットと、を含む。一態様では、レジスタのセットに記憶された情報によって示される空間分割は、ＦＥ回路のセットのサブセット及びシェーダエンジンのセットの対応するサブセットへの物理経路のセットのサブセットの割り当てを表す。

【0036】

一態様では、物理経路のセットは、ＦＥ回路のセットからシェーダエンジンのセットに情報を伝達するレーンのセットを有するコマンドバスを含み、レジスタのセットは、ＦＥ回路のセットのサブセット及びシェーダエンジンのセットのサブセットへのレーンのセットのサブセットの割り当てを示す情報を記憶する。別の態様では、物理経路のセットは、シェーダエンジンのセットから受信した情報を保持するためのキャッシュを含み、レジスタのセットは、シェーダエンジンのセットのサブセットから受信した情報を保持するためのキャッシュの部分の割り当てを示す情報を記憶する。更に別の態様では、物理経路のセットは、キャッシュからメモリに情報を伝達するように構成されたメモリチャネルのセットを含み、レジスタのセットは、キャッシュの部分からメモリに情報を伝達するためのメモリチャネルのセットのサブセットの割り当てを示す情報を記憶する。

【0037】

一態様では、レジスタのセットは、レジスタのセットのサブセットをＦＥ回路のセットのサブセットに割り当てるために使用される情報を記憶するためのレジスタの第１のサブセットと、キャッシュを分割して、シェーダエンジンのセットのサブセットから受信した情報を保持するための部分を割り当てるために使用される情報を記憶するためのレジスタの第２のサブセットと、キャッシュの部分からメモリに情報を伝達するためのメモリチャネルのセットのサブセットを割り当てるように構成されたレジスタの第３のサブセットと、を含む。別の態様では、物理経路のセットのサブセットは、シェーダエンジンのサブセット上で同時に実行しているアプリケーションに関連付けられる。更に別の態様では、物理経路のセットの空間分割を示すマッピングは、アプリケーションの特性に基づいて決定される。なお別の態様では、マッピングは、アプリケーションに関連付けられた複雑度及びグラフィックス解像度のうち少なくとも１つに基づいて決定される。

【0038】

いくつかの実施形態では、方法は、フロントエンド（ＦＥ）回路のセットのサブセットをシェーダエンジンのセットの対応するサブセットにマッピングするマッピング情報を含むレジスタのセットにアクセスすることと、マッピング情報に基づいて、物理経路のセットを、ＦＥ回路のセットのサブセットからシェーダエンジンのセットの対応するサブセットを介してメモリに情報を伝達するサブセットに空間的に分割することと、を含む。一態様では、物理経路のセットは、ＦＥ回路のセットからシェーダエンジンのセットに情報を伝達するレーンのセットを有するコマンドバスを含み、物理経路のセットを空間的に分割することは、ＦＥ回路のセットのサブセット及びシェーダエンジンのセットのサブセットにレーンのセットのサブセットを割り当てることを含む。

【0039】

一態様では、物理経路のセットは、シェーダエンジンのセットから受信した情報を保持するためのキャッシュを含み、物理経路のセットを空間的に分割することは、キャッシュを、シェーダエンジンのセットのサブセットから受信した情報を保持するための部分に分割することを含む。別の態様では、物理経路のセットは、キャッシュからメモリに情報を伝達するように構成されたメモリチャネルのセットを含み、物理経路のセットを空間的に分割することは、キャッシュの部分からメモリに情報を伝達するためのメモリチャネルのセットのサブセットを割り当てることを含む。

【0040】

いくつかの実施形態では、上述した装置及び技術は、図１～図１３を参照して上述した空間的に分割されたＧＰＵ等の１つ以上の集積回路（ＩＣ）デバイス（集積回路パッケージ又はマイクロチップとも呼ばれる）を含むシステムに実装される。電子設計自動化（ＥＤＡ）及びコンピュータ支援設計（ＣＡＤ）ソフトウェアツールは、これらのＩＣデバイスの設計及び製造に使用される。これらの設計ツールは、典型的には、１つ以上のソフトウェアプログラムとして表される。１つ以上のソフトウェアプログラムは、回路を製造するための製造システムを設計するか又は適応させるためのプロセスの少なくとも一部を実行するために、１つ以上のＩＣデバイスの回路を表すコードで動作するようにコンピュータシステムを操作するための、コンピュータシステムによって実行可能なコードを含む。このコードは、命令、データ、又は、命令及びデータの組み合わせを含み得る。設計ツール又は製造ツールを表すソフトウェア命令は、典型的には、コンピューティングシステムにアクセス可能なコンピュータ可読記憶媒体に記憶される。同様に、ＩＣデバイスの設計又は製造の１つ以上の段階を表すコードは、同じコンピュータ可読記憶媒体又は異なるコンピュータ可読記憶媒体に記憶され、そこからアクセスされる。

【0041】

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

【0042】

いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。

【0043】

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

【0044】

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】