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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-12-24
(45)【発行日】2025-01-08
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H10D 30/60 20250101AFI20241225BHJP
H10D 30/01 20250101ALI20241225BHJP
H01L 21/265 20060101ALI20241225BHJP
H01L 21/26 20060101ALI20241225BHJP
H01L 21/225 20060101ALI20241225BHJP
【ＦＩ】
H01L29/78 301G
H01L29/78 301S
H01L29/78 301F
H01L21/265 P
H01L21/26 F
H01L21/225 P
【請求項の数】
15
(21)【出願番号】P 2021003171
(22)【出願日】2021-01-13
(65)【公開番号】P2021132200
(43)【公開日】2021-09-09
【審査請求日】2023-12-18
(31)【優先権主張番号】P 2020027284
(32)【優先日】2020-02-20
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】藤井 俊太朗
【審査官】石川 雄太郎
(56)【参考文献】
【文献】特開２０１１－１０３４８１（ＪＰ，Ａ）
【文献】特開平０１－２１２４７１（ＪＰ，Ａ）
【文献】特開平０５－１２９３１１（ＪＰ，Ａ）
【文献】特開平１１－０９７６８３（ＪＰ，Ａ）
【文献】特開２０１７－１０３４７６（ＪＰ，Ａ）
【文献】特開２００２－１７６１７２（ＪＰ，Ａ）
【文献】特開平１１－１１１６３７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０３６１３８５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／２２５
Ｈ０１Ｌ ２１／２６
Ｈ０１Ｌ ２１／２６５
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
半導体基板の表層部に設けられたウエル領域と、前記ウエル領域の表層部に互に離隔して配置されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、
前記チャネル領域上に、フッ素を含むゲート絶縁膜を介して設けられたゲート電極と、を備え、
前記ゲート絶縁膜の前記ゲート電極との界面である第一界面領域に存在するフッ素の濃度及び前記ゲート絶縁膜の前記チャネル領域との界面である第二界面領域に存在するフッ素の濃度は、前記ゲート絶縁膜の深さ方向の中央領域に存在するフッ素の濃度よりも高く、前記第一界面領域のフッ素濃度が前記第二界面領域のフッ素濃度よりも高く、
前記ゲート絶縁膜内のフッ素濃度の最低値に対する前記第二界面領域のフッ素濃度のピーク値は、３０以上である
半導体装置。
【請求項2】
前記第二界面領域のフッ素濃度のピーク値は、１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下である請求項１に記載の半導体装置。
【請求項3】
前記ゲート絶縁膜における前記フッ素の濃度は、前記ゲート電極の端部からゲート長方向内側に１５０ｎｍの位置から前記ゲート電極の端部に向かって減少している請求項１又は２に記載の半導体装置。
【請求項4】
前記ゲート絶縁膜の前記ゲート電極の端部の位置における前記フッ素の濃度は、前記ゲート電極のゲート長方向の中央位置における前記フッ素の濃度の１／３以下である請求項１から３のいずれか一項に記載の半導体装置。
【請求項5】
前記ゲート電極のゲート長は、３００ｎｍ以上である請求項１から４のいずれか一項に記載の半導体装置。
【請求項6】
前記ソース領域及び前記ドレイン領域にそれぞれ形成され、前記チャネル領域と隣接するエクステンション領域を備え、それぞれの前記エクステンション領域と前記チャネル領域との間のジャンクション位置は、前記ゲート電極の端部から３０ｎｍ以上内側に位置する
請求項１から５のいずれか一項に記載の半導体装置。
【請求項7】
前記第二界面領域における界面準位密度は、１×１０１０ｃｍ－２以下である請求項１から６のいずれか一項に記載の半導体装置。
【請求項8】
前記ゲート電極は、ポリシリコンにより形成されている請求項１から７のいずれか一項に記載の半導体装置。
【請求項9】
前記ゲート絶縁膜の厚さは、２ｎｍ以上である請求項１から８のいずれか一項に記載の半導体装置。
【請求項10】
半導体基板の表層部に設けられたウエル領域と、
前記ウエル領域の表層部に互に離隔して配置されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、
前記チャネル領域上に、フッ素を含むゲート絶縁膜を介して設けられたゲート電極と、を備え、
前記ゲート絶縁膜の前記ゲート電極との界面である第一界面領域に存在するフッ素の濃度及び前記ゲート絶縁膜の前記チャネル領域との界面である第二界面領域に存在するフッ素の濃度は、前記ゲート絶縁膜の深さ方向の中央領域に存在するフッ素の濃度よりも高く、前記第一界面領域のフッ素濃度が前記第二界面領域のフッ素濃度よりも高く、
前記ゲート絶縁膜における前記フッ素の濃度は、前記ゲート電極の端部からゲート長方向内側に１５０ｎｍの位置から前記ゲート電極の端部に向かって減少している
半導体装置。
【請求項11】
半導体基板の表層部に設けられたウエル領域と、
前記ウエル領域の表層部に互に離隔して配置されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間に設けられたチャネル領域と、
前記チャネル領域上に、フッ素を含むゲート絶縁膜を介して設けられたゲート電極と、を備え、
前記ゲート絶縁膜の前記ゲート電極との界面である第一界面領域に存在するフッ素の濃度及び前記ゲート絶縁膜の前記チャネル領域との界面である第二界面領域に存在するフッ素の濃度は、前記ゲート絶縁膜の深さ方向の中央領域に存在するフッ素の濃度よりも高く、前記第一界面領域のフッ素濃度が前記第二界面領域のフッ素濃度よりも高く、
前記ゲート絶縁膜の前記ゲート電極の端部の位置における前記フッ素の濃度は、前記ゲート電極のゲート長方向の中央位置における前記フッ素の濃度の１／３以下である
半導体装置。
【請求項12】
半導体基板の表層部にウエル不純物イオンを注入し、前記半導体基板の表層部に、チャネル不純物イオンを注入し、
前記ウエル不純物イオン及び前記チャネル不純物イオンを注入した後の前記半導体基板
に第１の熱処理を施してウエル領域及びチャネル領域を形成し、
前記第１の熱処理が施された前記半導体基板の表層部上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にポリシリコン膜を形成し、
前記ポリシリコン膜が形成された前記半導体基板に第２の熱処理を施し、
前記第２の熱処理の後に、前記ポリシリコン膜にフッ素イオンとゲート不純物イオンとを注入し、前記ポリシリコン膜をパターニングして、ゲート電極を形成する
半導体装置の製造方法。
【請求項13】
前記第２の熱処理として、アニール温度が９６５℃以上１１２５℃以下、アニール時間が１５秒以上６０秒以下の範囲の条件下でランプアニール処理を行う請求項１２に載の半導体装置の製造方法。
【請求項14】
前記ゲート電極を形成された前記半導体基板に第３の熱処理として再酸化を行うことにより、前記フッ素イオンを前記ゲート絶縁膜へ拡散させる請求項１２又は１３に記載の半導体装置の製造方法。
【請求項15】
前記ゲート電極を形成後、前記半導体基板の表層部に、エクステンション不純物イオンとしてリンイオン又はヒ素イオンを注入し、前記半導体基板に第４の熱処理を施して、エクステンション領域を形成する、請求項１２から１４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
アナログ回路の高性能化のために、回路内に配置された半導体装置であるＭＯＳ（Metal Oxide Semiconductor）トランジスタの１／ｆノイズを低減することが有効である。そこで従来、半導体装置において、ゲート電極となるポリシリコンを成膜後に、高温ランプアニール処理を施すことが提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１６－００４９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上述した高温ランプアニール処理の条件以上に高温、長時間のランプアニール処理が施された場合、ランプアニール処理に用いられる半導体製造装置に負担がかる。このため、上述した方法では、半導体製造装置の損傷を抑制しつつ、製造された半導体装置の１／ｆノイズをさらに低減させることが困難であった。
【0005】
本開示は、このような問題に鑑みてなされたもので、その目的とするところは、半導体装置の損傷を抑制しつつ、１／ｆノイズをさらに低減させて、信頼性をより向上させた半導体装置及び半導体装置の製造方法を得ることにある。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本開示の一態様に係る半導体装置は、半導体基板の表層部に設けられたウエル領域と、ウエル領域の表層部に互に離隔して配置されたソース領域及びドレイン領域と、ソース領域とドレイン領域との間に設けられたチャネル領域と、チャネル領域上に、フッ素を含むゲート絶縁膜を介して設けられたゲート電極と、を備え、ゲート絶縁膜のゲート電極との界面である第一界面領域に存在するフッ素の濃度及びゲート絶縁膜のチャネル領域との界面である第二界面領域に存在するフッ素の濃度は、ゲート絶縁膜の深さ方向の中央領域に存在するフッ素の濃度よりも高く、第一界面領域のフッ素濃度が第二界面領域のフッ素濃度よりも高いことを特徴とする。
【0007】
また、本開示の一態様に係る半導体装置の製造方法は、半導体基板の表層部にウエル不純物イオンを注入し、半導体基板の表層部に、チャネル不純物イオンを注入し、ウエル不純物イオン及びチャネル不純物イオンを注入した後の半導体基板に第１の熱処理を施してウエル領域及びチャネル領域を形成し、第１の熱処理が施された半導体基板の表層部上にゲート絶縁膜を形成し、ゲート絶縁膜上にポリシリコン膜を形成し、ポリシリコン膜が形成された半導体基板に第２の熱処理を施し、第２の熱処理の後に、ポリシリコン膜にフッ素イオンとゲート不純物イオンとを注入し、ポリシリコン膜をパターニングして、ゲート電極を形成することを特徴とする。
【発明の効果】
【0008】
本開示の一態様によれば、半導体装置の損傷を抑制しつつ、１／ｆノイズをさらに低減させて、信頼性をより向上させた半導体装置及び半導体装置の製造方法を得ることができる。
【図面の簡単な説明】
【0009】
【図1】本開示の一実施形態に係る半導体装置の概略構成を示す要部断面図である。
【図2】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図3】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図4】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図5】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図6】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図7】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図8】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図9】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図10】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図11】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図12】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図13】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図14】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図15】本開示の一実施形態に係る半導体装置の製造方法を説明するための要部断面図である。
【図16】本開示の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、ＳＩＭＳ測定によるゲート絶縁膜の深さ方向のフッ素濃度分布を示すグラフである。
【図17】本開示の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、アトムプローブ測定によるゲート絶縁膜の深さ方向のフッ素濃度分布を示すグラフである。
【図18】本開示の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、エネルギー分散型Ｘ線分析によるゲート絶縁膜内のゲート長方向のフッ素濃度分布を示すグラフである。
【図19】本開示の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、ゲート絶縁膜の第二界面領域における界面準位密度のフッ素ドーズ量依存性を示すグラフである。
【図20】本開示の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、フッ素イオン注入タイミングがゲート絶縁膜の寿命に与える影響を示すグラフである。
【図21】本開示の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、高温ランプアニール後にフッ素イオンを注入した場合のフッ素の深さ方向の分布をＳＩＭＳ測定により行った結果を示すグラフである。
【図22】本開示の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、フッ素イオンを注入後に高温ランプアニール処理を施した場合のフッ素の深さ方向の分布をＳＩＭＳ測定により行った結果を示すグラフである。
【図23】本開示の一実施形態に係る半導体装置及びその製造方法を説明するための図であって、フッ素イオンの注入を行った場合と行わない場合の１／ｆノイズ係数比とを示すグラフである。
【発明を実施するための形態】
【0010】
以下、実施形態を通じて本開示を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
以下、図面を参照して本開示の実施形態を詳細に説明する。なお、発明の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、図面を見易くすめため、図１ではシリコン基板上の層間絶縁膜や配線の図示を省略している。
以下の実施形態では、絶縁ゲート型電界効果トランジスタとしてゲート絶縁膜が酸化シリコンにより形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置に本開示を適用した例について説明する。
以下、図面を参照して本開示の実施形態を詳細に説明する。なお、発明の実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、図面を見易くすめため、図１ではシリコン基板上の層間絶縁膜や配線の図示を省略している。
以下の実施形態では、絶縁ゲート型電界効果トランジスタとしてゲート絶縁膜が酸化シリコンにより形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置に本開示を適用した例について説明する。
【0011】
１．半導体装置の概略構成
まず、本開示の一実施形態に係る半導体装置１の概略構成について、図１を用いて説明する。
図１に示すように、本開示の一実施形態に係る半導体装置１は、半導体基板として、例えば単結晶のシリコン基板２を備えている。シリコン基板２は、例えば第１導電型（ｎ型）基板またはディープＮウエルを有する第２導電型（ｐ型）基板である。また、半導体装置１は、アナログ回路を構成する絶縁ゲート型電界効果トランジスタとして、例えばｎチャネル導電型のＭＯＳＦＥＴ－Ｑｎを備えている。ＭＯＳＦＥＴ－Ｑｎは、シリコン基板２の表層部の素子形成領域に設けられている。シリコン基板２の素子形成領域は、シリコン基板２の表層部の素子分離領域に設けられた素子分離層３によって区画され、他の素子形成領域と絶縁分離されている。素子分離層３は、これに限定されないが、例えば周知のＳＴＩ（Shallow Trench Isolation）技術によって形成されている。
まず、本開示の一実施形態に係る半導体装置１の概略構成について、図１を用いて説明する。
図１に示すように、本開示の一実施形態に係る半導体装置１は、半導体基板として、例えば単結晶のシリコン基板２を備えている。シリコン基板２は、例えば第１導電型（ｎ型）基板またはディープＮウエルを有する第２導電型（ｐ型）基板である。また、半導体装置１は、アナログ回路を構成する絶縁ゲート型電界効果トランジスタとして、例えばｎチャネル導電型のＭＯＳＦＥＴ－Ｑｎを備えている。ＭＯＳＦＥＴ－Ｑｎは、シリコン基板２の表層部の素子形成領域に設けられている。シリコン基板２の素子形成領域は、シリコン基板２の表層部の素子分離領域に設けられた素子分離層３によって区画され、他の素子形成領域と絶縁分離されている。素子分離層３は、これに限定されないが、例えば周知のＳＴＩ（Shallow Trench Isolation）技術によって形成されている。
【0012】
ＳＴＩ技術による素子分離層３は、シリコン基板２の表層部の素子分離領域に形成された浅溝（例えば４００ｎｍ程度の深さの溝）内に、例えば酸化シリコンにより形成された素子分離用絶縁膜が埋め込まれた構成とされている。素子分離層３は、素子分離領域に浅溝を形成したシリコン基板２の表層部上の全面に、例えば酸化シリコンにより形成された素子分離用絶縁膜を形成し、素子分離用絶縁膜が浅溝の内部に選択的に残るように素子分離用絶縁膜の一部が除去される。素子分離用絶縁膜は、例えばＣＶＤ（化学気相蒸着：Chemical Vapor Deposition）法で形成される。また、素子分離用絶縁膜は、ＣＭＰ（化学的機械研磨：Chemical Mechanical Polishing）法で平坦化されることにより一部が除去される。
素子分離層３は、選択熱酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）によって形成することもできる。
素子分離層３は、選択熱酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）によって形成することもできる。
【0013】
シリコン基板２の表層部の素子形成領域には、例えば第２導電型（ｐ型）のウエル領域５が設けられ、このウエル領域５の表層部にはＭＯＳＦＥＴ－Ｑｎが構成されている。
ＭＯＳＦＥＴ－Ｑｎは、ウエル領域５の表層部に互いに離隔して配置されたソース領域１７Ｓ及びドレイン領域１８Ｄと、ソース領域１７Ｓとドレイン領域１８Ｄとの間に設けられたチャネル領域６と、チャネル領域６上にゲート絶縁膜７を介して設けられたゲート電極８とを備えている。
ＭＯＳＦＥＴ－Ｑｎは、ウエル領域５の表層部に互いに離隔して配置されたソース領域１７Ｓ及びドレイン領域１８Ｄと、ソース領域１７Ｓとドレイン領域１８Ｄとの間に設けられたチャネル領域６と、チャネル領域６上にゲート絶縁膜７を介して設けられたゲート電極８とを備えている。
【0014】
ソース領域１７Ｓは、ｎ型のエクステンション領域１１及びｎ型のコンタクト領域（ディープソース領域）１５を含んでいる。ドレイン領域１８Ｄは、ｎ型のエクステンション領域１２及びｎ型のコンタクト領域（ディープドレイン領域）１６を含んでいる。エクステンション領域１１，１２は、ゲート電極８に整合して形成されている。すなわち、ソース領域１７Ｓに形成されるエクステンション領域１１は、エクステンション領域１１とチャネル領域６とのジャンクション位置（ΔＬ／２）がゲート電極８の端部よりも内側に位置するように設けられる。同様に、ドレイン領域１８Ｄに形成されるエクステンション領域１２は、エクステンション領域１２とチャネル領域６とのジャンクション位置がゲート電極８の端部よりも内側に位置するように設けられる。
【0015】
より具体的に、上述したエクステンション領域１１、１２のジャンクション位置は、ゲート電極８の端部から３０ｎｍ以上内側に位置することが好ましい。これより、エクステンション領域１１、１２は、ゲート絶縁膜７のうちフッ素濃度が比較的低い領域と接するように形成され、チャネル領域６は、フッ素濃度が比較的高いゲート絶縁膜中央領域と接するように形成される。このため、チャネル領域６が界面準位密度低減の効果が小さくなる領域と接することを抑制することができる。
ジャンクション位置がゲート電極８の端部から３０ｎｍ以上内側となるようにエクステンション領域１１、１２を形成するためには、エクステンション不純物イオンとしてヒ素イオン（Ａｓ＋）よりも、その後のアニールで拡散しやすいリンイオン（Ｐ＋）を用いることが好ましい。また、ゲート電極８の下部に向かって角度を有するようにエクステンション不純物を注入することによってエクステンション領域１１、１２が形成されても良い。エクステンション不純物注入時のチルト角は、例えば６０度以内の範囲で設定することが好ましい。
ジャンクション位置がゲート電極８の端部から３０ｎｍ以上内側となるようにエクステンション領域１１、１２を形成するためには、エクステンション不純物イオンとしてヒ素イオン（Ａｓ＋）よりも、その後のアニールで拡散しやすいリンイオン（Ｐ＋）を用いることが好ましい。また、ゲート電極８の下部に向かって角度を有するようにエクステンション不純物を注入することによってエクステンション領域１１、１２が形成されても良い。エクステンション不純物注入時のチルト角は、例えば６０度以内の範囲で設定することが好ましい。
【0016】
コンタクト領域１５，１６は、ゲート電極８の側面に設けられたサイドウォールスペーサ１３に整合して形成されている。エクステンション領域１１，１２は、短チャネル効果を低減するため、コンタクト領域１５，１６よりも浅い領域に形成されている。コンタクト領域１５，１６は、ソース領域及びドレイン領域に接続される配線とのコンタクト抵抗を低減する目的でエクステンション領域１１，１２よりも高不純物濃度で形成されている。
【0017】
チャネル領域６は、ウエル領域５の表層部に設けられたチャネル不純物層６Ｂのうち、ソース領域とドレイン領域との間に設けられた領域である。チャネル不純物層６Ｂは、ＭＯＳＦＥＴ－Ｑｎの閾値電圧Ｖｔｈを調節するためにシリコン基板２の表層部に注入されたチャネル不純物イオンによって形成されている。チャネル不純物イオンとしては、ｐ型を呈するホウ素イオン（Ｂ＋）、二フッ化ホウ素イオン（ＢＦ２
＋）、インジウムイオン（Ｉｎ＋）等を用いている。すなわち、チャネル領域６は、ホウ素またはインジウムを含んでいる。チャネル領域６には、ゲート電極８に印加される電圧によって制御され、ソース領域１７Ｓとドレイン領域１８Ｄとを電気的に結ぶチャネル（電流経路）が形成される。
【0018】
ゲート絶縁膜７は、例えば熱酸化法による酸化シリコン（ＳｉＯ２）膜で形成されている。ゲート絶縁膜７としては、シリコン酸化窒化膜（ＳｉＯＮ）またはシリコン窒化膜（Ｓｉ３Ｎ４）や、原子層堆積法（ＡＬＤ）による高誘電率絶縁膜を用いることもできる。
また、ゲート絶縁膜７は、内部にフッ素を含んでいる。これにより、ゲート絶縁膜７では、フッ素が界面準位を終端して、シリコン基板２との界面における界面準位密度が低減する。
また、ゲート絶縁膜７は、内部にフッ素を含んでいる。これにより、ゲート絶縁膜７では、フッ素が界面準位を終端して、シリコン基板２との界面における界面準位密度が低減する。
【0019】
さらに、ゲート絶縁膜７では、深さ方向（ゲート絶縁膜７の厚さ方向）においてフッ素が偏析している。ゲート絶縁膜７のゲート電極８との界面である第一界面領域に存在するフッ素の濃度は、ゲート絶縁膜７の深さ方向の中央領域に存在するフッ素の濃度よりも高くなっている。同様に、ゲート絶縁膜７のチャネル領域６との界面である第二界面領域に存在するフッ素の濃度は、ゲート絶縁膜７の深さ方向の中央領域に存在するフッ素の濃度よりも高くなっている。
第二界面領域のフッ素濃度のピーク値は、１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下であることが好ましい。また、第一界面領域のフッ素濃度は、第二界面領域のフッ素濃度よりも高くなっていることが好ましい。
第二界面領域のフッ素濃度のピーク値は、１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下であることが好ましい。また、第一界面領域のフッ素濃度は、第二界面領域のフッ素濃度よりも高くなっていることが好ましい。
【0020】
一方、ゲート絶縁膜７では、ゲート長方向（深さ方向とほぼ垂直に交差する方向）において、フッ素の外方拡散により、フッ素濃度が不均一となっている。ゲート絶縁膜７におけるフッ素の濃度は、ゲート電極８の端部からゲート長方向内側に１５０ｎｍの位置からゲート電極８の端部に向かって減少している。すなわち、ゲート絶縁膜７では、ゲート長方向の端部ほどフッ素の濃度が低くなっている。ゲート絶縁膜７のゲート電極８の端部の位置におけるフッ素の濃度は、ゲート電極８のゲート長方向の中央位置におけるフッ素の濃度の１／３以下である。
このような、内部でフッ素が偏析したゲート絶縁膜７では、第二界面領域（ゲート絶縁膜７のチャネル領域６との界面）における界面準位密度（Ｎｓｓ）が、１×１０１０ｃｍ－２以下となることが好ましい。第二界面領域における界面準位密度（Ｎｓｓ）が低下することにより、半導体装置１の１／ｆノイズが低減する。
このような、内部でフッ素が偏析したゲート絶縁膜７では、第二界面領域（ゲート絶縁膜７のチャネル領域６との界面）における界面準位密度（Ｎｓｓ）が、１×１０１０ｃｍ－２以下となることが好ましい。第二界面領域における界面準位密度（Ｎｓｓ）が低下することにより、半導体装置１の１／ｆノイズが低減する。
【0021】
ゲート絶縁膜７の厚さは、２ｎｍ以上であることが好ましい。ゲート絶縁膜７内のフッ素濃度の最低値に対する第二界面領域におけるフッ素濃度のピーク値（以下、フッ素偏析比という）に着目すると、ゲート絶縁膜７の厚さがこの範囲であることにより、フッ素偏析比を３０以上とすることができる。フッ素を導入する目的は、第二界面領域の界面準位をフッ素で終端することである。そのため、フッ素偏析比は大きい方が好ましく、フッ素偏析比を３０以上とすることで、より１／ｆノイズを低減させることができる。
【0022】
ゲート電極８は例えばポリシリコン膜からなり、このポリシリコン膜には成膜後に抵抗値を低減するゲート不純物イオンとして例えばリンイオン（Ｐ＋）またはヒ素イオン（Ａｓ＋）が注入されている。
ここで、ＰＭＯＳトランジスタには、ホウ素イオン（Ｂ＋）を注入したＰ型ポリシリコンが使われる場合がある。しかしながら、本開示に係る半導体装置１のように、フッ素を導入したゲート絶縁膜７を有する場合、フッ素によってホウ素イオン（Ｂ＋）が拡散しやすくなる。特に、ゲート絶縁膜の厚さが薄い（例えば５ｎｍ以下）場合、ホウ素イオン（Ｂ＋）はゲート電極からゲート絶縁膜を突き抜けてシリコン基板に到達し、ＰＭＯＳトランジスタの特性が設計からずれてしまう。このため、本開示の半導体装置１の形成時には、ＰＭＯＳトランジスタにはフッ素を導入しないことが好ましい。
ここで、ＰＭＯＳトランジスタには、ホウ素イオン（Ｂ＋）を注入したＰ型ポリシリコンが使われる場合がある。しかしながら、本開示に係る半導体装置１のように、フッ素を導入したゲート絶縁膜７を有する場合、フッ素によってホウ素イオン（Ｂ＋）が拡散しやすくなる。特に、ゲート絶縁膜の厚さが薄い（例えば５ｎｍ以下）場合、ホウ素イオン（Ｂ＋）はゲート電極からゲート絶縁膜を突き抜けてシリコン基板に到達し、ＰＭＯＳトランジスタの特性が設計からずれてしまう。このため、本開示の半導体装置１の形成時には、ＰＭＯＳトランジスタにはフッ素を導入しないことが好ましい。
【0023】
また、ゲート電極８のゲート長（物理的ゲート長Ｌｇ）は、３００ｎｍ以上であることが好ましい。上述したように、ゲート絶縁膜７におけるフッ素の濃度は、ゲート電極８の端部からゲート長方向内側に１５０ｎｍの位置からゲート電極８の端部に向かって減少している。このため、ゲート電極８のゲート長を３００ｎｍ以上とすることで、ゲート電極８のゲート長方向の中央位置において、フッ素濃度低下の影響を小さくすることができる。
【0024】
ゲート電極８、コンタクト領域１５，１６のそれぞれの表面にはシリサイド層（金属・半導体反応層）１９が設けられている。シリサイド層１９は、例えばサリサイド技術により、サイドウォールスペーサ１３に整合して形成されている。シリサイド層１９としては、コバルトシリサイド（ＣｏＳｉ２）、チタンシリサイド（ＴｉＳｉ２）、ニッケルシリサイド（ＮｉＳｉ２）等を用いることができる。
【0025】
２．半導体装置の製造方法
次に、本開示の一実施形態に係る半導体装置１の製造方法について、図２から図１５を用いて説明する。
まず、半導体基板としてシリコン基板２を準備する。
図２に示すように、シリコン基板２の表層部の素子形成領域を区画する素子分離層３を形成する。素子分離層３は、例えば周知のＳＴＩ技術によって形成する。次に、図２に示すように、シリコン基板２の表層部の素子形成領域上に酸化シリコン膜であるスルー膜４を例えば熱酸化法で形成する。
次に、本開示の一実施形態に係る半導体装置１の製造方法について、図２から図１５を用いて説明する。
まず、半導体基板としてシリコン基板２を準備する。
図２に示すように、シリコン基板２の表層部の素子形成領域を区画する素子分離層３を形成する。素子分離層３は、例えば周知のＳＴＩ技術によって形成する。次に、図２に示すように、シリコン基板２の表層部の素子形成領域上に酸化シリコン膜であるスルー膜４を例えば熱酸化法で形成する。
【0026】
図３に示すように、スルー膜４を通してシリコン基板２の表層部の素子形成領域に、ウエル不純物イオンとして例えばｐ型を呈するホウ素イオン（Ｂ＋）を選択的に注入する。ホウ素イオン（Ｂ＋）の注入は、例えばドーズ量が１×１０１２ｃｍ－２以上２×１０１３ｃｍ－２以下程度、加速エネルギーが５０ｋｅＶ以上２５０ｋｅＶ以下程度の条件で行う。ホウ素イオン（Ｂ＋）を注入することにより、図３に示すように、シリコン基板２の表層部に、ホウ素イオンによるウエル不純物イオン注入領域５Ａが形成される。
【0027】
図４に示すように、スルー膜４を通してシリコン基板２の表層部の素子形成領域に、ＭＯＳＦＥＴ－Ｑｎの閾値電圧調節用のチャネル不純物イオンとしてｐ型を呈するホウ素イオン（Ｂ＋）、二フッ化ホウ素イオン（ＢＦ２
＋）、インジウムイオン（Ｉｎ＋）のいずれかを選択的に注入する。ホウ素イオン（Ｂ＋）の注入は、加速エネルギーが１０ｋｅＶ以上６０ｋｅＶ以下程度の条件で行う。二フッ化ホウ素イオン（ＢＦ２
＋）の注入は、加速エネルギーを３０ｋｅＶ以上８０ｋｅＶ以下程度の条件で行う。インジウムイオン（Ｉｎ＋）の注入は、加速エネルギーが８０ｋｅＶ以上１２０ｋｅＶ以下程度の条件で行う。いずれのイオンにおいても、ドーズ量は３×１０１１ｃｍ－２以上５×１０１３ｃｍ－２以下程度とする。チャネル不純物イオンの注入により、図４に示すように、シリコン基板２の表層部に、チャネル不純物イオン注入領域６Ａが形成される。このチャネル不純物イオン注入領域６Ａは、ウエル不純物イオン注入領域５Ａよりも浅く形成される。
【0028】
次に、ウエル不純物イオン及びチャネル不純物イオンを注入した後のシリコン基板２に、第１の熱処理としての活性化アニールを施す。活性化アニールにより、ウエル不純物イオン及びチャネル不純物イオンが活性化される。活性化アニールにより、図５に示すように、ウエル不純物イオン注入領域５Ａにおいてｐ型のウエル領域５が形成される。また、チャネル不純物イオン注入領域６Ａにおいて、チャネル領域として使用されるｐ型のチャネル不純物層６Ｂが形成される。チャネル不純物層６Ｂは、ウエル領域５よりも浅く形成される。
【0029】
次に、スルー膜４を除去した後、図６に示すように、シリコン基板２の表層部の素子形成領域に二酸化シリコン膜であるゲート絶縁膜７を形成する。ゲート絶縁膜７は、熱酸化法又はプラズマ酸化で形成することが好ましい。ゲート絶縁膜７の厚さは、２ｎｍ以上であることが好ましい。ゲート絶縁膜７の厚さを上述の範囲とすることにより、フッ素偏析比を３０以上とすることができ、より１／ｆノイズを低減させることができる。
【0030】
続いて、図６に示すように、ゲート絶縁膜７上を含むシリコン基板２の表層部上の全面に、後にゲート電極８となるノンドープのポリシリコン膜８ＡをＣＶＤ法で形成する。
ここで、ゲート電極材料としてポリシリコンを用いる場合、ポリシリコン膜８Ａはドナー元素及びアクセプター元素の各濃度が検出限界値以下（例えば、各不純物濃度が１×１０１６ｃｍ－３以下であり、理想的にはゼロ）であるノンドープポリシリコン膜とすることが必須である。その理由は、ゲート電極材料としてのポリシリコン膜８Ａ中にアクセプター元素等が存在する場合、ポリシリコン膜８Ａに対して高温の熱処理を行うことで、ポリシリコン膜８Ａ中からゲート絶縁膜７やシリコン基板２へ、アクセプター元素等が染み出てしまい、ＭＯＳＦＥＴ－Ｑｎの閾値電圧Ｖｔｈを変動させてしまう等の悪影響を及ぼす可能性があるからである。つまり、この一実施形態における「ノンドープポリシリコン膜」とは、膜を堆積する際にドープするためのゲート不純物と一緒に堆積させたり、ノンドープシリコン膜に対してゲート不純物が注入されたりしていないシリコン膜のことである。
ここで、ゲート電極材料としてポリシリコンを用いる場合、ポリシリコン膜８Ａはドナー元素及びアクセプター元素の各濃度が検出限界値以下（例えば、各不純物濃度が１×１０１６ｃｍ－３以下であり、理想的にはゼロ）であるノンドープポリシリコン膜とすることが必須である。その理由は、ゲート電極材料としてのポリシリコン膜８Ａ中にアクセプター元素等が存在する場合、ポリシリコン膜８Ａに対して高温の熱処理を行うことで、ポリシリコン膜８Ａ中からゲート絶縁膜７やシリコン基板２へ、アクセプター元素等が染み出てしまい、ＭＯＳＦＥＴ－Ｑｎの閾値電圧Ｖｔｈを変動させてしまう等の悪影響を及ぼす可能性があるからである。つまり、この一実施形態における「ノンドープポリシリコン膜」とは、膜を堆積する際にドープするためのゲート不純物と一緒に堆積させたり、ノンドープシリコン膜に対してゲート不純物が注入されたりしていないシリコン膜のことである。
【0031】
次に、ポリシリコン膜８Ａが形成されたシリコン基板２に対して、第２の熱処理としての高温のランプアニールを施す。高温ランプアニールは、例えばＲＴＡ（Rapid Thermal Anneal）法によって行う。換言すれば、この高温ランプアニールは、ノンドープポリシリコン膜にゲート不純物が注入されていないノンドープ状態で実施される。また、この追加アニールは、例えば窒素（Ｎ２）と酸素（Ｏ２）とを含む混合ガス雰囲気中で行うことが好ましい。高温ランプアニールは、アニール温度が９６５℃以上１１２５℃以下、アニール時間が１５秒以上６０秒以下の範囲の条件下で行うことが好ましい。
【0032】
次に、シリコン基板２に高温ランプアニールを施した後、図７に示すように、ＭＯＳＦＥＴ－Ｑｎが形成される領域のポリシリコン膜８Ａにフッ素イオン（Ｆ＋）を注入する。このとき、イオン注入に起因するゲート絶縁膜７の損傷を抑制するために、フッ素イオンの注入深さをポリシリコン膜８Ａの膜厚よりも浅くすることが好ましい。例えば、ポリシリコン膜８Ａの膜厚が２５０ｎｍの場合、フッ素の加速エネルギーは１０ｋｅＶ以上３０ｋｅＶ以下の範囲であることが好ましい。また、フッ素のドーズ量は、ゲート絶縁膜７中、特にゲート絶縁膜７のシリコン基板２（チャネル領域６）との界面付近のフッ素濃度が１×１０２０ｃｍ－３以上１×１０２１ｃｍ－３以下の範囲となるように設定することが好ましい。例えば、ゲート絶縁膜７の膜厚が１２ｎｍの場合、フッ素のドーズ量は、４×１０１５ｃｍ－２以上８×１０１５ｃｍ－２以下の範囲であることが好ましい。
このフッ素イオンの注入は、上述の高温ランプアニールの実施後に行っている。このため、フッ素偏析比を３０以上とすることができる。
このフッ素イオンの注入は、上述の高温ランプアニールの実施後に行っている。このため、フッ素偏析比を３０以上とすることができる。
【0033】
図８に示すように、ＭＯＳＦＥＴ－Ｑｎが形成される領域のポリシリコン膜８Ａにゲート不純物イオンを注入する。ゲート不純物イオンとしては、ｎ型を呈するリンイオン（Ｐ＋）またはヒ素イオン（Ａｓ＋）等のドナー元素イオンを用いる。このゲート不純物イオンの注入は、上述の追加アニールの実施後に行っているので、ゲート電極材料としてのポリシリコン膜８Ａからシリコン基板２側へのゲート不純物の染み出しを発生させずに、ＭＯＳＦＥＴ－Ｑｎの１／ｆノイズに悪影響を及ぼすゲート電極の空乏化を抑制することが可能となる。
ここで、図７に示すポリシリコン膜８Ａへのフッ素イオン（Ｆ＋）の注入と、図８に示すポリシリコン膜８Ａへのゲート不純物イオンの注入とは、同時に行われても良く、反対の順番で行われても良い。
ここで、図７に示すポリシリコン膜８Ａへのフッ素イオン（Ｆ＋）の注入と、図８に示すポリシリコン膜８Ａへのゲート不純物イオンの注入とは、同時に行われても良く、反対の順番で行われても良い。
【0034】
図９に示すように、フッ素イオン及びゲート不純物イオンが注入されたポリシリコン膜８Ａの表面に、ハードマスクとなる酸化シリコン（ＳｉＯ２）膜を形成した後、ポリシリコン膜８Ａを所定のゲート長（物理的ゲート長Ｌｇ）でパターニングする。酸化シリコン膜は、例えばＣＶＤ法によって形成される。また、酸化シリコン膜の膜厚は、４０ｎｍ以上６０ｎｍの範囲、例えば５０ｎｍ程度で形成することが好ましい。ゲート長は、３００ｎｍ以上であることが好ましい。
【0035】
続いて、エッチングにより形成されたゲート電極８のエッジ部分での電界集中による信頼性劣化を防ぐために、第３の熱処理として、例えば、窒素と酸素とを含む混合ガス雰囲気中での再酸化処理を行う。再酸化処理は、ポリシリコン膜８Ａ中のゲート不純物イオンがゲート絶縁膜７側へ染み出さず、かつフッ素イオンがゲート絶縁膜７へ拡散させることができる処理条件で行う。例えば、再酸化処理は、８５０℃以下の処理温度とすることが好ましく、具体的には処理温度が８５０℃、アニール時間が４０分の条件下で行うことが好ましい。
【0036】
再酸化処理により、図１０に示す、フッ素イオンが拡散されたゲート絶縁膜７と、ゲート不純物イオンが注入されたポリシリコン膜８Ａであるゲート電極８とが形成される。このようにして形成されたゲート絶縁膜７では、深さ方向及びゲート長方向の双方において不均一なフッ素濃度分布となる。
また、再酸化処理により、ゲート電極８の側面も酸化されて酸化膜１０が形成される。
また、再酸化処理により、ゲート電極８の側面も酸化されて酸化膜１０が形成される。
【0037】
図１１に示すように、ゲート電極８をマスクにして、シリコン基板２の表層部の素子形成領域にエクステンション不純物イオンを選択的に注入する。エクステンション不純物イオンとしては、例えばｎ型を呈するリンイオン（Ｐ＋）又はヒ素イオン（Ａｓ＋）が用いられ、好ましくはリンイオンが用いられる。リンイオンの注入は、例えばドーズ量が１×１０１３ｃｍ－２以上２×１０１５ｃｍ－２以下程度、加速エネルギーが３ｋｅＶ～９０ｋｅＶ程度の条件で行う。エクステンション不純物イオンを注入することにより、図１１に示すように、シリコン基板２の表層部に、リンイオン又はヒ素イオンによるエクステンション不純物イオン注入領域１１Ａ，１２Ａが形成される。このとき、エクステンション領域１２のジャンクション位置をゲート電極８の端部よりも内側とするために、エクステンション不純物注入時のチルト角を調整する。
【0038】
図１１に示すように、エクステンション不純物イオン（例えばリンイオン）を注入した後のシリコン基板２に、エクステンション不純物イオンを活性化させる第４の熱処理としての活性化アニールを施す。第４の熱処理において、図１２に示すように、エクステンション不純物イオンが注入されたエクステンション不純物イオン注入領域１１Ａ，１２Ａでｎ型のエクステンション領域１１，１２が形成される。このエクステンション領域１１，１２は、チャネル不純物層６Ｂの表層部において、ゲート電極８に整合して形成される。
【0039】
ここで、エクステンション不純物イオンであるリン及びヒ素は、活性化アニールで深さ方向及び横方向（ゲート長方向）に若干拡散する。このため、エクステンション領域１１とエクステンション領域１２との間の距離は、ゲート電極８の電極長さよりも短くなる。このエクステンション領域１１，１２間の距離はＭＯＳＦＥＴ－Ｑｎの実効ゲート長となり、ＭＯＳＦＥＴ－Ｑｎの物理的ゲート長Ｌｇよりも短くなる。例えば、ジャンクション位置がゲート電極８の端部から３０ｎｍ内側に位置するようにエクステンション領域１１及び１２を形成した場合、ＭＯＳＦＥＴ－Ｑｎの実効ゲート長はＭＯＳＦＥＴ－Ｑｎの物理的ゲート長Ｌｇよりも６０ｎｍ短くなる。
【0040】
図１３に示すように、ゲート電極８の側面にサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３は、ゲート電極８上を含むシリコン基板２の表層部上の全面に絶縁膜をＣＶＤ法で形成した後、絶縁膜にＲＩＥ（Reactive Ion Etching）等の異方性エッチングを施すことによって形成される。絶縁膜は、例えば酸化シリコン又は窒化シリコンで構成される。サイドウォールスペーサ１３はゲート電極８に整合して形成される。
【0041】
図１４に示すように、ゲート電極８及びサイドウォールスペーサ１３上を含むシリコン基板２の表層部上の全面に、スルー膜１４となる酸化シリコン（ＳｉＯ２）をＣＶＤ法で形成する。このとき、スルー膜１４は、例えば１０ｎｍの膜厚で形成する。ゲート電極８及びサイドウォールスペーサ１３をマスクにして、シリコン基板２の表層部の素子形成領域にコンタクト不純物イオンを選択的に注入する。コンタクト不純物イオンとしては、例えばｎ型を呈するヒ素イオン（Ａｓ＋）を用いる。ヒ素イオンの注入は、例えばドーズ量が１×１０１５ｃｍ－２～１×１０１６ｃｍ－２程度、加速エネルギーが４０ｋｅＶ～１００ｋｅＶ程度の条件で行う。コンタクト不純物イオンを注入することにより、図１４に示すように、シリコン基板２の表層部に、ヒ素イオンによるコンタクト不純物イオン注入領域１５Ａ，１６Ａが形成される。
【0042】
次に、コンタクト不純物イオンとしてのヒ素イオンを注入した後のシリコン基板２に、ヒ素イオンを活性化させる第５の熱処理としての活性化アニールを施す。第５の熱処理により、図１５に示すように、コンタクト不純物としてヒ素が注入されたコンタクト不純物イオン注入領域１５Ａ，１６Ａでｎ型のコンタクト領域１５，１６が形成される。このコンタクト領域１５，１６は、チャネル不純物層６Ｂの表層部にサイドウォールスペーサ１３に整合して形成される。また、コンタクト領域１５，１６は、エクステンション領域１１，１２よりも深く形成される。
第５の熱処理によりにより、エクステンション領域１１及びコンタクト領域１５を含むソース領域１７Ｓが形成されると共に、エクステンション領域１２及びコンタクト領域１６を含むドレイン領域１８Ｄが形成される。
第５の熱処理によりにより、エクステンション領域１１及びコンタクト領域１５を含むソース領域１７Ｓが形成されると共に、エクステンション領域１２及びコンタクト領域１６を含むドレイン領域１８Ｄが形成される。
【0043】
次に、ゲート電極８及びコンタクト領域１５，１６のそれぞれの表面にシリサイド層１９を形成する。シリサイド層１９は、まず、スルー膜１４を除去してゲート電極８及びコンタクト領域１５，１６のそれぞれの表面を露出させた後、これらの表面上を含むシリコン基板２上の全面に高融点金属膜をスパッタ法で形成する。続いて、ゲート電極８、コンタクト領域１５，１６のそれぞれのシリコンと高融点金属膜の金属とを熱処理により反応させて金属・半導体反応層を形成する。最後に、金属・半導体反応層以外の未反応の高融点金属膜を選択的に除去し、その後、熱処理を施して金属・半導体反応層の構造を安定化させることによって、図１に示すシリサイド層１９が形成される。
【0044】
以上により、図１に示すＭＯＳＦＥＴ－Ｑｎがほぼ完成する。このようにして形成されたＭＯＳＦＥＴ－Ｑｎは、ソース領域１７Ｓとドレイン領域１８Ｄとの間のチャネル領域６を有している。チャネル領域６は、チャネル不純物層６Ｂのうち、ソース領域とドレイン領域との間に形成された領域である。
この後、図示は省略するが、ＭＯＳＦＥＴ－Ｑｎ上を含むシリコン基板２上の全面に層間絶縁膜を形成し、その後、層間絶縁膜にＭＯＳＦＥＴ－Ｑｎのゲート電極８、ソース領域１７Ｓ及びドレイン領域１８Ｄのそれぞれの表面を露出するコンタクトホールを形成し、その後、コンタクトホール内に導電性プラグを埋め込む。次に、層間絶縁膜上に導電性プラグと接続される配線を形成し、その後、配線を覆うようにして層間絶縁膜上に保護膜を形成することにより、アナログ回路を構成するＭＯＳＦＥＴ－Ｑｎを備えた半導体装置１がほぼ完成する。
この後、図示は省略するが、ＭＯＳＦＥＴ－Ｑｎ上を含むシリコン基板２上の全面に層間絶縁膜を形成し、その後、層間絶縁膜にＭＯＳＦＥＴ－Ｑｎのゲート電極８、ソース領域１７Ｓ及びドレイン領域１８Ｄのそれぞれの表面を露出するコンタクトホールを形成し、その後、コンタクトホール内に導電性プラグを埋め込む。次に、層間絶縁膜上に導電性プラグと接続される配線を形成し、その後、配線を覆うようにして層間絶縁膜上に保護膜を形成することにより、アナログ回路を構成するＭＯＳＦＥＴ－Ｑｎを備えた半導体装置１がほぼ完成する。
【0045】
３．半導体装置の特性
（フッ素の深さ方向の分布）
図１６及び図１７に、ゲート絶縁膜の膜厚を１２ｎｍ、ポリシリコン膜８Ａへのフッ素ドーズ量を６×１０１５ｃｍ－２とした場合のフッ素の深さ方向の分布を示す。図１６は、二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectrometry）によるフッ素濃度の測定結果を示すグラフである。図１６には、第２の熱処理後にポリシリコン膜８Ａにフッ素イオンを注入した直後（図７参照）のフッ素濃度（一点鎖線で示すデータＡ１）、ハードマスク成膜後（図９参照）のフッ素濃度（破線で示すデータＡ２）、再酸化処理によりフッ素をゲート絶縁膜７に拡散させた後（図１０参照）のフッ素濃度（実線で示すデータＡ３）、及びソース領域１７Ｓ及びドレイン領域１８Ｄ形成後（図１５参照）のフッ素濃度（点線で示すデータＡ４）が示されている。また、図１７は、アトムプローブ測定によるｎチャネル導電型のＭＯＳＦＥＴ－Ｑｎのフッ素濃度の測定結果を示すグラフである。
（フッ素の深さ方向の分布）
図１６及び図１７に、ゲート絶縁膜の膜厚を１２ｎｍ、ポリシリコン膜８Ａへのフッ素ドーズ量を６×１０１５ｃｍ－２とした場合のフッ素の深さ方向の分布を示す。図１６は、二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectrometry）によるフッ素濃度の測定結果を示すグラフである。図１６には、第２の熱処理後にポリシリコン膜８Ａにフッ素イオンを注入した直後（図７参照）のフッ素濃度（一点鎖線で示すデータＡ１）、ハードマスク成膜後（図９参照）のフッ素濃度（破線で示すデータＡ２）、再酸化処理によりフッ素をゲート絶縁膜７に拡散させた後（図１０参照）のフッ素濃度（実線で示すデータＡ３）、及びソース領域１７Ｓ及びドレイン領域１８Ｄ形成後（図１５参照）のフッ素濃度（点線で示すデータＡ４）が示されている。また、図１７は、アトムプローブ測定によるｎチャネル導電型のＭＯＳＦＥＴ－Ｑｎのフッ素濃度の測定結果を示すグラフである。
【0046】
図１６から、ポリシリコン膜８Ａに注入されたフッ素が、再酸化処理によりゲート絶縁膜７に拡散していることがわかる。この結果から、フッ素をゲート絶縁膜７に拡散させるための専用工程を追加する必要が無く、低コストでＭＯＳトランジスタの１／ｆノイズ低減を実現できることが分かる。
また、フッ素の偏析の様子をより詳細に確認するためにアトムプローブでのフッ素濃度の測定を行った。図１７に示すように、ゲート絶縁膜７のゲート電極８との界面（第一界面領域）の方が、ゲート絶縁膜７のチャネル領域６との界面（第二界面領域）よりもフッ素濃度が高くなっていることが分かる。また、第一界面領域及び第二界面領域におけるフッ素の濃度は、ゲート絶縁膜７の深さ方向の中央領域に存在するフッ素の濃度よりも高く、フッ素がゲート絶縁膜７の両界面領域に偏析していることが確認できる。第一界面領域におけるフッ素の濃度は、７×１０２０ｃｍ－３であり、第二界面領域におけるフッ素の濃度は、３．５×１０２０ｃｍ－３である。
また、フッ素の偏析の様子をより詳細に確認するためにアトムプローブでのフッ素濃度の測定を行った。図１７に示すように、ゲート絶縁膜７のゲート電極８との界面（第一界面領域）の方が、ゲート絶縁膜７のチャネル領域６との界面（第二界面領域）よりもフッ素濃度が高くなっていることが分かる。また、第一界面領域及び第二界面領域におけるフッ素の濃度は、ゲート絶縁膜７の深さ方向の中央領域に存在するフッ素の濃度よりも高く、フッ素がゲート絶縁膜７の両界面領域に偏析していることが確認できる。第一界面領域におけるフッ素の濃度は、７×１０２０ｃｍ－３であり、第二界面領域におけるフッ素の濃度は、３．５×１０２０ｃｍ－３である。
【0047】
（フッ素のゲート長方向の分布）
図１８に、ｎチャネル導電型のＭＯＳＦＥＴ－Ｑｎのゲート絶縁膜内のフッ素のゲート長方向の分布を示す。図１８は、エネルギー分散型Ｘ線分析（ＥＤＸ：Energy Dispersive X-ray spectroscopy）によるフッ素濃度の測定結果を示すグラフである。
図１８に示すように、ゲート絶縁膜におけるフッ素の濃度は、ゲート電極の端部の位置において他の領域よりも低くなっている。再酸化処理では、フッ素をゲート絶縁膜中に拡散する際に、深さ方向へのフッ素の拡散と同時に、ゲート電極の端部付近からのフッ素の外方拡散が起こる。このため、ゲート電極の端部からゲート長方向内側に１５０ｎｍの位置からフッ素濃度が減少し始め、ゲート絶縁膜のゲート端部の位置におけるフッ素の濃度は、ゲート電極のゲート長方向の中央位置におけるフッ素の濃度の１／３以下となっていることがわかる。
図１８に、ｎチャネル導電型のＭＯＳＦＥＴ－Ｑｎのゲート絶縁膜内のフッ素のゲート長方向の分布を示す。図１８は、エネルギー分散型Ｘ線分析（ＥＤＸ：Energy Dispersive X-ray spectroscopy）によるフッ素濃度の測定結果を示すグラフである。
図１８に示すように、ゲート絶縁膜におけるフッ素の濃度は、ゲート電極の端部の位置において他の領域よりも低くなっている。再酸化処理では、フッ素をゲート絶縁膜中に拡散する際に、深さ方向へのフッ素の拡散と同時に、ゲート電極の端部付近からのフッ素の外方拡散が起こる。このため、ゲート電極の端部からゲート長方向内側に１５０ｎｍの位置からフッ素濃度が減少し始め、ゲート絶縁膜のゲート端部の位置におけるフッ素の濃度は、ゲート電極のゲート長方向の中央位置におけるフッ素の濃度の１／３以下となっていることがわかる。
【0048】
（界面準位密度のフッ素ドーズ量依存性）
図１９に、ゲート絶縁膜の膜厚を１２ｎｍとした場合の、ＭＯＳＦＥＴ－Ｑｎのゲート絶縁膜の第二界面領域における界面準位密度のフッ素ドーズ量依存性（データＢ１）を示す。なお、図１９には、比較としてフッ素イオンの注入を行わない場合のゲート絶縁膜の第二界面領域における界面準位密度を示している（データＢ２）。
図１９に示すように、ポリシリコン膜へのフッ素ドーズ量を増加させると、第二界面領域における界面準位密度を低減させることができる。フッ素ドーズ量を４×１０１５ｃｍ－２以上にすることにより、界面準位密度を１×１０１０ｃｍ－２以下にすることができる。ただし、フッ素ドーズ量の過度な増加は、ゲート絶縁膜の寿命に悪影響を与える。ゲート絶縁膜中のフッ素濃度が１×１０２１ｃｍ－３を超えるとゲート絶縁膜の寿命が悪化するため、フッ素ドーズ量を８×１０１５ｃｍ－２以下にすることが好ましい。
図１９に、ゲート絶縁膜の膜厚を１２ｎｍとした場合の、ＭＯＳＦＥＴ－Ｑｎのゲート絶縁膜の第二界面領域における界面準位密度のフッ素ドーズ量依存性（データＢ１）を示す。なお、図１９には、比較としてフッ素イオンの注入を行わない場合のゲート絶縁膜の第二界面領域における界面準位密度を示している（データＢ２）。
図１９に示すように、ポリシリコン膜へのフッ素ドーズ量を増加させると、第二界面領域における界面準位密度を低減させることができる。フッ素ドーズ量を４×１０１５ｃｍ－２以上にすることにより、界面準位密度を１×１０１０ｃｍ－２以下にすることができる。ただし、フッ素ドーズ量の過度な増加は、ゲート絶縁膜の寿命に悪影響を与える。ゲート絶縁膜中のフッ素濃度が１×１０２１ｃｍ－３を超えるとゲート絶縁膜の寿命が悪化するため、フッ素ドーズ量を８×１０１５ｃｍ－２以下にすることが好ましい。
【0049】
（フッ素イオン注入タイミングがゲート絶縁膜の寿命に与える影響）
図２０に、フッ素イオン注入タイミングがゲート絶縁膜の寿命に与える影響を示す。図２０では、ゲート絶縁膜の寿命の尺度として、絶縁破壊の累積不良率Ｆをｌｎ｛－ｌｎ（１－Ｆ）｝として示している。なお、図２０は、ゲート絶縁膜の膜厚を１２ｎｍ、ポリシリコン膜へのフッ素ドーズ量を６×１０１５ｃｍ－２、測定温度を１２５℃、ストレスゲート電流密度（Ｊｇ）を０．１Ａ／ｃｍ２、素子面積を４０００（４０×１００）μｍ２とした場合の結果を示している。
図２０に、フッ素イオン注入タイミングがゲート絶縁膜の寿命に与える影響を示す。図２０では、ゲート絶縁膜の寿命の尺度として、絶縁破壊の累積不良率Ｆをｌｎ｛－ｌｎ（１－Ｆ）｝として示している。なお、図２０は、ゲート絶縁膜の膜厚を１２ｎｍ、ポリシリコン膜へのフッ素ドーズ量を６×１０１５ｃｍ－２、測定温度を１２５℃、ストレスゲート電流密度（Ｊｇ）を０．１Ａ／ｃｍ２、素子面積を４０００（４０×１００）μｍ２とした場合の結果を示している。
【0050】
図２０には、第２の熱処理（高温ランプアニール）後にポリシリコン膜にフッ素イオンを注入した場合の絶縁破壊の累積不良率（データＣ１）、ポリシリコン膜にフッ素イオンを注入した後に第２の熱処理（高温ランプアニール）を行った場合の絶縁破壊の累積不良率（データＣ２）、ポリシリコン膜にフッ素イオンを注入しない場合の絶縁破壊の累積不良率（データＣ３）が示されている。
図２０に示すように、高温ランプアニール後にポリシリコン膜にフッ素イオンを注入した場合（データＣ１）では、フッ素イオンを注入しない場合（データＣ３）と比較してゲート絶縁膜の寿命が向上する。一方、ポリシリコン膜にフッ素イオンを注入した後に高温ランプアニールを行った場合（データＣ２）は、フッ素イオンを注入しない場合（データＣ３）と比較してゲート絶縁膜の寿命が低下する。この結果から、フッ素イオン注入は、高温ランプアニール後に実施することが好ましいことが分かる。
図２０に示すように、高温ランプアニール後にポリシリコン膜にフッ素イオンを注入した場合（データＣ１）では、フッ素イオンを注入しない場合（データＣ３）と比較してゲート絶縁膜の寿命が向上する。一方、ポリシリコン膜にフッ素イオンを注入した後に高温ランプアニールを行った場合（データＣ２）は、フッ素イオンを注入しない場合（データＣ３）と比較してゲート絶縁膜の寿命が低下する。この結果から、フッ素イオン注入は、高温ランプアニール後に実施することが好ましいことが分かる。
【0051】
（フッ素イオン注入タイミングによるフッ素の偏析）
図２１及び図２２に、フッ素イオン注入タイミング毎のフッ素の深さ方向の分布をＳＩＭＳ測定により行った結果を示す。この測定は、フッ素イオン注入タイミングに応じて酸化膜破壊（ＴＤＤＢ：Time Dependent Dielectric Breakdown）寿命が変化する原因を調査するために行った測定である。図２１には、第２の熱処理（高温ランプアニール）後にポリシリコン膜にフッ素イオンを注入した場合（実施例）のフッ素の深さ方向の分布を示している。また、図２２には、ポリシリコン膜にフッ素イオンを注入した後に第２の熱処理（高温ランプアニール）を行った場合（比較例）のフッ素の深さ方向の分布を示している。ＳＩＭＳ測定では、フッ素分布を見やすくするために、ゲート絶縁膜の膜厚を４０ｎｍとしている。図２１、図２２ともに、フッ素ドーズ量を１×１０１６ｃｍ－２とした。
図２１及び図２２に、フッ素イオン注入タイミング毎のフッ素の深さ方向の分布をＳＩＭＳ測定により行った結果を示す。この測定は、フッ素イオン注入タイミングに応じて酸化膜破壊（ＴＤＤＢ：Time Dependent Dielectric Breakdown）寿命が変化する原因を調査するために行った測定である。図２１には、第２の熱処理（高温ランプアニール）後にポリシリコン膜にフッ素イオンを注入した場合（実施例）のフッ素の深さ方向の分布を示している。また、図２２には、ポリシリコン膜にフッ素イオンを注入した後に第２の熱処理（高温ランプアニール）を行った場合（比較例）のフッ素の深さ方向の分布を示している。ＳＩＭＳ測定では、フッ素分布を見やすくするために、ゲート絶縁膜の膜厚を４０ｎｍとしている。図２１、図２２ともに、フッ素ドーズ量を１×１０１６ｃｍ－２とした。
【0052】
図２１に示すように、高温ランプアニール後にポリシリコン膜にフッ素イオンを注入した実施例の場合、第一界面領域のフッ素濃度のピーク値は６×１０２０ｃｍ－３程度、第二界面領域のフッ素濃度のピーク値は、２．５×１０２０ｃｍ－３程度となる。また、ゲート絶縁膜内のフッ素濃度の最低値は４．５×１０１８ｃｍ－３程度となっている。
一方、図２２に示すように、ポリシリコン膜にフッ素イオンを注入した後に高温ランプアニールを行った比較例の場合、第一界面領域のフッ素濃度のピーク値は２×１０２１ｃｍ－３程度、第二界面領域のフッ素濃度のピーク値は６．６×１０２０ｃｍ－３程度となり、ゲート絶縁膜内のフッ素濃度の最低値は２．６×１０１９ｃｍ－３程度となっている。
一方、図２２に示すように、ポリシリコン膜にフッ素イオンを注入した後に高温ランプアニールを行った比較例の場合、第一界面領域のフッ素濃度のピーク値は２×１０２１ｃｍ－３程度、第二界面領域のフッ素濃度のピーク値は６．６×１０２０ｃｍ－３程度となり、ゲート絶縁膜内のフッ素濃度の最低値は２．６×１０１９ｃｍ－３程度となっている。
【0053】
図２１に示すように、高温ランプアニール後にポリシリコン膜にフッ素イオンを注入した実施例の場合、フッ素偏析比は５５であった。一方、ポリシリコン膜にフッ素イオンを注入した後に高温ランプアニールを行った比較例の場合、フッ素偏析比は２５であった。
フッ素を導入する目的は、第二界面領域の界面準位をフッ素で終端することである。そのため、フッ素偏析比は大きい方が好ましい。比較例の場合、高温ランプアニールによって、ゲート絶縁膜全体がフッ素と反応しやすくなり、膜質が劣化したと考えられる。
フッ素を導入する目的は、第二界面領域の界面準位をフッ素で終端することである。そのため、フッ素偏析比は大きい方が好ましい。比較例の場合、高温ランプアニールによって、ゲート絶縁膜全体がフッ素と反応しやすくなり、膜質が劣化したと考えられる。
【0054】
（フッ素イオン注入による１／ｆノイズ特性）
図２３に、フッ素イオンの注入を行った場合の１／ｆノイズ係数比と、フッ素イオンの注入を行わない場合の１／ｆノイズ係数比とを示す。ここで、１／ｆノイズ係数比の測定は、ゲート幅Ｗｇを１０μｍ、ゲート長Ｌｇを２μｍとし、ゲート絶縁膜の膜厚を１２ｎｍ、ポリシリコン膜へのフッ素ドーズ量を６×１０１５ｃｍ－２とし、エクステンション領域のジャンクション位置を、ゲート電極の端部から９０ｎｍ内側として、ゲート電極端部付近でゲート絶縁膜内のフッ素濃度が減少する影響を小さくしたＭＯＳＦＥＴ－Ｑｎに対して行った。また、１／ｆノイズ係数比の測定は、ゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ＝閾値電圧Ｖｔｈ＋０．４Ｖのバイアス条件で測定した。
図２３に、フッ素イオンの注入を行った場合の１／ｆノイズ係数比と、フッ素イオンの注入を行わない場合の１／ｆノイズ係数比とを示す。ここで、１／ｆノイズ係数比の測定は、ゲート幅Ｗｇを１０μｍ、ゲート長Ｌｇを２μｍとし、ゲート絶縁膜の膜厚を１２ｎｍ、ポリシリコン膜へのフッ素ドーズ量を６×１０１５ｃｍ－２とし、エクステンション領域のジャンクション位置を、ゲート電極の端部から９０ｎｍ内側として、ゲート電極端部付近でゲート絶縁膜内のフッ素濃度が減少する影響を小さくしたＭＯＳＦＥＴ－Ｑｎに対して行った。また、１／ｆノイズ係数比の測定は、ゲート電圧Ｖｇ＝ドレイン電圧Ｖｄ＝閾値電圧Ｖｔｈ＋０．４Ｖのバイアス条件で測定した。
【0055】
１／ｆノイズ係数（Ｋｆ）は、以下の式（１）により算出される。
Ｋｆ＝Ｓｖｇ×Ｃｏｘ×Ｗｇ×Ｌｇ×ｆ ・・・（１）
ここで、式（１）中、ゲート電圧換算ノイズをＳｖｇ、ゲート酸化膜容量をＣｏｘ、ゲート幅をＷｇ、物理的ゲート長をＬｇ、ゲート長周波数をｆで示す。
図２３に示すように、高温ランプアニール後にポリシリコン膜にフッ素イオンを注入した場合、フッ素イオンを注入しない場合と比較して１／ｆノイズを約７５％低減させることができる。
Ｋｆ＝Ｓｖｇ×Ｃｏｘ×Ｗｇ×Ｌｇ×ｆ ・・・（１）
ここで、式（１）中、ゲート電圧換算ノイズをＳｖｇ、ゲート酸化膜容量をＣｏｘ、ゲート幅をＷｇ、物理的ゲート長をＬｇ、ゲート長周波数をｆで示す。
図２３に示すように、高温ランプアニール後にポリシリコン膜にフッ素イオンを注入した場合、フッ素イオンを注入しない場合と比較して１／ｆノイズを約７５％低減させることができる。
【0056】
なお、上述の一実施形態では、絶縁ゲート型電界効果トランジスタとして、ゲート絶縁膜が二酸化シリコン膜であるＭＯＳＦＥＴ－Ｑｎを備えた半導体装置１について説明した。しかしながら、本開示はこれに限定されるものではなく、絶縁ゲート型電界効果トランジスタとして、ゲート絶縁膜がシリコン窒化膜や高誘電率絶縁膜等で構成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に適用することができる。
【0057】
本開示の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本開示が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本開示の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【0058】
１...半導体装置
２...シリコン基板
３...素子分離層
４...スルー膜
５...ウエル領域
５Ａ...ウエル不純物イオン注入領域
６...チャネル領域
６Ａ...チャネル不純物イオン注入領域
６Ｂ...チャネル不純物層
７...ゲート絶縁膜
８...ゲート電極
９...ハードマスク
１０...酸化膜
１１，１２...エクステンション領域
１１Ａ，１２Ａ...エクステンション不純物イオン注入領域
１３...サイドウォールスペーサ
１５，１６...コンタクト領域
１５Ａ，１６Ａ...コンタクト不純物イオン注入領域
１７Ｓ...ソース領域
１８Ｄ...ドレイン領域
１９...シリサイド層
２...シリコン基板
３...素子分離層
４...スルー膜
５...ウエル領域
５Ａ...ウエル不純物イオン注入領域
６...チャネル領域
６Ａ...チャネル不純物イオン注入領域
６Ｂ...チャネル不純物層
７...ゲート絶縁膜
８...ゲート電極
９...ハードマスク
１０...酸化膜
１１，１２...エクステンション領域
１１Ａ，１２Ａ...エクステンション不純物イオン注入領域
１３...サイドウォールスペーサ
１５，１６...コンタクト領域
１５Ａ，１６Ａ...コンタクト不純物イオン注入領域
１７Ｓ...ソース領域
１８Ｄ...ドレイン領域
１９...シリサイド層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】