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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-01-06
(45)【発行日】2025-01-15
(54)【発明の名称】電子パッケージおよび電子システム
(51)【国際特許分類】
H10D 89/00 20250101AFI20250107BHJP
H01L 23/12 20060101ALI20250107BHJP
H01L 25/04 20230101ALI20250107BHJP
H01L 25/18 20230101ALI20250107BHJP
H01L 23/32 20060101ALI20250107BHJP
H10D 89/10 20250101ALI20250107BHJP
【ＦＩ】
H01L27/04 E
H01L23/12 E
H01L25/04 Z
H01L23/32 D
H01L23/12 N
H01L27/04 U
H01L27/04 A
H01L21/82 P
【請求項の数】
25
【外国語出願】
(21)【出願番号】P 2020199448
(22)【出願日】2020-12-01
(65)【公開番号】P2022003679
(43)【公開日】2022-01-11
【審査請求日】2023-09-01
(31)【優先権主張番号】16/910,023
(32)【優先日】2020-06-23
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ジグオ チアン
(72)【発明者】
【氏名】ジェラルド パスダスト
(72)【発明者】
【氏名】フアン ツェン
(72)【発明者】
【氏名】ペイペイ ワン
(72)【発明者】
【氏名】アフマド シディッキ
(72)【発明者】
【氏名】ラクシュミプリヤ セシャン
【審査官】市川 武宜
(56)【参考文献】
【文献】米国特許出願公開第２０１４／０２６４８３６（ＵＳ，Ａ１）
【文献】特開２０１１－１３９０８３（ＪＰ，Ａ）
【文献】特開２０１４－２０４０５７（ＪＰ，Ａ）
【文献】特開２０１４－１８６７３４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／８２
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２３／１２
Ｈ０１Ｌ ２３／３２
Ｈ０１Ｌ ２５／０４
Ｈ０１Ｌ ２５／１８
Ｈ０１Ｌ ２７／０４
(57)【特許請求の範囲】
【請求項1】
パッケージ基板と、前記パッケージ基板の上方の第１のダイであって、前記第１のダイは、第１のＩＯバンプマップを有し、前記第１のＩＯバンプマップの第１バンプは、第１のピッチを有する、第１のダイと、
前記パッケージ基板の上方の第２のダイであって、前記第２のダイは、第２のＩＯバンプマップを有し、前記第２のＩＯバンプマップの第２バンプは、前記第１のピッチと異なる第２のピッチを有する、第２のダイと、
前記第１のＩＯバンプマップと前記第２のＩＯバンプマップとの間の相互接続と
を備え、
前記第１のＩＯバンプマップは、前記第１のダイの第１エッジに沿って第１の幅を有し、前記第２のＩＯバンプマップは、前記第２のダイの第２エッジに沿って第２の幅を有し、前記第１の幅は、前記第２の幅と一致し、
前記第２のピッチは、前記第１のピッチよりも小さく、
前記第２バンプの個数は、前記第１バンプの個数よりも大きく、
前記第１バンプおよび前記第２バンプは、前記パッケージ基板の上方から見て行列状に配置され、
前記第２のＩＯバンプマップにおける、前記第２エッジに交差する方向の列の数は、前記第１のＩＯバンプマップにおける、前記第１エッジに交差する方向の列の数よりも大きく、
前記第２のＩＯバンプマップにおける、前記第２エッジに沿った方向の行の数は、前記第１のＩＯバンプマップにおける、前記第１エッジに沿った方向の行の数よりも小さい、
電子パッケージ。
【請求項2】
前記第１バンプは、複数の第１グランドバンプを含み、
前記第２バンプは、複数の第２グランドバンプを含み、
前記複数の第２グランドバンプの個数は、前記複数の第１グランドバンプの個数よりも大きい、
請求項１に記載の電子パッケージ。
【請求項3】
前記第１バンプは、複数の第１シグナリングバンプを含み、
前記第２バンプは、複数の第２シグナリングバンプを含み、
前記複数の第２シグナリングバンプの個数は、前記複数の第１シグナリングバンプの個数に等しい、
請求項１または２に記載の電子パッケージ。
【請求項4】
前記複数の第１シグナリングバンプの個数および前記複数の第２シグナリングバンプの個数は、６０である、請求項３に記載の電子パッケージ。
【請求項5】
前記第１バンプは、複数の第１電力バンプを含み、
前記第２バンプは、複数の第２電力バンプを含み、
前記複数の第２電力バンプの個数は、前記複数の第１電力バンプの個数よりも大きい、
請求項１から４のいずれか一項に記載の電子パッケージ。
【請求項6】
パッケージ基板と、
前記パッケージ基板の上方の第１のダイであって、前記第１のダイは、第１のＩＯバンプマップを有し、前記第１のＩＯバンプマップの第１バンプは、第１のピッチを有する、第１のダイと、
前記パッケージ基板の上方の第２のダイであって、前記第２のダイは、第２のＩＯバンプマップを有し、前記第２のＩＯバンプマップの第２バンプは、前記第１のピッチと異なる第２のピッチを有する、第２のダイと、
前記第１のＩＯバンプマップと前記第２のＩＯバンプマップとの間の相互接続と、
を備え、
前記第１のＩＯバンプマップは、第１の送信領域を有し、
前記第２のＩＯバンプマップは、第２の送信領域を有し、
前記第１の送信領域は、前記第１のダイの第１エッジに沿っており、
前記第２の送信領域は、前記第２のダイの第２エッジに沿っている、
電子パッケージ。
【請求項7】
前記第１のＩＯバンプマップは、第１の受信領域をさらに有し、
前記第２のＩＯバンプマップは、第２の受信領域をさらに有する、
請求項６に記載の電子パッケージ。
【請求項8】
前記第１の受信領域は、前記第１のダイから前記第２のダイへの第１方向において、前記第１の送信領域の、前記第１エッジとは反対側に配置され、
前記第２の受信領域は、前記第２のダイから前記第１のダイへの第２方向において、前記第２の送信領域の、前記第２エッジとは反対側に配置される、
請求項７に記載の電子パッケージ。
【請求項9】
前記パッケージ基板は、前記パッケージ基板の上面に交差する方向に、前記上面から順に第４の金属層、第３の金属層、第２の金属層および第１の金属層を有し、
前記第１の送信領域と前記第２の受信領域とが前記第１の金属層により電気的に結合され、
前記第２の送信領域と前記第１の受信領域とが前記第３の金属層により電気的に結合される、
請求項７または８に記載の電子パッケージ。
【請求項10】
前記第１の送信領域の前記第１バンプと、前記第２の受信領域の前記第２バンプとが、前記第１の金属層に配される第１チャネルにより電気的に結合され、
前記第２の送信領域の前記第２バンプと、前記第１の受信領域の前記第１バンプとが、前記第３の金属層に配される第２チャネルにより電気的に結合され、
前記第１チャネルの長さと、前記第２チャネルの長さとが等しい、
請求項９に記載の電子パッケージ。
【請求項11】
パッケージ基板と、
前記パッケージ基板の上方の第１のダイであって、前記第１のダイは、第１のＩＯバンプマップを有し、前記第１のＩＯバンプマップの第１バンプは、第１のピッチを有する、第１のダイと、
前記パッケージ基板の上方の第２のダイであって、前記第２のダイは、第２のＩＯバンプマップを有し、前記第２のＩＯバンプマップの第２バンプは、前記第１のピッチと異なる第２のピッチを有する、第２のダイと、
前記第１のＩＯバンプマップと前記第２のＩＯバンプマップとの間の相互接続と、
を備え、
前記第１のＩＯバンプマップは、第１グランドバンプを有し、
前記第２のＩＯバンプマップは、第２グランドバンプを有し、
前記第１グランドバンプは、前記第１のダイの第１エッジに沿っており、
前記第２グランドバンプは、前記第２のダイの第２エッジに沿っている、
電子パッケージ。
【請求項12】
前記第１のＩＯバンプマップは、前記第１のダイから前記第２のダイへの第１方向において、前記第１グランドバンプの、前記第１エッジとは反対側に配置される第１シグナリングバンプをさらに有し、
前記第２のＩＯバンプマップは、前記第２のダイから前記第１のダイへの第２方向において、前記第２グランドバンプの、前記第２エッジとは反対側に配置される第２シグナリングバンプをさらに有する、
請求項１１に記載の電子パッケージ。
【請求項13】
前記第１のＩＯバンプマップは、前記第１方向において、前記第１シグナリングバンプの、前記第１グランドバンプとは反対側に配置される第１電力バンプをさらに有し、
前記第２のＩＯバンプマップは、前記第２方向において、前記第２シグナリングバンプの、前記第２グランドバンプとは反対側に配置される第２電力バンプをさらに有する、
請求項１２に記載の電子パッケージ。
【請求項14】
前記第１のＩＯバンプマップは前記第１エッジに沿って第１の幅を有し、前記第２のＩＯバンプマップは前記第２エッジに沿って第２の幅を有し、前記第１の幅は、前記第２の幅と一致する請求項６から１３のいずれか一項に記載の電子パッケージ。
【請求項15】
前記第２のピッチは、前記第１のピッチよりも小さい、請求項６から１４のいずれか一項に記載の電子パッケージ。
【請求項16】
前記第１のＩＯバンプマップは、前記第１のダイ内に第１の深さを有し、前記第２のＩＯバンプマップは、前記第２のダイ内に第２の深さを有し、前記第１の深さは、前記第２の深さと異なる請求項１から１５のいずれか一項に記載の電子パッケージ。
【請求項17】
前記相互接続は、前記パッケージ基板内にある請求項１から１６のいずれか一項に記載の電子パッケージ。
【請求項18】
ブリッジをさらに備え、前記相互接続は、前記ブリッジ上にある
請求項１から１７のいずれか一項に記載の電子パッケージ。
【請求項19】
前記第１のピッチは、５５μｍまたはそれより大きい、請求項１から１８のいずれか一項に記載の電子パッケージ。
【請求項20】
前記第２のピッチは、４５μｍ、３６μｍ、または２５μｍである請求項１から１９のいずれか一項に記載の電子パッケージ。
【請求項21】
ボードと、前記ボードに結合される電子パッケージと、
パッケージ基板の上方の第１のダイであって、前記第１のダイは、第１のＩＯバンプマップを有し、前記第１のＩＯバンプマップの第１バンプは、第１のピッチを有する、第１のダイと、
前記パッケージ基板の上方の第２のダイであって、前記第２のダイは、第２のＩＯバンプマップを有し、前記第２のＩＯバンプマップの第２バンプは、前記第１のピッチと異なる第２のピッチを有する、第２のダイと、
前記第１のＩＯバンプマップと前記第２のＩＯバンプマップとの間の相互接続と
を備え、
前記第１のＩＯバンプマップは、前記第１のダイの第１エッジに沿って第１の幅を有し、前記第２のＩＯバンプマップは、前記第２のダイの第２エッジに沿って第２の幅を有し、前記第１の幅は、前記第２の幅と一致し、
前記第２のピッチは、前記第１のピッチよりも小さく、
前記第２バンプの個数は、前記第１バンプの個数よりも大きく、
前記第１バンプおよび前記第２バンプは、前記パッケージ基板の上方から見て行列状に配置され、
前記第２のＩＯバンプマップにおける、前記第２エッジに交差する方向の列の数は、前記第１のＩＯバンプマップにおける、前記第１エッジに交差する方向の列の数よりも大きく、
前記第２のＩＯバンプマップにおける、前記第２エッジに沿った方向の行の数は、前記第１のＩＯバンプマップにおける、前記第１エッジに沿った方向の行の数よりも小さい、
電子システム。
【請求項22】
前記第１バンプは、複数の第１グランドバンプを含み、
前記第２バンプは、複数の第２グランドバンプを含み、
前記複数の第２グランドバンプの個数は、前記複数の第１グランドバンプの個数よりも大きい、
請求項２１に記載の電子システム。
【請求項23】
前記第１バンプは、複数の第１シグナリングバンプを含み、
前記第２バンプは、複数の第２シグナリングバンプを含み、
前記複数の第２シグナリングバンプの個数は、前記複数の第１シグナリングバンプの個数に等しい、
請求項２１または２２に記載の電子システム。
【請求項24】
前記第１バンプは、複数の第１電力バンプを含み、
前記第２バンプは、複数の第２電力バンプを含み、
前記複数の第２電力バンプの個数は、前記複数の第１電力バンプの個数よりも大きい、
請求項２１から２３のいずれか一項に記載の電子システム。
【請求項25】
前記第１のＩＯバンプマップは、前記第１のダイ内に第１の深さを有し、前記第２のＩＯバンプマップは、前記第２のダイ内に第２の深さを有し、前記第１の深さは、前記第２の深さと異なる請求項２１から２４のいずれか一項に記載の電子システム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、半導体デバイスに関し、より詳細には、ＰＨＹレスダイ間ＩＯ相互接続を有する電子パッケージに関する。
【背景技術】
【0002】
向上した機能性、改善した性能、および進化した処理ノードにおいて改善した成果を提供するために、複数のチップレットへのダイディスアグリゲーションが半導体製造産業において成長傾向にある。ダイディスアグリゲーションは、個々のチップレットが入出力（ＩＯ）バンプを通して互いに通信可能であることを必要とする。必要とされる相互接続密度およびバンプピッチに応じて、チャネルは異なるアーキテクチャで実装されることがある。例えば、Ｃ４バンプは、標準的なパッケージ基板内のチャネルを利用することがある。より進化した技術のノードでは、マイクロバンプは、埋め込まれたブリッジダイに実装されたチャネルと連携して用いられることがある。
【0003】
現在、ＩＯは物理層（ＰＨＹ）で設計されている。このプロセスの結果、ハードＩＰ（ＨＩＰ）が各ＩＯ領域に対してカスタム設計されることが必要となっている。このように、異なるチップレットの設計には、甚大な回路設計の努力およびシリコンリスクが伴う。ＰＨＹベース設計におけるカスタムＨＩＰの必要は、異なるパッケージング技術をサポートするための容易なスケーリングに必要とされる携帯性も制限する。さらに、異なるバンプピッチを有するＰＨＹベース設計間の相互運用性の欠如が見られる。
【図面の簡単な説明】
【0004】
【図1A】ＰＨＹ層に実装されたＩＯを有するダイの一部の平面図である。
【0005】
【図1B】実施形態に係る、ＰＨＹレス層に実装されるＩＯを有するダイの一部の平面図である。
【0006】
【図2A】実施形態に係る、第１のバンプピッチを有する送信領域および受信領域のためのＩＯバンプマップの平面図である。
【0007】
【図2B】実施形態に係る、第２のバンプピッチを有する送信領域および受信領域のためのＩＯバンプマップの平面図である。
【0008】
【図2C】実施形態に係る、第３のバンプピッチを有する送信領域および受信領域のためのＩＯバンプマップの平面図である。
【0009】
【図3A】実施形態に係る、電子パッケージにおけるブリッジを通して通信可能に結合されたダイを有する電子パッケージの断面図である。
【0010】
【図3B】実施形態に係る、同じバンプピッチを有するＩＯバンプマップ間のブリッジを通したチャネルを示す概略平面図である。
【0011】
【図3C】実施形態に係る、異なるピッチを有するＩＯバンプマップ間のブリッジを通したチャネルを示す概略平面図である。
【0012】
【図3D】実施形態に係る、パッケージ基板を通して通信可能に結合されたダイを有する電子パッケージの断面図である。
【0013】
【図3E】実施形態に係る、異なるピッチを有するＩＯバンプマップ間のパッケージ基板を通したチャネルを示す概略平面図である。
【0014】
【図4A】実施形態に係る、バンプマップの対の平面図およびバンプマップ間チャネルを提供するブリッジの断面図である。
【0015】
【図4B】実施形態に係る、バンプマップの対の平面図およびバンプマップ間チャネルを提供するパッケージ基板の断面図である。
【0016】
【0017】
【図5A】実施形態に係る、ＰＨＹレスアーキテクチャを用いる場合の標準的なパッケージチャネルに存在するクロストークを示すアイダイアグラムである。
【0018】
【図5B】実施形態に係る、リードウェイがチャネルと受信回路との間に提供される場合に提供されるクロストークの低減を示すアイダイアグラムである。
【0019】
【図5C】実施形態に係る、送信回路が送信バンプの下方に位置し、受信回路がリードウェイによって受信バンプに接続されているバンプマップの平面図である。
【0020】
【図6】実施形態に従って構築されたコンピューティングデバイスの概略図である。
【発明を実施するための形態】
【0021】
本明細書では、様々な実施形態に係る、ＰＨＹレスダイ間ＩＯ相互接続を有する電子パッケージが説明される。以下の説明では、例示的な実装の様々な態様が、これらの動作の本質を他の当業者に伝えるために、当業者によって一般に用いられる用語を用いて説明される。しかしながら、本発明が説明される態様の一部のみによって実施され得ることは、当業者に明らかであろう。説明を目的として、例示的な実装を十分に理解せしめるために、具体的な数、材料および構成が記載される。しかしながら、本発明が具体的な詳細がなくとも実施され得ることは、当業者に明らかであろう。他の例では、例示的な実装を不明瞭にしないために、周知の機構が省略または簡略化される。
【0022】
様々な動作が、本発明を理解する上で最も有用な態様で、複数の別個の動作として順に説明される。しかしながら、説明の順序は、これらの動作が必ず順序に依存することを示唆するものと解釈されるべきではない。特に、これらの動作は、提示された順序で実行される必要はない。
【0023】
上述のように、ダイディスアグリゲーションは、チップレット間にＩＯチャネルを提供するという課題を形成する。現在、チップレット間のＩＯは、専用のハードＩＰ（ＨＩＰ）ＰＨＹを用いて実装される。ＨＩＰ ＰＨＹは、従来のレベルのカスタマイズおよび手作業の設計を必要とする。これが、特に、より進化した処理ノードにスケーリングする場合に、新たなチップレットの設計コストを増加させる。さらに、現在のＰＨＹ層は、互いに相互運用可能ではない。すなわち、第１のピッチを有するＩＯバンプマップを有するチップレットは、第２のピッチを有するＩＯバンプマップを有するチップレットと容易に結合できない。
【0024】
ＰＨＹベースのＩＯバンプ領域の例が、図１Ａに示される。図１Ａは、ダイ１００のＩＯ領域１８０およびロジック領域１８５のマクロ図である。図１Ａに示される図は、バンプ除去後のものである。図示されるように、ＩＯ領域１８０は、ブロック１８１／１８２の規則的な繰り返しパターンを含む。規則的な繰り返しパターンは、手動設計されたバンプ領域を示す。対照的に、ロジック領域１８５は、自動配置およびルーティングツールを用いて設計されたロジックおよびルーティングを示すモノリシック構造であることがわかる。
【0025】
したがって、本明細書で開示される実施形態は、ＰＨＹレスＩＯバンプマップおよび回路／フロアプラン配置の利用を含む。実施形態において、ダイのエッジに沿ったＩＯバンプマップの幅（すなわち、ショアライン幅）を、様々なバンプピッチを有するＩＯバンプマップ間で均一に維持することによって、相互運用性が提供される。同じショアライン幅を保ちつつ、所与のＩＯバンプマップのダイ内への深さは可変であってよい。このように、整合した数のシグナリングバンプが、異なるバンプピッチを有するＩＯバンプマップに提供されてよい。
【0026】
さらに、ＰＨＹレス設計は、各デバイスに対するカスタムＨＩＰの必要をなくす。例えば、チップレットのＩＯ回路は、標準ライブラリからのデジタルセルで主に構成される。これらのセルは、回路設計の努力およびシリコンリスクを最小化するために、デジタル設計フローにより容易にテープアウトされてよい。
【0027】
ＰＨＹレスＩＯバンプ領域１８７の例が、図１Ｂに示される。図１Ｂは、ダイ１００のＩＯ領域１８７およびロジック領域１８５のマクロ図である。図１Ｂに示される図は、バンプ除去後のものである。図示されるように、ＩＯ領域１８７には、識別可能な繰り返しパターンはない。これは、自動配置およびルーティングツールにより設計されたＩＯ領域１８７を示す。
【0028】
図２Ａをここで参照すると、実施形態に係るＩＯバンプマップ２５０の平面図が示される。例示されている実施形態では、送信領域ＴＸおよび受信領域ＲＸが設けられる。送信領域ＴＸはダイエッジ２２０に沿って位置し、受信領域ＲＸは送信領域ＴＸの後ろに（すなわち、図２Ａの下方に）積層される。実施形態において、ＩＯバンプマップ２５０は、シグナリングバンプ２５３、電力バンプ２５４、およびグランドバンプ２５５を有してよい。バンプ２５３、２５４、２５５は、六角形パターンで配置されてよい。しかしながら、異なる実施形態では、他のバンプレイアウトパターンが用いられてもよい。
【0029】
実施形態において、バンプ２５３、２５４、２５５は、ピッチＰ１を有してよい。ピッチＰ１は、ダイエッジ２２０に垂直な方向で測定される。バンプ２５３、２５４、２５５は、ダイエッジ２２０に平行な方向で測定されるピッチＰ２を有してもよい。ピッチＰ１およびピッチＰ２は、いくつかの実施形態において、異なってよい。他の実施形態において、ピッチＰ１およびピッチＰ２は、互いに実質的に同様であってよい。実施形態において、ピッチＰ１は５５μｍであってよく、ピッチＰ２は９８μｍであってよい。
【0030】
実施形態において、送信領域ＴＸおよび受信領域ＲＸは、列２５２および行２５１を有する。図示されるように、図２Ａの実施形態では、各行は１０個のシグナリングバンプ２５３を有し、各列は１２個のシグナリングバンプ２５３を有する。５個の列２５２１－５および６個の行２５１１－６があり、合計で６０個のシグナリングバンプ２５３を提供する。しかしながら、６０個のシグナリングバンプ２５３は、本質として例示的なものであり、本明細書で開示されるもののような当該スケーリングの努力は、任意の数のシグナリングバンプ２５３をバンプマップ２５０に（かつ、任意の数のシグナリングバンプ２５３を行２５１および／または列２５２の各々に）設定し得ることが認識されよう。
【0031】
実施形態において、バンプマップ２５０は、ダイエッジ２２０に沿ってショアライン幅Ｗ１を有してよい。実施形態において、送信領域ＴＸは、ダイ内に深さＤ１を有してよい。受信領域ＲＸも、同じ深さＤ１を有してよい。第１のピッチＰ１は４１２．５μｍの深さＤ１を提供し、第２のピッチＰ２は約４９０μｍのショアライン幅Ｗ１を提供する。実施形態において、シグナリングバンプ２５３の電力バンプ２５４およびグランドバンプ２５５に対する比率は、４：１である。
【0032】
図２Ｂに示されるように、異なるピッチを有するバンプマップ２５０間の相互運用性は、整合した数のシグナリングバンプ２５３および均一なショアライン幅Ｗ１を維持することによって提供される。図２Ｂをここで参照すると、追加の実施形態に係るバンプマップ２５０の平面図が示される。実施形態において、図２Ｂのバンプマップ２５０は、第３のピッチＰ３および第４のピッチＰ４を有してよい。第３のピッチＰ３はダイエッジ２２０に垂直に測定され、第４のピッチＰ４はダイエッジ２２０に平行に測定される。実施形態において、第３のピッチＰ３は第１のピッチＰ１より小さくてよく、第４のピッチＰ４は第２のピッチＰ２より小さくてよい。例えば、第１のピッチＰ１が５５μｍの場合、第３のピッチＰ３は３６μｍであってよく、第２のピッチＰ２が９８μｍの場合、第４のピッチＰ４は６５．３μｍであってよい。
【0033】
しかしながら、図２Ｂにおけるシグナリングバンプ２５３の数および図２Ｂにおけるショアライン幅Ｗ２は、図２Ａにおけるシグナリングバンプ２５３の数および図２Ａにおけるショアライン幅Ｗ１に等しい。整合した数のシグナリングバンプ２５３および均一なショアライン幅Ｗは、図２Ｂのバンプマップ２５０において、列２５２の数を増やし、行２５１の数を減らすことによって実現される。例えば、図２Ｂにおけるバンプマップ２５０は、７．５個の列２５２１－７．５および４個の行２５１１－４を有してよい。行２５１の数を減らすことによって、図２Ｂにおけるバンプマップ２５０の深さＤ２は、図２Ａのバンプマップ２５０と比較して低減する。
【0034】
図２Ａが５５μｍの最小バンプピッチを示し、図２Ｂが３６μｍの最小バンプピッチを示すことから、均一なショアライン幅およびシグナリングバンプ２５３の数を維持しつつ、異なるバンプピッチにスケーリングすることも可能であることが認識されよう。例えば、４５μｍおよび２５μｍの最小バンプピッチも、互いに相互運用可能なバンプマップ２５０を有してよい。４５μｍの最小バンプピッチは、６個の列２５２および５個の行２５３を有してよく、２５μｍの最小バンプピッチは、１０個の列および３個の行２５３を有してよい。５５μｍより大きい最小バンプピッチも、２５μｍより小さい最小バンプピッチも、均一なショアライン幅およびシグナリングバンプの数を維持しつつ、設けられてよいことが認識されよう。
【0035】
相互運用可能なバンプマップ２５０は、従来のＣ４バンプにも設けられてよい。このような実施形態が図２Ｃに示される。実施形態において、Ｃ４シグナリングバンプ２５３は、ダイエッジ２２０に垂直な約１１０μｍの第５のピッチＰ５およびダイエッジ２２０に平行な１９６μｍの第６のピッチＰ６を有してよい。より大きいバンプピッチＰ５およびＰ６は、バンプマップ２５０に含まれ得るシグナリングバンプ２５３の数を減らす。例えば、１２個のシグナリングバンプ２５３が、ＴＸ領域およびＲＸ領域の各々に設けられる。但し、ショアライン幅Ｗ３は、図２Ａおよび２Ｂのショアライン幅Ｗ１および／またはＷ２と一致してよい。すなわち、いくつかの実施形態において、ショアライン幅Ｗ３は４９０μｍであってよい。実施形態において、ＴＸ領域およびＲＸ領域の各々の深さＤ３は、約４１２．５μｍであってよい。
【0036】
図３Ａをここで参照すると、実施形態に係る電子パッケージ３００の断面図が示される。実施形態において、電子パッケージ３００は、相互接続３８３によってボード３８０（例えばマザーボード）に取り付けられたパッケージ基板３８２を有してよい。実施形態において、相互接続３８３は、半田ボールとして示される。しかしながら、相互接続３８３は、任意の適した相互接続アーキテクチャ（例えばソケットなど）を有してよいことが認識されよう。
【0037】
実施形態において、パッケージ基板３８２は、導電性トレース（図示されない）を囲む絶縁材料の層を有する。実施形態において、パッケージ基板３８２はコアあり基板またはコアレスであってよい。実施形態において、ブリッジ３４０は、パッケージ基板３８２に埋め込まれている。ブリッジ３４０は、第１のダイ３３０１を第２のダイ３３０２に通信可能に結合するために、チャネル３４１の高密度ルーティングを形成するために適しした基板材料を有してよい。例えば、ブリッジ３４０は、バックエンド領域に設けられた金属層を有するシリコンを有してよい。
【0038】
実施形態において、第１のダイ３３０１および第２のダイ３３０２は、任意のタイプの半導体デバイスであってよい。例えば、第１のダイ３３０１および第２のダイ３３０２は、プロセッサ（例えばＣＰＵ、ＧＰＵ）、メモリ、システムオンチップ（ＳｏＣ）などであってよい。いくつかの実施形態において、第１のダイ３３０１および第２のダイ３３０２は、同じタイプのダイであってよい。他の実施形態において、第１のダイ３３０１は、第２のダイ３３０２と異なるタイプのダイであってよい。いくつかの実施形態において、第１のダイ３３０１のバンプ３５３の最小ピッチは、第２のダイ３３０２のバンプ３５３の最小ピッチと異なっていてよい。バンプピッチに差があるにもかかわらず、第１のダイ３３０１のバンプマップは、第２のダイ３３０２のバンプマップと相互運用可能であってよい。
【0039】
図３Ｂをここで参照すると、実施形態に係る第２のダイ３３０２と通信可能に結合される第１のダイ３３０１の概略平面図が示される。第１のダイ３３０１は第１のバンプマップ３５０１を有し、第２のダイ３３０２は第２のバンプマップ３５０２を有する。第１のバンプマップ３５０１は、ＴＸ領域３５５１およびＲＸ領域３５６１の対を有する。ＴＸ領域３５５１は、第１のダイ３３０１のエッジに近接して位置する。第２のバンプマップ３５０２は、ＴＸ領域３５５２の対およびＲＸ領域３５６２を有する。ＴＸ領域３５５２の１つは、第２のダイ３３０２のエッジに近接して位置する。ダイエッジに対してＴＸおよびＲＸの位置を交換した異なる設計を形成する必要がなくなるので、ダイエッジに近接するＴＸ領域３５５に、ダイ３３０内のより深い位置にＲＸ領域３５６を設けることは、設計努力を簡略化する。図示されるように、ＴＸ領域３５５１およびＴＸ領域３５５２のショアライン幅Ｗは、互いに等しい。
【0040】
例示されている実施形態において、３個のモジュールが各ダイ（すなわち、第１のダイ３３０１におけるＴＸ領域３５５１およびＲＸ領域３５６１の対、第２のダイ３３０２におけるＴＸ領域３５５２の対およびＲＸ領域３５６２）のエッジに沿って積層されている。しかしながら、任意の数の（すなわち、１または複数の）モジュールがダイエッジに沿って設けられてよいことが認識されよう。追加の帯域幅を提供するために、追加のモジュールが、図３Ｂに示されるモジュールに横方向に隣接していてよい。
【0041】
実施形態において、ＴＸ領域３５５は、ブリッジ３４０内のチャネル３４１によって、反対側のダイ３３０上のＲＸ領域３５６と通信可能に結合される。例えば、ＴＸ領域３５５１は、チャネル３４１によってＲＸ領域３５６２と通信可能に結合され、各ＴＸ領域３５５２は、チャネル３４１によって異なるＲＸ領域３５６１と結合される。
【0042】
図３Ｃをここで参照すると、追加の実施形態に係る電子パッケージ３００の概略平面図が示される。図３Ｃにおいて、第１のダイ３３０１は、第１のバンプピッチを有するＴＸ領域３５５１およびＲＸ領域３５６１を有する第１のバンプマップ３５０１を含み、第２のダイ３３０２は、第２のバンプピッチを有するＴＸ領域３５５２およびＲＸ領域３５６２を有する第２のバンプマップ３５０２を含む。バンプピッチの差があるにもかかわらず、第１のバンプマップ３５０１および第２のバンプマップ３５０２は均一なショアライン幅Ｗを含み、従って、ブリッジ３４０を通して互いに通信することが可能となる。図３Ｃにおいて、第１のＴＸ領域３５５１は、ブリッジ３４０内のチャネル３４１によって第２のＲＸ領域３５６２と通信可能に結合されてよく、第２のＴＸ領域３５５２は、ブリッジ３４０内のチャネル３４１によって第１のＲＸ領域３５６１と通信可能に結合されてよい。
【0043】
実施形態において、第１のバンプマップ３５０１は、図２Ａにおけるバンプマップ２５０と同様であってよく、第２のバンプマップ３５０２は、図２Ｂにおけるバンプマップ２５０と同様であってよい。すなわち、第１のバンプマップ３５０１における最小バンプピッチは５５μｍであってよく、第２のバンプマップ３５０２における最小バンプピッチは３６μｍであってよい。しかしながら、第１のバンプマップ３５０１および第２のバンプマップ３５０２の最小バンプピッチは、ショアライン幅Ｗが同じまま維持される限り、任意の値であってよいことが認識されよう。
【0044】
図３Ｄをここで参照すると、追加の実施形態に係る電子パッケージ３００の断面図が示される。図３Ｄにおける電子パッケージ３００は、ブリッジ３４０が省略されていることを除き、図３Ａにおける電子パッケージ３００と同様である。代わりに、チャネル３４１がパッケージ基板上にある（または埋め込まれている）。このような電子パッケージ３００は、標準Ｃ４バンプピッチを有するダイ３３０に適している。すなわち、バンプ３５３の最小ピッチは１１０μｍであってよい。
【0045】
図３Ｅをここで参照すると、実施形態に係る図３Ｄにおける電子パッケージ３００の概略平面図が示される。図示されるように、ＴＸおよびＲＸ領域のモジュール設計は、異なるパッケージ技術を通して、回路の再利用を可能とする。例えば、第１のダイ３３０１は、ＴＸ領域３５５１およびＲＸ領域３５６１を有する第１のバンプマップ３５０１を有してよく、第２のダイ３３０２は、ＴＸ領域３５５２およびＲＸ領域３５６２を有する第２のバンプマップ３５０２を有してよい。第２のバンプマップ３５０２は、Ｃ４バンプと共に用いるのに適した１１０μｍの最小バンプピッチを有してよい。
【0046】
均一なショアライン幅Ｗにより、第１のバンプマップ３５０１は、第２のバンプマップ３５０２と相互運用可能である。バンプマップ３５０１および３５０２は互いに互換性を有するので、第１のバンプマップ３５０１は、その最小バンプピッチを（例えば５５μｍから１１０μｍに）増やすだけでよい。モジュールのバンプマップ設計は、各モジュールに対して、合計６０個の信号のうち１２個の信号が（例えば、図２Ｃに示される実施形態と同様の）第２のバンプマップ３５０２と接続し続けるようサポートする。このように、第１のバンプマップ３５０１への変更のみが、ファーバックエンド層およびバンプにおける簡易な変更である。すなわち、５５μｍバンプピッチまたは１１０μｍバンプピッチのいずれが用いられるかによらず、下部の回路は同じままであってよい。
【0047】
図４Ａをここで参照すると、実施形態に係る電子パッケージ４００の平面図および断面図の複合図が示される。図４Ａでは、第１のバンプマップ４５０１および第２のバンプマップ４５０２が平面図として提供され、下部のブリッジ４４０が断面図として示される。第１のバンプマップ４５０１および第２のバンプマップ４５０２の各々は、ＴＸ領域およびＲＸ領域を有してよい。ＴＸ領域（すなわち、ＴＸ１およびＴＸ２）はダイエッジに沿って位置し、ＲＸ領域（すなわち、ＲＸ１およびＲＸ２）はダイ内で積層されている。
【0048】
図４Ａの断面部分において、複数の金属層Ｍ１－Ｍ４を有するブリッジ４４０が示される。チャネル４４１の対が、ブリッジ４４０内に示される。ＴＸ１およびＲＸ２におけるバンプ４５３間の第１のチャネル４４１１－２は第１の金属層Ｍ１に配され、ＴＸ２およびＲＸ１におけるバンプ４５３間の第２のチャネル４４１２－１は、第３の金属層Ｍ３に配される。実施形態において、モジュール内のチャネル４４１は、全てのデータレーンとクロックとの間のスキューを最小化するように、長さを一致させている。モジュール間チャネルも、一致させている。図示された一致設計において、チャネル４４１２－１は、Ｍ３層におけるＴＸ１信号ビアランディングを通してルーティングする必要がある。しかしながら、ブリッジアーキテクチャの高密度ルーティング設計規則は、このようなルーティングを容易に実現可能である。
【0049】
図４Ｂをここで参照すると、追加の実施形態に係る電子パッケージ４００の平面図および断面図の複合図が示される。図４Ｂでは、第１のバンプマップ４５０１および第２のバンプマップ４５０２が平面図として提供され、下部のパッケージ基板４８２が断面図として示される。第１のバンプマップ４５０１および第２のバンプマップ４５０２は、Ｃ４バンプ（例えば、１１０μｍの最小バンプピッチを有する）に適したものとして示される。このように、チャネル４４１は、ブリッジを必要とすることなく、標準パッケージ基板４８２におけるチャネル４４１を用いて実装可能である。
【0050】
パッケージ基板４８２は、複数の金属層を有してよい。例えば、５個の金属層Ｌ１－Ｌ５が示される。チャネル４４１１－２は第２の金属層Ｌ２に設けられ、チャネル４４１２－１は第４の金属層Ｌ４に設けられる。チャネル４４１１－２および４４１２－１は、図４Ａにおいて上述された実施形態と同様に、モジュール間およびモジュール内で一致している。しかしながら、従来のパッケージ基板４８２の設計規則は、簡易なルーティングを可能としない。１つの解決手段は、ＴＸ２およびＲＸ２の位置を交換し、これにより、チャネル４４１２－１がチャネル４４１１－２より長くなり、交差を一切含まないようにすることであろう。しかしながら、このような解決手段は、２つの異なるモジュール配置およびシリコン設計を必要とし、本明細書で開示される実施形態によって提供される相互運用性を制限することになろう。
【0051】
したがって、本明細書で開示される実施形態は、第２の層Ｌ２において減らされた電力およびグランドパッドを含むルーティングアーキテクチャを提供し、４４１１－２チャネルのルーティングの余地を作り出す。このような実施形態の例が図４Ｃに示される。図４Ｃでは、チャネル４４１１－２のセットを有する第２の金属層Ｌ２の平面図が示される。電力パッド４５４およびグランドパッド４５５のいくつかは、Ｘが記された円によって示されるように減らされてよい。例えば、電力パッド４５４およびグランドパッド４５５の全てが、ＴＸ２領域において減らされる。全てではないが一部の電力パッド４５４およびグランドパッド４５５が、ＲＸ２領域およびＴＸ１領域においても減らされる。実施形態において、第１のバンプマップ４５０１のエッジは、ルーティングを簡略化するために、第２のバンプマップ４５０２のエッジから間隔Ｏだけオフセットされてよい。第２の金属層Ｌ２においてＴＸ１信号の全てが終了するので、第４の金属層Ｌ４におけるチャネル４４１２－１のルーティングは、最低限の低減で行われてよい。
【0052】
図５Ａ～５Ｃをここで参照すると、実施形態に係る等化ルーティング（すなわちリードウェイ）を示すアイダイアグラムおよび平面図の対が提供される。ＰＨＹレス設計の利点を十分に活かすために、送信および受信回路は、簡易である必要がある。しかしながら、進化したパッケージチャネル（例えば、ブリッジ上方のチャネル）およびパッケージ基板内の標準的なチャネルの両方にとって、このような回路には課題がある。図５Ａのアイダイアグラムに示されるように、ブリッジチャネルは強いＲＣ挙動を示すが、標準的なパッケージチャネルは、強い反射および増幅されたクロストークを示す。すなわち、特に、ＰＨＹレス設計の簡易なドライバ回路により、同じ回路を両方のタイプのチャネルに用いることは難しい。
【0053】
したがって、本明細書で開示される実施形態は、標準パッケージトレースと等しくなるように、ＲＸモジュール上にオンダイリードウェイルーティングを追加することを含む。さらに、オンダイリードウェイルーティングは、ＴＸモジュールには存在しない。図５Ｂに示されるように、リードウェイルーティングをＲＸモジュールに追加した結果、標準的なパッケージチャネルのアイダイアグラムが大幅に平滑になっている。
【0054】
図５Ｃをここで参照すると、実施形態に係るバンプマップ５５０の平面図が示される。バンプマップ５５０は、ＴＸ領域およびＲＸ領域を含む。図示されるように、ＴＸバンプ５５３Ｔは、ＴＸ回路５７１の真上に位置する。ＴＸ回路５７１は、破線の輪郭で示され、これらがＴＸバンプ５５３Ｔの下方においてダイ表面上にあることを示している。対照的に、ＲＸ回路５７２は、ＲＸバンプ５５３Ｒと同じ位置ではない。実施形態において、ＲＸ回路５７２は、ＲＸ領域のエッジに沿ったアレイに配置される。リードウェイ５７５は、ＲＸバンプ５５３ＲとＲＸ回路５７２との間に電気的結合を提供する。例えば、ＲＸバンプ５５３Ｒ１はリードウェイ５７５１によってＲＸ回路５７２に結合され、ＲＸバンプ５５３Ｒ２はリードウェイ５７５２によってＲＸ回路５７２に結合され、ＲＸバンプ５５３Ｒ３はリードウェイ５７５３によってＲＸ回路５７２に結合され、ＲＸバンプ５５３Ｒ４はリードウェイ５７５４によってＲＸ回路５７２に結合される。
【0055】
実施形態において、リードウェイ５７５は、ダイのバックエンド金属層に実装されてよい。具体的な実施形態において、リードウェイ５７５は、バンプ層下方にあるダイのＭ１４またはＭ１５層に実装される。実施形態は、必要とされる等化を提供するために、任意の長さを有するリードウェイ５７５を含んでよい。いくつかの実施形態において、リードウェイ５７５は、２００μｍから６００μｍの間の長さを有してよい。例えば、Ｍ１５層における長さ約４００μｍのリードウェイ５７５は、約６５オームをチャネルに付与してよい。
【0056】
さらに、リードウェイ５７５を含むことが、ブリッジ基板の上方に実装されるチャネルに与える影響は軽微である。このように、標準的なパッケージ基板チャネルおよびブリッジ基板を利用する進化したパッケージングアーキテクチャの両方に、同じ回路が利用されてよい。
【0057】
図６は、本発明の一実装に係るコンピューティングデバイス６００を示す。コンピューティングデバイス６００は、ボード６０２を収容する。ボード６０２は、限定されないが、プロセッサ６０４および少なくとも１つの通信チップ６０６を含む多数のコンポーネントを含んでよい。プロセッサ６０４は、ボード６０２と物理的かつ電気的に結合される。いくつかの実装では、少なくとも１つの通信チップ６０６も、ボード６０２と物理的かつ電気的に結合される。さらなる実装において、通信チップ６０６はプロセッサ６０４の一部であえる。
【0058】
これら他の複数のコンポーネントは、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラー、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラおよび（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等のような）大容量記憶装置を含むが、これらに限定されない。
【0059】
通信チップ６０６は、コンピューティングデバイス６００との間でデータ送信のための無線通信を可能にする。用語「無線」およびその派生語は、非固体媒体を介した変調電磁放射の利用を通してデータ通信をし得る回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために用いられてよい。この用語は、関連するデバイスが有線をまったく含まないことを示唆するものではないが、いくつかの実施形態においてはそうではないこともあり得る。通信チップ６０６は、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、並びに、３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルを含むがこれらに限定されない、複数の無線規格またはプロトコルのいずれかを実装してよい。コンピューティングデバイス６００は、複数の通信チップ６０６を含んでよい。例えば、第１の通信チップ６０６は、Ｗｉ－ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用であってよく、第２の通信チップ６０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ－ＤＯ等のような長距離無線通信専用であってよい。
【0060】
コンピューティングデバイス６００のプロセッサ６０４は、プロセッサ６０４内でパッケージ化された集積回路ダイを含む。本発明のいくつかの実装において、プロセッサの集積回路ダイは、本明細書で説明された実施形態に係るＰＨＹレスＩＯバンプマップを有する電子パッケージの一部であってよい。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指してよい。
【0061】
通信チップ６０６は、通信チップ６０６内でパッケージ化された集積回路ダイも含む。本発明の他の実装によれば、通信チップの集積回路ダイは、本明細書で説明された実施形態に係るＰＨＹレスＩＯバンプマップを有する電子パッケージの一部であってよい。
【0062】
本発明の例示された実装の上述の説明は、要約書に説明されるものを含め、包括的であること、または本発明を開示された厳密な形式に限定することを意図するものではない。本発明の具体的な実装および例が例示目的で本明細書で説明されるが、当業者が認識するように、様々な均等の変形が本発明の範囲内で可能である。
【0063】
これらの変形が、上述された詳細な説明に照らして、本発明に加えられることがある。以下の特許請求の範囲で用いられる用語は、明細書および特許請求の範囲に開示される具体的な実装に本発明を限定するものと解釈されるべきではない。むしろ、本発明の範囲は、特許請求の範囲の解釈の確立された原則に従って解釈されるべき、以下の特許請求の範囲によって完全に決定されるべきである。
【0064】
例１：パッケージ基板と、パッケージ基板の上方の第１のダイであって、第１のダイは、第１のＩＯバンプマップを有し、第１のＩＯバンプマップのバンプは、第１のピッチを有する、第１のダイと、パッケージ基板の上方の第２のダイであって、第２のダイは、第２のＩＯバンプマップを有し、第２のＩＯバンプマップのバンプは、第１のピッチと異なる第２のピッチを有する、第２のダイと、第１のＩＯバンプマップと第２のＩＯバンプマップとの間の相互接続とを備える電子パッケージ。
【0065】
例２：第１のバンプマップは、第１のダイのエッジに沿って第１の幅を有し、第２のバンプマップは、第２のダイのエッジに沿って第２の幅を有し、第１の幅は、第２の幅と一致する例１に記載の電子パッケージ。
【0066】
例３：第１のバンプマップは、第１のダイ内に第１の深さを有し、第２のバンプマップは、第２のダイ内に第２の深さを有し、第１の深さは、第２の深さと異なる例１または例２に記載の電子パッケージ。
【0067】
例４：相互接続は、パッケージ基板内にある例１－３に記載の電子パッケージ。
【0068】
例５：ブリッジをさらに備え、相互接続は、ブリッジ上にある例１－３に記載の電子パッケージ。
【0069】
例６：第１のピッチは、約５５μｍまたはそれより大きく、第２のピッチは、約５５μｍまたはそれより小さい例１－５に記載の電子パッケージ。
【0070】
例７：第２のピッチは、約４５μｍ、約３６μｍ、または約２５μｍである例１－６に記載の電子パッケージ。
【0071】
例８：第１のバンプマップは、第１の個数の信号バンプを有し、第２のバンプマップは、第２の個数の信号バンプを有し、信号バンプの第１の個数は、信号バンプの第２の個数に等しい例１－７に記載の電子パッケージ。
【0072】
例９：信号バンプの第１の個数は６０である例８に記載の電子パッケージ。
【0073】
例１０：第１のバンプマップは、第１の送信領域と、第１の受信領域とを有し、第１の送信領域は、第１のダイのエッジに沿っており、第２のバンプマップは、第２の送信領域と、第２の受信領域とを有し、第２の送信領域は、第２のダイのエッジに沿っている例１－９に記載の電子パッケージ。
【0074】
例１１：複数の金属層が埋め込まれたパッケージ基板であって、第１の金属層、第３の金属層、および第５の金属層が電力および／またはグランド層であり、第２の金属層および第４の金属層がシグナリング層である、パッケージ基板と、パッケージ基板の上方の第１のダイであって、第１の送信領域および第１の受信領域を有する第１のバンプマップを有する第１のダイと、パッケージ基板の上方の第２のダイであって、第２の送信領域および第２の受信領域を有する第２のバンプマップを有する第２のダイと、を備え、第１の送信領域は、第２の金属層内のチャネルによって第２の受信領域と電気的に結合され、第２の送信領域は、第４の金属層内のチャネルによって第１の受信領域と電気的に結合される電子パッケージ。
【0075】
例１２：電力パッドのセットおよびグランドパッドのセットが第２の金属層から減らされる例１１に記載の電子パッケージ。
【0076】
例１３：減らされた電力パッドのセットおよび減らされたグランドパッドは、電力パッドの全ておよびグランドパッドの全てを第２の送信領域の下方に有する例１２に記載の電子パッケージ。
【0077】
例１４：電力パッドのいずれも第４の金属層から減らされず、グランドパッドのいずれも第４の金属層から減らされない例１２に記載の電子パッケージ。
【0078】
例１５：第１のバンプマップのエッジは第２のバンプマップのエッジからオフセットしている例１１－１５に記載の電子パッケージ。
【0079】
例１６：第１のバンプマップは、第１のダイのエッジに沿って第１の幅を有し、第２のバンプマップは、第２のダイのエッジに沿って第２の幅を有し、第１の幅は、第２の幅と等しい例１５に記載の電子パッケージ。
【0080】
例１７：第２の金属層内のチャネルおよび第４の金属層内のチャネルは、同じ長さを有する例１１－１６に記載の電子パッケージ。
【0081】
例１８：半導体基板であって、複数の送信回路を有するＩＯ送信領域と、複数の受信回路を有するＩＯ受信領域とを有する半導体基板と、半導体基板の上方の複数の金属層と、ＩＯ送信領域の上方の複数の第１のバンプであって、個々の送信回路は個々の第１のバンプと整合する、複数の第１のバンプと、ＩＯ受信領域の上方の複数の第２のバンプであって、個々の受信回路は、個々の第２のバンプと整合しない、複数の第２のバンプとを備える半導体ダイ。
【0082】
例１９：個々の第１のバンプは、複数の金属層を通して鉛直相互接続によって個々の送信回路と電気的に結合され、個々の第２のバンプは、鉛直相互接続および複数の金属層内の水平リードウェイセグメントによって個々の受信回路と電気的に結合される例１８に記載の半導体ダイ。
【0083】
例２０：水平リードウェイセグメントは、約２００μｍまたはそれより大きい長さを有する例１９に記載の半導体ダイ。
【0084】
例２１：水平リードウェイは、約６５オームを第２のバンプと受信回路との間の電気的チャネルに付加する例１８－２０に記載の半導体ダイ。
【0085】
例２２：複数の受信回路は、ＩＯ受信領域内のアレイに配置される例１８－２１に記載の半導体ダイ。
【0086】
例２３：ボードと、ボードに結合される電子パッケージと、パッケージ基板の上方の第１のダイであって、第１のダイは、第１のＩＯバンプマップを有し、第１のＩＯバンプマップのバンプは、第１のピッチを有する、第１のダイと、パッケージ基板の上方の第２のダイであって、第２のダイは、第２のＩＯバンプマップを有し、第２のＩＯバンプマップのバンプは、第１のピッチと異なる第２のピッチを有する、第２のダイと、第１のＩＯバンプマップと第２のＩＯバンプマップとの間の相互接続とを備える電子システム。
【0087】
例２４：第１のバンプマップは、第１のダイのエッジに沿って第１の幅を有し、第２のバンプマップは、第２のダイのエッジに沿って第２の幅を有し、第１の幅は、第２の幅と一致する例２３に記載の電子システム。
【0088】
例２５：第１のバンプマップは、第１のダイ内に第１の深さを有し、第２のバンプマップは、第２のダイ内に第２の深さを有し、第１の深さは、第２の深さと異なる例２３または例２４に記載の電子パッケージ。
［他の可能な態様］
［態様１］
パッケージ基板と、
上記パッケージ基板の上方の第１のダイであって、上記第１のダイは、第１のＩＯバンプマップを有し、上記第１のＩＯバンプマップのバンプは、第１のピッチを有する、第１のダイと、
上記パッケージ基板の上方の第２のダイであって、上記第２のダイは、第２のＩＯバンプマップを有し、上記第２のＩＯバンプマップのバンプは、上記第１のピッチと異なる第２のピッチを有する、第２のダイと、
上記第１のＩＯバンプマップと上記第２のＩＯバンプマップとの間の相互接続と
を備える電子パッケージ。
［態様２］
上記第１のバンプマップは、上記第１のダイのエッジに沿って第１の幅を有し、上記第２のバンプマップは、上記第２のダイのエッジに沿って第２の幅を有し、上記第１の幅は、上記第２の幅と一致する
態様１に記載の電子パッケージ。
［態様３］
上記第１のバンプマップは、上記第１のダイ内に第１の深さを有し、上記第２のバンプマップは、上記第２のダイ内に第２の深さを有し、上記第１の深さは、上記第２の深さと異なる
態様１に記載の電子パッケージ。
［態様４］
上記相互接続は、上記パッケージ基板内にある
態様１に記載の電子パッケージ。
［態様５］
ブリッジをさらに備え、
上記相互接続は、上記ブリッジ上にある
態様１に記載の電子パッケージ。
［態様６］
上記第１のピッチは、約５５μｍまたはそれより大きく、上記第２のピッチは、約５５μｍまたはそれより小さい
態様１に記載の電子パッケージ。
［態様７］
上記第２のピッチは、約４５μｍ、約３６μｍ、または約２５μｍである
態様１に記載の電子パッケージ。
［態様８］
上記第１のバンプマップは、第１の個数の信号バンプを有し、上記第２のバンプマップは、第２の個数の信号バンプを有し、信号バンプの上記第１の個数は、信号バンプの上記第２の個数に等しい
態様１に記載の電子パッケージ。
［態様９］
信号バンプの上記第１の個数は６０である
態様８に記載の電子パッケージ。
［態様１０］
上記第１のバンプマップは、
第１の送信領域と、
第１の受信領域と
を有し、
上記第１の送信領域は、上記第１のダイのエッジに沿っており、
上記第２のバンプマップは、
第２の送信領域と、
第２の受信領域と
を有し、
上記第２の送信領域は、上記第２のダイのエッジに沿っている
態様１に記載の電子パッケージ。
［態様１１］
複数の金属層が埋め込まれたパッケージ基板であって、第１の金属層、第３の金属層、および第５の金属層が電力および／またはグランド層であり、第２の金属層および第４の金属層がシグナリング層である、パッケージ基板と、
上記パッケージ基板の上方の第１のダイであって、第１の送信領域および第１の受信領域を有する第１のバンプマップを有する第１のダイと、
上記パッケージ基板の上方の第２のダイであって、第２の送信領域および第２の受信領域を有する第２のバンプマップを有する第２のダイと、
を備え、
上記第１の送信領域は、上記第２の金属層内のチャネルによって上記第２の受信領域と電気的に結合され、上記第２の送信領域は、上記第４の金属層内のチャネルによって上記第１の受信領域と電気的に結合される
電子パッケージ。
［態様１２］
電力パッドのセットおよびグランドパッドのセットが上記第２の金属層から減らされる
態様１１に記載の電子パッケージ。
［態様１３］
上記減らされた電力パッドのセットおよび上記減らされたグランドパッドは、上記電力パッドの全ておよび上記グランドパッドの全てを上記第２の送信領域の下方に有する
態様１２に記載の電子パッケージ。
［態様１４］
上記電力パッドのいずれも上記第４の金属層から減らされず、上記グランドパッドのいずれも上記第４の金属層から減らされない
態様１２に記載の電子パッケージ。
［態様１５］
上記第１のバンプマップのエッジは上記第２のバンプマップのエッジからオフセットしている
態様１１に記載の電子パッケージ。
［態様１６］
上記第１のバンプマップは、上記第１のダイのエッジに沿って第１の幅を有し、上記第２のバンプマップは、上記第２のダイのエッジに沿って第２の幅を有し、上記第１の幅は、上記第２の幅と等しい
態様１５に記載の電子パッケージ。
［態様１７］
上記第２の金属層内の上記チャネルおよび上記第４の金属層内の上記チャネルは、同じ長さを有する
態様１１に記載の電子パッケージ。
［態様１８］
半導体基板であって、
複数の送信回路を有するＩＯ送信領域と、
複数の受信回路を有するＩＯ受信領域と
を有する半導体基板と、
上記半導体基板の上方の複数の金属層と、
上記ＩＯ送信領域の上方の複数の第１のバンプであって、個々の送信回路は個々の第１のバンプと整合する、複数の第１のバンプと、
上記ＩＯ受信領域の上方の複数の第２のバンプであって、個々の受信回路は、個々の第２のバンプと整合しない、複数の第２のバンプと
を備える半導体ダイ。
［態様１９］
個々の第１のバンプは、上記複数の金属層を通して鉛直相互接続によって個々の送信回路と電気的に結合され、個々の第２のバンプは、鉛直相互接続および上記複数の金属層内の水平リードウェイセグメントによって上記個々の受信回路と電気的に結合される
態様１８に記載の半導体ダイ。
［態様２０］
上記水平リードウェイセグメントは、約２００μｍまたはそれより大きい長さを有する
態様１９に記載の半導体ダイ。
［態様２１］
上記水平リードウェイは、約６５オームを上記第２のバンプと上記受信回路との間の上記電気的チャネルに付加する態様１９に記載の半導体ダイ。
［態様２２］
上記複数の受信回路は、上記ＩＯ受信領域内のアレイに配置される
態様１８に記載の半導体ダイ。
［態様２３］
ボードと、
上記ボードに結合される電子パッケージと、
上記パッケージ基板の上方の第１のダイであって、上記第１のダイは、第１のＩＯバンプマップを有し、上記第１のＩＯバンプマップのバンプは、第１のピッチを有する、第１のダイと、
上記パッケージ基板の上方の第２のダイであって、上記第２のダイは、第２のＩＯバンプマップを有し、上記第２のＩＯバンプマップのバンプは、上記第１のピッチと異なる第２のピッチを有する、第２のダイと、
上記第１のＩＯバンプマップと上記第２のＩＯバンプマップとの間の相互接続と
を備える電子システム。
［態様２４］
上記第１のバンプマップは、上記第１のダイのエッジに沿って第１の幅を有し、上記第２のバンプマップは、上記第２のダイのエッジに沿って第２の幅を有し、上記第１の幅は、上記第２の幅と一致する
態様２３に記載の電子システム。
［態様２５］
上記第１のバンプマップは、上記第１のダイ内に第１の深さを有し、上記第２のバンプマップは、上記第２のダイ内に第２の深さを有し、上記第１の深さは、上記第２の深さと異なる
態様２３に記載の電子パッケージ。
［他の可能な態様］
［態様１］
パッケージ基板と、
上記パッケージ基板の上方の第１のダイであって、上記第１のダイは、第１のＩＯバンプマップを有し、上記第１のＩＯバンプマップのバンプは、第１のピッチを有する、第１のダイと、
上記パッケージ基板の上方の第２のダイであって、上記第２のダイは、第２のＩＯバンプマップを有し、上記第２のＩＯバンプマップのバンプは、上記第１のピッチと異なる第２のピッチを有する、第２のダイと、
上記第１のＩＯバンプマップと上記第２のＩＯバンプマップとの間の相互接続と
を備える電子パッケージ。
［態様２］
上記第１のバンプマップは、上記第１のダイのエッジに沿って第１の幅を有し、上記第２のバンプマップは、上記第２のダイのエッジに沿って第２の幅を有し、上記第１の幅は、上記第２の幅と一致する
態様１に記載の電子パッケージ。
［態様３］
上記第１のバンプマップは、上記第１のダイ内に第１の深さを有し、上記第２のバンプマップは、上記第２のダイ内に第２の深さを有し、上記第１の深さは、上記第２の深さと異なる
態様１に記載の電子パッケージ。
［態様４］
上記相互接続は、上記パッケージ基板内にある
態様１に記載の電子パッケージ。
［態様５］
ブリッジをさらに備え、
上記相互接続は、上記ブリッジ上にある
態様１に記載の電子パッケージ。
［態様６］
上記第１のピッチは、約５５μｍまたはそれより大きく、上記第２のピッチは、約５５μｍまたはそれより小さい
態様１に記載の電子パッケージ。
［態様７］
上記第２のピッチは、約４５μｍ、約３６μｍ、または約２５μｍである
態様１に記載の電子パッケージ。
［態様８］
上記第１のバンプマップは、第１の個数の信号バンプを有し、上記第２のバンプマップは、第２の個数の信号バンプを有し、信号バンプの上記第１の個数は、信号バンプの上記第２の個数に等しい
態様１に記載の電子パッケージ。
［態様９］
信号バンプの上記第１の個数は６０である
態様８に記載の電子パッケージ。
［態様１０］
上記第１のバンプマップは、
第１の送信領域と、
第１の受信領域と
を有し、
上記第１の送信領域は、上記第１のダイのエッジに沿っており、
上記第２のバンプマップは、
第２の送信領域と、
第２の受信領域と
を有し、
上記第２の送信領域は、上記第２のダイのエッジに沿っている
態様１に記載の電子パッケージ。
［態様１１］
複数の金属層が埋め込まれたパッケージ基板であって、第１の金属層、第３の金属層、および第５の金属層が電力および／またはグランド層であり、第２の金属層および第４の金属層がシグナリング層である、パッケージ基板と、
上記パッケージ基板の上方の第１のダイであって、第１の送信領域および第１の受信領域を有する第１のバンプマップを有する第１のダイと、
上記パッケージ基板の上方の第２のダイであって、第２の送信領域および第２の受信領域を有する第２のバンプマップを有する第２のダイと、
を備え、
上記第１の送信領域は、上記第２の金属層内のチャネルによって上記第２の受信領域と電気的に結合され、上記第２の送信領域は、上記第４の金属層内のチャネルによって上記第１の受信領域と電気的に結合される
電子パッケージ。
［態様１２］
電力パッドのセットおよびグランドパッドのセットが上記第２の金属層から減らされる
態様１１に記載の電子パッケージ。
［態様１３］
上記減らされた電力パッドのセットおよび上記減らされたグランドパッドは、上記電力パッドの全ておよび上記グランドパッドの全てを上記第２の送信領域の下方に有する
態様１２に記載の電子パッケージ。
［態様１４］
上記電力パッドのいずれも上記第４の金属層から減らされず、上記グランドパッドのいずれも上記第４の金属層から減らされない
態様１２に記載の電子パッケージ。
［態様１５］
上記第１のバンプマップのエッジは上記第２のバンプマップのエッジからオフセットしている
態様１１に記載の電子パッケージ。
［態様１６］
上記第１のバンプマップは、上記第１のダイのエッジに沿って第１の幅を有し、上記第２のバンプマップは、上記第２のダイのエッジに沿って第２の幅を有し、上記第１の幅は、上記第２の幅と等しい
態様１５に記載の電子パッケージ。
［態様１７］
上記第２の金属層内の上記チャネルおよび上記第４の金属層内の上記チャネルは、同じ長さを有する
態様１１に記載の電子パッケージ。
［態様１８］
半導体基板であって、
複数の送信回路を有するＩＯ送信領域と、
複数の受信回路を有するＩＯ受信領域と
を有する半導体基板と、
上記半導体基板の上方の複数の金属層と、
上記ＩＯ送信領域の上方の複数の第１のバンプであって、個々の送信回路は個々の第１のバンプと整合する、複数の第１のバンプと、
上記ＩＯ受信領域の上方の複数の第２のバンプであって、個々の受信回路は、個々の第２のバンプと整合しない、複数の第２のバンプと
を備える半導体ダイ。
［態様１９］
個々の第１のバンプは、上記複数の金属層を通して鉛直相互接続によって個々の送信回路と電気的に結合され、個々の第２のバンプは、鉛直相互接続および上記複数の金属層内の水平リードウェイセグメントによって上記個々の受信回路と電気的に結合される
態様１８に記載の半導体ダイ。
［態様２０］
上記水平リードウェイセグメントは、約２００μｍまたはそれより大きい長さを有する
態様１９に記載の半導体ダイ。
［態様２１］
上記水平リードウェイは、約６５オームを上記第２のバンプと上記受信回路との間の上記電気的チャネルに付加する態様１９に記載の半導体ダイ。
［態様２２］
上記複数の受信回路は、上記ＩＯ受信領域内のアレイに配置される
態様１８に記載の半導体ダイ。
［態様２３］
ボードと、
上記ボードに結合される電子パッケージと、
上記パッケージ基板の上方の第１のダイであって、上記第１のダイは、第１のＩＯバンプマップを有し、上記第１のＩＯバンプマップのバンプは、第１のピッチを有する、第１のダイと、
上記パッケージ基板の上方の第２のダイであって、上記第２のダイは、第２のＩＯバンプマップを有し、上記第２のＩＯバンプマップのバンプは、上記第１のピッチと異なる第２のピッチを有する、第２のダイと、
上記第１のＩＯバンプマップと上記第２のＩＯバンプマップとの間の相互接続と
を備える電子システム。
［態様２４］
上記第１のバンプマップは、上記第１のダイのエッジに沿って第１の幅を有し、上記第２のバンプマップは、上記第２のダイのエッジに沿って第２の幅を有し、上記第１の幅は、上記第２の幅と一致する
態様２３に記載の電子システム。
［態様２５］
上記第１のバンプマップは、上記第１のダイ内に第１の深さを有し、上記第２のバンプマップは、上記第２のダイ内に第２の深さを有し、上記第１の深さは、上記第２の深さと異なる
態様２３に記載の電子パッケージ。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6】