特許 7624180 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-22

(45)【発行日】2025-01-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 10/40 20250101AFI20250123BHJP

【ＦＩ】

H01L29/72 P

【請求項の数】 5

(21)【出願番号】P 2021555142

(86)(22)【出願日】2020-11-06

(86)【国際出願番号】 JP2020041633

(87)【国際公開番号】W WO2021090944

(87)【国際公開日】2021-05-14

【審査請求日】2023-10-05

(31)【優先権主張番号】P 2019203395

(32)【優先日】2019-11-08

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(73)【特許権者】

【識別番号】304023994

【氏名又は名称】国立大学法人山梨大学

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】橋本 誠

(72)【発明者】

【氏名】矢野 浩司

(72)【発明者】

【氏名】清水 尚博

【審査官】志津木 康

(56)【参考文献】

【文献】特開２００４－０７９６３１（ＪＰ，Ａ）

【文献】特開２００４－０６３５０７（ＪＰ，Ａ）

【文献】特開２００１－１９６６０２（ＪＰ，Ａ）

【文献】特開２０１３－１７５７２８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０２６０７９９（ＵＳ，Ａ１）

【文献】THEOLIER, L. et al.，BJT Application Expansion by Insertion of Superjunction，2010 22nd International Symposium on Power Semiconductor Devices & IC's (ISPSD)，2010年，pp. 157-160

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２９／７３

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８０

Ｈ０１Ｌ ２９／８１２

ＩＥＥＥ Ｘｐｌｏｒｅ

Ｓｃｉｅｎｃｅ Ｄｉｒｅｃｔ

(57)【特許請求の範囲】

【請求項1】

第１の導電型の第１のカラム領域と、
前記第１のカラム領域に隣接して配置される第２の導電型の第２のカラム領域と、によるスーパージャンクション構造を有し、
前記スーパージャンクション構造の一方側に配置され、トランジスタを構成するとともに前記トランジスタを流れる電流を制御する第１および第２の電極と、
前記スーパージャンクション構造を挟んで前記第１の電極および前記第２の電極の反対側に配置され、前記トランジスタを構成する第３の電極と、を更に有する半導体装置であって、
前記第１のカラム領域および前記第２のカラム領域上に配置される前記第２の導電型の第１の半導体層と、
前記第１の半導体層上に配置される前記第１の導電型の第２の半導体層と、
前記第１の電極と電気的に接続される半導体領域であって、前記第１の半導体層から離間して、前記第２の半導体層の表層部に配置される前記第１の導電型の第１の半導体領域と、
前記第２の電極と電気的に接続される半導体領域であって、前記第１の半導体領域から離間して、前記第２の半導体層の少なくとも表層部に配置され、前記第１の半導体層と電気的に接続する前記第２の導電型の第２の半導体領域と、を備える、
半導体装置。

【請求項2】

前記第２の半導体領域は前記第１の半導体層と接触していない、
請求項１に記載の半導体装置。

【請求項3】

前記第２の半導体領域と電気的に接続する前記第１の半導体層の領域に、前記第２の導電型の第３の半導体領域が配置されている、
請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第３の半導体領域は、前記第１の半導体層に沿う第１の方向に延在し、
前記第１のカラム領域および前記第２のカラム領域は、前記第１の方向に配列され、前記第１の方向と交わる第２の方向に延在している、
請求項３に記載の半導体装置。

【請求項5】

前記第１の半導体領域上に、前記第１の半導体領域と前記第１の電極とが接続するコンタクトを備え、
前記第１の半導体領域は前記第１の半導体層に沿う第３の方向に延在し、
前記コンタクトは前記第３の方向に点在して配列される、
請求項１乃至請求項４のいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は半導体装置に関する。

【背景技術】

【0002】

高電圧および大電流に適用される電力用半導体装置がある。電力用半導体装置として、オン状態において伝導度変調効果によりドリフト層あるいはコレクタ層が低抵抗化することを利用した半導体装置が知られている。

【0003】

伝導度変調効果を利用した半導体装置には、例えばサイリスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）等がある。

【0004】

これらのうち、サイリスタ及びＩＧＢＴは、大電流領域において電流を多く流すことができる。一方、ＢＪＴは、拡散電位以下の領域において電流を多く流すことができる。

【先行技術文献】

【非特許文献】

【0005】

【文献】L. Theolier, C. Benboujema, A. Schellmanns, N. Batut, Y. Raingeaud, J. B. Quoirin, ”BJT Application Expansion by Insertion of Superjunction”, 22nd ISPSD, pp 157-160, 2010

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、ＢＪＴは、立ち上がりにおける電流特性に優れるものの、ベース／エミッタ間の耐圧が低く、ターンオフ時のように過渡的に大電流が流れた場合に破壊しやすいという欠点がある。

【0007】

本発明の実施形態は、高耐圧特性を有し、かつ、過渡的な大電流による破壊を抑制することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

実施形態の半導体装置は、第１の導電型の第１のカラム領域と、前記第１のカラム領域に隣接して配置される第２の導電型の第２のカラム領域と、によるスーパージャンクション構造を有し、前記スーパージャンクション構造の一方側に配置され、トランジスタを構成するとともに前記トランジスタを流れる電流を制御する第１および第２の電極と、前記スーパージャンクション構造を挟んで前記第１の電極および前記第２の電極の反対側に配置され、前記トランジスタを構成する第３の電極と、を更に有する半導体装置であって、前記第１のカラム領域および前記第２のカラム領域上に配置される前記第２の導電型の第１の半導体層と、前記第１の半導体層上に配置される前記第１の導電型の第２の半導体層と、前記第１の電極と電気的に接続される半導体領域であって、前記第１の半導体層から離間して、前記第２の半導体層の表層部に配置される前記第１の導電型の第１の半導体領域と、前記第２の電極と電気的に接続される半導体領域であって、前記第１の半導体領域から離間して、前記第２の半導体層の少なくとも表層部に配置され、前記第１の半導体層と電気的に接続する前記第２の導電型の第２の半導体領域と、を備える。

【発明の効果】

【0009】

本発明によれば、高耐圧特性を有し、かつ、過渡的な大電流による破壊を抑制することができる半導体装置が得られる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施形態１にかかる半導体装置の構成の一例を示す断面図である。

【図2】図２は、実施形態１にかかる半導体装置がオフ状態のときの空乏層の様子を模式的に示す図である。

【図3】図３は、比較例にかかる半導体装置の構成を示す断面図である。

【図4】図４は、実施形態２にかかる半導体装置の構成の一例を示す断面図である。

【図5】図５は、実施形態３にかかる半導体装置の構成の一例を示す図である。

【図6】図６は、実施形態３の変形例１にかかる半導体装置の構成の一例を示す横断面図である。

【図7】図７は、実施形態３の変形例２にかかる半導体装置の構成の一例を示す図である。

【図8】図８は、実施例１にかかる半導体装置の電流ベクトルをプロットした図である。

【図9】図９は、実施例２にかかる半導体装置の電子密度コンタープロット及び電流ラインプロットである。

【図10】図１０は、実施例２にかかる半導体装置のドナー不純物の濃度、アクセプタ不純物の濃度、及び電子密度を示すグラフである。

【図11】図１１は、実施例３にかかる半導体装置の電気的特性を示すグラフである。

【図12】図１２は、実施例４および比較例にかかる半導体装置の耐圧特性を示すグラフである。

【図13】図１３は、実施例５にかかる半導体装置におけるオン抵抗のトランジスタピッチに対する依存性を示すグラフである。

【図14】図１４は、実施例６にかかる半導体装置におけるオン抵抗および電流増幅率のｎソース領域端からソースコンタクト端までの距離に対する依存性を示すグラフである。

【発明を実施するための形態】

【0011】

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0012】

［実施形態１］
以下、図面を参照して、実施形態１について詳細に説明する。

【0013】

（半導体装置の構成例）
図１は、実施形態１にかかる半導体装置１の構成の一例を示す断面図である。図１に示すように、実施形態１の半導体装置１は、ｎ型半導体層１１、ｎ型カラム領域１２、ｐ型カラム領域１３およびｐ型チャネル層１４からなる半導体基板１０、ｎ型半導体層１５、ｐ型ゲート領域１６、ｎ型ソース領域１７、ソース電極２１、ゲート電極２２、並びにドレイン電極２３を備える。なお、ソース電極２１、ゲート電極２２、及びドレイン電極２３等の呼称は便宜的なものであって、必ずしもこれらの機能を特定するものではない。

【0014】

半導体基板１０は、最下層にｎ型の半導体層であるｎ型半導体層１１を有する。ｎ型半導体層１１上には、ｎ型の半導体領域である第１のカラム領域としてのｎ型カラム領域１２と、ｐ型の半導体領域である第２のカラム領域としてのｐ型カラム領域１３とが互いに隣接して交互に配置されている。これらのｎ型カラム領域１２とｐ型カラム領域１３とにより、スーパージャンクション構造が構成される。ｎ型カラム領域１２とｐ型カラム領域１３との上にはｐ型の半導体層である第１の半導体層としてのｐ型チャネル層１４が配置されている。

【0015】

ｐ型チャネル層１４上には、例えばエピタキシャル成長等により形成されたｎ型の半導体層である第２の半導体層としてのｎ型半導体層１５が配置されている。ｎ型半導体層１５には、ｎ型半導体層１５の表層部からｐ型チャネル層１４に達するｐ型の拡散領域である第２の半導体領域としてのｐ型ゲート領域１６が配置されている。また、ｐ型ゲート領域１６に挟まれたｎ型半導体層１５の表層部には、ｎ型の拡散領域である第１の半導体領域としてのｎ型ソース領域１７が配置されている。ｎ型ソース領域１７は、ｎ型半導体層１５により、ｐ型チャネル層１４及びｐ型ゲート領域１６から隔絶されている。このとき、ｎ型ソース領域１７とｐ型ゲート領域１６との距離を、例えば３μｍ以上とすることが好ましい。

【0016】

ｎ型カラム領域１２の不純物総量とｐ型カラム領域１３の不純物総量とは略同じに設定されている。ｎ型半導体層１５の不純物濃度はｎ型カラム領域１２の不純物濃度よりも低く、例えば１×１０^１５ｃｍ^－３以下に設定されている。ｐ型ゲート領域１６の不純物濃度は、ｐ型チャネル層１４の不純物濃度よりも高く設定されている。

【0017】

第２の電極としてのゲート電極２２は、ｐ型ゲート領域１６上に配置され、ゲートコンタクト２２ｃを介してｐ型ゲート領域１６に接続されている。第１の電極としてのソース電極２１は、全体を覆うように配置され、ソースコンタクト２１ｃを介してｎ型ソース領域１７に接続されている。ゲート電極２２とソース電極２１との間には絶縁層３１が配置され、ゲート電極２２とソース電極２１とは絶縁されている。第３の電極としてのドレイン電極２３は、半導体基板１０のｎ型半導体層１１側の下面の全体を覆って配置される。

【0018】

以上のように構成される半導体装置１の動作について以下に述べる。

【0019】

半導体装置１をオン状態にするときは、ドレイン側がソース側に対して正の電位になるようドレイン電極２３に正の電圧を印加するとともに、ゲート電極２２に正の電圧を印加する。これにより、ｐ型ゲート領域１６からｎ型ソース領域１７へと正孔が注入される。

【0020】

また、正孔はｐ型ゲート領域１６からｐ型チャネル層１４へと注入される。ｐ型チャネル層１４に注入された正孔は、ｐ型チャネル層１４を通してｐ型カラム領域１３及びｎ型カラム領域１２へ流入する。これにより、スーパージャンクション構造の少なくとも上部構造が、伝導度変調によって低抵抗化する。

【0021】

一方、電子は、ｎ型ソース領域１７からｐ型チャネル層１４へと注入される。ｐ型チャネル層１４に注入された電子は、ｐ型チャネル層１４を通して、低抵抗化したｐ型カラム領域１３及びｎ型カラム領域１２へと流入し、最終的にドレイン電極２３へ到達する。これにより、ソース電極２１とドレイン電極２３との間に電流が流れる。

【0022】

半導体装置１がオフ状態のときはゲート電極２２にゲート電圧を印加しない。この状態において、ドレイン電極２３に正の電圧が印加されると、ｐ型カラム領域１３とｎ型カラム領域１２との間の複数のｐｎ接合のそれぞれから、空乏層がｐ型カラム領域１３とｎ型カラム領域１２との両側に広がる。これにより、スーパージャンクション構造が低い電界強度で空乏化され、半導体装置１を高耐圧化することができる。

【0023】

実施形態１の半導体装置１において、ｎ型ソース領域１７とｐ型チャネル層１４との間には不純物濃度の低いｎ型半導体層１５が配置されている。また、ｎ型ソース領域１７とｐ型ゲート領域１６とも、ｎ型半導体層１５により隔てられている。上述のように、ｎ型半導体層１５の不純物濃度を例えば１×１０^１５ｃｍ^－３以下とし、ｎ型ソース領域１７とｐ型ゲート領域１６との距離を例えば３μｍ以上とすることで、ｎ型ソース領域１７とｐ型ゲート領域１６との耐圧が、例えば５０Ｖ以上となる。

【0024】

（トランジスタのピッチ）
引き続き、図１を用いて、実施形態１の半導体装置１の好ましい構成について説明する。

【0025】

実施形態１の半導体装置１では、スーパージャンクション構造のピッチＷ２が小さいほど、ｎ型カラム領域１２の不純物濃度を高めることができ、したがって、オン抵抗を下げることができる。

【0026】

一方、トランジスタのピッチＷ１はｎ型ソース領域１７の幅に依存し、ｎ型ソース領域１７の幅には最適値が存在する。ｎ型ソース領域１７の幅が増加すると、ｎ型ソース領域１７からｐ型チャネル層１４へと注入される電子が増加する一方で、ｎ型ソース領域１７及びｐ型チャネル層１４における正孔の移動距離が長くなり、ソース抵抗およびチャネル抵抗が上昇するためである。

【0027】

したがって、半導体装置１においては、スーパージャンクション構造のピッチＷ２を固定したうえで、半導体装置１のオン抵抗が極力小さくなるようｎ型ソース領域１７の幅を設定し、トランジスタのピッチＷ１を、ｎ型ソース領域１７の幅に基づき設定することが好ましい。

【0028】

（チャネル層の厚さ）
引き続き、図１及び図２を用いて、実施形態１の半導体装置１の好ましい構成について説明する。図２は、実施形態１にかかる半導体装置１がオフ状態のときの空乏層Ｄの様子を模式的に示す図である。

【0029】

オン状態において、ｎ型ソース領域１７からｐ型チャネル層１４に注入される多数キャリア（電子）のｐ型チャネル層１４中の輸送効率は、ｐ型チャネル層１４の厚さＷＰが小さいほど１に近づき、半導体装置１の電流駆動能力が向上する。

【0030】

一方で、ｐ型チャネル層１４の厚さＷＰが減少すると、オフ状態において、ｐ型チャネル層１４が完全空乏化してしまいやすくなる。

【0031】

そこで、ｐ型チャネル層１４の厚さＷＰを極力薄くしたうえで、ｐ型チャネル層１４の不純物濃度Ｉｃｈを高めることが望ましい。目安としては、ｐ型チャネル層１４の厚さＷＰを例えばｐ型カラム領域１３の幅Ｗ３より薄くし、不純物濃度Ｉｃｈを例えばｐ型カラム領域１３の不純物濃度Ｉｃｏより高めればよい。

【0032】

図２に示すように、上記のように構成することで、オフ状態において、スーパージャンクション構造の空乏層Ｄがソース／ドレイン間で繋がってしまうことが抑制され、高耐圧を維持することができる。

【0033】

（ソース領域／ソースコンタクト間距離）
引き続き、図１を用いて、実施形態１の半導体装置１の好ましい構成について説明する。

【0034】

実施形態１の半導体装置１においては、ｎ型ソース領域１７の端部からソースコンタクト２１ｃの端部までの距離Ｗ４が所定距離以上であることが好ましい。これにより、ｐ型ゲート領域１６からｎ型ソース領域１７に注入される少数キャリア（正孔）による電流を低減でき、ゲート電流が減少して半導体装置１の電流増幅率を高めることができる。ここで、半導体装置１の電流増幅率はドレイン電流／ゲート電流のことである。

【0035】

上記のｐ型ゲート領域１６からｎ型ソース領域１７に注入される正孔による電流値は、ｎ型ソース領域１７における正孔の拡散長に依存する。よって、ｎ型ソース領域１７の端部からソースコンタクト２１ｃの端部までの距離Ｗ４は、ｎ型ソース領域１７における正孔の拡散長以上であることが好ましく、距離Ｗ４は正孔の拡散長の３倍以上であることがより好ましい。

【0036】

（比較例）
次に、図３を用いて、比較例の半導体装置について説明するとともに、比較例の半導体装置に対する実施形態１の半導体装置１の効果について述べる。

【0037】

図３は、比較例にかかる半導体装置の構成を示す断面図である。図３に示すように、比較例の半導体装置は、コレクタ領域にスーパージャンクション構造を用いたスーパージャンクションバイポーラトランジスタ（ＳＪ－ＢＪＴ）として構成されている。

【0038】

比較例の半導体装置が備える半導体基板５０は、最下層から順に、ｎ型コレクタ層５１、ｎ型バッファ層５２ｂ、ｎ型カラム領域５２及びｐ型カラム領域５３、並びにｐ型ベース層５６を有する。ｎ型カラム領域５２上のｐ型ベース層５６の表層部には、ｎ型エミッタ領域５７が選択的に形成されている。ｎ型エミッタ領域５７上には、ｎ型エミッタ領域５７と接続されるエミッタ電極６１が配置される。ｐ型ベース層５６上には、ｐ型ベース層５６と接続されるベース電極６２が配置される。エミッタ電極６１とベース電極６２とは絶縁層７１により隔絶されている。半導体基板５０のｎ型コレクタ層５１側の下面には、コレクタ電極６３が配置されている。

【0039】

比較例の半導体装置は、オフ状態では、ｐ型カラム領域５３とｎ型カラム領域５２との間の複数のｐｎ接合のそれぞれから、空乏層がｐ型カラム領域５３とｎ型カラム領域５２との両側に広がって、ｐ型カラム領域５３とｎ型カラム領域５２とのスーパージャンクション構造を低い電界強度で空乏化することで高耐圧化している。また、オフ状態ではスーパージャンクション構造で逆バイアスを保持しているため、ｐ型ベース層５６への空乏層の広がりが少なく、ｐ型ベース層５６を薄くすることができる。このため、オン状態において、エミッタ領域からコレクタ領域への電子の注入効率を増大させることができる。

【0040】

比較例の半導体装置をオン状態にするときは、ベース電極６２に正の電圧を印加する。これにより、ｐ型ベース層５６からｎ型エミッタ領域５７に正孔が注入され、コレクタ／エミッタ間にコレクタ電流が流れる。ＳＪ－ＢＪＴである比較例の半導体装置においては、ｎ型カラム領域５２の不純物濃度を、従来の高耐圧縦型バイポーラトランジスタのコレクタ層の不純物濃度よりも高くすることができる。このため、高コレクタ電流密度の領域において、コレクタ抵抗による電流増幅率低下を抑制することができる。

【0041】

ｐ型ベース層５６からの正孔の一部は、ｐ型カラム領域５３及びｎ型カラム領域５２へと流入し、伝導度変調によりスーパージャンクション構造およびｎ型バッファ層５２ｂを低抵抗化する。このため、比較例の半導体装置においては、例えばＩＧＢＴのように拡散電位差以上の電圧を印加する必要は無く、コレクタ電圧の印加に伴ってコレクタ電流が流れる。

【0042】

上述のように、比較例の半導体装置はＳＪ－ＢＪＴとして構成され、電流の立ち上がり特性に優れる。しかしながら、比較例の半導体装置では、高濃度のｐ型ベース層５６と高濃度のｎ型エミッタ領域５７とが接触しており、ベース／エミッタ間の耐圧は１０Ｖ～２０Ｖ程度と低い。また、比較例の半導体装置では、ターンオフ時のように過渡的に大電流が流れた場合、ｐ型ベース層５６が破壊されてしまうことがある。

【0043】

実施形態１の半導体装置１によれば、ｎ型ソース領域１７は、ｐ型チャネル層１４から離間して、ｎ型半導体層１５の表層部に配置される。また、ｐ型ゲート領域１６は、ｎ型ソース領域１７から離間しており、ｎ型半導体層１５の表層部からｐ型チャネル層１４に達する。これにより、ゲート／ソース間の逆方向耐圧が増大して破壊が起こり難くなる。

【0044】

実施形態１の半導体装置１によれば、ｐ型ゲート領域１６はｐ型チャネル層１４と接触している。これにより、ターンオフ時に過渡的に発生する大電流の通電経路の抵抗が低減し、破壊耐量を増大させることができる。

【0045】

実施形態１の半導体装置１によれば、スーパージャンクション構造のピッチＷ２を固定したうえで、トランジスタのピッチＷ１を、ｎ型ソース領域１７の幅に基づき設定する。

【0046】

例えば、比較例の半導体装置では、ｎ型カラム領域５２上に選択的にｎ型エミッタ領域５７が形成され、ｐ型カラム領域５３上にｐ型ベース層５６が形成され、ｐ型ベース層５６上にはベース電極６２が形成されている。つまり、比較例の半導体装置のように、ＳＪ－ＢＪＴの場合、トランジスタのピッチはスーパージャンクションのピッチと同じである。

【0047】

一方、実施形態１の半導体装置１では、スーパージャンクション構造のピッチＷ２に関係なくｎ型ソース領域１７の幅を適正化できるので、半導体装置１のオン抵抗を抑えることができる。

【0048】

実施形態１の半導体装置１によれば、ｐ型チャネル層１４の厚さＷＰをｐ型カラム領域１３の幅Ｗ３より薄くし、不純物濃度Ｉｃｈをｐ型カラム領域１３の不純物濃度Ｉｃｏより高めている。これにより、オン状態においては、ｎ型ソース領域１７からｐ型チャネル層１４に注入される電子の輸送効率を１に近づけることができる。また、オフ状態においては、ｐ型チャネル層１４が完全空乏化するのを抑制して、ドレイン／ソース間がパンチスルーしてしまうのが抑制され、高耐圧を維持することができる。

【0049】

実施形態１の半導体装置１によれば、ｎ型ソース領域１７の端部からソースコンタクト２１ｃの端部までの距離Ｗ４は正孔の拡散長の３倍以上である。これにより、ｐ型ゲート領域１６からｎ型ソース領域１７に注入される正孔を低減して電流増幅率を増大させることができる。

【0050】

［実施形態２］
次に、図４を用いて、実施形態２の半導体装置２について説明する。実施形態２の半導体装置２は、ｐ型ゲート領域１８がｐ型チャネル層１４と物理的に接触していない点が、上述の実施形態１とは異なる。

【0051】

図４は、実施形態２にかかる半導体装置２の構成の一例を示す断面図である。図４において、上述の実施形態１の構成と同様の構成には同一の符号を付して、それらの説明を省略する。

【0052】

図４に示すように、実施形態２の半導体装置２においては、ｐ型ゲート領域１８はｐ型チャネル層１４まで到達していない。ただし、ｐ型ゲート領域１８とｐ型チャネル層１４とは静電的に接続している。ｐ型ゲート領域１８及びｐ型チャネル層１４間はｐｎｐ接合構造を有している。ｐ型ゲート領域１８とｐ型チャネル層１４とが静電的に接続した状態とは、このようにｎ型半導体層１５が介在していても、ｐ型ゲート領域１８からｐ型チャネル層１４への正孔の注入が可能な状態を意味する。つまり、ｐ型ゲート領域１８及びｐ型チャネル層１４間のｐｎｐ接合構造における不純物濃度の勾配を調整して、ｐ型ゲート領域１８とｐ型チャネル層１４とが離れていても、半導体装置２としての動作を可能にしている。

【0053】

したがって、実施形態２の半導体装置２のオン／オフ動作およびオン／オフ特性は、上述の実施形態１の半導体装置１と同等である。

【0054】

一方で、半導体装置２ではｐ型ゲート領域１８をｐ型チャネル層１４に到達するまで拡散させないので、その製造工程において高温長時間の熱処理が不要となる。これにより、ｎ型カラム領域１２とｐ型カラム領域１３との不純物の相互拡散が抑制され、ｎ型カラム領域１２中の実効的な不純物量が維持される。ｎ型カラム領域１２中の実効的な不純物量はオン状態における特性に寄与する。

【0055】

実施形態２の半導体装置２によれば、ｐ型ゲート領域１８はｐ型チャネル層１４と物理的に接触していないが、電気的に接続する。これにより、高温長時間の熱処理が不要となり、半導体装置２の性能低下を抑制することができる。

【0056】

［実施形態３］
次に、図５を用いて、実施形態３の半導体装置３について説明する。実施形態３の半導体装置３は、ｐ型埋め込みゲート領域１９を有する点が、上述の実施形態１，２とは異なる。

【0057】

図５は、実施形態３にかかる半導体装置３の構成の一例を示す図である。図５（ａ）は半導体装置３の縦断面図である。図５（ｂ）は、図５（ａ）のＡ－Ａ線における半導体装置３の横断面図である。図５において、上述の実施形態１，２の構成と同様の構成には同一の符号を付して、それらの説明を省略する。

【0058】

図５（ａ）に示すように、実施形態３の半導体装置３は、ｐ型ゲート領域１８下方のｐ型チャネル層１４に、ｐ型の拡散領域である第３の半導体領域としてのｐ型埋め込みゲート領域１９を有する。ただし、半導体装置３は、上述の実施形態１のように、ｐ型埋め込みゲート領域１９に達するｐ型ゲート領域１６を有していてもよい。

【0059】

ｐ型埋め込みゲート領域１９は、例えば半導体基板１０にｐ型チャネル層１４を形成した後、更に所定領域にｐ型不純物を高濃度拡散させることで形成される。エピタキシャル層であるｎ型半導体層１５の形成後、高濃度拡散させたｐ型不純物の一部はｎ型半導体層１５にも拡散し、ｐ型チャネル層１４よりも厚いｐ型埋め込みゲート領域１９となる。

【0060】

このｐ型埋め込みゲート領域１９が配置される領域は、ｐ型ゲート領域１８がｐ型チャネル層１４と静電的に接続している領域にあたり、例えば、ターンオフ時に過渡的に発生する大電流の通電経路となる。高濃度のｐ型不純物を有するｐ型埋め込みゲート領域１９は、この通電経路の抵抗を低減する。

【0061】

図５（ｂ）に示すように、半導体装置３のｎ型ソース領域１７、ｐ型ゲート領域１８、及びｐ型埋め込みゲート領域１９は、ｐ型チャネル層１４に沿う方向に延在する。ｐ型チャネル層１４に沿う方向は、ｐ型チャネル層１４に平行な方向およびｐ型チャネル層１４に略平行な方向を含む。

【0062】

また、ｎ型ソース領域１７、ｐ型ゲート領域１８、及びｐ型埋め込みゲート領域１９のそれぞれは、延在方向と交わる方向において複数配列される。つまり、ｎ型ソース領域１７、ｐ型ゲート領域１８、及びｐ型埋め込みゲート領域１９のそれぞれは、延在方向と交わる方向において周期的なパターンを有して配置される。延在方向と交わる方向は、延在方向と直交する方向および延在方向と略直交する方向を含む。

【0063】

また、半導体装置３のｎ型カラム領域１２とｐ型カラム領域１３とは、ｎ型ソース領域１７、ｐ型ゲート領域１８、及びｐ型埋め込みゲート領域１９の延在方向に沿う方向に延在する。延在方向に沿う方向は、延在方向に平行な方向および延在方向に略平行な方向を含む。また、ｎ型カラム領域１２及びｐ型カラム領域１３のそれぞれは、自身の延在方向と交わる方向において複数配列される。つまり、ｎ型カラム領域１２及びｐ型カラム領域１３のそれぞれは、延在方向と交わる方向において周期的なパターンを有して配置される。

【0064】

なお、図５（ｂ）において斜線で示す領域は、ｐ型埋め込みゲート領域１９とｐ型カラム領域１３とが上面視で重なる領域である。

【0065】

実施形態３の半導体装置３によれば、ｐ型埋め込みゲート領域１９は、ｐ型ゲート領域１８と電気的に接続するｐ型チャネル層１４の領域に配置される。これにより、ターンオフ時に過渡的に発生する大電流の通電経路の抵抗が低減され、寄生素子の動作を抑制して破壊耐量を増大させることができる。

【0066】

（変形例１）
次に、図６を用いて、実施形態３の変形例１の半導体装置について説明する。変形例１の半導体装置は、ｎ型カラム領域１２ａ及びｐ型カラム領域１３ａの延在方向が、上述の実施形態１～３とは異なる。

【0067】

図６は、実施形態３の変形例１にかかる半導体装置の構成の一例を示す横断面図である。より具体的には、図６は、図５（ａ）のＡ－Ａ線と同じ位置における変形例１の半導体装置の横断面図である。

【0068】

図６に示すように、変形例１の半導体装置のｎ型カラム領域１２ａとｐ型カラム領域１３ａとは、ｎ型ソース領域１７、ｐ型ゲート領域１８、及びｐ型埋め込みゲート領域１９の延在方向と交わる方向に延在する。また、ｎ型カラム領域１２及びｐ型カラム領域１３のそれぞれは、自身の延在方向と交わる方向において複数配列される。図６において斜線で示す領域は、ｐ型埋め込みゲート領域１９とｐ型カラム領域１３ａとが上面視で重なる領域である。

【0069】

ｐ型埋め込みゲート領域１９とｐ型カラム領域１３ａとが重なる領域は、オン状態において、ｎ型ソース領域１７からドレイン側へ向けて注入される電子の流れを阻止する領域となる。変形例１の半導体装置においてｐ型埋め込みゲート領域１９とｐ型カラム領域１３ａとが重なる領域は、上述の実施形態３の半導体装置３においてｐ型埋め込みゲート領域１９とｐ型カラム領域１３とが重なる領域と比較して略半減している。

【0070】

変形例１の半導体装置によれば、ｐ型埋め込みゲート領域１９はｐ型チャネル層１４に沿う方向に延在し、ｐ型カラム領域１３ａはｐ型埋め込みゲート領域１９の延在方向と交わる方向に延在している。これにより、ｐ型埋め込みゲート領域１９とｐ型カラム領域１３ａとが重なる領域の割合を低減することができ、オン状態においてドレイン電流を増加させることができる。

【0071】

（変形例２）
次に、図７を用いて、実施形態３の変形例２の半導体装置４について説明する。変形例２の半導体装置４は、ソースコンタクト２１ｃａが島状に配置されている点が、上述の実施形態１～３とは異なる。

【0072】

図７は、実施形態３の変形例２にかかる半導体装置４の構成の一例を示す図である。図７（ａ）は半導体装置４の縦断面図である。図７（ｂ）は、図７（ａ）のＢ－Ｂ線における半導体装置４の横断面図である。

【0073】

図７（ｂ）に示すように、ソースコンタクト２１ｃａは、島状に分離され、ｎ型ソース領域１７の延在方向に点在して配列される。

【0074】

図７（ａ）は、図７（ｂ）のＣ－Ｃ線における半導体装置４の縦断面図であり、ソースコンタクト２１ｃａが存在しない位置での縦断面図である。

【0075】

変形例２の半導体装置４によれば、ソースコンタクト２１ｃａはｎ型ソース領域１７の延在方向に点在して配列される。これにより、ｎ型ソース領域１７の端部からソースコンタクト２１ｃａの端部までの実効的な距離（図１における距離Ｗ４に相当）を更に増大させることができ、ｐ型ゲート領域１６からｎ型ソース領域１７に注入される少数キャリアを減少させることができる。よって、半導体装置４における電流増幅率を更に増大させることができる。

【0076】

なお、変形例２の半導体装置４の構成は、実施形態３の半導体装置３のみならず、上述の実施形態１，２の半導体装置１，２に適用しても有用である。

【0077】

また、上述の実施形態１～３及びその変形例１，２においては、ｎチャネルタイプのトランジスタを例に挙げて説明したが、これらの構成を、各構成要素の導電型を反転させたｐチャネルタイプのトランジスタに対しても適用することができる。

【0078】

［実施例］
以下、図面を参照して、実施例について詳細に説明する。

【0079】

（実施例１）
図８は、実施例１にかかる半導体装置の電流ベクトルをプロットした図である。図８（ａ）は正孔電流ベクトルをプロットした図であり、図８（ｂ）は電子電流ベクトルをプロットした図である。

【0080】

図８は、実施例１の半導体装置が実施形態２の半導体装置２と同様の構成を備えるものとして、実施例１の半導体装置のオン状態におけるデバイスシミュレーション結果を、ｎ型ソース領域１７、ｐ型ゲート領域１８、及びｐ型チャネル層１４の近傍領域で拡大表示したものである。なお、図８においては、便宜上、実施形態２の半導体装置２の各構成に相当する構成に同様の符号を付してある。

【0081】

図８（ａ）の正孔電流のベクトル表示においては、ベクトルの向きが正孔の移動方向である。図８（ａ）に示すように、オン状態では、ｐ型ゲート領域１８からｎ型ソース領域１７及びｐ型チャネル層１４に向けて正孔が注入される。ｐ型チャネル層１４に注入された正孔は、ｐ型カラム領域１３とｎ型カラム領域１２へと流入する。

【0082】

図８（ｂ）の電子電流のベクトル表示においては、ベクトルの逆向きが電子の移動方向である。図８（ｂ）に示すように、オン状態では、ｎ型ソース領域１７からｐ型チャネル層１４に向けて電子が注入される。ｐ型チャネル層１４に注入された電子は、ｐ型カラム領域１３とｎ型カラム領域１２へと流入する。その後、電子はドレイン電極２３へ到達し、ソース電極２１とドレイン電極２３との間に電流が流れる。

【0083】

図８のシミュレーション結果により、ｎ型ソース領域１７、ｐ型ゲート領域１８、及びｐ型チャネル層１４の近傍領域における正孔および電子の挙動が理解され、上述の実施形態１～３及びその変形例１，２の半導体装置１～３，４等の動作が裏付けられる。

【0084】

（実施例２）
次に、図９及び図１０を用いて、実施例２の半導体装置について説明する。

【0085】

図９は、実施例２にかかる半導体装置の電子密度コンタープロット及び電流ラインプロットである。図９においては、電子密度コンタープロット及び電流ラインプロットが重ね合わせて表示されている。図９においては、色が薄くなるほど電子密度が高いことを示す。

【0086】

図９は、実施例２の半導体装置が実施形態２の半導体装置２と同様の構成を備えるものとして、実施例２の半導体装置のオン状態におけるデバイスシミュレーション結果を、ｎ型カラム領域１２及びｐ型カラム領域１３の近傍領域で拡大表示したものである。なお、図９においては、便宜上、実施形態２の半導体装置２の各構成に相当する構成に同様の符号を付してある。

【0087】

図１０は、実施例２にかかる半導体装置のドナー不純物の濃度、アクセプタ不純物の濃度、及び電子密度を示すグラフである。図１０（ａ）は、図９のＤ－Ｄ線で示す深さ位置におけるグラフであり、図１０（ｂ）は、図９のＥ－Ｅ線で示す深さ位置におけるグラフである。図１０に示すドナー不純物の濃度、アクセプタ不純物の濃度、及び電子密度もまた、シミュレーションに基づく。

【0088】

図９及び図１０に示すように、スーパージャンクション構造の上部において電子密度が増加している。これは、上述したようにｐ型ゲート領域１６からｐ型チャネル層１４を介してｎ型カラム領域１２及びｐ型カラム領域１３へと正孔が注入されることから、電荷中性条件を保持しようとするためである。また、図９の電流ラインプロットで示すように、電子電流は、ｎ型カラム領域１２及びｐ型カラム領域１３の両方に広がっている。

【0089】

図９及び図１０に示すように、スーパージャンクション構造の下部において、電子密度が低下している。電子密度は、ｎ型カラム領域１２においてはドナー不純物濃度と同程度であり、ｐ型カラム領域１３においてはアクセプタ不純物濃度未満となっている。これは、ｎ型カラム領域１２及びｐ型カラム領域１３へと注入された正孔が、スーパージャンクション構造の下方へ向かうにしたがい、徐々に、減少していくためである。これにより、スーパージャンクション構造の下部においては伝導度変調効果が薄れ、図９の電流ラインプロットで示すように、電子電流は専らｎ型カラム領域１２を流れるようになる。

【0090】

このように、実施例２の半導体装置では、オン状態において、主にスーパージャンクション構造の上部が伝導度変調により低抵抗化する。

【0091】

（実施例３）
次に、図１１を用いて、実施例３の半導体装置について説明する。図１１は、実施例３にかかる半導体装置の電気的特性を示すグラフである。

【0092】

図１１は、実施例３の半導体装置が実施形態２の半導体装置２と同様の構成を備えるものとして、実施例３の半導体装置のデバイスシミュレーション結果をプロットしたものである。

【0093】

図１１に示すように、実施例３の半導体装置は、飽和領域においてドレイン電流の立ち上がりが急峻で、良好な電気的特性を有することが予測される。

【0094】

（実施例４）
次に、図１２を用いて、実施例４の半導体装置について説明する。図１２は、実施例４および比較例にかかる半導体装置の耐圧特性を示すグラフである。

【0095】

実施例４の半導体装置は、実施形態２の半導体装置２と同様の構成を備えるものとした。比較例の半導体装置は上述の図３に示す半導体装置である。これらの半導体装置のゲート電極とソース電極に逆バイアスを印加したときの耐圧をシミュレーションした。

【0096】

図１２に示すように、比較例の半導体装置の耐圧は２０Ｖ未満であるのに対し、実施例４の半導体装置の耐圧は５０Ｖ以上であった。

【0097】

（実施例５）
次に、図１３を用いて、実施例５の半導体装置について説明する。

【0098】

図１３は、実施例５にかかる半導体装置におけるオン抵抗Ｒｏｎのトランジスタピッチに対する依存性を示すグラフである。図１３のグラフの横軸は、トランジスタ間に含まれるｐ型カラム領域の数でトランジスタピッチを示したものである。つまり、図１に示す実施形態１の半導体装置１の例であれば、トランジスタ間に含まれるｐ型カラム領域１３は２つであり、トランジスタピッチは２となる。

【0099】

図１３は、実施例５の半導体装置が実施形態２の半導体装置２と同様の構成を備えるものとして、実施例５の半導体装置のトランジスタピッチを変化させて、デバイスシミュレーション結果をプロットしたものである。より具体的には、図１３においては、ｎ型ソース領域の幅を変化させ、それに合わせてトランジスタピッチを変化させている。またこのとき、スーパージャンクション構造のピッチは固定とした。

【0100】

図１３に示すように、実施例５の半導体装置においては、トランジスタピッチが大きくなるにしたがってオン抵抗Ｒｏｎは一旦減少する。これは、上述のように、ｎ型ソース領域の幅が増大することで、ｎ型ソース領域からｐ型チャネル層へと注入される電子が増加するためである。

【0101】

また、実施例５の半導体装置においては、トランジスタピッチが大きくなるにしたがって、一旦減少したオン抵抗Ｒｏｎが再び増加している。これは、上述のように、ｎ型ソース領域の幅が増大することで、ｎ型ソース領域およびｐ型チャネル層における正孔の移動距離が増し、ソース抵抗およびチャネル抵抗が上昇するためである。

【0102】

以上のことから、トランジスタピッチには最適値があり、ｎ型ソース領域の幅を適正化することでオン抵抗を下げることが可能であると判る。

【0103】

（実施例６）
次に、図１４を用いて、実施例６の半導体装置について説明する。図１４は、実施例６にかかる半導体装置におけるオン抵抗Ｒｏｎおよび電流増幅率ｈＦＥのｎ型ソース領域端からソースコンタクト端までの距離に対する依存性を示すグラフである。

【0104】

図１４は、実施例６の半導体装置が実施形態２の半導体装置２と同様の構成を備えるものとして、実施例６の半導体装置のｎ型ソース領域の端部からソースコンタクトの端部までの距離（図１の距離Ｗ４に相当）を変化させて、デバイスシミュレーション結果をプロットしたものである。

【0105】

図１４に示すように、実施例６の半導体装置では、ｎ型ソース領域の端部からソースコンタクトの端部までの距離が増加するのにしたがって、電流増幅率ｈＦＥ（＝ドレイン電流／ゲート電流）が増加している。これは、ｎ型ソース領域の端部からソースコンタクトの端部までの距離の増加に伴い、ｐ型ゲート領域からｎ型ソース領域に注入される正孔による電流が減少するためゲート電流が低下するからである。一方で、ｎ型ソース領域の端部からソースコンタクトの端部までの距離を変化させてもオン抵抗Ｒｏｎへの影響は少ない。

【0106】

以上のことから、ｎ型ソース領域の端部からソースコンタクトの端部までの距離を長くすることで、オン抵抗を増大させることなく、電流増幅率を増大させることが可能であると判る。

【0107】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0108】

１～３ 半導体装置
１１ ｎ型半導体層
１２ ｎ型カラム領域
１３ ｐ型カラム領域
１４ ｐ型チャネル層
１５ ｎ型半導体層
１６，１８ ｐ型ゲート領域
１７ ｎ型ソース領域
１９ ｐ型埋め込みゲート領域
２１ ソース電極
２１ｃ ソースコンタクト
２２ ゲート電極
２２ｃ ゲートコンタクト
２３ ドレイン電極
３１ 絶縁層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】