特許 7627175 ヘテロ接合ホール素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-28

(45)【発行日】2025-02-05

(54)【発明の名称】ヘテロ接合ホール素子

(51)【国際特許分類】

   H10N 52/00 20230101AFI20250129BHJP

【ＦＩ】

H10N52/00 S

【請求項の数】 3

(21)【出願番号】P 2021093463

(22)【出願日】2021-06-03

(65)【公開番号】P2022185692

(43)【公開日】2022-12-15

【審査請求日】2024-04-26

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】宮越 薫

(72)【発明者】

【氏名】野村 直樹

【審査官】宮本 博司

(56)【参考文献】

【文献】米国特許出願公開第２０２０／０２５９０７３（ＵＳ，Ａ１）

【文献】特開平０８－０８８４２５（ＪＰ，Ａ）

【文献】特開２００６－２７８８１３（ＪＰ，Ａ）

【文献】特開２００４－２２１３６３（ＪＰ，Ａ）

【文献】特開平０６－０８４９５９（ＪＰ，Ａ）

【文献】欧州特許出願公開第０２２６１６８４（ＥＰ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｎ ５２／００

(57)【特許請求の範囲】

【請求項1】

バンドギャップが異なる半導体層を積層し界面に形成される二次元電子ガス層を能動層とするヘテロ接合ホール素子において、
前記能動層上に、バンドギャップが異なる半導体層を積層したカバー層を備え、
該カバー層は、表面空乏層が前記二次元電子ガス層に到達しない厚さとするとともに、表面側に積層する第１の半導体層と、前記二次元電子ガス層側に積層する前記第１の半導体層のバンドギャップと異なるバンドギャップを有する第２の半導体層との間に、前記第１の半導体層と前記第２の半導体層のバンドギャップの差を緩和する第３の半導体層を含み、
前記能動層は、ノンドープＩｎＧａＡｓ層とｎ型ＡｌＧａＡｓ層とのヘテロ接合により形成された二次元電子ガス層からなり、
前記カバー層は、前記第２の半導体層となる前記ｎ型ＡｌＧａＡｓ層と、該ｎ型ＡｌＧａＡｓ層上に積層した前記第３の半導体層となるノンドープＡｌＧａＡｓ層と、該ノンドープＡｌＧａＡｓ層上に積層した前記第１の半導体層となるノンドープＧａＡｓ層を含み、
前記第３の半導体層となるノンドープＡｌＧａＡｓ層は、Ａｌ組成比を前記ノンドープＧａＡｓ層との接合面側ほど小さく設定しバンドギャップの差を緩和する層とし、
前記カバー層を介して前記二次元電子ガス層とオーミック接触する入力電極および出力電極を備えていることを特徴とするヘテロ接合ホール素子。

【請求項2】

請求項１記載のヘテロ接合ホール素子において、
前記カバー層は、前記ノンドープＧａＡｓ層上に積層したｎ型ＩｎＧａＰ層を備え、
該ｎ型ＩｎＧａＰ層を介して前記二次元電子ガス層と前記オーミック接触することを特徴とするヘテロ接合ホール素子。

【請求項3】

請求項１又は請求項２いずれか記載のヘテロ接合ホール素子において、
前記入力電極および前記出力電極は、前記カバー層上に積層したｎ型ＧａＡｓ層を介して前記二次元電子ガス層にオーミック接触することを特徴とするヘテロ接合ホール素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ヘテロ接合界面に生じる二次元電子ガス層を能動層として利用するヘテロ接合ホール素子に関する。

【背景技術】

【0002】

ヘテロ接合界面に生じる二次元電子ガス層を能動層とするホール素子は、二次元電子ガスの高電子移動度や能動層の薄膜化から高感度のホール素子を実現することができる（例えば、特許文献１）。

【0003】

ところでこの種のヘテロ接合ホール素子では、能動層を覆う半導体層が薄いと、半導体層表面近傍に形成される空乏層（表面空乏層）が、二次元電子ガス層に到達してしまう。その結果、二次元電子ガスが減少し、あるいは消失することで、感度の低下やホール素子が動作しないという不具合が発生してしまう。そこで能動層を覆う半導体層を厚くすると、入力電極と出力電極の直下の半導体層が厚くなり、入力電極と二次元電子ガス層との接触抵抗や出力電極と二次元電子ガス層との接触抵抗が大きくなってしまう。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平７－２１１９５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

従来のヘテロ接合ホール素子では、表面空乏層の影響を抑えながら入出力電極の入出力抵抗を小さくすることができず、ヘテロ接合ホール素子の高感度化を図ることが難しかった。本発明はこのような問題点を解消し、高感度のヘテロ接合ホール素子を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するため、本願請求項１に係る発明は、バンドギャップが異なる半導体層を積層し界面に形成される二次元電子ガス層を能動層とするヘテロ接合ホール素子において、前記能動層上に、バンドギャップが異なる半導体層を積層したカバー層を備え、該カバー層は、表面空乏層が前記二次元電子ガス層に到達しない厚さとするとともに、表面側に積層する第１の半導体層と、前記二次元電子ガス層側に積層する前記第１の半導体層のバンドギャップと異なるバンドギャップを有する第２の半導体層との間に、前記第１の半導体層と前記第２の半導体層のバンドギャップの差を緩和する第３の半導体層を含み、前記能動層は、ノンドープＩｎＧａＡｓ層とｎ型ＡｌＧａＡｓ層とのヘテロ接合により形成された二次元電子ガス層からなり、前記カバー層は、前記第２の半導体層となる前記ｎ型ＡｌＧａＡｓ層と、該ｎ型ＡｌＧａＡｓ層上に積層した前記第３の半導体層となるノンドープＡｌＧａＡｓ層と、該ノンドープＡｌＧａＡｓ層上に積層した前記第１の半導体層となるノンドープＧａＡｓ層を含み、前記第３の半導体層となるノンドープＡｌＧａＡｓ層は、Ａｌ組成比を前記ノンドープＧａＡｓ層との接合面側ほど小さく設定しバンドギャップの差を緩和する層とし、前記カバー層を介して前記二次元電子ガス層とオーミック接触する入力電極および出力電極を備えていることを特徴とする。

【0008】

本願請求項２に係る発明は、請求項１記載のヘテロ接合ホール素子において、前記カバー層は、前記ノンドープＧａＡｓ層上に積層したｎ型ＩｎＧａＰ層を備え、該ｎ型ＩｎＧａＰ層を介して前記二次元電子ガス層と前記オーミック接触することを特徴とする。

【0009】

本願請求項３に係る発明は、請求項１又は請求項２いずれか記載のヘテロ接合ホール素子において、前記入力電極および前記出力電極は、前記カバー層上に積層したｎ型ＧａＡｓ層を介して前記二次元電子ガス層にオーミック接触することを特徴とする。

【発明の効果】

【0010】

本発明のヘテロ接合ホール素子は、能動層上に、表面空乏層の影響を抑えながら、入出力抵抗の低減を図ることができるカバー層を備える構成とすることで、高感度のヘテロ接合ホール素子を実現することが可能となる。

【図面の簡単な説明】

【0011】

【図1】本発明の第１の実施形態のヘテロ接合ホール素子の説明図である。

【図2】本発明の第１の実施形態のヘテロ接合ホール素子の説明図である。

【図3】本発明の第２の実施形態のヘテロ接合ホール素子の説明図である。

【図4】本発明の第２の実施形態のヘテロ接合ホール素子の説明図である。

【発明を実施するための形態】

【0012】

本発明のヘテロ接合ホール素子は、能動層となる二次元電子ガス層と、この二次元電子ガス層上に積層されたカバー層とを、バンドギャップの異なる半導体層を積層して形成する構成としている。ここでカバー層の厚さは、積層した半導体層の表面から広がる空乏層（表面空乏層）が二次元電子ガス層に影響を与えない厚さ（二次元電子ガス層に到達しない厚さ）とする。このように構成することで、表面空乏層による二次元電子ガス層への影響を排除することができる。さらに本発明では、カバー層を構成するバンドギャップが異なる半導体層の間に、そのバンドギャップの差を緩和する半導体層を配置する。このように構成することで、カバー層を厚くしても、カバー層を介して二次元電子ガス層にオーミック接触する入力電極および出力電極の入出力抵抗を低減することができる。以下、本発明の実施形態について説明する。

【0013】

（第１の実施形態）
図１は第１の実施形態に係るヘテロ接合ホール素子１０の説明図で、図１（ａ）は平面図を、図１（ｂ）は図１（ａ）に示すヘテロ接合ホール素子１０のＡ１－Ａ２断面における断面図をそれぞれ模式的に示している。本実施形態のヘテロ接合ホール素子１０は、基板１上にバンドギャップが異なる複数の半導体層を積層し、そのヘテロ接合界面に形成される二次元電子ガス層２を能動層としている。

【0014】

この二次元電子ガス層２は、図１（ａ）に示す不純物イオンが注入された絶縁領域３で囲まれた十字状の領域に形成される。二次元電子ガス層２が形成された領域の表面には、２つの入力電極４ａ、４ｂと２つの出力電極５ａ、５ｂが形成されている。

【0015】

このような構造のヘテロ接合ホール素子１０は、表面から裏面に向かう垂直な磁場中に置かれた状態で、２つの入力電極４ａ、４ｂ間に定電流を流す（あるいは定電圧を印加する）と、能動層におけるホール効果によって２つの出力電極５ａ、５ｂ間に電位差が生じる。この電位差を測定することで、磁場の磁束密度を求める構成となっている。

【0016】

ところで、上述の通り、二次元電子ガス層２上に積層する半導体層が薄いと、入力電極４ａ、４ｂおよび出力電極５ａ、５ｂと二次元電子ガス層２との接触抵抗は小さくなるものの表面空乏層の影響によって二次元電子ガスが減少し、あるいは消失してしまう。そこで本実施形態では、図１（ｂ）に示すように空乏層の影響を抑えながら、入力電極４ａ、４ｂと二次元電素ガス層２との接触抵抗（同様に出力電極５ａ、５ｂと二次元電子ガス層２との接触抵抗）を小さくする複数の半導体層からなるカバー層６を備える構成としている。ここでカバー層６は、二次元電子ガス層２上に形成された半導体層となる。

【0017】

次にカバー層６について説明する。図２は、図１（ｂ）で説明したヘテロ接合ホール素子１０の能動層となる二次元電子ガス層２とその上に積層したカバー層６等の説明図である。二次元電子ガス層２が形成されるように、基板１上にバンドギャップが狭く二次元電子ガスが走行する電子走行層７と、この電子走行層７よりバンドギャップが広い電子供給層６ａが積層している。この電子走行層７と電子供給層６ａからなるヘテロ接合により、二次元電子ガス層２が形成される。

【0018】

電子供給層６ａは、カバー層の一部を構成し、本発明の第２の半導体層に相当する。ここで電子供給層６ａは薄いため、本実施形態ではバンドギャップ緩和層６ｂと表面層６ｃを積層形成してカバー層６としている。バンドギャップ緩和層６ｂは、第３の半導体層に相当し、表面層６ｃは第１の半導体層に相当する。

【0019】

表面層６ｃは、入力電極４ａ、４ｂおよび出力電極５ａ、５ｂとのコンタクト抵抗を小さくするため、電子供給層６ａを構成する半導体層のバンドギャップより狭いバンドギャップの半導体層で構成する。

【0020】

バンドギャップ緩和層６ｂは、電子供給層６ａと表面層６ｃのバンドギャップの差を緩和するため、電子供給層６ａを構成する半導体層のバンドギャップと表面層６ｃを構成する半導体層のバンドギャップとの間のバンドギャップとなる半導体層とする。

【0021】

このように複数の半導体層によりカバー層６を構成すると、単層の半導体層で構成する場合と比較して、全体として薄いカバー層６によって表面空乏層の影響を抑制することが可能となる。すなわち、カバー層６内にバンドギャップの大きい半導体層を含むことで、その厚さが薄くても表面空乏層の影響を抑制することができる。

【0022】

またカバー層６の厚さを全体として薄く、また積層した半導体層の厚さをそれぞれ薄く設定することで、カバー層６中にバンドギャップの大きい半導体層を含んだ場合であっても、入力電極４ａ、４ｂおよび出力電極５ａ、５ｂの二次元電子ガス層２との接触抵抗の低減を図ることが可能となる。

【0023】

なお図２に示す例では、カバー層６上にコンタクト層８を備えている。これは入力電極４ａ、４ｂと表面層６ｃとの接触抵抗を低減するために積層したものである。同様に出力電極５ａ、５ｂと表面層６ｃとの間にコンタクト層８を備える構成とすることで接触抵抗を低減することができ、好ましい。なお、コンタクト層８をカバー層６の一部として構成することも可能である。また、入力電極４ａ、４ｂと表面層６ｃとの接触抵抗が十分小さい場合には、コンタクト層８を備えない構成とすることも可能である。

【0024】

このように本実施形態のヘテロ接合ホール素子は、表面空乏層の影響を抑えながら、入力電極および出力電極の入出力抵抗の低減を図ることができ、高感度のヘテロ接合ホール素子を構成することが可能となる。

【0025】

（第２の実施形態）
次に第２の実施形態について説明する。図３は第２の実施形態に係るヘテロ接合ホール素子１０Ａの説明図で、図３（ａ）は平面図を、図３（ｂ）は図３（ａ）に示すヘテロ接合ホール素子１０ＡのＢ１－Ｂ２断面における断面図をそれぞれ模式的に示している。本実施形態のヘテロ接合ホール素子１０Ａも、上述の第１の実施形態同様、基板１上にバンドギャップが異なる複数の半導体層を積層し、そのヘテロ接合界面に形成される二次元電子ガス層２を能動層としている。

【0026】

この二次元電子ガス層２は、図３（ａ）に示す不純物イオンが注入された絶縁領域３で囲まれた十字状の領域に形成される。二次元電子ガス層２が形成される領域の表面には、２つの入力電極４ａ、４ｂと２つの出力電極５ａ、５ｂが形成されている。

【0027】

上述の通り、二次元電子ガス層２上に積層する半導体層が薄いと、入力電極４ａ、４ｂおよび出力電極５ａ、５ｂと二次元電子ガス層２との接触抵抗は小さくなるものの、表面空乏層の影響によって二次元電子ガスが減少し、あるいは消失してしまう。そこで本実施形態では、図３（ｂ）に示すように空乏層の影響を抑えながら、入力電極４ａ、４ｂと二次元電素ガス層２との接触抵抗（同様に出力電極５ａ、５ｂと二次元電子ガス層２との接触抵抗）を小さくする複数の半導体層からなるカバー層６を備える構成としている。本実施形態では、以下に説明するように、上述の第１の実施形態とはカバー層６の構成が異なっている。

【0028】

図４は、図３（ｂ）で説明したヘテロ接合ホール素子１０Ａの能動層となる二次元電子ガス層２とその上に積層したカバー層６等の説明図である。二次元電子ガス層２が形成されるように、基板１上にバンドギャップが狭く二次元電子ガスが走行する電子走行層７と、この電子走行層７よりバンドギャップが広い電子供給層６ａが積層している。この電子走行層７と電子供給層６ａからなるヘテロ接合により、二次元電子ガス層２が形成される。

【0029】

電子供給層６ａは、カバー層の一部を構成し、本発明の第２の半導体層に相当する。ここで電子供給層６ａは薄いため、本実施形態ではバンドギャップ緩和層６ｂ、表面層６ｃおよび表面準位の少ない半導体層６ｄを積層形成してカバー層６としている。バンドギャップ緩和層６ｂは、第３の半導体層に相当し、表面層６ｃは第１の半導体層に相当する。

【0030】

表面層６ｃは、入力電極４ａ、４ｂおよび出力電極５ａ、５ｂのコンタクト抵抗を小さくするため、電子供給層６ａを構成する半導体層のバンドギャップより狭いバンドギャップの半導体層で構成する。

【0031】

バンドギャップ緩和層６ｂは、電子供給層６ａと表面層６ｃのバンドギャップの差を緩和するため、電子供給層６ａを構成する半導体層のバンドギャップと表面層６ｃを構成する半導体層のバンドギャップとの間のバンドギャップとなる半導体層とする。

【0032】

本実施形態では、表面層６ｃ上に表面準位の少ない半導体層６ｄが積層し、カバー層６の一部を構成している。このように表面準位の少ない半導体層６ｄを備えることで、表面空乏層の幅を狭くすることが可能となる。この表面準位の少ない半導体層６ｄは、薄く形成することで入力電極４ａ、４ｂ、出力電極５ａ、５ｂの入出力抵抗に影響を与えない構成とすることができる。

【0033】

このように複数の半導体層によりカバー層６を構成すると、単層の半導体層で構成する場合と比較して、全体として薄いカバー層６によって表面空乏層の影響を抑制することが可能となる。すなわち、カバー層６内にバンドギャップの大きい半導体層を含むことで、その厚さを薄くしても表面空乏層の影響を抑制することができる。さらに表面準位の少ない半導体層６ｄで表面を覆うことで、形成される表面空乏層の幅を狭くすることができる。

【0034】

またカバー層６の厚さを全体として薄く、また積層した半導体層の厚さをそれぞれ薄く設定することで、カバー層６中のバンドギャップの大きい半導体層を含んだ場合であっても、入力電極４ａ、４ｂおよび出力電極５ａ、５ｂの二次元電子ガス層２との接触抵抗の低減を図ることが可能となる。本実施形態において、表面準位の少ない半導体層６ｄを備えても何ら問題ない。以下、本発明の実施例について詳細に説明する。

【実施例】

【0035】

次に本発明の実施例について、図３および図４に示す構造のヘテロ接合ホール素子を例にとり詳細に説明する。

【0036】

基板１は半絶縁性ＧａＡｓ基板とし、図示しないバッファー層を介して、電子走行層７としてノンドープＩｎＧａＡｓ層、ノンドープＩｎＧａＡｓ層上に電子供給層６ａとしてｎ型ＡｌＧａＡｓ層を積層する。その結果、ヘテロ接合界面に二次元電子ガス層２が形成される。ここで、ノンドープＩｎＧａＡｓ層とｎ型ＡｌＧａＡｓ層の間に、薄いノンドープＡｌＧａＡｓ層からなるバリア層を形成してもよい。この場合二次元電子ガス層２は、電子走行層７と図示しないバリア層の界面に形成される。

【0037】

電子供給層６ａとなるｎ型ＡｌＧａＡｓ層上には、バンドギャップ緩和層６ｂとしてノンドープＡｌＧａＡｓ層を積層する。さらにノンドープＡｌＧａＡｓ層上に表面層６ｃとしてノンドープＧａＡｓ層を積層する。通常、ノンドープＡｌＧａＡｓ層のアルミニウムの組成比は０．５であり、ノンドープＧａＡｓ層ではアルミニウムの組成はゼロとなる。そこで、バンドギャップ緩和層６ｂとなるノンドープＡｌＧａＡｓ層のＡｌの組成比を、表面側（ノンドープＧａＡｓ層側）に向かった０．５からゼロへ傾斜する組成とする。このアルミニウムの組成比の変化はバンドギャップの変化となるから、バンドギャップの差を緩和することができることになる。

【0038】

表面層６ｃとなるノンドープＧａＡｓ層上には、表面準位の少ない半導体層６ｄとしてｎ型ＩｎＧａＰ層を積層する。このＩｎＧａＰ層は、表面準位の少ない半導体層として知られており、表面空乏層の形成を抑えることが可能となる。また、後述するコンタクト層８（ｎ型ＧａＡｓ層）を選択エッチングする際のエッチングストッパーとして用いることもできる。

【0039】

入力電極４ａ、４ｂと出力電極５ａ、５ｂは、コンタクト層８となるｎ型ＧａＡｓ層にオーミック接触するように形成する。ｎ型ＧａＡｓ層に形成されるオーミック電極は、接触抵抗が小さく好ましい。この入力電極４ａ、４ｂと二次元電子ガス２との接触抵抗、出力電極５ａ、５ｂと二次元電子ガス２との接触抵抗も、上記のように薄い半導体層の積層構造とすることで、小さくすることができる。

【0040】

またカバー層６に表面空乏層が形成された場合、カバー層６を構成する半導体層にバンドギャップの大きい半導体層、本実施例ではバンドギャップ緩和層となるノンドープＡｌＧａＡｓ層を備えることで、二次元電子ガス層２への影響を緩和することができる。

【0041】

なお、上述の半導体層の厚さや不純物濃度は、ヘテロ接合ホール素子に求められる特性に応じて適宜設定すればよい。

【0042】

以上本発明の実施例について説明したが、本発明は上記実施例に限定されるものではなく、半導体層の積層構造は、上記実施例に限定されるものではなく、適宜選択すればよい。

【符号の説明】

【0043】

１：基板、２：二次元電子ガス層、３：絶縁領域、４ａ、４ｂ：入力電極、５ａ、５ｂ：出力電極、６：カバー層、６ａ：電子供給層、６ｂ：バンドギャップ緩和層、６ｃ：表面層、６ｄ：表面準位の少ない半導体層、７：電子走行層、８：コンタクト層、
１０，１０Ａ：ヘテロ接合ホール素子

【図1】

【図2】

【図3】

【図4】