特許 7628496 複数の試験測定装置を同期させるシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-01-31

(45)【発行日】2025-02-10

(54)【発明の名称】複数の試験測定装置を同期させるシステム及び方法

(51)【国際特許分類】

   H04L 7/033 20060101AFI20250203BHJP

   G01R 13/20 20060101ALI20250203BHJP

【ＦＩ】

H04L7/033

G01R13/20 Z

【請求項の数】 6

(21)【出願番号】P 2021547223

(86)(22)【出願日】2020-02-12

(65)【公表番号】

(43)【公表日】2022-03-24

(86)【国際出願番号】 US2020017871

(87)【国際公開番号】W WO2020167908

(87)【国際公開日】2020-08-20

【審査請求日】2023-02-02

(31)【優先権主張番号】16/788,176

(32)【優先日】2020-02-11

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】62/804,678

(32)【優先日】2019-02-12

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】391002340

【氏名又は名称】テクトロニクス・インコーポレイテッド

【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．

(74)【代理人】

【識別番号】100090033

【弁理士】

【氏名又は名称】荒船 博司

(74)【代理人】

【識別番号】100093045

【弁理士】

【氏名又は名称】荒船 良男

(74)【代理人】

【識別番号】110001209

【氏名又は名称】特許業務法人山口国際特許事務所

(72)【発明者】

【氏名】ダニエル・ジー・クニーリム

(72)【発明者】

【氏名】バートン・ティ・ヒックマン

(72)【発明者】

【氏名】ジョシュア・ジェイ・オブライエン

【審査官】川口 貴裕

(56)【参考文献】

【文献】特開２０１６－０６１７８１（ＪＰ，Ａ）

【文献】特開２０１６－０４１２１８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０１９１０６６（ＵＳ，Ａ１）

【文献】米国特許第０８０７２９９９（ＵＳ，Ｂ１）

【文献】米国特許第１００５０６３１（ＵＳ，Ｂ１）

【文献】特開２００３－２５４９９６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００３／０２３５２６２（ＵＳ，Ａ１）

【文献】米国特許第０６６１４２３６（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１５／０１０１０８６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／０１１９０１６（ＵＳ，Ａ１）

【文献】特開平０９－１４７２８１（ＪＰ，Ａ）

【文献】特開２０１８－１８０６９９（ＪＰ，Ａ）

【文献】国際公開第２０１２／１１４４３６（ＷＯ，Ａ１）

【文献】特開２００３－０４６５０８（ＪＰ，Ａ）

【文献】特開平１１－２２４３９４（ＪＰ，Ａ）

【文献】特開平０８－１４７８９５（ＪＰ，Ａ）

【文献】特表２００８－５１６５０３（ＪＰ，Ａ）

【文献】特開平０１－２２４６３５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ７／００ － ７／１０

Ｇ０１Ｒ １３／２０ － １３／３４

(57)【特許請求の範囲】

【請求項1】

出力ポートと入力ポートを夫々有する複数の試験測定装置と、
複数の上記試験測定装置中の最初の試験測定装置の出力ポートを複数の上記試験測定装置中の第２試験測定装置の入力ポートに接続するケーブルと
を具え、
上記最初の試験測定装置は、該最初の試験測定装置においてデータを取り込むためのアナログ・デジタル・コンバータ用のサンプリング・クロックを分周したマスター・ラン・クロックを生成して上記ケーブルを介して上記第２試験測定装置に供給するプロッセシング要素を有し、
上記第２試験測定装置は、該第２試験測定装置においてデータを取り込むためのアナログ・デジタル・コンバータ用のサンプリング・クロックを分周したスレーブ・ラン・クロックを上記マスター・ラン・クロックにロックする位相ロック・ループを含むプロッセシング要素を有し、
上記最初の試験測定装置のプロッセシング要素は、データ取り込みを停止するためのトリガ・イベントを認識すると、上記マスター・ラン・クロックの中のいずれかのクロックを変調して、上記第２試験測定装置に上記トリガ・イベントを認識させるためのコードを実行する複数の試験測定装置を同期させるシステム。

【請求項2】

複数の上記試験測定装置が、上記最初の試験測定装置と上記第２試験測定装置とを有するシリーズ中に接続された１つ以上の追加の試験測定装置を更に具え、追加の上記試験測定装置の夫々は、上記シリーズ中の前の試験測定装置の出力ポートを、上記シリーズ中の目下の試験測定装置の入力ポートに接続するケーブルを有し、上記第２試験測定装置は、上記シリーズ中の前の試験測定装置である請求項１に記載の複数の試験測定装置を同期させるシステム。

【請求項3】

複数の上記試験測定装置は、最後の試験測定装置を具え、該最後の試験測定装置は、該最後の試験測定装置の出力ポートと上記最初の試験測定装置の入力ポートを接続し、複数の上記試験測定装置による閉ループを形成するケーブルを有する請求項１に記載の複数の試験測定装置を同期させるシステム。

【請求項4】

マスター試験測定装置と少なくとも１つのスレーブ試験測定装置を含む少なくとも２つの試験測定装置を同期させる方法であって、
上記少なくとも２つの試験測定装置の出力ポート及び入力ポート並びに少なくとも１つのケーブルを使用して上記少なくとも２つの試験測定装置を相互に接続する処理と、
上記マスター試験測定装置においてデータを取り込むためのアナログ・デジタル・コンバータ用のサンプリング・クロックを分周したマスター・ラン・クロックを上記少なくとも１つのスレーブ試験測定装置に送信する処理と、
上記少なくとも１つのスレーブ試験測定装置においてデータを取り込むためのアナログ・デジタル・コンバータ用のサンプリング・クロックを分周したスレーブ・ラン・クロックを上記マスター・ラン・クロックに同期する処理と、
上記マスター試験測定装置においてデータ取り込みを停止するためのトリガ・イベントを認識すると、上記マスター試験測定装置の上記マスター・ラン・クロックの中のいずれかのクロックを変調してトリガのしるしをエンコードする処理と、
上記少なくとも１つのスレーブ試験測定装置において変調された上記マスター・ラン・クロックを受け、上記トリガのしるしによって上記少なくとも１つのスレーブ試験測定装置に上記トリガ・イベントを認識させる処理と
を具える複数の試験測定装置を同期させる方法。

【請求項5】

上記少なくとも２つの試験測定装置の最後の試験測定装置の出力ポートを上記マスター試験測定装置の入力ポートに接続して試験測定装置の閉じたシリーズを形成する処理を更に具える請求項４に記載の複数の試験測定装置を同期させる方法。

【請求項6】

上記少なくとも２つの試験測定装置中の指定された試験測定装置の校正を、
ケーブルを上記指定された試験測定装置の出力ポートから上記指定された試験測定装置の入力ポートへと接続する処理と、
上記出力ポート上の信号のエッジを上記入力ポート上のエッジと比較する処理と、
上記ケーブルに関する遅延を測定する処理と
によって行う処理を更に具える請求項４に記載の複数の試験測定装置を同期させる方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０２０年２月１１日出願の米国特許出願第１６/７８８,１７６号及び２０１９年２月１２日出願の米国仮特許出願第６２/８０４,６７８号の継続出願であると共に、優先権の主張を行うものであり、これらは、本願に全体が組み込まれている。

【0002】

本開示技術は、オシロスコープなどの試験測定装置に関し、特に、複数の試験測定装置を同期させるシステム及び方法に関する。

【背景技術】

【0003】

多くのオシロスコープのユーザは、単一のオシロスコープで利用可能なものよりも、もっと多数チャンネルを同期してデータ取得をしたいと考えている。これらユーザは、複数のオシロスコープのサンプリング・クロックとトリガを同期する方法を必要としている。テクトロニクス社が提供する以前の複数オシロスコープ同期ソリューションには、TekLink(登録商標)計測器相互接続インタフェース、コネクタ、ケーブル、ハブ、関連ソフトウェア（参照、例えば、https://www.tek.com/support/faqs/what-teklink）；デュアル・オシロスコープ同期製品DPOACQSYNC（参照、例えば、http://download.tek.com/manual/Dual-Oscilloscope-SynchronizationKit-Instructions.pdf）；UltraSync(TM) オシロスコープ同期アーキテクチャ（参照、例えば、https://www.tek.com/dpo70000sx/scalable-system-precision-synchronization）がある。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許公開第２０１６／００７７１３１号明細書

【文献】特許第６７９９３６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、TekLink(登録商標)インターフェイスの同期精度は、一部のユーザにとっては低すぎることがあり、DPOACQSYNC 製品と UltraSync(TM) アーキテクチャのコストと複雑さは、一部のユーザ、特にミドル・レンジのユーザにとってはコストが高過ぎ、複雑過ぎることがある。

【0006】

開示される装置及び方法の実施形態は、これらの問題に対処する。

【課題を解決するための手段】

【0007】

状況によっては、特定の被試験デバイス（ＤＵＴ）についてデータを収集するのに、１つのオシロスコープで利用可能なものよりも、もっと多数のチャンネルを必要とすることがある。このような状況では、もっと多数のチャンネルを持つ１つのオシロスコープとして機能するように複数のオシロスコープを互いに接続できれば、ユーザは、より多数のチャンネルを使用できる。「オシロスコープ」という用語には、デジタイザや波形レコーダなどが含まれていることに注意されたい。

【0008】

本開示技術の実施形態（愛称「UltraSync(TM) Lite」又は「ＵＳＬ」）は、テクトロニクス社の５シリーズＭＳＯ（mixed signal oscilloscope）オシロスコープのようなミッド・レンジのオシロスコープで許容し得る同期精度を低コストで提供すると共に、ユーザが簡単に接続できることを目指している。このミッド・レンジ・クラスのオシロスコープは、概して、プロセッシング要素によって駆動される「ＡＵＸ（補助）出力」信号コネクタを有する。一実施形態では、プロセッシング要素は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）から構成されても良い。これらのオシロスコープには、概して、「ＡＵＸトリガ入力」信号コネクタや「基準入力」信号コネクタがあり、同じプロセッシング要素をコンパレータ（比較回路）を通して駆動する。製品の特性に関係なく、入力ポートと出力ポートを有するどのオシロスコープでも、本願で説明する実施形態を利用しても良い。使用される入力が内部的に５０Ωで終端されていない場合には、外部５０ΩＢＮＣ終端が有益であろう。

【0009】

本願で使用するように、以下において、用語「ＡＵＸ入力」は、「ＡＵＸトリガ入力」又は「基準入力」のいずれか、実施する上で最も好ましいものに言及しているとする。ＵＳＬモードでは、マスター・オシロスコープのＡＵＸ出力ポートは、標準のＢＮＣ（Bayonet Neill Concelman）ケーブルのようなケーブルを介して、第１スレーブ・オシロスコープのＡＵＸ入力ポートに接続される。もし３つ以上のオシロスコープが必要な場合には、図１に図示するように、第１スレーブのＡＵＸ出力が、別の標準ケーブルを介して、次のスレーブのＡＵＸ入力に接続されるというように、デイジー・チェーン（直列接続）のやり方で接続される。本願の説明では、これら標準ケーブルをＵＳＬケーブルと呼ぶことにする。

【図面の簡単な説明】

【0010】

【図1】図１は、複数のオシロスコープを含むシステムの実施形態の図を示す。

【図2】図２は、複数のオシロスコープを含むシステムの一部の実施形態の概略図を示す。

【図3】図３は、マスターと少なくとも１つのスレーブ・オシロスコープとの間のタイミング図の実施形態を示す。

【図4】図４は、ゼロ位相の位相ロック・ループ・アーキテクチャの実施形態の概略図を示す。

【図5】図５は、後方互換性近似ゼロ位相の位相ロック・ループ・アーキテクチャの実施形態の概略図を示す。

【図6】図６は、マスター／スレーブ・ハブのブロック図を示している。

【発明を実施するための形態】

【0011】

図１は、複数のオシロスコープ１２、１４、１６及び１８を有するシステム１０を示す。この特定の例では、限定するものではないが、最初のオシロスコープ１２がマスターの立場で機能し、マスター・ラン・クロック（master run clock）を生成する。オシロスコープ１２の出力ポート２０は、オシロスコープ１４の入力ポート２２に接続され、オシロスコープ１４の出力ポート２４は、オシロスコープ１６の入力ポートに接続される。以下で説明するように、シリーズ中の最後のオシロスコープ１８の出力ポート２６は、最初の／マスター・オシロスコープ１２の入力ポート２８に接続されても良い。これは、複数のオシロスコープからなる閉じたシリーズ（系）又は閉じたループと呼ぶことができる。別のオシロスコープを、このシリーズに追加することもできるが、このシリーズの最初と最後は、１つの同じオシロスコープに生じる。

【0012】

本願の実施形態には、２つのオシロスコープがあっても良く、そのうちの１つは、最初の/マスター・オシロスコープと呼ばれ、このとき、最初のオシロスコープは、以下で更に詳しく説明するように、マスター・ラン・クロックを生成する。本願の実施形態は、更に、一緒に直列に（シリーズの形態で）接続された複数のオシロスコープを有していても良い。前のオシロスコープの出力を目下の（current）オシロスコープの入力に接続していくことで、各オシロスコープの出力が、シリーズ内の次のオシロスコープの入力に接続される。これらオシロスコープが直列に接続されると、２番目のオシロスコープが、シリーズ中の前のオシロスコープになる。

【0013】

本願の説明では、シリーズ中の最後の（Last）オシロスコープを、最終（final）オシロスコープと呼ぶことがある。いくつかの実施形態では、最終オシロスコープの出力を、最初のオシロスコープの入力に接続しても良い。２つのオシロスコープのみを使用する実施形態の場合では、２番目のオシロスコープが最終オシロスコープとなる。複数のオシロスコープがあって、最終オシロスコープを最初のオシロスコープに接続する実施形態（つまり、閉じたシリーズの形態）では、シリーズ内の任意のオシロスコープが、最初のオシロスコープとして機能でき、マスター・クロックを生成できる。

【0014】

ＵＳＬモードでは、マスター装置は、通常、ＡＵＸ出力ポートから、基準又はマスター・クロックとして、所定の周波数を有する矩形波又はその他の周期的な関数信号を出力することになろう。各スレーブ装置は、そのタイムベース（時間基準）を、位相ロック・ループ（ＰＬＬ）を使用するなどして、ＡＵＸ入力ポートで受信した基準クロックにロックする。スレーブ装置は、更に、ＡＵＸ出力ポートを通して、チェーンの下へとクロックを渡す。ＰＬＬは、特定のエッジ極性（一実施形態では、基準クロックの立ち上がりエッジ）に良く反応するであろう。これら複数のオシロスコープは、データ収集のために、イーサネット（登録商標）、Ｗｉ－Ｆｉなどの同じネットワークに接続される可能性が高いが、同期にネットワーク接続は必要ない。ネットワークへのコネクタは、図２では、マスター・オシロスコープ１２に関しては、６２として、スレーブ・オシロスコープ（この例では、オシロスコープ１４）に関しては、１６２として示されている。

【0015】

図２において、マスター・オシロスコープ１２は、スレーブ・オシロスコープ１４に渡すラン（Run：実行）クロック信号を生成する。なお、１２以外のオシロスコープは、スレーブであり得ることに注意されたい。各オシロスコープは、同じコンポーネントを持っているが、シリーズ又はデイジー・チェーン構成では、異なる動作をする。マスター・オシロスコープ内の参照番号「ｘｘ」を有するコンポーネントは、参照番号「１ｘｘ」を有するスレーブ・オシロスコープ内の同一のコンポーネントに対応する。

【0016】

マスター・オシロスコープ１２は、第１出力クロック信号３１を生成する電圧制御発振回路（ＶＣＯ）３０を有する。この出力クロック信号は、次いで、分周回路３２において、ある係数Ｋ₁で分周され、ＶＣＸＯ３６の周波数と比較される。ＰＬＬ３４は、ＶＣＯ３０の制御電圧を調整して、クロック信号３１の周波数を、ＶＣＸＯ３６の周波数の正確にＫ₁倍であるようにロックする。１０ＭＨｚなどの基準クロックが入力ポート４４に供給される場合、分周回路３８及びＰＬＬ４２（ＭＵＸ４０を介して）が同様に使用されて、ＶＣＸＯ３６の周波数を、基準クロックの周波数の正確にＫ₂倍であるようにロックする。別のやり方としては、プロセッシング要素５６が、ＤＡＣ５８及びＭＵＸ４０を介してＤＣ校正電圧を供給して、工場での校正データに基づき、ＶＣＸＯ３６の周波数を設定しても良い。

【0017】

ＶＣＯ３０の出力は、データ・サンプルを取り込むのにオシロスコープで使用されるアナログ・デジタル・コンバータへのサンプリング・クロック３１となる。しかし、ロジック回路は、クロックが低速な方が良好に動作するので、分周回路４６は、サンプリング・クロック３１を係数Ｎで分周し、分周サンプリング・クロック４７を生成する。本願の説明では、このクロックを「ラン・クロック（Run Clock）」と呼ぶことにする。このラン・クロック４７は、システム１０など、シリーズ内の全てのオシロスコープにわたって同期させるために使用されるマスター・クロックとなる。ラン・クロック４７は、プロセッシング要素５６を介して、出力ポート６０へと伝達され、ＵＳＬケーブルを介して他のオシロスコープへと渡される。一実施形態では、プロセッシング要素がＦＰＧＡから構成され、分周回路（Ｎ）４６や１４６の一部が、このＦＰＧＡの内部に存在しても良い。この場合、ＦＰＧＡは、ラン・クロックを生成し、これをＦＰＧＡ内の他のブロックへと分配する。

【0018】

ある実施形態では、理解を容易にするために、異なる複数の分周回路が、関連する値を有しても良い。例えば、ＶＣＯ３０のクロックが６.２５ＧＨｚであると仮定した場合に、第１分周回路３２が１２５で分周すると、結果として得られる出力信号は５０ＭＨｚに等しくなるので、ＰＬＬ３４への入力信号は５０ＭＨｚである。ＶＣＸＯは５０ＭＨｚで動作し、ＰＬＬ３４は、これら２つの信号をロックする。分周回路３８は、５０ＭＨｚの信号を５で分周し、ＰＬＬ４２への１０ＭＨｚの信号が生じる。次いで、このＰＬＬは、この信号を、入力される１０ＭＨｚの基準信号（供給された場合）を使ってロックする。

【0019】

同様に、分周回路４６は、６.２５ＧＨｚのクロックをある係数で分周して、クロックをロジック回路に適した速度にする。この例では、係数Ｎは、２２４であり、これによって、結果として得られるラン・クロックの速度を約２７.９ＭＨｚにする。分周回路４８は、クロックを係数Ｄで分周し、これによって、どのくらいの頻度でサンプルを記憶するかが定まる。サンプル・クロックは動作し続け、オシロスコープはサンプルを続けるが、ユーザは、全てのサンプルを記憶したくはないことがある。これは、メモリのオーバーラン（メモリがあふれる）につながる可能性があるので、ユーザは、分周回路４８の係数Ｄを制御する制御インタフェースを利用して、サンプルを記憶する頻度を制御できる。１つの分周回路４８をオシロスコープ内の全てチャンネルで共有しても良いし、又は、最大で１チャンネル当たり１つまでの複数の分周回路４８を使用しても良い。上記の周波数と分周値は、単に理解しやすさだけを目的としたもので、これら分周値と周波数に限定することを意図したものではないし、示唆するものでもない。

【0020】

図２に戻ると、トリガ時間補間部５２は、トリガ・イベント５４を受ける。アクイジション（データ取り込み）制御ロジック５０は、トリガ時間補間部５２からの信号を受ける。アクイジション制御ロジックは、メモリへのサンプルの取り込みを停止し、トリガ・イベントのラン・クロックに対する相対的なタイム・スタンプを生成するが、これは、概して、ラン・クロック４７及びサンプル・クロック３１の周期よりも高い分解能を有する。また、これは、各チャンネルの分周回路／間引き回路（デシメータ）４８をリセットするように動作する。

【0021】

目下の実施形態では、ラン・クロック４７は、シリーズ内の次のオシロスコープへと出力ポート６０から出力され、次のオシロスコープの入力ポート（例えば、１４４）において基準クロックになる。ラン・クロック信号は、デジタルＰＬＬを実装するＦＰＧＡのファブリック（fabric）を通過しても良い。

【0022】

以前のマルチ・オシロスコープ構成では、全てのオシロスコープの基準入力ポート（例えば、４４と１４４）に同じ１０ＭＨｚ基準クロックを供給すると共に、分周回路とＰＬＬを同じに構成することによって、タイムベースをロックすることがあった。この技術によれば、サンプリング・クロック１３１は、マスター・サンプリング・クロック３１と同じ周波数と位相になる一方で、スレーブ内のラン・クロック１４７は、マスターのラン・クロック４７に関して、周波数は同じになるが、位相は不定（任意）になってしまう。ラン・クロックは、間引き分周回路のリセットを制御するので、間引きされたサンプル・クロックも、マスターとスレーブの間で、周波数は同じになるが、位相は任意となる。これは、データの取り込みと、複数全てのオシロスコープを通した全てのチャンネルが、単一のラン・クロックを使う単一のオシロスコープ中のチャンネルのように機能するのを保証するのに、問題を生じる。

【0023】

目下の実施形態では、スレーブのＶＣＯ１３０は、標準的なやり方でスレーブのＶＣＸＯ１３６に位相ロックされるが、デジタルＰＬＬがプロッセシング要素１５６に実装されており、これは、スレーブのラン・クロック１４７をＡＵＸ入力ポート１４４で受信されるマスターのラン・クロック４７と比較する。次いで、デジタルＰＬＬは、ＶＣＸＯ１３６を（次いでＶＣＯ１３０を）ＤＡＣ１５８及びＭＵＸ１４０通して制御し、マスター及びスレーブのラン・クロックをロックする。これにより、スレーブのラン・クロック１４７が、マスターのラン・クロック４７と同じ周波数と位相を有することを保証し、これは、次いで、スレーブのアクイジション制御ロジック１５０がマスター制御ロジック５０を拡張したものとして機能することを可能として、間引き分周回路をリセットし、アクイジションを同時に開始及び停止することが可能となる。実施形態では、マスター・オシロスコープは、以下で説明するラン・クロックの操作により、アクイジション制御、トリガ・イベント及び関連するタイム・スタンプ・メッセージを送信する。別の実施形態では、マスター・オシロスコープが、マスター・ラン・クロックを供給するが、別のオシロスコープが、トリガ・イベント及び関連するタイム・スタンプを送信しても良い。

【0024】

図３は、パルス列（パルスのシリーズ）の一実施形態を示すタイミング図の実施形態を示す。図３において、一番上の線は、周期的な矩形波を示しているが、限定するものではないが、任意の周期的関数であっても良い。マスター・オシロスコープは、任意の個数の入力チャンネル全体を通して定義されたトリガ・イベントを認識すると、ラン・クロック・サイクルにトリガを同期させ、ラン・クロック・サイクル内のトリガの位置にタイム・スタンプを付ける。次の後続のラン・クロック・サイクルでは、マスターは、出力信号のデューティ・サイクルをシフトし、立ち上がりエッジは通常の位置に維持するが、立ち下がりエッジを前進させてデューティ・サイクルが５０％未満のパルス（例えば、マスター・ラインのパルス７０に示される２５％デューティ・サイクルのパルス）を生成する。

【0025】

第１スレーブは、適切なポスト・トリガ・カウントの後の最初の２５％デューティ・サイクル・パルスを、アクイジションを停止するためのトリガ・イベントとして認識し、次に、マスターからのデジタル・タイム・スタンプを使用して、そのレコード中にトリガ・ポイントを配置するであろう。また、同じシフトされた立ち下がりエッジをチェーン内の次のスレーブに渡すので、この次のスレーブもトリガできるであろう。アクイジションのキャプチャに使用される循環バッファのサイズは、ＵＳＬシリーズの複数の装置を下っていくときに付加される最大のトリガ遅延を考慮して増加させることになろう。

【0026】

次いで、システムは、マスター・クロックの次のパルスを変更して、トリガタイム・スタンプをエンコード（符号化）する。これは、複数の方法で行えるが、ある１例では、クロック信号の立ち下がりエッジが通常の周期の終了前に発生したときに、デジタルの「１」にエンコードすることもできる。もしクロック信号の立ち下がりエッジが通常の周期の終了後に発生した場合、デジタルの「０」にエンコードすることもできる。図３に示す例では、パルス７２は「１」、パルス７４は「１」、パルス７６は「０」、パルス７８は「１」を表す。よって、エンコードされたシーケンスは、１１０１のデータ・ワードを表す。

【0027】

このように、このタイプのエンコーディングは、ラン・クロックを操作することによって、マスター装置が、トリガ・イベントのタイム・スタンプをスレーブ装置に送信することを可能にする。タイム・スタンプのビット数によって、タイム・スタンプのエンコードに使用されるパルスの数が決まる。本願の実施形態では、議論を簡単にするため、立ち上がりエッジを信号の「固定」部分として使用し、立ち下がりエッジを「変更される」エッジとして使用していることに注意する必要がある。しかし、実施形態は、立ち下がりエッジを固定エッジとし、立ち上がりエッジを変更されるエッジとして使用することもできる。特定の極性に限定するものではなく、示唆するものでもない。他のエンコーディング方法も想定され、例えば、パルス幅変調の代わりに、パルス振幅変調を使用することもできる。

【0028】

これにより、各ＰＬＬのジッタ内でタイムベースが同期され、そして、マスターだけがトリガ位置を算出し、これが全てのスレーブにおいて、デジタル的に、よって正確に複製されるので、複数のトリガが正確に同期される。トリガ情報はデジタル的に共有され、タイムベースのＰＬＬは、ループ帯域幅に対する基準周波数の比率に応じて、数千から数百万のエッジのタイミング・ジッタを平均するため、オシロスコープ間のトリガ・ジッタ全体は、連続的な時間の中の単一のエッジ配置としてトリガ情報を渡すシステムの場合よりも、はるかに小さくなる。

【0029】

上述の実施形態は、トリガ・ソースがマスター内にあることを想定している。上述のように、もし最後のスレーブのＡＵＸ出力が、図１の点線で示すように、マスターのＡＵＸ入力に戻される場合には、チェーン内の任意のオシロスコープがトリガ・ソースになり得る。これにより、トリガ・イベントを認識し、タイム・スタンプを付け、そして、立ち下がりエッジの位置を調整してチェーンの下の方へと渡すことになろう。ただし、マスターは、立ち上がりエッジのタイミングを定める周波数基準のままとすることもでき、これによれば、トリガ・ソースの選択が、タイムベースの周波数に影響を与えないことになろう。

【0030】

ＰＬＬ帯域幅は、オシロスコープ内のジッタを最小限に抑えるために、ＦＰＧＡやＩ／Ｏ（入出力）ドライバ内のラン・クロックの立ち下がりエッジに付加されるジッタ／クロストークのほとんどをフィルタで除去するために十分に狭く、しかし、発振回路の近接位相ノイズを追跡するのには十分な広さとするように、ラボ（Lab：試験所、研究所）評価／特性評価に基づいて設定することもできる。ＶＣＸＯを用いたタイムベースは、ＶＣＯを入力されるラン・クロックに直接ロックするか、又は、ＶＣＯをＶＣＸＯにロックし、次いで、ＶＣＸＯを入力されるラン・クロックにロックするが、これは、複数のタイムベース間の全体のジッタが、どちらの方が小さくなるかによる。予備的な分析（Preliminary analysis：準備段階での分析）では、上述のようにＶＣＯをＶＣＸＯにロックし、次いで、ＶＣＸＯを入力されるラン・クロックにロックすることを示唆している。

【0031】

更に、新しいアクイジションを開始する「実行（Run：ラン）」、トリガなしで実行中のアクイジションを停止する「中断（Abort：所定動作を完了せずに終了）」、デイジー・チェーンの下方にあるスレーブの数と各スレーブでの累積遅延を決定する「自動検出（Auto-Discover）」、各チャンネルに高速エッジを生成してチャンネルのデスキューを強化する「高速エッジ（Fast-Edge）」などのような他のアクイジション制御メッセージを定義しても良い。例えば、上述のようにトリガ・イベント・メッセージが２５％のデューティ・サイクル・パルスで始まる場合、トリガ・イベントと区別するために、他のメッセージは７５％のデューティ・サイクル・パルスで始まるようにすることもできる。もし最後のスレーブの出力ポートが、マスターの入力ポートに戻るように配線される場合、「アクイジション準備完了？（Acq-Ready?）」のようなアクイジション制御クエリ（問い合わせ）を追加することもでき、これによって、いつ全てのスレーブが「実行（Run）」コマンドを実行する準備ができたかをマスターが問い合わせできる。

【0032】

シリーズ内の複数のオシロスコープのアドレスをＵＳＬケーブルを通して渡すことができる。これらのアドレスは、ＩＰアドレス（全てのオシロスコープがネットワークに接続されている場合）、ＭＡＣアドレス、ユニークな（一意の）装置のシリアル番号などとすることもできる。これにより、チェーン内の他のデバイスと、接続されている順序を自動検出することが可能になる。

【0033】

ＦＰＧＡ、Ｉ／Ｏ（入出力）ドライバ、ケーブルの長期間（＞１基準サイクル）のメモリ効果は、立ち下がりエッジのタイミングの変調に起因して、立ち上がりエッジのタイミングを微妙にシフトすることがある。ＰＬＬループ帯域幅内の周波数成分のこのようなシフトを最小限に抑えるために、メッセージのエンコード方式では、各メッセージ内の前期及び後期の立ち下がりエッジを同じ数に維持することもできる。簡単な例としては、メッセージの各ビットを、「１」ビットの前期及び後期ペアか、又は、「０」ビットの後期及び前期ペアで表すようにすることもできる。

【0034】

全てのタイムベースは同じ周波数にロックされているが、ＵＳＬケーブルと関連回路の遅延によって位相差が生じるであろう。これは、図３には示されていない。ケーブル遅延は比較的安定しているが、アクティブ回路の遅延は、温度によって変化することがある。この影響を最小限に抑えるために、図４に示すような「ゼロ位相」ＰＬＬアーキテクチャを使用しても良い。対称なパスを有するＰＬＬとも呼ばれるゼロ位相ＰＬＬでは、出力ポート２４上の基準クロックの立ち上がりエッジが、対称な回路を介して入力ポート２２で受信される基準クロックの立ち上がりエッジと比較される。一実施形態において、対称な回路は、マッチング・バッファ８１及び８３と、立ち上がりエッジ位相比較回路８０を含む。２つの対称なパスの遅延が互いに追従する限り、出力基準クロックのタイミングは入力と一致し、装置のシリーズを下へ行くと位相エラーが積み上がることもない。各オシロスコープ内で出力されるサンプル・クロックから基準クロックまでの遅延が、複数のオシロスコープにわたって追従する範囲で、これらサンプル・クロックは、互いに追従するであろう。

【0035】

一つの実施形態では、ＶＣＯ８４は、５０ＭＨｚのＶＣＸＯに位相ロックされる６.２５ＧＨｚのＶＣＯで構成することができる。ＶＣＸＯの制御電圧入力を調整することによって、ＶＣＯのクロック周波数を制御する。なお、シリーズ内の異なるオシロスコープは、異なる発振周波数と分周回路比を持っている可能性があることに注意されたい。

【0036】

しかしながら、ＡＵＸ出力フィードバック・バッファ８３は、現状のオシロスコープ・ハードウェアの設計（本願では、レガシー（旧仕様、遺産）ハードウェアと呼ぶ）には存在しない。その代わり、ＵＳＬは、図５に示すように、ハードウェアの費用や変更なしで実装できる。これによれば、以下で説明するように、性能がいくらか低下することがある。先に示した位相比較回路９０とループ・フィルタ９２をデジタル的にＦＰＧＡファブリック内に実装することができ、Ｉ²Ｃ（Inter-Integrated Circuit）コマンドによってループ・フィルタ出力を微調整ＤＡＣ１５８とＶＣＸＯ１３６に供給できる。ここにおけるプロッセシング要素８６内の分周回路９６と、更なる潜在的な分周処理は、図２のラン・クロック分周回路１４６を表す。

【0037】

これにより、ＵＳＬ動作に関して、ソフトウェア更新プログラムを使用して、ユーザのインストール・ベースでオシロスコープの改修が可能となるが、これは、２つの点で性能に影響を与えるであろう。第１に、ＡＵＸ入力バッファ及びＡＵＸ出力バッファは、ゼロ位相フィードバック・ループの外にあることから、温度に対するＩ／Ｏバッファ遅延の変化は、本質的には補償されないであろう。しかし、公称の（nominal）遅延温度係数の特性を測定し、これに応じて、測定温度に基づいてトリガ時間を調整することができる。これに代えて、公称上整合（マッチング）する温度依存の遅延を、ＦＰＧＡファブリック内のフィードバック・パス９８に挿入し、これによって、ゼロ位相ＰＬＬに近づけることができる。

【0038】

デジタル位相比較回路の実効利得は、ランダム・ジッタ効果（random jitter effects）に依存するため、位相比較回路の利得を設定し、次いで、ＰＬＬループ帯域幅を設定するために、ＦＰＧＡ内のジッタを求める必要があろう。これは、ラボ（Lab：試験所）において、代表的なサンプルに対して行うか、又は、各装置が生産される間に、工場での校正の一部として実施することができよう。

【0039】

ＵＳＬケーブルの遅延は、既知の場合には、デジタル・トリガ・タイム・スタンプから、これを差し引くことで補償できる。ＵＳＬをセットアップする顧客を支援するために、ループバック校正手順を提供することもできよう。

【0040】

校正手順のある実施形態では、ケーブルが、シリーズに追加される装置の出力ポートから入力ポートへと接続される。これは、ＦＰＧＡ、Ｉ／Ｏドライバ及びケーブルを介してリング発振回路を形成し、そして、第１の周期が、周期カウンタ８８を使用して測定される。次いで、「ゼロ相」ＰＬＬの対称パスを用いて、ケーブル遅延をバイパス（迂回）する、もう１つのリング発振回路が形成され、第２周期が測定される。ケーブル遅延は、これら２つの周期測定値を差し引いて決定される。その後、ケーブルは、新しいスレーブのＡＵＸ出力から切り離され、マスター又は前のスレーブのＡＵＸ出力に接続されて、シリーズ（又はデイジー・チェーン）を形成又は拡張する。

【0041】

校正手順の別の実施形態では、ＡＵＸ出力ポート上に、あるエッジを出力してから、ＵＳＬケーブルを介してＡＵＸ入力ポート上で、そのエッジを受信するまでの遅延のクロック・サイクル数を、プロッセシング要素がカウントすることもできる。もしこの測定に高速シリアル・トランシーバ（HSS XCVR）を使用すれば、ケーブル遅延測定の分解能は、HSS XCVRの１ユニット・インターバル（UI）と同じ精細さで、典型的には、１００ピコ秒未満である。

【0042】

もし温度によるケーブル遅延の変化が大きい場合には、マスターに追加した回路が、デイジー・チェーンの最後である、その入力ポートのクロックの位相を、その出力ポートのクロックの位相と比較することで、ケーブルの遅延全体を追跡できる。次いで、ソフトウェアは、各ケーブルの初期遅延推定値に基づいて、全遅延の変化を個々のケーブルに割り当てることができる。これにより、全てのケーブルが一緒に暖められるか又は冷却される限りにおいて、温度に対するケーブル遅延が補償される。

【0043】

ユーザによる通常のチャンネル・スキュー校正を利用して、デイジー・チェーンの残存するタイムベース遅延エラーやチャンネル相互接続遅延差を取り除くことができる。

【0044】

ＵＳＬモードは、通常のアクイジション・モードに大きな影響を与えることないだろう。しかし、トリガ・タイム・スタンプの通信に必要な時間は、高速フレーム（FastFrame）及び高速アクイジション（FastAcq）の最大トリガ・レートに影響を与える可能性がある。また、余分な循環アクイジション・バッファのサイズは、短い高速フレーム（FastFrame）レコードのための最大フレーム数に影響する。

【0045】

大規模な設置（installation）におけるデイジー・チェーン遅延を最小限に抑えるために、複数の実施形態では、図６に示すようにＵＳＬ「ハブ（hub）」を含んでいる。ハブ１００は、マスター１０２からのＵＳＬ信号を、「星型（スター）」配置の複数のスレーブ（例えば、１０４、１０６、１０８、１１０）に並行して配信する。４つのデイジー・チェーンを駆動する４つの出力を有する１:４ハブをマスターが駆動するような星型とデイジー・チェーンの混合型設置でもうまく機能する。図６は、スレーブ１１０に加えて、スレーブ１１２、１１４及び１１６のチェーンも駆動する例を示す。ハブにおいて温度に対する遅延の変化を最小限に抑えるために、上記のゼロ位相ＰＬＬアーキテクチャを使用することもできる。もう１つの方法は、ハブの単純なバッファ・アーキテクチャにおいて、アクティブな温度制御装置を使用することである。

【0046】

ハブは、複数のスレーブの出力ポートをマスターの入力ポートに接続して、クエリの結果やスレーブ・トリガ・イベントを中継するＭＵＸ（マルチプレクサ）機能を提供することもできる。

【0047】

本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。

【0048】

概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。

【0049】

開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。

【0050】

コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。

【0051】

通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含むことができる。

【0052】

加えて、本願の記述は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。例えば、ある特定の特徴が特定の態様に関連して開示される場合、その特徴は、可能である限り、他の態様との関連においても利用できる。

【0053】

また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。

【0054】

説明の都合上、開示技術の具体的な態様を図示し、説明してきたが、開示技術の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、開示技術は、添付の請求項以外では、限定されるべきではない。

実施例

【0055】

以下では、開示技術の実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。

【0056】

実施例１は、システムであって、出力ポートと入力ポートを夫々有する複数のオシロスコープと、複数の上記オシロスコープ中の最初のオシロスコープの出力ポートを複数の上記オシロスコープ中の第２オシロスコープの入力ポートに接続するケーブルとを具え、上記最初のオシロスコープは、マスター・ラン・クロックを生成するプロッセシング要素を有し、上記第２オシロスコープは、スレーブ・ラン・クロックを上記マスター・ラン・クロックにロックする位相ロック・ループを含むプロッセシング要素を有し、複数の上記オシロスコープのいずれかのプロッセシング要素は、複数の上記ラン・クロックの中のいずれかを操作して、複数の上記オシロスコープ中の別のオシロスコープにトリガ情報を渡すためのコード（code）を実行する。

【0057】

実施例２は、実施例１のシステムであって、複数の上記オシロスコープが、上記最初のオシロスコープと上記第２オシロスコープとを有するシリーズ中に接続された１つ以上の追加のオシロスコープを更に具え、追加の上記オシロスコープの夫々は、上記シリーズ中の前のオシロスコープの出力ポートを、上記シリーズ中の目下のオシロスコープの入力ポートに接続するケーブルを有し、上記第２オシロスコープは、上記シリーズ中の前のオシロスコープである。

【0058】

実施例３は、実施例１及び２のいずれかのシステムであって、複数の上記オシロスコープは、最後のオシロスコープを具え、該最後のオシロスコープは、該最後のオシロスコープの出力ポートと上記最初のオシロスコープの入力ポートを接続し、複数の上記オシロスコープによる閉ループを形成するケーブルを有する。

【0059】

実施例４は、実施例１から３のいずれかのシステムであって、上記システムは、レガシー・ハードウェアを使用して実現される。

【0060】

実施例５は、実施例１から４のいずれかのシステムであって、上記最初のオシロスコープの出力ポートを複数の上記オシロスコープ中の別のオシロスコープの入力ポートに接続するケーブルは、上記別のオシロスコープの上記入力ポートにハブを介して接続する。

【0061】

実施例６は、実施例５のシステムであって、上記ハブは、１つの入力ポートと、複数のオシロスコープの入力ポートに接続するための複数の出力ポートとを有する。

【0062】

実施例７は、実施例５又は６のシステムであって、上記ハブは、複数のオシロスコープに接続されており、複数の上記オシロスコープの中の少なくとも１つは、出力ポートに接続されたケーブルを有し、上記ハブに接続されていない１つの別のオシロスコープ又はその他のオシロスコープの入力ポートに接続される。

【0063】

実施例８は、実施例１から７のいずれかのシステムであって、上記最初のオシロスコープ以外のオシロスコープの夫々は、対称パスを有する位相ロック・ループを有する。

【0064】

実施例９は、実施例１から８のいずれかのシステムであって、上記位相ロック・ループは、上記プロッセシング要素中に実装されている。

【0065】

実施例１０は、マスター・オシロスコープとスレーブ・オシロスコープを含む少なくとも２つのオシロスコープを同期させる方法であって、上記少なくとも２つのオシロスコープの出力ポート及び入力ポート並びに少なくとも１つのケーブルを使用して上記少なくとも２つのオシロスコープを相互に接続する処理と、上記マスター・オシロスコープからのマスター・ラン・クロックを少なくとも１つのスレーブ・オシロスコープに送信する処理と、上記少なくとも１つのスレーブ・オシロスコープのラン・クロックを上記マスター・ラン・クロックに同期する処理と、上記少なくとも２つのオシロスコープ中の最初のオシロスコープにおいてトリガ・イベントを認識する処理と、最初のオシロスコープのラン・クロックを変更してトリガのしるしをエンコード（符号化）する処理と、上記少なくとも２つのオシロスコープの中の第２オシロスコープにおいて変更されたラン・クロックを受け、上記トリガのしるしによって上記第２オシロスコープに上記トリガ・イベントを認識させる処理とを具える。

【0066】

実施例１１は、実施例１０の方法であって、上記ラン・クロックを変更する処理は、上記ラン・クロックの第１エッジ極性と上記ラン・クロックの第２エッジ極性との間の間隔を変更することによってオシロスコープ間で送信される情報をエンコードする処理を含む。

【0067】

実施例１２は、実施例１１の方法であって、情報をエンコードする処理は、上記トリガ・イベントのタイム・スタンプ及びアクイジション制御メッセージの中の少なくとも１つをエンコードする処理を含む。

【0068】

実施例１３は、実施例１１又は実施例１２の方法であって、情報をエンコードする処理は、装置のアドレスをエンコードする処理を含む。

【0069】

実施例１４は、実施例１０から１３のいずれの方法であって、上記少なくとも２つのオシロスコープの最後のオシロスコープの出力ポートを上記マスター・オシロスコープの入力ポートに接続してオシロスコープの閉じたシリーズを形成する処理を更に具えている。

【0070】

実施例１５は、実施例１４の方法であって、エンコードされたアクイジション制御クエリを少なくとも１つの別のオシロスコープに送信する処理を更に具えている。

【0071】

実施例１６は、実施例１０から１５のいずれかの方法であって、同期させる処理は、少なくとも１つのスレーブ・オシロスコープ上で位相ロック・ループを用いる。

【0072】

実施例１７は、実施例１６の方法であって、エンコードする処理は、上記位相ロック・ループの帯域幅内のエネルギーを最小化する。

【0073】

実施例１８は、実施例１７又は１８のいずれかの方法であって、オシロスコープ間のジッタを最小にするように上記位相ロック・ループの帯域幅を設定する処理を更に具えている。

【0074】

実施例１９は、実施例１０から１８のいずれかの方法であって、上記少なくとも２つのオシロスコープ中の指定されたオシロスコープの校正を、ケーブルを上記指定されたオシロスコープの出力ポートから上記指定されたオシロスコープの入力ポートへと接続する処理と、上記出力ポート上の信号のエッジを上記入力ポート上のエッジと比較する処理と、上記ケーブルに関する遅延を測定する処理とによって行う処理を更に具える。

【0075】

実施例２０は、実施例１９の方法であって、上記指定されたオシロスコープが、上記少なくとも２つのオシロスコープの中の少なくとも１つの別のオシロスコープと直列に接続された場合に、測定されたケーブルの遅延を使用して信号を調整する処理を更に具えている。

【0076】

説明の都合上、具体的な実施形態を図示し、説明してきたが、開示技術の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】