特許 7631440 階段貫通コンタクトを有する三次元メモリデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-07

(45)【発行日】2025-02-18

(54)【発明の名称】階段貫通コンタクトを有する三次元メモリデバイス

(51)【国際特許分類】

   H10B 43/50 20230101AFI20250210BHJP

   H10B 43/27 20230101ALI20250210BHJP

   H10D 30/68 20250101ALI20250210BHJP

   H01L 21/768 20060101ALI20250210BHJP

【ＦＩ】

H10B43/50

H10B43/27

H01L29/78 371

H01L21/90 C

【請求項の数】 17

(21)【出願番号】P 2023126900

(22)【出願日】2023-08-03

(62)【分割の表示】P 2021530999の分割

【原出願日】2019-01-02

(65)【公開番号】P2023145697

(43)【公開日】2023-10-11

【審査請求日】2023-08-03

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(72)【発明者】

【氏名】ウェイ・シンシャン

(72)【発明者】

【氏名】スン・ジアンフア

(72)【発明者】

【氏名】シア・ジ

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０３０１３７４（ＵＳ，Ａ１）

【文献】特表２０１８－５３４７６５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００７１８７６（ＵＳ，Ａ１）

【文献】国際公開第２０１８／１９４７５０（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１７／０１７９１５２（ＵＳ，Ａ１）

【文献】国際公開第２０１７／１１２０１４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１７／０２６３５５８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／５０

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

インターリーブされた導電層及び誘電体層を有するメモリスタックであって、階段領域内の階段を有するメモリスタックと、
前記階段領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記ＴＳＣが第１の導体層と、前記第１の導体層を取り囲む第１のスペーサとを有し、前記ＴＳＣの前記第１の導体層が前記第１のスペーサによって前記メモリスタックの前記導電層から絶縁されている、ＴＳＣと、
前記階段領域内の前記メモリスタックの前記導電層の１つに接触するワード線コンタクトと、を備え、
前記ワード線コンタクト及び前記ＴＳＣの前記第１の導体層は同じ導電性材料を有する、
三次元（３Ｄ）メモリデバイス。

【請求項2】

前記第１のスペーサは、誘電体材料を有する、
請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記階段領域に隣接するコアアレイ領域内の前記メモリスタックを通って延在するチャネル構造をさらに備える、
請求項１に記載の３Ｄメモリデバイス。

【請求項4】

前記ＴＳＣは、前記チャネル構造よりも少ない数の前記メモリスタックの前記導電層及び誘電体層を通って垂直に延在する、
請求項３に記載の３Ｄメモリデバイス。

【請求項5】

前記メモリスタックが形成される第１の基板をさらに備える、
請求項１に記載の３Ｄメモリデバイス。

【請求項6】

前記第１の基板は、シリコンを含み、
前記ＴＳＣは、前記第１の基板に接触する、
請求項５に記載の３Ｄメモリデバイス。

【請求項7】

前記メモリスタックの外側の周辺コンタクトであって、前記周辺コンタクトが第２の導体層と、前記第２の導体層を取り囲む第２のスペーサとを有する周辺コンタクトをさらに備える、
請求項１に記載の３Ｄメモリデバイス。

【請求項8】

前記ワード線コンタクトの断面及び前記ＴＳＣの断面は、同じ形状を有する、
請求項１に記載の３Ｄメモリデバイス。

【請求項9】

前記ＴＳＣの断面は、円の形状を有する、
請求項１に記載の３Ｄメモリデバイス。

【請求項10】

前記メモリスタックの上又は下に周辺デバイスをさらに備える、
請求項１に記載の３Ｄメモリデバイス。

【請求項11】

前記周辺デバイスが形成される第２の基板をさらに備える、
請求項１０に記載の３Ｄメモリデバイス。

【請求項12】

インターリーブされた導電層及び誘電体層を有するメモリスタックと、
第１の領域内の前記メモリスタックを通って延在するチャネル構造と、
前記第１の領域とは異なる第２の領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記チャネル構造よりも少ない数の前記メモリスタックの前記導電層及び誘電体層を通って延在し、導体層と前記導体層を横方向に取り囲むスペーサとを有する、ＴＳＣと、
前記第２の領域内の前記メモリスタックの前記導電層の１つに接触するワード線コンタクトと、を備え、
前記ワード線コンタクト及び前記ＴＳＣの前記導体層は同じ導電性材料を有する、
三次元（３Ｄ）メモリデバイス。

【請求項13】

前記ワード線コンタクトの横方向寸法は、前記ＴＳＣの前記導体層の横方向寸法よりも小さい、
請求項１２に記載の３Ｄメモリデバイス。

【請求項14】

インターリーブされた導電層及び誘電体層を有するメモリスタックであって、階段領域内の階段を有するメモリスタックと、
前記階段領域内の前記メモリスタックの前記導電層の１つに接触するワード線コンタクトと、
前記階段領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記ＴＳＣ及び前記ワード線コンタクトが同じ材料を有する導体層をそれぞれ有する、ＴＳＣとを備える、
三次元（３Ｄ）メモリデバイス。

【請求項15】

前記ＴＳＣは、前記導体層を取り囲むスペーサをさらに有し、
前記ＴＳＣの前記導体層は、前記スペーサによって前記メモリスタックの前記導電層から絶縁されている、
請求項１４に記載の３Ｄメモリデバイス。

【請求項16】

前記階段領域に隣接するコアアレイ領域内の前記メモリスタックを通って延在するチャネル構造をさらに備える、
請求項１４に記載の３Ｄメモリデバイス。

【請求項17】

前記メモリスタックが形成される基板をさらに備え、
前記ＴＳＣは、前記基板に接触する、
請求項１４に記載の３Ｄメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。

【背景技術】

【0002】

平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセスおよび製造技法は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。

【0003】

３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来の３Ｄメモリデバイスには、改善の余地がある。そこで、本明細書では、より適切な３Ｄメモリデバイスを提供する。

【課題を解決するための手段】

【0005】

本明細書では、３Ｄメモリデバイスの実施形態が開示される。

【0006】

一例では、３Ｄメモリデバイスは、インターリーブされた導電層及び誘電体層を有するメモリスタックであって、階段領域内の階段を有するメモリスタックと、前記階段領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記ＴＳＣが第１の導体層と、前記第１の導体層を取り囲む第１のスペーサとを有し、前記ＴＳＣの前記第１の導体層が前記第１のスペーサによって前記メモリスタックの前記導電層から絶縁されている、ＴＳＣとを備える。

【0007】

別の例では、３Ｄメモリデバイスは、インターリーブされた導電層及び誘電体層を有するメモリスタックと、第１の領域内の前記メモリスタックを通って延在するチャネル構造と、前記第１の領域とは異なる第２の領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記チャネル構造よりも少ない数の前記メモリスタックの前記導電層及び誘電体層を通って延在し、導体層と前記導体層を横方向に取り囲むスペーサとを有する、ＴＳＣとを備える。

【0008】

異なる例では、３Ｄメモリデバイスは、インターリーブされた導電層及び誘電体層を有するメモリスタックであって、階段領域内の階段を有するメモリスタックと、前記階段領域内の前記メモリスタックの前記導電層の１つに接触するワード線コンタクトと、前記階段領域内の前記メモリスタックを通って延在する階段貫通コンタクト（ＴＳＣ）であって、前記ＴＳＣ及び前記ワード線コンタクトが同じ材料を有する導体層をそれぞれ有する、ＴＳＣとを備える。

【0009】

本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、本明細書とともに、さらに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのに役立つ。

【発明の効果】

【0010】

本明細書によれば、より適切な３Ｄメモリデバイスが提供される。

【図面の簡単な説明】

【0011】

【図1】本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスの断面図である。

【図2A】本開示のいくつかの実施形態による、３Ｄメモリデバイスのチャネル構造および階段構造を形成するための典型的な製造プロセスを示す図である。

【図2B】本開示のいくつかの実施形態による、３Ｄメモリデバイスのチャネル構造および階段構造を形成するための典型的な製造プロセスを示す図である。

【図2C】本開示のいくつかの実施形態による、３Ｄメモリデバイスのチャネル構造および階段構造を形成するための典型的な製造プロセスを示す図である。

【図3A】本開示の様々な実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための典型的な製造プロセスを示す図である。

【図3B】本開示の様々な実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための典型的な製造プロセスを示す図である。

【図3C】本開示の様々な実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための典型的な製造プロセスを示す図である。

【図3D】本開示の様々な実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための典型的な製造プロセスを示す図である。

【図3E】本開示の様々な実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための典型的な製造プロセスを示す図である。

【図4A】本開示のいくつかの実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための別の典型的な製造プロセスを示す図である。

【図4B】本開示のいくつかの実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための別の典型的な製造プロセスを示す図である。

【図4C】本開示のいくつかの実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための別の典型的な製造プロセスを示す図である。

【図4D】本開示のいくつかの実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための別の典型的な製造プロセスを示す図である。

【図5A】いくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートである。

【図5B】いくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートである。

【図5C】いくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートである。

【図6】別個の製造ステップにおいてダミーチャネル構造およびＴＳＣを形成するために異なるパターンを使用する関連技術を示す図である。

【発明を実施するための形態】

【0012】

本開示の実施形態について、添付の図面を参照しながら説明する。

【0013】

特定の構成および配置について説明するが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用することができることを認識するであろう。本開示を様々な他の用途でも使用することができることが、当業者には明らかであろう。

【0014】

本明細書における「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの言及は、記載されている実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らないことに留意されたい。さらに、そのような語句は必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているか否かに関係なく、他の実施形態に関連してそのような特徴、構造、または特性がもたらされることは、当業者の知識の範囲内であろう。

【0015】

一般に、用語は少なくとも部分的に文脈の中での使用から理解され得る。例えば、本明細書において使用される場合、「１つまたは複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で記載するために使用されている場合があり、または複数の意味で特徴、構造または特性の組み合わせを記載するために使用されている場合がある。同様に、「１つの（ａ）」、「１つの（ａｎ）」、「その（ｔｈｅ）」などの用語は、同じく、文脈に少なくとも部分的に依存して、単数形の使用法を伝達するか、または複数形の使用法を伝達すると理解され得る。さらに、「～に基づく」という用語は、必ずしも要因の排他的な集合を伝達することを意図していないと理解することができ、代わりに、文脈に少なくとも部分的に依存して、同じく必ずしも明示的に説明されていない追加の要因が存在することを許容することができる。

【0016】

本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「～の上（ｏｖｅｒ）」の意味するところは、「上の」が何かの「直上」にあることを意味するだけでなく、中間の特徴または層を挟んで何かの「上」にあることも意味するように、また、「上方」または「～の上」が、何かの「上方」または何か「の上」にあることを意味するだけでなく、中間の特徴または層を挟まずに何かの「上方」または何か「の上」にある（すなわち、何かの直上にある）ことも意味するように、最も広義に解釈されるべきであることは容易に理解されるべきである。

【0017】

さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などのような空間的に相対的な用語は、本明細書においては、図に示されているような、ある要素または特徴の別の要素（複数可）または特徴（複数可）との関係を説明するために、説明を容易にするために使用され得る。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することを意図している。装置は他の方向に向けられ（９０度または他の向きに回転され）てもよく、本明細書で使用される空間的に相対的な記述語もそれに応じて解釈され得る。

【0018】

本明細書で使用される場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターニングすることができる。基板の上部に追加される材料は、パターニングすることもでき、またはパターニングしないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどのような幅広い半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製することができる。

【0019】

本明細書で使用される場合、「層」という用語は、厚さのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、均一または不均一な連続構造のうちの、当該連続構造の厚さよりも薄い厚さを有する領域であり得る。例えば、層は、連続構造の上面と底面との間の任意の水平面対の間に、または上面および底面に位置することができる。層は、横方向に、垂直に、かつ／またはテーパ面に沿って延在することができる。基板は、層であり得、基板の中に１つもしくは複数の層を含み得、ならびに／または基板の上、上方、および／もしくは下方に１つもしくは複数の層を有し得る。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体層および接触層（中に相互接続線、および／またはビアコンタクトが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。

【0020】

本明細書で使用する場合、「公称／公称的に」という用語は、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値の上および／または下の値の範囲とともに参照する。値の範囲は、製造プロセスまたは許容誤差のわずかな変動に起因する可能性がある。本明細書で使用される場合、「約」という用語は、主題の半導体デバイスに関連付けられた特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）以内で変化する特定の量の値を示すことができる。

【0021】

本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延伸するように、横向きの基板上にあるメモリセルトランジスタの垂直配向ストリング（ＮＡＮＤメモリストリングなど、本明細書において「メモリストリング」として参照される）を有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直方向に」という用語は、基板の側面に対して公称的に垂直であることを意味する。

【0022】

いくつかの３Ｄメモリデバイスでは、メモリデバイスと周辺デバイスとの間に垂直相互接続を提供するために、階段貫通コンタクト（ＴＳＣ）が使用される。さらに、ダミーチャネル構造が、メモリデバイスの構造的支持を提供するために使用される。既存の製造プロセスでは、ＴＳＣおよびダミーチャネル構造は、異なるパターンを使用して別個のステップにおいて形成される。各パターンはダイ上でそれ自体の面積の配分を消費するため、他のパターンのためのダイ上の利用可能な面積が制限されることになる。

【0023】

図６は、別個の製造ステップにおいてダミーチャネル構造およびＴＳＣを形成するために異なるパターンを使用する関連技術を示す。図６に示すように、メモリデバイス６００は、基板６０２の上方にメモリスタック６０４を含む。メモリスタック６０４は、メモリストリング６０６のアレイを含むことができ、階段構造６４２を含むことができる。ダミーチャネル構造６０２のアレイは、最初にダミーパターンを使用してダミーホールのアレイをエッチングし、次に、ダミーホールを誘電体層によって充填してダミーチャネル構造６０２を形成することによって形成することができる。ダミーチャネル構造６０２を形成した後、インターリーブされた誘電体層６１２および犠牲層６１０を含む誘電体スタックの一部として最初に形成された犠牲層６１０を導体層（導電層ともいう）に置き換えて、ワード線を形成することができる。ワード線が形成された後、ＴＳＣパターンを使用してＴＳＣホールのアレイをエッチングすることができ、その後、ＴＳＣホールは導体層によって充填されて、ＴＳＣ６０８が形成される。上述の製造プロセスは、異なるパターン（ダミーチャネル構造パターンおよびＴＳＣパターン）を利用して、別個の製造ステップにおいてダミーチャネル構造６０２およびＴＳＣ６０８をそれぞれ形成する。

【0024】

本開示による様々な実施形態は、ダミーチャネル構造を形成するための同じパターンを共有するＴＳＣを有する３Ｄメモリデバイスを提供し、これによって、ダイ使用の効率が改善する。例えば、２つの別個のパターンを組み合わせて単一のパターンにすることによって、ダイ上の利用可能な面積を増加させることができ、追加のパターンを配置することが可能になる。さらに、本明細書において開示される３Ｄメモリデバイスを形成するための方法の様々な実施形態は、他の構造（例えば、周辺コンタクト）を作製するための同じ製造プロセス（複数可）においてＴＳＣを形成することを可能にし、したがって、製造フローをさらに単純化し、プロセスコストを削減することができる。

【0025】

図１は、本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイス１００の断面を示す。３Ｄメモリデバイス１００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、または任意の他の適切な材料を含んでもよい基板１０２を含むことができる。いくつかの実施形態では、基板１０２は薄型基板（例えば、半導体層）であり、研削、ウェット／ドライエッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって通常の厚さから薄くされている。

【0026】

３Ｄメモリデバイス１００は、基板１０２の上方にメモリスタック１０４を含むことができる。メモリスタック１０４は、メモリストリング（例えば、ＮＡＮＤメモリストリング１０６）が形成される積層ストレージ構造とすることができる。いくつかの実施形態では、メモリスタック１０４は、基板１０２の上方に垂直に積層された複数の導体／誘電体層の対を含む。各導体／誘電体層の対は、導体層１１０および誘電体層１１２を含むことができる。すなわち、メモリスタック１０４は、垂直に積層されている、インターリーブされた導体層１１０および誘電体層１１２を含むことができる。図１に示すように、各ＮＡＮＤメモリストリング１０６は、メモリスタック１０４内のインターリーブされた導体層１１０および誘電体層１１２を貫通して垂直に延在する。いくつかの実施形態では、３Ｄメモリデバイス１００は、ＮＡＮＤメモリストリング１０６と３Ｄメモリデバイス１００の導体層１１０（ワード線として機能する）との交差部にメモリセルが設けられたＮＡＮＤフラッシュメモリデバイスである。メモリスタック１０４内の導体／誘電体層の対の数（例えば、３２、６４、９６、または１２８）が、３Ｄメモリデバイス１００内のメモリセルの数を設定することができる。

【0027】

導体層１１０は各々、同じ厚さを有してもよく、または異なる厚さを有してもよい。同様に、誘電体層１１２は各々、同じ厚さを有してもよく、または異なる厚さを有してもよい。導体層１１０は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。誘電体層１１２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、導体層１１０はＷなどの金属を含み、誘電体層１１２は酸化ケイ素を含む。いくつかの実施形態によれば、その場蒸気発生（ＩＳＳＧ）酸化ケイ素などの酸化ケイ素膜（図示せず）を基板１０２（例えば、シリコン基板）とメモリスタック１０４との間に形成することができることが理解される。

【0028】

図１には、３Ｄメモリデバイス１００内の構成要素の空間的関係をさらに示すために、ｘ軸、ｙ軸、およびｚ軸が追加されている（ｙ方向はページ内を指す）ことに留意されたい。ｘ方向、ｙ方向、およびｚ方向は互いに垂直である。基板１０２は、横方向においてｘ－ｙ平面においてｘ方向およびｙ方向（横方向）に延在する２つの側面（例えば、上面および底面）を有する。本明細書において使用される場合、半導体デバイス（例えば、３Ｄメモリデバイス１００）の１つの構成要素（例えば、層またはデバイス）が別の構成要素（例えば、層またはデバイス）の「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、または「下方（ｂｅｌｏｗ）」にあるかは、半導体デバイスの基板（例えば、基板１０２）がｚ方向（垂直方向）において半導体デバイスの最下面に位置付けられているときに、ｚ方向において半導体デバイスの基板に対して判定される。空間的関係を説明するための同じ概念が本開示全体にわたって適用される。

【0029】

いくつかの実施形態では、３Ｄメモリデバイス１００は、モノリシック３Ｄメモリデバイスの一部であり、モノリシック３Ｄメモリデバイスの構成要素（例えば、メモリセルおよび周辺デバイス）は、単一の基板（例えば、基板１０２）上に形成される。３Ｄメモリデバイス１００の動作を促進するために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路などの周辺デバイス１１１は、メモリスタック１０４の外側の基板１０２上にも形成することができる。周辺デバイス１１１は、基板１０２「上」に形成することができ、周辺デバイス１１１の全体または一部は、基板１０２内に（例えば、基板１０２の上面の下方）および／または直接的に基板１０２上に形成される。周辺デバイス１１１は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）のうちの１つまたは複数を含むことができる。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ））およびドープ領域（例えば、トランジスタのソース領域およびドレイン領域）は、メモリスタック１０４の外側の基板１０２内にも形成することができる。いくつかの実施形態では、周辺デバイス１１１は、図１に示すようなＮＡＮＤメモリストリング１０６の側とは対称的に、ＮＡＮＤメモリストリング１０６の上方または下方に形成されることが理解される。いくつかの実施形態では、３Ｄメモリデバイス１００は、非モノリシック３Ｄメモリデバイスの一部であり、構成要素は、異なる基板上に別個に形成され、次いで、フェイスツーフェイス方式、フェイスツーバック方式、またはバックツーバック方式で接合されることがさらに理解される。周辺デバイス１１１は、基板１０２とは異なる別個の基板上に形成することができる。

【0030】

図１に示すように、メモリスタック１０４は、内側領域１１６（「コアアレイ領域」としても知られる）および外側領域１１８（「階段領域」としても知られる）を含むことができる。いくつかの実施形態では、内側領域１１６は、ＮＡＮＤメモリストリング１０６のアレイが導体／誘電体層の対を通して形成されるメモリスタック１０４の中央領域であり、外側領域１１８は、ＮＡＮＤメモリストリング１０６のない、内側領域１１６（側および縁部を含む）を囲むメモリスタック１０４の残りの領域である。

【0031】

図１に示すように、各ＮＡＮＤメモリストリング１０６は、メモリスタック１０４の内側領域１１６内の導体／誘電体層の対を貫通して垂直に延在するチャネル構造１０８を含むことができる。チャネル構造１０８は、半導体材料（例えば、半導体チャネルを形成する）および誘電体材料（例えば、メモリ膜を形成する）で充填されたチャネルホールを含むことができる。いくつかの実施形態では、半導体チャネルは、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜は、トンネル層、蓄積層（「電荷トラップ／蓄積層」としても知られる）、およびブロッキング層を含む複合層である。各ＮＡＮＤメモリストリング１０６は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、半導体チャネル、トンネル層、蓄積層、およびブロッキング層は、この順序でピラーの中心から外面に向かう方向に沿って配置される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。蓄積層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。

【0032】

いくつかの実施形態では、ＮＡＮＤメモリストリング１０６は、ＮＡＮＤメモリストリング１０６の複数の制御ゲート（各々がワード線／導体層１１０の一部である）を含む。各導体／誘電体層の対の導体層１１０は、ＮＡＮＤメモリストリング１０６のメモリセルの制御ゲートとして機能することができる。導体層１１０は、複数のＮＡＮＤメモリストリング１０６の複数の制御ゲートを含むことができ、メモリスタック１０４の外側領域１１８において終端するワード線として横方向に延在することができる。

【0033】

いくつかの実施形態では、ＮＡＮＤメモリストリング１０６は、垂直方向のそれぞれの端部に２つのプラグ１１７および１１９を含む。各プラグ１１７または１１９は、チャネル構造１０８のそれぞれの端部と接触することができる。プラグ１１７は、基板１０２からエピタキシャル成長されるシリコンなどの半導体材料を含むことができる。プラグ１１７は、ＮＡＮＤメモリストリング１０６のソース選択ゲートによって制御されるチャネルとして機能することができる。プラグ１１７は、ＮＡＮＤメモリストリング１０６の下端にあり、チャネル構造１０８（例えば、チャネル構造１０８の下端において）と接触することができる。本明細書において使用される場合、基板１０２が３Ｄメモリデバイス１００の最低面に位置付けられるとき、構成要素（例えば、ＮＡＮＤメモリストリング１０６）の「上端」は、ｚ方向において基板１０２から離れている方の端部であり、構成要素（例えば、ＮＡＮＤメモリストリング１０６）の「下端」は、ｚ方向において基板１０２により近い方の端部である。

【0034】

プラグ１１９は、半導体材料（例えば、ポリシリコン）または導体材料（例えば、金属）を含むことができる。いくつかの実施形態では、プラグ１１９は、チタン／窒化チタン（バリア層としてのＴｉ／ＴｉＮ）およびタングステン（導体として）で充填された開口部を含む。３Ｄメモリデバイス１００の製造中にチャネル構造１０８の上端を覆うことによって、プラグ１１９は、酸化ケイ素および窒化ケイ素などのチャネル構造１０８に充填された誘電体のエッチングを防止するエッチング停止層として機能することができる。いくつかの実施形態では、プラグ１１９は、ＮＡＮＤメモリストリング１０６のドレインとして機能する。

【0035】

図１に示すように、（例えば、ｘ方向において）横方向の少なくとも一方の側において、メモリスタック１０４の外側領域１１８は階段構造１４２を含むことができる。いくつかの実施形態において、別の階段構造（図示せず）がｘ方向においてメモリスタック１０４の反対側に配置される。階段構造１４２の各「レベル」は、各々が導体層１１０および誘電体層１１２を含む、１つまたは複数の導体／誘電体層の対を含むことができる。階段構造１４２の各レベルの最上層は、垂直方向の相互接続のための導体層１１０とすることができる。いくつかの実施形態では、階段構造１４２の各隣接する２レベルは、垂直方向に名目上同じ距離だけオフセットされ、横方向に名目上同じ距離だけオフセットされる。階段構造１４２の各隣接する２レベルについて、基板１０２により近い方の第１のレベル（およびその中の導体層および誘電体層）は、第２のレベル（およびその中の導体層および誘電体層）よりも横方向にさらに延在することができ、それによって垂直方向の相互接続のために第１のレベル上に「ランディング領域」を形成する。

【0036】

階段構造１４２は、ワード線コンタクト１４４をランディングするために使用することができる。各ワード線コンタクト１４４の下端は、階段構造１４２のそれぞれのレベルの最上部導体層１１０（ワード線）と接触して、３Ｄメモリデバイス１００の対応するワード線を個別にアドレス指定することができる。ワード線コンタクト１４４は、１つまたは複数の誘電体層を貫通して垂直に延在し、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料で充填された開口部（例えば、ビアホールまたはトレンチ）を含むことができる。

【0037】

図１に示すように、３Ｄメモリデバイス１００は、階段構造１４２内の導体／誘電体層の対を貫通して垂直に各々延在するＴＳＣ１３６をさらに含む。各ＴＳＣ１３６は、インターリーブされた導体層１１０および誘電体層１１２を貫通して垂直に延在することができる。いくつかの実施形態では、ＴＳＣ１３６は、階段構造１４２の厚さ全体（例えば、階段構造１４２の横方向位置における垂直方向のすべての導体／誘電体層の対）を貫通して延在し、基板１０２に到達することができる。いくつかの実施形態では、ＴＳＣ１３６は、基板１０２の少なくとも一部を貫通してさらに延在する。ＴＳＣ１３６は、相互接続ルーティングを短縮して、電力バスの一部などの３Ｄメモリデバイス１００からおよび／または３Ｄメモリデバイスに電気信号を搬送することができる。いくつかの実施形態では、ＴＳＣ１３６は、３Ｄメモリデバイス１００と周辺デバイス１１１との間、および／または配線工程（ＢＥＯＬ）相互接続（図示せず）と周辺デバイス１１１との間の電気接続を提供することができる。ＴＳＣ１３６はまた、階段構造１４２に機械的支持を提供することもできる。

【0038】

ＴＳＣ１３６は、階段１４２を通る垂直開口部に材料を充填することによって形成することができる。いくつかの実施形態では、ＴＳＣ１３６は、スペーサ１３８によって囲まれた導体層１４０を含む。例えば、ＴＳＣ１３６の側壁は、スペーサ１３８と接触してもよい。導体層１４０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。スペーサ１３８は、階段構造１４２内の周囲の導体層１１０からＴＳＣ１３６の導体層１４０を電気的に絶縁することができる。いくつかの実施形態では、ＴＳＣ１３６は、平面視において実質的に円の形状を有し、導体層１４０およびスペーサ１３８は半径方向において、この順序でＴＳＣ１３６の中心から配置される。スペーサ１３８は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。

【0039】

図１に示すように、３Ｄメモリデバイス１００は、１つまたは複数の誘電体層を貫通して垂直に延在し、メモリスタック１０４の外側の周辺デバイス１１１と接触する周辺コンタクト１４８をさらに含むことができる。周辺コンタクト１４８は、周辺デバイス１１１との電気的接続を提供することができる。周辺コンタクト１４８は、垂直開口部に材料を充填することによって形成することができる。いくつかの実施形態では、ＴＳＣ１３６と同様に、周辺コンタクト１４８は、スペーサ１５０によって囲まれた導体層１５２を含むことができる。導体層１５２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。いくつかの実施形態では、周辺コンタクト１４８は、平面視において実質的に円の形状を有し、導体層１５２およびスペーサ１５０は半径方向において、この順序で周辺コンタクト１４８の中心から配置される。スペーサ１５０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、スペーサ１５０およびスペーサ１３８は、横方向（例えば、半径方向）において名目上同じ厚さを有する。いくつかの実施形態では、スペーサ１５０およびスペーサ１３８の両方が酸化ケイ素を含む。周辺デバイス１１１は基板１０２上に形成されなくてもよく、周辺コンタクト１４８は、いくつかの実施形態では、例えば、３Ｄメモリデバイス１００が非モノリシック３Ｄメモリデバイスであるなど、異なる構成であってもよいことが理解される。

【0040】

３Ｄメモリデバイス１００は、限定はしないが、メモリスタック１０４の上方および／または基板１０２の下方の１つまたは複数のＢＥＯＬ相互接続層内の他のローカルコンタクトおよび相互接続を含む、図１に示されていない追加の構成要素および構造を含むことができることが理解される。

【0041】

図２Ａ～図２Ｃは、本開示のいくつかの実施形態による、３Ｄメモリデバイスのチャネル構造および階段構造を形成するための典型的な製造プロセスを示す図である。図３Ａ～図３Ｅは、本開示の様々な実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための典型的な製造プロセスを示す。図４Ａ～図４Ｄは、本開示のいくつかの実施形態による、３ＤメモリデバイスのＴＳＣ、周辺コンタクト、およびワード線コンタクトを形成するための別の典型的な製造プロセスを示す図である。図５Ａ～図５Ｃは、いくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法５００、５００’、および５００’’のフローチャートである。図２～図５に示す３Ｄメモリデバイスの例は、図１に示す３Ｄメモリデバイス１００を含む。図２～図５をともに説明する。方法５００、５００’および５００’’に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または動作と動作との間に他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に、または図５Ａ～図５Ｃに示す順序とは異なる順序で実行されてもよい。

【0042】

図５Ａを参照すると、方法５００は動作５０２で開始し、複数のインターリーブされた誘電体層および犠牲層を含む誘電体スタックが基板上に形成される。基板はシリコン基板とすることができる。方法５００は、図５Ａに示すように、動作５０４に進み、誘電体スタックを貫通して垂直に延在するチャネル構造が形成される。方法５００は動作５０６に進み、誘電体スタックの一方の側に階段構造が形成される。

【0043】

図２Ａに示すように、複数のインターリーブされた誘電体層および犠牲層を含む誘電体デッキ２０４がシリコン基板２０２上に形成される。いくつかの実施形態では、犠牲層２０６および誘電体層２０８は、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含むがこれらに限定されない、１つまたは複数の薄膜堆積プロセスによって交互に堆積される。いくつかの実施形態では、犠牲層２０６は窒化ケイ素を含み、誘電体層２０８は酸化ケイ素を含む。犠牲層２０６および誘電体層２０８を堆積する順序は限定されないことが理解される。堆積は、犠牲層２０６または誘電体層２０８によって開始することができ、犠牲層２０６または誘電体層２０８によって終了することができる。

【0044】

図２Ｂに示すように、チャネル構造２１０のアレイが形成され、その各々は、誘電体デッキ２０４内のインターリーブされた犠牲層２０６および誘電体層２０８を貫通して垂直に延在する。いくつかの実施形態では、チャネル構造２１０を形成する製造プロセスは、深掘り反応性イオンエッチング（ＤＲＩＥ）などのドライエッチングおよび／またはウェットエッチングを使用して、誘電体デッキ２０４内のインターリーブされた犠牲層２０６および誘電体層２０８を貫通するチャネルホールを形成することと、その後、薄膜堆積プロセスを使用して、誘電体層および半導体層などの複数の層でチャネルホールを充填することとを含む。いくつかの実施形態では、誘電体層は、トンネル層、蓄積層、およびブロッキング層を含むがこれらに限定されない複数の誘電体層の組み合わせなどの複合誘電体層である。トンネル層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。蓄積層は、メモリ動作のために電荷を蓄積するための材料を含むことができる。蓄積層材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素と窒化ケイ素との組み合わせ、またはそれらの任意の組み合わせを含むことができるが、これらに限定されない。ブロッキング層は、酸化ケイ素または酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。ブロッキング層は、酸化アルミニウム（Ａｌ_２Ｏ_３）層などの高ｋ誘電体層をさらに含むことができる。半導体層は、半導体チャネルとして機能するポリシリコンを含むことができる。半導体層および誘電体層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどのプロセスによって形成することができる。

【0045】

いくつかの実施形態では、誘電体スタック２０４は、接合層２１２を介してマルチスタック構造を形成するために、別の誘電体スタックによって接合されてもよい。図２Ｂに示すように、接合層２１２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの薄膜堆積プロセスを使用して、酸化ケイ素層などの誘電体層を堆積することによって誘電体デッキ２０４上に形成することができる。デッキ間プラグ２１４のアレイが、接合層２１２内に形成され、チャネル構造２１０のアレイとそれぞれ接触することができる。デッキ間プラグ２１４は、接合層２１２を介して開口部をパターニングおよびエッチングし、続いてＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの薄膜堆積プロセスを使用して、ポリシリコンなどの半導体材料を堆積することによって形成することができる。以下では、簡潔かつ単純にするために、単一スタック構造に関して本開示の実施形態を説明する。本明細書に開示される技術的解決策は、マルチスタック構造にも適用可能であることが理解される。

【0046】

図２Ｃに示すように、階段構造２２４が誘電体スタック２１８の側面に形成される。階段構造２２４は、各サイクルにおいて、パターニングされたフォトレジスト層をトリミング（例えば、漸増的かつ内方に、多くの場合、すべての方向からエッチングすること）し、続いてトリミングされたフォトレジスト層をエッチングマスクとして使用して誘電体／犠牲層の対の露出部分をエッチングして階段構造２２４の１つの段を形成する、いわゆる「トリムエッチング」プロセスによって形成することができる。

【0047】

方法５００は、図５Ａに示すように、動作５０８に進み、階段構造を貫通して垂直に延在するダミーチャネル構造が形成される。いくつかの実施形態では、ダミーチャネル構造は、後にＴＳＣに置き換えられる中間構造として形成される。図３Ｂに示すように、ダミーチャネル構造３０２のアレイは、誘電体スタック３０４の階段構造３４２を貫通して形成される。誘電体スタック３０４は、インターリーブされた誘電体層３１２および犠牲層３１０を含む。

【0048】

ダミーチャネル構造３０２は、階段構造３４２を貫通して垂直に延在し、チャネル構造１０８と同じ材料で充填された垂直開口部を有することができる。いくつかの実施形態によれば、チャネル構造１０８とは異なり、３Ｄメモリデバイス１００などの３Ｄメモリデバイスの他の構成要素との電気的接続を提供するためのコンタクトは、ダミーチャネル構造３０２上には形成されない。いくつかの実施形態では、ダミーチャネル構造３０２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料で完全に充填される。

【0049】

ダミーチャネル構造３０２は、製造中の特定のプロセス（例えば、エッチングおよび化学機械研磨（ＣＭＰ））における負荷を平衡させ、例えば階段構造３４２などのメモリアレイ構造に機械的支持を提供するために使用することができる。本開示の実施形態は、ダミーチャネル構造からＴＳＣを形成することができ、それにより、同じパターンを使用してダミーチャネル構造およびＴＳＣの両方を形成する。結果として生じるＴＳＣは、ダミーチャネル構造の平衡および支持機能を提供することができる。

【0050】

図３Ａに示すように、ダミーチャネル構造３０２は、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して、階段構造３４２内の１つまたは複数の誘電体層を貫通するダミーホール３２２を最初にエッチングすることによって形成することができる。いくつかの実施形態では、ダミーホール３２２は、階段構造３４２内の誘電体層のすべてを貫通して垂直に延在し、シリコン基板２０２の一部を露出させることができる（例えば、ダミーホール３２２は、シリコン基板２０２まで延在してもよい）。いくつかの実施形態では、ダミーホール３２２は、シリコン基板２０２内へと延在してもよい（例えば、シリコン基板２０２の一部がエッチングプロセス中にエッチング除去されてもよい）。

【0051】

いくつかの実施形態では、誘電体スタック３０４の外側のダミーホール３２４が、ダミーホール３２２の形成と同時に（例えば、同じ製造ステップにおいて）形成されてもよい。ダミーホール３２４は、周辺デバイス３１１に相互接続を提供する周辺コンタクトを形成するために使用されてもよい。いくつかの実施形態では、ダミーホール３２２および３２４は、図３Ａに示すように、平面視において名目上円の形状を有してもよい。いくつかの実施形態では、ダミーホール３２２および３２４のサイズは名目上同じであってもよい。

【0052】

再び図３Ｂを参照すると、図３Ａに示すダミーホール３２２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、ダミーチャネル構造３０２を形成するために、酸化ケイ素層などの誘電体層３５２で充填（堆積）することができる。いくつかの実施形態では、ダミーチャネル構造３０２は、ダミーホール３２２がチャネル構造２１０を充填する材料の少なくとも一部で充填されるように、同じ製造ステップにおいてチャネル構造２１０と同時に形成される。

【0053】

いくつかの実施形態では、誘電体スタック３０４の外側のダミーチャネル構造３０３は、ダミーホール３２４内に誘電体層３５４を堆積することによってダミーチャネル構造３０２を形成するのと同時に（例えば、同じ製造ステップにおいて）形成される。誘電体層３５４は、誘電体層３５２と同じ材料を有してもよい。

【0054】

いくつかの実施形態では、ダミーホール３２２／３２４は、それぞれ誘電体層３５２／３５４で完全に充填されてもよい。他の実施形態では、図３Ｂに示すように、ダミーホール３２２または３２４は部分的に充填されてもよい。そのような場合、結果として得られるダミーチャネル構造３０２／３０３は、誘電体層３５２／３５４が堆積された上部、底部、および側壁部分を有することができる。中央領域は、完全に充填されなくてもよい。

【0055】

方法５００は、図５に示すように、動作５１０に進み、誘電体スタック内の犠牲層を導体層に置き換えることによって複数のワード線が形成される。図３Ｃに示すように、犠牲層３１０は導体層（ワード線として機能する）３０９に置き換えられている。犠牲層３１０を導体層３０９に置き換えることは、誘電体層３０４（例えば、酸化ケイ素）に対して選択的に犠牲層３１０（例えば、窒化ケイ素）をウェットエッチングし、構造を導体層３０９（例えば、Ｗ）で充填することによって実行することができる。導体層３０９は、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせによって堆積させることができる。導体層３０９は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。結果として、ゲート置換プロセスの後、図３Ａ～図３Ｂの誘電体スタック３０４は、シリコン基板２０２上の導体／誘電体層の対、すなわちインターリーブされた導体層３０９および誘電体層３１２を含むメモリスタック３０５になる。

【0056】

方法５００は動作５１２に進み、ダミーチャネル構造の中央部分を貫通して垂直に延在する開口部がエッチングされて、スペーサが形成される。図３Ｄを参照すると、開口部３７２（ＴＳＣホール）がダミーチャネル構造３０２（図３Ｂ～図３Ｃに示す）を通じてエッチングされて、スペーサ３６２を形成する。いくつかの実施形態では、開口部３７２／スペーサ３６２は、階段構造３４２内のインターリーブされた誘電体層３１２および導体層３０９を貫通して垂直に延在して、シリコン基板２０２に到達することができる。いくつかの実施形態では、第２の開口部３７４（周辺コンタクトホール）が、ダミーチャネル構造３０３（図３Ｂ～図３Ｃに示す）から同時に形成されてもよい。開口部３７２／３７４は、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングプロセスを使用してエッチングすることができる。例えば、図３Ｄに示すように、ダミーチャネル構造３０２／３０３の中央部分をエッチングによって除去して、中空コアを有するスペーサ３６２／３６４を形成することができる。いくつかの実施形態では、スペーサ３６２および３６４の側壁は、名目上同じ厚さを有することができる。垂直方向におけるＴＳＣホール３７２および周辺コンタクトホール３７４の深さは、名目上同じであり得る。直径などのＴＳＣホール３７２および周辺コンタクトホール３７４の横方向寸法は、様々な実施形態において名目上同じであってもよく、または異なっていてもよい。例えば、いくつかの実施形態によれば、ＴＳＣホール３７２の直径は、周辺コンタクトホール３７４の直径よりも大きくすることができる。

【0057】

図３Ｄに示すように、ＴＳＣホール３７２および周辺コンタクトホール３７４はシリコン基板２０２に到達することができ、周辺コンタクトホール３７４の下端はシリコン基板２０２上に形成された周辺デバイス３１１と接触することができる。いくつかの実施形態では、周辺デバイス３１１は、フォトリソグラフィ、ウェット／ドライエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができるトランジスタを含む。いくつかの実施形態では、ドープ領域が、イオン注入および／または熱拡散によってシリコン基板２０２内に形成され、これらは例えばトランジスタのソース領域および／またはドレイン領域として機能する。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、ウェットエッチングおよび／またはドライエッチングならびに薄膜堆積プロセスによってシリコン基板２０２内に形成される。周辺デバイス３１１を形成するための製造プロセスは、周辺コンタクトホール３７４のエッチングの前の任意の製造段階で行うことができる。

【0058】

開口部３７２／３７４は、ダミーチャネル構造３０２／３０３から、その上に堆積された誘電体層の一部を除去することによってエッチングされるため、開口部３７２／３７４が形成された後のダミーチャネル構造３０２／３０３の側壁を含む残りの部分は、スペーサ３６２／３６４となる。スペーサ３６２／３６４は、ダミーチャネル構造３０２／３０３と同様に、階段構造３４２を含むメモリスタック３０５に機械的支持を提供することができる。さらに、スペーサ３６２／３６４は、開口部３７２／３７４内に堆積された導体層を囲んでＴＳＣ／周辺コンタクトを形成する絶縁層として機能することができる。

【0059】

いくつかの実施形態では、開口部３７２／３７４（スペーサ３６２／３６４の内壁によって画定される）は、図３Ｄに示すように、平面視で名目上円の形状を有することができる。いくつかの実施形態では、スペーサ３６２および３６４の側壁は、名目上同じ厚さを有することができる。いくつかの実施形態では、スペーサ３６２および３６４は、同じまたは異なるサイズを有してもよい。例えば、スペーサ３６４の直径（例えば、内側または外側側壁から測定される）は、スペーサ３６２の直径よりも小さくてもよい。

【0060】

方法５００は、図５に示すように、動作５１４に進み、ワード線コンタクトおよびＴＳＣが同時に形成される。いくつかの実施形態では、導体層は、開口部内に堆積されてＴＳＣを形成する。いくつかの実施形態では、導体層は、接着／バリア層および導体を含む複合層である。図３Ｅに示すように、開口部３７２の残りの空間を充填するために（図３Ｄに示すように）開口部３７２内に導体層３８２が堆積され、それによって階段構造３４２を貫通して垂直に延在するＴＳＣ３３６が形成される。いくつかの実施形態では、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気化学堆積、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを使用して、タングステンなどの金属を堆積することによって、開口部３７２の残りの空間内に導体を形成することができる。同じ堆積プロセスを使用して、開口部３７４内に導体層３８４を同時に形成して（図３Ｄに示すように）、周辺デバイス３１１と接触する周辺コンタクト３４８を形成することができる。いくつかの実施形態では、導体層３８２および３８４は、同じ材料（例えば、タングステン（Ｗ））を使用することができる。堆積後の余剰導体層は、ＣＭＰにより除去することができる。

【0061】

ワード線コンタクト３４４は、ＴＳＣと同時に（例えば、同じ製造ステップにおいて、）形成することができる。各ワード線コンタクト３４４は、階段構造３４２内の導体／誘電体層の対の導体層３０９のそれぞれと接触している。ワード線コンタクト３４４は、最初に垂直開口部（例えば、ウェットエッチングおよび／またはドライエッチングによって、）をエッチングし、続いてＡＬＤ、ＣＶＤ、ＰＶＤ、電気化学堆積、またはそれらの任意の組み合わせを使用して開口部を導電性材料で充填することによって、１つまたは複数の誘電体層を通して形成される。いくつかの実施形態では、他の導電性材料が開口部に充填されて、接着／バリア層として機能する。ワード線コンタクト３４４の開口部を形成するための誘電体層のエッチングは、異なる材料におけるエッチング停止によって制御することができる。例えば、誘電体層のエッチングは、階段構造３４２内の導体層３０９に到達したときに停止することができる。

【0062】

いくつかの実施形態では、ＴＳＣ３３６、ワード線コンタクト３４４、および周辺コンタクト３４８は、図３Ｅに示すように、平面視において名目上円の形状を有することができる。ＴＳＣ３３６、ワード線コンタクト３４４、および周辺コンタクト３４８は、同じまたは異なるサイズを有してもよい。例えば、いくつかの実施形態によれば、ＴＳＣ３３６および周辺コンタクト３４８は、ワード線コンタクト３４４の直径よりも大きい直径を有してもよい。

【0063】

図５Ｂは、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための別の典型的な方法５００’のフローチャートである。動作５０２’、５０４’、５０６’、および５０８’は、それぞれ動作５０２、５０４、５０６、および５０８と同様であり、したがって繰り返されない。方法５００’は、図５Ｂに示すように、動作５２０に進み、ダミーチャネル構造の中央部分を貫通して垂直に延在する開口部がエッチングされて、スペーサが形成される。動作５２０は動作５１２と同様であるが、動作５２０における開口部のエッチングがワード線を形成する前に実行される点が異なる。図４Ａに示すように、犠牲層３１０が導体層３０９に置き換えられる前に開口部３７２／３７４がエッチングされる。

【0064】

方法５００’は、図５Ｂに示すように、動作５２２に進み、開口部内に導体層を堆積することによって、階段構造を貫通して垂直に延在するＴＳＣが形成される。動作５２２は、ＴＳＣの形成に関しては５１４と同様である。ワード線コンタクトがＴＳＣと同時に形成される動作５１４とは異なり、動作５２２では、動作５２２の前にワード線がまだ形成されていないため、ワード線コンタクトは形成されない。図４Ｂを参照すると、犠牲層３１０が導体層３０９に置き換えられる前に、ＴＳＣ３３６が形成される。

【0065】

方法５００’は、図５Ｂに示すように、動作５２４に進み、誘電体スタック内の犠牲層を導体層に置き換えることによってワード線が形成される。動作５２４は、動作５１０と同様である。図４Ｃを参照すると、犠牲層３１０を導体層３０９に置き換えることによってワード線３０９が形成される。図４Ｃでは、ＴＳＣ３３６および周辺コンタクト３４８が形成されていることに留意されたい。

【0066】

方法５００’は、図５Ｂに示すように、動作５２６に進み、ワード線コンタクトが形成される。動作５２６は、ワード線の形成に関して動作５１４と同様である。図４Ｄに示すように、ＴＳＣ３３６および周辺コンタクト３４８が形成された後にワード線コンタクト３４４が形成される。

【0067】

図５Ｃは、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するためのさらなる典型的な方法５００’’のフローチャートである。動作５０２’’、５０４’’、および５０６’’は、それぞれ動作５０２、５０４、および５０６と同様であり、したがって繰り返されない。方法５００’’は、図５Ｃに示すように、動作５３０に進み、階段構造を貫通して垂直に延在するダミーホールが形成される。図３Ａに示すように、ダミーホール３２２は、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して、階段構造３４２内の１つまたは複数の誘電体層を貫通して形成することができる。いくつかの実施形態では、ダミーホール３２２は、階段構造３４２内の誘電体層のすべてを貫通して垂直に延在し、シリコン基板２０２に到達することができる。いくつかの実施形態では、ダミーホール３２２は、シリコン基板２０２内へと延在してもよい（例えば、シリコン基板２０２の一部がエッチングプロセス中にエッチング除去されてもよい）。

【0068】

いくつかの実施形態では、誘電体スタック３０４の外側のダミーホール３２４が、ダミーホール３２２の形成と同時に（例えば、同じ製造ステップにおいて）形成されてもよい。ダミーホール３２４は、周辺デバイス３１１に相互接続を提供する周辺コンタクトを形成するために使用されてもよい。いくつかの実施形態では、ダミーホール３２２および３２４は、図３Ａに示すように、平面視において名目上円の形状を有してもよい。いくつかの実施形態では、ダミーホール３２２および３２４のサイズは名目上同じであってもよい。

【0069】

方法５００’’は、図５Ｃに示すように、動作５３２に進み、中空コアを有するスペーサがダミーホール内に形成される。図３Ｂ～図３Ｄに示すように、スペーサ３６２は、ステップ５１２および５２０に関連して上述したように、誘電体層３５２をダミーホール３２２内に堆積させ、続いて誘電体層３５２の一部を除去してスペーサ３６２を形成することによって形成することができる。いくつかの実施形態では、スペーサ３６２を形成するために、堆積された誘電体材料の一部を除去するための追加のエッチング動作なしに、誘電体層３５２をダミーホール３２２内に堆積することによってスペーサ３６２を直接形成することができる。スペーサ３６４も同様に形成することができる。

【0070】

方法５００’’は、図５Ｃに示すように、動作５３４に進み、スペーサの中空コア内に導体層を堆積することによって、階段構造を貫通して垂直に延在するＴＳＣが形成される。動作５３４は、動作５２２と同様である。

【0071】

方法５００’’は、図５Ｃに示すように、動作５３６に進み、誘電体スタック内の犠牲層を導体層に置き換えることによってワード線が形成される。動作５３６は、動作５２４と同様である。図４Ｃを参照すると、犠牲層３１０を導体層３０９に置き換えることによってワード線３０９が形成される。図４Ｃでは、ＴＳＣ３３６および周辺コンタクト３４８が形成されていることに留意されたい。

【0072】

方法５００’’は、図５Ｃに示すように、動作５３８に進み、ワード線コンタクトが形成される。動作５３８は、動作５２６と同様である。図４Ｄに示すように、ＴＳＣ３３６および周辺コンタクト３４８が形成された後にワード線コンタクト３４４が形成される。

【0073】

本開示の一態様によれば、３Ｄメモリデバイスを形成するための方法が提供される。複数のインターリーブされた誘電体層および犠牲層を含む誘電体スタックが基板上に形成される。誘電体スタックの一方の側に階段構造が形成される。階段構造を貫通して垂直に延在して基板に達するダミーホールが形成される。ダミーホール内には、中空コアを有するスペーサが形成される。基板と接触するＴＳＣが、スペーサの中空コア内に導体層を堆積することによって形成される。ＴＳＣは、階段構造を貫通して垂直に延在する。

【0074】

いくつかの実施形態では、スペーサを形成する前に、誘電体スタック内の犠牲層を導体層に置き換えることによって複数のワード線が形成される。

【0075】

いくつかの実施形態では、ワード線のそれぞれ１つと各々が接触する複数のワード線コンタクトが、ＴＳＣの形成と同時に形成される。

【0076】

いくつかの実施形態では、ＴＳＣを形成した後に、誘電体スタック内の犠牲層を導体層に置き換えることによって複数のワード線が形成される。

【0077】

いくつかの実施形態では、ワード線のそれぞれ１つと各々が接触する複数のワード線コンタクトが形成される。

【0078】

いくつかの実施形態では、スペーサを形成するために、ダミーホール内に誘電体層が形成される。

【0079】

いくつかの実施形態では、誘電体層は酸化ケイ素を含む。

【0080】

いくつかの実施形態では、誘電体層はスペーサを形成する。

【0081】

いくつかの実施形態では、スペーサを形成するために、中空コアは、ダミーホール内に堆積された誘電体層を通してエッチングされる。

【0082】

いくつかの実施形態では、誘電体スタックの外側の第２のダミーホールが、ダミーホールと同時に形成される。

【0083】

いくつかの実施形態では、周辺コンタクトが、ＴＳＣの形成と同時に、第２のダミーホール内に第２の導体層を堆積することによって形成される。周辺コンタクトは基板と接触している。

【0084】

いくつかの実施形態では、第１の導体層および第２の導体層は同じ材料を含む。

【0085】

いくつかの実施形態では、ＴＳＣは、平面視で名目上円の形状を有する。

【0086】

いくつかの実施形態では、導体層はタングステン（Ｗ）を含む。

【0087】

いくつかの実施形態では、インターリーブされた誘電体層および犠牲層内の誘電体層は酸化ケイ素を含み、インターリーブされた誘電体層および犠牲層内の犠牲層は窒化ケイ素を含む。

【0088】

本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が提供される。複数のインターリーブされた誘電体層および犠牲層を含む誘電体スタックが基板上に形成される。誘電体スタックの一方の側に階段構造が形成される。基板に達するダミーチャネル構造が形成される。ダミーチャネル構造は、階段構造を貫通して垂直に延在する。ダミーチャネル構造の一部を除去することによってスペーサが形成される。スペーサは、中空コアを有する。基板と接触するＴＳＣが、スペーサの中空コア内に導体層を堆積することによって形成される。ＴＳＣは、階段構造を貫通して垂直に延在する。

【0089】

いくつかの実施形態では、スペーサを形成する前に、誘電体スタック内の犠牲層を導体層に置き換えることによって複数のワード線が形成される。

【0090】

いくつかの実施形態では、ワード線のそれぞれ１つと各々が接触する複数のワード線コンタクトが、ＴＳＣの形成と同時に形成される。

【0091】

いくつかの実施形態では、ＴＳＣを形成した後に、誘電体スタック内の犠牲層を導体層に置き換えることによって複数のワード線が形成される。

【0092】

いくつかの実施形態では、ワード線のそれぞれ１つと各々が接触する複数のワード線コンタクトが形成される。

【0093】

いくつかの実施形態では、ダミーチャネル構造を形成する前に、階段構造を貫通して垂直に延在し、基板の一部を露出させるダミーホールが形成される。

【0094】

いくつかの実施形態では、ダミーチャネル構造を形成するために、誘電体層がダミーホール内に堆積される。

【0095】

いくつかの実施形態では、誘電体層は酸化ケイ素を含む。

【0096】

いくつかの実施形態では、スペーサを形成するために、開口部が、ダミーホール内に堆積された誘電体層を通してエッチングされる。

【0097】

いくつかの実施形態では、スペーサを形成するために、ダミーホール内に堆積された誘電体層の一部が除去される。

【0098】

いくつかの実施形態では、誘電体スタックの外側の第２のスペーサが、スペーサと同時に形成される。

【0099】

いくつかの実施形態では、周辺コンタクトが、ＴＳＣの形成と同時に、第２のスペーサ内に第２の導体層を堆積することによって形成される。周辺コンタクトは基板と接触している。

【0100】

いくつかの実施形態では、第１の導体層および第２の導体層は同じ材料を含む。

【0101】

いくつかの実施形態では、スペーサおよび第２のスペーサは、名目上同じ厚さを有する。

【0102】

いくつかの実施形態では、導体層はタングステン（Ｗ）を含む。

【0103】

いくつかの実施形態では、インターリーブされた誘電体層および犠牲層内の誘電体層は酸化ケイ素を含み、インターリーブされた誘電体層および犠牲層内の犠牲層は窒化ケイ素を含む。

【0104】

本開示のさらに別の態様によれば、３Ｄメモリデバイスが提供される。３Ｄメモリデバイスは、基板と、複数のインターリーブされた導体層および誘電体層を含む基板上のメモリスタックと、メモリスタックの一方の側にある階段構造と、メモリスタックの階段構造を貫通して垂直に延在するＴＳＣとを含む。ＴＳＣは基板と接触している。

【0105】

いくつかの実施形態では、３Ｄメモリデバイスは、メモリスタックの外側に周辺コンタクトをさらに含む。周辺コンタクトは、基板と接触している。

【0106】

いくつかの実施形態では、周辺コンタクトおよびＴＳＣは同じ材料を含む。

【0107】

いくつかの実施形態では、ＴＳＣおよび周辺コンタクトの各々の側壁は、名目上同じ厚さを有するスペーサによって囲まれている。

【0108】

いくつかの実施形態では、スペーサは酸化ケイ素を含む。

【0109】

いくつかの実施形態では、３Ｄメモリデバイスは、階段構造内の導体層のそれぞれ１つと各々接触する複数のワード線コンタクトをさらに含む。

【0110】

特定の実施形態の前述の説明は、本開示の一般的性質を明らかにするため、当業者は、当該技術分野の技能の範囲内の知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に変更し、および／または、当該実施形態を様々な用途に適合させることができる。したがって、そのような適合および変更は、本明細書に提示された教示および案内に基づいて、開示された実施形態の等価物の意味および範囲内にあることを意図している。本明細書の語法または用語は説明のためのものであり、限定するものではなく、結果、本明細書の用語または語法は、教示および案内に照らして当業者によって解釈されるべきであることを理解されたい。

【0111】

本開示の実施形態は、特定の機能の実施態様および特定の機能の実施態様の関係を示す機能的構成要素を用いて上記で説明されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書において任意裁量で画定されている。指定された機能と指定された機能の関係が適切に実行される限り、代替の境界が画定されてもよい。

【0112】

概要および要約のセクションは、発明者（複数可）によって企図される本開示のすべてではないが１つまたは複数の例示的な実施形態を記載し得、したがって、本開示および添付の特許請求の範囲を限定することは決して意図されていない。

【0113】

本開示の幅および範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、添付の特許請求の範囲および特許請求の範囲の等価物に従ってのみ定義されるべきである。

【図1】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図4A】

【図4B】

【図4C】

【図4D】

【図5A】

【図5B】

【図5C】

【図6】