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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-13
(45)【発行日】2025-02-21
(54)【発明の名称】ＤＭＬドライバ
(51)【国際特許分類】
H01S 5/042 20060101AFI20250214BHJP
【ＦＩ】
H01S5/042 630
【請求項の数】
7
(21)【出願番号】P 2023544928
(86)(22)【出願日】2021-09-03
(86)【国際出願番号】 JP2021032398
(87)【国際公開番号】W WO2023032144
(87)【国際公開日】2023-03-09
【審査請求日】2024-02-06
(73)【特許権者】
【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
(73)【特許権者】
【識別番号】591230295
【氏名又は名称】ＮＴＴイノベーティブデバイス株式会社
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(74)【代理人】
【識別番号】100153006
【弁理士】
【氏名又は名称】小池 勇三
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(74)【代理人】
【識別番号】100121669
【弁理士】
【氏名又は名称】本山 泰
(72)【発明者】
【氏名】岸 俊樹
(72)【発明者】
【氏名】美濃谷 直志
(72)【発明者】
【氏名】豊田 修弘
(72)【発明者】
【氏名】卜部 義和
【審査官】高椋 健司
(56)【参考文献】
【文献】国際公開第２０１９／１８１３６２（ＷＯ，Ａ１）
【文献】国際公開第２０１８／０７４４１０（ＷＯ，Ａ１）
【文献】国際公開第２０２０／１９５８８６（ＷＯ，Ａ１）
【文献】特開２０１２－１０９９４０（ＪＰ，Ａ）
【文献】特開２０１１－２２２８５０（ＪＰ，Ａ）
【文献】特開２０１６－１５８２３７（ＪＰ，Ａ）
【文献】特開２００２－３３３４７６（ＪＰ，Ａ）
【文献】特開平７－３０２９４３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／００５９３８５（ＵＳ，Ａ１）
【文献】中国実用新案第２０９１５０４８４（ＣＮ，Ｕ）
【文献】米国特許第４９４５５４２（ＵＳ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｓ ５／００－５／５０
(57)【特許請求の範囲】
【請求項1】
ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、ドレインまたはコレクタが前記レーザダイオードのアノードに接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、
一端に変調信号が入力され、他端が前記第２のトランジスタのゲートまたはベースに接続されたインダクタと、
一端が第２のバイアス電圧に接続され、他端が前記インダクタの一端に接続された第１の抵抗とを備えることを特徴とするＤＭＬドライバ。
【請求項2】
請求項１記載のＤＭＬドライバにおいて、ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
【請求項3】
ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、ゲートまたはベースが第２のバイアス電圧に接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、
前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、
一端に変調信号が入力され、他端が前記第３のトランジスタのゲートまたはベースに接続されたインダクタと、
一端が第３のバイアス電圧に接続され、他端が前記インダクタの一端に接続された第１の抵抗とを備えることを特徴とするＤＭＬドライバ。
【請求項4】
請求項１乃至３のいずれか１項に記載のＤＭＬドライバにおいて、一端が前記第１の電源電圧に接続された第１のキャパシタと、
一端が前記第１のキャパシタの他端に接続され、他端が前記第１のトランジスタのドレインまたはコレクタに接続された第２の抵抗とをさらに備えることを特徴とするＤＭＬドライバ。
【請求項5】
請求項１乃至４のいずれか１項に記載のＤＭＬドライバにおいて、ゲートまたはベースが第４のバイアス電圧に接続され、前記第１のトランジスタのドレインまたはコレクタと前記レーザダイオードのアノードとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
【請求項6】
請求項１乃至５のいずれか１項に記載のＤＭＬドライバにおいて、前記第２のトランジスタのソースまたはエミッタと前記第２の電源電圧との間に挿入された第３の抵抗をさらに備えることを特徴とするＤＭＬドライバ。
【請求項7】
請求項６記載のＤＭＬドライバにおいて、前記第３の抵抗と並列に接続された第２のキャパシタをさらに備えることを特徴とするＤＭＬドライバ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直接変調レーザ（ＤＭＬ：Directly Modulated Laser）を駆動する技術に係り、特にピーキング機能および光波形に対する整形機能を有するＤＭＬドライバに関するものである。
【背景技術】
【0002】
近年、ＳＮＳ（Social Networking Service）の著しい発達により、世界中の通信のトラフィック量が年々増加している。今後、ＩｏＴ（Internet of Things）およびクラウドコンピューティング技術の発展により更なるトラフィック量の増加が見込まれており、膨大なトラフィック量を支えるために、データセンタ内外の通信容量の大容量化が求められている。
【0003】
大容量化に伴って、ネットワークの主要な規格要素であるＥｔｈｅｒｎｅｔ（登録商標）の標準規格は現在、１００ＧｂＥの標準化が完了しており、さらなる大容量化を目指した４００ＧｂＥの標準化が議論されている。４００ＧｂＥへの適用を目的として、低消費電力化の観点からＤＭＬを用いたドライバが注目されている（非特許文献１参照）。
【0004】
図１０は従来のＤＭＬドライバの構成を示す回路図である。ＤＭＬドライバは、ゲートがバイアス電圧Ｖ2に接続され、ソースが電源電圧Ｖ1に接続され、ドレインがレーザダイオード（ＬＤ：Laser Diode）１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ゲートに変調信号Ｖinが入力され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ1nと、ゲートがバイアス電圧Ｖ3に接続され、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端がバイアス電圧Ｖ4に接続され、他端がＮＭＯＳトランジスタＭ1nのゲートに接続された抵抗Ｒinとから構成される。
【0005】
ＮＭＯＳトランジスタＭ1nとＭ2nはカスコード接続されており、カスコード接続されることで、ＮＭＯＳトランジスタＭ1n単体の時よりも、周波数特性が向上する。また、ＬＤ１の動作電圧がＮＭＯＳトランジスタ単体の耐圧を超えている場合でも、カスコード接続によって分圧されるので、ＮＭＯＳトランジスタＭ1n，Ｍ2nの耐圧破壊を防ぐことができる。抵抗Ｒinはインピーダンスマッチング用の抵抗である。
【0006】
図１０に示すように従来のドライバ回路の構成では、ドライバ部にＬＤの帯域を補償する機能がなかったため、ＤＭＬドライバとＬＤで構成される送信フロントエンドの帯域がＬＤの帯域に律速されてしまうという課題があった。
【先行技術文献】
【非特許文献】
【0007】
【文献】T.Kishi et al.，“A 137-mW，4 ch x 25-Gbps low-power compact transmitter flip-chip-bonded 1.3-μm LD-array-on-Si”，In Proceedings of the Optical Fiber Communication Conference and Exhibition，2018，Paper M2D.2.
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記課題を解決するためになされたもので、ＬＤの帯域を補償することが可能なＤＭＬドライバを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明のＤＭＬドライバは、ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、ドレインまたはコレクタが前記レーザダイオードのアノードに接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、一端に変調信号が入力され、他端が前記第２のトランジスタのゲートまたはベースに接続されたインダクタと、一端が第２のバイアス電圧に接続され、他端が前記インダクタの一端に接続された第１の抵抗とを備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタをさらに備えることを特徴とするものである。
【0010】
また、本発明のＤＭＬドライバは、ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続され、ドレインまたはコレクタがレーザダイオードのアノードに接続された第１のトランジスタと、ゲートまたはベースが第２のバイアス電圧に接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、一端に変調信号が入力され、他端が前記第３のトランジスタのゲートまたはベースに接続されたインダクタと、一端が第３のバイアス電圧に接続され、他端が前記インダクタの一端に接続された第１の抵抗とを備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、一端が前記第１の電源電圧に接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続され、他端が前記第１のトランジスタのドレインまたはコレクタに接続された第２の抵抗とをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、一端が前記第１の電源電圧に接続された第１のキャパシタと、一端が前記第１のキャパシタの他端に接続され、他端が前記第１のトランジスタのドレインまたはコレクタに接続された第２の抵抗とをさらに備えることを特徴とするものである。
【0011】
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第４のバイアス電圧に接続され、前記第１のトランジスタのドレインまたはコレクタと前記レーザダイオードのアノードとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、前記第２のトランジスタのソースまたはエミッタと前記第２の電源電圧との間に挿入された第３の抵抗をさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、前記第３の抵抗と並列に接続された第２のキャパシタをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、前記第２のトランジスタのソースまたはエミッタと前記第２の電源電圧との間に挿入された第３の抵抗をさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、前記第３の抵抗と並列に接続された第２のキャパシタをさらに備えることを特徴とするものである。
【発明の効果】
【0012】
本発明によれば、インダクタによる周波数ピーキング効果によりＬＤの帯域を補償することができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
［発明の原理］
本発明では、変調信号Ｖinが入力されるトランジスタ（Ｍ1n）のゲートにインダクタを直列に接続することで周波数ピーキング機能が働き、ＬＤの帯域を補償することが可能である。さらに、ＬＤに電流を供給するトランジスタ（Ｍ1p）に並列にキャパシタと抵抗の直列接続素子を接続することで、光波形のオーバーシュートおよびアンダーシュートを抑制し、光波形を整形することが可能である。
本発明では、変調信号Ｖinが入力されるトランジスタ（Ｍ1n）のゲートにインダクタを直列に接続することで周波数ピーキング機能が働き、ＬＤの帯域を補償することが可能である。さらに、ＬＤに電流を供給するトランジスタ（Ｍ1p）に並列にキャパシタと抵抗の直列接続素子を接続することで、光波形のオーバーシュートおよびアンダーシュートを抑制し、光波形を整形することが可能である。
【0015】
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０は、ゲートがバイアス電圧Ｖ2（第１のバイアス電圧）に接続され、ソースが電源電圧Ｖ1（第１の電源電圧）に接続され、ドレインがＬＤ１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ソースがグラウンド（第２の電源電圧）に接続されたＮＭＯＳトランジスタＭ1nと、ゲートがバイアス電圧Ｖ3（第３のバイアス電圧）に接続され、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端に変調信号Ｖinが入力され、他端がＮＭＯＳトランジスタＭ1nのゲートに接続されたインダクタＬ1と、一端がバイアス電圧Ｖ4（第２のバイアス電圧）に接続され、他端がインダクタＬ1の一端に接続された抵抗Ｒinと、一端が電源電圧Ｖ1に接続されたキャパシタＣfと、一端がキャパシタＣfの他端に接続され、他端がＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続された抵抗Ｒfとから構成される。
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０は、ゲートがバイアス電圧Ｖ2（第１のバイアス電圧）に接続され、ソースが電源電圧Ｖ1（第１の電源電圧）に接続され、ドレインがＬＤ１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ソースがグラウンド（第２の電源電圧）に接続されたＮＭＯＳトランジスタＭ1nと、ゲートがバイアス電圧Ｖ3（第３のバイアス電圧）に接続され、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端に変調信号Ｖinが入力され、他端がＮＭＯＳトランジスタＭ1nのゲートに接続されたインダクタＬ1と、一端がバイアス電圧Ｖ4（第２のバイアス電圧）に接続され、他端がインダクタＬ1の一端に接続された抵抗Ｒinと、一端が電源電圧Ｖ1に接続されたキャパシタＣfと、一端がキャパシタＣfの他端に接続され、他端がＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続された抵抗Ｒfとから構成される。
【0016】
各電圧の大小関係は、Ｖ1＞Ｖ2＞Ｖ3＞Ｖ4＞ＧＮＤ（グラウンド）となる。本実施例では、図１０の回路構成に対して、変調信号ＶinとＮＭＯＳトランジスタＭ1nのゲート間にインダクタＬ1を挿入し、ＰＭＯＳトランジスタＭ1pに並列にキャパシタＣfと抵抗Ｒfの直列接続素子を接続した。
【0017】
図２にＮＭＯＳトランジスタＭ1nのゲート－ソース間の抵抗成分および容量成分を含む本実施例の回路構成を示す。ＮＭＯＳトランジスタＭ1nのゲート－ソース間抵抗をＲ1、ゲート－ソース間容量をＣ1、ゲート電圧をＶGとすると、｜ＶG／Ｖin｜は下記の式（１）で表すことができる。
【0018】
【数1】
【0019】
式（１）におけるωは角周波数である。１－ω2Ｃ1Ｌ1＝０となる時に｜ＶG／Ｖin｜＞１を満たせば、周波数ピーキング効果が得られるので、下記の式（２）を満たすようにＬ1のインダクタンス値を設定する必要がある。
【0020】
【数2】
【0021】
従来の構成と本実施例についてＤＭＬドライバとＬＤ１のＥＯ（Electrical-to-Optical）応答特性をシミュレーションによって求めた結果を図３に示す。図３の１００は図１０に示した従来の構成のＥＯ応答特性を示し、１０１は本実施例のＥＯ応答特性を示し、１０２は本実施例の構成からキャパシタＣfと抵抗Ｒfを除去した状態のＥＯ応答特性を示している。図３から分かるように、インダクタＬ1を付加した回路構成の結果は、従来の回路構成に比べてＥＯ応答特性の帯域が増加していることが分かる。
【0022】
次に、従来の構成と本実施例についてＬＤ１の光出力波形をシミュレーションによって求めた結果を図４Ａ～図４Ｃに示す。縦軸の振幅のスケールは５００μＷ／ｄｉｖ、横軸の時間のスケールは２０ｐｓ／ｄｉｖである。図４Ａは従来の構成を用いた場合の光出力波形を示し、図４Ｂは本実施例の構成を用いた場合の光出力波形を示し、図４Ｃは本実施例の構成からキャパシタＣfと抵抗Ｒfを除去した状態の光出力波形を示している。
【0023】
図４Ａと図４Ｂ、図４Ｃとを比較すると、本実施例では、インダクタＬ1を付加したことにより、アイ開口の横軸（時間）方向、縦軸（振幅）方向共に改善されていることが分かる。また、図４Ｂと図４Ｃを比較すると、本実施例では、キャパシタＣfと抵抗Ｒfを付加したことにより、光出力波形のオーバーシュートおよびアンダーシュートが抑制され、アイ開口の横軸方向、縦軸方向共に改善されていることが分かる。
【0024】
図３のＥＯ応答特性で示したように、本実施例の構成からキャパシタＣfと抵抗Ｒfを除去した場合、周波数ピーキングが強く働き過ぎてしまい、キャパシタＣfと抵抗Ｒfを付加した場合に比べて帯域は広がるが、ＤＭＬドライバとＬＤ１の群遅延特性が悪化してしまう。図３、図４Ｂ、図４Ｃの結果から、キャパシタＣfと抵抗Ｒfを付加した方が光出力波形のオーバーシュートおよびアンダーシュートを抑制できることが分かる。
【0025】
以上のように、本実施例では、インダクタＬ1による周波数ピーキング効果によりＬＤ１の帯域を補償することが可能である。また、本実施例では、キャパシタＣfと抵抗Ｒfの直列接続素子によりＬＤ１の光出力波形のオーバーシュートおよびアンダーシュートを抑制し、光出力波形を整形することが可能である。
【0026】
［第２の実施例］
次に、本発明の第２の実施例について説明する。図５は本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ａは、第１の実施例のＤＭＬドライバ１０からキャパシタＣfと抵抗Ｒfを除去したものである。
次に、本発明の第２の実施例について説明する。図５は本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ａは、第１の実施例のＤＭＬドライバ１０からキャパシタＣfと抵抗Ｒfを除去したものである。
【0027】
市販のＬＤの特性にはバラツキが存在し、帯域が狭いものが存在する。このように帯域が狭いものをＬＤ１として用いる場合には、第１の実施例からキャパシタＣfと抵抗Ｒfを除去して周波数ピーキングを強く働かせた回路構成の方が群遅延特性を悪化させずに、ＬＤ１の帯域を補償することができる。したがって、第１の実施例からキャパシタＣfと抵抗Ｒfを除去した本実施例は、ＬＤ１の帯域が狭い場合に有効な回路構成となり得る。
【0028】
［第３の実施例］
次に、本発明の第３の実施例について説明する。図６は本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｂは、ＰＭＯＳトランジスタＭ1pと、ＮＭＯＳトランジスタＭ1nと、ゲートがバイアス電圧Ｖ5－１～Ｖ5－ｘ（第４のバイアス電圧）に接続され、ＰＭＯＳトランジスタＭ1pのドレインとＬＤ１のアノードとの間にカスコード接続された１乃至複数のＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘと、ゲートがバイアス電圧Ｖ3－１～Ｖ3－ｙ（第３のバイアス電圧）に接続され、ＬＤ１のアノードとＮＭＯＳトランジスタＭ1nのドレインとの間にカスコード接続された１乃至複数のＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙと、インダクタＬ1と、抵抗Ｒinと、キャパシタＣfと、抵抗Ｒfとから構成される。
次に、本発明の第３の実施例について説明する。図６は本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｂは、ＰＭＯＳトランジスタＭ1pと、ＮＭＯＳトランジスタＭ1nと、ゲートがバイアス電圧Ｖ5－１～Ｖ5－ｘ（第４のバイアス電圧）に接続され、ＰＭＯＳトランジスタＭ1pのドレインとＬＤ１のアノードとの間にカスコード接続された１乃至複数のＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘと、ゲートがバイアス電圧Ｖ3－１～Ｖ3－ｙ（第３のバイアス電圧）に接続され、ＬＤ１のアノードとＮＭＯＳトランジスタＭ1nのドレインとの間にカスコード接続された１乃至複数のＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙと、インダクタＬ1と、抵抗Ｒinと、キャパシタＣfと、抵抗Ｒfとから構成される。
【0029】
各電圧の大小関係は、Ｖ1＞Ｖ2＞Ｖ5－１＞・・・＞Ｖ5－ｘ＞Ｖ3－ｙ＞・・・＞Ｖ3－１＞Ｖ4＞ＧＮＤ（グラウンド）となる。ＰＭＯＳトランジスタのカスコード接続は、ソースを上段のＰＭＯＳトランジスタのドレインに接続し、ドレインを下段のＰＭＯＳトランジスタのソースまたはＬＤ１のアノードに接続すればよい。ＮＭＯＳトランジスタのカスコード接続は、ソースを下段のＮＭＯＳトランジスタのドレインに接続し、ドレインを上段のＮＭＯＳトランジスタのソースまたはＬＤ１のアノードに接続すればよい。
【0030】
このように、ＰＭＯＳ、ＮＭＯＳトランジスタともに耐圧破壊を防ぐために多段の回路構成を取ることができる。最先端のノードになると、トランジスタ単体あたりの耐圧が減少するため、効果的である。ここでは、ＰＭＯＳトランジスタＭ1pにカスコード接続するＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘをｘ段、ＮＭＯＳトランジスタＭ1nにカスコード接続するＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙをｙ段とした。ｘ，ｙともに１以上とする。
【0031】
［第４の実施例］
次に、本発明の第４の実施例について説明する。図７は本発明の第４の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｃは、ゲートがバイアス電圧Ｖ2に接続され、ソースが電源電圧Ｖ1に接続され、ドレインがＬＤ１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ゲートがバイアス電圧Ｖ4に接続され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ1nと、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端に変調信号Ｖinが入力され、他端がＮＭＯＳトランジスタＭ2nのゲートに接続されたインダクタＬ1と、一端がバイアス電圧Ｖ3に接続され、他端がインダクタＬ1の一端に接続された抵抗Ｒinと、キャパシタＣfと、抵抗Ｒfとから構成される。
次に、本発明の第４の実施例について説明する。図７は本発明の第４の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｃは、ゲートがバイアス電圧Ｖ2に接続され、ソースが電源電圧Ｖ1に接続され、ドレインがＬＤ１のアノードに接続されたＰＭＯＳトランジスタＭ1pと、ゲートがバイアス電圧Ｖ4に接続され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ1nと、ドレインがＰＭＯＳトランジスタＭ1pのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ1nのドレインに接続されたＮＭＯＳトランジスタＭ2nと、一端に変調信号Ｖinが入力され、他端がＮＭＯＳトランジスタＭ2nのゲートに接続されたインダクタＬ1と、一端がバイアス電圧Ｖ3に接続され、他端がインダクタＬ1の一端に接続された抵抗Ｒinと、キャパシタＣfと、抵抗Ｒfとから構成される。
【0032】
第１の実施例では、インダクタＬ1を介してＮＭＯＳトランジスタＭ1nのゲートに変調信号Ｖinを入力していた。本実施例では、インダクタＬ1を介してＮＭＯＳトランジスタＭ2nのゲートに変調信号Ｖinを入力する。これにより、本実施例では、ＮＭＯＳトランジスタＭ1nのゲートに印加するバイアス電圧Ｖ4を調節することによって、ＰＭＯＳトランジスタＭ1pからＮＭＯＳトランジスタＭ2n，Ｍ1n側に流れる電流を調節することができる。
【0033】
なお、本実施例では、ＮＭＯＳトランジスタＭ1nにカスコード接続するＮＭＯＳトランジスタＭ2nを１段（ｙ＝１）としたが、第３の実施例で説明したとおり複数段のＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙを接続してもよい（ｙ≧２）。この場合、複数段のＮＭＯＳトランジスタＭ2n－１～Ｍ2n－ｙのうちいずれか１つのＮＭＯＳトランジスタＭ2n－ｋ（ｋは１～ｙのいずれか）のゲートと変調信号Ｖinとの間にインダクタＬ1を接続し、ＮＭＯＳトランジスタＭ2n－ｋに印加するためのバイアス電圧Ｖ3－ｋとインダクタＬ1との間に抵抗Ｒinを接続すればよい。
【0034】
本実施例において、インダクタＬ1を接続するＮＭＯＳトランジスタＭ2n，Ｍ2n－ｋのゲート－ソース間抵抗をＲ1、ゲート－ソース間容量をＣ1とすれば、上記のとおり式（２）を満たすようにＬ1のインダクタンス値を設定する必要がある。
【0035】
［第５の実施例］
次に、本発明の第５の実施例について説明する。図８は本発明の第５の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｄは、第１の実施例のＤＭＬドライバ１０に対して、ＮＭＯＳトランジスタＭ1nのソースとグラウンドとの間に抵抗Ｒsを挿入したものである。これにより、本実施例では、変調信号Ｖinに対してＤＭＬドライバをより線形に動作させることができる。
図８では、第１の実施例に抵抗Ｒsを適用しているが、第２～第４の実施例に抵抗Ｒsを適用してもよい。
次に、本発明の第５の実施例について説明する。図８は本発明の第５の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｄは、第１の実施例のＤＭＬドライバ１０に対して、ＮＭＯＳトランジスタＭ1nのソースとグラウンドとの間に抵抗Ｒsを挿入したものである。これにより、本実施例では、変調信号Ｖinに対してＤＭＬドライバをより線形に動作させることができる。
図８では、第１の実施例に抵抗Ｒsを適用しているが、第２～第４の実施例に抵抗Ｒsを適用してもよい。
【0036】
［第６の実施例］
次に、本発明の第６の実施例について説明する。図９は本発明の第６の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｅは、第５の実施例のＤＭＬドライバ１０ｄに対して、抵抗Ｒsと並列にキャパシタＣsを接続したものである。これにより、本実施例では、第５の実施例に比べて、ＤＭＬドライバ１０ｅとＬＤ１で構成される送信フロントエンドの高周波での帯域を改善することができる。
図９では、第１の実施例に抵抗ＲsとキャパシタＣsを適用しているが、第２～第４の実施例に抵抗ＲsとキャパシタＣsを適用してもよい。
次に、本発明の第６の実施例について説明する。図９は本発明の第６の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｅは、第５の実施例のＤＭＬドライバ１０ｄに対して、抵抗Ｒsと並列にキャパシタＣsを接続したものである。これにより、本実施例では、第５の実施例に比べて、ＤＭＬドライバ１０ｅとＬＤ１で構成される送信フロントエンドの高周波での帯域を改善することができる。
図９では、第１の実施例に抵抗ＲsとキャパシタＣsを適用しているが、第２～第４の実施例に抵抗ＲsとキャパシタＣsを適用してもよい。
【0037】
なお、ＮＭＯＳトランジスタの耐圧に問題がない場合には、第１～第６の実施例においてＮＭＯＳトランジスタＭ2n，Ｍ2n－１～Ｍ2n－ｙを省き、ＮＭＯＳトランジスタＭ1nのドレインとＬＤ１のアノードを接続してもよい。この場合は、バイアス電圧Ｖ3，Ｖ3－１～Ｖ3－ｙが不要となる。
【0038】
また、第３の実施例において、ＰＭＯＳトランジスタの耐圧に問題がない場合には、ＰＭＯＳトランジスタＭ2p－１～Ｍ2p－ｘを省き、第１、第２、第４～第６の実施例と同様に、ＰＭＯＳトランジスタをＭ1pのみとしてもよい。この場合は、バイアス電圧Ｖ5－１～Ｖ5－ｘが不要となる。
【0039】
第１～第６の実施例では、トランジスタＭ1p，Ｍ2p－１～Ｍ2p－ｘ，Ｍ1n，Ｍ2n－１～Ｍ2n－ｙとしてＭＯＳトランジスタを使用した例を示しているが、トランジスタＭ1p，Ｍ2p－１～Ｍ2p－ｘとしてＰＮＰバイポーラトランジスタを使用し、トランジスタＭ1n，Ｍ2n－１～Ｍ2n－ｙとしてＮＰＮバイポーラトランジスタを使用してもよい。バイポーラトランジスタを使用する場合には、第１～第６の実施例の説明において、ゲートをベースに置き換え、ドレインをコレクタに置き換え、ソースをエミッタに置き換えるようにすればよい。
【産業上の利用可能性】
【0040】
本発明は、ＬＤの光出力を直接変調する技術に適用することができる。
【符号の説明】
【0041】
１…ＬＤ、１０，１０ａ～１０ｅ…ＤＭＬドライバ、 Ｍ1p，Ｍ2p－１～Ｍ2p－ｘ…ＰＭＯＳトランジスタ、Ｍ1n，Ｍ2n－１～Ｍ2n－ｙ…ＮＭＯＳトランジスタ、Ｌ1…インダクタ、Ｒin，Ｒf，Ｒs…抵抗、Ｃf，Ｃs…キャパシタ。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】