特許 7645030 多次元レーザアニーリングを用いた高密度ロジック形成

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-05

(45)【発行日】2025-03-13

(54)【発明の名称】多次元レーザアニーリングを用いた高密度ロジック形成

(51)【国際特許分類】

   H01L 21/20 20060101AFI20250306BHJP

【ＦＩ】

H01L21/20

【請求項の数】 17

(21)【出願番号】P 2022507339

(86)(22)【出願日】2020-07-29

(65)【公表番号】

(43)【公表日】2022-10-12

(86)【国際出願番号】 US2020043986

(87)【国際公開番号】W WO2021025914

(87)【国際公開日】2021-02-11

【審査請求日】2023-07-25

(31)【優先権主張番号】62/883,192

(32)【優先日】2019-08-06

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/705,485

(32)【優先日】2019-12-06

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(74)【代理人】

【識別番号】110004381

【氏名又は名称】弁理士法人ＩＴＯＨ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】フルフォード，エイチ．ジム

(72)【発明者】

【氏名】ガードナー，マーク

(72)【発明者】

【氏名】スミス，ジェフリー

(72)【発明者】

【氏名】リーブマン，ラース

(72)【発明者】

【氏名】チャネムゲーム，ダニエル

【審査官】正山 旭

(56)【参考文献】

【文献】特開昭６１－１３９０５６（ＪＰ，Ａ）

【文献】特開２００７－１５７９３２（ＪＰ，Ａ）

【文献】特開２００５－３４０８１０（ＪＰ，Ａ）

【文献】特開２００２－１３４４０９（ＪＰ，Ａ）

【文献】特開平０３－１７３４１７（ＪＰ，Ａ）

【文献】特開２００５－３５４０２３（ＪＰ，Ａ）

【文献】特開２０００－０２１７９０（ＪＰ，Ａ）

【文献】特開昭６１－０４７６２７（ＪＰ，Ａ）

【文献】特開平０４－００２１５７（ＪＰ，Ａ）

【文献】特開２００４－１３４５７７（ＪＰ，Ａ）

【文献】米国特許出願公開第２００９／０１０４７５９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／２０

(57)【特許請求の範囲】

【請求項1】

トランジスタデバイスを形成する方法であって、
基板上に、トランジスタ系の回路デバイスとして、第1のトランジスタ平面を形成するステップであって、前記回路デバイスは、複数の電界効果トランジスタを有する、ステップと、
前記第1のトランジスタ平面に、第1の絶縁体層を成膜するステップと、
前記第1の絶縁体層の上に多結晶シリコンの第1の層を成膜するステップと、
レーザ加熱を用いて、前記多結晶シリコンの第1の層をアニールするステップであって、前記レーザ加熱により、前記多結晶シリコンの第1の層のグレインサイズが増大し、制御された結晶配向を有する第1のエピタキシャル状のシリコン層が形成される、ステップと、
を有し、
前記レーザ加熱では、パルスレーザが使用され、該パルスレーザは、14～45cm／sの走査速度で走査され、前記回路デバイスの温度は、400℃未満に維持される、方法。

【請求項2】

さらに、
前記第1のエピタキシャル状のシリコン層の上に第2のトランジスタ平面を形成するステップであって、前記第2のトランジスタ平面は、電界効果トランジスタのチャネルを有する、ステップと、
前記第2のトランジスタ平面に第2の絶縁体層を成膜するステップと、
前記第2の絶縁体層の上に多結晶シリコンの第2の層を成膜するステップと、
レーザ加熱を用いて、前記多結晶シリコンの第2の層をアニールするステップであって、前記レーザ加熱により、前記多結晶シリコンの第2の層のグレインサイズが増大し、前記第1のエピタキシャル状のシリコン層の前記結晶配向から独立した結晶配向を有する第2のエピタキシャル状のシリコン層が形成される、ステップと、
を有する、請求項1記載の方法。

【請求項3】

さらに、前記第2のトランジスタ平面を成膜するステップの前に、前記多結晶シリコンの第1の層を平坦化するステップを有する、請求項2に記載の方法。

【請求項4】

前記第1のトランジスタ平面は、複数のレベルのトランジスタを有し、1つの電界効果トランジスタは、第2の電界効果トランジスタの直上に配置される、請求項2に記載の方法。

【請求項5】

前記多結晶シリコンの第1の層をアニールするステップは、前記多結晶シリコンの第1の層が単結晶シリコン膜に十分に変換されるように、グレインサイズを高めるステップを有する、請求項1に記載の方法。

【請求項6】

さらに、エピタキシャルシリコンに変換された前記多結晶シリコンの第1の層上に、SiGeおよびSiの層を交互に成長させるステップを有する、請求項1に記載の方法。

【請求項7】

前記レーザ加熱を用いて、前記多結晶シリコンの第1の層をアニールするステップは、前記パルスレーザと前記多結晶シリコンの第1の層との間の媒体として冷水を用いて、レーザ加熱するステップを有する、請求項1に記載の方法。

【請求項8】

前記基板は、ウェハチャックにより保持され、
前記レーザ加熱を用いて、前記多結晶シリコンの第1の層をアニールするステップは、前記多結晶シリコンの第1の層が冷却剤中にある間、レーザ加熱を行うステップを有する、請求項1に記載の方法。

【請求項9】

前記冷却剤は、400Kから30Kの範囲の温度にある、請求項8に記載の方法。

【請求項10】

トランジスタデバイスを形成する方法であって、
基板上に、第1のトランジスタ系の回路デバイスとして、第1のトランジスタ平面を形成するステップであって、前記第1のトランジスタ系の回路デバイスは、電界効果トランジスタのチャネルを有する、ステップと、
前記第1のトランジスタ平面に第1の絶縁体層を成膜するステップと、
前記第1の絶縁体層上に多結晶シリコンの第1の層を成膜するステップと、
レーザ加熱を用いて、前記多結晶シリコンの第1の層をアニールするステップであって、前記レーザ加熱により、前記多結晶シリコンの第1の層のグレインサイズが増大し、制御された結晶配向が得られ、前記レーザ加熱では、パルスレーザが使用され、該パルスレーザは、14～45cm／sの走査速度で走査され、前記第1のトランジスタ系の回路デバイスの温度は、400℃未満に維持される、ステップと、
前記増大したグレインサイズを有する前記多結晶シリコンの第1の層上に、第2のトランジスタ系の回路デバイスとして、第2のトランジスタ平面を形成するステップであって、前記第2のトランジスタ系の回路デバイスは、電界効果トランジスタのチャネルを有する、ステップと、
前記第2のトランジスタ平面に第2の絶縁体層を成膜するステップと、
前記第2の絶縁体層上に多結晶シリコンの第2の層を成膜するステップと、
レーザ加熱を用いて、前記多結晶シリコンの第2の層をアニールするステップであって、前記レーザ加熱により、前記多結晶シリコンの第2の層のグレインサイズが増大し、制御された結晶配向が得られる、ステップと、
を有する、方法。

【請求項11】

前記第1のトランジスタ平面は、第2の電界効果トランジスタの直上に配置された1つの電界効果トランジスタを形成する上で十分な複数のエピタキシャル膜を有する、請求項10に記載の方法。

【請求項12】

前記多結晶シリコンの第1の層をアニールするステップは、前記多結晶シリコンの第1の層が単結晶シリコン膜に十分に変換されるように、グレインサイズを高めるステップを有する、請求項10に記載の方法。

【請求項13】

前記第2のトランジスタ平面は、複数のレベルのトランジスタを有し、1つの電界効果トランジスタは、第2の電界効果トランジスタの直上に配置される、請求項10に記載の方法。

【請求項14】

さらに、エピタキシャルシリコンに変換された前記多結晶シリコンの第2の層上に、SiGeおよびSiの層を交互に成長させるステップを有する、請求項10に記載の方法。

【請求項15】

前記レーザ加熱を用いて、前記多結晶シリコンの第2の層をアニールするステップは、前記パルスレーザと前記多結晶シリコンの第2の層との間の媒体として冷水を用いて、レーザ加熱を行うステップを有する、請求項10に記載の方法。

【請求項16】

前記基板は、ウェハチャックにより保持され、
前記レーザ加熱を用いて、前記多結晶シリコンの第2の層をアニールするステップは、前記多結晶シリコンの第2の層が冷却剤中にある間、レーザ加熱を行うステップを有する、請求項10に記載の方法。

【請求項17】

前記冷却剤は、400Kから30Kの範囲の温度である、請求項16に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、2020年7月29日に出願されたPCT国際出願第PCT/US2020/043986号、および2019年8月6日に出願された米国仮出願第62/883,192号に対する優先権の利益を主張する出願であり、これらの内容は、全体が参照により本願に組み込まれている。

【0002】

本願は、微細加工方法を含む半導体デバイス、トランジスタ、および集積回路を含むマイクロ電子デバイスに関する。

【背景技術】

【0003】

本願で提供される「背景」説明は、本開示の文脈を全般的に提示するためのものである。現在指名されている発明者らの作業は、本背景に記載されている範囲、および出願時点では他に先行技術として適正とされないような記載の態様において、本発明に対する先行技術として明示的にも暗黙的にも認められない。

【0004】

本開示は、微細加工方法を含む、半導体デバイス、トランジスタ、および集積回路を含むマイクロ電子デバイスに関する。

【0005】

（特に、微細スケールでの）半導体デバイスの製造では、膜形成堆積、エッチングマスク形成、パターニング処理、材料エッチングおよび除去、ならびにドーピング処理のような、各種製造プロセスが実施される。これらのプロセスが繰り返し実施され、基板の上に所望の半導体デバイス素子が形成される。歴史的に微細加工では、トランジスタは、1つの面に形成され、活性デバイス面の上に、配線／メタライゼーション（金属化）が形成され、従って、2次元（2D）回路または2D加工として特徴付けられる。スケーリングの努力により、2D回路における単位面積当たりのトランジスタの数は、大幅に増加したものの、スケーリングが1桁のナノメートルスケールの半導体デバイスの製造ノードに突入すると、スケーリングの努力は、より大きな課題に直面している。従って、従来のCMOSプロセスでは、信号伝搬速度が改善するものの、現在の製造法およびチップ設計技術からのスケーリングは、より難しく、高コストなものになってきている。半導体デバイスの製造者は、トランジスタが相互に上方に積層された3次元（3D）半導体回路に対する要望を表明している。

【0006】

3D集積化、すなわち複数のデバイスの垂直積層は、面積ではなく、体積でトランジスタ密度を高めることにより、平面デバイスが受けるスケーリングの制限を克服することを目的としている。デバイスの積層は、3D NANDを採用したフラッシュメモリ産業により、実証され、実施されているが、ランダム論理設計への適用は、実質的により難しい。ロジックチップ（CPU（中央演算処理ユニット）、GPU（グラフィックス処理ユニット）、FPGA（フィールドプログラマブルゲートアレイ、SoC（システムオンチップ））の3次元集積化が追求されている。垂直に積層されたシリコンベース領域を最大限に利用するため、将来の高密度論理回路用の3D論理回路に対するニーズがある。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本開示の一つの目的は、トランジスタの複数の平面を形成する方法を提供することである。他の目的は、レーザアニール処理を適用して、多結晶シリコンを単結晶シリコンに変化させることである。加熱量および時間は、下地層が所定の温度を超えて加熱されないように、ポリシリコン層をターゲットとして定められる。

【課題を解決するための手段】

【0008】

一実施形態では、
トランジスタデバイスを形成する方法であって、
基板上に第1のトランジスタ平面を形成するステップであって、前記第1のトランジスタ平面は、複数の電界効果トランジスタを有する、ステップと、
前記第1のトランジスタ平面に、第1の絶縁体層を成膜するステップと、
前記第1の絶縁体層の上に多結晶シリコンの第1の層を成膜するステップと、
レーザ加熱を用いて、前記多結晶シリコンの第1の層をアニールするステップであって、前記レーザ加熱により、前記多結晶シリコンの第1の層のグレインサイズが増大する、ステップと、
を有する、方法が提供される。

【0009】

別の実施形態では、
トランジスタデバイスを形成する方法であって、
基板上に第1のトランジスタ平面を形成するステップであって、前記第1のトランジスタ平面は、電界効果トランジスタのチャネルを形成する上で適合可能な、エピタキシャル膜の少なくとも1つの層を有する、ステップと、
前記第1のトランジスタ平面に第1の絶縁体層を成膜するステップと、
前記第1の絶縁体層上に多結晶シリコンの第1の層を成膜するステップと、
レーザ加熱を用いて、前記多結晶シリコンの第1の層をアニールするステップであって、前記レーザ加熱により、前記多結晶シリコンの第1の層のグレインサイズが増大する、ステップと、
前記増大したグレインサイズを有する前記多結晶シリコンの第1の層上に、第2のトランジスタ平面を形成するステップであって、前記第2のトランジスタ平面は、電界効果トランジスタのチャネルを形成するために適合可能である、ステップと、
前記第2のトランジスタ平面に第2の絶縁体層を成膜するステップと、
前記第2の絶縁体層上に多結晶シリコンの第2の層を成膜するステップと、
レーザ加熱を用いて、前記多結晶シリコンの第2の層をアニールするステップであって、前記レーザ加熱により、前記多結晶シリコンの第2の層のグレインサイズが増大する、ステップと、
を有する、方法が提供される。

【0010】

この要約は、本開示のまたは請求項に記載の発明の各実施形態および／または漸進的に新規な態様を特定するものではないことが留意される。むしろ、この要約は、異なる実施形態および従来の技術を超えた対応する新規な点の予備的議論を提供するものに過ぎない。以降で議論されるように、読者には、本発明および実施形態の追加の詳細および／または想定される展望に関し、本開示の詳細な説明および対応する図面が導入される。

【0011】

添付図面とともに考慮した場合、以下の詳細な説明を参照することにより、本開示およびその多くの付随する利点のより完全な適用が容易に得られ、よりよく理解される。

【図面の簡単な説明】

【0012】

【図1】本願の一例の基板セグメントの概略的な断面図である。

【図2】第1のトランジスタ平面に成膜された二酸化ケイ素の層を示した図である。

【図3】レーザアニール後にポリシリコンをエピタキシャル的なシリコンに変換するレーザアニール露光を示した図である。

【図4】エピタキシャル的なシリコンの層を研磨した後の結果の例を示した図である。

【図5】結晶質シリコンのアニールされ研磨された層の上に形成された第2のトランジスタ平面を示した図である。

【図6】任意の数のトランジスタ平面に対して、本技術を繰り返す方法を示した図である。

【図7】エピタキシャル的なシリコンに変換されたポリシリコンを用いて、シリコン層の新たなスタックの成長が支援されることを示した図である。

【発明を実施するための形態】

【0013】

図において、同様の参照番号は、幾つかの図全体にわたって同一のまたは対応する部分を示す。さらに、本願で使用される「a」、「an」のような用語は、特に断りがない限り、一般に「1つ以上」の意味を有する。図面は、特に断りがない限り、または概略的な構造もしくはフローチャートが示される場合を除いて、おおむねスケール通りに描かれている。

【0014】

さらに、「近似的に」、「略」、「約」、および同様の用語は、一般に、20%、10%、または好ましくは5%のマージン内の同定された値を含む範囲、およびそれらの間の任意の値を表す。

【0015】

本開示の態様は、トランジスタの複数の平面を形成する方法を有する。これは、20を超える高品質のシリコンベース基板の3Dナノ平面を可能にし、引き続き、いくつかの任意の実施形態として、レーザ処理、洗浄、CMP（化学機械研磨）、および将来のエピタキシャルスタックを含む処理が可能となる。本願に記載の複数のトランジスタ平面は、レーザアニール処理によって、結晶粒サイズ（グレインサイズ）を増加させることにより、多結晶シリコンを変化させ、多結晶シリコン機能をエピタキシャルシリコンまたは単結晶シリコンのようにすることを可能にする。これは、ゲートオールアラウンドトランジスタデバイスを含む、より多くのトランジスタ平面に対して、追加のエピタキシャル層を成長させることを可能にする。各トランジスタ平面は、CFET（nmos over pmos）ナノ平面層を構成する膜スタックを含むことができる。各追加の層は、酸化物または他の絶縁体でキャッピングするステップにより開始され、多結晶シリコンを成膜するステップ、レーザアニールを用いてエピタキシャル的なシリコンに変換するステップ、その後、ロジックおよび／またはメモリであり得る、所定のトランジスタ平面を形成するステップが続く。本開示において、エピタキシャル的なシリコンとは、その上でエピタキシャル結晶成長を行うことが可能な、シリコン結晶層を意味する。エピタキシャル的なシリコンは、エピタキシャルシリコンとして機能できる任意の結質晶シリコンであってもよく、これには、単結晶シリコンが含まれ、これは、モノクリスタルシリコンとも称される。

【0016】

当然のことながら、記載の異なるステップの説明の順番は、明確化のために示されている。通常、これらのステップは、任意の好適な順序で実施することができる。また本願において、異なる特徴、技術、構成などの各々は、本開示の異なる箇所に記載されている場合があるが、各概念は、互いに独立して、または互いに組み合わせて実施され得ることが意図される。従って、本発明は、多くの異なる方法で具体化され、確認することができる。

【0017】

3D集積回路は、2Dダイを積層し、これらを3次元に接続することにより、スケーリングの課題に対処する。3D集積回路設計の一般的な形態は、ウェハボンディングである。ウェハボンディングは、いくつかの薄膜デバイスを累積的に接合する方法であり、多くのデバイス層が可能となる。この方法は、別個のウェハにおける別個のデバイスの製造、ウェハの厚さの低減、前部および後部のリードの提供、ならびに薄くされたダイの相互に対する接続を含む。この方法は、3つ以上の活性層を有する3D集積回路の製造に使用される。3D集積回路は、今のところ、モバイルデバイスにおけるNANDフラッシュメモリに使用されている。しかしながら、より小さなパッケージに対する要望と、メモリと同様の、ロジックの多次元平面への移行には、製造に対する代替アプローチが必要となる。

【0018】

ウェハボンディングに対する一つの代替案として、単一の半導体ウェハ上に、モノリシック3D集積回路が層状に構築される。モノリシック3D集積回路では、整列、薄肉化、接合、またはシリコンビアの貫通は、必要ない。しかしながら、欠陥のないシリコンの多層薄膜層を形成するには、低温ボンディングを利用し、活性トランジスタ回路の上に層を配置する必要がある。

【0019】

ロジックおよびメモリの多次元面を構築するため、第1のトランジスタ平面が基板上に形成される。実際には、シード結晶から単結晶シリコンが製造され、その後、得られた単結晶インゴットがウェハにスライスされ、研磨される。これは、高コストで、時間のかかるプロセスである。トランジスタ平面は、微細加工プロセスを介して形成される。このトランジスタ平面は、任意の種類のトランジスタまたはロジックまたはメモリ用となることが好ましい。第1のトランジスタ平面を形成した後、この第1のトランジスタ平面に多結晶シリコンが成膜される。しかしながら、ポリシリコンは、集積回路の材料としては望ましくない。単結晶は、電子回路にとって重要である。これは、結晶粒界、不純物、および結晶学的欠陥は、材料の局所的な電子特性に大きな影響を及ぼし、その結果、それらの好適な動作が妨害されることにより、ロジックデバイスの機能、特性、および信頼性に影響を及ぼすためである。

【0020】

2D半導体製造では、エピタキシャル成長およびトランジスタチャネルの形成に、単結晶基板が使用される。特に、半導体膜は、半導体基板ウェハ上でエピタキシャルに成長される。基板ウェハ上の平坦膜のエピタキシャル成長の場合、エピタキシャル膜の格子は、膜の［001］ミラー指数が基板の［001］ミラー指数と整列するなどのように、基板ウェハの結晶格子に対して、特定の配向を有する。

【0021】

追加のトランジスタ層に対して本製造プロセスを継続するためには、トランジスタ層の上方の結晶方位を制御することが必要となる。解決策として、レーザアニーリングプロセスが開発されており、この方法では、多結晶シリコンの下側のトランジスタ層に影響を及ぼすことなく、多結晶シリコンを単結晶シリコンに変換することが可能となる。ある実施形態では、本願に開示の複数のトランジスタ平面は、レーザアニーリング処理によって結晶粒度を増加させることにより、多結晶シリコンを変換することができ、多結晶シリコンの機能を、エピタキシャルシリコンまたは単結晶シリコンのようにすることができる。これにより、ゲートオールアラウンドトランジスタデバイスを含むより多くのトランジスタ平面に対して、追加のエピタキシャル層の成長が可能となる。

【0022】

ある実施形態では、第1のトランジスタ平面は、従来の2D製造プロセスにおいて基板上に形成される。このトランジスタ平面は、任意の種類のトランジスタまたはロジックまたはメモリ用であってもよい。第1のトランジスタ平面を形成した後、第1のトランジスタ平面上に多結晶シリコンが成膜される。多結晶シリコンは、レーザアニールプロセスを用いて、上部ベース基板面上でエピタキシャル的なシリコンに変換される。次に、後続のトランジスタ平面が形成され、多結晶シリコンでキャップされ、エピタキシャル的なシリコンに変換することができる。このプロセスは、任意の数のトランジスタ平面に対して繰り返されてもよい。

【0023】

一例の実施形態では、あるCFET製造プロセスにおいて、シリコン基板が使用され、総数最大8～12の層で、SiGeおよびSiの交互層がエピタキシャル成長する。エピタキシャルスタックにおいて、層の高さおよび／または数を制限することは、より高品質の膜の点で、有意であり得る。次に、スタックサンドイッチにおいて、SiGeが除去され、4～6層のトランジスタ平面が、ゲートオールアラウンド（GAA）電界効果トランジスタとしてのロジックの形成に利用可能となる。トランジスタの2つのナノ平面を相互に結び付けて、NMOSまたはPMOSデバイスを形成することができる。従って、この製造プロセスは、合計3つの実際のトランジスタ平面に対してのみ、可能となる。換言すれば、要求品質仕様の範囲内で、3つのFETの垂直スタックを維持することができる。しかしながら、3つのレベルのトランジスタは、コスト効率の良い解決策の3Dロジック形成を完全に可能にするには不十分である。体積スケーリングのため、より多くのトランジスタの層が必要となる。

【0024】

本願に開示の技術により、トランジスタの3D平面を、少なくとも20面、または高品質FETのレベルよりも大きくすることが可能となる。トランジスタの各平面を使用して、任意の種類のトランジスタを形成することができる。これには、これに限られるものではないが、CFET、平坦、FinFET、およびメモリが含まれる。その後、体積スケーリングの増大とともに、本技術が拡張される。

【0025】

以下、図面を参照して、一実施形態について説明する。図1は、例示的な基板セグメントの断面概略図である。シリコン基板またはSOI （シリコンオンインシュレータ）基板101が受容される。基板101上に、第1のトランジスタ平面（回路平面）103が形成される。この第1の平面は、金属層1ルーティングを介して完全に形成された電界効果トランジスタを含むことができ、またはこのトランジスタ平面は、層を含み、その後、トランジスタデバイスのチャネルが形成される。トランジスタ平面は、CFETデバイス、FinFet、メモリ、ロジック、または任意のデバイスであり得る。必要な場合、所定のトランジスタ平面、または複数の分離されたトランジスタ平面の全スタックをエッチングする前に、CFET面が形成される。従って、好適実施形態では、エピタキシャルスタックの成長温度に、制限は生じない。シリコンの各平面は、制限なく、任意の種類のトランジスタまたはメモリ素子に使用することができる。ある例では、この第1のトランジスタ平面を形成するステップは、実質的に温度制限のないエピタキシャル成長プロセスを用いて、8～12層の交互SiGe／Siの層を成長させるステップを有することができる。

【0026】

第1のトランジスタ平面103を形成した後、第1のトランジスタ平面上に、絶縁体が成膜される。図2には、第1のトランジスタ平面103上に成膜された二酸化ケイ素の層105を示す。他の種類の酸化物または誘電体膜を選択してもよい。大部分の用途では、絶縁体は、500～3000オングストロームの好適厚さで成膜される。次に、多結晶シリコン（ポリシリコンとも呼ばれる）が成膜される。成膜温度は、580℃未満であることが好ましい。ポリシリコン107は、LPCVD（低圧化学気相成膜）、PECVD（プラズマ強化化学気相成膜）、スパッタ成膜、または任意のポリシリコン成膜法（室温でもよい）を用いて成膜することができる。

【0027】

この時点で、第1のトランジスタ平面103が形成され絶縁され、現時点では、ポリシリコン107は、基板の作動面上にある。しかしながら、ポリシリコンは、エピタキシャル成長およびトランジスタのチャネル材料の材料としては、十分ではない。エピタキシャル成長には、単結晶シリコンが必要である。記載の技術では、走査レーザ結晶化処理が実施される。このレーザアニーリングプロセスでは、ポリシリコンのグレインサイズが増加し、そのため得られる層は、十分に大きな粒界を有する。その結果、得られる層は、実質的に単結晶シリコンの層のように機能し、追加のシリコン層のエピタキシャル成長を支援する。図3には、レーザアニール露光を示す。これにより、レーザアニール後に、ポリシリコンがエピタキシャル的なシリコンに変換される
走査式レーザ結晶化処理のため、任意の種類のレーザを選択し、使用することができる。シリコン処理の例示的な波長は、通常、100nmから800nmである。ウェハが固定され、レーザがウェハを横断して走査され、またはレーザが所定の位置に固定されたまま、基板（ウェハ）が回転し、もしくはレーザを介して移動される。そのような走査の動きにより、任意の種類のレーザシステムを使用することが可能になる。供給エネルギー量、走査速度、およびレーザシステムは、再結晶化される所与のスタック／領域に依存することは、明らかである。

【0028】

非限定的な特定の例では、レーザ波長（l）、およびシリコンまたはポリシリコンを急速に加熱するプロセス条件は、波長532nm、パルス幅10～15ns、走査速度14～45cm／s、電力1W～7W、およびビームサイズ2～3mm、40～80μmである。走査時間および時間は、所与のポリシリコン膜の厚さ、または走査される領域に応じて調節することができる。レーザ走査は、ポリシリコン領域のみがエネルギー（加熱効果）を受容するように実施される。レーザ走査は、酸化物絶縁体の下側の層、材料、およびデバイスが400℃未満に維持されるように実施される。換言すれば、加熱量および時間は、下地層が所定の温度を超えて加熱されることがないように、ポリシリコン層を対象とする。

【0029】

レーザビーム301は、ポリシリコン107aを溶融し、その後これが再結晶化して、実質的により大きなグレインサイズとなる。一実施形態では、グレインサイズは、レーザ処理後に4～10倍大きくなる（通常の単結晶グレインの場合）。改良型の3DのCFETチャネルが5nmのオーダーである場合、レーザニーリング技術では、グレインサイズを100ナノメートル超に改質することにより、実質的に単結晶膜特性が実現されることが留意される。このように、再結晶化ポリシリコンで形成されたチャネルの大部分は、単一の粒界を有しない。また、レーザビーム301がコヒーレント光源である場合、レーザビームの分散もしくは大きな拡散、またはエネルギーの損失はない。従って、一桁または二桁のナノメートルのオーダーのチャネルスケールでは、ポリシリコン107aの層は、十分に大きなグレインサイズを有し、所与のチャネルに対して単結晶シリコンとして機能する。

【0030】

レーザニールにおいて、レーザビーム301と、被アニール処理ポリシリコン層107aとの間の媒体303として、空気が使用され得る。媒体303として空気を使用することは、ウェハのハンドリングを考慮すると便利である。ただし、他の媒体を使用してもよいことが留意される。例えば、基板は、水または油または他の流体に浸漬して使用できる。コヒーレントなレーザ光源では、多くの異なる媒体が利用可能であるからである。ある実施形態では、水または冷水を使用することができる。水は、比較的高い比熱容量を有するため、冷水を使用することは、基板の冷却の点で有益である。（冷水のような）他の媒体の使用は、ポリシリコンの下側のウェハ基板の冷却効果として作用し得る。従って、そのような冷水の使用により、2つの利点が提供される。冷却媒体により、下側のトランジスタ平面の保護が可能となる上、より高いアニール温度が可能となることにより、グレインサイズのさらなる増大がもたらされる。

【0031】

別の実施形態では、極低温ウェハチャック305を用いて、被アニール処理ポリシリコン層上のレーザビームとシリコン基板との間に、最大温度勾配が得られる。ウェハチャックは、ウェハを保持するための装置である。ウェハチャックは、通常円形であり、ウェハサイズよりもわずかに大きい。しかしながら、それらの形状およびサイズは、ウェハの形状およびサイズに依存して変化してもよい。ウェハチャックは、ウェハの裏面を真空引きすることにより、ウェハを所定の場所に保持してもよい。他の実施形態では、レーザアニールシステムの400K（127C）から30K（－243K）までの温度に及ぶ、可変温度が使用される。レーザシステム用の一例の冷却剤は、2つの冷却中心点（所望の温度ウィンドウに依存する）を有する液体窒素および液体ヘリウムの両方を含み、これにより、効果的なウェハサイクルが可能となる。レーザ走査は、基板の特定の領域に限定されてもよく、またはウェハ表面全体であってもよい。

【0032】

必要な場合、レーザ処理の後、研磨および／または平坦化ステップを実施することができる。図4には、エピタキシャル的なシリコンの層を研磨した後の結果の例を示す。例えば、一つの平坦化オプションとして、CMP（化学機械研磨）ステップが実施され得る。CMPステップは、ポリシリコンチャネル領域を改質することができ、大きなグレインサイズの比較的厚い層を改質して、比較的薄いエピタキシャル的なシリコンチャネル401を得ることができる。レーザアニール後の表面粗さは、大きいため、平坦化／研磨処理は、有益である。この粗さは、CMPおよびクリーニングステップにより、一桁低減することができ、これにより、アニールポリシリコンの層を薄くすることができる。洗浄処理の例には、（1）75℃で10分間、CMP研磨されたポリSi膜を2つの混合溶液（NH₄OH：H₂O₂：H₂O＝1：4：20およびHCl：H₂O₂：H₂O=1：1：6）中に浸漬し、CMPから残留物の大部分を除去するステップ；（2）10分間基板を純H₂O₂に浸漬し、ポリSi表面に犠牲酸化物を形成するステップ；および（3）希釈HF溶液（HF：H₂O＝1：10）を用いて、5分間犠牲酸化物を除去するステップを有し得る。

【0033】

第1のトランジスタ平面103が形成され、絶縁体105が形成され、ポリシリコン層が大きなグレインのエピタキシャル的な結晶シリコン401に変換されると、任意の数の追加のトランジスタ平面が形成され得る。図5には、結晶質シリコンのアニールされ研磨された層の上に形成された、第2のトランジスタ平面501を示す。任意の種類のトランジスタを形成することができる。例えば、CFETの第2の平面を形成することができる。各トランジスタ平面は、それ自体がトランジスタのスタックを有することができる。従って、一例では、第2の組の交互のSiGe／Siの8～12の層を基板上に成長させることができる。この成長は、約300～400℃の低温で、現在のエピタキシャル成長プロセスを用いて実施することができる。これらは、基板上の第2の12層であり、従って、合計24のナノ平面（全部で12のシリコンナノ平面、全部で12のSiGeナノ平面）が存在することが留意される。従って、各トランジスタ平面は、複数のFETを有することができる。例えば、第1のトランジスタ平面103は、4つのFETの垂直スタックを有するように製造することができる。また、第2のトランジスタ平面501は、4つのFET（または2つまたは6つ…）の垂直スタックを有することができる。従って、2つのトランジスタ平面を形成することにより、基板は、全部で12個のFETの垂直スタックを有することができ、これにより（トランジスタの体積が増加することにより）、単位面積当たりのトランジスタ数が大きく増加する。

【0034】

図6には、任意の数のトランジスタ平面に対して、どのように本技術が繰り返されるかが示されている。各トランジスタ平面は、単一のトランジスタ、またはトランジスタもしくはチャネルのスタックを有することができる。トランジスタ平面当たり複数のトランジスタが存在する場合、各追加のトランジスタ平面（N+1）605は、平面の総数、または基板上のトランジスタのレベルを大幅に増加させることができる。

【0035】

図7には、エピタキシャル的なシリコン401に変換されたポリシリコンを用いて、シリコン層の新たなスタックの成長を支援することを示す。例えば、エピタキシャル成長が実施され、シリコン701bとシリコンゲルマニウム701aの交互層が形成され、これらは、エピタキシャル的なシリコン401から成長される。このシリコン層のスタックを成長の後、全ナノ平面スタック701をエッチングして、チャネルおよび将来のソース／ドレイン領域が形成できる。例示的な実施形態では、ナノ平面スタックは、SiGe／Si／SiGe／Siの交互の層を用いた1つの流れで成長され、エッチングされる。チャネル領域は、y方向に切断され、将来のソース／ドレイン領域が形成される。次に、SiGe層が除去され、Siの平面が残留する。シリコンの隣接領域は、開放されているため、各チャネル領域に360度の誘電体（GAA－ゲートオールアラウンドと呼ばれる）が形成され、その後NMOSおよびPMOSデバイス用に設計された金属ゲート電極が形成される。その後、ソース／ドレイン領域は、チャネルの終端側にされる。

【0036】

従って、記載の技術では、複数のトランジスタ平面が可能となり、これにより、3DのCFETおよび他の改良されたロジック用途において密度が高められる。本技術は、CFETフロー、finFETフロー、メモリフロー、および他のフローと統合することができる。レーザアニールの間、基板を静止状態に維持したり、ウェハビームを介して基板を移動させたりするオプションでは、多くの種類のレーザシステムを用いて、アニール処理することができる。本技術では、微細加工の高い特性および信頼性が提供される。より良好なシリコンの形成は、改善された移動度、Idsat、Idoff、Vtc制御、および他の有益な特性のためのより良いシリコン特性から得られる。レーザアニールにより形成されたエピタキシャル的なシリコンの各々の新たな平面上に、任意の種類のロジック、トランジスタ種類（例えば、CFET、PLANER（平坦）、Finfetを含む）が製造されてもよい。本願に記載のプロセスにより、垂直に積層が継続され、N＋1トランジスタ／ロジック／メモリ平面に対して、必要な3D密度が達成される
前述の記載では、処理システムの特定の形状、およびそこで使用される各種部材およびプロセスの説明のような、特定の詳細が説明されている。しかしながら、本願の技術は、これらの特定の詳細から逸脱した別の実施形態において実施されてもよく、そのような詳細は、説明の目的のためであって、限定するものではないことを理解する必要がある。開示の実施形態は、添付図面を参照して記載されている。同様に、説明の目的のため、特定の数、材料、および構成が、完全な理解のために記載されている。しかしながら、実施形態は、そのような特定の細部を含まずに、に実施されてもよい。実質的に同じ機能的構成を有する部材は、同様の参照符号により表され、従って、任意の冗長な説明は、省略され得る。

【0037】

各種実施形態の理解を支援するたに、複数の別個の動作として、各種技術について説明した。記載の順番は、これらの動作が必ず順序に依存することを意味するものと解してはならない。実際、これらの動作は、記載の順序で実施される必要はない。記載の動作は、記載された実施形態とは異なる順序で実施されてもよい。各種追加の動作が実施されてもよく、および／または記載の動作は、追加の実施形態において省略されてもよい。

【0038】

本願で使用される「基板」または「対象基板」は、全般に、本発明により処理される物体を表す。基板は、デバイス、特に半導体デバイスまたは他の電子デバイスの任意の材料部分もしくは構造を含んでもよく、例えば、半導体ウェハ、レチクルのようなベース基板構造、または薄膜のような、ベース基板構造の上の層、もしくはそれを覆う層であってもよい。従って、基板は、任意の特定のベース構造、下地層または上部層、パターン化または非パターン化に限定されるものではなく、むしろ、任意のそのような層またはベース構造、ならびに層および／またはベース構造の任意の組み合わせを含むことが考慮される。記載において、特定の種類の基板を参照してもよいが、これは例示の目的に過ぎない。

【0039】

また、本発明の同じ目的を達成したままで、前述の技術の動作のため、多くのバリエーションがなされ得ることは、当業者には理解される。そのような変形は、本開示の範囲に網羅されることが意図される。従って、前述の本発明の実施形態の記載は、限定的なものではない。むしろ、本発明の実施形態に対する任意の限定は、以下の特許請求の範囲に提示されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】