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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-03-11
(45)【発行日】2025-03-19
(54)【発明の名称】傾斜ゲート・トレンチを含むパワー半導体デバイス
(51)【国際特許分類】
H10D 30/66 20250101AFI20250312BHJP
H10D 30/01 20250101ALI20250312BHJP
H10D 84/80 20250101ALI20250312BHJP
【ＦＩ】
H10D30/66 101H
H10D30/01 301A
H10D30/01 301F
H10D30/01 301G
H10D30/66 101F
H10D30/66 101T
H10D30/66 102G
H10D30/66 102S
H10D30/66 103S
H10D30/66 201A
H10D84/80 203D
【請求項の数】
12
(21)【出願番号】P 2023524534
(86)(22)【出願日】2021-10-26
(65)【公表番号】
(43)【公表日】2023-11-15
(86)【国際出願番号】 US2021056528
(87)【国際公開番号】W WO2022093727
(87)【国際公開日】2022-05-05
【審査請求日】2023-06-13
(31)【優先権主張番号】17/082,647
(32)【優先日】2020-10-28
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/172,481
(32)【優先日】2021-02-10
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/383,696
(32)【優先日】2021-07-23
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】110000855
【氏名又は名称】弁理士法人浅村特許事務所
(72)【発明者】
【氏名】キム、ウンスン
(72)【発明者】
【氏名】リヒテンヴァルナ―、ダニエル ジェイ．
(72)【発明者】
【氏名】リュー、セイ － ヒョン
(72)【発明者】
【氏名】イスラム、ネーム
(72)【発明者】
【氏名】ハリントン ザ サード、トーマス イー．
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開２０１９－０４０９８７（ＪＰ，Ａ）
【文献】国際公開第２０１８／２２５６００（ＷＯ，Ａ１）
【文献】特開２０１９－０８７６１２（ＪＰ，Ａ）
【文献】国際公開第２０１９／１５９３５１（ＷＯ，Ａ１）
【文献】特開２０１２－１７８５３６（ＪＰ，Ａ）
【文献】特開２０２０－０９６０８２（ＪＰ，Ａ）
【文献】中国特許出願公開第１１１３７０４８６（ＣＮ，Ａ）
【文献】特開２０１７－１９５２２４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ ３０／６６
Ｈ１０Ｄ ３０／０１
Ｈ１０Ｄ ８４／８０
(57)【特許請求の範囲】
【請求項1】
ワイド・バンド・ギャップ半導体材料を含むドリフト領域を備える半導体層構造であって、前記ドリフト領域が第１の導電型を有する、半導体層構造と、前記半導体層構造の上部にあるゲート・トレンチであって、前記ゲート・トレンチが、第１の方向に延在する長手方向軸を有するとともに、それぞれが前記長手方向軸と平行に延在する対向する第１及び第２の側壁を備え、対向する前記第１及び第２の側壁の上側端部間の距離が一定である、ゲート・トレンチと、
前記ドリフト領域の上方の前記半導体層構造の前記上部における前記第１の導電型とは異なる第２の導電型を有する第１及び第２のウェル領域であって、前記第１のウェル領域が前記第１の側壁の一部を構成し、前記第２のウェル領域が前記第２の側壁の一部を構成する、第１及び第２のウェル領域と、
前記第１及び第２のウェル領域のそれぞれの上に前記第１の導電型を有する第１及び第２のソース領域と、
前記ゲート・トレンチの下方の前記半導体層構造に前記第２の導電型を有する深い遮蔽領域と、
前記半導体層構造の前記上部に前記第２の導電型を有し、前記第１の方向に沿って互いに離間された複数の深い遮蔽接続パターンであって、それぞれの深い遮蔽接続パターンが、前記第１の方向とは異なる第２の方向に延在し、それぞれの深い遮蔽接続パターンが、前記ゲート・トレンチの前記第１の側壁の一部を構築するとともに、前記ゲート・トレンチの前記第２の側壁の一部を構築する、複数の深い遮蔽接続パターンと
を備え、
前記深い遮蔽接続パターンが、前記深い遮蔽領域を前記第１及び第２のウェル領域に電気的に接続し、
前記深い遮蔽接続パターンが、前記第１のソース領域の上部を複数の離間したセグメントに細分割し、前記第２のソース領域の上部を複数の離間したセグメントに細分割する、パワー半導体デバイス。
【請求項2】
前記ゲート・トレンチの前記第１及び第２の側壁に前記第１の導電型を有する複数の半導体チャネル領域を更に備え、前記半導体チャネル領域が、隣接する深い遮蔽接続パターン間に位置される、請求項１に記載のパワー半導体デバイス。
【請求項3】
それぞれの深い遮蔽接続パターンが、前記第２の方向に連続したストライプとして延在する、請求項２に記載のパワー半導体デバイス。
【請求項4】
前記深い遮蔽接続パターンが、前記第１及び第２のウェル領域よりも高いドーピング濃度を有する、請求項３に記載のパワー半導体デバイス。
【請求項5】
前記深い遮蔽接続パターンが、前記半導体層構造の上面まで延在する、請求項３に記載のパワー半導体デバイス。
【請求項6】
前記深い遮蔽接続パターンが、前記第１及び第２のソース領域よりも高いドーピング濃度を有する、請求項３に記載のパワー半導体デバイス。
【請求項7】
前記第２の方向に沿ってそれぞれの深い遮蔽接続パターンと位置合わせされる前記深い遮蔽領域の部分が、前記深い遮蔽領域の残りの部分よりも第２の導電型ドーパントのドーピング濃度が高い、請求項３に記載のパワー半導体デバイス。
【請求項8】
前記ゲート・トレンチの下端面と前記第１及び第２の側壁とを覆う前記ゲート・トレンチ内のゲート絶縁層と、前記ゲート絶縁層上の前記ゲート・トレンチ内のゲート電極と、
前記第１のソース領域、前記第２のソース領域、及び前記深い遮蔽接続パターンに直接接触する第１のソース／ドレイン接点と、
前記半導体層構造の下面上の第２のソース／ドレイン接点と
を更に備える、請求項２に記載のパワー半導体デバイス。
【請求項9】
前記第２の方向が、前記第１の方向に対して実質的に垂直である、請求項１に記載のパワー半導体デバイス。
【請求項10】
前記半導体層構造の前記上部にある更なる複数のゲート・トレンチであって、前記更なる複数のゲート・トレンチのそれぞれが、前記第１の方向に延在するそれぞれの対向する第１及び第２の側壁を備える、更なる複数のゲート・トレンチと、前記更なる複数のゲート・トレンチのそれぞれの下方の前記半導体層構造に前記第２の導電型を有する更なる複数の深い遮蔽領域であって、それぞれの深い遮蔽接続パターンが、前記第２の方向に連続的に延在するとともに、前記更なる複数のゲート・トレンチのそれぞれの前記第１の側壁及び前記第２の側壁の両方に形成される、更なる複数の深い遮蔽領域と、
前記更なる複数のゲート・トレンチのそれぞれの前記第１及び第２の側壁に前記第１の導電型を有する更なる複数の半導体チャネル領域であって、前記半導体チャネル領域が、前記更なる複数のゲート・トレンチのそれぞれにおける隣接する深い遮蔽接続パターン間に位置される、更なる複数の半導体チャネル領域と
を更に備える、請求項３に記載のパワー半導体デバイス。
【請求項11】
それぞれの深い遮蔽接続パターンが、前記ゲート・トレンチと少なくとも同じ深さまで延在し、前記半導体層構造の上面まで延在するｐ型材料のストライプを備える、請求項１に記載のパワー半導体デバイス。
【請求項12】
それぞれの深い遮蔽接続パターンが、前記第１及び第２のソース領域のそれぞれの部分の上面及び側面を取り囲む、請求項１に記載のパワー半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
この出願は、２０２１年７月２３日に出願された米国特許出願第１７／３８３，６９６号、２０２１年２月１０日に出願された米国特許出願第１７／１７２，４８１号、及び２０２０年１０月２８日に出願された米国特許出願第１７／０８２，６４７号に対する優先権を主張し、これらの特許出願のそれぞれの内容全体は参照により本願に組み入れられる。
【0002】
本発明は、パワー半導体デバイスに関し、より詳細には、ゲート・トレンチを有するパワー半導体デバイス及びそのようなデバイスを製造する方法に関する。
【背景技術】
【0003】
金属絶縁半導体電界効果トランジスタ（「ＭＩＳＦＥＴ」）は、スイッチング・デバイスとして使用できる周知のタイプの半導体トランジスタである。ＭＩＳＦＥＴは、ゲート端子、ドレイン端子、ソース端子、及び半導体本体を有する３端子デバイスである。ソース領域及びドレイン領域は、チャネル領域によって分離される半導体本体内に形成され、ゲート電極（ゲート端子として作用し得る又はゲート端子に電気的に接続され得る）がチャネル領域に隣接して配置される。ＭＩＳＦＥＴは、ゲート電極にバイアス電圧を印加することによってオン又はオフにされ得る。ＭＩＳＦＥＴがオンになる（すなわち、ＭＩＳＦＥＴがその「オン状態」にある）とき、電流が、ソース領域とドレイン領域との間のＭＩＳＦＥＴのチャネル領域を通じて伝導される。バイアス電圧がゲート電極から取り除かれると（又は閾値レベルよりも低くなると）、電流がチャネル領域を通じて伝導しなくなる。ｎ型ＭＩＳＦＥＴは、ｎ型ソース及びドレイン領域と、ｐ型チャネルとを有する。したがって、ｎ型ＭＩＳＦＥＴは、「ｎ－ｐ－ｎ」形態を有する。ｎ型ＭＩＳＦＥＴは、ｎ型ソース及びドレイン領域同士を電気的に接続するｐ型チャネル領域に導電性ｎ型反転層を形成するのに十分なゲート・バイアス電圧がゲート電極に印加されるとオンになり、それにより、それらの間の多数キャリア伝導を可能にする。パワーＭＩＳＦＥＴのゲート電極は、一般に、薄いゲート誘電体層によってチャネル領域から分離される。ｐ型ＭＩＳＦＥＴは、「ｐ－ｎ－ｐ」形態を有し、ｐ型ソース及びドレイン領域同士を電気的に接続するｎ型チャネル領域に導電性のｐ型反転層を形成するのに十分なゲート・バイアス電圧がゲート電極に印加されるとオンになる。
【0004】
一部の用途において、ＭＩＳＦＥＴは、大電流を運ぶ必要があり、及び／又は高電圧を遮断できる必要がある。そのようなＭＩＳＦＥＴは、しばしば「パワー」ＭＩＳＦＥＴと称される。パワーＭＩＳＦＥＴは、炭化ケイ素（「ＳｉＣ」）又は窒化ガリウム（「ＧａＮ」）ベースの半導体材料などのワイド・バンド・ギャップ半導体材料から製造されることが多い。ここで、ワイド・バンド・ギャップ半導体材料とは、１．４０ｅＶよりも大きいバンド・ギャップを有する半導体材料を指す。一般に、パワーＭＩＳＦＥＴは、シリコン酸化物層などの酸化物層を使用して薄いゲート誘電体層を実装する。酸化物ゲート誘電体層を含むパワーＭＩＳＦＥＴは、金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）と呼ばれる。
【0005】
パワー半導体デバイスは、横型構造又は縦型構造を有することができる。横型構造を有するデバイスにおいて、デバイスの端子（例えば、パワーＭＯＳＦＥＴデバイスにおけるドレイン端子、ゲート端子、及びソース端子）は、半導体層構造の同じ主面（つまり、上端又は下端）上にある。これに対し、縦型構造を有するデバイスでは、半導体層構造の各主面に少なくとも１つの端子が設けられる（例えば、縦型ＭＯＳＦＥＴデバイスでは、ソースが半導体層構造の上端面にあってもよく、ドレインが半導体層構造の下端面にあってもよい）。半導体層構造は、成長基板などの下層基板を含んでも含まなくてもよい。ここで、「半導体層構造」という用語は、半導体基板及び／又は半導体エピタキシャル層などの１つ以上の半導体層を含む構造を指す。
【0006】
従来のパワー半導体デバイスは、一般に、第１の導電型を有する炭化ケイ素基板などの半導体基板（例えば、ｎ型基板）を有し、該基板上に第１の導電型（例えば、ｎ型）を有するエピタキシャル層構造が形成される。このエピタキシャル層構造の一部（１つ以上の別個の層を含むことができる）は、パワー半導体デバイスのドリフト領域として機能する。デバイスは、一般に、ｐｎ接合などの接合を有する１つ以上のパワー半導体デバイスを含む「アクティブ領域」を含む。アクティブ領域は、ドリフト領域上及び／又はドリフト領域内に形成されてもよい。アクティブ領域は、逆バイアス方向の電圧を遮断し、順バイアス方向に電流を流すための主接合部として機能する。また、パワー半導体デバイスは、アクティブ領域に隣接する終端領域にエッジ終端を有することもできる。１つ以上のパワー半導体デバイスを基板上に形成することができ、各パワー半導体デバイスは、一般に、それ自体のエッジ終端を有する。基板が完全に処理された後、結果として得られる構造をダイシングして、個々のエッジ終端パワー半導体デバイスを分離することができる。パワー半導体デバイスは、並列に電気的に接続されて一緒に単一のパワー半導体デバイスとして機能する複数の個別の「ユニットセル」デバイスを各パワー半導体デバイスのアクティブ領域が含むユニットセル構造を有することができる。
【0007】
ＭＯＳＦＥＴトランジスタを含む縦型パワー半導体デバイスは、トランジスタのゲート電極が半導体層構造の上に形成される標準的なゲート電極形態を有することができ、或いは、半導体層構造内のトレンチに埋め込まれたゲート電極を有することができる。埋め込みゲート電極を有するＭＯＳＦＥＴは、一般に、ゲート・トレンチＭＯＳＦＥＴと呼ばれる。標準的なゲート電極形態の場合、各ユニットセル・トランジスタのチャネル領域は、ゲート電極下に水平に配置される。これに対し、ゲート・トレンチＭＯＳＦＥＴ形態では、チャネルが垂直に配置される。ゲート・トレンチＭＯＳＦＥＴは性能の向上をもたらすが、一般に、より複雑な製造プロセスを必要とする。
【発明の概要】
【課題を解決するための手段】
【0008】
本発明の幾つかの実施例にしたがって、ワイド・バンド・ギャップ半導体材料を含むドリフト領域を備える半導体層構造であって、ドリフト領域が第１の導電型を有する、半導体層構造と、半導体層構造の上部にあるゲート・トレンチであって、第１の方向に延びる長手方向軸を有するとともに、それぞれが長手方向軸と平行に延びる第１及び第２の両側の側壁を備える、ゲート・トレンチと、ドリフト領域の上方の半導体層構造の上部における第１の導電型とは異なる第２の導電型を有する第１及び第２のウェル領域であって、第１のウェル領域が第１の側壁の一部を構成し、第２のウェル領域が第２の側壁の一部を構成する、第１及び第２のウェル領域と、ゲート・トレンチの下方の半導体層構造に第２の導電型を有する深い遮蔽領域と、半導体層構造の上部に第２の導電型を有し、第１の方向に沿って互いに離間された複数の深い遮蔽接続パターンであって、それぞれの深い遮蔽接続パターンが第１の方向とは異なる第２の方向に延在し、それぞれの深い遮蔽接続パターンが、ゲート・トレンチの第１の側壁の一部を構築するとともに、ゲート・トレンチの第２の側壁の一部を構築する、複数の深い遮蔽接続パターンとを含むパワー半導体デバイスが提供される。深い遮蔽接続パターンは、深い遮蔽領域を第１及び第２のウェル領域に電気的に接続する。
【0009】
幾つかの実施例において、パワー半導体デバイスは、ゲート・トレンチの第１及び第２の側壁に第１の導電型を有する複数の半導体チャネル領域を更に備え、半導体チャネル領域は、隣接する深い遮蔽接続パターン間に位置される。
【0010】
幾つかの実施例において、パワー半導体デバイスは、第１及び第２のウェル領域のそれぞれの上に第１の導電型を有する第１及び第２のソース領域を更に備える。
【0011】
幾つかの実施例において、深い遮蔽接続パターンは、第１及び第２ウェル領域よりも高いドーピング濃度を有する。幾つかの実施例において、深い遮蔽接続パターンは、半導体層構造の上面まで延在する。幾つかの実施例において、深い遮蔽接続パターンは、第１のソース領域を複数の離間したセグメントに細分割し、第２のソース領域を複数の離間したセグメントに細分割する。幾つかの実施例において、第２の方向に沿ってそれぞれの深い遮蔽接続パターンと位置合わせされる深い遮蔽領域の部分は、深い遮蔽領域の残りの部分よりも第２の導電型ドーパントのドーピング濃度が高い。
【0012】
幾つかの実施例において、パワー半導体デバイスは、ゲート・トレンチの下端面と第１及び第２の側壁とを覆うゲート・トレンチ内のゲート絶縁層と、ゲート絶縁層上のゲート・トレンチ内のゲート電極と、第１のソース領域、第２のソース領域、及び深い遮蔽接続パターンに直接接触する第１のソース／ドレイン接点と、半導体層構造の下面上の第２のソース／ドレイン接点とを更に備える。
【0013】
幾つかの実施例では、第２の方向が第１の方向に対して実質的に垂直である。
【0014】
幾つかの実施例では、ワイド・バンド・ギャップ半導体が炭化ケイ素を含む。
【0015】
幾つかの実施例において、パワー半導体デバイスは、半導体層構造の上部にある更なる複数のゲート・トレンチであって、更なる複数のゲート・トレンチのそれぞれが、第１の方向に延びるそれぞれの第１及び第２の両側の側壁を備える、更なる複数のゲート・トレンチと、それぞれの更なる複数のゲート・トレンチの下方の半導体層構造に第２の導電型を有する更なる複数の深い遮蔽領域とを更に備える。そのような実施例において、それぞれの深い遮蔽接続パターンは、第２の方向に連続的に延在するとともに、それぞれの更なる複数のゲート・トレンチのそれぞれの第１の側壁及び第２の側壁の両方に形成される。半導体デバイスは、それぞれの更なる複数のゲート・トレンチの第１及び第２の側壁に第１の導電型を有する更なる複数の半導体チャネル領域を更に含んでもよく、半導体チャネル領域は、更なる複数のゲート・トレンチのそれぞれにおける隣接する深い遮蔽接続パターン間に位置される。
【0016】
幾つかの実施例において、第１及び第２のソース領域は、それぞれの第１及び第２のウェル領域の上面を完全に覆う。
【0017】
本発明の更なる実施例にしたがって、第１の導電型を有するワイド・バンド・ギャップ半導体材料を含むドリフト領域を備える半導体層構造と、半導体層構造の上部にある複数のゲート・トレンチであって、各ゲート・トレンチが、第１の方向に延在する長手方向軸を有するとともに、それぞれが第１の方向に延在する第１及び第２の両側の側壁を備える、複数のゲート・トレンチと、半導体層構造の上部にある複数のソース・トレンチであって、各ソース・トレンチが、第１の方向とは異なる第２の方向に延びる長手方向軸を有するとともに、それぞれが第２の方向に延びる第１及び第２の両側の側壁を備える、複数のソース・トレンチと、それぞれのソース・トレンチの下方の半導体層構造に第２の導電型を有する複数の深い遮蔽領域とを備えるパワー半導体デバイスが提供される。
【0018】
幾つかの実施例では、金属ソース接点がソース・トレンチ内へ延在する。
【0019】
幾つかの実施例において、パワー半導体デバイスは、それぞれのゲート・トレンチの下方の半導体層構造に第２の導電型を有する複数の更なる深い遮蔽領域を更に備える。
【0020】
幾つかの実施例において、各ゲート・トレンチは、複数の離間した同一線上のゲート・トレンチ・セグメントを備えるセグメント化されたゲート・トレンチを備える。
【0021】
幾つかの実施例において、各ソース・トレンチは、複数の離間した同一線上のソース・トレンチ・セグメントを備えるセグメント化されたソース・トレンチを備える。幾つかの実施例では、各ソース・トレンチが連続したソース・トレンチを備える。幾つかの実施例において、各ソース・トレンチは、複数の離間した同一線上のソース・トレンチ・セグメントを備えるセグメント化されたソース・トレンチを備える。
【0022】
幾つかの実施例において、各ゲート・トレンチは、複数の離間した同一線上のゲート・トレンチ・セグメントを備えるセグメント化されたゲート・トレンチを備える。幾つかの実施例では、各ゲート・トレンチが連続したゲート・トレンチを備える。
【0023】
幾つかの実施例において、半導体層構造は、第１の導電型とは異なる第２の導電型を有する複数のウェル領域を更に備え、ウェル領域がドリフト領域の上面にあり、金属ソース接点が深い遮蔽領域をウェル領域に電気的に接続する。
【0024】
幾つかの実施例において、パワー半導体デバイスは、ウェル領域の上面上に第１の導電型を有するソース領域を更に備える。
【0025】
幾つかの実施例において、パワー半導体デバイスは、各ゲート・トレンチ内のゲート電極と、ゲート電極の側壁を金属ソース接点から電気的に絶縁する誘電体パターンとを更に備える。
【0026】
幾つかの実施例では、第２の方向が第１の方向に対して実質的に垂直である。
【0027】
幾つかの実施例では、ワイド・バンド・ギャップ半導体が炭化ケイ素を含む。
【0028】
本発明の更なる他の実施例にしたがって、ワイド・バンド・ギャップ半導体材料を含むドリフト領域を備える半導体層構造であって、ドリフト領域が第１の導電型を有する、半導体層構造と、半導体層構造の上部にあるゲート・トレンチであって、第１の方向に延びる長手方向軸を有するとともに、それぞれが第１の方向に延びる第１及び第２の反対側の側壁を備える、ゲート・トレンチと、ゲート・トレンチの第１の側壁上の第１のゲート電極と、ゲート・トレンチの第２の側壁上の第２のゲート電極と、第１のゲート電極と第２のゲート電極との間のゲート・トレンチ内のソース接点とを含むパワー半導体デバイスが提供される。
【0029】
幾つかの実施例において、パワー半導体デバイスは、ゲート・トレンチの第１の側壁と第１のゲート電極との間の第１のゲート誘電体層と、ゲート・トレンチの第２の側壁と第２のゲート電極との間の第２のゲート誘電体層とを更に備える。
【0030】
幾つかの実施例において、パワー半導体デバイスは、ゲート・トレンチの下方の半導体層構造に第２の導電型を有する深い遮蔽領域を更に備える。
【0031】
幾つかの実施例では、ゲート・トレンチ内にあるソース接点の一部が深い遮蔽領域に直接接触する。
【0032】
幾つかの実施例において、パワー半導体デバイスは、ゲート・トレンチの両側のドリフト領域の上部に第１の導電型とは異なる第２の導電型を有する第１及び第２のウェル領域と、それぞれの第１及び第２のウェル領域の上部に第１の導電型を有する第１及び第２のソース領域とを更に備える。
【0033】
幾つかの実施例において、パワー半導体デバイスは、第１のゲート電極とソース接点との間のゲート・トレンチ内にある第１の金属間誘電体層と、第２のゲート電極とソース接点との間のゲート・トレンチ内にある第２の金属間誘電体層とを更に備える。
【0034】
幾つかの実施例において、ソース接点は、金属ソース接点を備えるとともに、第１及び第２のソース領域の直上にもある。
【0035】
幾つかの実施例では、第１のゲート誘電体層が深い遮蔽領域と第１のゲート電極との間で延在し、第２の誘電体層が深い遮蔽領域と第２のゲート電極との間で延在する。
【0036】
幾つかの実施例では、第１の金属間誘電体層が第１のソース領域に直接接触し、第２の金属間誘電体層が第２のソース領域に直接接触する。
【0037】
幾つかの実施例では、第１及び第２の金属間誘電体層が深い遮蔽領域に直接接触する。
【0038】
幾つかの実施例において、ソース接点は、実質的にゲート・トレンチの長さにわたって第１及び第２のゲート電極間で延在する連続するソース接点を備える。
【0039】
幾つかの実施例において、ソース接点は、ゲート・トレンチ内へ延びる複数の離間した下向きに延びるプラグを備える半導体層構造上で延びる金属パターンを備える。
【0040】
本発明の更なる実施例にしたがって、半導体デバイスを製造する方法が提供され、該方法では、ワイド・バンド・ギャップ半導体材料を含む半導体層構造が設けられ、半導体層構造は、第１の導電型を有するドリフト領域と、第１の導電型とは異なる第２の導電型を有するウェル層とを備え、ウェル層がドリフト領域の上面上にある。半導体層構造の上部にゲート・トレンチが形成され、ゲート・トレンチは、第１の方向に延びる長手方向軸を有するとともに、長手方向軸と平行に延びる第１及び第２の両側の側壁を備え、ゲート・トレンチがウェル層を少なくとも第１及び第２のウェル領域に分割する。ゲート・トレンチの下方の半導体層構造に第２の導電型を有する深い遮蔽領域が設けられる。ウェル領域及びドリフト領域の上部に第２の導電型を有する複数の離間した深い遮蔽接続パターンが形成され、各深い遮蔽接続パターンは、第１の方向とは異なる第２の方向に延在し、各深い遮蔽接続パターンは、ゲート・トレンチの第１の側壁の一部を形成するとともに、ゲート・トレンチの第２の側壁の一部を形成する。深い遮蔽接続パターンは、深い遮蔽領域を第１及び第２のウェル領域に電気的に接続する。
【0041】
幾つかの実施例において、方法は、ウェル層の上に第１の導電型を有するソース層を形成するステップを更に含み、ゲート・トレンチを形成するステップは、ソース層を少なくとも第１及び第２のソース領域に分割する。
【0042】
幾つかの実施例では、深い遮蔽接続パターンがソース領域の形成前に形成される。幾つかの実施例において、深い遮蔽接続パターンは、第１及び第２のソース領域のそれぞれを、深い遮蔽接続パターンによって互いに分離される複数の離間したサブ領域に分割する。幾つかの実施例では、深い遮蔽接続パターンがゲート・トレンチの形成前に形成される。幾つかの実施例では、深い遮蔽接続パターンが第１及び第２のソース領域の形成後に形成される。
【0043】
幾つかの実施例において、方法は、ソース領域上及びゲート・トレンチ内にマスクを形成するステップと、複数の離間した開口をマスクに形成するステップであって、各開口が、第２の方向に延在するとともに、第１のソース領域の上面のそれぞれの部分、第２のソース領域の上面のそれぞれの部分、ゲート・トレンチのそれぞれの第１及び第２の側壁のそれぞれの部分、及び各深い遮蔽領域の上面のそれぞれの部分を露出させる、ステップとを更に含む。
【0044】
幾つかの実施例において、複数の離間した深い遮蔽接続パターンを形成するステップは、マスクに開口を形成した後、ゲート・トレンチのそれぞれの第１及び第２の側壁の露出部分に及び深い遮蔽領域の上面の露出部分に第２の導電性ドーパントを注入するステップを含む。
【0045】
幾つかの実施例において、第２の導電性ドーパントは、第１及び第２の傾斜イオン注入ステップによってゲート・トレンチのそれぞれの第１及び第２の側壁の露出部分に注入される。
【0046】
幾つかの実施例において、第１及び第２の傾斜イオン注入ステップは、３００ｋＶ未満のイオン注入エネルギーで実行される。
【0047】
幾つかの実施例において、第２の導電性ドーパントは、半導体層構造の上面に対して垂直に実行されるイオン注入ステップによってゲート・トレンチのそれぞれの第１及び第２の側壁の露出部分に注入される。
【0048】
幾つかの実施例において、イオン注入ステップは、少なくとも１００ｋＶのイオン注入エネルギーで実行される。
【0049】
幾つかの実施例では、第１の導電型を有する複数の半導体チャネル領域が、ゲート・トレンチのそれぞれの第１及び第２の側壁に設けられ、半導体チャネル領域が隣接する深い遮蔽接続パターン間に位置される。
【0050】
幾つかの実施例では、深い遮蔽接続パターンが半導体層構造の上面まで延在する。
【0051】
幾つかの実施例において、第２の方向に沿ってそれぞれの深い遮蔽接続パターンと位置合わせされる深い遮蔽領域の部分は、深い遮蔽領域の残りの部分よりも高い第２の導電型ドーパントのドーピング濃度を有する。
【0052】
本発明の更なる他の実施例にしたがって、半導体デバイスを製造する方法が提供され、該方法では、ワイド・バンド・ギャップ半導体材料を含む半導体層構造が設けられ、半導体層構造は第１の導電型を有するドリフト領域を備える。半導体層構造の上部に複数のゲート・トレンチが形成され、各ゲート・トレンチは、第１の方向に延びる長手方向軸を有するとともに、第１の方向に延びる第１及び第２の両側の側壁を備える。半導体層構造の上部に複数のソース・トレンチが形成され、各ソース・トレンチは、第１の方向とは異なる第２の方向に延びる長手方向軸を有するとともに、第２の方向に延びる第１及び第２の両側の側壁を備える。ソース・トレンチの少なくとも幾つかの下方の半導体層構造に、第１の導電型とは異なる第２の導電型を有する複数の深い遮蔽領域が形成される。
【0053】
幾つかの実施例において、方法は、ソース・トレンチのそれぞれへ延びる突出部を備えるソース接点を形成するステップを更に含む。
【0054】
幾つかの実施例において、方法は、ゲート・トレンチのそれぞれにそれぞれのゲート電極を形成するステップを更に含む。
【0055】
幾つかの実施例では、突出部が深い遮蔽領域に直接接触する。
【0056】
幾つかの実施例では、各ゲート電極が複数の離間したゲート電極セグメントを備える。
【0057】
幾つかの実施例において、ソース接点の突出部のそれぞれは、各ソース・トレンチ内で連続的に延在し、ソース接点の突出部のそれぞれは、各ゲート電極のゲート電極セグメントのそれぞれの対間で延在する。
【0058】
幾つかの実施例では、突出部のそれぞれが複数の離間したセグメントを備える。
【0059】
幾つかの実施例において、方法は、ゲート・トレンチの少なくとも幾つかの下方の半導体層構造に第２の導電型を有する更なる深い遮蔽領域を形成するステップを更に含む。
【0060】
幾つかの実施例では、第２の方向が第１の方向に対して実質的に垂直である。
【0061】
本発明の更なる他の実施例にしたがって、半導体デバイスを製造する方法が提供され、該方法では、ワイド・バンド・ギャップ半導体材料を含む半導体層構造が形成され、半導体層構造が第１の導電型を有するドリフト領域を備える。半導体層構造の上部にゲート・トレンチが形成され、ゲート・トレンチは、第１の方向に延びる長手方向軸を有するとともに、第１の方向に延びる第１及び第２の両側の側壁を備える。ゲート・トレンチの第１の側壁に第１のゲート電極が形成される。ゲート・トレンチの第２の側壁に第２のゲート電極が形成される。第１のゲート電極と第２のゲート電極との間のゲート・トレンチ内にソース接点が形成される。
【0062】
幾つかの実施例において、方法は、第１のゲート電極を形成する前に、ゲート・トレンチの第１の側壁上に第１のゲート誘電体層を形成するステップと、第２のゲート電極を形成する前に、ゲート・トレンチの第２の側壁に第２のゲート誘電体層を形成するステップとを更に含む。
【0063】
幾つかの実施例において、方法は、ゲート・トレンチの下方の半導体層構造に第２の導電型を有する深い遮蔽領域を形成するステップを更に含む。
【0064】
幾つかの実施例において、方法は、ゲート・トレンチの両側の半導体層構造の上部に第１の導電型とは異なる第２の導電型を有する第１及び第２のウェル領域を形成するステップと、それぞれの第１及び第２のウェル領域の上部に第１の導電型を有する第１及び第２のソース領域を形成するステップとを更に含む。
【0065】
幾つかの実施例において、方法は、第１のゲート電極と第２のゲート電極との間のゲート・トレンチ内に金属間誘電体層を形成するステップを更に含む。
【0066】
幾つかの実施例では、ソース接点が金属間誘電体層を貫通して深い遮蔽領域に直接接触する。
【0067】
幾つかの実施例において、ソース接点は、金属ソース接点を備えるとともに、第１及び第２のソース領域上に直接ある。
【0068】
幾つかの実施例では、第１のゲート誘電体層が深い遮蔽領域と第１のゲート電極との間にあり、第２の誘電体層が深い遮蔽領域と第２のゲート電極との間にある。
【0069】
本発明の更なる他の実施例にしたがって、パワー半導体デバイスが提供され、該パワー半導体デバイスは、ワイド・バンド・ギャップ半導体材料を含むドリフト領域を備える半導体層構造であって、ドリフト領域が第１の導電型を備える、半導体層構造と、半導体層構造の上部にある第１のゲート構造及び隣接する第２のゲート構造と、ドリフト領域内の深い遮蔽領域であって、第１のゲート構造及び第２のゲート構造の下方にあり（例えば、第１のゲート構造の下方から第２のゲート構造の下方まで延在する）、第１の導電型とは異なる第２の導電型を備える、深い遮蔽領域と、深い遮蔽領域から突出し（例えば、上方に突出し）、第１のゲート構造と第２のゲート構造とを互いに分離する接続領域とを含む。
【0070】
幾つかの実施例において、接続領域は、第１のゲート構造及び第２のゲート構造の少なくとも一部と重なり合う（例えば、垂直に重なり合う）上部を備える。
【0071】
幾つかの実施例では、第１のゲート構造及び第２のゲート構造が第１の方向で互いに離間され、接続領域の上部が第１の方向で第１の幅を有し、第１の幅は、第１のゲート構造と第２のゲート構造との間の第１の方向の距離よりも大きい。
【0072】
幾つかの実施例において、第１及び第２のゲート構造のそれぞれは、接続領域に面してこれと隣接する内側側壁と、内側側壁の反対側の外側側壁とを備え、第１及び第２のゲート構造のそれぞれは、外側側壁を画定するゲート誘電体層と、内側側壁を画定するゲート間誘電体層とを備え、ゲート間誘電体層は、ゲート誘電体層と実質的に同じ又はそれよりも大きい厚さを有する。
【0073】
幾つかの実施例において、第１及び第２のゲート構造のそれぞれは、接続領域に面してこれと隣接する内側側壁と、内側側壁の反対側の外側側壁とを備え、深い遮蔽領域は、第１及び第２のゲート構造の外側側壁を越えて突出するとともに、第１及び第２のゲート構造が垂直に重なり合わない部分を備える。
【0074】
幾つかの実施例において、パワー半導体デバイスは、第１のゲート構造と深い遮蔽領域との間の第１の下端誘電体層と、第２のゲート構造と深い遮蔽領域との間の第２の下端誘電体層とを更に備える。
【0075】
幾つかの実施例において、第１及び第２のゲート構造のそれぞれは、ゲート電極と、ゲート電極と第１の下端誘電体層又は第２の下端誘電体層との間で延在するゲート誘電体層とを備え、ゲート誘電体層は、第１及び第２の下端誘電体層とは異なる材料を含む。第１及び第２の下端誘電体層のそれぞれの上端面の中央部分が湾曲している。第１及び第２の下端誘電体層のそれぞれは、ホウ素（Ｂ）、リン（Ｐ）、ナトリウム（Ｎａ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含む添加物を備える。
【0076】
幾つかの実施例において、第１及び第２のゲート構造のそれぞれは、接続領域に面してこれと隣接する内側側壁と、内側側壁の反対側の外側側壁とを備える。半導体層構造の上部は、第１のゲート構造の外側側壁上の第１の突出部と、第２のゲート構造の外側側壁上の第２の突出部とを備える。第１及び第２の突出部のそれぞれは、第２の導電型を備えるウェル領域と、第１の導電型を備えるとともにウェル領域の上部にあるソース領域とを備え、ソース領域は、平面図においてウェル領域を取り囲む。第１及び第２の突出部のそれぞれは、平面図において六角形の形状を有する。
【0077】
幾つかの実施例では、第１のゲート構造が第１の方向で長手方向に延在し、第２のゲート構造は、第１の方向で互いに離間して同一線上にある複数の第２のゲート構造を備え、接続領域は、第１のゲート構造と複数の第２のゲート構造との間で延在するとともに、第１の方向に対して垂直な第２の方向で接続領域から突出する複数の突出部を備え、接続領域の複数の突出部のそれぞれは、２つの隣接する第２のゲート構造を分離する。
【0078】
幾つかの実施例では、接続領域は、第１及び第２のゲート構造間にある複数の接続領域を備え、複数の接続領域は、第１のゲート構造が長手方向に延在する方向で互いに離間される。
【0079】
幾つかの実施例では、接続領域が深い遮蔽領域の中央部分から突出する。
【0080】
幾つかの実施例において、第１及び第２のゲート構造のそれぞれは、接続領域に直接接触する内側側壁を備える。
【0081】
幾つかの実施例では、接続領域及び深い遮蔽領域が第２の導電型ドーパントを備え、接続領域のドーパント濃度が深い遮蔽領域のドーパント濃度より大きい。
【0082】
幾つかの実施例において、接続領域は、第２の導電型を備える半導体材料を含む。接続領域は、ワイド・バンド・ギャップ半導体材料（例えば、炭化ケイ素）又はポリシリコンを含む。
【0083】
幾つかの実施例において、第１及び第２のゲート構造のそれぞれは、接続領域に面してこれと隣接する内側側壁と、内側側壁の反対側の外側側壁とを備え、第１及び第２のゲート構造のそれぞれは、外側側壁を画定するゲート誘電体層と、内側側壁を画定するゲート間誘電体層と、ゲート誘電体層とゲート間誘電体層との間のゲート電極とを備える。
【0084】
幾つかの実施例では、深い遮蔽領域が単一の深い遮蔽領域であり、第１及び第２のゲート構造のそれぞれが深い遮蔽領域と垂直に重なり合う。
【0085】
幾つかの実施例において、第１及び第２のゲート構造のそれぞれは、接続領域に面してこれと隣接する内側側壁と、内側側壁の反対側の外側側壁とを備える。半導体層構造の上部は、第１ゲート構造の外側側壁上の第１ウェル領域と、第２ゲート構造の外側側壁上の第２ウェル領域とを備え、第１及び第２ウェル領域が第２導電型を備え、それぞれの第１及び第２のウェル領域の上部に第１の導電型を備える第１及び第２のソース領域を備える。パワー半導体デバイスは、金属を備えるとともに第１及び第２のソース領域と接続領域とに直接に接触するソース接点を更に備える。
【0086】
本発明の更なる他の実施例にしたがって、半導体デバイスを製造する方法が提供される。方法は、ワイド・バンド・ギャップ半導体材料を含む半導体層構造を形成するステップであって、半導体層構造が第１の導電型を備えるドリフト領域を備える、ステップと、ドリフト領域の上部に深い遮蔽領域を形成するステップであって、深い遮蔽領域が第１の導電型とは異なる第２の導電型を備える、ステップと、半導体層構造内に接続領域を形成するステップであって、接続領域が、深い遮蔽領域から突出する（例えば、半導体層構造の上面に向かって深い遮蔽領域から突出する）とともに、第２の導電型を備える、ステップと、接続領域の両側の側壁上の半導体層構造に第１のゲート構造及び第２のゲート構造をそれぞれ形成するステップであって、第１及び第２のゲート構造が深い遮蔽領域を覆う（例えば、垂直に重なり合う）、ステップとを含む。
【0087】
幾つかの実施例において、第１及び第２のゲート構造を形成するステップは、半導体層構造をエッチングすることにより、接続領域の両側の側壁をそれぞれ露出させる第１のゲート・トレンチ及び第２のゲート・トレンチを形成するステップと、傾斜イオン注入プロセスによって接続領域の両側の側壁を通じて接続領域に第２の導電型の第１のドーパントを注入するステップと、接続領域に第１のドーパントを注入した後、それぞれの第１及び第２のゲート・トレンチの表面上に第１及び第２の誘電体層を形成するステップと、その後、第１及び第２のゲート・トレンチ内にそれぞれ第１及び第２のゲート電極を形成するステップとを含む。
【0088】
幾つかの実施例において、方法は、第１及び第２のゲート・トレンチを形成する前に、第２の導電型の第２のドーパントを注入することによって半導体層構造の上部に第１のウェル領域及び第２のウェル領域を形成するステップと、第１の導電型の第３ドーパントを注入することによってそれぞれの第１及び第２ウェル領域の上部に第１のソース領域及び第２のソース領域を形成するステップとを更に含む。
【0089】
幾つかの実施例において、第１及び第２のゲート・トレンチを形成するステップは、半導体層構造の上部をエッチングすることによってドリフト領域から突出する第１の突出部及び第２の突出部を形成するステップを含み、第１の突出部が第１のウェル領域と第１のソース領域とを備え、第２の突出部が第２のウェル領域と第２のソース領域とを備える。第１及び第２の突出部のそれぞれが平面図で六角形の形状を有する。
【0090】
幾つかの実施例において、第１及び第２の誘電体層を形成するステップは、第１及び第２のゲート・トレンチの表面を酸化するステップを含む。
【0091】
幾つかの実施例において、方法は、第１及び第２の誘電体層を形成する前に、それぞれの第１及び第２のゲート・トレンチの下部に第１の下端誘電体層及び第２の下端誘電体層を形成するステップを更に含む。
【0092】
幾つかの実施例において、方法は、半導体層構造上にソース接点を形成するステップであって、ソース接点が、金属を備えるとともに、接続領域に直接接触する、ステップを更に含む。
【0093】
幾つかの実施例において、半導体層構造を形成するステップは、シード層として基板を使用してエピタキシャル成長プロセスを実行するステップを含む。
【0094】
幾つかの実施例において、半導体層構造を形成するステップは、シード層として基板を使用して第１のエピタキシャル成長プロセスを実行することによってドリフト領域を備える半導体層構造の下部を形成するステップと、深い遮蔽領域を形成した後、シード層としてドリフト領域を使用して第２のエピタキシャル成長プロセスを実行することによって半導体層構造の上部を形成するステップとを含む。
【0095】
幾つかの実施例において、接続領域は、第２の導電型を備える半導体材料を備える。接続領域が炭化ケイ素を含む。
【0096】
本発明の更なる他の実施例にしたがって、半導体デバイスを製造する方法が提供される。該方法は、ワイド・バンド・ギャップ半導体材料を含む半導体層構造を形成するステップであって、半導体層構造が第１の導電型を備えるドリフト領域を備える、ステップと、半導体層構造の上部にゲート・トレンチを形成するステップであって、ゲート・トレンチが、第１の方向に延びる長手方向軸を備えるとともに、第１の方向に延びる第１及び第２の両側の側壁を備える、ステップと、ゲート・トレンチの第１の側壁に第１のゲート電極を形成するステップと、ゲート・トレンチの第２の側壁に第２のゲート電極を形成するステップと、第１のゲート電極と第２のゲート電極との間のゲート・トレンチ内に接続領域を形成するステップとを含む。
【0097】
幾つかの実施例において、方法は、第１のゲート電極を形成する前に、ゲート・トレンチの第１の側壁上に第１のゲート誘電体層を形成するステップと、第２のゲート電極を形成する前に、ゲート・トレンチの第２の側壁に第２のゲート誘電体層を形成するステップとを更に含む。
【0098】
幾つかの実施例において、方法は、ゲート・トレンチの下方のドリフト領域に深い遮蔽領域を形成するステップを更に含み、深い遮蔽領域は、第１の導電型とは異なる第２の導電型を備える。
【0099】
幾つかの実施例において、方法は、ゲート・トレンチの第１及び第２の側壁上の半導体層構造の上部に第１及び第２のウェル領域をそれぞれ形成するステップであって、第１及び第２のウェル領域が第２の導電型を備える、ステップと、それぞれの第１及び第２のウェル領域の上部に第１の導電型を備える第１及び第２のソース領域を形成するステップとを更に含む。
【0100】
幾つかの実施例において、方法は、第１のゲート電極と第２のゲート電極との間のゲート・トレンチ内にあるゲート間誘電体層を形成するステップを更に含む。
【0101】
幾つかの実施例において、接続領域は、ゲート間誘電体層を通じて延在して、深い遮蔽領域に直接接触する。
【0102】
幾つかの実施例では、第１のゲート誘電体層が深い遮蔽領域と第１のゲート電極との間にあり、第２のゲート誘電体層が深い遮蔽領域と第２のゲート電極との間にある。
【0103】
幾つかの実施例において、方法は、第１及び第２のゲート誘電体層を形成する前に、ゲート・トレンチの下部に下端誘電体層を形成するステップを更に含む。
【0104】
幾つかの実施例において、方法は、接続領域を形成した後、半導体層構造上にソース接点を形成するステップを更に含み、ソース接点は、金属を備えるとともに、接続領域に直接接触する。
【0105】
幾つかの実施例において、方法は、接続領域が第１の導電型とは異なる第２の導電型を備える半導体材料を含むことを更に含む。接続領域はポリシリコンを含む。
【0106】
幾つかの実施例において、第１のゲート電極及び第２のゲート電極を形成するステップ及び接続領域を形成するステップは、ゲート・トレンチ内にゲート電極層を形成するステップと、ゲート電極層の一部を除去することによって接続トレンチを形成するステップと、接続トレンチ内に接続領域を形成するステップとを含む。
【0107】
本発明の幾つかの実施例にしたがって、パワー半導体デバイスが提供され、このパワー半導体デバイスは、第１の導電型を有するワイド・バンド・ギャップ半導体材料を含むドリフト領域と、第２の導電型を有するウェル領域と、ウェル領域の上部に第１の導電型を有するソース領域とを備える半導体層構造と、半導体層構造の上部にあるとともに、平面図で斜めに傾斜した部分を備えるゲート・トレンチと、ゲート・トレンチ内のゲート構造とを含む。ウェル領域はゲート構造の側面上にある。
【0108】
幾つかの実施例では、ゲート・トレンチが平面図でウェル領域を取り囲む。ウェル領域は、４つの内斜角を有する平行四辺形の形状、六角形の形状、又は八角形の形状を有する上側外面を備える。第１の長尺なウェル領域及び第２の長尺なウェル領域がそれぞれ平面図でジグザグ形状を有する。
【0109】
幾つかの実施例では、ウェル領域が円形状を有する上側外面を備える。
【0110】
幾つかの実施例において、パワー半導体デバイスが第１の長尺なウェル領域及び第２の長尺なウェル領域を更に備え、ウェル領域は第１及び第２の長尺なウェル領域間にある。第１の長尺なウェル領域の側壁が第１のセクション及び第２のセクションを含み、第１のセクションが第２のセクションと平行であるが同一平面上にない。
【0111】
幾つかの実施例では、ゲート・トレンチが第１のゲート・トレンチ及び第２のゲート・トレンチを備え、ウェル領域は、互いに離間した複数の第１のウェル領域と、互いに離間した複数の第２のウェル領域とを備え、第１ゲート・トレンチが複数の第１のウェル領域を取り囲み、第２のゲート・トレンチが複数の第２のウェル領域を取り囲む。
【0112】
幾つかの実施例において、斜めに傾斜するゲート・トレンチの部分は、平面図で約１００度から約１４０度までの範囲で傾斜される。
【0113】
幾つかの実施例では、ゲート構造の側面が第１の側面であり、ゲート構造が第１の側面の反対側の第２の側面を更に備え、パワー半導体デバイスが深い遮蔽領域を更に備え、この深い遮蔽領域は、ゲート構造の下方にあり、第２の導電型を有するとともに、ウェル領域よりも高い濃度の第２の導電型ドーパントを有し、深い遮蔽領域は、ゲート構造の下面からゲート構造の第２の側面の最上部まで連続的に延在する。ドリフト領域はウェル領域を深い遮蔽領域から分離する。
【0114】
幾つかの実施例において、ゲート・トレンチは、互いに離間された第１のゲート・トレンチ及び第２のゲート・トレンチを備え、ゲート構造は、第１のゲート・トレンチ内及び第２のゲート・トレンチ内にそれぞれ第１のゲート構造及び第２のゲート構造を備え、第１のゲート構造は、第２のゲート構造に面する第１の側面と、第１の側面の反対側の第２の側面とを備え、第２のゲート構造は、第１のゲート構造に面する第３の側面と、第３の側面の反対側の第４の側面とを備え、ウェル領域は、第１のゲート構造の第２の側面に第１のウェル領域を備え、半導体層構造は、第２のゲート構造の第４の側面に第２のウェル領域を更に備え、パワー半導体デバイスは、第１のゲート構造の下方にある第１の深い遮蔽領域と、第２のゲート構造の下方にある第２の深い遮蔽領域とを更に備え、第１及び第２の深い遮蔽領域のそれぞれは、第２の導電型を有するとともに、第１及び第２のウェル領域よりも高い濃度の第２の導電型ドーパントを有し、第１の深い遮蔽領域は、第１のゲート構造の下面から第１のゲート構造の第１の側面の最上部まで連続的に延在し、第２の深い遮蔽領域は、第２のゲート構造の下面から第２のゲート構造の第３の側面の最上部まで連続的に延在する。
【0115】
幾つかの実施例において、ドリフト領域は、第１の深い遮蔽領域から第１のウェル領域を分離するとともに、第２の深い遮蔽領域から第２のウェル領域を分離する。
【0116】
幾つかの実施例では、第１及び第２の深い遮蔽領域が共通の深い遮蔽領域の一部であり、第１のウェル領域、第２のウェル領域、及び共通の深い遮蔽領域のそれぞれは、平面図で六角形の形状を有する上側外面を有する。
【0117】
幾つかの実施例では、第１及び第２の深い遮蔽領域が共通の深い遮蔽領域の一部であり、第１のウェル領域及び第２のウェル領域のそれぞれは、平面視で八角形の形状を有する上側外面を有し、共通の深い遮蔽領域は、長方形の形状を有する上側外面を有する。
【0118】
幾つかの実施例において、ドリフト領域は、第１及び第２の深い遮蔽領域を互いに分離し、パワー半導体デバイスは、第１及び第２の深い遮蔽領域の上面に接触する導電性ショットキー接点を更に備える。
【0119】
幾つかの実施例では、第１及び第２の深い遮蔽領域が共通の深い遮蔽領域の一部であり、パワー半導体デバイスは、共通の深い遮蔽領域を貫通して延びて共通の深い遮蔽領域の下方のドリフト領域の一部に接触する導電性ショットキー接点を更に備える。
【0120】
幾つかの実施例において、ゲート・トレンチは、第１の方向で互いに離間する複数の主トレンチであって、複数の主トレンチのそれぞれが長手方向で第２の方向に延びる、複数の主トレンチと、複数の接続トレンチであって、それぞれが、複数の主トレンチのうちの２つの隣接する主トレンチを接続するとともに、複数の主トレンチのうちの隣接する主トレンチのそれぞれに対して斜めの角度を規定する、複数の接続トレンチとを備える。
【0121】
幾つかの実施例では、斜めの角度が約１００度から約１４０度の範囲にある。
【0122】
幾つかの実施例において、複数の接続トレンチのうちのトレンチは、第２の方向に対して斜めの角度を規定する第３の方向に沿って位置合わせされる。
【0123】
幾つかの実施例において、複数の主トレンチのうちの２つの隣接する主トレンチを接続する複数の接続トレンチのうちのトレンチは、不均一な距離によって第２の方向で互いに離間される。
【0124】
本発明の幾つかの実施例にしたがって、パワー半導体デバイスが提供され、該パワー半導体デバイスは、第１の導電型を有するワイド・バンド・ギャップ半導体材料を含むドリフト領域と、第２の導電型を有するウェル領域と、ウェル領域の上部に第１の導電型を有するソース領域とを備える半導体層構造であって、ウェル領域が平面図で円形状を有する上側外面を有する、半導体層構造と、ウェル領域の側面を画定するゲート・トレンチと、ゲート・トレンチ内のゲート構造とを含む。
【0125】
幾つかの実施例において、ゲート構造は、ウェル領域に面する第１の側面と、第１の側面の反対側の第２の側面とを備え、パワー半導体デバイスが深い遮蔽領域を更に備え、この深い遮蔽領域は、ゲート構造の下方にあり、第２の導電型を有するとともに、ウェル領域よりも高い濃度の第２の導電型ドーパントを有し、深い遮蔽領域は、ゲート構造の下面からゲート構造の第２の側面の最上部まで連続的に延在する。
【0126】
幾つかの実施例では、ドリフト領域の一部がウェル領域を深い遮蔽領域から分離する。
【0127】
本発明の幾つかの実施例にしたがって、パワー半導体デバイスが提供され、該パワー半導体デバイスは、第１の導電型を有するワイド・バンド・ギャップ半導体材料を含むドリフト領域と、第２の導電型を有するウェル領域と、ウェル領域の上部に第１の導電型を有するソース領域とを備える半導体層構造と、半導体層構造の上部及びウェル領域の側面上にあり、平面図でウェル領域を取り囲むゲート構造とを含む。
【0128】
幾つかの実施例では、平面図において、ウェル領域は、斜めの角度を形成するように互いに接続される２つの部分を備える。
【0129】
幾つかの実施例において、ウェル領域は、４つの内斜角を有する平行四辺形の形状、六角形の形状、又は八角形の形状を有する上側外面を備える。
【0130】
幾つかの実施例では、パワー半導体デバイスが第１の長尺なウェル領域及び第２の長尺なウェル領域を更に備え、ウェル領域は第１及び第２の長尺なウェル領域間にある。第１の長尺なウェル領域の側壁が第１のセクション及び第２のセクションを含み、第１のセクションが第２のセクションと平行であるが同一平面上にない。第１の長尺なウェル領域及び第２の長尺なウェル領域はそれぞれ平面図でジグザグ形状を有する。
【0131】
幾つかの実施例において、ゲート構造は、第１のゲート構造と第２のゲート構造とを備え、ウェル領域は、互いに離間した複数の第１のウェル領域と、互いに離間した複数の第２のウェル領域とを備え、第１ゲート構造が複数の第１ウェル領域を取り囲み、第２ゲート構造が複数の第２ウェル領域を取り囲む。
【0132】
幾つかの実施例では、斜めの角度が平面図で約１００度から約１４０度の範囲にある。
【0133】
幾つかの実施例において、ゲート構造は、ウェル領域に面する第１の側面と、第１の側面の反対側の第２の側面とを備え、パワー半導体デバイスが深い遮蔽領域を更に備え、この深い遮蔽領域は、ゲート構造の下方にあり、第２の導電型を有するとともに、ウェル領域よりも高い濃度の第２の導電型ドーパントを有し、深い遮蔽領域は、ゲート構造の下面からゲート構造の第２の側面の最上部まで連続的に延在する。
【0134】
幾つかの実施例では、ドリフト領域がウェル領域を深い遮蔽領域から分離する。
【0135】
幾つかの実施例において、ゲート構造は、互いに離間した第１のゲート構造及び第２のゲート構造を備え、第１のゲート構造は、第２のゲート構造に面する第１の側面と、第１の側面の反対側の第２の側面とを備え、第２のゲート構造は、第１のゲート構造に面する第３の側面と、第３の側面の反対側の第４の側面とを備え、ウェル領域は、第１のゲート構造の第２の側面上の第１のウェル領域と、第２のゲート構造の第４の側面上の第２のウェル領域とを備え、パワー半導体デバイスは、第１のゲート構造の下方にある第１の深い遮蔽領域と、第２のゲート構造の下方にある第２の深い遮蔽領域とを更に備え、第１及び第２の深い遮蔽領域のそれぞれは、第２の導電型を有するとともに、第１及び第２のウェル領域よりも高い濃度の第２の導電型ドーパントを有し、第１の深い遮蔽領域は、第１のゲート構造の下面から第１のゲート構造の第１の側面の最上部上まで連続的に延在し、第２の深い遮蔽領域は、第２のゲート構造の下面から第２のゲート構造の第３の側面の最上部まで連続的に延在する。
【0136】
幾つかの実施例において、ドリフト領域は、第１の深い遮蔽領域から第１のウェル領域を分離するとともに、第２の深い遮蔽領域から第２のウェル領域を分離する。
【0137】
幾つかの実施例において、第１及び第２の深い遮蔽領域が共通の深い遮蔽領域の一部であり、第１のウェル領域、第２のウェル領域、及び共通の深い遮蔽領域のそれぞれは、平面図で六角形の形状を有する上側外面を有する。
【0138】
幾つかの実施例では、第１及び第２の深い遮蔽領域が共通の深い遮蔽領域の一部であり、第１のウェル領域及び第２のウェル領域のそれぞれが平面視で八角形の形状を有する上側外面を有し、共通の深い遮蔽領域は、長方形の形状を有する上側外面を有する。
【0139】
幾つかの実施例では、ドリフト領域が第１及び第２の深い遮蔽領域を互いに分離し、パワー半導体デバイスは、第１及び第２の深い遮蔽領域の上面に接触する導電性ショットキー接点を更に備える。
【0140】
幾つかの実施例では、第１及び第２の深い遮蔽領域が共通の深い遮蔽領域の一部であり、パワー半導体デバイスは、共通の深い遮蔽領域を貫通して延びて共通の深い遮蔽領域の下方のドリフト領域の一部に接触する導電性ショットキー接点を更に備える。
【0141】
本発明の幾つかの実施例にしたがって、パワー半導体デバイスを形成する方法が提供される。方法は、ワイド・バンド・ギャップ半導体材料を含むとともに第１の導電型を有するドリフト領域と、ドリフト領域上にあって第２の導電型を有するウェル領域と、ウェル領域の上部にあって第１の導電型を有するソース領域とを備える半導体層構造を用意するステップと、ウェル領域を通じて延在するゲート・トレンチを形成するステップであって、ゲート・トレンチの第１の側がウェル領域の一部の側面を画定し、ゲート・トレンチの下端がドリフト領域を露出させ、ゲート・トレンチが平面図において斜めに傾斜した部分を備える、ステップと、ゲート・トレンチ内にゲート構造を形成するステップとを含む。
【0142】
幾つかの実施例では、ゲート・トレンチが平面図においてウェル領域を取り囲む。
【0143】
幾つかの実施例において、ウェル領域は、４つの内斜角を有する平行四辺形の形状、六角形の形状、又は八角形の形状を有する上側外面を備える。
【0144】
幾つかの実施例において、斜めに傾斜するゲート・トレンチの部分は、平面図で約１００度から約１４０度の範囲で傾斜する。
【0145】
幾つかの実施例において、ゲート・トレンチは、ゲート・トレンチの第１の側とは反対側の第２の側を更に備え、ウェル領域は、ゲート・トレンチの第２の側の最上部を画定する。方法は、ゲート・トレンチ内にゲート構造を形成する前に、深い遮蔽領域を形成するステップを更に含み、ゲート・トレンチの下端及び第２の側が深い遮蔽領域を露出させ、深い遮蔽領域は、ウェル領域よりも高い濃度の第２の導電型ドーパントを有する。
【0146】
幾つかの実施例において、方法は、ゲート構造を形成した後にソース接点を形成するステップを更に含み、ソース接点は、深い遮蔽領域の上面に直接接触する。
【0147】
幾つかの実施例では、ウェル領域が深い遮蔽領域から離間される。
【0148】
幾つかの実施例において、ソース領域を形成するステップは、ウェル領域内に第１のソース領域及び第２のソース領域を形成するステップを含み、ゲート・トレンチを形成するステップは、互いに離間する第１のゲート・トレンチ及び第２のゲート・トレンチを形成するステップを含み、第１のゲート・トレンチの第１の側が第１のソース領域を露出させ、第２のゲート・トレンチの第１の側が第２のソース領域を露出させ、第１及び第２のゲート・トレンチのそれぞれは、その第１の側とは反対側の第２の側を更に備え、方法は、ゲート構造を形成する前に、第１の深い遮蔽領域及び第２の深い遮蔽領域を形成するステップを更に含み、第１のゲート・トレンチの下端及び第２の側が第１の深い遮蔽領域を露出させ、第２のゲート・トレンチの下端及び第２の側が第２の深い遮蔽領域を露出させ、第１及び第２の深い遮蔽領域のそれぞれは、ウェル領域よりも高い濃度の第２の導電型ドーパントを有する。
【0149】
幾つかの実施例では、第１のゲート・トレンチの第２の側と第２のゲート・トレンチの第２の側との間にソース領域が形成されない。
【0150】
幾つかの実施例において、ドリフト領域の一部は、第１の深い遮蔽領域を第２の深い遮蔽領域から分離し、方法は、第１及び第２の深い遮蔽領域の上面とドリフト領域の上面とに接触する導電性ショットキー接点を形成するステップを更に含む。
【0151】
幾つかの実施例において、第１の深い遮蔽領域及び第２の深い遮蔽領域は、第１及び第２のゲート・トレンチの第２の側の間で連続的に延びる共通の深い遮蔽領域の一部であり、方法は、共通の深い遮蔽領域を貫通して延びて共通の深い遮蔽領域の下方のドリフト領域の一部に接触する導電性ショットキー接点を形成するステップを更に含む。
【0152】
本発明の幾つかの実施例にしたがって、パワー半導体デバイスが提供され、該パワー半導体デバイスは、ワイド・バンド・ギャップ半導体材料を含むとともに第１の導電型を有するドリフト領域を備える半導体層構造と、半導体層構造の上部にあり、平面図で斜めの角度を規定する第１及び第２のセクションを備えるゲート・トレンチとを含む。ゲート・トレンチの第１及び第２のセクションの両方の側壁は、半導体層構造内の実質的に同じ結晶面に沿って延在する。
【0153】
幾つかの実施例において、斜めの角度は、平面図で約１１５度から約１２５度の範囲にある。
【0154】
幾つかの実施例において、パワー半導体デバイスは、ドリフト領域上にあってゲート・トレンチの側面を画定する第２の導電型を有するウェル領域と、ウェル領域の上部にある第１の導電型を有するソース領域とを更に備える。
【0155】
幾つかの実施例において、ウェル領域は、互いに離間するとともにゲート・トレンチの側面の一部をそれぞれ画定する複数のアイランド・ウェル領域のうちの１つを備える。
【0156】
幾つかの実施例では、ウェル領域が第１の長尺なウェル領域であり、パワー半導体デバイスが第２の長尺なウェル領域を更に備え、ゲート・トレンチが第１及び第２の長尺なウェル領域間にある。
【0157】
幾つかの実施例では、第１及び第２の長尺なウェル領域のそれぞれが平面図でジグザグ形状を有する。
【0158】
幾つかの実施例において、パワー半導体デバイスは、第１の長尺なウェル領域と第２の長尺なウェル領域との間にある複数のアイランド・ウェル領域を更に備える。
【0159】
本発明の幾つかの実施例にしたがって、パワー半導体デバイスが提供され、該パワー半導体デバイスは、ワイド・バンド・ギャップ半導体材料を含むとともに第１の導電型を有するドリフト領域を備える半導体層構造と、半導体層構造の上部にあるゲート・トレンチと、ゲート・トレンチ内のゲート構造と、ゲート構造の第１の側面上の第１の長尺なウェル領域であって、ドリフト領域から突出し、第２の導電型を有する、第１の長尺なウェル領域と、第１のウェル領域の上部に第１の導電型を有する第１のソース領域と、ゲート構造の第２の側面上の第２の長尺なウェル領域であって、ドリフト領域から突出し、第２の導電型を有する、第２の長尺なウェル領域と、第２のウェル領域の上部に第１の導電型を有する第２のソース領域とを含む。第１の長尺なウェル領域の側壁は、第２のセクションによって互いに接続された第１のセクション及び第３のセクションを有し、第１のセクションが第３のセクションと平行であり、第２のセクションと第１及び第３のセクションの一方との交差部が鈍角を規定する。
【0160】
幾つかの実施例では、第２のセクションと第１及び第３のセクションの他方との交差部が優角を規定する。
【0161】
幾つかの実施例において、第２の長尺なウェル領域の側壁は、第５のセクションによって互いに接続された第４のセクション及び第６のセクションを有し、第４のセクションが第６のセクションと平行であり、第５のセクションと第４及び第６のセクションの一方との交差部が鈍角を規定する。
【0162】
幾つかの実施例において、パワー半導体デバイスは、ドリフト領域から突出する複数のアイランド・ウェル領域を更に備え、複数のアイランド・ウェル領域のそれぞれが第２の導電型を有する。
【0163】
幾つかの実施例では、複数のアイランド・ウェル領域が第１及び第２の長尺なウェル領域間にある。
【0164】
幾つかの実施例では、アイランド・ウェル領域のそれぞれが第１の長尺なウェル領域の第１及び第３のセクションと平行な側壁を有する。
【0165】
幾つかの実施例において、ゲート構造は、互いに接続されて平面図で斜めの角度を形成する第１及び第２の部分を備える。
【0166】
幾つかの実施例において、斜めの角度は、平面図で約１１５度から約１２５度の範囲にある。
【0167】
本発明の幾つかの実施例にしたがって、パワー半導体デバイスが提供され、該パワー半導体デバイスは、ワイド・バンド・ギャップ半導体材料を含むとともに第１の導電型を有するドリフト領域を備える半導体層構造と、半導体層構造の上部にあるゲート・トレンチと、ゲート・トレンチ内のゲート構造と、ゲート構造の第１の側面上の第１の長尺なウェル領域であって、第２の導電型を有する、第１の長尺なウェル領域と、第１の導電型を有するとともに、第１の長尺なウェル領域の上部にある第１のソース領域と、ゲート構造の第２の側面上の第２の長尺なウェル領域であって、第２の導電型を有する、第２の長尺なウェル領域と、第１の導電型を有するとともに、第２の長尺なウェル領域の上部にある第２のソース領域と、第１及び第２の長尺なウェル領域間にあって、それぞれが第２の導電型を有する複数の第３のウェル領域と、それぞれの第３のウェル領域の上部に第１の導電型を有する複数の第３のソース領域とを含む。
【0168】
幾つかの実施例において、複数の第３のウェル領域のそれぞれは、ゲート構造によって取り囲まれる側壁を有するアイランドを備える。
【0169】
幾つかの実施例では、第１及び第２の長尺なウェル領域がそれぞれジグザグ形状を有する。
【0170】
幾つかの実施例において、ゲート構造は、互いに接続されて平面図で斜めの角度を形成する第１及び第２の部分を備える。
【0171】
幾つかの実施例において、斜めの角度は、平面図で約１１５度から約１２５度の範囲にある。
【図面の簡単な説明】
【0172】
【図1A】従来のゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図1B】従来のゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図1C】従来のゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図1D】従来のゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図2A】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図2B】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図2C】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図2D】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図3A】本発明の更なる実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図3B】本発明の更なる実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図3C】本発明の更なる実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図3D】本発明の更なる実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図4A】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図4B】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図4C】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図4D】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの半導体層構造を製造する方法を示す概略斜視図である。
【図5A】本発明の更なる実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの斜視図である。
【図6A】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略斜視図である。
【図6B】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略斜視図である。
【図6C】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略斜視図である。
【図6D】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略斜視図である。
【図6E】本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略斜視図である。
【図7】本発明概念の実施例に係るゲート・トレンチ・パワー半導体デバイスの製造方法を示すフローチャートである。
【図8】本発明概念の実施例に係るゲート・トレンチ・パワー半導体デバイスの製造方法を示すフローチャートである。
【図9】本発明概念の実施例に係るゲート・トレンチ・パワー半導体デバイスの製造方法を示すフローチャートである。
【図10】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図14】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図16】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図18】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図19】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図21】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図22】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図23】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの中間構造の平面図である。
【図24】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの中間構造の平面図である。
【図25】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図26】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図27】本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図である。
【図28】本発明の実施例に係るゲート・トレンチ・パワーの概略断面図である。
【図29】本発明の実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示すフローチャートである。
【図30】本発明の実施例に係るゲート・トレンチ・パワー半導体デバイスを製造する方法を示すフローチャートである。
【図31A】本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図33】本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図35】本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図37】本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図38】本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【図39】本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの概略断面図である。
【図40】本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの概略断面図である。
【図41A】本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。
【発明を実施するための形態】
【0173】
炭化ケイ素ベースのゲート・トレンチ縦型パワーＭＯＳＦＥＴは、パワースイッチング動作のためのより効率的な動作をもたらし得る、その固有のより低い特定のオン抵抗に起因して、多くの用途にとって魅力的である。ゲート・トレンチ縦型パワーＭＯＳＦＥＴは、チャネルがゲート・トレンチの側壁に形成されるため、オン状態動作中の比抵抗が低くなる。更に、ゲート・トレンチＭＯＳＦＥＴの側壁チャネルのキャリア移動度は、標準の（つまり、ゲート・トレンチのない）縦型パワーＭＯＳＦＥＴの水平チャネルの対応するキャリア移動度よりも２～４倍高いことが分かっている。この増加したチャネル移動度により、オン状態動作中の電流密度が増加し、より高いスイッチング速度が可能となる。更に、トレンチ形態によりデバイス全体のピッチが縮小され、集積度を向上できる。低い導通損失（オン状態抵抗の減少に起因する）と改善されたスイッチング速度により、ゲート・トレンチＭＯＳＦＥＴは、低から中程度の電圧ブロッキング要件（例えば、６００～１２００ボルト）を持つ高周波電力用途に良く適している。これらのデバイスは、関連する受動部品の要件が緩和され、低コスト、軽量であり、比較的単純な冷却方式が必要な場合がある。
【0174】
ゲート・トレンチ・パワーＭＯＳＦＥＴは、ゲート・トレンチの下端を裏打ちする酸化物ゲート誘電体層（本明細書ではゲート酸化物層とも呼ばれる）に高電界が存在するため、酸化物の信頼性の問題を受けやすい。高電界は、時間の経過とともにゲート酸化物層を劣化させ、最終的にデバイスの故障につながる可能性がある。最も高い電界は、電界集中効果によってゲート酸化物層の電界レベルが劇的に上昇し得るゲート酸化物層のコーナー領域で発生する。ゲート・トレンチＭＯＳＦＥＴが逆ブロッキング動作で動作する場合、最も高い電界レベルは、ゲート・トレンチの下端にあるゲート酸化物層のコーナーで発生する。
【0175】
逆ブロッキング動作中のゲート酸化物層の電界レベルを低減するために、従来のゲート・トレンチ・パワーＭＯＳＦＥＴのゲート・トレンチの下方に、いわゆる「深い遮蔽領域」がしばしば設けられる。これらの深い遮蔽領域は、チャネル領域と同じ導電型を有する高濃度にドープされた半導体層を備える。深い遮蔽領域は、例えば、ゲート・トレンチの下端面からデバイスのドリフト領域内に０．５～１．０ミクロン以上下方に延びることができる。深い遮蔽領域はまた、トレンチの側壁よりも側方に長く延びてもよく、及び／又は場合によってはトレンチの下側に沿って延びてもよい。深い遮蔽領域は、深い遮蔽接続パターンによってＭＯＳＦＥＴのソース端子に電気的に接続される。しかしながら、深い遮蔽領域と深い遮蔽接続パターンを確実に実装することは困難な場合がある。
【0176】
【0177】
図１Ａに示されるように、パワーＭＯＳＦＥＴ１は、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板１０を含む。低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域２０がエピタキシャル成長によって基板１０上に形成される。中程度にドープされたｐ型炭化ケイ素ウェル層３０は、エピタキシャル成長によって、又はｎ型ドリフト領域２０の上部にｐ型ドーパントを注入することによって、ｎ型ドリフト領域２０の上面上に形成される。高濃度にドープされたｎ＋炭化ケイ素ソース・パターン４０が、例えばイオン注入によってｐ型炭化ケイ素ウェル層３０の上部に形成される。炭化ケイ素基板１０、ドリフト領域２０、ウェル層３０及びソース・パターン４０は、そこに形成された様々な領域／パターンと共に、パワーＭＯＳＦＥＴ１の半導体層構造５０を構成する。
【0178】
図１Ｂに示されるように、エッチング・プロセスを実行して、半導体層構造５０の上面に複数のゲート・トレンチ６０を形成することができる。各ゲート・トレンチ６０は、パワーＭＯＳＦＥＴ１の長さ（又は幅）を横切る第１の方向で側方に（すなわち、半導体層構造の主表面と平行に）延在することができる。図１Ａ～図１Ｄでは、第１の方向がページに向かっており、ｘ方向として示される。ゲート・トレンチ６０は、図示のように、ソース・パターン４０及びウェル層３０を通じてドリフト領域２０内に垂直に（すなわち、半導体層構造の主表面に対して垂直に、又はｚ方向に）延在することができ、ゲート・トレンチ６０は、第２の方向（ここでは、第１の方向に垂直なｙ方向）で互いに離間され得る。ゲート・トレンチ６０は、中程度にドープされたｐ型炭化ケイ素ウェル層３０を複数のｐウェル３２に変換するとともに、高濃度にドープされたｎ型炭化ケイ素ソース・パターン４０を複数のｎ型ソース領域４２に変換する。ゲート・トレンチ６０に隣接する各ｐウェル３２の部分は、後述するように、トランジスタ・チャネル３４として作用する。高濃度にドープされたｐ＋炭化ケイ素の深い遮蔽領域７０は、イオン注入によって各ゲート・トレンチ６０の下方に形成される。炭化ケイ素の深い遮蔽領域７０は、それぞれのゲート・トレンチ６０の全長にわたって延在することができる。
【0179】
図１Ｃに示されるように、注入マスク（図示せず）を使用して傾斜イオン注入を行って、各ゲート・トレンチ６０の側壁の１つ（ここでは右側壁）にｐ型ドーパントを注入することができる。図１Ｃにさらに示されるように、このイオン注入ステップは、ゲート・トレンチ６０の各右側壁の下側ｎ型部分を高濃度にドープされたｐ型の深い遮蔽接続パターン７２に変換する。これらの深い遮蔽接続パターン７２は、それぞれの深い遮蔽領域７０をｐウェル３２に電気的に接続する。
【0180】
図１Ｄを参照すると、ゲート酸化物層６２を各ゲート・トレンチ６０の下端面及び側壁に形成する。各ゲート絶縁層６２上にゲート電極６４を形成して各ゲート・トレンチ６０を充填する。ゲート電極６４の露出部分上に金属間誘電体層６６が形成され、ソース接点８０がデバイスの上部に形成される。ソース接点８０は、ｐウェル３２及びｎ型ソース領域４２に物理的及び電気的に接続される。ソース接点８０は、ＭＯＳＦＥＴ１のソース端子を構成してもよく、ソース端子に電気的に接続されてもよい。ドレイン接点８２が基板１０の下面に形成される。図１Ｄの断面図の外側でゲート電極６４に接続されるゲート接点（図示せず）も設けられる。
【0181】
深い遮蔽領域７０は、逆ブロッキング動作中に高電界からゲート絶縁層６２のコーナーを保護するのに効果的であり得る。しかしながら、残念なことに、ソース接点８０を深い遮蔽領域７０に電気的に接続する深い遮蔽接続パターン７２は、チャネル３４の下側にｎ型半導体材料がないため、各ゲート・トレンチ６０の右側壁上のトランジスタ・チャネル３４を動作不能にする。したがって、深い遮蔽接続パターン７２は、深い遮蔽領域７０とソース接点８０との間に必要な電気接続を行なうが、ＭＯＳＦＥＴ１のトランジスタ・チャネル面積の半分を犠牲にする。
【0182】
本発明の実施例によれば、ゲート・トレンチＭＩＳＦＥＴの深い遮蔽領域をそのソース接点に電気的に接続する深い遮蔽接続パターンを形成するための改善された技術が開示される。本明細書に開示されたアプローチは、トランジスタのチャネル領域の犠牲を少なくすることができ、したがってデバイス性能の改善をもたらすことができる。ゲート酸化物層は、その優れた電気特性に起因して殆ど常に使用されるため、以下の本発明の実施例の議論は、ＭＩＳＦＥＴではなくＭＯＳＦＥＴに焦点を当てている。しかしながら、説明した実施例は、酸化物以外の材料で形成されたゲート誘電体層を用いて代替的に実施できることが理解され得る。任意の適切な絶縁材料を使用することができる（例えば、窒化物、酸窒化物、高誘電率材料など）。
【0183】
本発明の実施例に係るＭＯＳＦＥＴは、第１の方向（以下の図ではｘ方向）で側方に延びるゲート・トレンチを有することができる。幾つかの実施例において、ゲート・トレンチを横切る第２の方向（以下の図のｙ方向）で側方に延びる高濃度にドープされたｐ型材料のストライプをＭＯＳＦＥＴに形成することができる。例えば、高濃度にドープされたｐ型材料のストライプは、ゲート・トレンチに対して垂直に延在することができる。これらのストライプは、深い遮蔽領域をＰウェルに、したがってＭＯＳＦＥＴのソース接点に電気的に接続するように、少なくともｐ型の深い遮蔽領域の深さまで延在することができる。高濃度にドープされたｐ型材料のストライプは、例えば、ゲート・トレンチの側壁のおそらく１５％～２５％を占める可能性があるため、デバイスの全チャネル領域の約１５％～２５％を犠牲にするにすぎない（上記の従来のＭＯＳＦＥＴ１の５０％と比較して）。
【0184】
本発明の更なる実施例によれば、ゲート・トレンチ及びゲート・トレンチと交差するソース・トレンチの両方を含むゲート・トレンチ・パワーＭＯＳＦＥＴが提供される。例えば、ソース・トレンチは、ゲート・トレンチに対して垂直に延在することができる。ソース・トレンチの少なくとも一部の下方に深い遮蔽領域が形成され、この深い遮蔽領域は、任意選択的に、ゲート・トレンチの下方に形成されてもよい。ソース接点は、深い遮蔽領域に直接接触するようにソース・トレンチ内に形成され得る。幾つかの実施例において、ゲート電極は、それぞれのゲート・トレンチ内で連続的に延在することができ、ソース・トレンチ内にあるソース接点の部分は、ゲート電極とソース接点とがトレンチ内で「交差」できるようにするべくセグメント化され得る。他の実施例において、ソース接点は、それぞれのソース・トレンチ内で連続的に延在することができ、ゲート電極はセグメント化され得る。
【0185】
本発明の更に別の実施例によれば、ゲート・トレンチを通じて延在して深い遮蔽領域に直接接触するソース接点を有するゲート・トレンチ・パワーＭＯＳＦＥＴが提供される。これらの実施例において、各ゲート電極は、ゲート・トレンチのそれぞれの１つの２つの側壁に沿って延在する第１及び第２のゲート電極部分を含むことができ、ソース接点は、第１及び第２のゲート電極部分間のゲート・トレンチの中央部分を通じて延在することができる。ゲート・トレンチを通じて延びるソース接点の部分から第１及び第２のゲート電極部分を電気的に絶縁する金属間誘電体パターンも各ゲート・トレンチ内に形成され得る。それぞれのソース・トレンチへ延びるソース接点の部分は、それぞれのトレンチの全長にわたって延びる連続部分であってもよく、周期的又は非周期的な間隔でそれぞれのトレンチへ延びる別個のプラグであってもよい。本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴは、従来の深い遮蔽接続パターンアプローチほどＭＯＳＦＥＴのチャネル面積を犠牲にしない信頼できる深い遮蔽接続パターン（又は同等の構造）を含む。したがって、本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴは、改善された性能を示すことができる。
【0186】
ここで、図２Ａ～図９を参照して、本発明の実施例について説明する。本明細書に開示される異なる実施例の特徴は、多くの更なる実施例を提供するために任意の方法で組み合わせることができることが理解され得る。したがって、本発明の様々な特徴が特定の実例に関して以下に説明されるが、多くの更なる実施例を提供するべくこれらの特徴が他の実施例に追加されてもよく及び／又は他の実施例の例示的な特徴の代わりに使用されてもよいことが理解され得る。したがって、本発明は、これらの異なる組み合わせを包含すると理解されるべきである。更に、例示的な実施例はＭＯＳＦＥＴの実装に焦点を当てているが、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、ゲート制御サイリスタなどの他のゲート・トレンチ・パワー半導体デバイスで同じ技術を使用できることが理解され得る。
【0187】
図２Ａ～図２Ｆは、本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ１００を示す概略図である。より具体的には、図２Ａ～２Ｄは、ゲート・トレンチ・パワーＭＯＳＦＥＴ１００の半導体層構造を製造する方法を示す概略斜視図であり、図２Ｅ及び図２Ｆは、半導体層構造上にメタライゼーションが形成された後の図２Ｄのゲート・トレンチ・パワーＭＯＳＦＥＴ１００の断面図を示す、図２Ｄの線２Ｅ－２Ｅ及び線２Ｆ－２Ｆのそれぞれに沿う概略断面図である。
【0188】
図２Ａを参照すると、ｎ型炭化ケイ素基板１１０が提供される。基板１１０は、例えば、４Ｈ－炭化ケイ素又は６Ｈ－炭化ケイ素基板を備えることができる。他の実施例において、基板１１０は、異なる半導体材料（例えば、ＩＩＩ族窒化物ベースの材料、シリコン、ヒ化ガリウム、酸化亜鉛など）又は非半導体材料（例えば、サファイア）であってもよく又はこれらを含んでもよい。基板１１０は、ｎ型不純物で高濃度にドープすることができる（すなわち、ｎ＋炭化ケイ素基板）。不純物は、例えば、窒素又はリンを含み得る。基板１１０のドーピング濃度は、例えば、１×１０１８原子／ｃｍ３～１×１０２１原子／ｃｍ３とすることができるが、他のドーピング濃度を使用することもできる。基板１１０は、幾つかの実施例では比較的厚くてもよい（例えば、２０～１００ミクロン以上）。基板は図では比較的薄い層として示されるが、これはデバイスの他の層及び領域の拡大を可能にするために行なわれており、基板が一般に図示のものよりもかなり厚いことが分かることに留意すべきである。同様に、本発明の実施例に係るＭＯＳＦＥＴの様々な他の層の厚さは、デバイスの様々な部分の拡大図を提供するために原寸に比例して示されない場合がある。
【0189】
低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域１２０を基板１１０上に設けることができる。ｎ型ドリフト領域１２０は、例えば、基板１１０上にエピタキシャル成長によって形成することができる。ｎ型ドリフト領域１２０は、例えば、１×１０１６～５×１０１７ドーパント／ｃｍ３のドーピング濃度を有することができる。ｎ型ドリフト領域１２０は、例えば３～５０ミクロンの基板１１０の上方の垂直高さを有する、厚い領域となり得る。幾つかの実施例において、ｎ型ドリフト領域１２０の上部は、ｎ型ドリフト領域１２０の下部よりも高濃度にドープされるｎ型電流拡散層（図示せず）を備えてもよい。
【0190】
中程度にドープされたｐ型ウェル層１３０が、ｎ型炭化ケイ素ドリフト領域１２０の上面に形成される。中程度にドープされたｐ型ウェル層１３０は、例えば、エピタキシャル成長によって又はイオン注入によって形成され得る。中程度にドープされたｐ型ウェル層１３０は、デバイスのトランジスタ・チャネルにとって望ましいドーピング密度までドープされ得る。幾つかの実施例において、中程度にドープされたｐ型ウェル層１３０は、例えば、１×１０１６原子／ｃｍ３～１×１０１９原子／ｃｍ３のドーピング濃度を有することができる。中程度にドープされたｐ型ウェル層１３０は、幾つかの実施例では、段階的なドーピング・プロファイルを有することができる。
【0191】
図２Ｂを参照すると、注入マスク（図示せず）が図２Ａの構造上に形成され、ストライプ状の開口（図示せず）がマスクに形成される。その後、高エネルギー、高用量のイオン注入プロセスを使用して、中程度にドープされたｐ型ウェル層１３０を通じて、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域１２０へと、高濃度にドープされたｐ型材料のストライプ１７１を形成する。高濃度にドープされたｐ型材料のストライプ１７１は、後の処理ステップで構造内に形成されるゲート・トレンチと少なくとも同じ深さまで延びることができる。
【0192】
図２Ｃを参照すると、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース層１４０が、イオン注入によって中程度にドープされたｐ型ウェル層１３０の上部領域に形成される。幾つかの実施例において、高濃度にドープされたｐ型材料のストライプ１７１は、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース層１４０よりも高濃度にドープされてもよい。例えば、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース層１４０は、１×１０１９原子／ｃｍ３～５×１０２１原子／ｃｍ３のドーピング濃度を有することができ、この場合、ｐ型ストライプ１７１のドーピング濃度は、ｎ型ソース層１４０のドーピング濃度よりも少なくとも１．２倍高い。前述の層１１０、１２０、１３０、１４０（及びストライプ１７１及び後述のｐ型の深い遮蔽領域などの層内に形成された領域）は、ＭＯＳＦＥＴ１００の半導体層構造１５０を備える。
【0193】
図２Ｄを参照すると、複数のゲート・トレンチ１６０が半導体層構造１５０の上面にエッチングによって形成される。１つのゲート・トレンチ１６０（及び２つの他のゲート・トレンチの一部）だけが図２Ｄに示されるが、一般に、多数のゲート・トレンチ１６０が設けられ、各ゲート・トレンチ１６０が基板１１０の上方で第１の方向に延在し（ここでは、ゲート・トレンチはｘ方向に延在する）、ゲート・トレンチ１６０が互いに平行な長さで延びるようにゲート・トレンチ１６０が第２の方向（ここではｙ方向）で互いに離間されるのが分かる。各ゲート・トレンチ１６０は、長さ（ｘ方向の距離に対応する）、幅（ｙ方向の距離に対応する）、及び深さ（ｚ方向の距離に対応する）を有する。長さ方向は最も長い方向であり、したがって、各ゲート・トレンチ１６０の長手方向軸は、ゲート・トレンチ１６０の中央を下って長さ方向に延びる軸を指す。本明細書において、この長さ距離（ｘ方向）は第１方向と称される。各ゲート・トレンチ１６０は、第１及び第２の両側の側壁及び下端面を有し、これらはそれぞれ第１の方向に延在し、したがって長手方向軸と平行に延在する。ストライプ１７１は、ストライプ１７１がゲート・トレンチ１６０と交差するように、第１の方向とは異なる第２の方向に延在する。図示の実施例において、第２の方向は、第１の方向に対して垂直である（すなわち、第２の方向は幅方向／ｙ方向である）が、本発明の実施例はこれに限定されない。
【0194】
各ゲート・トレンチ１６０は、高濃度にドープされたｎ型炭化ケイ素層１４０を貫通して延在し、この炭化ケイ素層を、パワーＭＯＳＦＥＴ１００のソース領域として機能する複数の離間した高濃度にドープされたｎ型炭化ケイ素領域１４２に変換する。各ゲート・トレンチ１６０はまた、この層１３０を複数のｐウェル１３２に変換するために、中程度にドープされたｐ型炭化ケイ素層１３０を通じて延在する。各ゲート・トレンチ１６０はまた、ｎ型ドリフト領域１２０の上面へと延在する。各ゲート・トレンチ１６０の側壁は、各ゲート・トレンチ１６０の両側にある半導体層構造の層／領域の露出表面である。したがって、ソース領域１４２及びストライプ１７１の上部が各側壁の上部を形成／構築し、ｐウェル１３２及びストライプ１７１の中間部分が各側壁の中央部分を形成／構築し、ドリフト領域１２０及びストライプ１７１の下部が各側壁の下部を形成／構築することができる。
【0195】
更に図２Ｄに示されるように、ｐ型ドーパントを各ゲート・トレンチ１６０の下端面に注入することによって、高濃度にドープされたｐ＋炭化ケイ素の深い遮蔽領域１７０が各ゲート・トレンチ１６０の下方に形成される。ゲート・トレンチ１６０の下方にある低濃度にドープされたｎ型ドリフト領域の部分を高濃度にドープされたｐ型領域に変換する高エネルギーの高用量イオン注入ステップによってｐ型の深い遮蔽領域１７０が形成され得る。深い遮蔽領域１７０は、それぞれのゲート・トレンチ１６０の全長にわたって延在し得る。
【0196】
また、図２Ｄに示されるように、高濃度度にドープされたｐ型材料のストライプ１７１は、深い遮蔽領域１７０の上面を越えて下方に延在し、したがって、深い遮蔽領域１７０に電気的に接続される。そのため、ストライプ１７１は、深い遮蔽領域１７０をｐウェル１３２に電気的に接続する深い遮蔽接続パターン１７２として作用する。ストライプ１７１／深い遮蔽接続パターン１７２は半導体層構造１５０の上面まで延びるため、ｐウェル１３２は半導体層構造１５０の上面まで延びる必要はない。
【0197】
図２Ｅ及び逗２Ｆを参照すると、コンフォーマル・ゲート酸化物層が、各ゲート・トレンチ１６０の下端面上及び側壁上に形成される。コンフォーマル・ゲート酸化物層は、酸素含有環境でのアニールによって露出した炭化ケイ素を酸化することによって形成され得る。或いは、コンフォーマル・ゲート酸化物層は、酸化物堆積ステップによって形成されてもよい。コンフォーマル・ゲート酸化物層の一部を除去して、ソース接点１８０がソース領域１４０及び深い遮蔽接続パターン１７２に接続できる開口を形成することができる。コンフォーマル・ゲート酸化物層のこれらの部分の除去は、各ゲート・トレンチ１６０内にゲート酸化物層１６２を残す。
【0198】
ゲート電極１６４は、それぞれのゲート・トレンチ１６０を充填するべく各ゲート酸化物層１６２上に形成される。ゲート電極１６４は、例えば、ポリシリコン、シリケート、又は金属などの導電材料を含むことができる。ゲート酸化物層１６２及びゲート電極１６４の露出部分上に金属間誘電体層１６６が形成され、デバイスの上部上にソース接点１８０が形成される。ソース接点１８０は、１つ以上の金属を含むことができ、深い遮蔽接続パターン１７２及びｎ型ソース領域１４０に物理的及び電気的に接続される。ソース接点１８０は、ＭＯＳＦＥＴ１００のソース端子を備えてもよく、又はソース端子に電気的に接続されてもよい。基板１１０の下面上にドレイン接点１８２が形成される。図２Ｅ及び図２Ｆの断面図の外側でゲート電極１６４に接続されるゲート接点（図示せず）も設けられる。
【0199】
深い遮蔽接続パターン１７２（図２Ｆ）が形成されるゲート・トレンチの側壁の部分は、ゲート電極に隣接するｎ－ｐ－ｎ接合構造を含まないため、トランジスタの一部として動作できない。図２Ｄに示されるように、幾つかの実施例では、第１の方向（すなわち、ゲート・トレンチ１６０が延びる方向）における深い遮蔽接続パターン１７２の範囲は、深い遮蔽接続パターン１７２間にある側壁の領域の範囲の約１５％～２５％にすぎない場合がある。したがって、深い遮蔽領域１７０をソース接点１８０に電気的に接続する深い遮蔽接続パターン１７２を設けるために、図１Ａ－図１Ｅの従来のＭＯＳＦＥＴ１におけるチャネル領域の５０％の犠牲と比較して、チャネル領域の約１５％～２５％のみしか犠牲にされない。他の実施例において、第１方向の深い遮蔽接続パターン１７２の範囲は、深い遮蔽接続パターン１７２間にある側壁の領域の範囲の１０％～３０％、１０％～４０％、２０％～４０％、又は３０％～４０％であってもよい。そのような実施例は全て、図１Ａ－図１ＤのＭＯＳＦＥＴ１００と比較して改善された性能を与えることができる。
【0200】
図３Ａ～図３Ｄは、本発明の更なる実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ２００の半導体層構造を製造する方法を示す概略斜視図である。図３Ｅ及び３Ｆは、半導体層構造上にメタライゼーションが形成された後の図３Ｄのゲート・トレンチ・パワーＭＯＳＦＥＴ２００の断面図を示す、図３Ｄの線３Ｅ－３Ｅ及び線３Ｆ－３Ｆにそれぞれ沿う概略断面図である。ＭＯＳＦＥＴ２００は、前述のＭＯＳＦＥＴ１００と同様であるが、その深い遮蔽接続パターンを形成するために低エネルギー注入を使用して製造することができる。
【0201】
図３Ａを参照すると、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板２１０が設けられ、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域２２０がエピタキシャル成長によって基板２１０上に形成される。中程度にドープされたｐ型ウェル層２３０がｎ型炭化ケイ素ドリフト領域２２０の上面に形成され、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース層２４０が中程度にドープされたｐ型ウェル層２３０上に形成される。基板２１０、ドリフト領域２２０、ウェル層２３０、及びソース層２４０は、半導体層構造２５０を構成する。層２１０、２２０、２３０、２４０は、同じ態様で形成され、前述したゲート・トレンチ・パワーＭＯＳＦＥＴ１００の対応する層と同じ特性を有することができ（例えば、厚さ、ドーピング密度など）、そのため、それ以上の説明は省略する。
【0202】
図３Ｂを参照すると、複数のゲート・トレンチ２６０が、半導体層構造２５０の上面にエッチングによって形成される。各ゲート・トレンチ２６０は、基板２１０の上方で第１の方向（ｘ方向）に延在し、ゲート・トレンチ２６０は、第２方向（ｙ方向）で互いに離間される。各ゲート・トレンチ２６０は、この炭化ケイ素層２４０を複数の離間した高濃度にドープされたｎ型領域２４２に変換するために、高濃度にドープされたｎ型炭化ケイ素層２４０を通じ延在する。また、各ゲート・トレンチ２６０は、中程度にドープされたｐ型炭化ケイ素層２３０を通じて延在し、この層２３０を複数のｐウェル２３２に変換する。また、各ゲート・トレンチ２６０は、ｎ型ドリフト領域２２０の上面へと延在する。
【0203】
更に図３Ｂに示されるように、各ゲート・トレンチ２６０の下端面にｐ型ドーパントを注入することにより、高濃度にドープされたｐ＋炭化ケイ素深い遮蔽領域２７０が各ゲート・トレンチ２６０の下方に形成される。ゲート・トレンチ２６０の下方にある低濃度にドープされたｎ型ドリフト領域の部分を高濃度にドープされたｐ型領域に変換する高エネルギーの高用量イオン注入ステップによってｐ型遮蔽パターン２７０が形成されてもよい。深い遮蔽領域２７０は、それぞれのゲート・トレンチ２６０の全長にわたって延在し得る。
【0204】
図３Ｃを参照すると、フォトレジスト注入ブロッキング・マスク２７６が図３Ｂの構造上に形成され、フォトレジスト注入ブロッキング・マスク２７６をパターン化してその中に複数のストライプ状の開口２７８を形成する。複数のストライプ開口２７８を介して露出されるゲート・トレンチ２６０の両側の側壁を注入するために、一対の低エネルギー、高用量傾斜イオン注入が実行される。その後、マスク２７６を除去することができる。各低エネルギー、高用量傾斜イオン注入は、例えば、１×１０１３～１×１０１５の用量で、１０ｋＶ～３００ｋＶの注入エネルギーで実行され得る。他の例示的な実施例では、注入エネルギーは、１×１０１３～１×１０１５の用量で、１０ｋＶ～２００ｋＶ、１０ｋＶ～１００ｋＶ、又は５０ｋＶ～１００ｋＶであり得る。
【0205】
図３Ｄを参照すると、傾斜イオン注入ステップは、半導体層構造２５０の露出面にｐ型材料の高濃度にドープされたストライプ２７１を形成する。ストライプ２７１は、第２の方向（ｙ方向）に延在してゲート・トレンチ２６０を横切る。図示のように、第２の方向は、第１の方向（すなわち、ゲート・トレンチ２６０が延びる方向）に対して垂直であり得る。図示のように、ストライプ２７１は、ソース領域２４０の上面及び側面、ゲート・トレンチ２６０によって露出されるｐウェル２３２の側面、ゲート・トレンチ２６０によって露出されるドリフト領域２２０の側面、及び深い遮蔽領域２７０の上端面に形成され得る。したがって、高濃度にドープされたｐ型材料のストライプ２７１は、深い遮蔽領域２７０をｐウェル２３２に電気的に接続し、それにより、深い遮蔽接続パターン２７２として機能する。この場合も同様に、深い遮蔽接続パターン２７２が半導体層構造２５０の上端面まで延在するので、ｐウェル２３２は半導体層構造２５０の上端面まで延在する必要はない。
【0206】
深い遮蔽接続パターン２７２は、ゲート・トレンチ２６０の側壁を完全に貫通して延びる必要はなく、代わりに、側壁の表面領域並びにソース領域２４２の上端面及び深い遮蔽領域２７０の上端面の表面領域でだけ延びることができる（図３Ｆ参照）。したがって、深い遮蔽接続パターン１７２と比較して、はるかに低い注入エネルギーを使用して深い遮蔽接続パターン２７２を形成することができ、その結果、半導体結晶への損傷が少なくなる。
【0207】
図３Ｅ及び図３Ｆを参照すると、ゲート酸化物層２６２が、各ゲート・トレンチ２６０の下端面上及び側壁上に（例えば、酸化又は堆積によって）形成され、ゲート電極２６４が、ゲート酸化物層２６２上に形成されて、それぞれのゲート・トレンチ２６０を充填する。次に、金属間誘電体層２６６、ソース接点２８０、及びドレイン接点２８２が形成される。ゲート酸化物層２６２、ゲート電極２６４、金属間誘電体層２６６、ソース接点２８０、及びドレイン接点２８２は、図２Ｅ及び図２Ｆを参照して前述したのと同じ態様で形成することができる。したがって、これ以上の説明は省略する。ゲート接点（図示せず）も従来の態様で形成することができる。
【0208】
図から分かるように、ＭＯＳＦＥＴ２００はＭＯＳＦＥＴ１００と非常に類似しているが、主な違いは、深い遮蔽接続パターン２７２が、ゲート・トレンチ２６０を画定するピラーを完全に貫通して延在する代わりに、ゲート・トレンチ２６０及びソース領域２４０の上面及び側面に沿ってのみ形成されていることである。例示的な実施例では、図２Ａ～２ＦのＭＯＳＦＥＴ１００と同様に、深い遮蔽接続パターン２７２は、ゲート・トレンチ２６０の側壁の表面積の１５％～２５％しか占有し得ない。他の実施例では、第１方向の深い遮蔽接続パターン２７２の範囲は、深い遮蔽接続パターン２７２間にあるゲート・トレンチ２６０の側壁の領域の範囲の１０％～３０％、１０％～４０％、２０％～４０％、又は３０％～４０％であってもよい。そのような実施例は全て、図１Ａ－図１ＤのＭＯＳＦＥＴ１００と比較して改善された性能を与えることができる。
【0209】
図４Ａ～４Ｄは、本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ３００の半導体層構造を製造する方法を示す概略斜視図である。図４Ｅ及び４Ｆは、半導体層構造上にメタライゼーションが形成された後の図４Ｄのゲート・トレンチ・パワーＭＯＳＦＥＴ３００の断面図を示す、図４Ｄの線４Ｅ－４Ｅ及び線４Ｆ－４Ｆにそれぞれ沿う概略断面図である。ＭＯＳＦＥＴ３００は、前述のＭＯＳＦＥＴ２００とほぼ同一であるが、わずかに異なる技術を使用して製造される。
【0210】
図４Ａを参照すると、順次に積層された、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板３１０、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域３２０、中程度にドープされたｐ型ウェル層３３０、及び中程度にドープされた（ｎ）ｎ型炭化ケイ素ソース層３４０を含む半導体層構造３５０が形成される。半導体層構造３５０は、ｎ型炭化ケイ素ソース層３４０がこの実施例ではそれほど高濃度にドープされていないことを除いて、前述の半導体層構造２５０と同一であり得る。例えば、ｎ型炭化ケイ素ソース層３４０は、１×１０２０原子／ｃｍ３未満の濃度までドープすることができる。
【0211】
図４Ｂを参照すると、前述のゲート・トレンチ２６０と同一であり得る複数のゲート・トレンチ３６０が形成される。ゲート・トレンチ３６０は、ｎ型炭化ケイ素層３４０を複数の離間したｎ型領域３４２に変換し、中程度にドープされたｐ型炭化ケイ素層３３０を複数のｐウェル３３２に変換する。高濃度にドープされたｐ＋炭化ケイ素の深い遮蔽領域３７０は、イオン注入によって各ゲート・トレンチ３６０の下方に形成される。
【0212】
図４Ｃを参照すると、フォトレジスト注入ブロッキング・マスク３７６が図４Ｂの構造上に形成され、フォトレジスト注入ブロッキング・マスク３７６をパターン化してそこに複数のストライプ状の開口３７８を形成する。より高いエネルギーの高用量の非傾斜（すなわち、表面に対して垂直な）イオン注入が実行され、深い遮蔽領域３７０の露出部分を更にドープする。マスク３７６は、イオン注入ステップが完了すると除去することができる。高エネルギーの高用量のイオン注入は、例えば、１×１０１３～１×１０１５の用量で、１００ｋＶ～２０００ｋＶの注入エネルギーで行なうことができる。他の例示的な実施例において、注入エネルギーは、１ｘ１０１３～１ｘ１０１５の用量で、何れの場合にも、２００ｋＶ～２０００ｋＶ、４００ｋＶ～２０００ｋＶ、又は５００ｋＶ～２０００ｋＶであってもよい。
【0213】
図４Ｄを参照すると、図４Ｃに示される高エネルギーのイオン注入ステップ中、ｐ型イオンの一部は、深い遮蔽領域３７０の上端面から反射又は「散乱」し、マスク３７６の開口３７８によって露出されるゲート・トレンチ３６０の側壁の部分に埋め込まれる。これらの散乱イオンは、ｎ型ドリフト領域３２０の露出した上部を、深い遮蔽領域３７０をｐウェル３３２に電気的に接続するｐ型材料に変換するとともに、開口３７８によって露出される深い遮蔽領域３７０及びｐウェル３３２の部分のｐ型ドーピング濃度を増大させる。その結果、ｐ型材料のストライプ３７１が、半導体層構造３５０の露出面に形成される。これらのストライプ３７１は、第２の方向（ｙ方向）で延在してゲート・トレンチ３６０と交差する。一般的に言えば、反射されたイオンは、ゲート・トレンチ３６０の露出した側壁の下部に反射する傾向があり、したがって、場合によっては、ストライプ３７１はソース領域３４２へと延在しない場合がある。これは、図４Ｄに示すように、ソース領域３４２の露出部分に十分なｐ型イオンが反射されないからである。したがって、ストライプ３７１は、不連続なストライプであってもよい。そのため、高濃度にドープされたｐ型材料のストライプ３７１は、深い遮蔽領域３７０をｐウェル３３２に電気的に接続し、したがって、深い遮蔽接続パターン３７２として機能する。図４Ｃに関連して前述したイオン注入は、図４Ｄに示されるように、高濃度にドープされたｐ型材料のストライプ３７１が半導体層構造３５０の上面まで完全に延びるようにソース領域３４２の露出した側壁が高濃度にドープされたｐ型領域に変換されるようにするのに十分高い用量で実行される。
【0214】
図４Ｅ及び図４Ｆを参照すると、ゲート酸化物層３６２及びゲート電極３６４がゲート・トレンチ３６０内に形成され、次いで金属間誘電体層３６６、ソース接点３８０及びドレイン接点３８２が形成される。ゲート酸化物層３６２、ゲート電極３６４、金属間誘電体層３６６、ソース接点３８０、及びドレイン接点３８２は、図２Ｅ及び図２Ｆに関連して前述したのと同じ態様で形成することができる。したがって、これ以上の説明は省略する。ゲート接点（図示せず）も従来の態様で形成することができる。図４Ｆに示されるように、深い遮蔽接続パターン３７２は、ゲート・トレンチ３６０の側壁を完全に貫通して延在せず、代わりに側壁の表面領域でのみ延びることができる。更に、この実施例では、深い遮蔽接続パターン３７２はソース領域３４２へと延在しなくてもよい。
【0215】
例示的な実施例においては、図２Ａ－図２ＦのＭＯＳＦＥＴ１００と同様に、深い遮蔽接続パターン３７２は、ゲート・トレンチ２６０の側壁の表面積の１５％～２５％しか占有しない。他の実施例では、第１の方向の深い遮蔽接続パターン３７２の範囲は、深い遮蔽接続パターン３７２間にあるゲート・トレンチ２６０の側壁の領域の範囲の１０％～３０％、１０％～４０％、２０％～４０％、又は３０％～４０％であってもよい。そのような実施例は全て、図１Ａ－図１ＤのＭＯＳＦＥＴ１００と比較して改善された性能を与えることができる。
【0216】
図４Ｇ及び４Ｈは、図４Ａ－図４Ｆに関連して前述したＭＯＳＦＥＴ３００の修正版であるＭＯＳＦＥＴ３００’を形成する方法を示す。特に、図４Ｇは、図４Ａに対応する概略斜視図であり、図４Ｈは、図４Ａに対応する概略斜視図である。
【0217】
図４Ｇに示されるように、この別の実施例では、図４Ａの中程度にドープされたｐ型ウェル層３３０が、より厚い中程度にドープされたｐ型ウェル層３３０’として成長され、図４Ａの高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース層３４０が、注入マスク（図示せず）を使用して中程度にドープされたｐ型ウェル層３３０’に選択的に注入される、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素パターン３４０’と置き換えられる。その結果、中程度にドープされたｐ型ウェル層３３０’は、半導体層構造３５０の上面まで延びる複数の上向きに延びるストライプ３３４を含む。
【0218】
図４Ｈに示されるように、図４Ｂ及び図４Ｃに関連して前述した処理ステップが実行された後、図４Ｈに示される構造が形成される。イオンの散乱によって形成されるｐ型材料のストライプがゲート・トレンチ３６０の側壁までは伸びず、代わりにｐウェル３３２上にのみ延びるように、より低い用量のイオン注入ステップを実行することができる。前述の上方に延びるストライプ３３４は、半導体層構造３５０の上面へのｐ型接続をもたらす。ＭＯＳＦＥＴ３００’は、その他の点ではＭＯＳＦＥＴ３００と同じであってもよく、したがって、その更なる説明は省略される。
【0219】
図５Ａは、本発明の更なる実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ４００の概略断面図であり、断面は、デバイスの半導体層構造の上端面によって画定される平面に沿って取られている。図５Ｂは、図５Ａのゲート・トレンチ・パワーＭＯＳＦＥＴ４００の小領域（図５Ａの領域４０２）の概略斜視図である。
【0220】
図５Ａに示されるように、デバイスの半導体層構造４５０の上端面が示されている。複数のゲート・トレンチ４６０は、半導体層構造４５０の上面を横切って第１の方向に平行に延在する。複数のソース・トレンチ４９０は、半導体層構造４５０の上面を横切って第２の方向に平行に延在する。ソース・トレンチ４９０は、ゲート・トレンチ４６０に対して垂直に延在するように示されるが、本発明の実施例はこれに限定されない。
【0221】
図５Ｂを参照すると、ゲート・トレンチ・パワーＭＯＳＦＥＴ４００は、順次に積層される、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板４１０、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域４２０、中程度にドープされたｐ型ウェル層４３０、及び高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素ソース層４４０を含む。これらの層４１０、４２０、４３０、４４０は、前述のゲート・トレンチ・パワーＭＯＳＦＥＴ１００の対応する層と同じ態様で形成されて同じ特性（例えば、厚さ、ドーピング密度など）を有することができるので、その更なる説明は省略する。基板４１０、ドリフト領域４２０、ウェル層４３０及びソース層４４０は、半導体層構造４５０を構成する。
【0222】
ゲート・トレンチ４６０及びソース・トレンチ４９０の両方が、ソース層４４０を通じて延在してソース領域４４２を画定し、ｐ型ウェル層４３０を通じて延在してｐウェル４３２を画定する。ゲート・トレンチ４６０及びソース・トレンチ４９０もまたドリフト領域４２０の上面へと延在する。幾つかの実施例では、ゲート・トレンチ４６０及びソース・トレンチ４９０は、半導体層構造４５０の上面から同じ深さを有してもよく、及び／又は同じエッチング・プロセスで形成されてもよい。この実施例では、ゲート・トレンチ４６０がソース・トレンチ４９０と交差する位置で各ゲート・トレンチ４５０の両側に半導体材料のピラー４０４が設けられるように、ソース・トレンチ４９０はゲート・トレンチ４６０まで完全に延びていない。ピラー４０４は、後述するように、ゲート酸化物層が形成される各ゲート・トレンチ４９０とその交差するソース・トレンチ４９０との間に壁をもたらす。したがって、各ソース・トレンチ４９０は、同一線上に離間した複数のセグメントを含むセグメント化されたソース・トレンチを備える。
【0223】
ゲート酸化物層４６２及びゲート電極４６４は、ゲート・トレンチ４６０内に形成される。ゲート酸化物層４６２は、各ゲート・トレンチ４６０の下端面上及び側壁上に酸化又は堆積によって形成され得る。ゲート電極４６４は、ゲート酸化物層４６２上に形成されてそれぞれのゲート・トレンチ４６０を充填する。図示の実施例では、ゲート酸化物層４６２及びゲート電極４６４は、それぞれのゲート・トレンチ４６０を通じて連続的に延在する。ソース接点４８０のそれぞれの突出部４８４は、それぞれのソース・トレンチ４９０内に形成される。幾つかの実施例では、ソース接点４８０は、それぞれのソース・トレンチ４９０内へと延びる下方突出部４８４を含むモノリシック・ソース接点４８０であってもよい。図５Ｂは、突出部４８４の上方にあるソース接点４８０の部分を示しておらず、セグメント化されたソース・トレンチ４９０の第１及び第２の部分へと延在する２つの下方突出部４８４のみを示している。ゲート電極４６４をソース接点４８０から分離する金属間絶縁パターン（図示せず）が半導体層構造及びゲート電極の上端面に設けられ、また、ソース接点４８０の突出部４８４がこの金属間絶縁パターンの開口を通じて延在してソース・トレンチ４９０を充填するのが分かる。また、ＭＯＳＦＥＴ４００が、各ゲート電極４６４とゲート端子（図示せず）との間に接続（図示せず）を含むとともに、半導体基板４１０の下端にドレイン接点（図示せず）を含むことも分かる。
【0224】
更に図５Ｂに示されるように、高濃度にドープされたｐ＋炭化ケイ素の深い遮蔽領域４９２が、各ソース・トレンチ４９０の下方に形成される。深い遮蔽領域４９２は、ソース接点４８０（突出部４８４を含む）が形成される前に、各ソース・トレンチ４９０の下端面へとｐ型ドーパントを注入することによって形成され得る。ｐ型遮蔽パターン４９２は、ソース・トレンチ４９０の下方にある低濃度にドープされたｎ型ドリフト領域４２０の部分を高濃度にドープされたｐ型領域に変換する、高エネルギーの高用量のイオン注入ステップによって形成することができる。
【0225】
同様に図５Ｂに示されるように、高濃度にドープされたＰ＋炭化ケイ素の深い遮蔽領域４７０が、各ゲート・トレンチ４６０の下方に任意選択的に形成されてもよい。深い遮蔽領域４７０は、ゲート酸化物層４６２及びゲート電極４６４がゲート・トレンチ４６０内に形成される前に各ゲート・トレンチ４９０の下端面へとｐ型ドーパントを注入することによって形成されてもよい。ｐ型遮蔽パターン４７０は、ゲート・トレンチ４６０の下方にある低濃度にドープされたｎ型ドリフト領域４２０の部分を高濃度にドープされたｐ型領域に変換する高エネルギーの高用量イオン注入ステップによって形成することができる。深い遮蔽領域４９２及び深い遮蔽領域４７０（設けられる場合）は、同じイオン注入プロセスによって形成することができる。上記に示されるように、深い遮蔽領域４７０はいくつかの実施例において省略されてよい。
【0226】
ゲート・トレンチ４６０とソース・トレンチ４９０との間に介挿されるピラー４０４の下端部は、ピラーの下端部をｐ型材料に変換して深い遮蔽領域４９２と深い遮蔽領域４７０（設けられる場合）との間に電気的接続をもたらすべく、イオン注入プロセス中にｐ型イオンで注入されてもよい。場合によっては、ピラー４０４の下端部（各ピラー４０４の下方の領域）にｐ型イオンを十分に注入して、高エネルギーｐ型注入の分散に基づいてこれらの電気接続をもたらすことができる。他の場合には、ピラー４０４の下端部がｐ型材料に変換されるようにするために、傾斜イオン注入が使用されてもよい。勿論、深い遮蔽領域４７０が設けられない場合、ピラー４０４の下端をｐ型材料に変換する理由はないかもしれない。
【0227】
ＭＯＳＦＥＴ４００は、ソース接点４８０が深い遮蔽領域４９２に直接接触し、深い遮蔽領域４９２が深い遮蔽領域４７０に直接接触するため、深い遮蔽接続パターンを何ら含まない。実際には、深い遮蔽領域４９２は、深い遮蔽領域として機能するとともに、深い遮蔽領域４７０をソース接点４８０に電気的に接続する深い遮蔽接続パターンとしても機能する。
【0228】
ソース・トレンチ４９０（すなわちピラー４０４）に隣接するゲート・トレンチ４６０の部分は、ピラーの下端部がｐ型材料に変換される場合、その中に半導体チャネル領域を持たない。ソース・トレンチ４９０のピッチは、ゲート・トレンチ４６０の側壁の表面積の約１５％～２５％のみがソース・トレンチ４９０に隣接するようなピッチであることが予想される。したがって、ＭＯＳＦＥＴ４００は、図１Ａ－図１Ｅの従来のＭＯＳＦＥＴ１と比較して、性能も向上している。
【0229】
【0230】
図５Ｃに示されるように、ＭＯＳＦＥＴ４００Ｂは、図５Ｂに示されるＭＯＳＦＥＴ４００Ａと同様である。２つのデバイス間の主な相違点は、ＭＯＳＦＥＴ４００Ａが、連続するゲート・トレンチ４６０、ゲート誘電体層４６２及びゲート電極４６４、並びにセグメント化されたソース・トレンチ４９０及びソース接点突出部４８４を含むのに対し、ＭＯＳＦＥＴ４００Ｂが、連続するソース・トレンチ４９０及びソース接点突出部４８４、並びにセグメント化されたゲート・トレンチ４６０、ゲート誘電体層４６２及びゲート電極４６４を含むことである。図５Ｄに示されるように、ＭＯＳＦＥＴ４００Ｃは、（ＭＯＳＦＥＴ４００Ａで行われるように）ソース・トレンチ４９０及びソース接点突出部４８４をセグメント化するアプローチと、（ＭＯＳＦＥＴ４００Ｂで行われるように）ゲート・トレンチ４６０、ゲート誘電体層４６２及びゲート電極４６４をセグメント化するアプローチとを組み合わせる。したがって、これらのデバイスの更なる説明は省略する。
【0231】
図６Ａ～６Ｅは、本発明の更に別の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ５００を製造する方法を示す概略断面図である。
【0232】
図６Ａに示されるように、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板５１０、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域５２０、及び中程度にドープされた炭化ケイ素ｐウェル５３２を含む半導体層構造５５０を形成することができる。高濃度にドープされたｎ＋炭化ケイ素ソース領域５４２がｐウェル５３２の上部に形成される。ゲート・トレンチ５６０が従来の態様で半導体層構造５５０の上面に形成される。深い遮蔽領域５７０は、ゲート・トレンチ５６０の下方にイオン注入によって形成される。図６Ａに示される構造は、図１Ｂに関連して前述した従来のＭＯＳＦＥＴ１の構造と同一であり得るため、これ以上の説明は省略する。
【0233】
図６Ｂを参照すると、ゲート・トレンチ５６０の側壁及び下端面を覆うゲート誘電体層５６２が形成される。ゲート誘電体層５６２は、半導体層構造５５０の上端面へも延在し得る。その後、ゲート電極が形成されて、トレンチ５６０を充填する。次に、マスク（図示せず）が形成され、ゲート誘電体層５６２及びゲート電極がエッチングされて、深い遮蔽領域５７０の中央部分を露出させる予備ソース・トレンチ５９１が形成される（すなわち、ゲート・トレンチ５６０の中央部分が再び開かれる）。予備ソース・トレンチ５９１は、連続的（すなわち、それぞれのゲート・トレンチの全長にわたって延在し得る）又は不連続的（図６Ｂでは連続的として示されている）であり得る。予備ソース・トレンチ５９１は、各ゲート電極を第１及び第２のゲート電極５６４－１、５６４－２に分割することができる。
【0234】
図６Ｃを参照すると、その後、予備ソース・トレンチ５９１を充填し、ゲート電極５６４－１、５６４－２の露出部分を覆う金属間絶縁パターン５６６が形成される。
【0235】
図６Ｄを参照すると、エッチングマスク（図示せず）が形成され、金属間絶縁パターン５６６がエッチングされてソース・トレンチ５９０が形成される。各ソース・トレンチ５９０は、それぞれのゲート・トレンチ５６０の中心を通じ延び、深い遮蔽領域５７０を露出させる。
【0236】
図６Ｅを参照すると、ソース接点５８０がデバイスの上面に形成される。ソース接点５８０は、ソース・トレンチ５９０を充填する下方突出部５８４を含む。突出部５８４は、深い遮蔽領域５７０に直接接触し、したがって、ソース接点５８０と深い遮蔽領域５７０との間の直接的な電気接続をもたらし、別個の深い遮蔽接続パターンの必要性を排除する。
【0237】
ゲート・トレンチ５６０を通じて延在して深い遮蔽領域５７０に直接接触するようにソース接点５８０を構成することによって、深い遮蔽接続パターンの必要性を排除することができる。図示の実施例において、ソース接点５８０の各下方突出部５８４は、それが存在するそれぞれのゲート・トレンチ５６０の全長にわたって延在し、したがって、第１及び第２のゲート電極５６４－１、５６４－２は、ゲート・トレンチ５６０の外側でのみ互いに電気的に接続される別個の接点であってもよい。他の実施例において、下方突出部５８４は、それぞれのゲート・トレンチ５６０の全長にわたって延在しないプラグを備えてもよい。そのような実施例において、第１及び第２のゲート電極５６４－１、５６４－２は、プラグ５８４を含まないゲート・トレンチ５６０の部分内で互いに電気的に接続され得る。
【0238】
【0239】
図７及び図２Ａ～図４Ｆを参照すると、工程はワイド・バンド・ギャップ半導体層構造の形成から開始することができる（ブロック６００）。半導体層構造は、基板と、エピタキシャル成長及び／又はイオン注入によって形成される基板上に成長される複数の半導体層とを含むことができる。半導体層構造は、第１の導電型を有するドリフト領域を含むことができる。半導体層構造は、ドリフト領域上に第２の導電型を有するウェル領域と、ウェル領域の上部に第１の導電型を有するソース領域とを更に含んでもよい。半導体層構造の上面にゲート・トレンチが形成される（ブロック６１０）。ゲート・トレンチは、第１の方向に延びるとともに、下端面、第１の方向に延びる第１の側壁、及び第１の方向に延びる第２の側壁を有することができる。
【0240】
第２の導電型を有する深い遮蔽領域が、ゲート・トレンチの下端面の下方の半導体層構造に形成される（ブロック６２０）。深い遮蔽領域がイオン注入によって形成されてもよい。第２の方向に延在して深い遮蔽パターンと交差する複数の離間された深い遮蔽接続パターンが形成される（ブロック６３０）。幾つかの実施例において、第２の方向は、第１の方向に対して垂直であってもよい。チャネル領域は、深い遮蔽接続パターン間のゲート・トレンチの側壁に画定される。
【0241】
図８及び図５Ａ～図５Ｄを参照すると、工程はワイド・バンド・ギャップ半導体層構造の形成から開始することができる（ブロック７００）。半導体層構造は、基板と、エピタキシャル成長によって基板上に成長される及び／又はイオン注入によって形成される複数の半導体層とを含むことができる。半導体層構造は、第１の導電型を有するドリフト領域を含むことができる。半導体層構造は、ドリフト領域上に第２の導電型を有するウェル領域と、ウェル領域の上部に第１の導電型を有するソース領域とを更に含んでもよい。複数のゲート・トレンチが半導体層構造の上面に形成される（ブロック７１０）。ゲート・トレンチは、第１の方向に延在されるとともに、第１の方向に対して垂直な第２の方向で互いに離間され得る。各ゲート・トレンチは、下端面、第１の方向に延びる第１の側壁、及び第１の方向に延びる第２の側壁を有することができる。
【0242】
複数のソース・トレンチも、半導体層構造の上面に形成される（ブロック７２０）。幾つかの実施例において、ソース・トレンチは、ゲート・トレンチと交差するとともに、第２の方向に延びることができる。ゲート・トレンチ及びソース・トレンチは、共通のエッチング・プロセスを使用して形成することができる。第２の導電型を有する複数の深い遮蔽領域が、ソース・トレンチの下端面の下方の半導体層構造に形成される（ブロック７３０）。深い遮蔽領域は、イオン注入によって形成することができる。それぞれのゲート・トレンチの下方に任意選択的に深い遮蔽領域を形成することができる。
【0243】
図９及び図６Ａ～図６Ｅを参照すると、工程はワイド・バンド・ギャップ半導体層構造の形成から開始することができる（ブロック８００）。半導体層構造は、基板と、エピタキシャル成長によって基板上に成長される及び／又はイオン注入によって形成される複数の半導体層とを含むことができる。半導体層構造は、第１の導電型を有するドリフト領域を含むことができる。半導体層構造は、ドリフト領域上に第２の導電型を有するウェル領域と、ウェル領域の上部に第１の導電型を有するソース領域とを更に含んでもよい。半導体層構造の上面にゲート・トレンチが形成される（ブロック８１０）。ゲート・トレンチは、第１の方向に延びるとともに、下端面、第１の方向に延びる第１の側壁、及び第１の方向に延びる第２の側壁を有することができる。
【0244】
第２の導電型を有する深い遮蔽領域が、ゲート・トレンチの下端面の下方の半導体層構造に形成される（ブロック８２０）。深い遮蔽領域は、イオン注入によって形成することができる。深い遮蔽領域は、イオン注入によって形成することができる。ゲート・トレンチの第１の側壁に第１のゲート電極を形成し（ブロック８３０）、ゲート・トレンチの第２の側壁に第２のゲート電極を形成する（ブロック８４０）。第１及び第２のゲート電極は、モノリシック・ゲート電極として形成することができ、モノリシック・ゲート電極の中間部分の少なくとも一部を除去することができる。第１及び第２のゲート電極間にソース接点が形成される（ブロック８５０）。ソース接点は、深い遮蔽領域に直接接触することができる。
【0245】
図１０はゲート・トレンチ・パワーＭＯＳＦＥＴの平面図である。図１１は、本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ６００－１を示す、図１０のＡ－Ａ’線に沿う概略断面図である。図１２及び図１３は、図１１に示されるゲート・トレンチ・パワーＭＯＳＦＥＴ６００－１の２つの修正された実施例６００－２及び６００－３をそれぞれ示す。図１０は、図面を簡略化するために、ゲート・トレンチ・パワーＭＯＳＦＥＴの全ての要素ではなく、要素のグループを示す。
【0246】
図１０及び図１１を参照すると、ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－１は、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板６１０、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域６２０、及び中程度にドープされた炭化ケイ素ｐウェル６３２を含む。ｐウェル６３２の上部には高濃度にドープされたｎ＋炭化ケイ素ソース領域６４２が設けられる。半導体層構造６５０は、基板６１０、ドリフト領域６２０、ｐウェル６３２、及びソース領域６４２を含み、これらを総称して半導体層構造と呼ぶことができる。ｐウェル６３２及びソース領域６４２のそれぞれは、ｘ方向として指定される第１の方向で長手方向に延びるライン形状を有することができる。ドレイン接点６８２は、基板６１０の下面に設けられる。
【0247】
２つの隣接するｐウェル６３２間に、第１及び第２のゲート構造６６８－１及び６６８－２が設けられる。第１及び第２のゲート構造６６８－１、６６８－２のそれぞれは、第１の（ｘ）方向で長手方向に延びるライン形状を有し、ｙ方向として示される第２の方向で互いに離間され得る。ソース接点６８０が、第１及び第２のゲート構造６６８－１及び６６８－２上に設けられ、第１及び第２のゲート構造６６８－１及び６６８－２から電気的に絶縁される。深い遮蔽領域６７０がドリフト領域６２０に設けられる。それぞれの深い遮蔽領域６７０は、第１のゲート構造６６８－１の下方から第２のゲート構造６６８－２の下方まで延び、ｐ型ドーパントを含む。第１及び第２のゲート構造６６８－１及び６６８－２のそれぞれは、深い遮蔽領域６７０と垂直に重なり合う。本明細書で使用されるように、要素Ａが要素Ｂと垂直に重なり合うという言及（又は同様の用語）は、両方の要素Ａ，Ｂと交差する少なくとも１つの垂直線を引くことができることを意味する。垂直方向は、基板６１０の主表面に垂直なｚ方向として指定される第３の方向を指す。層６１０、６２０、６３２、６７４、６７０、６８０及び６８２は、前述のゲート・トレンチ・パワーＭＯＳＦＥＴ５００の対応する層と同じ又は同様の特性（例えば、厚さ、ドーピング密度など）を有し得るので、その更なる説明は省略される。
【0248】
深い遮蔽領域６７０とソース接点６８０との間に直接的な電気接続をもたらすために接続領域６８６が深い遮蔽領域６７０上に設けられる。接続領域６８６は、深い遮蔽領域６７０から上方に突出し、第１及び第２のゲート構造６６８－１及び６６８－２を互いに分離する。幾つかの実施例において、接続領域６８６は、図１１に示すように、深い遮蔽領域の中央部分から第２の（ｙ）方向で突出する。幾つかの実施例において、接続領域６８６は、ｐ型ドーパントを含む半導体層である。例えば、接続領域６８６は、ｐ型ドーパントを含む炭化ケイ素層である。接続領域６８６は、深い遮蔽領域６７０のドーパント濃度よりも高いドーパント濃度を有することができる。例えば、接続領域６８６の少なくとも一部のドーパント濃度は、５×１０１７原子／ｃｍ３～５×１０２０原子／ｃｍ３であってもよい。幾つかの実施例において、接続領域６８６は、図１０に示されるように、平面図で実質的に第１のゲート構造６８６－１の長さにわたって延在する。
【0249】
第１及び第２のゲート構造６６８－１及び６８６－２のそれぞれは、接続領域６８６に面して隣接する内側側壁と、内側側壁の反対側の外側側壁とを含む。第１及び第２のゲート構造６６８－１及び６８６－２の内側側壁は接続領域６８６と接触する。第１及び第２のゲート構造６６８－１及び６８６－２のそれぞれは、ゲート電極６６４、外側の側壁を画定するゲート誘電体層６６２、及び内側の側壁を画定するゲート間誘電体層６６３も含む。ゲート誘電体層６６２はまた、ゲート電極６６４と深い遮蔽領域６７０との間で延在する。幾つかの実施例において、ゲート間誘電体層６６３は、第２の（ｙ）方向で厚さを有し、その厚さは、実質的に、第２の（ｙ）方向におけるゲート誘電体層６６２の厚さ以上である。第１及び第２のゲート構造６６８－１及び６８６－２のそれぞれは、ゲート電極６６４とソース接点６８０との間の電気的絶縁のためのキャッピング層６６５を更に含む。ゲート電極６６４は、導電性材料（例えば、ドープされたポリシリコン、シリサイド化されてドープされたポリシリコン、金属又は複合金属、金属窒化物）を含み、ゲート誘電体層６６２、ゲート間誘電体層６６３、及びキャッピング層６６５のそれぞれは、絶縁材料（例えば、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物）を含む。
【0250】
図１２を参照すると、ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－２は、ＭＯＳＦＥＴ６００－１と非常に類似し得るが、主な違いは、深い遮蔽領域６７０が第２の方向でより広い幅を有することである。深い遮蔽領域６７０の両側の側壁は、第１及び第２のゲート構造６６８－１及び６６８－２の外側側壁を越えて突出し、例えば逆ブロッキング動作中に第１及び第２のゲート構造６６８の下部コーナーに隣接するゲート誘電体層６６２内の電界レベルを更に低減することができる。深い遮蔽領域６７０は、第１及び第２のゲート構造６６８が垂直に重なり合わない部分を含むことができる。
【0251】
図１３を参照すると、ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－３は、ＭＯＳＦＥＴ６００－１と非常に類似し得るが、主な違いは、更なる下端誘電体層６６９が第１及び第２のゲート構造６６８－１及び６６８－２と深い遮蔽領域６７０との間に設けられて例えば逆ブロッキング動作中にゲート誘電体層６６２内の電界レベルを更に減少させることである。下端誘電体層６６９のそれぞれの上端面の中央部分は湾曲していてもよい。幾つかの実施例において、下端誘電体層６６９は、ゲート誘電体層６６２とは異なる材料を含むことができる。下端誘電体層６６９は、ホウ素（Ｂ）、リン（Ｐ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）などの添加剤を含むことができる。幾つかの実施例において、ソース領域６４２によって画定される第１のコーナー６４２ｃ及び／又はドリフト領域６２０によって画定される第２のコーナー６２０ｃは、丸いコーナーであってもよい。
【0252】
図１４はゲート・トレンチ・パワーＭＯＳＦＥＴ６００－４の平面図であり、図１５は、本発明の実施例に係る図１４のＡ－Ａ’線に沿うゲート・トレンチ・パワーＭＯＳＦＥＴ６００－４の概略断面図である。図１４は、図面を簡略化するために、ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－４の全ての要素ではなく、要素のグループを示す。ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－４は、ＭＯＳＦＥＴ６００－１と非常に類似し得るが、主な違いは、接続領域６８６がより幅広い上部６８６ｕを含むことである。第２の方向における上部６８６ｕの幅は、第２の（ｙ）方向における接続領域６８６の幅よりも広い。上部６８６ｕは、図１５に示すように、ゲート間誘電体層６６３、並びに第１及び第２のゲート構造６６８－１及び６６８－２の少なくとも一部と垂直に重なり合うことができる。接続領域６８６の上部６８６ｕは、ソース接点６８０との界面面積を増加させ、したがって、ソース接点６８０との低抵抗オーミック接点を形成する。
【0253】
図１６はゲート・トレンチ・パワーＭＯＳＦＥＴ６００－５の平面図であり、図１７は、本発明の実施例に係る図１６のＢ－Ｂ’線に沿うゲート・トレンチ・パワーＭＯＳＦＥＴ６００－５の概略断面図である。図１６は、図面を簡略化するために、ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－５の全ての要素ではなく、要素のグループを示す。ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－５は、ＭＯＳＦＥＴ６００－１と非常に類似し得るが、主な違いは、接続領域６８６が突出部６８６ｐを含むことである。突出部６８６ｐは接続領域６８６の直線部分から第２の（ｙ）方向で突出し、第１及び第２ゲート構造６６８－１、６６８－２内へと突出する。接続領域６８６の上部６８６ｕと同様に、接続領域６８６の突出部６８６ｐは、ソース接点６８０との界面面積を増加させ、したがって、ソース接点６８０との低抵抗オーミック接点を形成する。図１６の線Ａ－Ａ’に沿うゲート・トレンチ・パワーＭＯＳＦＥＴ６００－５の断面図は、図１１～図１３に示されるものの１つと実質的に同一であり得る。
【0254】
図１８は、本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ６００－６の平面図である。図１８は、図面を簡略化するために、ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－６の全ての要素ではなく、要素のグループを示す。ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－６は、ＭＯＳＦＥＴ６００－１と非常に類似し得るが、主な違いは、デバイスが複数の同一線上の的に離間した接続領域６８６を含み、そのそれぞれが第１及び第２のゲート構造６６８－１及び６６８－２間にあることである。複数の接続領域６８６は、第１の（ｘ）方向で互いに離間される。
【0255】
図１９は、本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ６００－７の平面図であり、図２０Ａ及び図２０Ｂは、図１９の線Ｃ－Ｃ’及び線Ｄ－Ｄ’にそれぞれ沿うゲート・トレンチ・パワーＭＯＳＦＥＴ６００－７の概略断面図である。図１９は、図面を簡略化するために、ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－７の全ての要素ではなく、要素のグループを示す。図１９、図２０Ａ及び図２０Ｂを参照すると、それぞれがｐウェル６３２及びソース領域６４２を含む半導体層構造の部分は、互いに離間され、２次元的に配置される。これらの部分のそれぞれは、第１及び第２のゲート構造６６８－１及び６６８－２の下面に対して上方に突出するため、突出部と呼ぶことができる。各突出部において、ソース領域６４２は、平面図でｐウェル６３２を取り囲むことができる。幾つかの実施例において、各突出部は、図１９に示されるように、平面図でほぼ六角形の形状を有する。
【0256】
各突出部は、主ゲート構造６６８ｍ、第１のゲート構造６６８－１、及び第２のゲート構造６６８－２を含むゲート構造によって取り囲まれる。深い遮蔽領域６７０がゲート構造の下方に設けられる。ＭＯＳＦＥＴ６００－７は、深い遮蔽領域６７０から上方に突出して互いに離間される複数の接続領域６８６を含む。
【0257】
図１９及び図２０Ａを参照すると、主ゲート構造６６８ｍは、互いに対向する隣接する突出部の側壁間に設けられ、単一のゲート電極６６４ｍを含む。図１９及び図２０Ｂを参照すると、接続領域６８６のそれぞれは、突出部のそれぞれの縁部に隣接して設けられ、単一のゲート電極６６４ｍを第１及び第２のゲート構造６６８－１及び６６８－２のゲート電極６６４に分割する。幾つかの実施例において、接続領域６８６のそれぞれは、より幅広い上部（例えば、図１５の上部６８６ｕ）を含むことができる。
【0258】
図２１、図２２、及び図２５は、本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴを製造する方法を示す概略断面図であり、図２３及び図２４は、ゲート・トレンチ・パワーＭＯＳＦＥＴ６００－５及び６００－７の中間構造の平面図である。
【0259】
図２１を参照すると、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域６２０が、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板６１０上に形成され得る。例えば、ドリフト領域６２０は、シード層としての基板６１０を使用してエピタキシャル成長プロセスによって形成され得る。ドリフト領域６２０は、その後のプロセスによってドリフト領域６２０の上部にｐウェル及びソース領域（例えば、図２５のｐウェル６３２及びソース領域６４２）を形成するのに十分な厚さを有するように形成され得る。ドリフト領域６２０を形成した後、ドリフト領域６２０内に深い遮蔽領域６７０を形成することができる。深い遮蔽領域６７０のそれぞれは、図１０に示すように、第１の方向で長手方向に延びるライン形状を有することができる。深い遮蔽領域６７０は、例えばイオン注入プロセスによってｐ型ドーパントをドリフト領域６２０に加えることによって形成される。幾つかの実施例では、深い遮蔽領域６７０を形成するためのイオン注入プロセス中に、ｐ型ドーパントを含む予備接続領域６８６’が深い遮蔽領域６７０上に形成され得る。
【0260】
図２２を参照すると、ドリフト領域６２０の上部に第１のゲート・トレンチ６９４－１及び第２のゲート・トレンチ６９４－２を形成することによって接続領域６８６を形成する。第１及び第２のゲート・トレンチ６９４－１及び６９４－２は、ドリフト領域６２０及び／又は予備接続領域６８６’をエッチングすることにより形成される。一対の第１及び第２のゲート・トレンチ６９４－１及び６９４－２が、単一の深い遮蔽領域６７０上に形成され、第１及び第２のゲート・トレンチ６９４－１及び６９４－２は、深い遮蔽領域６７０並びに接続領域６８６の両側面を露出させる。第１及び第２のゲート・トレンチ６９４－１及び６９４－２並びに接続領域６８６のそれぞれは、ＭＯＳＦＥＴ６００－１、６００－２、６００－３を形成するために第１の（ｘ）方向で長手方向に延びるライン形状を有し得る。ドリフト領域６２０及び／又は予備接続領域６８６’をエッチングする間、接続領域６８６は、より幅広い上部（例えば、図１５の上部６８６ｕ）を有するように形成され得る。
【0261】
第１及び第２のゲート・トレンチ６９４－１及び６９４－２を形成した後、ｐ型ドーパントを、例えばイオン注入プロセスによって接続領域６８６に添加することができる。例えば、２つの別々の傾斜イオン注入プロセス（図２２に傾いた矢印で表わされる）を実行して、第１及び第２のゲート・トレンチ６９４－１及び６９４－２に対して露出される、接続領域６８６の両側の側壁を通じて接続領域６８６にｐ型ドーパントを添加することができる。これらの傾斜イオン注入プロセスは、接続領域６８６のｐ型ドーパント濃度を増加させ、それによってその導電率を高める。更に、それらの傾斜イオン注入プロセスは、接続領域６８６の両側の側壁が後続の酸化プロセスによって比較的速く酸化されるように、接続領域６８６の両側の側壁を僅かに損傷させる。その結果、図１１に示すように、接続領域６８６の両側の側壁上に形成されたゲート間誘電体層６６３は、ｐウェル６３２及びソース領域６４２上に形成されたゲート誘電体層６６２よりも厚くすることができる。
【0262】
図２３及び図２４は、図２２に対応する平面図であり、それぞれＭＯＳＦＥＴ６００－５及び６００－７の中間構造である。図２３を参照すると、接続領域６８６が、第１ゲート・トレンチ６９４－１と第２ゲート・トレンチ６９４－２との間に形成され、接続領域６８６の直線部分から第２の（ｙ）方向で突出する突出部６８６ｐを含む。突出部６８６ｐは、第１及び第２ゲート・トレンチ６９４－１、６９４－２内へ突出し、第１の（ｘ）方向で互いに離間される。
【0263】
図２４を参照すると、ドリフト領域６２０及び／又は予備接続領域６８６’をエッチングすることによって、深い遮蔽領域６７０を露出させるゲート・トレンチが形成される。ゲート・トレンチは、ドリフト領域６２０の突出部６２０ｐと、ドリフト領域６２０から上方に突出する接続領域６８６とを画定する。ゲート・トレンチは、２つの隣接する突出部６２０ｐの側壁間の主ゲート・トレンチ６９４ｍと、突出部６２０ｐと接続領域６８６との間の第１及び第２のゲート・トレンチ６９４－１及び６９４－２とを含む。ドリフト領域６２０の突出部６２０ｐのそれぞれは、平面図で六角形の形状を有することができる。
【0264】
図２５を参照すると、ドリフト領域６２０の上部にｐ型ドーパントを添加することによってｐウェル６３２が形成され、ｐウェル６３２の上部にｎ型ドーパントを添加することによってソース領域６４２が形成される。ｐウェル６３２及びソース領域６４２のそれぞれは、例えば、イオン注入プロセスによって形成することができる。
【0265】
幾つかの実施例では、第１及び第２のゲート・トレンチ６９４－１及び６９４－２が形成される前に、ドリフト領域６２０の上部にｐウェル６３２及びソース領域６４２が形成される。
【0266】
再び図１１を参照すると、ｐウェル６３２及びソース領域６４２を形成した後、ゲート間誘電体層６６３及びゲート誘電体層６６２が、例えば、酸化プロセスによって第１及び第２ゲート・トレンチ６９４－１、６９４－２に形成され、その後、ゲート電極６６４とキャッピング層６６５が第１及び第２ゲート・トレンチ６９４－１、６９４－２内に形成される。
【0267】
再び図１３を参照すると、幾つかの実施例では、ゲート間誘電体層６６３及びゲート誘電体層６６２を形成する前に、第１及び第２のゲート・トレンチ６９４－１及び６９４－２内に下端誘電体層６６９を形成することができる。下端誘電体層６６９は、酸化プロセス、薄膜堆積プロセス及び／又はアニーリングプロセスによって形成されてもよい。下端誘電体層６６９は、添加剤、例えば、ホウ素（Ｂ）、リン（Ｐ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、マグネシウム（Ｍｇ）、及び／又は鉛（Ｐｂ）を含むことができる。第１及び第２のゲート・トレンチ６９４－１及び６９４－２の側壁が露出されるように、下端誘電体層６６９を部分的に除去するべく後続のエッチング・プロセスが実行されてもよい。下端誘電体層６６９が酸化プロセスによって形成されるとき、ソース領域６４２によって画定される第１のコーナー６４２ｃ及び／又はドリフト領域６２０によって画定される第２のコーナー６２０ｃが酸化によって丸められてもよい。
【0268】
再び図１５を参照すると、幾つかの実施例では、キャッピング層６６５の一部が除去されて、接続領域６８６の両側の側壁の上部が露出され、その後、キャッピング層６６５上に上部６８６ｕが形成される。例えば、上部６８６ｕは、エピタキシャル成長プロセスを介して接続領域６８６から成長されてもよい。
【0269】
図２６及び図２７は、本発明の実施例に係るドリフト領域６２０及び深い遮蔽領域６７０を形成する方法を示す概略断面図である。図２６を参照すると、ドリフト領域６２０の下部が、例えば、基板６１０をシード層として使用するエピタキシャル成長プロセスによって基板６１０上に形成され、その後、イオン注入プロセスによって深い遮蔽領域６７０が形成され得る。図２７を参照すると、ドリフト領域６２０及び深い遮蔽領域６７０の下部には、例えばドリフト領域６２０及び深い遮蔽領域６７０の下部をシード層として使用するエピタキシャル成長プロセスにより、ドリフト領域６２０の上部が形成される。その後は、図２１～図２５に関連して説明したのと同様のプロセスを行なってゲート・トレンチ・パワーＭＯＳＦＥＴを形成する。
【0270】
図２８は、本発明の実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ７００の概略断面図である。ゲート・トレンチ・パワーＭＯＳＦＥＴ７００は、ＭＯＳＦＥＴ５００と非常に類似し得るが、主な違いは、ＭＯＳＦＥＴ７００が半導体材料（例えば、ドープされたポリシリコン）を含む接続領域７８６を含むことである。
【0271】
ＭＯＳＦＥＴ７００は、高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板７１０、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域７２０、及び中程度にドープされた炭化ケイ素ｐウェル７３２を含む。高濃度にドープされたｎ＋炭化ケイ素ソース領域７４２が、ｐウェル７３２の上部に設けられる。２つの隣接するｐウェル７３２間には、第１及び第２のゲート構造７６８が設けられる。第１及び第２のゲート構造７６８のそれぞれは、ゲート誘電体層７６２、ゲート電極７６４、及び金属間絶縁パターン７６６を含む。ソース接点７８０が第１及び第２のゲート構造７６８上に設けられる。深い遮蔽領域７７０がドリフト領域７２０に設けられる。第１及び第２のゲート構造７６８のそれぞれは、深い遮蔽領域７７０と垂直方向で重なり合う。接続領域７８６は、深い遮蔽領域７７０上に設けられて、深い遮蔽領域７７０とソース接点７８０との間に直接的な電気接続をもたらす。ドレイン接点７８２が、基板７１０の下面に設けられる。図２８に示されるすべての層は、接続領域７８６を除き、前述したゲート・トレンチ・パワーＭＯＳＦＥＴ５００の対応する層と類似又は同一の特性（例えば、厚さ、ドーピング密度など）を有することができるので、その更なる説明は省略される。
【0272】
ＭＯＳＦＥＴ７００は、図６Ａ～図６Ｄに関連して説明した方法と同様の方法で形成することができる。図６Ｄに示されるものと同様のＭＯＳＦＥＴ７００の中間構造の後、接続領域７８６は、例えばエピタキシャル成長プロセスによって、第１及び第２のゲート構造７６８間の深い遮蔽領域７７０上に形成される。
【0273】
【0274】
図２９並びに図２１、図２２、及び図２５を参照すると、工程は、ワイド・バンド・ギャップ半導体層構造の形成から開始することができる（ブロック１０００）。半導体層構造は、基板と、エピタキシャル成長プロセス及び／又はイオン注入プロセスによって基板上に形成される複数の半導体層とを含むことができる。半導体層構造は、第１の導電型を有するドリフト領域を含むことができる。
【0275】
第２の導電型を有する深い遮蔽領域がドリフト領域内に形成される（ブロック１０１０）。深い遮蔽領域は、イオン注入プロセスによって形成することができる。深い遮蔽領域から上方に突出する接続領域が、深い遮蔽領域上に形成される（ブロック１０２０）。接続領域は、深い遮蔽領域上に一対のゲート・トレンチを形成することによって形成される。一対のゲート・トレンチは、深い遮蔽領域を露出させる。接続領域の両側の側壁上にゲート構造が形成される（ブロック１０３０）。
【0276】
図３０並びに図６Ａ～図６Ｄ及び図２７を参照すると、工程は、ワイド・バンド・ギャップ半導体層構造の形成から開始することができる（ブロック１１００）。半導体層構造は、基板と、エピタキシャル成長プロセス及び／又はイオン注入プロセスによって基板上に形成される複数の半導体層とを含むことができる。半導体層構造は、第１の導電型を有するドリフト領域を含むことができる。
【0277】
第２の導電型を有する深い遮蔽領域がドリフト領域内に形成される（ブロック１１１０）。一対のゲート構造が深い遮蔽領域上に形成される（ブロック１１２０）。ゲート構造はそれぞれ、第１の方向で長手方向に延在することができ、第１の方向に対して垂直な第２の方向で互いに離間され得る。一対のゲート構造の間で、深い遮蔽領域の一部が露出される。深い遮蔽領域上に接続領域が形成される（ブロック１１３０）。接続領域は、選択的エピタキシャル成長プロセスによって深い遮蔽領域から成長され得る。
【0278】
図３１Ａは、本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ８００－１の平面図であり、図３１Ｂは、ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－１のゲート構造の平面図である。図３２は、図３１のＥ－Ｅ’線に沿う概略断面図である。説明を簡単にするために、図３２の幾つかの要素（例えば、キャッピング層８６５及びソース接点８８０）が図３１Ａから省かれる。
【0279】
図３１Ａ、図３１Ｂ、及び図３２を参照すると、ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－１は、ドリフト領域８２０上に高濃度にドープされた（ｎ＋）ｎ型炭化ケイ素基板８１０、低濃度にドープされた（ｎ－）炭化ケイ素ドリフト領域８２０、中程度にドープされた炭化ケイ素ｐウェル領域８３２＿１及び８３２＿２及び、高濃度にドープされたｎ＋炭化ケイ素基板８４２を含む。ソース領域８４２のそれぞれは、ウェル領域８３２＿１及び８３２＿２のそれぞれの上部にあってもよい。ドリフト領域８２０、ウェル領域８３２＿１、８３２＿２、及びソース領域８４２は、総称して半導体層構造と称される。基板８１０の下面にドレイン接点８８２を設けることができる。半導体層構造の上部に、ゲート・トレンチ８６０及びゲート・トレンチ８６０内のゲート構造８６８が設けられる。ウェル領域８３２＿１及び８３２＿２がゲート構造８６８の両側に設けられてもよい。ウェル領域８３２＿１及び８３２＿２並びにソース領域８４２に電気的に接続されるソース接点８８０も、ウェル領域８３２＿１及び８３２＿２上及びソース領域８４２上に設けられてもよい。
【0280】
図３１Ａ～図３１Ｂに示されるように、ゲート・トレンチ８６０及びゲート構造８６８は、平面図において角度αで斜めに傾斜した部分を含み得る。角度αは、ＭＯＳＦＥＴ８００－１の一貫した特性（例えば、閾値電圧）を与えるように調整することができる。例えば、角度αは、約１００度～約１４０度の範囲（例えば、１００度、１０５度、１１０度、１１５度、１２０度、１２５度、１３０度、１３５度、又は１４０度）であってもよく、又は約１１０度～約１３０度の範囲であってもよい。幾つかの実施例では、デバイス全体で同じチャネル配向を維持してセル密度を増加させるために角度αが約１２０度であってもよい。
【0281】
幾つかの実施例において、ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－１は、互いに離間される複数のアイランド・ウェル領域８３２＿１を含むことができ、ゲート・トレンチ８６０は、図３１Ａに示されるように、それらの複数のアイランド・ウェル領域８３２＿１を取り囲むことができる。アイランド・ウェル領域８３２＿１のそれぞれは、平面図で４つの内斜角を有する平行四辺形の形状を有し、平行四辺形の上面を有することができる。ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－１はまた、互いに離間される複数のゲート・トレンチ８６８と、一対のゲート・トレンチ８６８間にそれぞれ設けられるそれぞれの長尺なウェル領域８３２＿２とを含むことができる。図３１Ａに示すように、それぞれの長尺なウェル領域８３２＿２は、ゲート・トレンチ８６０のその関連する対間で連続的に延在してもよい。したがって、ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－１は、図３１Ａに示すように、異なる形状及び寸法を有するウェル領域８３２＿１及び８３２＿２を含むことができる。
【0282】
ゲート構造８６８は、ゲート構造８６８の外壁を画定するゲート誘電体層８６２、ゲート電極８６４、及びゲート電極８６４上のキャッピング層８６５を含むことができる。ゲート電極８６４は、導電性材料（例えば、ドープされたポリシリコン、シリサイド化されてドープされたポリシリコン、金属又は複合金属、金属窒化物）を含み、ゲート誘電体層８６２及びキャッピング層８６５のそれぞれは、絶縁材料（例えば、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物）を含む。
【0283】
ｐ型ドーパントを含む深い遮蔽領域８７０がドリフト領域８２０内に設けられる。ゲート構造８６８のそれぞれは、それぞれの深い遮蔽領域８７０と垂直に重なり合う。本明細書で使用されるように、要素Ａが要素Ｂと垂直に重なり合うという言及（又は同様の用語）は、両方の要素Ａ，Ｂと交差する少なくとも１つの垂直線を引くことができることを意味する。垂直方向は、基板８１０の主表面に垂直なｚ方向として指定される方向を指す。層８１０、８２０、８３２＿１、８３２＿２、８４２、８６２、８６４、８６５、８７０、８８０、及び８８２は、前述のゲート・トレンチ・パワーＭＯＳＦＥＴ６００－１の対応する層と同じ又は同様の特性（例えば、厚さ、ドーピング密度など）を有し得るので、その更なる説明は省略される。
【0284】
幾つかの実施例において、ゲート・トレンチ８６０の側壁は、半導体層構造の半導体材料の同じ結晶面に沿っていてもよい。例えば、図３１Ａ～図３１Ｂを参照すると、炭化ケイ素基板８１０は４Ｈ炭化ケイ素基板を備えることができ、ドリフト層８２０及びウェル領域８３２＿１及び８３２＿２はエピタキシャル成長によって基板８１０上で成長される。ゲート・トレンチ８６０は、エッチング・プロセスによって半導体層構造の上面にトレンチを形成することによって形成することができる。図３１Ａのｙ方向で延在するゲート・トレンチのセクションは、その側壁が炭化ケイ素半導体層構造のａ面又はｍ面に沿って切断されるように形成されてもよい。角度αを約１２０度となるように選択することにより、図３１Ａのｘ方向にほぼ延びるゲート・トレンチのセクションも、その側壁が炭化ケイ素半導体層構造のａ面又はｍ面に沿って切断されるように形成される。この形態の結果として、ＭＯＳＦＥＴ８００－１は、チャネルが炭化ケイ素格子構造内で同じ向きを有するため、一貫した電気特性（例えば、閾値電圧）を有利に有することができる。
【0285】
この利点を得るために、角度αが正確に１２０度である必要はないことが分かる。例えば、角度αが１１８度又は１２２度である場合、同様の性能を達成することができる。しかしながら、角度αが１２０度から遠ざかるほど、デバイス全体の電気的性能の一貫性が低下する。したがって、幾つかの実施例において、角度αは、約１１０度～約１３０度、又はより好ましくは、約１１５度～約１２５度であってもよい。
【0286】
したがって、幾つかの実施例によれば、ワイド・バンド・ギャップ半導体材料を含むとともに第１の導電型を有するドリフト領域を備える半導体層構造を含むパワー半導体デバイスが提供される。ゲート・トレンチは、半導体層構造の上部に設けられ、平面図で斜めの角度を規定する第１及び第２のセクションを含む。第１及び第２のセクションの両方の側壁は、半導体層構造内の同じ結晶面に沿って延在することができる。
【0287】
更に図３１Ａに示されるように、ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－１におけるウェル領域８３２＿１及び８３２＿２は、上向きに延びるアイランド・ウェル領域８３２＿１と、複数の上向きに延びるアイランド・ウェル領域８３２＿１の傍らで延びる長尺な上向きに延びる構造の形態の長尺なウェル領域８３２＿２との両方を含む。幾つかの実施例において、長尺なウェル領域８３２＿２は、図３１Ａに示すように、ジグザグ構造又は鋸歯構造を有することができる。長尺なウェル領域８３２＿２はが互いに離間されてもよい。複数のアイランド・ウェル領域８３２＿１が、隣接する長尺なウェル領域８３２＿２の各対間に位置されてもよい。アイランド・ウェル領域８３２＿１は、ゲート構造８６８によって両側で取り囲まれてもよい。
【0288】
図３１Ａに示されるように、それぞれの長尺なウェル領域８３２＿２は、第１のセクション及び第２のセクションを含む側壁を含み得る。第１のセクションは、第２のセクションと平行であってもよいが、第２のセクションと同一平面上になくてもよい。それぞれの長尺なウェル領域８３２＿２の側壁も第３のセクションを含むことができる。第３のセクションは、第１及び第２のセクションと平行でなくてもよい。第１及び第２のセクションは、第３のセクションによって互いに接続され得る。第３のセクションと第１及び第２のセクションのうちの一方との交差部が鈍角を規定してもよい。斜めの角度は、平面図で約１１５度～約１２５度の範囲である。第３のセクションと第１及び第２のセクションのうちの他方との交差部が優角を規定してもよい。各アイランド・ウェル領域８３２＿１は、互いに平行であり且つ長尺なウェル領域８３２＿２の第１のセクションと平行である第１の側壁を含んでもよく、互いに平行であり且つ長尺なウェル領域８３２＿２の第３のセクションと平行である第２の側壁を含んでもよい。
【0289】
図３３は、本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ８００－２の平面図であり、図３４は、図３３のＦ－Ｆ’線に沿う概略断面図である。説明を簡単にするために、図３４の幾つかの要素（例えば、キャッピング層８６５及びソース接点８８０）は図３３から省かれる。ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－２は、ＭＯＳＦＥＴ８００－１と類似し得るが、主な違いは、ＭＯＳＦＥＴ８００－２が共通の深い遮蔽領域８７０ｃを含むことである。
【0290】
図３３及び図３４を参照すると、共通の深い遮蔽領域８７０ｃは、第１の部分８７０－１（第１の深い遮蔽領域とも呼ばれる）及び第２の部分８７０－２（第２の深い遮蔽領域とも呼ばれる）を含み得る。第１の部分８７０－１及び第２の部分８７０－２のそれぞれは、共通の深い遮蔽領域８７０ｃがソース接点８８０に直接接触するように、ゲート構造８６８の下面からソース接点８８０まで連続的に延在し得る。共通の深い遮蔽領域８７０ｃにはソース領域が形成され得ないため、第１の部分８７０－１及び第２の部分８７０の上部は、ゲート構造８６８の側面の最上部を含めて、ゲート構造８６８の側面に直接接触することができ、また、共通の深い遮蔽領域８７０ｃは、図３４に示すように、ゲート構造８６８の側面間で連続的に延在することができる。図３３は、ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－２が単一の共通の深い遮蔽領域８７０ｃを含むことを示すが、ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－２は複数の共通の深い遮蔽領域８７０ｃを含んでもよい。例えば、少なくとも１つの共通の深い遮蔽領域８７０ｃがそれぞれの長尺なウェル領域８３２＿２に沿って設けられてもよく、又は複数の共通の深い遮蔽領域８７０ｃがそれぞれの長尺なウェル領域８３２＿２に沿って設けられてもよい。ＭＯＳＦＥＴ８００－２内の共通の深い遮蔽領域８７０ｃの数及びそのようなそれぞれの共通の深い遮蔽領域８７０ｃの位置は、望ましいチャネル面積及び共通の深い遮蔽領域８７０ｃとソース接点８８０との間の抵抗を考慮して決定され得る。幾つかの実施例において、共通の深い遮蔽領域８７０ｃは、ウェル領域８３２＿１及び８３２＿２よりも高い濃度のｐ型ドーパントを有し得る。ウェル領域８３２＿１及び８３２＿２と共通の深い遮蔽領域８７０ｃとが、ソース接点８８０を介して互いに電気的に接続される。
【0291】
図３５は、本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ９００－１の平面図であり、図３６Ａ及び図３６Ｂは、図３５のＧ－Ｇ’線及びＨ－Ｈ’線にそれぞれ沿う概略断面図である。説明を簡単にするために、図３６Ａ及び図３６Ｂの幾つかの要素（例えば、キャッピング層９６５及びソース接点９８０）は図３５から省かれる。ゲート・トレンチ・パワーＭＯＳＦＥＴ９００－１は、図１９に示されるＭＯＳＦＥＴ６００－７と類似し得るが、主な違いは、ＭＯＳＦＥＴ９００－１が、共通の深い遮蔽領域９７０ｃを含み、ＭＯＳＦＥＴ６００－７の接続領域６８６を含まないことである。
【0292】
図３５、図３６Ａ、及び図３６Ｂを参照すると、ＭＯＳＦＥＴ９００－１は、ドリフト領域９２０から上方に延びるウェル領域９３２と、ウェル領域９３２の上部のソース領域９４２とを含む。ウェル領域９３２のそれぞれは、平面図で六角形の形状を有することができる。ウェル領域９３２のそれぞれは、六角形の上面を有することができる。ゲート・トレンチ９６０は、平面図でウェル領域９３２を取り囲み、ゲート・トレンチ９６０及びゲート・トレンチ９６０内のゲート構造９６８は、平面図において角度α’で斜めに傾斜された部分を含む。例えば、角度α’は、約１００度～約１４０度の範囲（例えば、１００度、１０５度、１１０度、１１５度、１２０度、１２５度、１３０度、１３５度又は１４０度）であってもよい。幾つかの実施例において、角度α’は、約１１０度～約１３０度であってもよく、又は約１２０度であってもよい。
【0293】
深い遮蔽領域９７０がゲート構造９６８の下方に設けられ、共通の深い遮蔽領域９７０ｃがゲート構造９６８の一部分間に設けられる。共通の深い遮蔽領域９７０ｃは、平面図で六角形の形状を有することができ、ゲート誘電体層９６２によって取り囲まれ得る。共通の深い遮蔽領域９７０ｃは、六角形の上面を有することができる。共通の深い遮蔽領域９７０ｃは、第１の部分９７０－１及び第２の部分９７０－２を含むことができ、これらの部分のそれぞれがゲート構造９６８の下面からソース接点９８０まで連続的に延在し、それによってソース接点９８０に直接接触することができる。共通の深い遮蔽領域９７０ｃにソース領域が形成されなくてもよく、したがって、第１の部分９７０－１及び第２の部分９７０－２の上部は、図３６Ｂに示されるように、ゲート構造９６８の側面の最上部を含めて、ゲート構造９６８の側面に直接接触し得る。
【0294】
図３７は、本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ９００－２の平面図である。ゲート・トレンチ・パワーＭＯＳＦＥＴ９００－２は、ウェル領域９３２及び共通の深い遮蔽領域９７０ｃの形状を除き、図３５、図３６Ａ、及び図３６Ｂに示されるＭＯＳＦＥＴ９００－１と同様であり得る。ソース領域９４２は、ウェル領域９３２の上部にあり得る。ウェル領域９３２のそれぞれは八角形の形状を有してもよく、共通の深い遮蔽領域９７０ｃのそれぞれは平面図で長方形の形状を有し得る。ウェル領域９３２のそれぞれは、八角形の上面を有することができ、共通の深い遮蔽領域９７０ｃのそれぞれは、長方形の上面を有することができる。ゲート・トレンチ９６０及びゲート構造９６８は、平面図において角度α”で斜めに傾斜した部分を含むことができる。例えば、角度α”は、約１００度～約１４０度（例えば、１００度、１０５度、１１０度、１１５度、１２０度、１２５度、１３０度、１３５度又は１４０度）の範囲であってもよい。幾つかの実施例において、角度α”は約１３５度であってもよい。図３７の線Ｉ－Ｉ’及び線Ｊ－Ｊ’に沿う断面図は、図３６Ａ及び図３６Ｂにそれぞれ示されるものと実質的に同じであってもよい。
【0295】
図３８は、本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ９００－３の平面図である。ゲート・トレンチ・パワーＭＯＳＦＥＴ９００－３は、ウェル領域９３２及び共通の深い遮蔽領域９７０ｃの形状を除き、図３５、図３６Ａ、及び図３６Ｂに示されるＭＯＳＦＥＴ９００－１と同様であり得る。ソース領域９４２は、ウェル領域９３２の上部にあり得る。ウェル領域９３２のそれぞれは、平面図で円形を有してもよく、共通の深い遮蔽領域９７０ｃのそれぞれは、湾曲した側面を有する略長方形の形状を有し得る。ゲート・トレンチ９６０及びゲート構造９６８は、ウェル領域９３２の外面に沿って延在するように設けられる。図３８の線Ｋ－’Ｋ及び線Ｌ－Ｌ’に沿う断面図は、図３６Ａ及び図３６Ｂに示したものとそれぞれ実質的に同一であり得る。
【0296】
本発明の幾つかの実施例によれば、ゲート・トレンチ・パワーＭＯＳＦＥＴは、Ｐ接合とＮ接合との間にバイパス経路を与えるためにショットキー接点を含み得る。ショットキー接点は、より低い大電流（したがって、より低いスイッチング損失）をもたらし得る及び／又はより高い電流が第３象限動作において流れることができるようにし得る（負のドレインバイアスが印加される）。ショットキー接点は、ゲート構造間の距離が比較的長い領域（例えば、共通の深い遮蔽領域９７０ｃが設けられる領域）に設けられ得る。
【0297】
図３９は、ゲート・トレンチ・パワーＭＯＳＦＥＴ９００－１Ａの概略断面図である。図３９に示される断面図は図３５に示したものと同様であるが、主な違いは、パワーＭＯＳＦＥＴ９００－１Ａがショットキー接点９９０を含むことである。ショットキー接点９９０は、共通の深い遮蔽領域９７０ｃを通じて延在し、共通の深い遮蔽領域９７０ｃの下方でドリフト領域９２０に接触する。幾つかの実施例において、ショットキー接点９９０の深さは、図３９に示されるように、共通の深い遮蔽領域９７０ｃの深さに等しくてもよい。ショットキー接点９９０は、オーミック特性を回避するために一般に適度な温度で処理される様々な金属又は金属の層状スタック（例えば、Ｔｉ、Ｎｉ、Ｗ、又はＰｔ）を含むことができる。
【0298】
図４０は、ゲート・トレンチ・パワーＭＯＳＦＥＴ９００－１Ｂの概略断面図である。ＭＯＳＦＥＴ９００－１Ｂは、ＭＯＳＦＥＴ９００－１Ｂが共通の深い遮蔽領域９７０ｃの代わりに互いに離間される第１の深い遮蔽領域９７０－１及び第２の深い遮蔽領域９７０－２を含むことを除き、図３９に示されるＭＯＳＦＥＴ９００－１Ａと同様であり得る。ドリフト領域９２０の一部は、第１の深い遮蔽領域９７０－１を第２の深い遮蔽領域９７０－２から分離する。第１の深い遮蔽領域９７０－１及び第２の深い遮蔽領域９７０－２のそれぞれは、ゲート構造９６８の下面からソース領域９４２の最上部まで連続的に延在することができる。ショットキー接点９９０’が、第１の深い遮蔽領域９７０－１上及び第２の深い遮蔽領域９７０－２上に設けられてもよく、第１の深い遮蔽領域９７０－１、第２の深い遮蔽領域９７０－２、及び第１の深い遮蔽領域９７０－１と第２の深い遮蔽領域９７０－２との間にあるリフト領域９２０の部分に直接接触することができる。ショットキー接点９９０及び９９０’は、図３９及び図４０に示される深さの間の任意の深さを有し得る。
【0299】
図４１Ａは、本発明の幾つかの実施例に係るゲート・トレンチ・パワーＭＯＳＦＥＴ１０００の平面図であり、図４１Ｂは、ゲート・トレンチ・パワーＭＯＳＦＥＴ１０００のゲート構造の平面図である。ゲート・トレンチ・パワーＭＯＳＦＥＴ１０００は、図３１Ａに示されるＭＯＳＦＥＴ８００－１と類似し得るが、主な違いは、ゲート・トレンチが複数の主トレンチ１０６０ｍと複数の接続トレンチ１０６０ｃとを含むことである。主トレンチ１０６０ｍは、Ｘ方向で互いに離間され、Ｙ方向で長手方向に延在され得る。接続トレンチ１０６０ｃのそれぞれは、隣接する２つの主トレンチ１０６０ｍを接続する。主トレンチ１０６０ｍ内に主ゲート構造１０６８ｍがそれぞれ設けられてもよく、接続トレンチ１０６０ｃ内に接続ゲート構造１０６８ｃがそれぞれ設けられてもよい。主ゲート構造１０６８ｍ及び接続ゲート構造１０６８ｃは、ゲート構造８６８（図３２参照）と同じ構造を有することができる。ゲート構造１０６８ｍ間に接続ゲート構造１０６８ｃを含めることにより、デバイスのチャネル面積が増加する。主トレンチ１０６０ｍ及び接続トレンチ１０６０ｃは、複数のｐウェル領域１０３２を取り囲むことができる。ソース領域１０４２がｐウェル領域１０３２のそれぞれの上部に設けられ得る。
【0300】
ＭＯＳＦＥＴ１０００は、ゲート・トレンチ又はｐウェル領域１０３２が設けられない幅広領域１０７５を含んでもよい。その幅広領域１０７５は、様々な目的に使用することができる。幾つかの実施例では、共通の深い遮蔽領域１０７０ｃがその幅広領域１０７５に設けられてもよい。幅広領域１０７５に起因して、２つの隣接する主トレンチ１０６０ｍを接続する接続トレンチ１０６０ｃは、不均一な距離だけＹ方向でそれぞれから離間されてもよい。
【0301】
図４１Ｂを参照すると、主トレンチ１０６０ｍと接続ゲート・トレンチ１０６０ｃとが接続されて、平面図で斜めの角度βを形成することができる。角度βは、約１００度～約１４０度（例えば、１００度、１０５度、１１０度、１１５度、１２０度、１２５度、１３０度、１３５度、又は１４０度）の範囲であってもよい。幾つかの実施例において、角度βは、約１１０度～約１３０度であってもよく、又は約１２０度であってもよい。
【0302】
図４１ＡのＭ－Ｍ’線とＮ－Ｎ’線に沿う断面図は、図３６Ａ及び図３６Ｂにそれぞれ示される断面図と実質的に同一であり得る。層１０３２及び１０４２は、前述のゲート・トレンチ・パワーＭＯＳＦＥＴ９００－１の対応する層と同じ又は同様の特性（例えば、厚さ、ドーピング密度など）を有することができ、主ゲート構造１０６８ｍ及び接続ゲート構造１０６８ｃは、前述のゲート・トレンチ・パワーＭＯＳＦＥＴ９００－１のゲート構造９６８の層と同じ又は同様の層を含むことができる。
【0303】
図４２は、本発明の実施例に係るゲート・トレンチ・パワー半導体デバイス８００－２を製造する方法を示すフローチャートである。図４３～図４５は、方法を示す断面図である。ゲート・トレンチ・パワーＭＯＳＦＥＴ８００－１、９００－１、９００－２、９００－３、及び１０００は、図４２～図４５に関連して説明した方法と同一又は類似の方法によって形成され得る。
【0304】
図４２及び図４３を参照すると、方法は、半導体層構造の形成から開始することができる（ブロック２１００）。半導体層構造は、基板８１０（例えば、高濃度ドープ型炭化ケイ素基板）と、基板８１０上に形成されるドリフト領域８２０（例えば、低濃度ドープ型炭化ケイ素ドリフト領域）とを含むことができる。基板８１０及びドリフト領域８２０はそれぞれ、第１の導電型（例えば、ｎ型）を有することができる。この方法は、ウェル領域の形成も含み得る（ブロック２１１０）。ウェル領域８３２は、ドリフト領域８２０をシード層として使用してエピタキシャル成長プロセスを実行することによって又はドラフト領域８２０の上部に第２の導電型ドーパントを追加することによって、ドリフト領域８２０上に形成することができる。幾つかの実施例において、ウェル領域８３２は、ドラフト領域８２０の全面に形成され得る。ウェル領域８３２は、第２の導電型（例えば、ｐ型）を有し得る。この方法は、ウェル領域８３２の上部にソース領域を形成すること（ブロック２１２０）を更に含むことができる。ソース領域８４２は、第１の導電型を有することができる。ソース領域８４２は、共通の深い遮蔽領域（例えば、図４４の共通の深い遮蔽領域８７０ｃ）が形成される領域には形成されない。
【0305】
図４２及び図４４を参照すると、方法は、第２の導電型を有する深い遮蔽領域の形成を更に含むことができる（ブロック２１３０）。深い遮蔽領域８７０及び８７０ｃは、ウェル領域８３２の一部分及び／又はドリフト領域８２０の一部分に第２の導電型ドーパントを加えることによって形成され得る。深い遮蔽領域８７０及び８７０ｃは、ウェル領域８３２よりも高い濃度の第２の導電型ドーパントを有し得る。共通の深い遮蔽領域８７０ｃは、図４４に示すようにソース領域８４２を含まなくてもよい。
【0306】
図４２及び図４５を参照すると、方法は、１つ以上のゲート・トレンチの形成を含むことができる（ブロック２１４０）。ゲート・トレンチ８６０はウェル領域８３２を貫通して延在するように形成されてもよく、深い遮蔽領域８７０又は８７０ｃ上に形成されてもよい。共通の深い遮蔽領域８７０ｃ上に形成されるゲート・トレンチ８６０のそれぞれは、ソース領域８４２の側面及び共通の深い遮蔽領域８７０ｃの側面を露出させることができる。共通の深い遮蔽領域８７０ｃ上に形成されるゲート・トレンチ８６０の下端は、共通の深い遮蔽領域８７０ｃを露出させ得る。図４２を参照する。方法は、ゲート構造の形成（ブロック２１５０）を更に含むことができる。ゲート構造（例えば、図３４のゲート構造８６８）は、ゲート・トレンチ８６０内に形成されてもよい。
【0307】
上記の説明において、各実施例は特定の導電型を有する。上記の実施例のそれぞれにおいて、ｎ型層及びＰ型層の導電率を単純に逆にすることによって、反対の導電型デバイスを形成できることが分かる。したがって、本発明は、異なるデバイス構造（例えば、ＭＯＳＦＥＴ、ＩＧＢＴなど）ごとにｎチャネル・デバイスとＰチャネル・デバイスの両方をカバーすることが分かる。本明細書では、接点がソース接点又はドレイン接点のいずれかであり得る場合、それは「ソース／ドレイン接点」と呼ばれる場合がある。
【0308】
以上、パワーＭＯＳＦＥＴ及びパワーＩＧＢＴの実装に関して本発明が説明されるが、本明細書で説明される技術は、ゲート・トレンチを有する他の同様の縦型パワーデバイスにも同様にうまく適用されるのが分かる。したがって、本発明の実施例は、ＭＯＳＦＥＴ及びＩＧＢＴに限定されず、本明細書で開示される技術は、任意の適切なゲート・トレンチデバイスで使用され得る。
【0309】
本発明は、主に、炭化ケイ素ベースのパワー半導体デバイスに関して上で論じられてきた。しかしながら、ここでは例として炭化ケイ素が使用され、ここで議論されるデバイスは、任意の適切なワイド・バンド・ギャップ半導体材料系で形成され得ることが理解され得る。一例として、窒化ガリウムベースの半導体材料（例えば、窒化ガリウム、窒化アルミニウムガリウムなど）を、上記の実施例のいずれにおいても炭化ケイ素の代わりに使用することができる。
【0310】
本明細書に記載の異なる実施例の異なる特徴を組み合わせて、更なる実施例を提供できることも理解され得る。例えば、ガード・リングの代わりにジャンクション・ターミネーション・エクステンションを使用できることが、一実施例に関して上で議論された。これは、本明細書に開示される各実施例において当てはまる。同様に、ゲート・トレンチの下方の遮蔽領域は、実施例のいずれにおいて含められてもよく又は省略されてもよい。実施例のいずれも、低ドープチャネル領域を含む様々なドーパント濃度を有するウェル領域を含むこともできる。
【0311】
以上、本発明の実施例を示す添付の図面を参照して、本発明の実施例を説明した。しかしながら、本発明は、多くの異なる形態で具現化することができ、上記の実施例に限定されると解釈されるべきではないことを理解されたい。むしろ、これらの実施例は、この開示が徹底的且つ完全になり、本発明の範囲を当業者に十分に伝えるように提供される。同様の番号は、全体を通して同様の要素を指す。
【0312】
第１、第２などの用語は、様々な要素を説明するために本明細書全体で使用されるが、これらの要素はこれらの用語によって限定されるべきではないことが理解され得る。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、本発明の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。「及び／又は」という用語は、関連するリスト項目の１つ以上のあらゆる組み合わせを含む。
【0313】
本明細書で使用される用語は、特定の実施例を説明することだけを目的としており、本発明を限定することを意図していない。本明細書で使用されるとき、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈が明確に別段の指示をしない限り、複数形も含むことを意図している。本明細書で使用される場合、用語「備える」、「備えている」、「含む」、及び／又は「含んでいる」は、記載された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、１つ以上の他の機能、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除しない。
【0314】
層、領域、又は基板などの要素が、別の要素の「上にある」又は「上へと」延在していると言及される場合、その要素は、他の要素上に直接ある又は他の要素上へと直接に延在することができる、又は介在する要素も存在し得ることが理解され得る。これに対し、ある要素が別の要素「の上に直接ある」、又は「上へと直接に」延在していると呼ばれる場合、介在する要素は存在しない。また、ある要素が別の要素に「接続」又は「結合」されていると言及される場合、それは他の要素に直接接続又は結合され得るか、又は介在する要素が存在し得ることも理解され得る。これに対し、要素が別の要素に「直接接続されている」又は「直接結合されている」と呼ばれる場合、介在する要素は存在しないことがさらに理解され得る。
【0315】
「下方」又は「上方」又は「上側」又は「下側」又は「上端」又は「下端」などの相対的な用語は、本明細書では、図示のようにある要素、層又は領域と別の要素、層又は領域との関係を説明するために使用され得る。これらの用語は、図に示されている方向に加えて、装置の異なる方向を包含することを意図していることを理解されたい。
【0316】
本発明の実施例は、本発明の理想化された実施例（及び中間構造）の概略図である断面図を参照して、本明細書で説明される。図面における層及び領域の厚さは、明確にするために誇張されている場合がある。更に、例えば、製造技術及び／又は公差の結果としての図の形状からの変動が予想される。本発明の実施例はまた、フローチャートを参照して説明される。フローチャートに示されているステップは、示されている順序で実行される必要はないことを理解されたい。
【0317】
本発明の幾つかの実施例は、ｎ型又はｐ型などの導電型を有することを特徴とする半導体層及び／又は領域に関連して説明され、これは、層及び／又は領域の多数キャリア濃度を指す。したがって、ｎ型材料は負に帯電した電子の過半数平衡濃度を有し、ｐ型材料は正に帯電した正孔の過半数平衡濃度を有する。一部の材料は、他の層又は領域と比較した多数キャリアの比較的大きい（「＋」）又は小さい（「－」）濃度を示すために、「＋」又は「－」で指定される場合がある（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－－など）。しかしながら、そのような表記は、層又は領域における多数キャリア又は少数キャリアの特定の濃度の存在を意味するものではない。
【0318】
図面及び明細書において、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは一般的及び説明的な意味でのみ使用されており、限定の目的では使用されておらず、本発明の範囲は以下の特許請求の範囲に記載される。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31A】
【図31B】
【図32】
【図33】
【図34】
【図35】
【図36A】
【図36B】
【図37】
【図38】
【図39】
【図40】
【図41A-41B】
【図42】
【図43】
【図44】
【図45】
