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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-03-12
(45)【発行日】2025-03-21
(54)【発明の名称】書き込みハードウェアトレーニング加速
(51)【国際特許分類】
G11C 7/22 20060101AFI20250313BHJP
G06F 12/00 20060101ALI20250313BHJP
【ＦＩ】
G11C7/22 100
G06F12/00 564D
【請求項の数】
15
(21)【出願番号】P 2024538395
(86)(22)【出願日】2023-06-22
(65)【公表番号】
(43)【公表日】2025-01-24
(86)【国際出願番号】 US2023025988
(87)【国際公開番号】W WO2024006148
(87)【国際公開日】2024-01-04
【審査請求日】2024-07-08
(31)【優先権主張番号】17/854,988
(32)【優先日】2022-06-30
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】アーロン ディー ウィリー
(72)【発明者】
【氏名】カーシク ゴパラクリシュナン
【審査官】後藤 彰
(56)【参考文献】
【文献】特表２０１３－５０７０４０（ＪＰ，Ａ）
【文献】特開２０１２－０２７７３４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／００４４７６４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／００８２７２５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０２８５６２４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ７／２２
Ｇ０６Ｆ １２／００
(57)【特許請求の範囲】
【請求項1】
メモリであって、データバスに結合するためのデータ入力回路であって、３つ以上のパルス振幅変調（ＰＡＭ）レベルを含むデータ信号を受信することに基づいてマルチビットシンボルを出力するためのマルチレベルＰＡＭ受信機を含むデータ入力回路と、
トレーニング回路と、を備え、
前記トレーニング回路は、
擬似ランダムビットシーケンス（ＰＲＢＳ）発生器と、
バーストエラー検出カウンタと、を備え、
前記バーストエラー検出カウンタは、
第１の入力が前記データ入力回路に結合され、かつ、第２の入力が前記ＰＲＢＳ発生器に結合された比較器と、前記比較器による比較結果に基づいて、所定数のシンボルを含むシンボルシーケンスにおいて０より大きい任意の数のエラーを検出したことに応じてエラーカウント値を１だけ増加させるように動作可能なカウンタと、を含む、
メモリ。
【請求項2】
請求項１のトレーニング回路をそれぞれ有する複数のデータ入力回路と、前記バーストエラー検出カウンタに結合されており、書き込みトレーニングシーケンス中に前記カウンタからの値を保持し、前記メモリへの指定されたコマンドに応じて前記値をホスト要求元に提供するように動作可能な先入れ先出しバッファと、を備える、
請求項１のメモリ。
【請求項3】
前記所定数のシンボルは１６シンボルであり、前記カウンタは１２ビットカウンタである、請求項２のメモリ。
【請求項4】
前記ＰＲＢＳ発生器と前記バーストエラー検出カウンタの前記第２の入力との間に結合されており、シンボルの１つ以上の選択されたビットについてエラーが前記バーストエラー検出カウンタによって検出されないように、前記１つ以上の選択されたビットを選択的にマスキングするマスキング回路を備える、請求項１のメモリ。
【請求項5】
前記マルチレベルＰＡＭ受信機は、前記ＰＡＭレベルの境界を画定するそれぞれの基準電圧を受信するための少なくとも２つの基準電圧入力を含み、前記マルチレベルＰＡＭ受信機は、排他的論理和（ＸＯＲ）自己参照モードで動作するように構成可能であり、前記基準電圧のうち第１の基準電圧は、前記ＰＡＭレベルのうち選択されたＰＡＭレベルの中心のレベルに設定され、前記基準電圧のうち第２の基準電圧は、トレーニングシーケンス中に選択されたＰＡＭレベル内で調整され、前記マルチレベルＰＡＭ受信機によって出力される前記マルチビットシンボル内でＸＯＲ比較が行われ、前記基準電圧のうち前記第２の基準電圧の調整が異なるＰＡＭレベルの検出を引き起こすときを検出する、
請求項１のメモリ。
【請求項6】
前記ＸＯＲ比較の出力は、前記バーストエラー検出カウンタに供給され、前記バーストエラー検出カウンタは、ＰＡＭ受信機のためのデータアイの外側マージンを検出するために、前記ＸＯＲ比較による異なるＰＡＭレベルの検出をエラーとしてカウントする、請求項５のメモリ。
【請求項7】
メモリが使用する方法であって、（ａ）前記メモリにおける書き込みトレーニングモードにおいて、３つ以上のＰＡＭレベルを含むマルチレベルパルス振幅変調（ＰＡＭ）フォーマットのシンボルに符号化された擬似ランダムビットシーケンス（ＰＲＢＳ）をデータライン上で受信することと、
（ｂ）前記メモリにおいて同一のＰＲＢＳを生成することと、
（ｃ）受信されたＰＲＢＳを前記同一のＰＲＢＳと比較してエラーを検出することと、
（ｄ）所定数のシンボルを含むシンボルのシーケンスにおいて０より大きい任意の数のエラーを検出したことに応じてエラーカウント値を１だけ増加させることと、を含む、
方法。
【請求項8】
書き込みトレーニングシーケンスのために前記メモリにおいて複数のデータラインに対して（ａ）～（ｄ）を同時に実行することと、前記書き込みトレーニングシーケンスのための前記複数のデータラインの前記エラーカウント値を先入れ先出し（ＦＩＦＯ）バッファにロードすることと、
前記メモリからホストメモリコントローラに前記エラーカウント値を送信することと、を含む、
請求項７の方法。
【請求項9】
前記所定数のシンボルは１６シンボルであり、前記増加させることは、１２ビットカウンタを使用して実行される、請求項８の方法。
【請求項10】
前記エラーカウント値を増加させるために、シンボルの１つ以上の選択されたビットについてエラーが検出されないように、前記１つ以上の選択されたビットを選択的にマスキングすることを含む、請求項７の方法。
【請求項11】
基準電圧が、選択されたＰＡＭレベルの中心のレベルに設定され、第２の基準電圧が、トレーニングシーケンス中に選択されたＰＡＭレベル内で調整される排他的論理和（ＸＯＲ）自己参照モードで、マルチレベルＰＡＭ受信機を選択的に動作させることと、前記第２の基準電圧の調整が異なるＰＡＭレベルの検出を引き起こすときを検出するために、前記マルチレベルＰＡＭ受信機によって出力されたマルチビットシンボル内でＸＯＲ比較を行うことと、を含む、
請求項７の方法。
【請求項12】
前記ＸＯＲ自己参照モードにおいて、前記ＸＯＲ比較による異なるＰＡＭレベルの検出をエラーとしてカウントして、前記データラインに対するデータアイの外側マージンを検出する、請求項１１の方法。
【請求項13】
データ処理システムであって、データプロセッサと、
データバスを介して前記データプロセッサに結合されたメモリと、を備え、
前記メモリは、
前記データバスを介して前記データプロセッサに結合するためのデータ入力回路であって、３つ以上のパルス振幅変調（ＰＡＭ）レベルを含むデータ信号を受信することに基づいてマルチビットシンボルを出力するためのマルチレベルＰＡＭ受信機を含むデータ入力回路と、
トレーニング回路と、を備え、
前記トレーニング回路は、
擬似ランダムビットシーケンス（ＰＲＢＳ）発生器と、
バーストエラー検出カウンタと、を備え、
前記バーストエラー検出カウンタは、
第１の入力が前記データ入力回路に結合され、かつ、第２の入力が前記ＰＲＢＳ発生器に結合された比較器と、前記比較器による比較結果に基づいて、所定数のシンボルを含むシンボルのシーケンスにおいて０より大きい任意の数のエラーを検出したことに応じてエラーカウント値を１だけ増加させるように動作可能なカウンタと、を含む、
データ処理システム。
【請求項14】
前記メモリは、前記データバスのそれぞれのデータラインに結合されており、請求項１３のトレーニング回路をそれぞれ有する複数のデータ入力回路と、
前記バーストエラー検出カウンタに結合されており、書き込みトレーニングシーケンス中に前記カウンタからの値を保持し、前記メモリへの指定されたコマンドに応じて前記値をホスト要求元に提供するように動作可能な先入れ先出しバッファと、を備える、
請求項１３のデータ処理システム。
【請求項15】
前記所定数のシンボルは１６シンボルであり、前記カウンタは１２ビットカウンタである、請求項１４のデータ処理システム。
【発明の詳細な説明】
【背景技術】
【0001】
現代のダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）は、ＤＲＡＭと、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、中央処理ユニット（central processing unit、ＣＰＵ）等の１つ以上のデータプロセッサと、を接続するバス上のデータ伝送の速度を増加させることによって、高いメモリ帯域幅を提供する。ＤＲＡＭは、典型的には、安価で高密度であり、それによって、デバイスごとに大量のＤＲＡＭを集積することが可能になる。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）が普及を推進した様々なダブルデータレート（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。典型的には、いくつかのＤＤＲ ＤＲＡＭチップが単一のプリント回路基板上に組み合わされ、比較的高速であるだけでなくスケーラビリティも提供できるメモリモジュールを形成する。
【0002】
ＤＤＲ ＤＲＡＭは、ホストプロセッサからメモリへのコマンドの発行、したがってホストプロセッサとメモリとの間のデータの交換を同期させる自走クロック信号（free-running clock signal）に応じて動作するので、同期型である。ＤＤＲ ＤＲＡＭは、コマンドを同期させるためにクロック信号に応答し、クロック信号を使用して読み取りデータストローブ信号を生成することができる。例えば、ＤＤＲ ＤＲＡＭは、ホストプロセッサによって提供される「ＤＱＳ」として知られる中心整列データストローブ信号（center-aligned data strobe signal）を使用して書き込みデータを受信し、メモリは、ＤＱＳの立ち上がりエッジ及び立ち下がりエッジの両方でデータをキャプチャする。同様に、ＤＤＲ ＤＲＡＭは、ＤＤＲ ＤＲＡＭがＤＱＳ信号を提供するエッジ整列ＤＱＳと同期して読み取りデータを提供する。読み取りサイクルの間、ホストプロセッサは、ＤＱＳ信号を内部で遅延させて、一般に、データアイトレーニング（data eye training）を実行することによって起動時に決定された量だけ、ＤＱＳ信号をＤＱ信号の中心部分と整列させる。グラフィックスＤＤＲ、バージョン６（ＧＤＤＲ６）ＤＲＡＭ等のいくつかのＤＤＲ ＤＲＡＭは、メインクロック信号と別の書き込みクロック信号の両方を受信し、読み取りデータストローブ信号をプログラム可能に生成する。
【0003】
しかしながら、これらの強化により、コンピュータシステムのメインメモリに使用されるＤＤＲメモリの速度が改善されたが、更なる改善が求められている。
【図面の簡単な説明】
【0004】
【図1】いくつかの実施形態による、データ処理システムを示すブロック図である。
【図4】いくつかの追加の実施形態による、データトレーニングロジック回路のブロック図である。
【図6】いくつかの実施形態による、ＰＡＭ受信機の基準電圧の変動を示す図である。
【図7】いくつかの実施形態による、自己参照を使用するＸＯＲアイマージニングプロセスを示すアイ図（eye diagram）である。
【図8】いくつかの追加の実施形態による、データトレーニングロジック回路８００のブロック図である。
【発明を実施するための形態】
【0005】
以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「結合される（coupled）」という単語及びその関連する動詞形は、当該技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。
【0006】
メモリは、３つ以上のＰＡＭレベルを含むデータ信号を受信することに基づいてマルチビットシンボルを出力するためのマルチレベルパルス振幅変調（ＰＡＭ）受信機を有するデータバスに結合するためのデータ入力回路を含む。メモリは、擬似ランダムビットシーケンス（ＰＲＢＳ）発生器及びバーストエラー検出カウンタを有するトレーニング回路を含む。バーストエラー検出カウンタは、比較器と、データ入力に結合された第１の入力と、ＰＲＢＳ発生器に結合された第２の入力と、所定数のシンボルを含むシンボルのシーケンスにおいて０より大きい任意の数のエラーを検出したことに応じてエラーカウント値を１だけ増加させるように動作可能なカウンタと、を含む。
【0007】
メモリによる使用のための方法は、メモリにおける書き込みトレーニングモードにおいて、３つ以上のＰＡＭレベルを含むマルチレベルパルス振幅変調（ＰＡＭ）フォーマットのシンボルに符号化された擬似ランダムビットシーケンス（ＰＲＢＳ）をデータライン上で受信することを含む。この方法は、メモリにおいて同一のＰＲＢＳを生成し、受信されたＰＲＢＳを同一のＰＲＢＳと比較してエラーを検出する。この方法は、所定数のシンボルを含むシンボルのシーケンスにおいて０より大きい任意の数のエラーを検出することに応じて、エラーカウント値を１だけ増加させる。
【0008】
データ処理システムは、データプロセッサと、データバスを介してデータプロセッサに結合されたメモリと、を含む。メモリは、データ入力回路及びトレーニング回路を含む。データ入力回路は、データバスを介してデータプロセッサに結合するためのものであり、３つ以上のＰＡＭレベルを含むデータ信号の受信に基づいてマルチビットシンボルを出力するためのマルチレベルパルス振幅変調（ＰＡＭ）受信機を含む。トレーニング回路は、擬似ランダムビットシーケンス（ＰＲＢＳ）発生器と、バーストエラー検出カウンタと、を含み、バーストエラー検出カウンタは、比較器と、データ入力に結合された第１の入力と、ＰＲＢＳ発生器に結合された第２の入力と、所定数のシンボルを含むシンボルのシーケンスにおいて０より大きい任意の数のエラーを検出したことに応じてエラーカウント値を１だけ増加させるように動作可能なカウンタと、を含む。
【0009】
図１は、いくつかの実施形態による、データ処理システム１００を示すブロック図である。データ処理システム１００は、概して、グラフィックス処理ユニット（ＧＰＵ）１１０、ホスト中央処理ユニット（ＣＰＵ）１２０、ダブルデータ速度（ＤＤＲ）メモリ１３０、及び、グラフィックスＤＤＲ（ＧＤＤＲ）メモリ１４０の形態のデータプロセッサを含む。
【0010】
ＧＰＵ１１０は、最適化されたグラフィックス処理、レンダリング及び表示のために非常に高い性能を有する離散グラフィックスプロセッサであるが、これらのタスクを実行するために高いメモリ帯域幅を必要とする。ＧＰＵ１１０は、概して、コマンドプロセッサ１１１のセットと、グラフィックス単一命令複数データ（ＳＩＭＤ）コア１１２と、キャッシュ１１３のセットと、メモリコントローラ１１４と、ＤＤＲ物理インターフェース回路（ＰＨＹ）１１５と、ＧＤＤＲ ＰＨＹ１１６と、を含む。
【0011】
コマンドプロセッサ１１１は、ＯｐｅｎＧＬプログラミング言語で指定されるもの等の高レベルグラフィックス命令を解釈するために使用される。コマンドプロセッサ１１１は、高レベルグラフィックス命令を受信するためのメモリコントローラ１１４への双方向接続、キャッシュ１１３への双方向接続、及び、グラフィックスＳＩＭＤコア１１２への双方向接続を有する。高レベル命令の受信に応じて、コマンドプロセッサ１１１は、キャッシュ１１３を一時記憶装置として使用して、フレームデータ等のデータのレンダリング、幾何学的処理、シェーディング及びラスタ化のためのＳＩＭＤ命令を発行する。グラフィックス命令に応じて、グラフィックスＳＩＭＤコア１１２は、大規模並列方式で大きいデータセットに対して低レベル命令を実行する。コマンドプロセッサ１１１及びキャッシュ１１３は、入力データ及び出力（例えば、レンダリング及びラスタ化された）データの一時的な記憶のために使用される。また、キャッシュ１１３は、グラフィックスＳＩＭＤコア１１２への双方向接続と、メモリコントローラ１１４への双方向接続と、を有する。
【0012】
メモリコントローラ１１４は、コマンドプロセッサ１１１に接続された第１の上流ポートと、キャッシュ１１３に接続された第２の上流ポートと、第１の下流双方向ポートと、第２の下流双方向ポートと、を有する。本明細書で使用される場合、「上流」ポートは、データプロセッサに向かい、且つ、メモリから離れる回路の側にあり、「下流」ポートは、回路がデータプロセッサから離れ、且つ、メモリに向かう側にある。メモリコントローラ１１４は、ＤＤＲメモリ１３０及びＧＤＤＲメモリ１４０との間のデータ転送のタイミング及び順序付けを制御する。ＤＤＲ及びＧＤＤＲメモリは非対称アクセスをサポートし、すなわち、メモリ内のオープンページへのアクセスは、クローズドページへのアクセスよりも高速である。メモリコントローラ１１４は、メモリアクセスコマンドを記憶し、特定のサービス品質目標を観察しながら、例えば、オープンページへのアクセスを優先し、書き込みから読み取りへ且つその逆の頻繁なバスターンアラウンドを非優先にすることによって、効率のために順不同でそれらを処理する。
【0013】
ＤＤＲ ＰＨＹ１１５は、メモリコントローラ１１４の第１の下流ポートに接続された上流ポートと、ＤＤＲメモリ１３０に双方向に接続された下流ポートと、を有する。ＤＤＲ ＰＨＹ１１５は、ＤＤＲバージョン５（ＤＤＲ５）等のＤＤＲメモリ１３０の実装されたバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でトレーニング動作を実行する。同様に、ＧＤＤＲ ＰＨＹ１１６は、メモリコントローラ１１４の第２の下流ポートに接続された上流ポートと、ＧＤＤＲメモリ２００に双方向に接続された下流ポートと、を有する。ＧＤＤＲ ＰＨＹ １１６は、ＧＤＤＲメモリ１４０の実装バージョンの全ての指定されたタイミングパラメータを満たし、ＧＤＤＲ ＰＨＹ １１６の様々なデータレーン及びコマンドレーンの初期トレーニングと、動作中の再トレーニングと、を含むトレーニング動作をメモリコントローラ１１４の指示で実行する。
【0014】
図２は、いくつかの実施形態による、図１のＧＤＤＲメモリ２００のブロック図である。ＧＤＤＲメモリ２００は、概して、制御回路２１０と、アドレス経路２２０と、メモリアレイ及びページバッファ２３０と、データ読み取り経路２４０と、ボンドパッド２５０のセットと、データ書き込み経路と、を含む。
【0015】
制御回路２１０は、コマンドデコーダ２１１と、モードレジスタ２１２と、トレーニング制御回路２１３と、を含む。コマンドデコーダ２１１は、コマンド及びアドレスピン（図２には示されていない）から受信したコマンドを、メモリのコマンド真理値表によって定義されるいくつかのサポートされたコマンドのうち何れかに復号する。コマンドデコーダ２１１によって復号されるコマンドの１つのタイプは、モードレジスタセット（ＭＲＳ）コマンドである。ＭＲＳコマンドは、コマンドデコーダに、アドレス入力に設定が含まれている指示されたモードレジスタに設定を提供させる。ＭＲＳコマンドは、かなり以前からＤＲＡＭのコンテキストで知られており、異なるＧＤＤＲ ＤＲＡＭバージョン間で異なる。モードレジスタ２１２は、プログラムされた設定を記憶し、場合によっては、ＧＤＤＲ ＤＲＡＭについての情報を出力する。トレーニング制御回路２１３は、コマンドデコーダ２１１の出力に接続された第１の入力と、モードレジスタ２１２の特定の出力に接続された第２の入力と、出力と、を有する。更に説明されるように、トレーニング制御回路２１３は、概して、メモリコントローラ１１４からのコマンドに応じて、ＧＤＤＲメモリ２００をＰＨＹトレーニングモードにし、ＰＨＹトレーニングモードでは、入力バッファ及び出力バッファのためのトレーニングロジックにリンクトレーニングステップを実行するように指示する。
【0016】
アドレス経路２２０は、マルチビットアドレス信号を受信し、各アドレス信号のための入力バッファ２２１及びアドレスラッチ２２２と、行デコーダ２２３のセットと、列デコーダ２２４のセットと、を含む。入力バッファ２２１は、対応するマルチビットアドレス信号を受信してバッファリングし、それに応じてマルチビットバッファリングされたアドレス信号を提供する。アドレスラッチ２２２は、入力バッファ２２１の出力に接続された入力と、出力と、「ＷＣＫ」とラベル付けされた信号を受信するクロック入力と、を有する。アドレスラッチ２２２は、あるクロックエッジ、例えば立ち上がりエッジでバッファされたアドレスのビットをラッチし、書き込みコマンド中の書き込みクロックとしてだけでなく、コマンドをキャプチャするために使用されるメインクロックとしても機能する。行デコーダ２２３は、アドレスラッチ２２２の出力に接続された入力と、出力と、を有する。列デコーダ２２４は、アドレスラッチ２２２の出力に接続された入力と、出力と、を有する。
【0017】
メモリアレイ及びページバッファ２３０は、別々にアドレス指定可能なバンクとして知られる個々のメモリアレイのセットに編成される。例えば、ＧＤＤＲメモリ２００は、合計１６個のバンクを有してもよい。各バンクは、一度に１つの「オープン」ページのみを有することができ、オープンページは、より高速な読み取り及び書き込みアクセスのために、その内容を対応するページバッファに読み込ませる。行デコーダ２２３は、アクティブ化コマンド中にアクセスされたバンク内の行を選択し、指示された行の内容がページバッファに読み込まれ、行は読み取り及び書き込みアクセスの準備ができている。列デコーダ２２４は、列アドレスに応じて行の列を選択する。
【0018】
データ読み取り経路２４０は、読み取りキュー２４１と、読み取りラッチ２４２と、出力バッファ２４３と、遅延ロックループ（ＤＬＬ）２４４と、
【0019】
【数1】
ピンと、を含む。読み取りキュー２４１は、メモリアレイ及びページバッファ２３０の出力に接続された入力と、出力と、を有する。読み取りラッチ２４２は、読み取りキュー２４１の出力に接続された入力と、クロック入力と、出力と、を有する。バッファ２４３は、読み取りラッチ２４２の出力に接続されている入力と、ボンドパッド２５０に接続されている出力と、を有する。ＤＬＬ２４４は、「ＷＣＫ」とラベル付けされた書き込みクロック信号を受信する入力と、読み取りラッチ２４２のクロック入力に接続された出力と、を有する。ＤＬＬ２４４は、現在のＧＤＤＲ規格ではオプションであり、読み取りコマンド結果を通信する際にＤＱに対するＲＣＫ信号のドリフトを許容するように設計されていることに留意されたい。ＲＣＫドライバ回路２４５は、ＤＬＬ２４４の出力に接続された入力と、制御入力（図示せず）と、
【0020】
【数2】
ピンに接続された出力と、を有する。
【0021】
書き込みデータ経路２６０は、入力バッファ２６１、書き込みラッチ２６２、及び、書き込みキュー２６３を含む。入力バッファ２６１は、「ＤＱ」とラベル付けされたボンドパッド２５０のセットに接続された入力と、出力と、を有する。書き込みラッチ２６２は、入力バッファ２６１の出力に接続された入力と、出力と、を有する。書き込みキュー２６３は、書き込みラッチ２６２の出力に接続された入力と、メモリアレイ及びページバッファ２３０に接続された出力と、を有する。
【0022】
データトレーニングロジック２７０は、トレーニング制御回路２１３に接続された入力と、トレーニング機能を実行するために入力バッファ２６１及び出力バッファ２４３に接続された入力及び出力と、を有する。
【0023】
動作において、ＧＤＤＲメモリ２００は、メモリバンクにおける同時動作を可能にし、一実施形態では、ＧＤＤＲメモリ２００は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって公開されているダブルデータレート（ＤＤＲ）規格のうち何れかと互換性がある。データにアクセスするために、ＧＰＵ１１０等のメモリアクセスエージェントは、アクティブ化（ＡＣＴ）コマンドを発行することによってメモリバンク内の行をアクティブ化する。ＡＣＴコマンドに応じて、選択された行に沿ったメモリセルからのデータは、対応するページバッファに記憶される。ＤＲＡＭでは、データ読み取りはメモリセルの内容に対して破壊的であるが、データのコピーはページバッファに記憶される。メモリコントローラ１１４は、バンクの選択された行内のデータへのアクセスを終了した後、プリチャージ（ＰＲＥ）コマンド（又は自動プリチャージを伴う書き込み若しくは読み取りコマンド、又は、プリチャージオールコマンド（precharge all command））を発行することによって行を閉じる。ＰＲＥコマンドは、ページバッファ１２４内のデータを選択されたバンク内のその行に再書き込みさせ、次いで別の行をアクティブ化することを可能にする。これらの動作は、ＤＤＲメモリでは従来通りであり、様々なＪＥＤＥＣ標準文書に記載されており、これ以上は説明しない。
【0024】
しかしながら、本明細書に開示される様々な実施形態によれば、ＧＤＤＲメモリ２００は、ＧＤＤＲ６等の既存の規格と比較して、モードレジスタフィールド及びコマンドデコーダ関数を追加する修正されたモードレジスタセット２１２を含み、これらのモードレジスタフィールド及びコマンドデコーダ関数は、トレーニング制御回路２１３及びデータトレーニングロジック２７０の挙動を定義して、以下に更に説明するような追加のトレーニング関数を実行するために使用することができる。
【0025】
図３は、図２のデータトレーニングロジック回路２７０として使用するのに適したデータトレーニングロジック回路３００の一部のブロック図である。この図は、本発明を不明瞭にすることを回避するために、データトレーニングロジック３００の関連部分のみを示す。データトレーニングロジック３００は、概して、バーストエラー検出カウンタ３１０及び報告経路３２０を含む。概して、バーストエラー検出カウンタ３１０は、メモリ２００の単一のＤＱ入力に関連するエラーを検出し、ラベル「ｎ」によって示されるように、各ＤＱレーンについて繰り返される。例えば、一実施形態では、ＰＡＭ３シグナリングがＤＱレーンのために使用され、１０個のデータレーン（ＤＱ［０：７］、ＤＱＸ、ＤＱＹ及びＤＱＥ）の各々は、バーストエラー検出カウンタ３１０を含む。
【0026】
バーストエラー検出カウンタ３１０は、比較ロジック回路３１２及びバーストエラーカウンタ３１４を含む。比較ロジック回路３１２は、「データ［３１：０］」とラベル付けされた受信データ信号を受信する第１の入力と、「ＰＲＢＳ［３１：０］」とラベル付けされた擬似ランダムビットシーケンスを受信する第２の入力と、出力と、を有する。バーストエラーカウンタ３１４は、比較ロジック３１２の出力に接続された入力と、「ＣＴＲ ＲＳＴ」とラベル付けされたカウンタリセット入力と、出力と、を有する。
【0027】
報告経路３２０は、概して、リンクトレーニング中にエラーカウントを報告するためのシグナリング経路を提供し、エラーカウントデータをエラー検出コード（ＥＤＣ）データ経路に挿入する。報告経路３２０は、マルチプレクサ３２２、「ＥＤＣ ＦＩＦＯ」とラベル付けされた先入れ先出し（ＦＩＦＯ）バッファ３２４、及び、マルチプレクサ３２６を含む。マルチプレクサ３２６は、（通常動作のための）ＤＲＡＭのＥＤＣ信号を受信する第１の入力と、書き込みトレーニング動作のためにバーストエラーカウンタ３１４の出力に接続された第２の入力と、制御入力（図示せず）と、出力と、を有する。ＥＤＣ ＦＩＦＯ３２４は、マルチプレクサ３２６の出力に接続された入力と、出力と、を有する。マルチプレクサ３２２は、ＥＤＣ ＦＩＦＯ３２４の出力に接続された第１の入力と、「ＤＱ」とラベル付けされた第２の入力と、制御入力（図示せず）と、「ＰＡＭエンコーダへ」とラベル付けされた出力と、を有する。
【0028】
動作において、書き込みトレーニング（ＷＲＴＲ）モードの間、トレーニングパターンは、ＤＱレーン（例えば、図２の２６１）のためのＰＡＭ受信機によって受信され、比較ロジック３１２のデータ［３１：０］入力に供給されるシンボルに復号される。ＰＲＢＳ発生器は、比較のためにトレーニングパターンを局所的に生成し、それを比較ロジック３１２のＰＲＢＳ［３１：０］入力に供給する。比較ロジックは、ＸＯＲ比較によってエラーを検出し、シンボル内でエラーが検出される毎にバーストエラーカウンタ３１４にＨＩＧＨ信号を出力する。バーストエラーカウンタ３１４は、所定数のシンボルを含むシンボルのシーケンスにおいて０より大きい任意の数のエラーを検出することに応じて、エラーカウント値を１だけ増加させるように動作可能な１２ビットバーストエラーカウンタである。次いで、カウンタ値は、マルチプレクサ３２２及び３２６を制御することによって、トレーニングパターンに対するＤＱＥレーンを介してメモリコントローラに報告される。例えば、一実施形態では、１６シンボルのバーストが使用され、バーストエラーカウンタ３１４は、１６シンボルバースト内にいくつかのエラーが存在する場合に１だけ増加し、エラーが存在しない場合には増加しない。この実施形態ではバーストエラーがカウントされるが、他の実施形態は、バースト内の個々のエラーをカウントするバーストエラー検出カウンタ３１０のための構成モードを含んでもよい。
【0029】
図示された構成は、ＷＲＴＲデータの複数の読み取りサイクルを可能にし、線形フィードバックシフトレジスタ（ＬＦＳＲ）がインクリメントされて、サイクルごとに異なるＰＲＢＳトレーニングパターンを生成する。この構成は、書き込みトレーニング時間を短縮する一方で、精度を改善する。エラーカウンタを使用しない場合、合格／不合格境界のみがＷＲＴＲサイクル中に検出される。エラーカウンタを使用して、トレーニング中に位相調整更新を行うために、ＤＱレーンデータアイの前縁及び後縁故障密度（leading and trailing edge failure density）をホストによって判断することができる。また、ホストは、故障率勾配（failure rate gradients）を測定することができる。この実施形態ではバーストエラーカウンタが使用されるが、いくつかの実施形態では、カウンタは、バースト中の各エラーがカウンタ値を増加させる通常エラーカウンタモードで動作され得る。また、エラーカウンタの使用は、以下で更に説明するように、書き込みトレーニングを参照せずにデータアイマージニングを実行することができるＸＯＲロジックモードを、ＬＦＳＲパターンを参照せずに実行することを可能にする。
【0030】
また、図示された構成は、バーストに対するエラーカウント値が単一のバーストにおいてＰＡＭエンコーダによって送信され得るという利点を有する。好ましくは、ＷＲＴＲモードにおいて、ＤＱレーンのＰＡＭエンコーダは、複数のＰＡＭレベルのうち２つのみを使用して動作され、エラーを回避し、ＰＡＭ符号化プロセスを簡略化する。例えば、ＰＡＭ３符号化では、＋１及び－１レベルのみがエラーカウントを送信するために使用される。
【0031】
図４は、いくつかの追加の実施形態による、データトレーニングロジック回路４００のブロック図である。データトレーニングロジック回路４００は、図２のデータトレーニングロジック回路２７０として使用するのに適している。概して、データトレーニングロジック回路は、シンボルマスキング能力と、書き込みトレーニングを参照せずにデータアイマージニングを実行することができ、ＬＦＳＲパターンを参照せずにデータアイマージニングを実行することができるＸＯＲロジックモードと、を含む。
【0032】
データトレーニングロジック回路４００は、ＰＲＢＳ発生器４０２と、最大遷移回避（ＭＴＡ）エンコーダ４０４と、マスキング回路４０６と、バーストエラー検出カウンタ４１０と、「ＤＥＳ＋ＦＩＦＯ」とラベル付けされたデシリアライザ及びＦＩＦＯ回路４１２と、「Ｔ２Ｇ及びＸＯＲ」とラベル付けされた温度計からグレイへの変換及びＸＯＲ回路４２０と、３つのフリップフロップ４１４、４１６、４１８と、を含む。
【0033】
ＰＲＢＳ発生器４０２は、制御入力（図示せず）及び出力を有し、概して、ＬＦＳＲを初期化するための制御ロジックとともに少なくとも１つのＬＦＳＲを含む。ＭＴＡエンコーダ４０４は、ＰＲＢＳ発生器４０２の出力に接続された入力及び出力を有する。マスキング回路４０６は、「モード」とラベル付けされたモード信号を受信するための第１のモード入力と、「ＳＹＭＢＯＬ＿ＭＡＳＫ［７：０］」とラベル付けされたシンボルマスク入力と、「ＥＹＥ＿ＬＥＶＥＬ＿ＭＡＳＫ［１：０］」とラベル付けされたアイマスク入力と、２つのデータ入力と、「ＰＲＢＳ［３１：０］」とラベル付けされた第１の出力と、「データ［３１：０］」とラベル付けされた第２の出力と、を有する。
【0034】
バーストエラー検出カウンタ４１０は、マスキング回路４０６のＰＲＢＳ［３１：０］出力に接続された第１の入力と、マスキング回路４０６のデータ［３１：０］出力に接続された第２の入力と、「ＣＮＴ＿ＲＳＴ」とラベル付けされたカウンタリセット入力と、モード入力と、カウンタ出力と、を有する。
【0035】
フリップフロップ４１４、４１６、４１８の各々は、「Ｄ」入力、クロック入力及び「Ｑ」出力を有する。「ＶＲＨＩＧＨ」、「ＶＲＭＩＤ」及び「ＶＲＬＯＷ」とラベル付けされた３つの基準電圧は、それぞれフリップフロップ４１４、４１６、４１８のＤ入力に接続される。Ｔ２Ｇ及びＸＯＲ回路４２０は、フリップフロップ４１８の出力から信号「Ｄ０」を受信する第１の入力と、フリップフロップ４１６の出力から信号「Ｄ１」を受信する第２の入力と、フリップフロップ４１４の出力から信号「Ｄ２」を受信する第３の入力と、モード入力と、「ＤａｔＨ」とラベル付けされた第１の出力と、「ＤａｔＬ」とラベル付けされた第２の出力と、を有する。フリップフロップ４１４、４１６、４１８は、ＰＡＭ受信機のレベル検出器又は比較器（スライサとしても知られる）として機能する専用フリップフロップ回路であり、それらのクロック入力は全て、「ＤＱ［ｎ］」とラベル付けされたＤＱレーン信号に接続され、それらの３つの出力は、ＤＱ信号がそれぞれの基準電圧入力ＶＲＨＩＧＨ、ＶＲＭＩＤ及びＶＲＬＯＷよりも高いか否かを示す。Ｔ２Ｇ及びＸＯＲ回路４２０は、概して、ＰＡＭ受信機のためのＰＡＭデコーダとして働き、図５～図７に関して以下で更に説明するように、自己参照比較を実行するためのＰＡＭレベルデコーダ又はＸＯＲ比較回路の何れかとして、２つの異なるモードで動作する。
【0036】
デシリアライザ及びＦＩＦＯ回路４１２は、Ｔ２Ｇ及びＸＯＲ回路４２０からのＤａｔＨ出力を受信する第１の入力と、Ｔ２Ｇ及びＸＯＲ回路４２０からのＤａｔＬ出力を受信する第２の入力と、マスキング回路４０６のデータ入力に接続された出力と、を有する。デシリアライザ及びＦＩＦＯ回路８１２は、入力シリアルデータストリームＤａｔＨ及びＤａｔＬをその出力において３２ビット幅のデータ信号に変換するＦＩＦＯバッファである。
【0037】
動作中、データトレーニングロジック回路４００は、図３のものと同様に動作することができ、ＤＱ［ｎ］を介して受信されたデータをＰＲＢＳ４０２によって生成されたデータと比較し、マスキング能力及び受信機ＸＯＲ比較能力を含む。マスキング回路４０６は、モード入力によって選択可能なアイレベルマスキング又はシンボルレベルマスキングの何れかを適用することができる。アイレベルマスキングは、概して、ＥＹＥ＿ＬＥＶＥＬ＿ＭＡＳＫ［１：０］入力によって制御されるように、上側アイ又は下側アイの何れかを分離するために、ＰＡＭデコーダ出力を再マッピングすることを含む。シンボルレベルマスキングは、ＳＹＭＢＯＬ＿ＭＡＳＫ［７：０］入力によって制御されるようにバースト内の選択されたシンボルを分離する能力を提供する。シンボルレベルマスキングは、ＰＲＢＳ及び受信データの両方において、選択されたマスキングされたシンボルビットを全て０にすることによって適用され、したがって、検査されるべきビットのみが、エラーチェック及びエラーカウントのために比較ロジックに供給されるように残される。シンボルレベルマスキング能力は、システムノイズのために頻繁にエラーを有する可能性があり、したがって一般に全体的なアイトレーニングを歪める可能性があるビットの分離を可能にすることによってトレーニングの改善を提供する。例えば、バースト中の第１のシンボルは、第１のシンボル上に存在し得る電力ノイズの影響を回避するためにマスキングされ得る。そのようなマスクは、トレーニング中に絶えず適用され得る。別の例として、個々のシンボルを順次マスクオフして、偏差等のデータをキャプチャし得る。
【0038】
図５により詳細に示されるＴ２Ｇ及びＸＯＲ回路４２０を参照すると、温度計からグレイへのエンコーダ５０２と、２つのＸＯＲゲート５０４及び５０６と、２つのマルチプレクサ５０８及び５１０と、を含む。Ｔ２Ｇ及びＸＯＲ回路４２０は、自己比較能力を追加するために、ＰＡＭ受信機（ＰＡＭ３又はＰＡＭ４受信機等）の通常のＴ２Ｇエンコーダに取って代わる。Ｔ２Ｇエンコーダ５０２は、３つの入力及び２つの出力を有する。それは、３つの入力Ｄ０、Ｄ１、Ｄ２を受信し、出力上に２ビットコードを生成する。また、ＸＯＲゲート５０４は、入力Ｄ１及びＤ２を受信し、ＸＯＲゲート５０６は入力Ｄ０及びＤ１を受信する。ＸＯＲゲート５０４は「ＸＯＲＨ」とラベル付けされた出力を有し、ＸＯＲゲート５０６は「ＸＯＲＬ」とラベル付けされた出力を有する。ＸＯＲＬ及びＸＯＲＨは、マルチプレクサ５０８及びマルチプレクサ５１０の両方のそれぞれの入力に供給される。この実施形態では温度計からグレイへのエンコーダが使用されるが、他の実施形態は、例えば温度計からバイナリへのエンコーダ等の他の適切なエンコーダを使用することができる。
【0039】
マルチプレクサ５０８は、Ｔ２Ｇエンコーダ５０２の第１の出力に接続された第１の入力と、ＸＯＲゲート５０４及び５０６の出力を受信する第２及び第３の入力と、モード入力に接続された制御入力と、を有する。同様に、マルチプレクサ５１０は、Ｔ２Ｇエンコーダ５０２の第２の出力に接続された第１の入力と、ＸＯＲゲート５０４及び５０６の出力を受信する第２及び第３の入力と、モード入力に接続された制御入力と、を有する。通常動作モードでは、マルチプレクサ５０８及び５１０は、Ｔ２Ｇエンコーダ出力をＤａｔＨ及びＤａｔＬに渡す。ＸＯＲ比較モードでは、マルチプレクサ５０８及び５１０は、モード入力によって選択されるように、Ｄ０及びＤ１、又は、Ｄ１及びＤ２の何れかのＸＯＲ比較の結果を渡す。この実施形態では、モード入力は、所望のデータを渡すようにマルチプレクサを構成する２ビットのバイナリ数である。「０」値は、Ｔ２Ｇエンコーダ出力をＤａｔＨ及びＤａｔＬに渡す。「１」値は、ＸＯＲＨをＤａｔＨ及びＤａｔＬの両方にのみ渡す。「２」値は、ＸＯＲＬをＤａｔＨ及びＤａｔＬの両方にのみ渡す。「３」値は、ＸＯＲＨをＤａｔＨに渡し、ＸＯＲＬをＤａｔＬに渡す。ＸＯＲ比較データは、選択的に変化するＶＲＨＩＧＨ、ＶＲＭＩＤ、ＶＲＬＯＷとともに使用されて、以下の図６～図７に関して更に説明するように、ＰＡＭ受信機のデータアイの自己参照トレーニングを実行する。
【0040】
図６は、いくつかの実施形態による、ＰＡＭ受信機の基準電圧の変動を示す図６００を示している。信号電源電圧ＶＤＤＱ、及び、通常動作中の基準電圧ＶＲＭＩＤ、ＶＲＨＩＧＨ、ＶＲＬＯＷの変動範囲を示すスケールが示されている。（ＶＤＤＱは変化してもよいし、異なるレベルに設定されてもよく、基準電圧に異なる値を必要とする。）通常のＰＡＭ受信機の一部である調整可能な基準電圧は、図７に示されるようなアイトレーニングの新しい技術を可能にする。
【0041】
図７は、いくつかの実施形態による、自己参照を使用するＸＯＲアイマージニングプロセスを示すアイ図７００を示している。縦軸はＤＱ［ｎ］上の電圧を表し、横軸は時間を表す。ＰＡＭ４信号に対するデータアイが示されているが、同じプロセスが、例えば、ＰＡＭ３、ＰＡＭ６又はＰＡＭ８等の他のＰＡＭシグナリング方式に対して使用されてもよい。
【0042】
図６及び図７の両方を参照すると、示されるアイ図は、多数の電圧遷移を重複させることによって画定される３つのデータアイ７０２、７０４、７０６を含む。アイの通常の予想される上及び下の境界は、レベル７１０、７１２、７１４、７１６に示されている。ＰＡＭ受信機の通常動作では、基準電圧ＶＲＨＩＧＨ、ＶＲＭＩＤ、ＶＲＬＯＷは、ＤＱ［ｎ］の電圧レベルを識別するために、３つの異なるスライサ又は比較器（図４の回路においてこの目的のために使用されるフリップフロップ４１４、４１６、４１８等）に進む。ＸＯＲ自己参照モードでは、基準電圧は、一度に単一のデータアイに対するデータアイのマージンを見つけるという異なる役割を有する。
【0043】
このプロセスでは、２つのスライサは、同じアイにおいてサンプル比較を行うように調整された基準電圧を有する。第３の基準電圧及びそのスライサの出力は、このプロセスでは無視される。図７の示された例示的なシナリオでは、データアイ７０４は、各ＤＱ［ｎ］ドライバの位相遅延をトレーニングするためにテストされている。ＶＲＭＩＤは、レベル７１２と７１４との間の予想される電圧範囲の中央の大きさに設定される。ＶＲＨＩＧＨは値が上下に調整され、スライサの出力（この場合はＤ１及びＤ２）がＸＯＲゲート５０４に供給されて、それらが同じ値を検出するかどうかが判定される。各ビット周期の各サンプルについて、ＸＯＲ出力は、Ｄ１とＤ２が等しいか否かを示す。ＶＲＨＩＧＨが連続するサンプルにわたってレベル７１２から７１４までの範囲にわたって掃引（スイープ）されると、最終的にＤ１及びＤ２は等しい状態から等しくない状態に変化し、アイの包絡線がＶＲＨＩＧＨの現在のレベルにあることを示す。ＤＱ［ｎ］ドライバの位相オフセットは、アイの包絡線エッジ又はマージンを検出するために、このプロセス中に前方及び後方に調整される。これらのマージンが識別されると、位相オフセットは中心位相オフセット点（すなわち、識別された包絡線エッジから最も離れた点）に設定される。
【0044】
このＸＯＲ自己参照プロセスは、特定のデータパターンを必要とせず、受信されたＤ１及びＤ２を、対の他方の値以外のものと比較しない。したがって、このプロセスでは使用されないＤＱ［ｎ］ドライバ及びＰＲＢＳ発生器からのデータパターンの初期化及びタイミングを調整する必要がない。更に、このプロセスを使用して、異常を検出するために４つ全ての角でアイの包絡線の形状を検出することができる。最後に、このプロセスは、例えばＰＡＭ３、ＰＡＭ６又はＰＡＭ８等のように、上述した異なるＰＡＭシグナリング構成とともに使用することができる。
【0045】
次に、このプロセスがデータアイ７０２及び７０６に対して繰り返され、それらの包絡線エッジの位置を特定する。理解され得るように、基準電圧の何れの対が使用されるかは問題ではないが、この実施形態では、ＸＯＲゲート５０４及び５０６が各々Ｄ１を使用するので、ＶＲＭＩＤは、各アイのために使用される何れかの対である。この実施形態では、ＶＲＭＩＤはデータアイ７０４の中心の値に保持されるが、ＶＲＨＩＧＨ又はＶＲＬＯＷをこの役割にも使用することができ、ＶＲＭＩＤが掃引される。好ましくは、各基準電圧は、ＶＤＤＱの全範囲にわたって、又は、少なくとも任意のスライサ基準電圧の予想される全範囲にわたって調整可能である。最低でも、少なくとも１つの基準電圧は、各アイの中心に調整可能であるべきであり、少なくとも１つの他の基準電圧は、アイの予想される電圧範囲を通して掃引するように調整可能であるべきである。
【0046】
図４の実施形態では、ＸＯＲ比較の出力は、バーストエラー検出カウンタ４１０に供給され、バーストエラー検出カウンタ４１０は、ＰＡＭ受信機のデータアイの外側マージンを検出するために、ＸＯＲ比較による異なるＰＡＭレベルの検出をエラーとしてカウントする。このようにして、トレーニングシーケンスを用いたトレーニングに使用されるのと同じ比較ロジックをＸＯＲ自己参照プロセスに使用することができる。
【0047】
図８は、いくつかの追加の実施形態による、データトレーニングロジック回路８００のブロック図である。データトレーニングロジック回路８００は、図２のデータトレーニングロジック回路２７０として使用するのに適している。概して、データトレーニングロジック回路８００は、図４の回路と同じシンボルマスキング能力と、データアイマージニングが実行され得る同様のＸＯＲロジックモードと、を有するが、ＸＯＲロジックモードは、この実施形態では異なって実装される。
【0048】
データトレーニングロジック回路８００は、ＰＲＢＳ発生器８０２と、最大遷移回避（ＭＴＡ）エンコーダ８０４と、マスキング回路８０６と、バーストエラー検出カウンタ８１０と、「ＤＥＳ＋ＦＩＦＯ」とラベル付けされたデシリアライザ及びＦＩＦＯ回路８１２と、「Ｔ２Ｇ及びバイパス」とラベル付けされた温度計からグレイへの変換及びバイパス回路８２０と、３つのフリップフロップ８１４、８１６、８１８と、を含む。いくつかの実施形態は、ＰＡＭ３シグナリングを使用し、ＭＴＡエンコーダを必要としないことに留意されたい。
【0049】
ＰＲＢＳ発生器８０２は、制御入力（図示せず）及び出力を有し、概して、ＬＦＳＲを初期化するための制御ロジックとともに少なくとも１つのＬＦＳＲを含む。ＭＴＡエンコーダ８０４は、ＰＲＢＳ発生器８０２の出力に接続された入力及び出力を有する。マスキング回路８０６は、第１のモード入力と、「ＳＹＭＢＯＬ＿ＭＡＳＫ［７：０］」とラベル付けされたシンボルマスク入力と、「ＥＹＥ＿ＬＥＶＥＬ＿ＭＡＳＫ［１：０］」とラベル付けされたアイマスク入力と、データ入力と、「ＰＲＢＳ［３１：０］」とラベル付けされた第１の出力と、「データ［３１：０］」とラベル付けされた第２の出力と、を有する。
【0050】
フリップフロップ８１４、８１６、８１８の各々は、「Ｄ」入力、クロック入力及び「Ｑ」出力を有する。「ＶＲＨＩＧＨ」、「ＶＲＭＩＤ」、「ＶＲＬＯＷ」とラベル付けされた３つの基準電圧は、それぞれフリップフロップ８１４、８１６、８１８のＤ入力に接続される。Ｔ２Ｇ及びバイパス回路８２０は、フリップフロップ８１８の出力から信号「Ｄ０」を受信する第１の入力と、フリップフロップ８１６の出力から信号「Ｄ１」を受信する第２の入力と、フリップフロップ８１４のモード入力の出力から信号「Ｄ２」を受信する第３の入力と、「ＤａｔＨ」とラベル付けされた第１の出力と、「ＤａｔＬ」とラベル付けされた第２の出力と、を有する。フリップフロップ８１４、８１６、８１８は、概して、ＰＡＭ受信機のレベル検出器又は比較器として機能し、それらのクロック入力は全て、「ＤＱ［ｎ］」とラベル付けされたＤＱレーン信号に接続され、それらの３つの出力は、ＤＱ信号がそれぞれの基準電圧入力ＶＲＨＩＧＨ、ＶＲＭＩＤ、ＶＲＬＯＷよりも高いか否かを示す。
【0051】
デシリアライザ及びＦＩＦＯ回路８１２は、Ｔ２Ｇ及びバイパス回路８２０からのＤａｔＨ出力を受信する第１の入力と、Ｔ２Ｇ及びバイパス回路８２０からのＤａｔＬ出力を受信する第２の入力と、マスキング回路８０６のデータ入力に接続された出力と、を有する。デシリアライザ及びＦＩＦＯ回路８１２は、入力シリアルデータストリームＤａｔＨ及びＤａｔＬをその出力において３２ビット幅のデータ信号に変換するＦＩＦＯバッファである。
【0052】
バーストエラー検出回路８１０は、マスキング回路８０６のＰＲＢＳ［３１：０］出力に接続された第１の入力と、マスキング回路８０６のデータ［３１：０］出力に接続された第２の入力と、「ＣＮＴ＿ＲＳＴ」とラベル付けされたカウンタリセット入力と、モード入力と、カウンタ出力と、を有する。この実施形態では、バーストエラー検出回路８１０は、図３の回路３１０と同様であるが、データ入力とその比較ロジック８１３との間にマルチプレクサ８１１を含み、回路８１０が、通常のエラーカウントモードでＰＲＢＳ［３１：０］をデータ［３１：０］と比較するために比較ロジック８１３を使用することを可能にするが、ＸＯＲ比較モードでは、ＤａｔＨ及びＤａｔＬ上の２つのビットストリームを比較する。このようにして、上述したＸＯＲ自己参照比較は、以下で更に説明するように、Ｔ２Ｇ及びバイパス回路８２０をバイパスモードに設定し、バーストエラー検出回路８１０において信号Ｄ０、Ｄ１、Ｄ２からの所望の対を比較することによって完了することができる。
【0053】
動作において、データトレーニングロジック回路８００は、図３の回路と同様に動作することができ、ＤＱ［ｎ］を介して受信されたデータをＰＲＢＳ８０２によって生成されたデータと比較し、マスキング能力及び受信機ＸＯＲ比較能力を含む。マスキング回路８０６は、図４に関して上述したように、モード入力によって選択可能なアイレベルマスキング又はシンボルレベルマスキングの何れかを適用することができる。
【0054】
図９は、図８のＴ２Ｇ及びバイパス回路８２０のより詳細な図のブロック図である。Ｔ２Ｇ及びバイパス回路８２０は、温度計からグレイへのエンコーダ９０２と、２つのマルチプレクサ９０８及び９１０と、を含む。Ｔ２Ｇ及びバイパス回路８２０は、バイパス機能を追加するために、ＰＡＭ受信機（ＰＡＭ３又はＰＡＭ４受信機等）の通常のＴ２Ｇエンコーダに取って代わる。Ｔ２Ｇエンコーダ９０２は、３つの入力及び２つの出力を有する。それは、３つの入力Ｄ０、Ｄ１、Ｄ２を受信し、出力上に２ビットコードを生成する。
【0055】
マルチプレクサ９０８は、Ｔ２Ｇエンコーダ９０２の第１の出力に接続された第１の入力と、Ｄ２及びＤ０入力を受信する第２及び第３の入力と、モード入力に接続された制御入力と、出力と、を有する。マルチプレクサ９１０は、Ｔ２Ｇエンコーダ９０２の第２の出力に接続された第１の入力と、Ｄ１入力を受信する第２の入力と、モード入力に接続された制御入力と、出力と、を有する。
【0056】
通常動作モードでは、マルチプレクサ９０８及び９１０は、Ｔ２Ｇエンコーダ出力をＤａｔＨ及びＤａｔＬに渡す。２ビット信号であるモード制御入力は、「０」を使用して通常モードを設定し、「１」を使用してＤ２を通過させてバーストエラー検出カウンタ８１０におけるＸＯＲ比較のためにＤ２をＤａｔＨに、Ｄ１をＤａｔＬに通過させ、「２」を使用してバーストエラー検出カウンタ８１０におけるＸＯＲ比較のためにＤ０をＤａｔＨに、Ｄ１をＤａｔＬに通過させる。
【0057】
データトレーニングロジック回路３００、４００及び８００等の図２のメモリ２００は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、本データ構造は、ベリログ又はＶＨＤＬ等のハードウェア記述言語（ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされてもよい。次に、マスクを、様々な半導体製造工程で使用して、集積回路を製造してもよい。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（Graphic Data System、ＧＤＳ）ＩＩデータであってもよい。
【0058】
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、ＧＤＤＲメモリは、本明細書の技術を使用するものとして説明されているが、他のタイプのＤＲＡＭ又は他のメモリタイプも、上述したリンクトレーニング技術及び回路から利益を得ることができる。別の例として、本明細書におけるバーストエラー検出カウンタは、バースト内の個々のエラーをカウントするように構成され得る。バーストの長さ及びデータ経路のサイズは、当然ながら、メモリの異なる構成にわたって変動し得る。最後に、図４～図７に関して説明したＸＯＲ自己参照トレーニング技術は、ＰＡＭシグナリングを使用する様々な通信リンクをトレーニングするために使用することができ、本明細書のバーストエラー検出カウンタ構成を必ずしも必要としない。図６～図７のプロセスで使用される対になった信号の不一致をカウントするために、様々なカウンタ構成を使用することができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】