特許 7654568 メモリストリングにポケット構造を有する三次元メモリデバイス、およびその方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-24

(45)【発行日】2025-04-01

(54)【発明の名称】メモリストリングにポケット構造を有する三次元メモリデバイス、およびその方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20250325BHJP

   H10D 30/68 20250101ALI20250325BHJP

【ＦＩ】

H10B43/27

H10D30/68

【請求項の数】 9

(21)【出願番号】P 2021570978

(86)(22)【出願日】2019-10-22

(65)【公表番号】

(43)【公表日】2022-07-28

(86)【国際出願番号】 CN2019112428

(87)【国際公開番号】W WO2021077278

(87)【国際公開日】2021-04-29

【審査請求日】2021-11-29

【審判番号】

【審判請求日】2023-12-18

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ヨンガン・ヤン

【合議体】

【審判長】河本 充雄

【審判官】綿引 隆

【審判官】中野 浩昌

(56)【参考文献】

【文献】米国特許出願公開第２０１８／０１２２９０６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／０２８０３０４（ＵＳ，Ａ１）

【文献】特開２０１９－１６１１１０（ＪＰ，Ａ）

【文献】特開２０１９－１６１０１５（ＪＰ，Ａ）

【文献】特開２０１９－１６１０１２（ＪＰ，Ａ）

【文献】国際公開第２０１９／０５２１２７（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H10B 41/27

H10B 43/27

H10D 30/68

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上の選択的エピタキシャル層と、
前記選択的エピタキシャル層の上の交互の導電層および誘電層を備えるメモリスタックと、
前記メモリスタック内で垂直に延びる円筒形のチャネル構造、および、前記選択的エピタキシャル層内で垂直に延びるポケット構造を備えるメモリストリングと
を備え、
前記メモリスタック内の前記チャネル構造の横寸法は前記ポケット構造の横寸法以下であり、
前記メモリストリングは、半導体チャネルであって、前記チャネル構造内で垂直に延び、前記ポケット構造内で垂直および横に延び、前記選択的エピタキシャル層と接触する半導体チャネルを備え、
前記メモリストリングは、前記チャネル構造内で前記メモリスタックと前記半導体チャネルとの間にメモリ膜を備え、前記メモリ膜は、前記チャネル構造内で垂直に延び、前記ポケット構造内で延び、前記基板内で垂直および横に延びており、
前記メモリスタックを通じて垂直に延び、前記選択的エピタキシャル層と接触するソースコンタクト構造をさらに備え、
前記ソースコンタクト構造は、導電性材料を含むソース導体と、前記ソース導体を包囲し、誘電性材料を含むスペーサとを備え、
前記半導体チャネルは、前記ポケット構造内で横に約２０ｎｍにわたって延びる、三次元（３Ｄ）メモリデバイス。

【請求項2】

前記チャネル構造の前記横寸法は前記ポケット構造の前記横寸法と同じである、請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記メモリストリングは、前記半導体チャネルによって包囲されるキャップ層を備え、前記ポケット構造における前記キャップ層の横寸法は、前記チャネル構造における前記キャップ層の横寸法より大きい、請求項１に記載の３Ｄメモリデバイス。

【請求項4】

前記選択的エピタキシャル層は単結晶シリコンを含み、前記半導体チャネルはポリシリコンを含む、請求項１に記載の３Ｄメモリデバイス。

【請求項5】

前記半導体チャネルは、前記メモリストリングの下端において平坦である、請求項１に記載の３Ｄメモリデバイス。

【請求項6】

三次元（３Ｄ）メモリデバイスを形成するための方法であって、
基板の上方の選択的エピタキシャル層を成長させる空洞を形成するための第１の犠牲層、および、前記第１の犠牲層の上方の誘電スタックを形成するステップと、
前記誘電スタックおよび前記第１の犠牲層を通じて前記基板内に垂直に延びる第１の開口を形成するステップと、
前記第１の開口を通じて前記第１の犠牲層をエッチバックするステップと、
続いて、前記第１の開口の側壁および底面に沿って、メモリ膜および半導体チャネルをこの順番で形成するステップと、
前記第１の犠牲層の一部を露出させるために、前記誘電スタックを通じて垂直に延びる第２の開口を形成するステップと、
前記第２の開口の側壁を覆う保護層を形成するステップと、
前記メモリ膜の一部分を露出させる空洞を形成するために、前記第１の犠牲層を除去するステップと、
前記半導体チャネルの一部分を露出させるために、前記空洞において露出された前記メモリ膜の前記一部分を除去するステップと、
前記空洞を満たし、前記半導体チャネルの前記一部分と接触するように、前記基板から選択的エピタキシャル層をエピタキシャル成長させるステップと、
前記保護層を除去するステップと、
前記第２の開口を通じて前記誘電スタックに備えられる交互のゲート犠牲層および誘電層のうち前記ゲート犠牲層を導電層で置き換えることでメモリスタックを形成するステップと、
前記選択的エピタキシャル層と接触するように、ソースコンタクト構造を前記第２の開口内に形成し、前記メモリスタックを通じて垂直に延ばすステップと、
を含み、
前記ソースコンタクト構造は、導電性材料を含むソース導体と、前記ソース導体を包囲し、誘電性材料を含むスペーサとを備える、方法。

【請求項7】

前記メモリ膜を形成するステップは、前記第１の開口の前記側壁および前記底面に、第１の酸化シリコン層、窒化シリコン層、および第２の酸化シリコン層をこの順番で堆積させるステップを含み、
前記半導体チャネルを形成するステップは、前記第２の酸化シリコン層の上にポリシリコン層を堆積させるステップを含む、請求項６に記載の方法。

【請求項8】

前記保護層を形成するステップは、
前記第２の開口の前記側壁および底面に高誘電率（高ｋ）誘電層を堆積させるステップと、
前記第１の犠牲層の前記一部を露出させるために、前記第２の開口の前記底面における前記高ｋ誘電層の一部をエッチングするステップと
を含む、請求項６に記載の方法。

【請求項9】

前記第１の犠牲層を除去するステップは、前記第２の開口を通じて前記第１の犠牲層をエッチングするステップを含み、
前記空洞において露出された前記メモリ膜の前記一部分を除去するステップは、前記半導体チャネルの前記一部分によって停止されるまで前記メモリ膜の前記一部分をエッチングするステップを含む、請求項６に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、三次元（３Ｄ）メモリデバイスと、その製作方法とに関する。

【背景技術】

【0002】

平面型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改良することで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作の技術は困難になり、コストが掛かるようになる。結果として、平面型メモリセルについての記憶密度が上限に近付いている。

【0003】

３Ｄメモリアーキテクチャは、平面型メモリセルにおける密度の限度に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺デバイスとを含む。

【発明の概要】

【発明が解決しようとする課題】

【0004】

メモリストリングにポケット構造を有する３Ｄメモリデバイス、およびその３Ｄメモリデバイスを形成するための方法の実施形態が、本明細書において開示される。

【課題を解決するための手段】

【0005】

一例において、３Ｄメモリデバイスが、基板と、基板上の選択的エピタキシャル層と、選択的エピタキシャル層の上の交互の導電層および誘電層を備えるメモリスタックと、メモリスタック内で垂直に延びるチャネル構造、および、選択的エピタキシャル層内で垂直に延びるポケット構造を備えるメモリストリングとを備える。メモリストリングは、半導体チャネルであって、チャネル構造内で垂直に延び、ポケット構造において垂直および横に延び、選択的エピタキシャル層と接触する半導体チャネルを備える。

【0006】

他の例において、３Ｄメモリデバイスが、基板と、基板上の選択的エピタキシャル層と、選択的エピタキシャル層の上の交互の導電層および誘電層を備えるメモリスタックと、メモリスタック内で垂直に延びるチャネル構造、および、選択的エピタキシャル層内で垂直に延びるポケット構造を備えるメモリストリングとを備える。チャネル構造の横寸法はポケット構造の横寸法以下である。

【0007】

なおも他の例では、３Ｄメモリデバイスを形成するための方法が開示されている。選択的エピタキシャル犠牲層が基板の上方に形成され、誘電スタックが選択的エピタキシャル犠牲層の上方に形成される。誘電スタックおよび選択的エピタキシャル犠牲層を通じて垂直に延びる第１の開口が形成される。選択的エピタキシャル犠牲層を通じて垂直に延びる第１の開口の一部分が拡大させられる。続いて、メモリ膜および半導体チャネルが第１の開口の側壁および底面に沿ってこの順番で形成される。選択的エピタキシャル犠牲層は、メモリ膜の一部分を露出させる空洞を形成するために除去される。空洞において露出されたメモリ膜の一部分は、半導体チャネルの一部分を露出させるために除去される。選択的エピタキシャル層が、空洞を満たし、半導体チャネルの一部分と接触するように、基板からをエピタキシャル成長させられる。

【0008】

本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明し、当業者が本開示を作製して使用することができるようにする役割をさらに果たす。

【図面の簡単な説明】

【0009】

【図1A】３Ｄメモリデバイスを形成するための例示の製作プロセスの図である。

【図1B】３Ｄメモリデバイスを形成するための例示の製作プロセスの図である。

【図1C】３Ｄメモリデバイスを形成するための例示の製作プロセスの図である。

【図2】本開示の一部の実施形態による、メモリストリングにポケット構造を有する例示の３Ｄメモリデバイスの断面図である。

【図3A】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3B】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3C】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3D】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3E】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3F】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3G】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3H】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3I】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3J】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3K】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図3L】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示す図である。

【図4A】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の方法の流れ図である。

【図4B】本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の方法の流れ図である。

【発明を実施するための形態】

【0010】

本開示の実施形態が添付の図面を参照して説明される。

【0011】

特定の構成および配置が検討されるが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識されよう。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。

【0012】

本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味することが留意される。さらに、このような文言は必ずしも同じ実施形態に言及するとは限らない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、他の実施形態との関連でこのような特徴、構造、または特性をもたらすことは、当業者の知識の範囲内である。

【0013】

概して、専門用語は、少なくとも一部では文脈における使用から理解され得る。例えば、本明細書で使用されている「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用されることも、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用されることもある。同様に、「１つ」または「その」などの用語は、少なくとも一部で文脈に依存して、単数での使用を伝えるためと、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えることは必ずしも意図されていないと理解することができ、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容してもよい。

【0014】

本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味が、「～の上に」が何か「に直接的に」だけを意味するのではなく、それらの間に中間の特徴または層を伴って何か「に」あるという意味も含むような最も幅広い様態で解釈されるべきあること、および、「～の上方に」または「～にわたって」が、何か「の上方に」または何か「にわたって」だけを意味するのではなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または何か「にわたって」（つまり、何かの上に直接的に）という意味も含む可能性もあることは、容易に理解されるはずである。

【0015】

さらに、「～の下に」、「～の下方に」、「下方の」、「～の上方に」、「上方の」などの空間的に相対的な用語は、本明細書において、図に示されているようなある要素または特徴の他の要素または特徴への関係を記載するために、記載の容易性のために本明細書において使用され得る。空間的に相対的な用語は、図で描写された向きに加えて、使用または動作におけるデバイスの異なる向きを網羅するように意図されている。装置は他の向きにされてもよく（９０度または他の向きに回転させられる）、本明細書で使用される空間的に相対的な記載は、それに応じて同様に解釈され得る。

【0016】

本明細書で使用される場合、「基板」という用語は、それに続く材料層が加えられる材料を言う。基板自体がパターン形成されてもよい。基板の上に追加される材料は、パターン形成されてもよいし、パターン形成されないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなど、様々な半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェハなどの非導電性材料から形成されてもよい。

【0017】

本明細書で使用される場合、「層」という用語は、厚さの領域を含む材料部分を言う。層は、下もしくは上にある構造の全体にわたって広がり得る、または、下もしくは上にある構造の広がり未満の広がりを有し得る。さらに、層は、連続的な構造の厚さ未満の厚さを有する同質または非同質の連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と底面との間における、またはそれら上面および底面における、水平面の任意の対の間に位置させられ得る。層は、水平に、垂直に、および／または、先細りの表面に沿って、延びることができる。基板は、層であり得る、１つもしくは複数の層を含み得る、ならびに／または、１つまたは複数の層を上、上方、および／もしくは下方に有し得る。層は複数の層を含んでもよい。例えば、インターコネクト層は、１つまたは複数の導体層およびコンタクト層（インターコネクト線、および／またはＶＩＡコンタクトが形成される）、ならびに、１つまたは複数の誘電層を含み得る。

【0018】

本明細書で使用される場合、「名目上の／名目上は」という用語は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素またはプロセス動作についての特性またはパラメータの所望の値または目標値を言う。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用される場合、「約」という用語は、主題の半導体デバイスと関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示することができる。

【0019】

本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延びるように、横向きにされた基板において、メモリセルトランジスタの縦向きのストリング（本明細書では、ＮＡＮＤメモリストリングなど、「メモリストリング」と称される）を伴う半導体デバイスを言う。本明細書で使用される場合、「垂直の／垂直に」という用語は、基板の横方向面に対する名目上の直角を意味する。

【0020】

一部の３Ｄ型ＮＡＮＤメモリデバイスでは、半導体プラグが、ＮＡＮＤメモリストリングの側壁を包囲するように選択的に成長させられる。ＮＡＮＤメモリストリングの下端に形成される別の種類の半導体プラグと比較して、側壁半導体プラグの形成は、チャネルホールの底面におけるメモリ膜および半導体チャネルのエッチングを回避し、それによって、特には、複数のデッキのアーキテクチャを伴う９６個以上のレベルを有するなどの先端技術で３Ｄ型ＮＡＮＤメモリデバイスを製作するとき、プロセスウィンドウを増加させる。しかしながら、側壁半導体プラグを形成するための一部のプロセスは、側壁半導体プラグと接触する半導体チャネルを露出させるために、底犠牲層およびメモリ膜をエッチングすることを必要とするため、レベルの数の増加した誘電スタックの下方での犠牲層およびメモリ膜の除去がＮＡＮＤメモリストリングの底構造を弱め、これは、剥離の問題、あるいはさらに破壊を引き起こす可能性がある。

【0021】

例えば、図１Ａ～図１Ｃは、３Ｄメモリデバイスを形成するための例示の製作プロセスを示している。図１Ａに示されているように、誘電スタック１０４が、基板１０２の上方に形成された交互のゲート犠牲層１０６および誘電層１０８を備えている。すべての製作プロセスが完了されると、誘電スタック１０４は、ゲート交換プロセスによってメモリスタックで置き換えられ、これは各々のゲート犠牲層１０６を導電層で置き換える。選択的エピタキシャル犠牲層１１０および酸化パッド層１１２が誘電スタック１０４と基板１０２との間で垂直に形成される。ＮＡＮＤメモリストリング１１４が、誘電スタック１０４において、選択的エピタキシャル犠牲層１１０および酸化パッド層１１２を通じて基板１０２内に垂直に延びている。ＮＡＮＤメモリストリング１１４は、ＮＡＮＤメモリストリング１１４の側壁に沿って、ブロック層１１８と、記憶層１２０と、トンネル層１２２とを含むメモリ膜１１６を備える。ＮＡＮＤメモリストリング１１４は、メモリ膜１１６によって包囲される半導体チャネル１２４およびキャップ層１２６をさらに備える。

【0022】

図１Ａに示されているように、スリット１２８が、誘電スタック１０４を通じて選択的エピタキシャル犠牲層１１０内へ垂直に形成されている。保護層１３０がスリット１２８の側壁を覆うために形成される。保護層１３０の底面は、選択的エピタキシャル犠牲層１１０の一部を露出させるために除去されている。図１Ｂに示されているように、製作プロセスは、メモリ膜１１６の一部分を露出させる空洞１３２を形成するために、（図１Ａに示されているような）選択的エピタキシャル犠牲層１１０がスリット１２８を通じて除去されるように進行する。図１Ｃに示されているように、製作プロセスは、（符号１３４で円にされているような）半導体チャネル１２４の一部分を露出させるために、空洞１３２において露出されたメモリ膜１１６の一部分が除去されるように進行する。空洞１３２が、後続のプロセスにおいて選択的エピタキシャル層（図示されていない）で満たされる前に、一部分１３４は、例えば誘電スタック１０４といった上方の構造全体を支持するために必要であるため、弱点となり（以後において「弱点１３４」）、この弱点は、剥離の問題、あるいはさらに破壊を引き起こして歩留りを低下させる可能性がある。

【0023】

本開示による様々な実施形態は、製作プロセスの間において、選択的エピタキシャル犠牲層の除去と選択的エピタキシャル層の形成との間に上方の構造を支持するために、より大きな機械的強度を伴う向上した構造と、その構造の製作方法とを提供する。一部の実施形態では、選択的エピタキシャル犠牲層において延びる３Ｄ型ＮＡＮＤメモリストリングのポケット構造が、選択的エピタキシャル犠牲層をエッチバックすることで形成される。ポケット構造における半導体チャネルおよびキャップ層は、より強い機械的支持を提供するために、図１Ｃの弱点１３４において、それらの同等のものと比較してより大きな寸法を有することができ、それによって、破壊の危険性を低減し、歩留りを増加させることができる。さらに、製作コストおよび複雑性を増加させるエッチバックプロセス以外の追加の製作プロセスが必要とされない。

【0024】

図２は、本開示の一部の実施形態による、メモリストリングにポケット構造を有する例示の３Ｄメモリデバイス２００の断面図を示している。３Ｄメモリデバイス２００は、シリコン（例：単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る基板２０２を備え得る。一部の実施形態では、基板２０２は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄化基板（例えば半導体層）である。３Ｄメモリデバイス２００における構成要素同士の空間的な関係をさらに示すために、ｘ軸およびｙ軸が図２に含まれていることが留意される。３Ｄメモリデバイス２００の基板２０２は、ｘ方向（つまり横方向）において横に延びる２つの横方向面（例えば上面および底面）を備える。本明細書で使用される場合、３Ｄメモリデバイス（例えば、３Ｄメモリデバイス２００）のある構成要素（例えば層またはデバイス）が他の構成要素（例えば層またはデバイス）の「上にある」、「上方にある」か、または「下方にある」かは、基板がｙ方向において３Ｄメモリデバイスの最も下の平面に位置決めされるとき、ｙ方向（つまり垂直方向）において３Ｄメモリデバイスの基板（例えば基板２０２）に対して決定される。空間的な関係を記載するための同じ観念が、本開示を通じて適用される。

【0025】

３Ｄメモリデバイス２００は、一体の３Ｄメモリデバイスの一部であり得る。「一体」という用語は、３Ｄメモリデバイスの構成要素（例えば周辺デバイスおよびメモリアレイデバイス）が単一の基板に形成されていることを意味する。一体の３Ｄメモリデバイスについて、製作は、周辺デバイスの処理およびメモリアレイデバイスの処理の畳み込みのため、さらなる制約に直面する。例えば、メモリアレイデバイス（例えばＮＡＮＤメモリストリング）の製作は、同じ基板に形成されたかまたは形成される周辺デバイスと関連付けられるサーマルバジェットによって制約される。

【0026】

代替で、３Ｄメモリデバイス２００は、構成要素（例えば周辺デバイスおよびメモリアレイデバイス）が異なる基板において別々に形成され、次に、例えば面同士の様態などで結合され得る非一体の３Ｄメモリデバイスの一部であり得る。一部の実施形態では、メモリアレイデバイス基板（例えば基板２０２）は、結合された非一体の３Ｄメモリデバイスの基板として留まり、周辺デバイス（例えば、図示されていない、ページバッファ、デコーダ、およびラッチなどの３Ｄメモリデバイス２００の動作を容易にするために使用される任意の適切なデジタル信号、アナログ信号、および／または混合信号の周辺回路を含む）が、ハイブリッド結合のためにひっくり返されてメモリアレイデバイス（例えばＮＡＮＤメモリストリング）に向かって下を向く。一部の実施形態では、メモリアレイデバイス基板（例えば基板２０２）が、ハイブリッド結合のためにひっくり返されて周辺デバイス（図示されていない）に向かって下を向き、そのため、結合された非一体の３Ｄメモリデバイスでは、メモリアレイデバイスが周辺デバイスの上方にあることが理解される。メモリアレイデバイス基板（例えば基板２０２）は、薄化基板（結合された非一体の３Ｄメモリデバイスの基板ではない）とでき、非一体の３Ｄメモリデバイスのバックエンドオブライン（ＢＥＯＬ）インターコネクトが薄化メモリアレイデバイス基板の裏側に形成され得る。

【0027】

図２に示されているように、３Ｄメモリデバイス２００は、基板２０２に選択的エピタキシャル層２１０も備えている。選択的エピタキシャル層２１０は、前述したような「側壁半導体プラグ」の例であり得る。選択的エピタキシャル層２１０は、基板２０２から上向きにエピタキシャル成長させられるシリコンなどの半導体材料を含み得る。一部の実施形態では、基板２０２はシリコン基板であり、選択的エピタキシャル層２１０は、基板２０２と同じ材料の単結晶シリコンを含む。別の言い方をすれば、選択的エピタキシャル層２１０は、基板２０２の材料と同じ材料であるエピタキシャル成長させられた半導体層を備え得る。一部の実施形態では、選択的エピタキシャル層２１０は、ＮＡＮＤメモリストリング２１２のアレイのアレイ共通ソース（ＡＣＳ）の少なくとも一部として作用する。

【0028】

一部の実施形態では、３Ｄメモリデバイス２００は、基板２０２の上方で垂直に延びるＮＡＮＤメモリストリング２１２のアレイの形態でメモリセルが提供されるＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、導電層２０６および誘電層２０８を含む複数の対（本明細書では「導電層／誘電層の対」と称される）を通じて延びるＮＡＮＤメモリストリング２１２を備え得る。積み重ねられた導電層／誘電層の対は、本明細書では、「メモリスタック」２０４とも称される。メモリスタック２０４における導電層／誘電層の対の数（例えば、３２個、６４個、９６個、１２８個、１６０個、１９２個、２５６個など）は３Ｄメモリデバイス２００におけるメモリセルの数を決定する。メモリスタック２０４は、選択的エピタキシャル層２１０の上に複数の交互の導電層２０６および誘電層２０８を備え得る。メモリスタック２０４における導電層２０６および誘電層２０８は、垂直方向において交互になり得る。導電層２０６は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。誘電層２０８は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。図２には示されていないが、一部の実施形態では、メモリスタック２０４が、下方のメモリデッキと、下方のメモリデッキにおける上方のメモリデッキとを備えるデュアルデッキアーキテクチャなどの、複数のデッキのアーキテクチャを有し得ることが理解される。

【0029】

図２に示されているように、ＮＡＮＤメモリストリング２１２が、メモリスタック２０４内で垂直に延びるチャネル構造２１３と、選択的エピタキシャル層２１０においてチャネル構造２１３の下方で延びるポケット構造２２６とを備え得る。ＮＡＮＤメモリストリング２１２は、半導体材料（例えば、半導体チャネル２２２として）および誘電性材料（例えば、メモリ膜２１４として）で満たされるチャネルホールを備え得る。一部の実施形態では、半導体チャネル２２２は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一例では、半導体チャネル２２２はポリシリコンを含む。一部の実施形態では、メモリ膜２１４は、トンネル層２２０と、記憶層２１８（「電荷捕獲層」としても知られている）と、ブロック層２１６とを含む複合層である。チャネルホールの残りの空間は、酸化シリコンなどの誘電性材料を含むキャップ層２２４で一部または全部満たされ得る。チャネル構造２１３は円筒形（例えば、柱の形）を有し得る。キャップ層２２４、半導体チャネル２２２、トンネル層２２０、記憶層２１８、およびブロック層２１６は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層２２０は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。記憶層２１８は、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層２１６は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。一例では、メモリ膜２１４は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を備え得る。

【0030】

一部の実施形態では、メモリスタック２０４における導電層２０６（各々がワード線の一部である）は、ＮＡＮＤメモリストリング２１２におけるメモリセルのゲート導体として機能する。導電層２０６は、複数のＮＡＮＤメモリセルの複数の制御ゲートを備えることができ、（例えば、メモリスタック２０４の階段構造における）メモリスタック２０４の縁において途切れるワード線として横に延びることができる。一部の実施形態では、ＮＡＮＤメモリストリング２１２におけるメモリセルトランジスタが、Ｗから作られたゲート導体（つまり、チャネル構造２１３に当接する導電層２０６の一部）と、チタン／窒化チタン（Ｔｉ／ＴｉＮ）またはタンタル／窒化タンタル（Ｔａ／ＴａＮ）を含む接着層（図示されていない）と、高ｋ誘電性材料から作られるゲート誘電層（図示されていない）と、先に詳細に説明されたチャネル構造２１３とを備える。

【0031】

一部の実施形態では、ＮＡＮＤメモリストリング２１２は、ＮＡＮＤメモリストリング２１２の上方部分（例えば上端）においてチャネルプラグ２２５をさらに備える。本明細書で使用される場合、構成要素（例えばＮＡＮＤメモリストリング２１２）の「上端」は、ｙ方向において基板２０２からより遠い端であり、構成要素（例えばＮＡＮＤメモリストリング２１２）の「下端」は、基板２０２が３Ｄメモリデバイス２００の最も下の平面に位置付けられるとき、ｙ方向において基板２０２により近い端である。チャネルプラグ２２５は、半導体チャネル２２２の上端、または、半導体チャネル２２２の上端と接触している別の構造であり得る。チャネルプラグ２２５は、半導体材料（例えばポリシリコン）を含み得る。一部の実施形態では、チャネルプラグ２２５は、ＮＡＮＤメモリストリング２１２のドレインとして機能する。

【0032】

選択的エピタキシャル層が形成される空洞１３２において延びる弱点１３４をＮＡＮＤメモリストリング１１４が有する図１Ｃと異なり、ＮＡＮＤメモリストリング１１４は、製作プロセスの間、例えばメモリスタック２０４といった上方の構造へより強い機械的支持を提供するために、選択的エピタキシャル層２１０において延びるポケット構造２２６を備え得る。ＮＡＮＤメモリストリング１１４が、弱点１３４において垂直に延びる半導体チャネル１２４の一部分だけを含む（メモリ膜１１６がない）図１Ｃと異なり、ＮＡＮＤメモリストリング１１４は、ポケット構造２２６において垂直および横に延びる半導体チャネル１２４の一部分を備え得る。結果として、弱点１３４におけるＮＡＮＤメモリストリング１１４の横寸法（例えばｘ方向における幅）が上方のＮＡＮＤメモリストリング１１４の横寸法より小さい図１Ｃと異なり、図２におけるチャネル構造２１３の横寸法Ｗ１（例えば、ｘ方向における幅）は、一部の実施形態によれば、ポケット構造２２６の横寸法Ｗ２（例えば、ｘ方向における幅）以下である。一部の実施形態では、図２におけるチャネル構造２１３の横寸法Ｗ１はポケット構造２２６の横寸法Ｗ２と名目上は同じである。つまり、ＮＡＮＤメモリストリング２１２は、チャネル構造２１３とポケット構造２２６との両方において、鉛直方向で同一の直径を有し得る。

【0033】

図２に示されているように、３Ｄメモリデバイス２００における半導体チャネル２２２は、チャネル構造２１３内で垂直に延び、ポケット構造２２６において垂直および横に延び、選択的エピタキシャル層２１０と接触することができる。一部の実施形態では、選択的エピタキシャル層２１０は単結晶シリコンを含み、半導体チャネル２２２はポリシリコンを含む。ポケット構造２２６における半導体チャネル２２２の一部は、ＮＡＮＤメモリストリング２１２と選択的エピタキシャル層２１０との間に電気的連結を形成するために、選択的エピタキシャル層２１０と接触し得る。一部の実施形態では、半導体チャネル２２２は、メモリ膜２１４の厚さ（つまり、ブロック層２１６、記憶層２１８、およびトンネル層２２０の全体の厚さ）と名目上は同じである距離にわたって、ポケット構造２２６内で横に延びる。例えば、半導体チャネル２２２は、２０ｎｍなど、約２０ｎｍにわたってポケット構造２２６内で横に延び得る。結果として、一部の実施形態によれば、ポケット構造２２６における相対する側壁に形成される半導体チャネル２２２同士の間の距離は、チャネル構造２１３における相対する側壁に形成される半導体チャネル２２２同士の間の距離より大きい。一部の実施形態では、半導体チャネル２２２は、ＮＡＮＤメモリストリングの下端において半導体チャネル２２２の少なくとも一部の除去を必要とする下方の半導体プラグの代わりに、側壁半導体プラグとしての選択的エピタキシャル層２１０の使用のため、ＮＡＮＤメモリストリング２１２の下端において平坦である。

【0034】

図２に示されているように、一部の実施形態によれば、半導体チャネル２２２によって包囲されている３Ｄメモリデバイス２００のキャップ層２２４は、チャネル構造２１３における横寸法より大きいポケット構造２２６における横寸法を有する。キャップ層１２６が垂直の次元において同一の横寸法を有する図１Ｃと異なり、３Ｄメモリデバイス２００のキャップ層２２４は、例えばメモリスタック２０４といった上方の構造を支持するために、拡張する半導体チャネル２２２と共に増強した機械的強度を提供するように、ポケット構造２２６においてより太くなることができる。

【0035】

一部の実施形態では、３Ｄメモリデバイス２００におけるメモリ膜２１４は、メモリスタック２０４とチャネル構造２１３における半導体チャネル２２２との間で横にある。図２に示されているように、メモリ膜２１４は、チャネル構造２１３内で垂直に延び、ポケット構造２２６内で横に延びることができる。メモリ膜１１６が弱点１３４において除去される図１Ｃと異なり、横に延びるメモリ膜２１４の少なくとも一部は、例えばメモリスタック２０４といった上方の構造にさらなる支持を提供するために、ポケット構造２２６内に残ることができる。

【0036】

一部の実施形態では、３Ｄメモリデバイス２００はソースコンタクト構造２２８をさらに備える。ソースコンタクト構造２２８は、メモリスタック２０４において導電層／誘電層の対を通じて垂直に延び、選択的エピタキシャル層２１０と接触することができる。ソースコンタクト構造２２８は、メモリスタック２０４を複数のブロックへと分離するために、横に（例えば、ｘ方向およびｙ方向に対して直角の方向に）延びることもできる。ソースコンタクト構造２２８は、ソース導体２３２を形成するために、限定されることはないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料で満たされる開口（例えばスリット）を含み得る。ソースコンタクト構造２２８は、ソース導体２３２をメモリスタック２０４における周囲の導電層２０６から電気的に絶縁するために、ソース導体２３２とメモリスタック２０４との間で横に、酸化シリコンなどの誘電性材料を有するスペーサ２３０をさらに備え得る。結果として、複数のソースコンタクト構造２２８が３Ｄメモリデバイス２００を複数のメモリブロックおよび／またはメモリ指部に分けることができる。一部の実施形態では、ソース導体２３２は、選択的エピタキシャル層２１０（例えばＮＡＮＤメモリストリング２１２のソースとして）と金属インターコネクトとの間に電気的連結を形成するために、例えば単結晶シリコンを含む選択的エピタキシャル層２１０に接触するその下方部分においてポリシリコンを含み、金属インターコネクト（図示されていない）と接触するその上方部分において金属（例えばＷ）を含む。

【0037】

図３Ａ～図３Ｌは、本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスを示している。図４Ａ～図４Ｂは、本開示の一部の実施形態による、メモリストリングにポケット構造を有する３Ｄメモリデバイスを形成するための例示の方法４００の流れ図を示している。図３Ａ～図３Ｌおよび図４Ａ～図４Ｂに描写されている３Ｄメモリデバイスの例には、図２において描写されている３Ｄメモリデバイス２００がある。図３Ａ～図３Ｌおよび図４Ａ～図４Ｂは一緒に説明される。方法４００に示された動作が網羅したものではないこと、および他の動作が図示されている動作のいずれかの前、後、または動作同士の間に実施され得ることが理解される。さらに、動作のうちの一部は、同時に、または、図４Ａ～図４Ｂに示されたものと異なる順番で、実施されてもよい。

【0038】

図４Ａを参照すると、方法４００は動作４０２において開始し、動作４０２では、選択的エピタキシャル犠牲層が基板の上方に形成され、誘電スタックが選択的エピタキシャル犠牲層の上方に形成される。基板はシリコン基板であり得る。選択的エピタキシャル犠牲層はポリシリコン基板であり得る。誘電スタックは複数の交互の犠牲層および誘電層を備え得る。

【0039】

図３Ａに示されているように、選択的エピタキシャル犠牲層３０６がシリコン基板３０２の上方に形成される。選択的エピタキシャル犠牲層３０６は、限定されることはないが、化学気相成長法（ＣＶＤ）、物理的気相成長法（ＰＶＤ）、原子層堆積法（ＡＬＤ）、またはそれらの任意の組み合わせを含む１つもしくは複数の薄膜堆積プロセスを用いて後で選択的に除去できるポリシリコンまたは任意の他の適切な犠牲材料（例えば炭素）を堆積させることで形成できる。一部の実施形態では、酸化パッド層３０４が、選択的エピタキシャル犠牲層３０６の形成の前に、シリコン基板３０２に、酸化シリコンなどの誘電性材料を堆積させることで、または、熱酸化によって、選択的エピタキシャル犠牲層３０６とシリコン基板３０２との間に形成される。第１の誘電層（「ゲート犠牲層３０８」としても知られる）と第２の誘電層３１０との複数の対（本明細書では一緒になって「誘電層対」と称される）を含む誘電スタック３１２が、選択的エピタキシャル犠牲層３０６に形成される。一部の実施形態によれば、誘電スタック３１２は、交互のゲート犠牲層３０８および誘電層３１０を含む。誘電層３１０およびゲート犠牲層３０８は、誘電スタック３１２を形成するために、シリコン基板３０２の上方において選択的エピタキシャル犠牲層３０６に交互に堆積させられ得る。一部の実施形態では、各々の誘電層３１０は酸化シリコンの層を含み、各々のゲート犠牲層３０８は窒化シリコンの層を含む。誘電スタック３１２は、限定されることはないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含む１つまたは複数の薄膜堆積プロセスによって形成できる。

【0040】

方法４００は、図４Ａに示されているように動作４０４へと進み、動作４０４では、誘電スタックおよび選択的エピタキシャル犠牲層を通じて垂直に延びる第１の開口が形成される。図３Ａに示されているように、チャネルホール３１４が、誘電スタック３１２および選択的エピタキシャル犠牲層３０６を通じて垂直に延びて形成された開口である。一部の実施形態では、各々の開口が後のプロセスにおいて個別のＮＡＮＤメモリストリングを成長させるための場所となるように、複数の開口が誘電スタック３１２および選択的エピタキシャル犠牲層３０６を通じて形成される。一部の実施形態では、チャネルホール３１４を形成するための製作プロセスは、ディープ反応性イオンエッチング（ＤＲＩＥ）などのウェットエッチングおよび／またはドライエッチングを含む。一部の実施形態では、チャネルホール３１４は、酸化パッド層３０４を通じてシリコン基板３０２の上部分内にさらに延びる。誘電スタック３１２、選択的エピタキシャル犠牲層３０６、および酸化パッド層３０４を通じてのエッチングプロセスは、シリコン基板３０２の上面において停止しなくてもよく、シリコン基板３０２の一部をエッチングし続けてもよい。一部の実施形態では、誘電スタック３１２、選択的エピタキシャル犠牲層３０６、および酸化パッド層３０４を通じてのエッチングの後、別のエッチングプロセスがシリコン基板３０２の一部をエッチングするために使用される。

【0041】

方法４００は、図４Ａに示されているように動作４０６へと進み、動作４０６では、選択的エピタキシャル犠牲層を通じて垂直に延びる第１の開口の一部分が拡大させられる。一部の実施形態では、第１の開口の一部分を拡大するために、選択的エピタキシャル犠牲層が第１の開口を通じてエッチバックされる。図３Ｂに示されているように、選択的エピタキシャル犠牲層３０６を通じて垂直に延びるチャネルホール３１４の一部分３１６が拡大される。例えば、選択的エピタキシャル犠牲層３０６を通過するチャネルホール３１４の部分の直径は、チャネルホール３１４を包囲する選択的エピタキシャル犠牲層３０６の部分をエッチバックすることで増加させることができる。エッチバックは、チャネルホール３１４を通じてウェットエッチング用エッチング液を適用することなど、ウェットエッチングおよび／またはドライエッチングによって実施できる。一例では、水酸化テトラメチルアンモニウム（ＴＭＡＨ）が、ポリシリコンを含む選択的エピタキシャル犠牲層３０６をエッチングするために、チャネルホール３１４を通じて適用され得る。拡大の度合い、つまり、エッチングされる選択的エピタキシャル犠牲層３０６の大きさが、例えばエッチング液濃度、温度、持続時間などのエッチング条件を制御することで制御され得る。

【0042】

方法４００は、図４Ａに示されているように動作４０８へと進み、動作４０８では、続いて、メモリ膜および半導体チャネルが第１の開口の側壁および底面に沿ってこの順番で形成される。一部の実施形態では、メモリ膜を形成するために、続いて、第１の酸化シリコン層、窒化シリコン層、および第２の酸化シリコン層が、この順番で第１の開口の側壁および底面に堆積させられる。一部の実施形態では、半導体チャネルを形成するために、ポリシリコン層が第２の酸化シリコン層にわたって堆積させられる。一部の実施形態によれば、第１の酸化シリコン層、窒化シリコン層、第２の酸化シリコン層、およびポリシリコン層は、第１の開口の拡大された一部分内で横に延びる。

【0043】

図３Ｃに示されているように、続いて、メモリ膜３１８（ブロック層３２０、記憶層３２２、およびトンネル層３２４を含む）と半導体チャネル３２６とが、この順番でチャネルホール３１４の側壁および底面に沿って形成される（図３Ｂに示されているように）。一部の実施形態では、メモリ膜３１８がチャネルホール３１４の側壁および底面に沿って最初に堆積させられ、次に半導体チャネル３２６がメモリ膜３１８にわたって堆積させられる。続いて、メモリ膜３１８を形成するために、ブロック層３２０、記憶層３２２、およびトンネル層３２４が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、この順番で堆積させられ得る。半導体チャネル３２６は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、メモリ膜３１８のトンネル層３２４に、ポリシリコンなどの半導体材料を堆積させることで形成され得る。一部の実施形態では、続いて、第１の酸化シリコン層、窒化シリコン層、第２の酸化シリコン層、およびポリシリコン層（「ＳＯＮＯ」構造）が、メモリ膜３１８および半導体チャネル３２６を形成するために堆積させられる。

【0044】

図３Ｃに示されているように、キャップ層３２８が、チャネルホール３１４を完全または部分的に（例えば、空隙なしで、または空隙ありで）満たすために、チャネルホール３１４（図３Ｂに示されている）において、半導体チャネル３２６にわたって形成される。キャップ層３２８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、酸化シリコンなどの誘電性材料を堆積させることで形成され得る。それによって、誘電スタック３１２（後でメモリスタックによって置き換えられる）内で垂直に延びるチャネル構造３３１と、選択的エピタキシャル犠牲層３０６（後で選択的エピタキシャル層によって置き換えられる）内で垂直に延びるポケット構造３３２とを含むＮＡＮＤメモリストリング３３０が形成される。

【0045】

図３Ｃに示されているように、メモリ膜３１８、半導体チャネル３２６、およびキャップ層３２８は、ポケット構造３３２を形成するために、チャネルホール３１４の拡大部分３１６の側壁に沿ってさらに堆積させられ得る（図３Ｂに示されているように）。一部の実施形態では、ブロック層３２０、記憶層３２２、トンネル層３２４、半導体チャネル３２６、およびキャップ層３２８の各々は、各々の層が拡大部分３１６を含めてチャネルホール３１４の側壁の輪郭に追従するように各々の層の厚さを制御するために、ＡＬＤを用いて堆積させられる。結果として、ブロック層３２０（例えば、第１の酸化シリコン層を含む）、記憶層３２２（例えば、窒化シリコン層を含む）、トンネル層３２４（例えば、第２の酸化シリコン層を含む）、および半導体チャネル３２６（例えば、ポリシリコン層を含む）が、一部の実施形態によれば、チャネルホール３１４の拡大部分３１６内で横に延びる。一部の実施形態では、チャネルホール３１４は、メモリ膜３１８の厚さ（つまり、ブロック層３２０、記憶層３２２、およびトンネル層３２４の全体の厚さ）と名目上は同じである距離にわたって、図３Ｂにおいてエッチバックされる。例えば、メモリ膜３１８の各々の厚さと拡大部分３１６のエッチバック距離とは約２０ｎｍである。

【0046】

方法４００は、図４Ａに示されているように動作４１０へと進み、動作４１０では、選択的エピタキシャル犠牲層の一部を露出させるために、誘電スタックを通じて垂直に延びる第２の開口が形成される。図３Ｄに示されているように、スリット３３４が、誘電スタック３１２を通じて垂直に延び、選択的エピタキシャル犠牲層３０６の一部を露出させるように形成された開口である。一部の実施形態では、スリット３３４を形成するための製作プロセスは、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを含む。一部の実施形態では、スリット３３４は、選択的エピタキシャル犠牲層３０６の上部分内にさらに延びる。誘電スタック３１２を通じたエッチングプロセスは、選択的エピタキシャル犠牲層３０６の上面において停止しなくてもよく、選択的エピタキシャル犠牲層３０６の一部をエッチングし続けてもよい。一部の実施形態では、誘電スタック３１２を通じてエッチングした後、別のエッチングプロセスが選択的エピタキシャル犠牲層３０６の一部をエッチングするために使用される。

【0047】

方法４００は、図４Ａに示されているように動作４１２へと進み、動作４１２では、第２の開口の側壁を覆う保護層が形成される。一部の実施形態では、保護層を形成するために、高ｋ誘電層が第２の開口の側壁および底面に形成され、第２の開口の底面における高ｋ誘電層の一部は、選択的エピタキシャル犠牲層の一部を露出させるためにエッチングされる。

【0048】

図３Ｅに示されているように、保護層３３６がスリット３３４の側壁および底面に沿って形成される。一部の実施形態では、保護層３３６は誘電スタック３１２にも形成される。保護層３３６は、ＰＶＤ、ＣＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、スリット３３４の側壁および底面に、後で除去される高ｋ誘電層（例えば酸化アルミニウム）または任意の他の犠牲材料を堆積させることで形成され得る。一例において、保護層３３６はＡＬＤを用いて堆積させられ得る。保護層３３６の材料は、保護層３３６が誘電スタック３１２を保護するために選択的エピタキシャル犠牲層３０６の除去およびポケット構造３３２におけるメモリ膜３１８の一部の除去の間に耐えることができるように、選択的エピタキシャル犠牲層３０６の材料（例えばポリシリコン）、およびメモリ膜３１８の材料（例えば酸化シリコンおよび窒化シリコン）と異なる任意の適切な犠牲材料であり得る。

【0049】

図３Ｆに示されているように、スリット３３４の底面における保護層３３６の一部は、ドライエッチングおよび／またはウェットエッチングを用いて、選択的エピタキシャル犠牲層３０６の一部を露出させるために除去される。結果として、一部の実施形態によれば、保護層３３６はスリット３３４の側壁を覆うが、後のプロセスのためにスリット３３４の底面全体は覆わない。

【0050】

方法４００は、図４Ｂに示されているように動作４１４へと進み、動作４１４では、選択的エピタキシャル犠牲層は、メモリ膜の一部分を露出させる空洞を形成するために除去される。一部の実施形態では、選択的エピタキシャル犠牲層を除去するために、選択的エピタキシャル犠牲層が第２の開口を通じてエッチングされる。図３Ｇに示されているように、選択的エピタキシャル犠牲層３０６（図３Ｆに示されている）は、空洞３３８を形成するために、ウェットエッチングおよび／またはドライエッチングによって除去される。一部の実施形態では、選択的エピタキシャル犠牲層３０６はポリシリコンを含み、保護層３３６は高ｋ誘電性材料を含み、選択的エピタキシャル犠牲層３０６は、スリット３３４を通じてＴＭＡＨエッチング液を適用することでエッチングされ、これは、ポケット構造３３２において保護層３３６の高ｋ誘電性材料とメモリ膜３１８の誘電性材料とによって停止させることができる。つまり、一部の実施形態によれば、選択的エピタキシャル犠牲層３０６の除去は、ＮＡＮＤメモリストリング３３０の誘電スタック３１２およびポケット構造３３２を除去しない。図３Ｇに示されているように、ポケット構造３３２は、そこでのメモリ膜３１８、半導体チャネル３２６、およびキャップ層３２８の拡大した寸法および特徴的な形のため、選択的エピタキシャル犠牲層３０６の除去の後であっても、増強した機械的支持を上方構造に提供することができる。

【0051】

方法４００は、図４Ｂに示されているように動作４１６へと進み、動作４１６では、空洞において露出されたメモリ膜の一部分は、半導体チャネルの一部分を露出させるために除去される。一部の実施形態では、空洞において露出されたメモリ膜の一部分を除去するために、メモリ膜の一部分は、半導体チャネルの一部分によって停止されるまでエッチングされる。図３Ｈに示されているように、（図３Ｇに示されているような）空洞３３８において露出されたメモリ膜３１８の一部は、ポケット構造３４０において半導体チャネル３２６の一部を露出させるために除去される。一部の実施形態では、ブロック層３２０（例えば、酸化シリコンを含む）、記憶層３２２（例えば、窒化シリコンを含む）、およびトンネル層（例えば、酸化シリコンを含む）の一部は、例えば、窒化シリコンをエッチングするためのリン酸、および、酸化シリコンをエッチングするためのフッ化水素酸といったエッチング液を、スリット３３４および空洞３３８に通して適用することでエッチングされる。エッチングは保護層３３６および半導体チャネル３２６によって停止され得る。つまり、一部の実施形態によれば、空洞３３８において露出されたメモリ膜３１８の一部の除去は、ＮＡＮＤメモリストリング３３０の誘電スタック３１２（保護層３３６によって保護される）およびポケット構造３４０（例えば、ポリシリコンを含む半導体チャネル３２６、および、半導体チャネル３２６によって包囲されたキャップ層３２８）を除去しない。図３Ｈに示されているように、ポケット構造３４０は、そこでのメモリ膜３１８、半導体チャネル３２６、およびキャップ層３２８の拡大した寸法および特徴的な形のため、メモリ膜３１８の一部の除去の後であっても、増強した機械的支持を上方構造に提供することができる。

【0052】

方法４００は、図４Ｂに示されているように動作４１８へと進み、動作４１８では、選択的エピタキシャル層が、空洞を満たし、半導体チャネルの一部分と接触するように、基板からエピタキシャル成長させられる。図３Ｉに示されているように、選択的エピタキシャル層３４２が、シリコン基板３０２から上向きにエピタキシャル成長させられた単結晶シリコンで、（図３Ｈに示されているような）空洞３３８を選択的に満たすことで形成される。エピタキシャル成長する選択的エピタキシャル層３４２のための製作プロセスは、空洞３３８を予め洗浄することを含んでもよく、その後、例えば、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（ＭＰＥ）、またはそれらの任意の組み合わせが続く。選択的エピタキシャル層３４２は、ＮＡＮＤメモリストリング３３０のポケット構造３４０における半導体チャネル３２６の一部の側壁と接触することができる。

【0053】

方法４００は、図４Ｂに示されているように動作４２０へと進み、動作４２０では、保護層が除去される。図３Ｊに示されているように、スリット３３４の側壁を覆う（図３Ｉに示されているような）保護層３３６は、後でのプロセスに向けてスリット３３４から誘電スタック３１２の（図３Ｉに示されているような）ゲート犠牲層３０８を露出させるために、ウェットエッチングおよび／またはドライエッチングを用いて除去される。

【0054】

方法４００は、図４Ｂに示されているように動作４２２へと進み、動作４２２では、第２の開口を通じて誘電スタックを置き換えるためにメモリスタックが形成される。図３Ｊおよび図３Ｋに示されているように、保護層３３６の除去の後、メモリスタック３４６が、ゲート置換プロセスによって、つまり、（図３Ｉに示されているような）ゲート犠牲層３０８を導電層３４４で置き換えることで、形成され得る。したがって、メモリスタック３４６は、シリコン基板３０２の上方において選択的エピタキシャル層３４２の上に交互の導電層３４４および誘電層３１０を備え得る。図３Ｊに示されているように、メモリスタック３４６を形成するために、（図３Ｉに示されているような）ゲート犠牲層３０８は、複数の横凹部３４１を形成するためにスリット３３４を通じてエッチング液を適用することで除去される。図３Ｋに示されているように、導電層３４４が、ＰＶＤ、ＣＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスを用いて、横凹部３４１に堆積させられ得る。

【0055】

方法４００は、図４Ｂに示されているように動作４２４へと進み、動作４２４では、選択的エピタキシャル層と接触するように、ソースコンタクト構造が第２の開口に形成され、メモリスタックを通じて垂直に延びる。図３Ｋに示されているように、ソース導体３５０と、ソース導体３５０を包囲するスペーサ３４８とを備えるソースコンタクト構造３５２が、（図３Ｋに示されているように）スリット３３４に形成される。一部の実施形態では、続いて、酸化シリコンなどの誘電性材料を含むスペーサ３４８と、ポリシリコンおよびタングステンなどの１つまたは複数の導電性材料を含むソース導体３５０とが、スリット３３４を満たすために、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気メッキ、化学メッキ、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いて、スリット３３４にこの順番で堆積させられる。ソースコンタクト構造３５２は、図３Ｌに示されているように、選択的エピタキシャル層３４２と接触することができる。

【0056】

本開示の一態様によれば、３Ｄメモリデバイスが、基板と、基板上の選択的エピタキシャル層と、選択的エピタキシャル層の上の交互の導電層および誘電層を備えるメモリスタックと、メモリスタック内で垂直に延びるチャネル構造、および、選択的エピタキシャル層内で垂直に延びるポケット構造を備えるメモリストリングとを備える。メモリストリングは、半導体チャネルであって、チャネル構造内で垂直に延び、ポケット構造内で垂直および横に延び、選択的エピタキシャル層と接触する半導体チャネルを備える。

【0057】

一部の実施形態では、チャネル構造の横寸法はポケット構造の横寸法以下である。一部の実施形態では、チャネル構造の横寸法はポケット構造の横寸法と同じである。

【0058】

一部の実施形態では、メモリストリングは、チャネル構造内でメモリスタックと半導体チャネルとの間にメモリ膜を横に備え、メモリ膜は、チャネル構造内で垂直に延び、ポケット構造内で横に延びる。一部の実施形態では、メモリ膜は、ブロック層と、記憶層と、トンネル層とを備える。

【0059】

一部の実施形態では、メモリストリングは、半導体チャネルによって包囲されるキャップ層を備え、ポケット構造におけるキャップ層の横寸法は、チャネル構造におけるキャップ層の横寸法より大きい。

【0060】

一部の実施形態では、選択的エピタキシャル層は単結晶シリコンを含み、半導体チャネルはポリシリコンを含む。

【0061】

一部の実施形態では、半導体チャネルは、ポケット構造内で横に約２０ｎｍにわたって延びる。

【0062】

一部の実施形態では、半導体チャネルは、メモリストリングの下端において平坦である。

【0063】

一部の実施形態では、３Ｄメモリデバイスは、メモリスタックを通じて垂直に延び、選択的エピタキシャル層と接触するソースコンタクト構造をさらに備える。

【0064】

本開示の別の態様によれば、３Ｄメモリデバイスが、基板と、基板上の選択的エピタキシャル層と、選択的エピタキシャル層の上の交互の導電層および誘電層を備えるメモリスタックと、メモリスタック内で垂直に延びるチャネル構造、および、選択的エピタキシャル層内で垂直に延びるポケット構造を備えるメモリストリングとを備える。チャネル構造の横寸法はポケット構造の横寸法以下である。

【0065】

一部の実施形態では、チャネル構造の横寸法はポケット構造の横寸法と同じである。

【0066】

一部の実施形態では、メモリストリングは、半導体チャネルであって、チャネル構造内で垂直に延び、ポケット構造内で垂直および横に延び、選択的エピタキシャル層と接触する半導体チャネルを備える。

【0067】

一部の実施形態では、半導体チャネルは、ポケット構造内で横に約２０ｎｍにわたって延びる。

【0068】

一部の実施形態では、メモリストリングは、チャネル構造内でメモリスタックと半導体チャネルとの間にメモリ膜を横に備え、メモリ膜は、チャネル構造内で垂直に延び、ポケット構造内で横に延びる。一部の実施形態では、メモリ膜は、ブロック層と、記憶層と、トンネル層とを備える。

【0069】

一部の実施形態では、メモリストリングは、半導体チャネルによって包囲されるキャップ層を備え、ポケット構造におけるキャップ層の横寸法は、チャネル構造におけるキャップ層の横寸法より大きい。

【0070】

一部の実施形態では、選択的エピタキシャル層は単結晶シリコンを含み、半導体チャネルはポリシリコンを含む。

【0071】

一部の実施形態では、半導体チャネルは、メモリストリングの下端において平坦である。

【0072】

一部の実施形態では、３Ｄメモリデバイスは、メモリスタックを通じて垂直に延び、選択的エピタキシャル層と接触するソースコンタクト構造をさらに備える。

【0073】

本開示のなおも他の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。選択的エピタキシャル犠牲層が基板の上方に形成され、誘電スタックが選択的エピタキシャル犠牲層の上方に形成される。誘電スタックおよび選択的エピタキシャル犠牲層を通じて垂直に延びる第１の開口が形成される。選択的エピタキシャル犠牲層を通じて垂直に延びる第１の開口の一部分が拡大させられる。続いて、メモリ膜および半導体チャネルが第１の開口の側壁および底面に沿ってこの順番で形成される。選択的エピタキシャル犠牲層は、メモリ膜の一部分を露出させる空洞を形成するために除去される。空洞において露出されたメモリ膜の一部分は、半導体チャネルの一部分を露出させるために除去される。選択的エピタキシャル層が、空洞を満たし、半導体チャネルの一部分と接触するように、基板からエピタキシャル成長させられる。

【0074】

一部の実施形態では、第１の開口の一部分を拡大するために、選択的エピタキシャル犠牲層が第１の開口を通じてエッチバックされる。

【0075】

一部の実施形態では、メモリ膜を形成するために、続いて、第１の酸化シリコン層、窒化シリコン層、および第２の酸化シリコン層が、この順番で第１の開口の側壁および底面に堆積させられ、半導体チャネルを形成するために、ポリシリコン層が第２の酸化シリコン層にわたって堆積させられる。

【0076】

一部の実施形態では、第１の酸化シリコン層、窒化シリコン層、第２の酸化シリコン層、およびポリシリコン層は、第１の開口の拡大された一部分内で横に延びる。

【0077】

一部の実施形態では、メモリ膜および半導体チャネルを形成した後、選択的エピタキシャル犠牲層の一部を露出させるために、誘電スタックを通じて垂直に延びる第２の開口が形成され、第２の開口の側壁を覆う保護層が形成される。

【0078】

一部の実施形態では、保護層を形成するために、高ｋ誘電層が第２の開口の側壁および底面に形成され、第２の開口の底面における高ｋ誘電層の一部は、選択的エピタキシャル犠牲層の一部を露出させるためにエッチングされる。

【0079】

一部の実施形態では、選択的エピタキシャル犠牲層を除去するために、選択的エピタキシャル犠牲層が第２の開口を通じてエッチングされ、空洞において露出されたメモリ膜の一部分を除去するために、メモリ膜の一部分は、半導体チャネルの一部分によって停止されるまでエッチングされる。

【0080】

一部の実施形態では、選択的エピタキシャル層をエピタキシャル成長させた後、保護層は除去され、第２の開口を通じて誘電スタックを置き換えるためにメモリスタックが形成される。

【0081】

一部の実施形態では、選択的エピタキシャル犠牲層と接触するように、ソースコンタクト構造が第２の開口に形成され、メモリスタックを通じて垂直に延びる。

【0082】

一部の実施形態では、基板はシリコン基板であり、選択的エピタキシャル層は単結晶シリコンを含む。

【0083】

特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような特定の実施形態を様々な用途に向けて容易に変更および／または適合することができるように本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあるように意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことが理解される。

【0084】

本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けを借りて上記で説明された。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。

【0085】

概要および要約の部分は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられる本開示のすべての例示の実施形態は述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。

【0086】

本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその均等に従ってのみ定められるべきである。

【符号の説明】

【0087】

１０２ 基板
１０４ 誘電スタック
１０６ ゲート犠牲層
１０８ 誘電層
１１０ 選択的エピタキシャル犠牲層
１１２ 酸化パッド層
１１４ ＮＡＮＤメモリストリング
１１６ メモリ膜
１１８ ブロック層
１２０ 記憶層
１２２ トンネル層
１２４ 半導体チャネル
１２６ キャップ層
１２８ スリット
１３０ 保護層
１３２ 空洞
１３４ 半導体チャネル１２４の一部分、弱点
２００ ３Ｄメモリデバイス
２０２ 基板
２０４ メモリスタック
２０６ 導電層
２０８ 誘電層
２１０ 選択的エピタキシャル層
２１２ ＮＡＮＤメモリストリング
２１３ チャネル構造
２１４ メモリ膜
２１６ ブロック層
２１８ 記憶層、電荷捕獲層
２２０ トンネル層
２２２ 半導体チャネル
２２４ キャップ層
２２５ チャネルプラグ
２２６ ポケット構造
２２８ ソースコンタクト構造
２３０ スペーサ
２３２ ソース導体
３０２ シリコン基板
３０４ 酸化パッド層
３０６ 選択的エピタキシャル犠牲層
３０８ 第１の誘電層、ゲート犠牲層
３１０ 第２の誘電層
３１２ 誘電スタック
３１４ チャネルホール
３１６ 拡大部分
３１８ メモリ膜
３２０ ブロック層
３２２ 記憶層
３２４ トンネル層
３２６ 半導体チャネル
３２８ キャップ層
３３０ ＮＡＮＤメモリストリング
３３１ チャネル構造
３３２ ポケット構造
３３４ スリット
３３６ 保護層
３３８ 空洞
３４０ ポケット構造
３４１ 横凹部
３４２ 選択的エピタキシャル層
３４４ 導電層
３４６ メモリスタック
３４８ スペーサ
３５０ ソース導体
３５２ ソースコンタクト構造
Ｗ１ チャネル構造２１３の横寸法
Ｗ２ ポケット構造２２６の横寸法

【図1A】

【図1B】

【図1C】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図3K】

【図3L】

【図4A】

【図4B】