特許 7657459 半導体デバイスおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-28

(45)【発行日】2025-04-07

(54)【発明の名称】半導体デバイスおよびその製造方法

(51)【国際特許分類】

   H10D 30/47 20250101AFI20250331BHJP

   H10D 30/80 20250101ALI20250331BHJP

   H10D 8/50 20250101ALI20250331BHJP

   H10D 62/10 20250101ALI20250331BHJP

【ＦＩ】

H10D30/47 201

H10D30/80 Z

H10D8/50 F

H10D8/50 C

H10D62/10 201Z

【請求項の数】 14

(21)【出願番号】P 2021556194

(86)(22)【出願日】2020-11-13

(86)【国際出願番号】 JP2020042516

(87)【国際公開番号】W WO2021095877

(87)【国際公開日】2021-05-20

【審査請求日】2023-09-11

(31)【優先権主張番号】P 2019205568

(32)【優先日】2019-11-13

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】504137912

【氏名又は名称】国立大学法人 東京大学

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(72)【発明者】

【氏名】アイン レデゥック

(72)【発明者】

【氏名】金田 真悟

(72)【発明者】

【氏名】大矢 忍

(72)【発明者】

【氏名】田中 雅明

(72)【発明者】

【氏名】関 宗俊

(72)【発明者】

【氏名】田畑 仁

【審査官】志津木 康

(56)【参考文献】

【文献】特開２０１４－２０９５７７（ＪＰ，Ａ）

【文献】特開２０１８－０８５４６１（ＪＰ，Ａ）

【文献】特開平０８－２２２７７５（ＪＰ，Ａ）

【文献】特開２００４－１７２１６４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０３３７２３８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／００６０６４３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ３０／４７

Ｈ１０Ｄ ３０／８０

Ｈ１０Ｄ ８／５０

Ｈ１０Ｄ ６２／１０

(57)【特許請求の範囲】

【請求項1】

ＳＴＯ（ＳｒＴｉＯ_３）基板と、
前記ＳＴＯ基板上に形成され、所定のしきい値より小さい厚みを有する第１金属酸化膜と、
前記ＳＴＯ基板と前記第１金属酸化膜の界面に形成されるｐ型領域と、
を備えることを特徴とするＳＴＯ半導体デバイス。

【請求項2】

前記第１金属酸化膜に含まれる金属元素Ｍは、前記金属元素Ｍとその酸化物ＭＯ_ｘの仕事関数が、３．９ｅＶより高いことを特徴とする請求項１に記載のＳＴＯ半導体デバイス。

【請求項3】

前記第１金属酸化膜に含まれる金属元素Ｍの酸化物生成エンタルピー変化ΔＨ_ｆが－８ｅＶ／Ｏ_２～－４．８ｅＶ／Ｏ_２の範囲に含まれることを特徴とする請求項１または２に記載のＳＴＯ半導体デバイス。

【請求項4】

前記金属元素ＭはＦｅであり、前記しきい値は０．３ｎｍであることを特徴とする請求項３に記載のＳＴＯ半導体デバイス。

【請求項5】

前記ｐ型領域を挟むように、前記ＳＴＯ基板の表面に形成されるドレイン電極およびソース電極をさらに備えることを特徴とする請求項１から４のいずれかに記載のＳＴＯ半導体デバイス。

【請求項6】

前記ＳＴＯ基板上に形成され、前記しきい値より大きい厚みを有し、前記第１金属酸化膜と同じ金属元素を含む第２金属酸化膜と、
前記ＳＴＯ基板と前記第２金属酸化膜の界面に形成されるｎ型領域と、
をさらに備えることを特徴とする請求項１から５のいずれかに記載のＳＴＯ半導体デバイス。

【請求項7】

前記ＳＴＯ基板上に形成され、前記第１金属酸化膜と同じ金属元素を含み、前記第１金属酸化膜と同じ厚みを有する第２金属酸化膜と、
前記ＳＴＯ基板と前記第２金属酸化膜の界面に形成されるｎ型領域と、
をさらに備え、
前記第２金属酸化膜は、前記第１金属酸化膜よりも多く酸素を含むことを特徴とする請求項１から６のいずれかに記載のＳＴＯ半導体デバイス。

【請求項8】

前記ＳＴＯ基板上に形成され、前記第１金属酸化膜と異なる金属元素を含む第２金属酸化膜と、
前記ＳＴＯ基板と前記第２金属酸化膜の界面に形成されるｎ型領域と、
をさらに備えることを特徴とする請求項１から５のいずれかに記載のＳＴＯ半導体デバイス。

【請求項9】

前記ＳＴＯ基板上に形成され、前記しきい値より大きい厚みを有する第２金属酸化膜と、
前記ＳＴＯ基板と前記第２金属酸化膜の界面に形成されるキャリア領域と、
前記ＳＴＯ基板の電位を制御するキャリアタイプ制御電極と、
をさらに備え、
前記キャリアタイプ制御電極に印加する電圧に応じて、前記キャリア領域のキャリアタイプが制御可能であることを特徴とする請求項１から５のいずれかに記載のＳＴＯ半導体デバイス。

【請求項10】

前記第１金属酸化膜と前記第２金属酸化膜が前記ＳＴＯ基板の同一面に形成され、前記ｐ型領域と前記ｎ型領域が横方向に接合されることを特徴とする請求項６から８のいずれかに記載のＳＴＯ半導体デバイス。

【請求項11】

前記第１金属酸化膜と前記第２金属酸化膜が前記ＳＴＯ基板の異なる面に形成され、前記ｐ型領域と前記ｎ型領域が縦方向に接合されることを特徴とする請求項６から８のいずれかに記載のＳＴＯ半導体デバイス。

【請求項12】

ＳＴＯ（ＳｒＴｉＯ_３）基板と、
前記ＳＴＯ基板上に形成され、所定のしきい値より大きい厚みを有する金属酸化膜と、
前記ＳＴＯ基板と前記金属酸化膜の界面に形成されるキャリア領域と、
前記ＳＴＯ基板の電位を制御するキャリアタイプ制御電極と、
を備え、
前記キャリアタイプ制御電極に印加する電圧に応じて、前記キャリア領域のキャリアタイプが制御可能であることを特徴とするＳＴＯ半導体デバイス。

【請求項13】

ＳＴＯ（ＳｒＴｉＯ_３）半導体デバイスの製造方法であって、
前記ＳＴＯ基板のｐ型領域を形成すべき部分に、所定のしきい値より小さい厚みを有する第１金属膜を蒸着するステップと、
前記第１金属膜を酸化させ、前記第１金属膜と前記ＳＴＯ基板の界面に、ｐ型領域を形成するステップと、
を備えることを特徴とする製造方法。

【請求項14】

前記ＳＴＯ基板のｎ型領域を形成すべき部分に、前記第１金属膜と同一の金属元素を含み、前記しきい値より大きい厚みを有する第２金属膜を蒸着するステップと、
前記第２金属膜を酸化させ、前記第２金属膜と前記ＳＴＯ基板の界面に、ｎ型領域を形成するステップと、
をさらに備えることを特徴とする請求項１３に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスに関する。

【背景技術】

【0002】

トランジスタ、ダイオード、発光ダイオード、光センサや太陽電池などの半導体デバイスは、ｎ型半導体とｐ型半導体との接合を利用して構成される。現在主流のシリコン（Ｓｉ）プロセスでは、Ｓｉ基板（ウェーハ）に不純物をドープし、ｐ型半導体（ｐ型領域）とｎ型半導体（ｎ型領域）を形成する。不純物のドープは、不純物となる原子のビームを半導体基板に打ち込むイオン注入が主流である。

【0003】

近年の半導体デバイスの高速化、微細化にともない、浅くかつ高濃度なｎ型およびｐ型領域を形成する技術が求められている。

【0004】

現在のイオン注入方法は、高いエネルギーを有するイオンがＳｉ基板に衝突することにより、Ｓｉ基板の結晶を破壊する。破壊された結晶を高温の熱処理によって修復する際に、不純物が深さ方向に拡散することから、低抵抗なｎ型、ｐ型領域の形成には限界がある。また高温の熱処理は、半導体デバイスのコスト削減の妨げとなる。

【0005】

近年、高温超伝導材料、強磁性酸化物、強誘電体、高移動度材料などの分野で、酸化物エレクトロニクスが注目されており、その中で、ＳＴＯ（チタン酸ストロンチウム：ＳｒＴｉＯ_３）はスタンダード基板として用いられており、さまざまな研究成果が報告されている（非特許文献１～４参照）。ＳＴＯは、ＳｉやＧｅに比べて非常に高い移動度を有することから有用である。

【0006】

非特許文献５には、ＳＴＯ基板上に、金属を室温で真空蒸着することにより、ＳＴＯと金属の界面に、非常に薄いｎ型領域（すなわち二次元電子ガス２ＤＥＧ）が形成されることが報告されている。この技術は、高価なイオン注入装置を、安価な真空蒸着装置に置換できること、また高温処理が不要であるといった利点がある。

【先行技術文献】

【特許文献】

【0007】

【文献】Mannhart, J. & Schlom, D. G. , Science 327, pp1607-1611 (2010),“Oxide Interfaces-An Opportunity for Electronics”

【文献】D. Lu et al, Nature Mater. 15, 1255 (2016)

【文献】D. Ji et al., Nature 570, pp.87-90 (2019)

【文献】A. Ohtomo & H. Hwang, Nature 427, pp423-426 (2004)

【文献】P. Lomker et al., Phys. Rev. Mater. 1, 062001(R) (2017).

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、現在まで、ＳＴＯ基板上にｐ型領域を形成したという報告はなく、ＳＴＯ基板において、ｐ－ｎ接合を有する半導体デバイスは実現できていない。

【0009】

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的は、ｐ型領域を備えるＳＴＯ半導体デバイスの提供にある。

【課題を解決するための手段】

【0010】

本発明のある態様は、ＳＴＯ（ＳｒＴｉＯ_３）半導体デバイスに関する。ＳＴＯ半導体デバイスは、ＳＴＯ基板と、ＳＴＯ基板上に形成され、所定のしきい値より小さい厚みを有する第１金属酸化膜と、ＳＴＯ基板と第１金属酸化膜の界面に形成されるｐ型領域と、を備える。

【0011】

本発明の別の態様は、ＳＴＯ（ＳｒＴｉＯ_３）半導体デバイスの製造方法に関する。この製造方法は、ＳＴＯ基板のｐ型領域を形成すべき部分に、所定のしきい値より小さい厚みを有する第１金属膜を蒸着するステップと、第１金属膜を酸化させ、第１金属膜とＳＴＯ基板の界面に、ｐ型領域を形成するステップと、を備える。

【0012】

なお、以上の構成要素の任意の組合せ、本発明の表現を装置、方法、システムなどの間で変換したものもまた、本発明の態様として有効である。

【発明の効果】

【0013】

本発明によれば、ＳＴＯ半導体デバイス上にｐ型領域を形成できる。

【図面の簡単な説明】

【0014】

【図1】ＳＴＯ半導体デバイスの構造を示す断面図である。

【図2】図２（ａ）、（ｂ）は、ＳＴＯ半導体デバイスの製造方法を示す図である。

【図3】図３（ａ）、（ｂ）は、ＳＴＯ半導体基板と金属酸化膜（金属膜）の界面のバンド図である。

【図4】図４（ａ）は、製造プロセス中（in-Situ）のＲＨＥＥＤ（反射高エネルギー電子線回折）であり、図４（ｂ）は、サンプルＡ１０の走査型透過電子顕微鏡（ＳＴＥＭ）画像である。

【図5】図５（ａ）、（ｂ）は、サンプルＡ２０，Ａ４０，Ａ６０のＸ線光電子分光法（ＸＰＳ）による測定結果を示す図である。

【図6】図６（ａ）～（ｅ）は、サンプルＡ１０～Ａ４０のホール効果の測定結果を示す図である。

【図7】サンプルＡ１０～Ａ４０のシート抵抗の測定結果を示す図である。

【図8】図８（ａ）は、サンプルＡ１０～Ａ４０の移動度μの測定結果を示す図であり、図８（ｂ）は、移動度（左軸）とシートキャリア密度（右軸）の膜厚（ｔ_Ｆｅ）依存性の測定結果を示す図である。

【図9】図９（ａ）は、サンプルＡ１０における、外部磁場の逆数Ｂ^－１と、シート抵抗Ｒ_ｘｘの変化ｄ^２Ｒ_ｘｘ／ｄＢ^２の関係を示す図であり、図９（ｂ）は、垂直磁場Ｂ//［００１］および面内磁場Ｂ//［１００］を印加したときのスペクトルを示す図である。

【図10】代表的な元素Ｍの、仕事関数φおよび金属元素Ｍの酸化物生成エンタルピー変化ΔＨ_ｆをプロットした図である。

【図11】図１のＳＴＯ半導体デバイスの等価回路図である。

【図12】実施例１に係る半導体デバイスの断面図である。

【図13】図１２のＳＴＯ半導体デバイスの製造方法を説明する図である。

【図14】実施例２に係る半導体デバイスの断面図である。

【図15】実施例３に係るＳＴＯ半導体デバイスの断面図である。

【図16】実施例４に係る半導体デバイスの断面図である。

【図17】実施例５に係るＦＥＴの断面図である。

【図18】図１７のＦＥＴのＩ_ＤＳ－Ｖ_ＧＳ曲線（測定結果）を示す図である。

【図19】図１７のＦＥＴのＩ_ＤＳ－Ｖ_ＤＳ曲線（測定結果）を示す図である。

【図20】図１７のＦＥＴのＩ_ＤＳ－Ｖ_ＤＳ曲線（測定結果）を示す図である。

【図21】図２１（ａ）～（ｃ）は、図１７のＦＥＴのＩ_ＤＳ－Ｖ_ＤＳ特性（測定結果）を示す図である。

【図22】実施例６に係るＦＥＴの断面図である。

【図23】図２３（ａ）～（ｃ）は、図２２のＦＥＴのＩ_ＤＳ－Ｖ_ＤＳ特性（測定結果）を示す図である。

【図24】図２４（ａ）～（ｄ）は、図２２のＦＥＴのホール効果の測定結果を示す図である。

【図25】図２５（ａ）は、バックゲート電圧Ｖ_ＢＧとホール抵抗Ｒ_ｙｘの関係を示す図であり、図２５（ｂ）は、バックゲート電圧Ｖ_ＢＧとキャリア密度の関係を示す図である。

【図26】図１７のＦＥＴの正孔の移動度μ_Ｈａｌｌのバックゲート電圧依存性を示す図である。

【図27】実施形態に係るＦＥＴのバンド図である。

【図28】図１７のＦＥＴのホール効果の測定結果を示す図である。

【図29】図２９（ａ）～（ｃ）は、図１７のＦＥＴのバックゲート電圧Ｖ_ＢＧの依存性を示す図である。

【図30】図３０（ａ）は、図１７のＦＥＴの温度依存性を示す図であり、図３０（ｂ）は、図２２のＦＥＴの温度依存性を示す図である。

【図31】図３１（ａ）～（ｄ）は、実施例７～実施例１０に係るＦＥＴの断面図である。

【発明を実施するための形態】

【0015】

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

【0016】

また各図面における部材の寸法は、理解を容易にするために適宜拡大、縮小して示される。

【0017】

（ＳＴＯ半導体基板上へのｐ型領域の形成）
上述のように、ＳＴＯ基板上にｎ型領域を形成した報告はあるが、ｐ型領域を形成するには至っていない。そこではじめに、ｐ型領域を備えるＳＴＯ半導体デバイスの基本構成を説明する。

【0018】

図１は、ＳＴＯ半導体デバイス１００の構造を示す断面図である。ＳＴＯ半導体デバイス１００は、ＳＴＯ基板１０２、金属酸化膜１０４、ｐ型領域１０６、キャップ層１０８を備える。金属酸化膜１０４は、ＳＴＯ基板１０２上に形成される。金属酸化膜１０４は、所定のしきい値ｔ_ＴＨより小さい厚みｔ_Ｍを有する。ｐ型領域１０６は二次元ホールガス（２ＤＨＧ）であり、金属酸化膜１０４とＳＴＯ基板１０２の界面に形成される。しきい値ｔ_ＴＨについては後述する。

【0019】

キャップ層１０８は、デバイスの化学的特性の安定化のために、金属酸化膜１０４上に形成される。たとえばキャップ層１０８は、金属酸化膜１０４と同様に、金属酸化膜とすることができる。キャップ層１０８は、半導体特性を実現するために必須の構成ではないことに留意されたい。

【0020】

図２（ａ）、（ｂ）は、ＳＴＯ半導体デバイス１００の製造方法を示す図である。図２（ａ）に示すように、金属元素（ここではＦｅ）を、真空下でＳＴＯ基板１０２上に蒸着することにより金属膜１１０が形成される。さらに金属膜１１０の上に、別の金属元素（ここではＡｌ）を蒸着することにより、金属膜１１２が形成される。

【0021】

金属膜１１０に含まれる金属元素（Ｆｅ）が、その高い酸素親和力によって、ＳＴＯ基板１０２から酸素元素を奪い取って酸化することにより、図２（ａ）の金属膜１１０が、図２（ｂ）の金属酸化膜１０４（ＦｅＯ_ｘ）となる。また金属膜１１２に含まれる金属元素（Ａｌ）も酸化して金属酸化膜のキャップ層１０８が形成される。

【0022】

以上が、ｐ型領域を有するＳＴＯ半導体デバイス１００の基本構成および製造方法である。続いてｐ型領域が形成される理由を説明する。

【0023】

図３（ａ）、（ｂ）は、ＳＴＯ半導体デバイス１００と金属酸化膜１０４（金属膜１１０）の界面のバンド図である。

【0024】

図３（ａ）には、酸化プロセスが示される。金属膜１１０内の金属元素が酸化して金属酸化膜１０４に変化する際に、ＳＴＯ基板１０２から酸素Ｏを奪い取る。この酸素の量が増えると、ＳＴＯ基板１０２中の酸素欠損の量が増える。酸素欠損は、電子キャリアを供給するドナーとして働くため、酸素欠損の量を増やすことにより、ＳＴＯ基板１０２と金属酸化膜１０４の界面に、二次元電子ガス（２ＤＥＧ）、すなわちｎ型領域が形成される。非特許文献で報告されるＳＴＯ基板上のｎ型領域は、この酸化プロセスによって形成されている。

【0025】

本発明者らは、ＳＴＯ基板１０２と金属膜１１０の界面における電荷移動に関して、酸化プロセスとは別のプロセス（以下、接合プロセスと称する）が生じていることに着目した。

【0026】

図３（ｂ）に示すようにＳＴＯ（（００１）面）と金属Ｍを接合すると、金属ＭからＳＴＯに正孔ｈ^＋が供給される。また金属ＭとＳＴＯの仕事関数φの差から、伝導バンドＣＢと価電子バンドＶＢが曲げられる。図３（ｂ）の接合プロセスは、図３（ａ）の酸化プロセスに先立って生じている。図３（ａ）の金属Ｍの酸化プロセスを無視すれば、ＳＴＯには、接合プロセスによって、二次元ホールガス（２ＤＨＧ）、すなわちｐ型領域が形成されるはずである。

【0027】

本発明者らは、図３（ｂ）の接合プロセスは、金属Ｍの膜厚ｔ_Ｍには依存しない一方、図３（ａ）の酸化プロセスは金属Ｍの膜厚ｔ_Ｍに依存することに着目し、したがって膜厚ｔ_Ｍが大きい領域では、酸化プロセスが支配的となり、ｎ型領域が形成され、膜厚ｔ_Ｍを小さくすれば、接合プロセスが支配的となり、ｐ型領域が形成されることを認識するに至った。つまり、２つのプロセスのいずれかが支配的となるかは、金属膜１１０の膜厚ｔ_Ｍに応じて決まるものであり、ｐ型とｎ型の境界となるしきい値ｔ_ＴＨが存在すると言える。図１のＳＴＯ半導体デバイス１００は、金属膜１１０（金属酸化膜１０４）の膜厚ｔ_Ｍをしきい値ｔ_ＴＨより小さくすることで、ｐ型領域を形成することができている。

【0028】

膜厚ｔ_Ｍの依存性に関する実験結果を説明する。ＳＴＯ基板１０２の（００１）面上に、厚みｔ_ＦｅのＦｅの金属膜１１０を蒸着し、その上に厚み１ｎｍのＡｌの金属膜１１２を蒸着した。蒸着温度はＴ_Ｓ＝５０℃、背景圧力は略１０^－８Ｐａである。実験では、金属膜１１０の厚みｔ_Ｆｅが、０．１，０．１５，０．２，０．３，０．４，０．６ｎｍである６個のサンプルＡ１０～Ａ６０を作製し、その特性を評価した。上述のように金属膜１１０および金属膜１１２は酸化して金属酸化膜１０４、キャップ層１０８となる。

【0029】

図４（ａ）は、製造プロセス中（in-Situ）のＲＨＥＥＤ（反射高エネルギー電子線回折）であり、図４（ｂ）は、サンプルＡ１０の走査型透過電子顕微鏡（ＳＴＥＭ）画像である。ＳＴＯ表面は原子レベルで平坦である。

【0030】

図５（ａ）、（ｂ）は、サンプルＡ２０，Ａ４０，Ａ６０のＸ線光電子分光法（ＸＰＳ）による測定結果を示す図である。図５（ａ）はＦｅの状態を、図５（ｂ）はＡｌの状態を示している。ｔ_Ｆｅ≦０．４ｎｍのサンプルでは、ＦｅとＡｌは酸化されてアモルファスとなっていることがわかる。金属酸化膜１０４およびキャップ層１０８中において、Ｆｅ^３＋とＡｌ^３＋となっている。

【0031】

図６（ａ）～（ｅ）は、サンプルＡ１０～Ａ４０のホール効果の測定結果を示す図である。横軸は印加した磁界を、縦軸はホール抵抗Ｒ_ｘｙを示す。サンプルＡ１０，Ａ１５，Ａ２０では、ホール抵抗Ｒ_ｘｙは右肩上がりの直線を示しており、ｐ型半導体が形成できていることが裏付けられる。サンプルＡ３０では、ホール抵抗Ｒ_ｘｙは右肩下がりであり、また非線形性を示している。これは、ｐ型とｎ型が混在していることを示す。サンプルＡ４０では、ホール抵抗Ｒ_ｘｙは右肩下がりの直線であり、ｎ型であることを示す。図６（ａ）～（ｅ）から、金属酸化膜１０４の膜厚ｔ_Ｆｅに応じて、ＳＴＯ基板１０２内のキャリアタイプを、ｐ型とｎ型で選択的に制御できることがわかる。この例では、０．３ｎｍをしきい値ｔ_ＴＨとして、ｔ_Ｆｅ＜ｔ_ＴＨとすることでｐ型領域を、ｔ_Ｆｅ＞ｔ_ＴＨとすることでｎ型領域が形成されることが分かる。なおこのしきい値ｔ_ＴＨは、元素の種類や蒸着の条件に応じて決まることに留意されたい。

【0032】

図７は、サンプルＡ１０～Ａ４０のシート抵抗の測定結果を示す図である。ｐ型領域が形成されるサンプルＡ１０，Ａ１５，Ａ２０、あるいはｎ型領域が形成されるサンプルＡ４０では、概ね似たようなシート抵抗が得られており、ｐ型領域とｎ型領域が混在するサンプルＡ３０では、シート抵抗が大きくなっている。

【0033】

図８（ａ）は、サンプルＡ１０～Ａ４０の移動度μの測定結果を示す図である。実験結果から、ｔ_Ｆｅ＝０．１ｎｍのサンプルＡ１０では、２Ｋの低温状態において、２４０００ｃｍ^２／Ｖｓもの非常に大きな正孔の移動度μが実現できていることが分かる。

【0034】

図８（ｂ）は、移動度（左軸）とシートキャリア密度（右軸）の膜厚（ｔ_Ｆｅ）依存性の測定結果を示す図である。ｔ_Ｆｅ≦０．２ｎｍにおいてｐ型の、ｔ_Ｆｅ≧０．４ｎｍにおいてｎ型の特性が得られており、したがって上述のしきい値ｔ_ＴＨは０．２ｎｍと０．４ｎｍの間に存在すると言える。

【0035】

図９（ａ）は、サンプルＡ１０における、外部磁場の逆数Ｂ^－１と、シート抵抗Ｒ_ｘｘの変化ｄ^２Ｒ_ｘｘ／ｄＢ^２の関係を示す図である。図９（ｂ）は、垂直磁場Ｂ//［００１］および面内磁場Ｂ//［１００］を印加したときのスペクトルを示す図である。［００１］方向、すなわちＳＴＯ基板の表面と垂直方向の磁場Ｂ//［００１］を印加した場合のみ、Ｓｈｕｂｎｉｋｏｖ－ｄｅ Ｈａａｓ振動が観測され、［１００］方向、すなわちＳＴＯ基板の面内方向に磁場Ｂ//［１００］を印加した場合にはこの振動は観測されなかった。この測定結果は、正孔はＳＴＯ基板の二次元系に閉じ込められていること、すなわち２ＤＨＧが形成されていることを裏付ける。

【0036】

続いて、図１のＳＴＯ半導体デバイス１００を作製するための条件を説明する。これらの条件のいくつかは、ＳＴＯ半導体デバイス１００の製造方法や用途などによっては、必ずしも必須とは限らないことに留意されたい。

【0037】

（第１条件）
ｐ型領域を有するＳＴＯ半導体デバイス１００を、真空蒸着で作製する際には、真空蒸着の温度は３００℃以下とすることが望ましい。これは蒸着時に、ＳＴＯの酸素が真空中に放出し、酸素欠損が発生するのを抑制するためである。真空蒸着は室温３０℃でも可能であるから、この条件は容易に満たすことができる。

【0038】

（第２条件）
金属酸化膜１０４の金属元素Ｍの選択に関しては、第２条件および後述の第３条件を考慮して決めることができる。

【0039】

図３（ｂ）に示すように、金属ＭとＳＴＯの接合において、バンドを曲げて、ＳＴＯにホールを供給するためには、金属Ｍの仕事関数φが、ＳＴＯのそれφ_ＳＴＯ（３．９Ｖ）よりも十分に高いことが要求される。さらに酸化プロセスによって金属Ｍが酸化した後も、このバンドの曲がりは維持される必要があるから、酸化物ＭＯ_ｘの仕事関数も、ＳＴＯの仕事関数φ_ＳＴＯ＝３．９Ｖよりも十分に高いことが要求される。

【0040】

（第３条件）
図２に示すように、ＳＴＯ基板１０２上に金属Ｍを含む金属膜１１０を蒸着した後、金属Ｍを酸化させて絶縁化する必要がある。金属Ｍを、図３（ａ）の酸化プロセスによって酸化物ＭＯｘに変化させるためには、金属元素Ｍの酸化物生成エンタルピー変化ΔＨ_ｆの絶対値が、ＳＴＯの酸素欠損形成エネルギー（４．８ｅＶ／酸素欠損）より大きいことが求められる。一方で、金属Ｍの酸化物生成エンタルピー変化ΔＨ_ｆの絶対値が大き過ぎると、金属ＭがＳＴＯ中に大量の酸素欠損を発生させ、多くの電子キャリアを生成してしまいｐ型伝導の実現を妨げる。この観点から、金属元素Ｍは、その酸化物生成エンタルピー変化ΔＨ_ｆが－８ｅＶ／Ｏ_２～－４．８ｅＶ／Ｏ_２の元素を選ぶとよい。

【0041】

図１０は、代表的な元素Ｍの、仕事関数φおよび金属元素Ｍの酸化物生成エンタルピー変化ΔＨ_ｆをプロットした図である。第２条件および第３条件を考慮すると、実線（i）に含まれる金属元素Ｍを用いるとよい。具体的には、Ｆｅの他に、Ｗ（タングステン），Ｍｏ（モリブデン）、Ｖ（バナジウム）、Ｍｎ（マンガン）、Ｃｒ（クロム）、Ｎｂ（ニオブ）などを用いてもよい。

【0042】

（第４条件）
図１１は、図１のＳＴＯ半導体デバイス１００の等価回路図である。ＳＴＯ半導体デバイス１００を２端子デバイスとみなすとき、２端子デバイスは、金属酸化膜１０４とｐ型領域１０６の並列接続回路として表される。ここで金属酸化膜１０４の抵抗値Ｒ_Ｍが小さすぎると、ｐ型領域１０６がバイパスされ、半導体デバイスとしての特性が見えなくなる。したがって金属酸化膜１０４の抵抗値Ｒ_Ｍは、ｐ型領域１０６の抵抗値Ｒ_Ｓよりも十分に高いことが求められる。

【0043】

ｐ型領域１０６のシート抵抗は、～１０Ω／□のオーダーであるから、金属酸化膜１０４のシート抵抗は、ｐ型領域１０６のシート抵抗の１０倍より大きいことが望ましく、１００Ω／□以上となる金属Ｍを選ぶとよい。

【0044】

なお実際の半導体デバイスは、図１１のような２端子デバイスではなく、ｐ－ｎ接合を含むより複雑な構成を有しており、半導体デバイスの構成によっては、第４条件が緩和される場合もある。

【0045】

上述のサンプルで用いたＦｅは、第１条件～第４条件をすべて満たしている。

【0046】

実用上は、ｐ領域とｎ領域の両方をＳＴＯ基板上に形成する必要がある。以下、ｐ領域とｎ領域を備える半導体デバイスの実施例を説明する。

【0047】

（実施例１）
図１２は、実施例１に係る半導体デバイス２００の断面図である。半導体デバイス２００は、ＳＴＯ基板２０２、第１金属酸化膜２０４、第２金属酸化膜２０６、キャップ層２０８、ｐ型領域２１０、ｎ型領域２１２を備える。

【0048】

第１金属酸化膜２０４は、ＳＴＯ基板２０２上に形成され、所定のしきい値ｔ_ＴＨより小さい厚みｔ_Ｍ１（＜ｔ_ＴＨ）有する。したがって、ＳＴＯ基板２０２と第１金属酸化膜２０４の界面にはｐ型領域２１０が形成される。なおしきい値ｔ_ＴＨは第１金属酸化膜２０４の構成する金属元素に固有のものである。

【0049】

第２金属酸化膜２０６は、ＳＴＯ基板２０２上に、第１金属酸化膜２０４と隣接して形成される。第２金属酸化膜２０６は第１金属酸化膜２０４およびしきい値ｔ_ＴＨより大きな厚みｔ_Ｍ２を有する（ｔ_Ｍ２＞ｔ_ＴＨ）。したがって、ＳＴＯ基板２０２と第２金属酸化膜２０６の界面には、ｎ型領域２１２が形成される。

【0050】

キャップ層２０８は、第１金属酸化膜２０４および第２金属酸化膜２０６を覆うように構成される。

【0051】

実施例１では、第１金属酸化膜２０４と第２金属酸化膜２０６は同じ金属元素を含み、膜厚ｔを制御することにより、ｐ型領域２１０とｎ型領域２１２を選択的に形成することができる。

【0052】

図１３は、図１２のＳＴＯ半導体デバイス２００の製造方法を説明する図である。たとえばＳＴＯ基板２０２上の第１金属酸化膜２０４と第２金属酸化膜２０６を含む領域２５０が開口されたマスク２５２を用いて、第１の膜厚ｔ_Ｍ１の金属元素を蒸着し、金属膜２２０を形成する。続いて、第２金属酸化膜２０６を含む領域２５４のみが開口されたマスク２５６を用いて、厚さΔｔ＝ｔ_Ｍ２－ｔ_Ｍ１の金属元素を蒸着し、金属膜２２４を形成してもよい。

【0053】

当業者によれば、ＳＴＯ半導体デバイス２００の製造方法が図１３のそれに限定されないことが理解される。たとえば、第１金属酸化膜２０４を含む領域のみが開口されたマスクを用いて、第１の膜厚ｔ_Ｍ１の金属元素を蒸着し、第２金属酸化膜２０６を含む領域のみが開口されたマスクを用いて、厚さｔ_Ｍ２の金属元素を蒸着してもよい。

【0054】

（実施例２）
図１４は、実施例２に係る半導体デバイス３００の断面図である。ＳＴＯ半導体デバイス３００は、ＳＴＯ基板３０２、第１金属酸化膜３０４、第２金属酸化膜３０６、キャップ層３０８、ｐ型領域３１０、ｎ型領域３１２を備える。

【0055】

第１金属酸化膜３０４および第２金属酸化膜３０６は、同じ金属元素を含む。第１金属酸化膜３０４は、しきい値ｔ_ＴＨより小さい厚みｔ_Ｍ１を有しており、したがって第１金属酸化膜３０４とＳＴＯ基板３０２の界面には、ｐ型領域３１０が形成される。

【0056】

第２金属酸化膜３０６は、第１金属酸化膜３０４と同じ金属元素を有し、同じ厚みｔ_Ｍ２＝ｔ_Ｍ１を有しているが、第２金属酸化膜３０６は、第１金属酸化膜３０４より多くの酸素を含んでいる。第２金属酸化膜３０６に含まれる酸素は、ＳＴＯ基板３０２から供給されたものであり、ＳＴＯ基板３０２の第２金属酸化膜３０６とオーバーラップする領域には、より多くの酸素欠損が生じることとなり、ｎ型領域３１２が形成される。

【0057】

図１４のＳＴＯ半導体デバイス３００の製造方法を説明する。

【0058】

第１の製造方法では、はじめに、第１金属酸化膜３０４および第２金属酸化膜３０６に対応する部分に、膜厚が一定の金属膜を形成する。この状態では、この金属膜とＳＴＯ基板３０２の界面には、ｐ型領域が形成される。続いて、ｎ型領域３１２に対応する領域のみを、レーザ照射などによって選択的に加熱し、金属膜のｎ型領域３１２に対応する部分の酸化を選択的に促進させる。これにより、加熱された部分がｎ型領域に変化する一方、加熱されなかった部分はｐ型を維持する。

【0059】

第２の製造方法では、はじめに第２金属酸化膜３０６に対応する部分に、膜厚がｔ_Ｍ２となるように金属膜を形成する。この状態で加熱し、酸化を促進することで、ｎ型領域３１２が形成される。続いて、室温で真空蒸着によって、第１金属酸化膜３０４に対応する部分に、膜厚がｔ_Ｍ１となるように金属膜を形成する。これによりこの金属膜とＳＴＯ基板３０２の界面に、ｐ型領域が形成される。

【0060】

（実施例３）
図１５は、実施例３に係るＳＴＯ半導体デバイス４００の断面図である。実施例１、２では、第１金属酸化膜と第２金属酸化膜が同一の金属元素を含んだが、その限りでない。

【0061】

ＳＴＯ半導体デバイス４００は、ＳＴＯ基板４０２、第１金属酸化膜４０４、第２金属酸化膜４０６、キャップ層４０８、ｐ型領域４１０、ｎ型領域４１２を備える。

【0062】

第１金属酸化膜４０４は、第１金属元素を含み、第２金属酸化膜４０６は第１金属元素とは異なる第２金属元素を含む。第１金属酸化膜４０４は、第１金属元素に固有のしきい値ｔ_ＴＨ１より小さい厚みｔ_Ｍ１を有しており、したがって第１金属酸化膜４０４とＳＴＯ基板４０２の界面には、ｐ型領域４１０が形成される。

【0063】

第２金属酸化膜４０６は、第２金属元素に固有のしきい値ｔ_ＴＨ２より大きい厚みｔ_Ｍ２を有しており、したがって第２金属酸化膜４０６とＳＴＯ基板４０２の界面には、ｎ型領域４１２が形成される。実施例３では、ｔ_Ｍ１とｔ_Ｍ２の大小関係は、金属の種類に応じて定まることとなる。

【0064】

（実施例４）
実施例１～３では、第１金属酸化膜と第２金属膜がＳＴＯ基板の同一面に形成され、したがってｐ型領域とｎ型領域が横方向に接合されたが、その限りでない。図１６は、実施例４に係る半導体デバイス５００の断面図である。この半導体デバイス５００において、第１金属酸化膜５０４と第２金属酸化膜５０６は、ＳＴＯ基板５０２の異なる面に形成される。第１金属酸化膜５０４の上にはキャップ層５０８が、第２金属酸化膜５０６の上にはキャップ層５０９が形成される。そして、ｐ型領域５１０とｎ型領域５１２は縦方向に接合される。

【0065】

以上がＳＴＯ半導体デバイスの実施例である。当業者によれば、ｐ型領域とｎ型領域を組み合わせることにより、トランジスタ、ダイオード、発光ダイオード、光センサや太陽電池などさまざまなデバイスを構成しうることが理解され、本発明の適用は、特定の用途に限定されるものではない。

【0066】

最後にＳＴＯ半導体デバイスの利点をまとめると、第１に、真空蒸着により製造できるため、低コスト化や大面積化が容易である。

【0067】

第２に、高温工程が不要であるため、プラスチック基板などを用いてフレキシブルデバイスやフレキシブル回路を作製することも可能である。

【0068】

第３に、同一のＳＴＯ基板上に、複数のトランジスタやダイオードなどを形成し、さらにそれらを接続する配線を、真空蒸着によって形成することが可能である。この場合、すべての工程を真空蒸着のみで行うことが可能となる。

【0069】

第４に、非常に薄く、また電気伝導が良好なｐ型領域とｎ型領域を形成できるため、将来のより微細なデバイスへの適用が期待できる。

【0070】

（電界効果トランジスタ）
上述の半導体デバイスの実証のために、ＦＥＴ（電界効果トランジスタ）を作成し、その特性を評価した。

【0071】

（実施例５）
図１７は、実施例５に係るＦＥＴ６００の断面図である。このＦＥＴ６００の基本構造は上述した通りであり、ＳＴＯ基板６０２、金属酸化膜６０４、ｐ型領域６０６、キャップ層６０８を備える。原理実証を目的としているため、ＳＴＯ基板６０２は入手が容易な厚み５００μｍの基板を用いた。

【0072】

金属酸化膜６０４の厚みｔ_Ｍは、０．７５Åであり、上述のしきい値ｔ_ＴＨより薄く、したがって金属酸化膜６０４の下側には、ｐ型領域６０６（二次元ホールガス２ＤＨＧ）が形成される。金属酸化膜６０４の上側に形成されるキャップ層６０８は、厚さ１ｎｍの酸化アルミニウム（ＡｌＯ_ｘ）である。金属酸化膜６０４の長さ、すなわちチャンネル長（ゲート長）Ｌは０．６ｍｍ、金属酸化膜６０４の幅すなわちチャンネル幅（ゲート幅）Ｗは０．１ｍｍである。

【0073】

ＦＥＴ６００は、バックゲート構造を有しており、ドレイン電極６２０、ソース電極６２２、バックゲート電極６２４をさらに備える。ドレイン電極６２０とソース電極６２２は、ＳＴＯ基板６０２の金属酸化膜６０４と隣接する領域に形成される。ドレイン電極６２０とソース電極６２２はたとえばアルミニウムであり、金属蒸着により形成することができる。ドレイン電極６２０とソース電極６２２の直下には、ｎ型領域（二次元電子ガス２ＤＥＧ）６２６，６２８が形成される。

【0074】

バックゲート電極６２４もアルミニウムであり、ＳＴＯ基板６０２の裏面側に金属蒸着によって形成することができる。なおこのデバイスは、ドレインとソースが対称であるため、ドレイン、ソースの名称は便宜的なものに過ぎない。

【0075】

図１８は、図１７のＦＥＴ６００のＩ_ＤＳ－Ｖ_ＧＳ曲線（測定結果）を示す図である。測定は３．５Ｋという極低温で、ソース電圧Ｖ_Ｓを基準電位０Ｖとして、Ｖ_ＤＳ（＝Ｖ_Ｄ－Ｖ_Ｓ）＝０．５Ｖの条件で行った。この条件下でのしきい値Ｖ_ＴＨは－７Ｖであり、ノーマリオンの特性が得られている。この曲線は、ヒステリシス特性を示しており、サブスレッショルドスイング値（Ｓ値）は、２０．０ｍＶ／ｄｅｃおよび３８．１ｍＶ／ｄｅｃであり、またオン・オフ比Ｉ_ＯＮ／Ｉ_ＯＦＦは１０^８であり、室温の最新のＭＯＳＦＥＴと遜色ない特性が得られていることがわかる。

【0076】

図１９は、図１７のＦＥＴ６００のＩ_ＤＳ－Ｖ_ＤＳ曲線（測定結果）を示す図である。ゲート電圧Ｖ_ＧＳ（＝Ｖ_ＢＧ－Ｖ_Ｓ）が、６０，４０，２０，１５，１０，５，１，－１，－５，－１０ＶのときのＩＶ特性がプロットされており、左側の縦軸はリニアスケール、右側の縦軸はログスケールである。基本的には、ゲート電圧Ｖ_ＧＳを大きくするほど、ドレイン電流Ｉ_ＤＳは増加する傾向が見られる。

【0077】

図２０は、図１７のＦＥＴ６００のＩ_ＤＳ－Ｖ_ＤＳ曲線（測定結果）を示す図である。－７Ｖ＜Ｖ_ＧＳ＜－４．５Ｖの範囲のみをプロットしたものである。ゲートソース間電圧Ｖ_ＧＳが－４．５Ｖより低い領域では、負性抵抗が観測される。図１７に示すように、ドレイン電極６２０の直下のｎ型領域６２６と、チャンネル領域であるｐ型領域６０６の間にＰＮ接合が生じ、いわゆる江崎ダイオードが生成される。同様にソース電極６２２の直下のｎ型領域６２８と、チャンネル領域であるｐ型領域６０６の間にＰＮ接合が生じ、江崎ダイオードが形成される。図２０に見られる負性抵抗は、ＦＥＴ６００がトンネルＦＥＴデバイスとして振る舞うことから説明できる。

【0078】

図２１（ａ）～（ｃ）は、図１７のＦＥＴ６００のＩ_ＤＳ－Ｖ_ＤＳ特性（測定結果）を示す図である。図２１（ｃ）は、Ｖ_ＧＳ＝－５．２Ｖの特性がプロットされており、逆バイアスにおける明確なトンネル効果が見られる。

【0079】

（実施例６）
図２２は、実施例６に係るＦＥＴ７００の断面図である。このＦＥＴ７００は、ＳＴＯ基板７０２、金属酸化膜７０４、ｎ型領域７０６、キャップ層７０８を備える。ＳＴＯ基板７０２は入手が容易な厚み５００μｍの基板を用いた。

【0080】

金属酸化膜７０４の厚みｔ_Ｍは４Åであり、上述のしきい値ｔ_ＴＨより厚く、したがって金属酸化膜７０４の下側には、ｎ型領域７０６（二次元電子ガス２ＤＥＧ）が形成される。金属酸化膜７０４の上側に形成されるキャップ層７０８は、厚さ１ｎｍの酸化アルミニウム（ＡｌＯ_ｘ）である。

【0081】

ＦＥＴ７００は、バックゲート構造を有しており、ドレイン電極７２０、ソース電極７２２、バックゲート電極７２４をさらに備える。ドレイン電極７２０とソース電極７２２は、ＳＴＯ基板７０２の金属酸化膜７０４と隣接する領域に形成される。ドレイン電極７２０とソース電極７２２はたとえばアルミニウムであり、金属蒸着により形成することができる。ドレイン電極７２０とソース電極７２２の直下には、ｎ型領域（二次元電子ガス２ＤＥＧ）７２６，７２８が形成される。したがって、実施例５で説明したＰＮ接合は存在しない。

【0082】

バックゲート電極７２４もアルミニウムであり、ＳＴＯ基板７０２の裏面側に金属蒸着によって形成することができる。なおこのデバイスは、ドレインとソースが対称であるため、ドレイン、ソースの名称は便宜的なものに過ぎない。

【0083】

図２３（ａ）～（ｃ）は、図２２のＦＥＴ７００のＩ_ＤＳ－Ｖ_ＤＳ特性（測定結果）を示す図である。図２３（ｂ）、（ｃ）に示すように、トンネル効果は見られない。これは、図２２のＦＥＴ７００では、ドレインとチャンネル領域間、ソースとチャンネル領域間に、ＰＮ接合が存在しないことと整合する。

【0084】

続いて、実施例６に係るＦＥＴ７００のキャリアタイプの制御について説明する。

【0085】

図２４（ａ）～（ｄ）は、図２２のＦＥＴ７００のホール効果の測定結果を示す図である。測定は、ゲートソース間電圧Ｖ_ＧＳ、すなわちバックゲート電圧Ｖ_ＢＧを０，２，３，４，６，１０，１５，２０，４０，４５，５０，６０Ｖと変化させて行った。

【0086】

図２４（ｂ）は、バックゲート電圧Ｖ_ＢＧが０，２，３，４，６，１０Ｖのときの特性のプロットであり、図２４（ｃ）は、バックゲート電圧Ｖ_ＢＧが１５，２０，４０，４５Ｖのときのプロットであり、図２４（ｄ）は、バックゲート電圧Ｖ_ＢＧが５０，６０Ｖのときのプロットである。

【0087】

図２５（ａ）は、バックゲート電圧Ｖ_ＢＧとホール抵抗Ｒ_ｙｘの関係を示す図であり、図２５（ｂ）は、バックゲート電圧Ｖ_ＢＧとキャリア密度の関係を示す図である。

【0088】

上述のように、金属酸化膜７０４の厚みｔ_Ｍがしきい値ｔ_ＴＨより厚い場合、金属酸化膜７０４の直下には、ｎ型領域が形成されることが分かっており、図２５（ｂ）に示すように、バックゲート電圧Ｖ_ＢＧが０～１０Ｖの範囲では、キャリアタイプはｎ型となっている。ところが、バックゲート電圧Ｖ_ＢＧをさらに上昇させたところ、バックゲート電圧Ｖ_ＢＧが５０Ｖを超えると、キャリアタイプがｎ型からｐ型に変化する。

【0089】

つまり、従来では、金属酸化膜７０４が厚い場合、ｎ型領域しか形成することしかできなかったが、高いバックゲート電圧Ｖ_ＢＧを印加することにより、金属酸化膜７０４の直下にｐ型領域を形成することができるようになるという知見が得られている。

【0090】

続いて、実施例５に戻り、図１７のＦＥＴ６００のホール効果の測定結果を説明する。図２６は、図１７のＦＥＴ６００の正孔の移動度μ_Ｈａｌｌのバックゲート電圧依存性を示す図である。バックゲート電圧Ｖ_ＢＧを高くするほど、Ｐ型領域のキャリアである正孔の移動度μ_Ｈａｌｌが上昇し、０Ｖから２００Ｖまで上昇させると、移動度μ_Ｈａｌｌは５倍となり、トランジスタの高速動作が期待できる。

【0091】

図２７は、図１７のＦＥＴ６００のバンド図である。正のバックゲート電圧Ｖ_ＢＧを与えると、浅い深さに二次元に分布する正孔を束縛するポテンシャルが急峻になり、正孔濃度が減少し、電子相関が弱くなることが、正のバックゲート電圧Ｖ_ＢＧに応じて移動度μ_Ｈａｌｌが高くなる原因のひとつと考えられる。また量子準位の数が減少するので、バンド間散乱が減少することも、移動度μ_Ｈａｌｌが高くなる要因のひとつと考えられる。

【0092】

図２８は、図１７のＦＥＴ６００のホール効果の測定結果を示す図である。測定はバックゲート電圧Ｖ_ＢＧを０Ｖから２００Ｖまで変化させて行った。

【0093】

図２９（ａ）～（ｃ）は、図１７のＦＥＴ６００のバックゲート電圧Ｖ_ＢＧの依存性を示す図である。図２９（ａ）は、ホール抵抗Ｒ_ｙｘを、図２９（ｂ）は、キャリア密度を示す。バックゲート電圧Ｖ_ＢＧを増加させると移動度μ_Ｈａｌｌが増加する反面、キャリア密度は低下する。

【0094】

図２９（ｃ）はシート抵抗を示し、ゲート電圧の印加により、シート抵抗は減少する。これは一般的なトランジスタとは異なる振る舞いである。

【0095】

続いて、実施例５および実施例６に係るＦＥＴ６００，７００の温度依存性を説明する。図３０（ａ）は、図１７のＦＥＴ６００の温度依存性を示す図であり、図３０（ｂ）は、図２２のＦＥＴ７００の温度依存性を示す図である。いずれのＦＥＴ６００，７００についても、３．５，４，５，１０，２０，２２，２５，３０，５０Ｋの環境で測定した。横軸はバックゲート電圧Ｖ_ＢＧ、縦軸はドレイン電流Ｉ_ＤＳである。

【0096】

実施例５，６では、バックゲート構造である上に、ＳＴＯ基板の厚みが５００μｍと厚い。そのために、ゲート電圧Ｖ_ＢＧ（すなわちゲートソース間電圧Ｖ_ＧＳ）の電圧レンジが大きくなっているが、より薄い基板を用いることにより、あるいは実施例７で説明するフロントゲート構造を採用することで、電圧レンジは小さくすることができため、実用上、問題となることはない。同様に、ドレイン電圧Ｖ_Ｄ（すなわちドレインソース間電圧Ｖ_ＤＳ）の電圧レンジについても、チャンネル長を短くすることで、小さくすることができる。

【0097】

（実施例７）
図３１（ａ）～（ｄ）は、実施例７～実施例１０に係るＦＥＴ８００Ａ～ＦＥＴ８００Ｄの断面図である。ＦＥＴ８００Ａ～８００Ｄは、ＳＴＯ基板８０２、金属酸化膜８０４（または８０５）、キャップ層８０８、ゲート電極８０９、ドレイン電極８２０、ソース電極８２２を共通して備える。ＦＥＴ８００Ａ～８００Ｄはフロントゲート構造を有しており、ゲート電極８０９は、基板８０２の裏面ではなく、キャップ層８０８の上面に形成される。このキャップ層８０８は酸化絶縁膜として機能し、したがってこのＦＥＴ８００Ａ～８００Ｅは、ＭＯＳ（Metal Oxide Semiconductor）構造を有している。

【0098】

またドレイン電極８２０、ソース電極８２２それぞれの直下には、ｎ型領域８２６，８２８が形成される。

【0099】

図３１（ａ）のＦＥＴ８００Ａは、図１７のＦＥＴ６００をフロントゲート化したものであり、金属酸化膜８０４の厚みは、金属固有のしきい値ｔ_ＴＨより薄く、したがってその直下には、ｐ型領域８０６が形成される。

【0100】

図３１（ｂ）のＦＥＴ８００Ｂは、図２２のＦＥＴ７００をフロントゲート化したものであり、金属酸化膜８０５の厚みは、、金属固有のしきい値ｔ_ＴＨより厚く、したがってその直下には、ｎ型領域８０７が形成される。

【0101】

図３１（ｃ）、（ｄ）のＦＥＴ８００Ｃ、８００Ｄは、図３１（ｂ）のＦＥＴ８００Ｂに、キャリアタイプ制御電極８２４、８２５を追加したものである。キャリアタイプ制御電極８２４，８２５は、ＳＴＯ基板に外部から電位を印加するために設けられる。図３１（ｃ）では、キャリアタイプ制御電極８２４は、ＳＴＯ基板８０２の裏面側に形成され、図３１（ｄ）では、キャリアタイプ制御電極８２５は、ＳＴＯ基板８０２の表面側に形成される。実施例６で説明したように、バックゲート電圧Ｖ_ＢＧすなわち基板電位を大きくすることで、ゲート直下のチャンネルのキャリアタイプを、ｎ型とｐ型とで切りかえることが可能となる。

【0102】

なお、図３１（ａ）、（ｂ）のＦＥＴ８００Ａ，８００Ｂのフロントゲート構造のＦＥＴにおいても、キャリアタイプを制御する目的ではなく、基板電位を電源電圧あるいは接地電圧に固定するために、一般的なフロントゲート構造のＭＯＳＦＥＴと同様にバックゲート電極を設けてもよい。

【0103】

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

【産業上の利用可能性】

【0104】

本発明は、半導体デバイスに関する。

【符号の説明】

【0105】

１００ ＳＴＯ半導体デバイス
１０２ ＳＴＯ基板
１０４ 金属酸化膜
１０６ ｐ型領域
１０８ キャップ層
１１０，１１２ 金属膜
２００ ＳＴＯ半導体デバイス
２０２ ＳＴＯ基板
２０４ 第１金属酸化膜
２０６ 第２金属酸化膜
２０８ キャップ層
２１０ ｐ型領域
２１２ ｎ型領域
２２０ 金属膜
２２４ 金属膜
２５０ 領域
２５２ マスク
２５４ 領域
２５６ マスク
３００ ＳＴＯ半導体デバイス
３０２ ＳＴＯ基板
３０４ 第１金属酸化膜
３０６ 第２金属酸化膜
３０８ キャップ層
３１０ ｐ型領域
３１２ ｎ型領域
４００ ＳＴＯ半導体デバイス
４０２ ＳＴＯ基板
４０４ 第１金属酸化膜
４０６ 第２金属酸化膜
４０８ キャップ層
４１０ ｐ型領域
４１２ ｎ型領域
５００ ＳＴＯ半導体デバイス
５０２ ＳＴＯ基板
５０４ 第１金属酸化膜
５０６ 第２金属酸化膜
５０８，５０９ キャップ層
５１０ ｐ型領域
５１２ ｎ型領域
６００ ＦＥＴ
６０２ ＳＴＯ基板
６０４ 金属酸化膜
６０６ ｐ型領域
６０８ キャップ層
６２０ ドレイン電極
６２２ ソース電極
６２４ バックゲート電極
６２６ ｎ型領域
６２８ ｎ型領域
７００ ＦＥＴ
７０２ ＳＴＯ基板
７０４ 金属酸化膜
７０６ ｎ型領域
７０８ キャップ層
７２０ ドレイン電極
７２２ ソース電極
７２４ バックゲート電極
８００Ａ ＦＥＴ
８００Ｂ ＦＥＴ
８００Ｃ ＦＥＴ
８００Ｄ ＦＥＴ
８０２ ＳＴＯ基板
８０４ 金属酸化膜
８０５ 金属酸化膜
８０６ ｐ型領域
８０７ ｎ型領域
８０８ キャップ層
８０９ ゲート電極
８２０ ドレイン電極
８２２ ソース電極
８２４，８２５ キャリアタイプ制御電極
８２６，８２８ ｎ型領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】