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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-04-02
(45)【発行日】2025-04-10
(54)【発明の名称】モジュール回路、及びレザバー回路
(51)【国際特許分類】
G06N 3/063 20230101AFI20250403BHJP
G06N 3/049 20230101ALI20250403BHJP
G06G 7/60 20060101ALI20250403BHJP
G06G 7/184 20060101ALI20250403BHJP
H03K 3/03 20060101ALI20250403BHJP
H03K 5/04 20060101ALI20250403BHJP
H03K 7/08 20060101ALI20250403BHJP
【ＦＩ】
G06N3/063
G06N3/049
G06G7/60
G06G7/184
H03K3/03
H03K5/04
H03K7/08 F
【請求項の数】
8
(21)【出願番号】P 2023566302
(86)(22)【出願日】2022-12-05
(86)【国際出願番号】 JP2022044655
(87)【国際公開番号】W WO2023106249
(87)【国際公開日】2023-06-15
【審査請求日】2024-05-02
(31)【優先権主張番号】P 2021198579
(32)【優先日】2021-12-07
(33)【優先権主張国・地域又は機関】JP
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和元年度、国立研究開発法人科学技術振興機構「スパイキングネットによるエッジでのリアルタイム学習基盤」委託研究開発、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100161207
【弁理士】
【氏名又は名称】西澤 和純
(74)【代理人】
【識別番号】100147267
【弁理士】
【氏名又は名称】大槻 真紀子
(74)【代理人】
【識別番号】100140774
【弁理士】
【氏名又は名称】大浪 一徳
(72)【発明者】
【氏名】井上 悠
(72)【発明者】
【氏名】矢嶋 赳彬
(72)【発明者】
【氏名】飯塚 哲也
【審査官】今城 朋彬
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０２１１１６５（ＵＳ，Ａ１）
【文献】特開２００５－２６７１０５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｎ ３／０６３
Ｇ０６Ｎ ３／０４９
Ｇ０６Ｇ ７／１８４
Ｇ０６Ｇ ７／６０
Ｈ０３Ｋ ３／０３
Ｈ０３Ｋ ５／０４
Ｈ０３Ｋ ７／０８
(57)【特許請求の範囲】
【請求項1】
第１ブロック回路と、第２ブロック回路と、
を備え、
前記第１ブロック回路は、
入力パルス信号が入力される第１入力端子と、
前記入力パルス信号の間隔、及び前記入力パルス信号の幅に応じて所定期間の前記入力パルス信号の平均値を保持する保持部と、
前記平均値に応じた頻度において出力パルス信号を生成する発振部と、
前記出力パルス信号を出力する第１出力端子と、
を備え、
前記第２ブロック回路は、
前記第１ブロック回路から出力される前記出力パルス信号が入力される第２入力端子と、
前記出力パルス信号のデューティ比を調整するデューティ比調整器と、
前記デューティ比調整器によって調整された前記出力パルス信号を出力する第２出力端子と、
を備える
モジュール回路。
【請求項2】
前記第１ブロック回路は、前記保持部は、キャパシタを含み、前記入力パルス信号を示すパルス電圧を積分し、前記パルス電圧を積分した結果を前記平均値として保持し、
前記発振部は、前記保持部による前記パルス電圧の積分によって得られる、前記パルス電圧を積分した結果に対して単調に増加する積分電流が前記保持部から供給され、前記積分電流の大きさに依存する周波数をもつ前記出力パルス信号を生成し、
興奮性の入力を示す前記入力パルス信号に応じて開閉することにより、前記キャパシタにチャージされる前記パルス電圧を形成するハイサイドスイッチング素子と、
を備える
請求項１に記載のモジュール回路。
【請求項3】
前記第１ブロック回路は、抑制性の入力を示す前記入力パルス信号に応じて開閉することにより、前記キャパシタの電荷をディスチャージさせるローサイドスイッチング素子をさらに備える
請求項２に記載のモジュール回路。
【請求項4】
前記第１ブロック回路は、前記保持部から前記発振部への前記積分電流の流入を制限する流入制限器をさらに備える請求項２に記載のモジュール回路。
【請求項5】
第３ブロック回路をさらに備え、前記第３ブロック回路は、
前記第２ブロック回路から出力される前記出力パルス信号が入力される第３入力端子と、
ＭＯＳトランジスタのリーク電流によって充電される充電部と、
前記充電部の充電量が閾値を超えると、パルス信号を生成し、かつ前記充電部の充電量をリセットするパルス信号生成部と、
前記パルス信号生成部が生成した前記パルス信号を出力する第３出力端子と、
を備え、
前記パルス信号生成部が前記出力パルス信号を生成する頻度は、前記第３入力端子に前記出力パルス信号が入力される頻度に応じて増減する
請求項１に記載のモジュール回路。
【請求項6】
前記第３ブロック回路は、電源端子と接地端子との間に直列接続されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを備えるＣＭＯＳインバータと、
前記ＣＭＯＳインバータからの出力を反転させた反転信号を生成する反転器と、
前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの間に配置され前記反転信号に応じて開閉するスイッチング素子と、
前記ＣＭＯＳインバータからの出力を遅延させて再び前記ＣＭＯＳインバータに入力する遅延回路と、
前記第３入力端子に入力される前記出力パルス信号を示すパルス電圧によってチャージされる第２キャパシタと、
抑制性の入力を示す第２入力パルス信号に応じて開閉することによって閉状態において前記第２キャパシタの電荷をディスチャージさせる第２ローサイドスイッチング素子と、興奮性の入力を示す第１入力パルス信号に応じて開閉することによって、第１入力パルス信号を示すパルス電圧を生成する第２ハイサイドスイッチング素子とのうち少なくとも一方と、
を備え、
前記充電部は、前記第２キャパシタを含み、
前記パルス信号生成部は、前記反転器と、前記スイッチング素子と、前記遅延回路とを含み、
前記第２キャパシタの電圧が前記ＣＭＯＳインバータに入力される
請求項５に記載のモジュール回路。
【請求項7】
請求項１から請求項６のいずれか一項に記載のモジュール回路を複数備え、
複数の前記モジュール回路それぞれに入力される前記入力パルス信号の前記平均値の線形結合を出力信号とし、当該線形結合の係数を学習対象とする
レザバー回路。
【請求項8】
１以上の前記モジュール回路それぞれに備えられる前記第２出力端子と１つの前記モジュール回路に備えられる前記第１入力端子とが接続される、または１つの前記モジュール回路に備えられる前記第２出力端子と１以上の前記モジュール回路それぞれに備えられる前記第１入力端子とが接続される請求項７に記載のレザバー回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、モジュール回路、及びレザバー回路に関する。
本願は、２０２１年１２月７日に、日本に出願された特願２０２１－１９８５７９号に基づき優先権を主張し、その内容をここに援用する。
本願は、２０２１年１２月７日に、日本に出願された特願２０２１－１９８５７９号に基づき優先権を主張し、その内容をここに援用する。
【背景技術】
【0002】
アナログ方式（積分回路）によるＬＩＦ（Ｌｅａｋｙ Ｉｎｔｅｇｒａｔｉｏｎ ａｎｄ Ｆｉｒｅ）素子が知られている（特許文献１）。
【先行技術文献】
【非特許文献】
【0003】
【文献】「ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ ＩＩ： Ｅｘｐｒｅｓｓ Ｂｒｉｅｆｓ」、２０１５年７月１４日、６２巻、１１号、ｐ．１０８８－１０９２
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載されるようなアナログ方式によるＬＩＦ素子では、消費電力が大きくなる傾向があった。ＬＩＦ素子において低消費電力を実現できることが求められている。
【0005】
本発明は上記の点に鑑みてなされたものであり、ＬＩＦ素子において低消費電力を実現できるモジュール回路、及びレザバー回路を提供する。
【課題を解決するための手段】
【0006】
本発明は上記の課題を解決するためになされたものであり、本発明の一態様は、第１ブロック回路と、第２ブロック回路と、を備え、前記第１ブロック回路は、入力パルス信号が入力される第１入力端子と、前記入力パルス信号の間隔、及び前記入力パルス信号の幅に応じて所定期間の前記入力パルス信号の平均値を保持する保持部と、前記平均値に応じた頻度において出力パルス信号を生成する発振部と、前記出力パルス信号を出力する第１出力端子と、を備え、前記第２ブロック回路は、前記第１ブロック回路から出力される前記出力パルス信号が入力される第２入力端子と、前記出力パルス信号のデューティ比を調整するデューティ比調整器と、前記デューティ比調整器によって調整された前記出力パルス信号を出力する第２出力端子と、を備えるモジュール回路である。
【0007】
また、本発明の一態様は、上記のモジュール回路において、前記第１ブロック回路は、前記保持部は、キャパシタを含み、前記入力パルス信号を示すパルス電圧を積分し、前記パルス電圧を積分した結果を前記平均値として保持し、前記発振部は、前記保持部による前記パルス電圧の積分によって得られる、前記パルス電圧を積分した結果に対して単調に増加する積分電流が前記保持部から供給され、前記積分電流の大きさに依存する周波数をもつ前記出力パルス信号を生成し、興奮性の入力を示す前記入力パルス信号に応じて開閉することにより、前記キャパシタにチャージされる前記パルス電圧を形成するハイサイドスイッチング素子と、を備える。
【0008】
また、本発明の一態様は、上記のモジュール回路において、前記第１ブロック回路は、抑制性の入力を示す前記入力パルス信号に応じて開閉することにより、前記キャパシタの電荷をディスチャージさせるローサイドスイッチング素子をさらに備える。
【0009】
また、本発明の一態様は、上記のモジュール回路において、前記第１ブロック回路は、前記保持部から前記発振部への前記積分電流の流入を制限する流入制限器をさらに備える。
【0010】
また、本発明の一態様は、上記のモジュール回路において、第３ブロック回路をさらに備え、前記第３ブロック回路は、前記第２ブロック回路から出力される前記出力パルス信号が入力される第３入力端子と、ＭＯＳトランジスタのリーク電流によって充電される充電部と、前記充電部の充電量が閾値を超えると、パルス信号を生成し、かつ前記充電部の充電量をリセットするパルス信号生成部と、前記パルス信号生成部が生成した前記パルス信号を出力する第３出力端子と、を備え、前記パルス信号生成部が前記出力パルス信号を生成する頻度は、前記第３入力端子に前記出力パルス信号が入力される頻度に応じて増減する。
【0011】
また、本発明の一態様は、上記のモジュール回路において、前記第３ブロック回路は、電源端子と接地端子との間に直列接続されたＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを備えるＣＭＯＳインバータと、前記ＣＭＯＳインバータからの出力を反転させた反転信号を生成する反転器と、前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの間に配置され前記反転信号に応じて開閉するスイッチング素子と、前記ＣＭＯＳインバータからの出力を遅延させて再び前記ＣＭＯＳインバータに入力する遅延回路と、前記第３入力端子に入力される前記出力パルス信号を示すパルス電圧によってチャージされる第２キャパシタと、抑制性の入力を示す第２入力パルス信号に応じて開閉することによって閉状態において前記第２キャパシタの電荷をディスチャージさせる第２ローサイドスイッチング素子と、興奮性の入力を示す第１入力パルス信号に応じて開閉することによって、第１入力パルス信号を示すパルス電圧を生成する第２ハイサイドスイッチング素子とのうち少なくとも一方と、を備え、前記充電部は、前記第２キャパシタを含み、前記パルス信号生成部は、前記反転器と、前記スイッチング素子と、前記遅延回路とを含み、前記第２キャパシタの電圧が前記ＣＭＯＳインバータに入力される。
【0012】
また、本発明の一態様は、上記のモジュール回路を複数備え、複数の前記モジュール回路それぞれに入力される前記入力パルス信号の前記平均値の線形結合を出力信号とし、当該線形結合の係数を学習対象とするレザバー回路である。
【0013】
また、本発明の一態様は、上記のレザバー回路において、１以上の前記モジュール回路それぞれに備えられる前記第２出力端子と１つの前記モジュール回路に備えられる前記第１入力端子とが接続される、または１つの前記モジュール回路に備えられる前記第２出力端子と１以上の前記モジュール回路それぞれに備えられる前記第１入力端子とが接続される。
【発明の効果】
【0014】
本発明によれば、ＬＩＦ素子において低消費電力を実現できる。
【図面の簡単な説明】
【0015】
【図1】本発明の実施形態に係るモジュール回路の構成の一例を示す図である。
【図2】本発明の実施形態に係るシナプス素子回路の構成の一例を示す図である。
【図3】本発明の実施形態に係る重み調整回路の構成の一例を示す図である。
【図4】本発明の実施形態に係るＬＩＦニューロン回路の構成の一例を示す図である。
【図5】本発明の実施形態に係るレザバー回路の構成の一例を示す図である。
【図6】本発明の実施形態に係る１つのシナプス素子回路と、１つの重み調整回路と、１つのＬＩＦニューロン回路とが接続された場合の動作確認結果の一例を示す図である。
【図7】本発明の実施形態に係る１つのシナプス素子回路と、１つの重み調整回路と、１つのＬＩＦニューロン回路とが接続された場合の動作確認結果の一例を示す図である。
【図8】本発明の実施形態に係るスパイキングニューラルネットワークの動作確認結果の一例を示す図である。
【図9】本発明の実施形態に係るシナプス出力信号の時間変化の一例を示す図である。
【図10】本発明の実施形態に係るニューロン電圧の時間変化の一例を示す図である。
【図11】本発明の実施形態に係るシナプス電流の時間変化の一例を示す図である。
【図12】本発明の実施例に係る作成された半導体チップの外観を示す図である。
【図13】本発明の第１実施例に係るモジュール回路の構成を示す図である。
【図14】本発明の第１実施例に係るモジュール回路の動作測定結果を示す図である。
【図15】本発明の第２実施例に係るモジュール回路の構成を示す図である。
【図16】本発明の第２実施例に係るモジュール回路の動作測定結果を示す図である。
【図17】本発明の第３実施例に係るモジュール回路の構成を示す図である。
【図18】本発明の第３実施例に係るモジュール回路の動作測定結果を示す図である。
【図19】本発明の第４実施例に係るモジュール回路の構成を示す図である。
【図20】本発明の第４実施例に係るモジュール回路の動作測定結果を示す図である。
【発明を実施するための形態】
【0016】
（実施形態）
以下、図面を参照しながら本発明の実施形態について詳しく説明する。図１は、本実施形態に係るモジュール回路１の構成の一例を示す図である。モジュール回路１は、シナプス素子回路２と、重み調整回路４と、ＬＩＦニューロン回路３とを備える。シナプス素子回路２と、重み調整回路４と、ＬＩＦニューロン回路３とは、この順に直列に接続されてモジュール回路１に備えられる。
以下、図面を参照しながら本発明の実施形態について詳しく説明する。図１は、本実施形態に係るモジュール回路１の構成の一例を示す図である。モジュール回路１は、シナプス素子回路２と、重み調整回路４と、ＬＩＦニューロン回路３とを備える。シナプス素子回路２と、重み調整回路４と、ＬＩＦニューロン回路３とは、この順に直列に接続されてモジュール回路１に備えられる。
【0017】
モジュール回路１は、例えば、ニューラルネットワークのシナプスとして用いられる。シナプス素子回路２には、入力パルス信号ＩＰ１が入力される。入力パルス信号ＩＰ１は、モジュール回路１の前段に備えられるシナプスから出力されるパルス信号である。シナプス素子回路２は、入力された入力パルス信号ＩＰ１を積分し、積分値に応じた周波数の出力パルス信号としてパルス信号ＭＰ２を出力する。シナプス素子回路２は、第１ブロック回路の一例である。
【0018】
重み調整回路４は、モジュール回路１から出力されるパルス信号ＭＰ２のパルス幅を調整する。パルス幅が広いほど、後段のニューロンの充電及び放電の速度は速くなる。すなわち、広いパルス幅は、ニューラルネットワークにおける大きな重みに相当する。重み調整回路４は、パルス幅を調整したパルス信号ＭＰ２をパルス信号ＭＰ３として出力する。パルス信号ＭＰ３は、ＬＩＦニューロン回路３へと出力される。重み調整回路４は、第２ブロック回路の一例である。
【0019】
ＬＩＦニューロン回路３は、トランジスタのリーク電流を用いてノードを充電する。ＬＩＦニューロン回路３は、充電されるノードの電圧が閾値を超えると、出力パルス信号ＯＰ１を出力しリセットされる。出力パルス信号ＯＰ１は、後段のニューロンへと出力される。ＬＩＦニューロン回路３では、重み調整回路４から入力されるパルス信号ＭＰ３によって、パルス信号が出力される頻度が増減する。ＬＩＦニューロン回路３は、第３ブロック回路の一例である。
【0020】
モジュール回路１は、時間領域のアナログ量（パルス間隔及びパルス幅）を用いたＬＩＦ（Ｌｅａｋｙ Ｉｎｔｅｇｒａｔｉｏｎ ａｎｄ Ｆｉｒｅ）素子である。モジュール回路１では時間領域のアナログ量を用いることによって、従来のアナログ方式（積分回路）によるＬＩＦ素子よりも低消費電力のＬＩＦ素子を実現する。
【0021】
［シナプス素子回路２の構成］
図２は、本実施形態に係るシナプス素子回路２の構成の一例を示す図である。シナプス素子回路２は、入力端子ＩＮ２１と、インバータＤ２１と、Ｐ型ＭＯＳトランジスタＴ２１と、電源端子Ｐ２と、入力端子ＩＮ２２と、Ｎ型ＭＯＳトランジスタＴ２２と、リングオシレータＯ２と、キャパシタＣ２と、Ｎ型ＭＯＳトランジスタＴ２３と、出力端子ＯＵＴ２１と、出力端子ＯＵＴ２２とを備える。なお、Ｐ型ＭＯＳトランジスタＴ２１、Ｎ型ＭＯＳトランジスタＴ２２、及びＮ型ＭＯＳトランジスタＴ２３は、信号が入力されていない状態においてオフ状態である。
図２は、本実施形態に係るシナプス素子回路２の構成の一例を示す図である。シナプス素子回路２は、入力端子ＩＮ２１と、インバータＤ２１と、Ｐ型ＭＯＳトランジスタＴ２１と、電源端子Ｐ２と、入力端子ＩＮ２２と、Ｎ型ＭＯＳトランジスタＴ２２と、リングオシレータＯ２と、キャパシタＣ２と、Ｎ型ＭＯＳトランジスタＴ２３と、出力端子ＯＵＴ２１と、出力端子ＯＵＴ２２とを備える。なお、Ｐ型ＭＯＳトランジスタＴ２１、Ｎ型ＭＯＳトランジスタＴ２２、及びＮ型ＭＯＳトランジスタＴ２３は、信号が入力されていない状態においてオフ状態である。
【0022】
入力端子ＩＮ２１には、入力パルス信号ＩＰ２１が入力される。図２に示すように入力パルス信号ＩＰ２１は、所定の周期において短時間だけハイになる矩形波である。入力パルス信号ＩＰ２１は、図１に示す入力パルス信号ＩＰ１に相当する。入力端子ＩＮ２１は、第１入力端子の一例である。
【0023】
インバータＤ２１は、入力端子ＩＮ２１に入力された入力パルス信号ＩＰ２１の極性を反転させる。極性が反転された入力パルス信号ＩＰ２１は、所定の周期において短時間だけローになる矩形波である。
【0024】
Ｐ型ＭＯＳトランジスタＴ２１は、そのソースが電源端子Ｐ２に接続され、そのゲートがインバータＤ２１に接続され、そのドレインが配線Ｌ２１の接続点Ｊ２２に接続される。Ｐ型ＭＯＳトランジスタＴ２１は、インバータＤ２１によって極性が反転された入力パルス信号ＩＰ２１がローになる間だけオンとなり、ソースからドレインの向きに電流Ｉ２１が流れる。上述したように、極性が反転された入力パルス信号ＩＰ２１は短時間だけローとなるため、Ｐ型ＭＯＳトランジスタＴ２１は当該短時間だけオンとなる。
【0025】
Ｐ型ＭＯＳトランジスタＴ２１は、ハイサイドスイッチング素子の一例である。当該ハイサイドスイッチング素子は、興奮性の入力を示す入力パルス信号ＩＰ２１に応じて開閉することにより、キャパシタＣ２にチャージされるパルス電圧を形成する。
【0026】
入力端子ＩＮ２２には、入力パルス信号ＩＰ２２が入力される。図２に示すように入力パルス信号ＩＰ２２は、所定の周期において短時間だけハイになる矩形波である。なお、図２に示すように入力パルス信号ＩＰ２２のパルス幅は、一例として、入力パルス信号ＩＰ２１のパルス幅に比べて狭い。入力パルス信号ＩＰ２２は、図１に示す入力パルス信号ＩＰ１に相当する。入力端子ＩＮ２１は、第１入力端子の一例である。
【0027】
Ｎ型ＭＯＳトランジスタＴ２２は、そのソースがキャパシタＣ２及び配線Ｌ２１の接続点Ｊ２１に接続され、そのゲートが入力端子ＩＮ２２に接続され、そのドレインが接地される。Ｎ型ＭＯＳトランジスタＴ２２は、入力パルス信号ＩＰ２２がハイになる間だけオンとなり、ソースからドレインの向きに電流Ｉ２２が流れる。上述したように、入力パルス信号ＩＰ２２は短時間だけハイとなるため、Ｎ型ＭＯＳトランジスタＴ２２は当該短時間だけオンとなる。
【0028】
Ｎ型ＭＯＳトランジスタＴ２２は、ローサイドスイッチング素子の一例である。当該ローサイドスイッチング素子は、抑制性の入力を示す入力パルス信号ＩＰ２２に応じて開閉することにより、キャパシタＣ２の電荷をディスチャージさせる。
【0029】
キャパシタＣ２は、配線Ｌ２１上に備えられる。Ｐ型ＭＯＳトランジスタＴ２１が短時間だけオンとなり電流Ｉ２１が流れる度に、当該短時間だけ充電されてキャパシタＣ２には電荷が溜まる。キャパシタＣ２の静電容量は、一例として、１５０ｆＦ（フェムトファラド）である。キャパシタＣ２の他端は接地されている。
【0030】
キャパシタＣ２は、保持部の一例である。保持部は、入力パルス信号ＩＰ２１の間隔、及び入力パルス信号ＩＰ２１の幅に応じて所定期間の入力パルス信号ＩＰ２１の平均値を保持する。保持部は、キャパシタＣ２を含み、入力パルス信号ＩＰ２１を示すパルス電圧を積分し、当該パルス電圧を積分した結果を平均値として保持する。
【0031】
リングオシレータＯ２は、パルス信号を出力する発振回路（オシレータ）である。リングオシレータＯ２は、インバータＤ２２と、インバータＤ２３と、インバータＤ２４との３つのインバータを備える。インバータＤ２２は、接続点Ｊ２１によって配線Ｌ２１に接続される。インバータＤ２３は、接続点Ｊ２２によって配線Ｌ２１に接続される。インバータＤ２４は、接続点Ｊ２３によって配線Ｌ２１に接続される。インバータＤ２２、インバータＤ２３、及びインバータＤ２４は、この順に直列に接続される。インバータＤ２４は、接続点Ｊ２６を介して配線Ｌ２４によってインバータＤ２２に直列に接続される。つまり、リングオシレータＯ２は、リング状の構造を有している。
【0032】
リングオシレータＯ２は、発振部の一例である。発振部は、保持部が保持する入力パルス信号ＩＰ２１の平均値に応じた頻度において出力パルス信号ＯＰ２を生成する。発振部は、保持部によるパルス電圧の積分によって得られる積分電流が保持部から供給され、当該積分電流の大きさに依存する周波数をもつ出力パルス信号ＯＰ２を生成する。当該積分電流は、保持部によるパルス電圧を積分した結果に対して単調に増加する電流である。
【0033】
インバータＤ２４から出力される信号は、接続点Ｊ２６において２つに分岐される。接続点Ｊ２６において分岐された信号のうち一方は、出力端子ＯＵＴ２２に出力される。出力端子ＯＵＴ２２は、当該分岐された信号のうち一方を、出力パルス信号ＯＰ２として出力する。出力パルス信号ＯＰ２は、図１に示すパルス信号ＭＰ２に相当する。接続点Ｊ２６において分岐された信号のうち他方は、配線Ｌ２４を介してインバータＤ２２に入力される。
【0034】
インバータＤ２２に、ローの信号が入力されると、当該信号は、インバータＤ２２、インバータＤ２３、インバータＤ２４によってそれぞれ極性が反転されて、インバータＤ２４からハイの信号が出力される。同様にして、インバータＤ２２に、ハイの信号が入力されると、インバータＤ２４からローの信号が出力される。インバータＤ２４から出力される信号は、ローとハイとが周期的に繰り返される。その結果、インバータＤ２４からは、出力パルス信号ＯＰ２が出力される。
【0035】
出力パルス信号ＯＰ２のパルス間隔は、ノードの電圧Ｖ２に依存する。ここで接続点Ｊ２１、接続点Ｊ２２、及び接続点Ｊ２３をまとめてノードという。当該電圧は、キャパシタＣ２の電圧によって決まる。したがって、出力パルス信号ＯＰ２のパルス間隔は、キャパシタＣ２の電圧に依存する。入力パルス信号ＩＰ２１のパルス間隔が狭いほど、単位時間当たりより多くのパルスが入力され、より多くの電荷がキャパシタＣ２に溜まる。より多くの電荷がキャパシタＣ２に溜まるほど、キャパシタＣ２の電圧は上昇する。キャパシタＣ２の電圧が高いほど、出力パルス信号ＯＰ２のパルス間隔は狭くなり、単位時間当たりより多くのパルスが出力される。
【0036】
つまり、シナプス素子回路２では、入力パルス信号ＩＰ２１は、キャパシタＣ２に電荷が溜まることによって積分され、積分された値に応じた周波数（パルス間隔）の出力パルス信号ＯＰ２が出力される。つまり、出力パルス信号ＯＰ２の波形は、入力パルス信号ＩＰ２１の波形を積分した結果に相当する。出力パルス信号ＯＰ２の波形は、シナプス素子回路２をニューラルネットワークのノードとして用いる場合に、学習に用いられる。出力パルス信号ＯＰ２は、図１に示すパルス信号ＭＰ２に相当する。
【0037】
出力パルス信号ＯＰ２を出力すると同時に、リングオシレータＯ２は、電流を消費する。リングオシレータＯ２が消費した電流を、リーク電流Ｉ２３という。リーク電流Ｉ２３は、接続点Ｊ２４から流れ出る。
【0038】
ここで図２に示すノードの電圧Ｖ２の値は、Ｐ型ＭＯＳトランジスタＴ２１がオンとなる度に立ち上がり、リングオシレータＯ２が動作しリーク電流Ｉ２３が流れ出ることに応じて減少している。シナプス素子回路２では、リングオシレータＯ２の動作に応じて流れ出るリーク電流Ｉ２３によって出力パルス信号ＯＰ２が生成される。つまり、シナプス素子回路２では、リーク電流がパルス列に変換される。
【0039】
図２に示すシナプス素子回路２では、リーク電流Ｉ２３の量は、Ｎ型ＭＯＳトランジスタＴ２３によって調整される。Ｎ型ＭＯＳトランジスタＴ２３は、そのソースが接続点Ｊ２４に接続され、そのドレイン及びゲートが接続点Ｊ２５を介して接地される。
Ｎ型ＭＯＳトランジスタＴ２３は、流入制限器の一例である。流入制限器は、保持部から発振部への積分電流の流入を制限する。
Ｎ型ＭＯＳトランジスタＴ２３は、流入制限器の一例である。流入制限器は、保持部から発振部への積分電流の流入を制限する。
【0040】
なお、シナプス素子回路２の構成からＮ型ＭＯＳトランジスタＴ２３は省略されてもよい。Ｎ型ＭＯＳトランジスタＴ２３が備えられていない場合、Ｐ型ＭＯＳトランジスタＴ２１に流れる電流Ｉ２１の量のみを調整しても、リングオシレータＯ２から流れ出るリーク電流Ｉ２３の量が調整できない。そのため、リングオシレータＯ２から出力される出力パルス信号ＯＰ２を所望のパルス列とするための調整の精度は、Ｎ型ＭＯＳトランジスタＴ２３を備えた方が備えない場合に比べて高い。
【0041】
また、シナプス素子回路２の構成から入力端子ＩＮ２２及びＮ型ＭＯＳトランジスタＴ２２は省略されてもよい。
【0042】
［重み調整回路４の構成］
図３は、本実施形態に係る重み調整回路４の構成の一例を示す図である。
重み調整回路４は、入力端子ＩＮ４と、インバータＤ４１と、遅延ラインＤ４２と、マルチプレクサＭ４と、ゲートＡ４と、出力端子ＯＵＴ４とを備える。
図３は、本実施形態に係る重み調整回路４の構成の一例を示す図である。
重み調整回路４は、入力端子ＩＮ４と、インバータＤ４１と、遅延ラインＤ４２と、マルチプレクサＭ４と、ゲートＡ４と、出力端子ＯＵＴ４とを備える。
【0043】
入力端子ＩＮ４には、入力パルス信号ＩＰ４が入力される。入力パルス信号ＩＰ４は、図１に示すパルス信号ＭＰ２（換言すれば、図２に示す出力パルス信号ＯＰ２）に相当する。つまり、入力端子ＩＮ４には、第１ブロック回路から出力される出力パルス信号ＯＰ２が入力される。
【0044】
入力端子ＩＮ４に入力された入力パルス信号ＩＰ４は、接続点Ｊ４１においてパルス信号ＩＰ４１と、パルス信号ＩＰ４２とに分岐される。パルス信号ＩＰ４１は、インバータＤ４１に入力される。パルス信号ＩＰ４２は、ゲートＡ４に入力される。
【0045】
インバータＤ４１は、パルス信号ＩＰ４１をその極性を反転させて、遅延ラインＤ４２へと出力する。
遅延ラインＤ４２は、直列に接続された複数の遅延素子から構成される。マルチプレクサＭ４は、遅延ラインＤ４２を構成する複数の遅延素子のなかからいずれか１つを選択して、パルス信号ＩＰ４３として出力する。いずれの遅延素子から信号が取り出されるかに応じて、パルス信号ＩＰ４３は、パルス信号ＩＰ４２に比べて遅延する。遅延ラインＤ４２において直列に接続された複数の遅延素子のうち、信号が取り出される遅延素子がインバータＤ４１の側から遠いほど、取り出されるパルス信号ＩＰ４３は、パルス信号ＩＰ４２に比べて遅延する。
遅延ラインＤ４２は、直列に接続された複数の遅延素子から構成される。マルチプレクサＭ４は、遅延ラインＤ４２を構成する複数の遅延素子のなかからいずれか１つを選択して、パルス信号ＩＰ４３として出力する。いずれの遅延素子から信号が取り出されるかに応じて、パルス信号ＩＰ４３は、パルス信号ＩＰ４２に比べて遅延する。遅延ラインＤ４２において直列に接続された複数の遅延素子のうち、信号が取り出される遅延素子がインバータＤ４１の側から遠いほど、取り出されるパルス信号ＩＰ４３は、パルス信号ＩＰ４２に比べて遅延する。
【0046】
ゲートＡ４には、パルス信号ＩＰ４２と、当該パルス信号ＩＰ４２に遅延してパルス信号ＩＰ４３とが入力される。ゲートＡ４は、入力されたパルス信号ＩＰ４２と、パルス信号ＩＰ４３との論理積に相当する信号を出力する。ゲートＡ４から出力される信号は、出力端子ＯＵＴ４から出力パルス信号ＯＰ４として出力される。
【0047】
出力パルス信号ＯＰ４のパルス幅は、遅延ラインＤ４２においていずれの遅延素子から信号が取り出されるかに応じて、入力パルス信号ＩＰ４に比べて狭い。図３に、パルス信号ＩＰ４３の波形、パルス信号ＩＰ４２の波形、及び出力パルス信号ＯＰ４の波形をそれぞれ示す。
【0048】
パルス信号ＩＰ４２は、入力パルス信号ＩＰ４が接続点Ｊ４１において分岐されただけであるため、パルス信号ＩＰ４２の波形は、入力パルス信号ＩＰ４の波形と同じである。一方、パルス信号ＩＰ４３は、パルス信号ＩＰ４２に対して遅延している。パルス信号ＩＰ４２の波形と、当該パルス信号ＩＰ４２に対して遅延しているパルス信号ＩＰ４３の波形とを合成することによって、入力パルス信号ＩＰ４に比べて狭いパルス幅をもつ出力パルス信号ＯＰ４が得られている。
【0049】
したがって、重み調整回路４では、遅延ラインＤ４２においていずれの遅延素子から信号が取り出されるかに応じて、出力パルス信号ＯＰ４のパルス幅が調整される。
インバータＤ４１、遅延ラインＤ４２、及びマルチプレクサＭ４は、デューティ比調整器の一例である。デューティ比調整器は、出力パルス信号ＯＰ４のデューティ比を調整する。出力端子ＯＵＴ４は、第２出力端子の一例である。第２出力端子は、デューティ比調整器によって調整された出力パルス信号ＯＰ４を出力する。
インバータＤ４１、遅延ラインＤ４２、及びマルチプレクサＭ４は、デューティ比調整器の一例である。デューティ比調整器は、出力パルス信号ＯＰ４のデューティ比を調整する。出力端子ＯＵＴ４は、第２出力端子の一例である。第２出力端子は、デューティ比調整器によって調整された出力パルス信号ＯＰ４を出力する。
【0050】
なお、重み調整回路４の構成は、パルスのデューティ比さえ調整できれば、図３に示した構成に限られない。重み調整回路４の構成は、例えば負荷容量を可変にしてパルス幅を調整する構成など、他の構成とされてもよい。
【0051】
［ＬＩＦニューロン回路３の構成］
図４は、本実施形態に係るＬＩＦニューロン回路３の構成の一例を示す図である。ＬＩＦニューロン回路３は、入力端子ＩＮ３１と、Ｐ型ＭＯＳトランジスタＴ３１と、入力端子ＩＮ３２と、Ｎ型ＭＯＳトランジスタＴ３２と、電源端子Ｐ３１と、キャパシタＣ３と、電源端子Ｐ３２と、Ｐ型ＭＯＳトランジスタＴ３３と、Ｐ型ＭＯＳトランジスタＴ３４と、Ｎ型ＭＯＳトランジスタＴ３５と、インバータＤ３１と、インバータＤ３２と、インバータＤ３３と、インバータＤ３４と、出力端子ＯＵＴ３とを備える。
図４は、本実施形態に係るＬＩＦニューロン回路３の構成の一例を示す図である。ＬＩＦニューロン回路３は、入力端子ＩＮ３１と、Ｐ型ＭＯＳトランジスタＴ３１と、入力端子ＩＮ３２と、Ｎ型ＭＯＳトランジスタＴ３２と、電源端子Ｐ３１と、キャパシタＣ３と、電源端子Ｐ３２と、Ｐ型ＭＯＳトランジスタＴ３３と、Ｐ型ＭＯＳトランジスタＴ３４と、Ｎ型ＭＯＳトランジスタＴ３５と、インバータＤ３１と、インバータＤ３２と、インバータＤ３３と、インバータＤ３４と、出力端子ＯＵＴ３とを備える。
【0052】
なお、Ｐ型ＭＯＳトランジスタＴ３１、Ｎ型ＭＯＳトランジスタＴ３２、Ｐ型ＭＯＳトランジスタＴ３３、Ｐ型ＭＯＳトランジスタＴ３４、及びＮ型ＭＯＳトランジスタＴ３５は、信号が入力されていない状態においてオフ状態である。また、Ｐ型ＭＯＳトランジスタＴ３１、Ｎ型ＭＯＳトランジスタＴ３２、Ｐ型ＭＯＳトランジスタＴ３３、Ｐ型ＭＯＳトランジスタＴ３４、及びＮ型ＭＯＳトランジスタＴ３５それぞれの寄生容量は、一例として、１０ｆＦ（フェムトファラド）である。
【0053】
Ｐ型ＭＯＳトランジスタＴ３３は、そのソースが電源端子Ｐ３２に接続され、そのゲートが接続点Ｊ３５に接続され、そのドレインがＰ型ＭＯＳトランジスタＴ３４のソースに接続される。
Ｐ型ＭＯＳトランジスタＴ３４は、そのソースがＰ型ＭＯＳトランジスタＴ３３のドレインに接続され、そのゲートが接続点Ｊ３４に接続され、そのドレインが接続点Ｊ３３に接続される。
Ｐ型ＭＯＳトランジスタＴ３４は、そのソースがＰ型ＭＯＳトランジスタＴ３３のドレインに接続され、そのゲートが接続点Ｊ３４に接続され、そのドレインが接続点Ｊ３３に接続される。
【0054】
上述したように、Ｐ型ＭＯＳトランジスタＴ３３、及びＰ型ＭＯＳトランジスタＴ３４はオフ状態である。Ｐ型ＭＯＳトランジスタＴ３３、及びＰ型ＭＯＳトランジスタＴ３４は、オフ状態であっても、リーク電流Ｉ３１が流れる。リーク電流Ｉ３１は、オフ状態であっても常に流れている。
【0055】
キャパシタＣ３は、接続点Ｊ３２を介して接続点Ｊ３３と接続されている。Ｐ型ＭＯＳトランジスタＴ３３、及びＰ型ＭＯＳトランジスタＴ３４にリーク電流Ｉ３１が流れると、キャパシタＣ３には電荷が溜まる。したがって、ＬＩＦニューロン回路３では、Ｐ型ＭＯＳトランジスタＴ３３、及びＰ型ＭＯＳトランジスタＴ３４を流れるリーク電流Ｉ３１によって、キャパシタＣ３が充電される。つまり、キャパシタＣ３は、ＭＯＳトランジスタであるＰ型ＭＯＳトランジスタＴ３３、及びＰ型ＭＯＳトランジスタＴ３４のリーク電流Ｉ３１によって充電される。キャパシタＣ３は、充電部に含まれる。
【0056】
キャパシタＣ３に電荷が溜まり、キャパシタＣ３の電圧が上昇することに応じて接続点Ｊ３２の電圧Ｖ３が上昇する。つまり、キャパシタＣ３の電圧がＣＭＯＳインバータ（Ｐ型ＭＯＳトランジスタＴ３３、及びＮ型ＭＯＳトランジスタＴ３５）に入力される。接続点Ｊ３２の電圧がインバータＤ３１の閾値を超えると、インバータＤ３１から、接続点Ｊ３２の電圧Ｖ３に応じた信号がその極性が反転されて出力される。
【0057】
インバータＤ３２、インバータＤ３３、及びインバータＤ３４は、この順に直列に備えられる。インバータＤ３２は、接続点Ｊ３４に接続され、インバータＤ３４は、接続点Ｊ３５に接続される。インバータＤ３１から出力される信号は、インバータＤ３２、インバータＤ３３、及びインバータＤ３４の３つインバータによって反転されてインバータＤ３４から出力される。
インバータＤ３４から出力されるパルス信号は、接続点Ｊ３５に出力端子ＯＵＴ３から出力パルス信号ＯＰ３として出力される。出力パルス信号ＯＰ３は、図１に示す出力パルス信号ＯＰ１に相当する。
インバータＤ３４から出力されるパルス信号は、接続点Ｊ３５に出力端子ＯＵＴ３から出力パルス信号ＯＰ３として出力される。出力パルス信号ＯＰ３は、図１に示す出力パルス信号ＯＰ１に相当する。
【0058】
Ｎ型ＭＯＳトランジスタＴ３５は、そのソースが接続点Ｊ３３に接続され、そのゲートが接続点Ｊ３５に接続され、そのドレインが接地される。インバータＤ３４から出力される出力パルス信号ＯＰ３が短時間だけハイとなると、Ｎ型ＭＯＳトランジスタＴ３５は当該短時間だけオンとなる。Ｎ型ＭＯＳトランジスタＴ３５がオンとなると、キャパシタＣ３に溜まっている電荷が流れ出ることによって、Ｎ型ＭＯＳトランジスタＴ３５にはソースからドレインの向きに電流Ｉ３２が流れる。Ｎ型ＭＯＳトランジスタＴ３５に電流Ｉ３２が流れることによって、キャパシタＣ３の電圧はリセットされる。
【0059】
ここで接続点Ｊ３１、接続点Ｊ３２、及び接続点Ｊ３３をまとめてノードという。したがって、電圧Ｖ３はノードの電圧である。
図４に示すノードの電圧Ｖ３の値は、Ｐ型ＭＯＳトランジスタＴ３３及びＰ型ＭＯＳトランジスタＴ３４のリーク電流Ｉ３１により電荷が溜まることによって上昇する。リーク電流Ｉ３１による電圧Ｖ３の値の上昇の仕方は、当該値を時間の関数として表した場合に上に凸な緩やかな増加関数となる。
図４に示すノードの電圧Ｖ３の値は、Ｐ型ＭＯＳトランジスタＴ３３及びＰ型ＭＯＳトランジスタＴ３４のリーク電流Ｉ３１により電荷が溜まることによって上昇する。リーク電流Ｉ３１による電圧Ｖ３の値の上昇の仕方は、当該値を時間の関数として表した場合に上に凸な緩やかな増加関数となる。
【0060】
ノードの電圧Ｖ３がインバータＤ３１の閾値を超えてインバータＤ３１から反転された信号が出力されると、電圧Ｖ３は急激に上昇する。インバータＤ３１から出力される信号が、インバータＤ３２、インバータＤ３３、及びインバータＤ３４の３つのインバータによって反転されながら要する時間だけ遅れて、Ｎ型ＭＯＳトランジスタＴ３５がオンとなる。Ｎ型ＭＯＳトランジスタＴ３５がオンとなると、キャパシタＣ３はリセットされて、電圧Ｖ３の値は急激に減少する。
【0061】
上述したノードの電圧Ｖ３がインバータＤ３１の閾値を超えることによる電圧Ｖ３の急激な上昇と、キャパシタＣ３がリセットされることによる電圧Ｖ３の急激な減少によって、電圧Ｖ３の時間変化にはピークが形成される。出力パルス信号ＯＰ３がハイとなる時期は、ノードの電圧Ｖ３の時間変化の当該ピークに対応する。
【0062】
ここで上述したように、Ｐ型ＭＯＳトランジスタＴ３３とＮ型ＭＯＳトランジスタＴ３５とは、電源端子と接地端子との間に直列接続されている。Ｐ型ＭＯＳトランジスタＴ３３とＮ型ＭＯＳトランジスタＴ３５とは、ＣＭＯＳインバータとして備えられる。
インバータＤ３１は、ＣＭＯＳインバータからの出力を反転させた反転信号を生成する。インバータＤ３１は、反転器の一例である。
インバータＤ３１は、ＣＭＯＳインバータからの出力を反転させた反転信号を生成する。インバータＤ３１は、反転器の一例である。
【0063】
Ｐ型ＭＯＳトランジスタＴ３４は、Ｐ型ＭＯＳトランジスタＴ３３とＮ型ＭＯＳトランジスタＴ３５との間に配置されインバータＤ３１が生成する反転信号に応じて開閉する。Ｐ型ＭＯＳトランジスタＴ３４は、スイッチング素子の一例である。
【0064】
インバータＤ３２、インバータＤ３３、及びインバータＤ３４は、ＣＭＯＳインバータ（Ｐ型ＭＯＳトランジスタＴ３３、及びＮ型ＭＯＳトランジスタＴ３５）からの出力を遅延させて再び当該ＣＭＯＳインバータに入力する。インバータＤ３２、インバータＤ３３、及びインバータＤ３４は、遅延回路の一例である。
【0065】
インバータＤ３１、Ｐ型ＭＯＳトランジスタＴ３４、インバータＤ３２、インバータＤ３３、及びインバータＤ３４は、パルス信号生成部に含まれる。パルス信号生成部は、反転器（インバータＤ３１）と、スイッチング素子（Ｐ型ＭＯＳトランジスタＴ３４）と、遅延回路（インバータＤ３２、インバータＤ３３、及びインバータＤ３４）とを含む。パルス信号生成部は、充電部の充電量が閾値を超えると、パルス信号を生成し、かつ当該充電部の充電量をリセットする。
【0066】
また、出力端子ＯＵＴ３は、第３出力端子の一例である。第３出力端子は、パルス信号生成部が生成した出力パルス信号ＯＰ３を出力する。出力パルス信号ＯＰ３は、図１に示した出力パルス信号ＯＰ１に相当し、後段のニューロンへと出力される。
【0067】
Ｐ型ＭＯＳトランジスタＴ３１、及びＮ型ＭＯＳトランジスタＴ３２は、出力パルス信号ＯＰ３のパルス間隔を調整する。以下、Ｐ型ＭＯＳトランジスタＴ３１、及びＮ型ＭＯＳトランジスタＴ３２による出力パルス信号ＯＰ３のパルス間隔の調整について説明する。
【0068】
入力端子ＩＮ３１には、入力パルス信号ＩＰ３１が入力される。図４に示すように入力パルス信号ＩＰ３１は、所定の周期において短時間だけローになる矩形波である。入力端子ＩＮ３１は、第２ブロック回路（重み調整回路４）から出力される出力パルス信号ＯＰ４（換言すれば、図１に示すパルス信号ＭＰ３）が入力される第３入力端子の一例である。
Ｐ型ＭＯＳトランジスタＴ３１は、そのソースが電源端子Ｐ３１に接続され、そのゲートが入力端子ＩＮ３１に接続され、そのドレインが接続点Ｊ３１に接続される。
Ｐ型ＭＯＳトランジスタＴ３１は、そのソースが電源端子Ｐ３１に接続され、そのゲートが入力端子ＩＮ３１に接続され、そのドレインが接続点Ｊ３１に接続される。
【0069】
Ｐ型ＭＯＳトランジスタＴ３１は、そのゲートに入力される入力パルス信号ＩＰ３１が短時間だけローになると、当該短時間だけオンとなる。Ｐ型ＭＯＳトランジスタＴ３１がオンとなると、Ｐ型ＭＯＳトランジスタＴ３１には、ソースからドレインの向きに電流Ｉ３３が流れる。Ｐ型ＭＯＳトランジスタＴ３１に電流Ｉ３３が流れることによって、キャパシタＣ３に電荷が溜まる。上述したように、キャパシタＣ３には、Ｐ型ＭＯＳトランジスタＴ３３及びＰ型ＭＯＳトランジスタＴ３４を流れるリーク電流Ｉ３１によっても電荷が溜まる。したがって、Ｐ型ＭＯＳトランジスタＴ３１がオンとなることによって、キャパシタＣ３には、Ｐ型ＭＯＳトランジスタＴ３１がオフとなっている場合に比べてより多くの電荷が溜まる。
【0070】
入力端子ＩＮ３２には、入力パルス信号ＩＰ３２が入力される。図４に示すように入力パルス信号ＩＰ３２は、所定の周期において短時間だけハイになる矩形波である。入力端子ＩＮ３２は、第２ブロック回路（重み調整回路４）から出力される出力パルス信号ＯＰ１が入力される第３入力端子の一例である。
Ｎ型ＭＯＳトランジスタＴ３２は、そのソースが接続点Ｊ３１に接続され、そのゲートが入力端子ＩＮ３２に接続され、そのドレインが接地される。
Ｎ型ＭＯＳトランジスタＴ３２は、そのソースが接続点Ｊ３１に接続され、そのゲートが入力端子ＩＮ３２に接続され、そのドレインが接地される。
【0071】
Ｎ型ＭＯＳトランジスタＴ３２は、そのゲートに入力される入力パルス信号ＩＰ３２が短時間だけハイになると、当該短時間だけオンとなる。Ｎ型ＭＯＳトランジスタＴ３２がオンとなると、Ｎ型ＭＯＳトランジスタＴ３２には、ソースからドレインの向きに電流Ｉ３４が流れる。Ｎ型ＭＯＳトランジスタＴ３２に電流Ｉ３４が流れることによって、キャパシタＣ３から電荷が流出する。したがって、Ｎ型ＭＯＳトランジスタＴ３２がオンとなることによって、キャパシタＣ３には、Ｎ型ＭＯＳトランジスタＴ３２がオフとなっている場合に比べてより少ない電荷が溜まる。
【0072】
上述したように、Ｎ型ＭＯＳトランジスタＴ３２は、抑制性の入力を示す入力パルス信号ＩＰ３２に応じて開閉することによって閉状態において入力パルス信号ＩＰ３２の電荷をディスチャージさせる。Ｎ型ＭＯＳトランジスタＴ３２は、第２ローサイドスイッチング素子の一例である。入力パルス信号ＩＰ３２は、第２入力パルス信号の一例である。
【0073】
また、Ｐ型ＭＯＳトランジスタＴ３１は、興奮性の入力を示す入力パルス信号ＩＰ３１に応じて開閉することによって、入力パルス信号ＩＰ３１を示すパルス電圧を生成する。Ｐ型ＭＯＳトランジスタＴ３１は、第２ハイサイドスイッチング素子の一例である。入力パルス信号ＩＰ３１は、第１入力パルス信号の一例である。
【0074】
上述したように、Ｐ型ＭＯＳトランジスタＴ３１またはＮ型ＭＯＳトランジスタＴ３２へのパルス信号の入力によって、キャパシタＣ３に溜まる電荷は増減する。キャパシタＣ３に溜まる電荷が増減すると、ノードの電圧Ｖ３は変化する。また、出力端子ＯＵＴ３から出力される出力パルス信号ＯＰ３は、電圧Ｖ３がインバータＤ３１の閾値を超えるとハイとなる。Ｐ型ＭＯＳトランジスタＴ３１またはＮ型ＭＯＳトランジスタＴ３２へのパルス信号の入力によりノードの電圧Ｖ３を変化させることによって、電圧Ｖ３がインバータＤ３１の閾値を超える時期を調整することができる。出力パルス信号ＯＰ３のパルス間隔は、電圧Ｖ３がインバータＤ３１の閾値を超える時期に応じて決まっている。
【0075】
したがって、ＬＩＦニューロン回路３では、入力される入力パルス信号ＩＰ３１または入力パルス信号ＩＰ３２によって、出力される出力パルス信号ＯＰ３のパルス間隔を調整できる。換言すれば、ＬＩＦニューロン回路３では、入力される入力パルス信号ＩＰ３１または入力パルス信号ＩＰ３２によって、出力される出力パルス信号ＯＰ３の出力頻度を増減させることができる。入力パルス信号ＩＰ３１は、興奮性パルスに相当する。入力パルス信号ＩＰ３２は、抑制性パルスに相当する。
【0076】
上述したようにキャパシタＣ３は、入力パルス信号（入力パルス信号ＩＰ３１または入力パルス信号ＩＰ３２）を示すパルス電圧によってチャージされる。キャパシタＣ３は、第３入力端子（入力端子ＩＮ３１または入力端子ＩＮ３２）に入力される出力パルス信号ＯＰ４（つまり、入力パルス信号ＩＰ３１または入力パルス信号ＩＰ３２）を示すパルス電圧によってチャージされる第２キャパシタの一例である。
【0077】
ここで、入力パルス信号ＩＰ３１、または入力パルス信号ＩＰ３２は、ＬＩＦニューロン回路３の前段に備えられる重み調整回路４から出力される出力パルス信号ＯＰ４である。例えば、ＬＩＦニューロン回路３の前段に２つの重み調整回路４が備えられ、一方の重み調整回路４から入力パルス信号ＩＰ３１が入力され、他方の重み調整回路４から入力パルス信号ＩＰ３２が入力される。なお、それらの重み調整回路４の前段にはそれぞれシナプス素子回路２が備えられる。
【0078】
したがって、パルス信号生成部が出力パルス信号ＯＰ３を生成する頻度は、第３入力端子（入力端子ＩＮ３１、または入力端子ＩＮ３２）に重み調整回路４から出力される出力パルス信号ＯＰ４が入力される頻度に応じて増減する。
【0079】
なお、ＬＩＦニューロン回路３の構成から、Ｐ型ＭＯＳトランジスタＴ３１、またはＮ型ＭＯＳトランジスタＴ３２のいずれか一方は省略されてもよい。例えば、ＬＩＦニューロン回路３によってパルス間隔を短くするだけであれば、Ｐ型ＭＯＳトランジスタＴ３１が備えられれば十分である。一方、ＬＩＦニューロン回路３によってパルス間隔を長くするだけであれば、Ｎ型ＭＯＳトランジスタＴ３２が備えられれば十分である。
【0080】
なお、出力パルス信号ＯＰ３のパルス間隔は、ＬＩＦニューロン回路３に備えられるトランジスタ（Ｐ型ＭＯＳトランジスタＴ３１、Ｎ型ＭＯＳトランジスタＴ３２、Ｐ型ＭＯＳトランジスタＴ３３、Ｐ型ＭＯＳトランジスタＴ３４、及びＮ型ＭＯＳトランジスタＴ３５）の大きさ（サイズ）にも依存している。したがって、ＬＩＦニューロン回路３に備えられるトランジスタの大きさを調整することによって、ＬＩＦニューロン回路３から出力される出力パルス信号ＯＰ３のパルス間隔は調整できる。ただし、トランジスタの大きさはＬＩＦニューロン回路３を組み立てた時点において決まるため、トランジスタの大きさによるパルス間隔の調整は、ＬＩＦニューロン回路３を組み立てる時期においてなされる調整である。
【0081】
なお、リーク電流Ｉ３１の大きさは、Ｐ型ＭＯＳトランジスタＴ３１を流れる電流Ｉ３３の大きさ、またはＮ型ＭＯＳトランジスタＴ３２を流れる電流Ｉ３４の大きさに比べて非常に小さい。
また、Ｐ型ＭＯＳトランジスタＴ３１、及びＮ型ＭＯＳトランジスタＴ３２にも、オフ状態であってもリーク電流が流れる。キャパシタＣ３に溜まる電荷は、Ｐ型ＭＯＳトランジスタＴ３１、及びＮ型ＭＯＳトランジスタＴ３２それぞれに流れるリーク電流によっても増減する。Ｐ型ＭＯＳトランジスタＴ３１に流れるリーク電流によって、キャパシタＣ３には電荷が溜まる。Ｎ型ＭＯＳトランジスタＴ３２に流れるリーク電流によって、キャパシタＣ３からは電荷が流出する。
また、Ｐ型ＭＯＳトランジスタＴ３１、及びＮ型ＭＯＳトランジスタＴ３２にも、オフ状態であってもリーク電流が流れる。キャパシタＣ３に溜まる電荷は、Ｐ型ＭＯＳトランジスタＴ３１、及びＮ型ＭＯＳトランジスタＴ３２それぞれに流れるリーク電流によっても増減する。Ｐ型ＭＯＳトランジスタＴ３１に流れるリーク電流によって、キャパシタＣ３には電荷が溜まる。Ｎ型ＭＯＳトランジスタＴ３２に流れるリーク電流によって、キャパシタＣ３からは電荷が流出する。
【0082】
モジュール回路１では、ＬＩＦニューロン回路３を備えることによって、入力パルス信号（図１に示す入力パルス信号ＩＰ１）のパルス間隔と、出力パルス信号（図１に示す出力パルス信号ＯＰ１）のパルス間隔との関係は非線形な関係となる。
【0083】
なお、モジュール回路１の構成からＬＩＦニューロン回路３が省略されてもよい。その場合、第２入力端子である入力端子ＩＮ４には、シナプス素子回路２から出力される出力パルス信号ＯＰ２が直接入力される。
【0084】
また、上述したように、シナプス素子回路２の構成からローサイドスイッチング素子の構成は省略されてもよい。本実施形態では、シナプス素子回路２がローサイドスイッチング素子を備えることによって、シナプス素子回路２には、抑制性の入力を示す入力パルス信号ＩＰ２２を入力することができる。そのため、ローサイドスイッチング素子の構成を備えるシナプス素子回路２では、モジュール回路１の構成からＬＩＦニューロン回路３が省略される場合であっても、シナプス素子回路２に入力されるパルスの頻度と幅が大きいほど、出力されるパルスの頻度が小さくなるようにすることができる。
【0085】
これによって、モジュール回路１の構成からＬＩＦニューロン回路３が省略される場合であっても、後述するようにモジュール回路１をニューラルネットワークに適用する場合に、ニューラルネットワークとしての動作を安定させることができる。なお、本実施形態では、ニューラルネットワークとしての動作を安定させる機能は、ＬＩＦニューロン回路３によって担われている。
【0086】
［レザバー回路及びスパイキングニューラルネットワークへの適用］
次に図５から図１１を参照し、ＬＩＦ素子であるモジュール回路１をレザバー回路及びスパイキングＮＮ（Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）への適用例について説明する。
図５は、本実施形態に係るレザバー回路Ｎ１の構成の一例を示す図である。レザバー回路Ｎ１は、一例として、入力層と、中間層と、出力層との３層からなる。入力層には、ＬＩＦ素子Ｍ１１と、ＬＩＦ素子Ｍ１２と、ＬＩＦ素子Ｍ１３と、ＬＩＦ素子Ｍ１４とが備えられる。中間層には、ＬＩＦ素子Ｍ２１と、ＬＩＦ素子Ｍ２２と、ＬＩＦ素子Ｍ２３とが備えられる。出力層には、ＬＩＦ素子Ｍ３１と、ＬＩＦ素子Ｍ３２と、ＬＩＦ素子Ｍ３３と、ＬＩＦ素子Ｍ３４とが備えられる。これらのＬＩＦ素子（ＬＩＦ素子Ｍ１１、ＬＩＦ素子Ｍ１２、・・・、ＬＩＦ素子Ｍ３４）はそれぞれが、図１に示したモジュール回路１と同様の構成を有する。つまり、レザバー回路Ｎ１は、モジュール回路１を複数備えるレザバー回路である。
次に図５から図１１を参照し、ＬＩＦ素子であるモジュール回路１をレザバー回路及びスパイキングＮＮ（Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）への適用例について説明する。
図５は、本実施形態に係るレザバー回路Ｎ１の構成の一例を示す図である。レザバー回路Ｎ１は、一例として、入力層と、中間層と、出力層との３層からなる。入力層には、ＬＩＦ素子Ｍ１１と、ＬＩＦ素子Ｍ１２と、ＬＩＦ素子Ｍ１３と、ＬＩＦ素子Ｍ１４とが備えられる。中間層には、ＬＩＦ素子Ｍ２１と、ＬＩＦ素子Ｍ２２と、ＬＩＦ素子Ｍ２３とが備えられる。出力層には、ＬＩＦ素子Ｍ３１と、ＬＩＦ素子Ｍ３２と、ＬＩＦ素子Ｍ３３と、ＬＩＦ素子Ｍ３４とが備えられる。これらのＬＩＦ素子（ＬＩＦ素子Ｍ１１、ＬＩＦ素子Ｍ１２、・・・、ＬＩＦ素子Ｍ３４）はそれぞれが、図１に示したモジュール回路１と同様の構成を有する。つまり、レザバー回路Ｎ１は、モジュール回路１を複数備えるレザバー回路である。
【0087】
ここで、例えば、入力層に備えられるＬＩＦ素子Ｍ１１、及びＬＩＦ素子Ｍ１２と、中間層に備えられるＬＩＦ素子Ｍ２１とに着目する。ＬＩＦ素子Ｍ１１に備えられる出力端子ＯＵＴ３（図４）と、ＬＩＦ素子Ｍ２１に備えられる入力端子ＩＮ２１または入力端子ＩＮ２２（図２）とが接続される。ＬＩＦ素子Ｍ１２に備えられる出力端子ＯＵＴ３（図４）と、ＬＩＦ素子Ｍ２１に備えられる入力端子ＩＮ２１または入力端子ＩＮ２２（図２）とが接続される。これらによって、ＬＩＦ素子Ｍ１１及びＬＩＦ素子Ｍ１２からそれぞれ出力される出力パルス信号ＯＰ３は、ＬＩＦ素子Ｍ２１に入力パルス信号ＩＰ２１または入力パルス信号ＩＰ２２として入力される。
したがって、１以上のモジュール回路１それぞれに備えられる出力端子ＯＵＴ３と１つのモジュール回路１に備えられる入力端子ＩＮ２１または入力端子ＩＮ２２とが接続される。
したがって、１以上のモジュール回路１それぞれに備えられる出力端子ＯＵＴ３と１つのモジュール回路１に備えられる入力端子ＩＮ２１または入力端子ＩＮ２２とが接続される。
【0088】
一方、例えば、入力層に備えられるＬＩＦ素子Ｍ１２と、中間層に備えられるＬＩＦ素子Ｍ２１、及びＬＩＦ素子Ｍ２２とに着目する。ＬＩＦ素子Ｍ１２に備えられる出力端子ＯＵＴ３（図４）と、ＬＩＦ素子Ｍ２１に備えられる入力端子ＩＮ２１または入力端子ＩＮ２２（図２）とが接続される。ＬＩＦ素子Ｍ１２に備えられる出力端子ＯＵＴ３（図４）と、ＬＩＦ素子Ｍ２２に備えられる入力端子ＩＮ２１または入力端子ＩＮ２２（図２）とが接続される。これらによって、ＬＩＦ素子Ｍ１２から出力される出力パルス信号ＯＰ３は、ＬＩＦ素子Ｍ２１、及びＬＩＦ素子Ｍ２２それぞれに入力パルス信号ＩＰ２１または入力パルス信号ＩＰ２２として入力される。
したがって、１つのモジュール回路１に備えられる出力端子ＯＵＴ３と１以上のモジュール回路１それぞれに備えられる入力端子ＩＮ２１または入力端子ＩＮ２２とが接続される。
したがって、１つのモジュール回路１に備えられる出力端子ＯＵＴ３と１以上のモジュール回路１それぞれに備えられる入力端子ＩＮ２１または入力端子ＩＮ２２とが接続される。
【0089】
次に、１つのシナプス素子回路２と、１つの重み調整回路４と、１つのＬＩＦニューロン回路３とがこの順に接続された場合について、動作確認を実施した結果を説明する。図６は、本実施形態に係る１つのシナプス素子回路と、１つの重み調整回路と、１つのＬＩＦニューロン回路とが接続された場合の動作確認結果の一例を示す図である。図６に示す複数のグラフは、重み設定、興奮性パルス、ニューロン内積分端子、ニューロン出力パルス、シナプス内積分出力、積分結果読み出し、及びシナプス出力信号の各値の時間変化を示す。図６に示す動作確認結果では、ＬＩＦニューロン回路３には、興奮性パルスのみが入力され抑制性パルスは入力されていない。
【0090】
重み設定は、重み調整回路４のデューティ比設定用データを示す。換言すれば、重み調整回路４に備えられるマルチプレクサＭ４（図３）に対して、遅延ラインＤ４２を構成する複数の遅延素子のいずれからパルス信号を取り出す遅延素子として選択するか指示する信号の値を示す。
興奮性パルスは、重み調整回路４に備えられる入力端子ＩＮ４に入力される入力パルス信号ＩＰ４の値を示す。興奮性パルスは、一定の周期、振幅、デューティ比で発生させたパルス信号である。
興奮性パルスは、重み調整回路４に備えられる入力端子ＩＮ４に入力される入力パルス信号ＩＰ４の値を示す。興奮性パルスは、一定の周期、振幅、デューティ比で発生させたパルス信号である。
【0091】
ニューロン内積分端子は、ＬＩＦニューロン回路３に備えられるノード（接続点Ｊ３１、接続点Ｊ３２、及び接続点Ｊ３３）の電圧Ｖ３の値を示す。ノードの電圧Ｖ３の値は、上述したようにキャパシタＣ３の電圧の値と等しい。
ニューロン出力パルスは、ＬＩＦニューロン回路３に備えられる出力端子ＯＵＴ３から出力される出力パルス信号ＯＰ３の値を示す。
ニューロン出力パルスは、ＬＩＦニューロン回路３に備えられる出力端子ＯＵＴ３から出力される出力パルス信号ＯＰ３の値を示す。
【0092】
シナプス内積分出力は、シナプス素子回路２に備えられるノード（接続点Ｊ２１、接続点Ｊ２２、及び接続点Ｊ２３）の電圧Ｖ２の値を示す。ノードの電圧Ｖ２の値は、上述したようにキャパシタＣ２の電圧の値と等しい。
積分結果読み出しは、シナプス素子回路２に備えられる出力端子ＯＵＴ２１から出力される信号の値を示す。
シナプス出力信号は、シナプス素子回路２に備えられる出力端子ＯＵＴ２２から出力される出力パルス信号ＯＰ２の値を示す。
積分結果読み出しは、シナプス素子回路２に備えられる出力端子ＯＵＴ２１から出力される信号の値を示す。
シナプス出力信号は、シナプス素子回路２に備えられる出力端子ＯＵＴ２２から出力される出力パルス信号ＯＰ２の値を示す。
【0093】
シナプス内積分出力、または積分結果読み出しの時間変化から、シナプス素子回路２が、ＬＩＦ素子として機能していることがわかる。
【0094】
図６に示す動作確認結果によれば、ＬＩＦニューロン回路３における平均消費電力は、２．５ｎＷ（ナノワット）であった。シナプス素子回路２における平均消費電力は、３．０ｎＷであった。
【0095】
図７は、本実施形態に係る１つのシナプス素子回路と、１つの重み調整回路と、１つのＬＩＦニューロン回路とが接続された場合の動作確認結果の一例を示す図である。図７に示す複数のグラフは、興奮性パルス、抑制性パルス、シナプス内積分出力、積分結果読み出し、シナプス出力信号、ニューロン内積分端子、及びニューロン出力パルスの各値の時間変化を示す。図７に示す動作確認結果では、ＬＩＦニューロン回路３には、興奮性パルスと、抑制性パルスとが入力される。
【0096】
興奮性パルスは、重み調整回路４に備えられる入力端子ＩＮ４に入力される入力パルス信号ＩＰ３１の値を示す。興奮性パルスは、一定の周期、振幅、デューティ比で発生させたパルス信号である。
抑制性パルスは、重み調整回路４に備えられる入力端子ＩＮ３２に入力される入力パルス信号ＩＰ３２の値を示す。抑制性パルスは、一定の周期、振幅、デューティ比で発生させたパルス信号である。
他のシナプス内積分出力、積分結果読み出し、シナプス出力信号、ニューロン内積分端子、及びニューロン出力パルスの各値の意味については、図６と同様であるため説明を省略する。
抑制性パルスは、重み調整回路４に備えられる入力端子ＩＮ３２に入力される入力パルス信号ＩＰ３２の値を示す。抑制性パルスは、一定の周期、振幅、デューティ比で発生させたパルス信号である。
他のシナプス内積分出力、積分結果読み出し、シナプス出力信号、ニューロン内積分端子、及びニューロン出力パルスの各値の意味については、図６と同様であるため説明を省略する。
【0097】
シナプス内積分出力、積分結果読み出し、シナプス出力信号、ニューロン内積分端子、及びニューロン出力パルスの各値の時間変化は、図７に示す動作確認結果ではＬＩＦニューロン回路３に興奮性パルスと、抑制性パルスとが入力されているために図６に示した時間変化とは異なっている。
【0098】
抑制性パルスが入力されている期間においては、ニューロン出力パルスは常にローとなっている。また、興奮性パルスのパルス間隔が短い期間においては、ニューロン出力パルスのパルス間隔が短くなっている。つまり、上述したようにＬＩＦニューロン回路３では、興奮性パルスである入力パルス信号ＩＰ３１、または抑制性パルスである入力パルス信号ＩＰ３２によって出力パルス信号ＯＰ３の出力頻度を増減させることができる。
【0099】
次に、ＬＩＦ素子であるモジュール回路１によって構成されるスパイキングＮＮの動作確認結果について説明する。図８は、本実施形態に係るスパイキングＮＮの動作確認結果の一例を示す図である。当該スパイキングＮＮは、一例として、４つのモジュール回路１から構成される。図８に示す複数のグラフは、スパイク出力、積分出力、及びＶＣＯ（Ｖｏｌｔａｇｅ－ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）出力の各値の時間変化を示す。図８に示す複数のグラフは、４つのモジュール回路１それぞれについてのスパイク出力、積分出力、及びＶＣＯ出力の各値を示す。
【0100】
スパイク出力は、ＬＩＦニューロン回路３に備えられる出力端子ＯＵＴ３から出力される出力パルス信号ＯＰ３の値を示す。
積分出力は、シナプス素子回路２に備えられるノード（接続点Ｊ２１、接続点Ｊ２２、及び接続点Ｊ２３）の電圧Ｖ２の値を示す。４つのモジュール回路１それぞれについて、４つの積分出力は互いに異なっている。当該４つの積分出力を調整することによって、４つのモジュール回路１は、スパイキングＮＮとして動作させることができる。
ＶＣＯ出力は、シナプス素子回路２に備えられる出力端子ＯＵＴ２２から出力される出力パルス信号ＯＰ２の値を示す。
積分出力は、シナプス素子回路２に備えられるノード（接続点Ｊ２１、接続点Ｊ２２、及び接続点Ｊ２３）の電圧Ｖ２の値を示す。４つのモジュール回路１それぞれについて、４つの積分出力は互いに異なっている。当該４つの積分出力を調整することによって、４つのモジュール回路１は、スパイキングＮＮとして動作させることができる。
ＶＣＯ出力は、シナプス素子回路２に備えられる出力端子ＯＵＴ２２から出力される出力パルス信号ＯＰ２の値を示す。
【0101】
次に、上述したスパイキングＮＮによって学習を実施した結果について説明する。
図９は、本実施形態に係るシナプス出力信号の時間変化の一例を示す図である。当該シナプス出力信号は、シナプス素子回路２に備えられる出力端子ＯＵＴ２１から出力される出力パルス信号ＯＰ２の値を示す。
図９は、本実施形態に係るシナプス出力信号の時間変化の一例を示す図である。当該シナプス出力信号は、シナプス素子回路２に備えられる出力端子ＯＵＴ２１から出力される出力パルス信号ＯＰ２の値を示す。
【0102】
図９には、シナプス出力信号とともに、教師信号が示されている。教師信号は、シナプス出力信号の値が当該教師信号の値に近くなるようにする学習のための信号である。教師信号は、図９において「ＲＬＳ ｏｎ」として示される時期から「ｏｆｆ」として示される時期までの期間において入力される。
【0103】
シナプス出力信号のグラフは、教師信号が入力されている期間では、当該教師信号のグラフとほぼ重なっている。シナプス出力信号のグラフは、教師信号の入力が終了した後の期間（「ｏｆｆ」として示される時期より後の期間）において、教師信号が入力されている期間と同様の時間変化を示している。つまり、シナプス出力信号のグラフは、教師信号によって教師信号のグラフと同様の時間変化をするように変化している。つまり、モジュール回路１から構成されるスパイキングＮＮによって学習が実現可能であることがわかる。
【0104】
図１０は、本実施形態に係るニューロン電圧の時間変化の一例を示す図である。ニューロン電圧は、上述したニューロン内積分端子（図６、図７）と同様に、ＬＩＦニューロン回路３に備えられるノード（接続点Ｊ３１、接続点Ｊ３２、及び接続点Ｊ３３）の電圧Ｖ３の値を示す。
【0105】
図１１は、本実施形態に係るシナプス電流の時間変化の一例を示す図である。シナプス電流は、上述したシナプス内積分出力（図６、図７）と同様に、シナプス素子回路２に備えられるノード（接続点Ｊ２１、接続点Ｊ２２、及び接続点Ｊ２３）の電圧Ｖ２の値を示す。
【0106】
以上に説明したように、本実施形態に係るモジュール回路１は、第１ブロック回路（本実施形態において、シナプス素子回路２）と、第２ブロック回路（本実施形態において、重み調整回路４）と、を備える。
第１ブロック回路（本実施形態において、シナプス素子回路２）は、第１入力端子（本実施形態において、入力端子ＩＮ２１）と、保持部（本実施形態において、キャパシタＣ２）と、発振部（本実施形態において、リングオシレータＯ２）と、第１出力端子（本実施形態において、出力端子ＯＵＴ２２）と、を備える。
第１入力端子（本実施形態において、入力端子ＩＮ２１）は、入力パルス信号ＩＰ１が入力される。
保持部（本実施形態において、キャパシタＣ２）は、入力パルス信号ＩＰ１の間隔、及び入力パルス信号ＩＰ１の幅に応じて所定期間の入力パルス信号ＩＰ１の平均値を保持する。
発振部（本実施形態において、リングオシレータＯ２）は、当該平均値に応じた頻度において出力パルス信号ＯＰ２を生成する。
第１出力端子（本実施形態において、出力端子ＯＵＴ２２）は、出力パルス信号ＯＰ２を出力する。
第２ブロック回路（本実施形態において、重み調整回路４）は、第２入力端子（本実施形態において、入力端子ＩＮ４）と、デューティ比調整器（本実施形態において、インバータＤ４１、遅延ラインＤ４２、及びマルチプレクサＭ４）と、第２出力端子（本実施形態において、出力端子ＯＵＴ４）と、を備える。
第２入力端子（本実施形態において、入力端子ＩＮ４）は、第１ブロック回路（本実施形態において、シナプス素子回路２）から出力される出力パルス信号ＯＰ２が入力される。
デューティ比調整器（本実施形態において、インバータＤ４１、遅延ラインＤ４２、及びマルチプレクサＭ４）は、出力パルス信号ＯＰ２のデューティ比を調整する。
第２出力端子（本実施形態において、出力端子ＯＵＴ４）は、デューティ比調整器（本実施形態において、インバータＤ４１、遅延ラインＤ４２、及びマルチプレクサＭ４）によって調整された出力パルス信号（本実施形態において、出力パルス信号ＯＰ４）を出力する。
第１ブロック回路（本実施形態において、シナプス素子回路２）は、第１入力端子（本実施形態において、入力端子ＩＮ２１）と、保持部（本実施形態において、キャパシタＣ２）と、発振部（本実施形態において、リングオシレータＯ２）と、第１出力端子（本実施形態において、出力端子ＯＵＴ２２）と、を備える。
第１入力端子（本実施形態において、入力端子ＩＮ２１）は、入力パルス信号ＩＰ１が入力される。
保持部（本実施形態において、キャパシタＣ２）は、入力パルス信号ＩＰ１の間隔、及び入力パルス信号ＩＰ１の幅に応じて所定期間の入力パルス信号ＩＰ１の平均値を保持する。
発振部（本実施形態において、リングオシレータＯ２）は、当該平均値に応じた頻度において出力パルス信号ＯＰ２を生成する。
第１出力端子（本実施形態において、出力端子ＯＵＴ２２）は、出力パルス信号ＯＰ２を出力する。
第２ブロック回路（本実施形態において、重み調整回路４）は、第２入力端子（本実施形態において、入力端子ＩＮ４）と、デューティ比調整器（本実施形態において、インバータＤ４１、遅延ラインＤ４２、及びマルチプレクサＭ４）と、第２出力端子（本実施形態において、出力端子ＯＵＴ４）と、を備える。
第２入力端子（本実施形態において、入力端子ＩＮ４）は、第１ブロック回路（本実施形態において、シナプス素子回路２）から出力される出力パルス信号ＯＰ２が入力される。
デューティ比調整器（本実施形態において、インバータＤ４１、遅延ラインＤ４２、及びマルチプレクサＭ４）は、出力パルス信号ＯＰ２のデューティ比を調整する。
第２出力端子（本実施形態において、出力端子ＯＵＴ４）は、デューティ比調整器（本実施形態において、インバータＤ４１、遅延ラインＤ４２、及びマルチプレクサＭ４）によって調整された出力パルス信号（本実施形態において、出力パルス信号ＯＰ４）を出力する。
【0107】
この構成により、本実施形態に係るモジュール回路１では、入力パルス信号の間隔、及びパルス信号の幅といった時間領域の情報に応じた頻度において出力パルス信号を出力できるため、ＬＩＦ素子において低消費電力を実現できる。
【0108】
本実施形態に係るモジュール回路１は、ニューラルネットワーク等に用いられるニューロン素子の低消費電力な集積回路実装方式に関するものである。本実施形態に係るモジュール回路１では、電圧や電流を情報として使用せず、ローとハイとの２値のパルス信号の周期やパルス幅という、いわば時間領域の情報を用いることで低電力、低発熱、高度集積化を可能にする。本実施形態に係るモジュール回路１は、主にオフ状態のトランジスタに流れるリーク電流を利用し動作するため極低消費電力での動作が可能である。本実施形態に係るモジュール回路１は、低消費電力での動作が可能であるとともに、大きな容量を必要とせず、比較的小面積でミリ秒単位の時定数の実現が可能である。
【0109】
本実施形態に係るモジュール回路１は、従来のアナログ方式によるＬＩＦ素子とは異なり、雑音等に敏感なアナログ量を精緻に制御することなく、０または１の２値の電圧を遷移する時間を調整する。そのため、低電圧のプロセス技術においても実現が容易であり、先端プロセスへの親和性が高く、集積度を高められるメリットがある。
【0110】
（実施例）
以下では、本発明の実施例について説明する。以下に説明する実施例でそれぞれ用いたモジュール回路は、図１２に示すような半導体チップとして作成された。拡大領域Ｒ２は、当該半導体チップのうち長方形の領域Ｒ１を拡大した領域である。拡大領域Ｒ２は、長辺の長さが７０μｍであり、短辺の長さが３０μｍである。ＬＩＦニューロン回路の半導体チップの面積は、１２７ｍｍ２である。シナプス素子回路の半導体チップの面積は、２３１ｍｍ２である。重み調整回路の半導体チップの面積は、５２５ｍｍ２である。
以下では、本発明の実施例について説明する。以下に説明する実施例でそれぞれ用いたモジュール回路は、図１２に示すような半導体チップとして作成された。拡大領域Ｒ２は、当該半導体チップのうち長方形の領域Ｒ１を拡大した領域である。拡大領域Ｒ２は、長辺の長さが７０μｍであり、短辺の長さが３０μｍである。ＬＩＦニューロン回路の半導体チップの面積は、１２７ｍｍ２である。シナプス素子回路の半導体チップの面積は、２３１ｍｍ２である。重み調整回路の半導体チップの面積は、５２５ｍｍ２である。
【0111】
以下に説明する実施例において、シナプス素子回路２０の構成は、上述した実施形態に係るシナプス素子回路２の構成（図２）と同様である。重み調整回路４０の構成は、上述した実施形態に係る重み調整回路４の構成（図３）と同様である。ＬＩＦニューロン回路３０の構成は、上述した実施形態に係るＬＩＦニューロン回路３の構成（図４）と同様である。そのため、以下に説明する実施例では、上述した実施形態において用いた各符号を用いて説明する場合がある。
【0112】
（第１実施例）
第１実施例では、１つの重み調整回路と、１つのＬＩＦニューロン回路とが接続された場合の、実際に作製した回路での動作測定結果について説明する。
図１３は、本実施例に係るモジュール回路１０ａの構成の一例を示す図である。モジュール回路１０ａは、パルスジェネレータ５０と、重み調整回路４０と、ＬＩＦニューロン回路３０とを備える。パルスジェネレータ５０と、重み調整回路４０と、ＬＩＦニューロン回路３０とは、この順に直列に接続されてモジュール回路１０ａに備えられる。
第１実施例では、１つの重み調整回路と、１つのＬＩＦニューロン回路とが接続された場合の、実際に作製した回路での動作測定結果について説明する。
図１３は、本実施例に係るモジュール回路１０ａの構成の一例を示す図である。モジュール回路１０ａは、パルスジェネレータ５０と、重み調整回路４０と、ＬＩＦニューロン回路３０とを備える。パルスジェネレータ５０と、重み調整回路４０と、ＬＩＦニューロン回路３０とは、この順に直列に接続されてモジュール回路１０ａに備えられる。
【0113】
パルスジェネレータ５０は、入力パルス信号ＩＰ４として、１００Ｈｚの矩形波を生成する。パルスジェネレータ５０によって生成された入力パルス信号ＩＰ４は、重み調整回路４０の入力端子ＩＮ４に入力される。入力端子ＩＮ４に入力パルス信号ＩＰ４が入力されると、重み調整回路４０の出力端子ＯＵＴ４からは出力パルス信号ＯＰ４が出力される。重み調整回路４０から出力される出力パルス信号ＯＰ４は、ＬＩＦニューロン回路３０の入力端子ＩＮ３１に入力される。ＬＩＦニューロン回路３０の出力端子ＯＵＴ３からは出力パルス信号ＯＰ３としてスパイク信号Ｖｓｐｉｋｅが出力される。
【0114】
図１４に、モジュール回路１０ａの動作測定結果として、モジュール回路１０ａから出力されるスパイク信号Ｖｓｐｉｋｅの波形を示す。図１４（Ａ）、図１４（Ｂ）、図１４（Ｃ）、及び図１４（Ｄ）はそれぞれ、重み調整回路４０による出力パルス信号ＯＰ４のパルス幅の調整のための重みの値が１、２、４、及び８の場合のスパイク信号Ｖｓｐｉｋｅの波形を示す。図１４に示すように当該重みが大きくなるほど、スパイク信号Ｖｓｐｉｋｅのスパイクの周期が短くなることが確認できた。
【0115】
（第２実施例）
第２実施例では、２つの重み調整回路が、１つのＬＩＦニューロン回路の２つの入力端子に接続された場合の、実際に作製した回路での動作測定結果について説明する。
図１５は、本実施例に係るモジュール回路１０ｂの構成の一例を示す図である。モジュール回路１０ｂは、パルスジェネレータ５１と、パルスジェネレータ５２と、重み調整回路４１と、重み調整回路４２と、ＬＩＦニューロン回路３０とを備える。パルスジェネレータ５１と、重み調整回路４１とはこの順に直列に接続される。パルスジェネレータ５２と、重み調整回路４２とはこの順に直列に接続される。直列に接続されたパルスジェネレータ５１及び重み調整回路４１と、直列に接続されパルスジェネレータ５２及び重み調整回路４２とが並列にＬＩＦニューロン回路３０に接続される。
第２実施例では、２つの重み調整回路が、１つのＬＩＦニューロン回路の２つの入力端子に接続された場合の、実際に作製した回路での動作測定結果について説明する。
図１５は、本実施例に係るモジュール回路１０ｂの構成の一例を示す図である。モジュール回路１０ｂは、パルスジェネレータ５１と、パルスジェネレータ５２と、重み調整回路４１と、重み調整回路４２と、ＬＩＦニューロン回路３０とを備える。パルスジェネレータ５１と、重み調整回路４１とはこの順に直列に接続される。パルスジェネレータ５２と、重み調整回路４２とはこの順に直列に接続される。直列に接続されたパルスジェネレータ５１及び重み調整回路４１と、直列に接続されパルスジェネレータ５２及び重み調整回路４２とが並列にＬＩＦニューロン回路３０に接続される。
【0116】
重み調整回路４１、及び重み調整回路４２それぞれの構成は、重み調整回路４０の構成と同様である。パルスジェネレータ５１、及びパルスジェネレータ５２それぞれの構成は、パルスジェネレータ５０の構成と同様である。パルスジェネレータ５１によって生成された１００Ｈｚの矩形波である入力パルス信号ＩＰ４が重み調整回路４１の入力端子ＩＮ４に入力され、重み調整回路４１の出力端子ＯＵＴ４からは出力パルス信号ＯＰ４として出力される。同様に、パルスジェネレータ５２によって生成された１００Ｈｚの矩形波である入力パルス信号ＩＰ４が重み調整回路４２の入力端子ＩＮ４に入力され、重み調整回路４２の出力端子ＯＵＴ４からは出力パルス信号ＯＰ４として出力される。
【0117】
重み調整回路４１から出力される出力パルス信号ＯＰ４は、ＬＩＦニューロン回路３０の入力端子ＩＮ３１に、興奮性パルスである入力パルス信号ＩＰ３１として入力される。一方、重み調整回路４２から出力される出力パルス信号ＯＰ４は、ＬＩＦニューロン回路３０の入力端子ＩＮ３２に、抑制性パルスである入力パルス信号ＩＰ３２として入力される。ＬＩＦニューロン回路３０の出力端子ＯＵＴ３からは出力パルス信号ＯＰ３としてスパイク信号Ｖｓｐｉｋｅが出力される。
【0118】
図１６に、モジュール回路１０ｂの動作測定結果として、モジュール回路１０ｂから出力されるスパイク信号Ｖｓｐｉｋｅの波形を示す。図１６（Ａ）は、入力端子ＩＮ３１には信号が入力されず、入力端子ＩＮ３２に抑制性パルス（入力パルス信号ＩＰ３２）が入力された場合のスパイク信号Ｖｓｐｉｋｅの波形を示す。図１６（Ｂ）は、入力端子ＩＮ３１、及び入力端子ＩＮ３２のいずれにも信号が入力されない場合のスパイク信号Ｖｓｐｉｋｅの波形を示す。図１６（Ｃ）は、入力端子ＩＮ３１には興奮性パルス（入力パルス信号ＩＰ３１）が入力され、入力端子ＩＮ３２には信号が入力されない場合のスパイク信号Ｖｓｐｉｋｅの波形を示す。図１６（Ｂ）に示すように、ＬＩＦニューロン回路３０は、信号が入力されなくても、定期的に出力端子ＯＵＴ３にスパイク信号Ｖｓｐｉｋｅを出力している。図１６（Ａ）に示すように、入力端子ＩＮ３２から抑制性パルスが入力された場合、当該スパイク信号Ｖｓｐｉｋｅの周期が長くなる。一方、図１６（Ｃ）に示すように、入力端子ＩＮ３１から興奮性パルスが入力された場合、当該スパイク信号Ｖｓｐｉｋｅの周期が短くなる。
【0119】
（第３実施例）
第３実施例では、第２実施例に係るモジュール回路がシナプス回路に接続された場合の、実際に作製した回路での動作測定結果について説明する。
図１７は、本実施例に係るモジュール回路１０ｃの構成の一例を示す図である。モジュール回路１０ｃの構成と、第２実施例に係るモジュール回路１０ｂ（図１５）の構成とを比較すると、シナプス素子回路２０が異なる。モジュール回路１０ｃでは、ＬＩＦニューロン回路３０にシナプス素子回路２０が直列に接続されている。
第３実施例では、第２実施例に係るモジュール回路がシナプス回路に接続された場合の、実際に作製した回路での動作測定結果について説明する。
図１７は、本実施例に係るモジュール回路１０ｃの構成の一例を示す図である。モジュール回路１０ｃの構成と、第２実施例に係るモジュール回路１０ｂ（図１５）の構成とを比較すると、シナプス素子回路２０が異なる。モジュール回路１０ｃでは、ＬＩＦニューロン回路３０にシナプス素子回路２０が直列に接続されている。
【0120】
ＬＩＦニューロン回路３０の出力端子ＯＵＴ３から出力されるスパイク信号Ｖｓｐｉｋｅは、シナプス素子回路２０の入力端子ＩＮ２２に入力される。シナプス素子回路２０の出力端子ＯＵＴ２２からは、リングオシレータＯ２によって生成されたパルス信号Ｖｒｉｎｇが出力パルス信号ＯＰ２として出力される。
【0121】
図１８に、モジュール回路１０ｃの動作測定結果として、モジュール回路１０ｃから出力されるパルス信号Ｖｒｉｎｇの波形を示す。図１８（Ａ）は、入力端子ＩＮ３１には信号が入力されず、入力端子ＩＮ３２に抑制性パルス（入力パルス信号ＩＰ３２）が入力された場合のパルス信号Ｖｒｉｎｇの波形を示す。図１６（Ｂ）は、入力端子ＩＮ３１、及び入力端子ＩＮ３２のいずれにも信号が入力されない場合のパルス信号Ｖｒｉｎｇの波形を示す。図１６（Ｃ）は、入力端子ＩＮ３１には興奮性パルス（入力パルス信号ＩＰ３１）が入力され、入力端子ＩＮ３２には信号が入力されない場合のパルス信号Ｖｒｉｎｇの波形を示す。図１８（Ｂ）に示すように、シナプス素子回路２０は、ＬＩＦニューロン回路３０が出力するスパイク信号Ｖｓｐｉｋｅに応じて定期的にパルス信号Ｖｒｉｎｇとして矩形波を出力している。図１８（Ａ）に示すように、入力端子ＩＮ３２から抑制性パルスが入力された場合、当該矩形波の周波数が小さくなる。一方、図１８（Ｃ）に示すように、入力端子ＩＮ３１から興奮性パルスが入力された場合、当該矩形波の周波数が大きくなる。
【0122】
（第４実施例）
第４実施例では、１つの重み調整回路と、１つのシナプス回路とが接続された場合の、実際に作製した回路での動作測定結果について説明する。
図１９は、本実施例に係るモジュール回路１０ｄの構成の一例を示す図である。モジュール回路１０ｄは、パルスジェネレータ５０と、重み調整回路４０と、シナプス素子回路２０とを備える。パルスジェネレータ５０と、重み調整回路４０と、シナプス素子回路２０とは、この順に直列に接続されてモジュール回路１０ｄに備えられる。
第４実施例では、１つの重み調整回路と、１つのシナプス回路とが接続された場合の、実際に作製した回路での動作測定結果について説明する。
図１９は、本実施例に係るモジュール回路１０ｄの構成の一例を示す図である。モジュール回路１０ｄは、パルスジェネレータ５０と、重み調整回路４０と、シナプス素子回路２０とを備える。パルスジェネレータ５０と、重み調整回路４０と、シナプス素子回路２０とは、この順に直列に接続されてモジュール回路１０ｄに備えられる。
【0123】
パルスジェネレータ５０は、入力パルス信号ＩＰ４として、１０Ｈｚの矩形波を生成する。パルスジェネレータ５０によって生成された入力パルス信号ＩＰ４は、重み調整回路４０の入力端子ＩＮ４に入力される。入力端子ＩＮ４に入力パルス信号ＩＰ４が入力されると、重み調整回路４０の出力端子ＯＵＴ４からは出力パルス信号ＯＰ４が出力される。重み調整回路４０から出力される出力パルス信号ＯＰ４は、シナプス素子回路２０の入力端子ＩＮ２２に入力される。シナプス素子回路２０の出力端子ＯＵＴ２１からは、シナプス電位信号ＶＳＹＮが信号（積分結果読み出し）として出力される。一方、シナプス素子回路２０の出力端子ＯＵＴ２２からは、パルス信号Ｖｒｉｎｇが出力される。
【0124】
図２０に、モジュール回路１０ｄの動作測定結果として、モジュール回路１０ｄから出力されるシナプス電位信号ＶＳＹＮの波形、及びパルス信号Ｖｒｉｎｇの波形を示す。図２０（Ａ）は、シナプス電位信号ＶＳＹＮの波形を示す。図２０（Ｂ）は、パルス信号Ｖｒｉｎｇの波形を示す。図２０（Ａ）に示すように、モジュール回路１０ｄでは、入力端子ＩＮ２２に入力があると、まず、シナプス電位信号ＶＳＹＮが瞬間的に増加し、その後、シナプス電位信号ＶＳＹＮはゆっくりと減少する。一方、図２０（Ｂ）に示すように、パルス信号Ｖｒｉｎｇは、シナプス電位信号ＶＳＹＮの電圧に応じて周波数が変調された矩形波として出力される。入力端子ＩＮ２２への入力に応じてシナプス電位信号ＶＳＹＮが増加すると、パルス信号Ｖｒｉｎｇの周波数は大きくなる。入力端子ＩＮ２２に入力がないと、シナプス電位信号ＶＳＹＮは減少し、パルス信号Ｖｒｉｎｇの周波数は小さくなる。
【0125】
以上、図面を参照してこの発明の一実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、この発明の要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。
【符号の説明】
【0126】
１…モジュール回路、２…シナプス素子回路、４…重み調整回路、ＩＮ２…入力端子、Ｃ２…キャパシタ、Ｏ２…リングオシレータ、ＯＵＴ２２…出力端子、ＩＮ４…入力端子、Ｄ４１…インバータ、Ｄ４２…遅延ライン、Ｍ４…マルチプレクサ、ＯＵＴ４…出力端子、ＩＰ１…入力パルス信号、ＯＰ２、ＯＰ４…出力パルス信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】