特許 7696069 メモリコントローラのためのチャネル及びサブチャネルスロットリング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2025-06-11

(45)【発行日】2025-06-19

(54)【発明の名称】メモリコントローラのためのチャネル及びサブチャネルスロットリング

(51)【国際特許分類】

   G06F 12/00 20060101AFI20250612BHJP

   G06F 12/06 20060101ALI20250612BHJP

【ＦＩ】

G06F12/00 550E

G06F12/06 550A

【請求項の数】 15

(21)【出願番号】P 2024576455

(86)(22)【出願日】2023-06-22

(86)【国際出願番号】 US2023025982

(87)【国際公開番号】W WO2024006145

(87)【国際公開日】2024-01-04

【審査請求日】2025-01-23

(31)【優先権主張番号】17/853,418

(32)【優先日】2022-06-29

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ケダーナシュ バラクリシュナン

(72)【発明者】

【氏名】ジェームズ アール． マグロ

【審査官】下林 義明

(56)【参考文献】

【文献】米国特許出願公開第２０１３／００５４９０１（ＵＳ，Ａ１）

【文献】特開２０１２－０７４０４２（ＪＰ，Ａ）

【文献】特表２０１９－５２５２７１（ＪＰ，Ａ）

【文献】特表２０２４－５１２６２３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００ － １２／０６

Ｇ０６Ｆ １３／１６ － １３／１８

(57)【特許請求の範囲】

【請求項1】

メモリにディスパッチするためのコマンドを選択するように動作可能なメモリコントローラであって、
アービタと、
１つ以上の追加のアービタと協調して過剰な電力使用量の増加を緩和するために、前記アービタに接続されたトラフィックスロットル回路と、を備え、
前記トラフィックスロットル回路は、
第１の所定の期間にわたって、前記アービタ及び前記１つ以上の追加のアービタによって選択された読取りコマンド及び書込みコマンドの数を測定するための監視回路と、
低アクティビティ状態に応じて、第２の所定の期間中に発行される読取りコマンド及び書込みコマンドの数を制限するスロットル回路と、を備える、
メモリコントローラ。

【請求項2】

前記スロットル回路は、前記第２の所定の期間にわたる読取りコマンド及び書込みコマンドの許容可能な増加量を示す制限値を保持するプログラマブル制御レジスタを備える、
請求項１のメモリコントローラ。

【請求項3】

前記プログラマブル制御レジスタは、前記第１の所定の期間及び前記第２の所定の期間をクロックサイクル数として示す値を保持する、
請求項２のメモリコントローラ。

【請求項4】

前記監視回路は、前記１つ以上の追加のアービタからそれぞれ信号を受信する１つ以上の第１の入力であって、前記信号は、前記追加のアービタの各々が、読取りコマンド又は書込みコマンドに関連付けられた列アドレスストローブコマンドを前記メモリに送信したことを示す、１つ以上の第１の入力を含む、
請求項１のメモリコントローラ。

【請求項5】

前記監視回路は、前記１つ以上の追加のアービタからそれぞれ第２の信号を受信する１つ以上の第２の入力であって、前記第２の信号は、前記追加のアービタの各々が、前記メモリに送信される読取りコマンド又は書込みコマンドを選択したことを示す、１つ以上の第２の入力を含む、
請求項４のメモリコントローラ。

【請求項6】

前記１つ以上の追加のアービタのうち少なくとも１つは、前記アービタと少なくとも部分的に共有されるメモリチャネルのサブチャネルにコマンドをディスパッチするためのサブチャネルアービタである、
請求項１のメモリコントローラ。

【請求項7】

前記１つ以上の追加のアービタのうち少なくとも１つは、前記アービタによって使用されるチャネルとは別のチャネルにコマンドをディスパッチするためのチャネルアービタである、
請求項１のメモリコントローラ。

【請求項8】

前記スロットル回路は、前記低アクティビティ状態に続いて、前記アービタが読取りコマンド及び書込みコマンドを送信するのを許可されているか否かを前記アービタに示すように動作可能なトグル回路を含み、
前記トグル回路は、前記１つ以上の追加のアービタ内の同様のトグル回路と同期される、
請求項１のメモリコントローラ。

【請求項9】

アービタにおける過剰な電力使用増加を１つ以上の追加のアービタと協調して緩和する方法であって、
第１の所定の期間にわたって、前記アービタ及び前記１つ以上の追加のアービタによって選択された読取りコマンド及び書込みコマンドの数を測定することと、
読取りコマンド及び書込みコマンドに関連する低アクティビティ状態に応じて、第２の所定の期間中にメモリに送信するために前記アービタによって発行される読取りコマンド及び書込みコマンドの数を制限することと、を含む、
方法。

【請求項10】

プログラマブル制御レジスタに保持された第１の値に基づいて、前記第２の所定の期間にわたる読取りコマンド及び書込みコマンドの許容可能な増加量を決定することを含む、
請求項９の方法。

【請求項11】

クロックサイクルの数を示す、前記プログラマブル制御レジスタに保持された第２の値に基づいて、前記第１の期間及び前記第２の期間を決定することを含む、
請求項１０の方法。

【請求項12】

前記１つ以上の追加のアービタの各々から信号を受信することであって、前記信号は、前記追加のアービタの各々が、読取りコマンド又は書込みコマンドに関連付けられた列アドレスストローブコマンドを前記メモリに送信したことを示す、ことを含む、
請求項９の方法。

【請求項13】

前記１つ以上の追加のアービタの各々から第２の信号を受信することであって、前記第２の信号は、前記追加のアービタの各々が、前記メモリに送信される読取りコマンド又は書込みコマンドを選択したことを示す、ことを含む、
請求項９の方法。

【請求項14】

前記１つ以上の追加のアービタのうち少なくとも１つは、前記アービタと少なくとも部分的に共有されるメモリチャネルのサブチャネルにコマンドをディスパッチするためのサブチャネルアービタである、
請求項９の方法。

【請求項15】

前記１つ以上の追加のアービタのうち少なくとも１つは、前記アービタによって使用されるチャネルとは別のチャネルにコマンドをディスパッチするためのチャネルアービタである、
請求項９の方法。

【発明の詳細な説明】

【背景技術】

【0001】

コンピュータシステムは、一般に、メインメモリ用に、安価で高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを使用する。今日販売されているほとんどのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）が普及を推進した様々なダブルデータレート（ＤＤＲ）ＤＲＡＭ規格と適合する。ＤＤＲ ＤＲＡＭは、高速アクセス回路を有する従来のＤＲＡＭメモリセルアレイを使用して、高い転送レートを達成し、メモリバスの利用を改善する。ＤＤＲメモリコントローラは、より多くのＤＲＡＭモジュールを収容し、単一のチャネルを使用するより速くデータをメモリと交換するために、複数のＤＤＲチャネルとインターフェースし得る。更に、現代のサーバシステムは、単一のデータプロセッサ内に複数のメモリコントローラを含むことが多い。例えば、いくつかの現代のサーバプロセッサは、各々がそれぞれのＤＤＲチャネルに接続された８個又は１２個のメモリコントローラを含む。

【0002】

メモリチャネル上のトラフィックは、電力を節約するためにスロットリングされるか又は減速されることがある。このようなスロットリングは、メモリクロック速度に対して比較的長い時間期間にわたって行われ、例えば、メモリクロック及び／又はメモリコントローラクロックを調整することによって達成される。メモリチャネル上のトラフィックは、しばしば「バースト性（bursty）」であり、すなわち、アイドル期間又は低トラフィックの期間の後に、高トラフィックの時間期間が続くことがある。メモリコントローラは、メモリにコマンドを発行しない低電力モードに置かれてもよく、低電力モードが終了するとコマンドの発行を開始してもよい。特に、複数のメモリコントローラが含まれる場合、トラフィックのそのような突然の増加は、メモリコントローラ及びメモリチャネル回路によって消費される電流に有害なスパイクを引き起こす可能性がある。これらのスパイクは、メモリクロック速度と比較して比較的短い時間期間に発生する可能性がある。

【図面の簡単な説明】

【0003】

【図1】従来技術による、データ処理システム１００のブロック図である。

【図2】図１のデータ処理システム１００で用いるのに適したＡＰＵのブロック図である。

【図3】いくつかの実施形態による、複数のメモリコントローラを含むメモリシステムのブロック図である。

【図4】図２のようなＡＰＵで用いるのに適したデュアルチャネルメモリコントローラを含む部分的なデータ処理システムのブロック図である。

【図5】いくつかの実施形態による、メモリコントローラでトラフィックをスロットリングするための他のプロセスのフロー図である。

【図6】いくつかの実施形態による、トラフィックスロットリング回路のブロック図である。

【図7】いくつかの実施形態による、トラフィックをスロットリングするための別のプロセスのフロー図である。

【発明を実施するための形態】

【0004】

以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「連結される（coupled）」という単語及びその関連する動詞は、当該技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続という任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。

【0005】

メモリコントローラは、メモリへのディスパッチのためにコマンドキューからコマンドを取り出すように動作可能である。メモリコントローラは、アービタと、１つ以上の追加のアービタと協調して過剰な電力使用量の増加を緩和するためのトラフィックスロットル回路と、を含む。トラフィックスロットル回路は、監視回路及びスロットル回路を含む。監視回路は、第１の所定の期間にわたってアービタ及び１つ以上の追加のアービタによって選択された読取りコマンド及び書込みコマンドの数を測定するためのものである。スロットル回路は、読取り及び書込みコマンドに関連する低アクティビティ状態に応じて、第２の所定の期間中にアービタによって発行される読取り及び書込みコマンドの数を制限する。

【0006】

方法は、１つ以上の追加のアービタと協調して、アービタにおける過剰な電力使用量の増加を緩和する。この方法は、第１の所定の期間にわたってアービタ及び１つ以上の追加のアービタによって選択された読取りコマンド及び書込みコマンドの数を測定することを含む。本方法は、読取りコマンド及び書込みコマンドに関連する低アクティビティ状態に応じて、第２の所定の期間中にアービタによって発行される読取りコマンド及び書込みコマンドの数を制限することを含む。

【0007】

処理システムは、データプロセッサと、データプロセッサをメモリに接続する複数のメモリチャネルと、を含む。メモリコントローラは、何れかのメモリチャネルに対応するメモリにディスパッチするために、コマンドキューからコマンドを取り出すように動作可能である。メモリコントローラは、アービタと、各メモリチャネルに対する１つ以上の追加のアービタと協調して過剰な電力使用量の増加を緩和するためのトラフィックスロットル回路と、を含む。トラフィックスロットル回路は、監視回路及びスロットル回路を含む。監視回路は、第１の所定の期間にわたってアービタ及び１つ以上の追加のアービタによって選択された読取りコマンド及び書込みコマンドの数を測定する。スロットル回路は、監視回路及びアービタに接続され、読取りコマンド及び書込みコマンドに関連する低アクティビティ状態に応じて、第２の所定の期間中にアービタによって発行される読取りコマンド及び書込みコマンドの数を制限する。

【0008】

図１は、従来技術による、データ処理システム１００のブロック図である。データ処理システム１００は、概して、加速処理ユニット（ＡＰＵ）形式のデータプロセッサ１１０と、メモリシステム１２０と、周辺部品相互接続エクスプレス（ＰＣＩｅ）システム１５０と、ユニバーサルシリアルバス（ＵＳＢ）システム１６０と、ディスクドライブ１７０と、を含む。データプロセッサ１１０は、データ処理システム１００の中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのダブルデータレート（ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）大容量記憶デバイスへのインターフェースを含む。

【0009】

メモリシステム１２０は、メモリチャネル１３０及びメモリチャネル１４０を含む。メモリチャネル１３０は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（ＤＩＭＭ）のセットを含み、これには、本例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１４０は、代表的なＤＩＭＭ１４４、１４６、１４８を含む、ＤＤＲｘバス１４２に接続されるＤＩＭＭのセットを含む。

【0010】

ＰＣＩｅシステム１５０は、データプロセッサ１１０内のＰＣＩｅルート複合体に接続されたＰＣＩｅスイッチ１５２と、ＰＣＩｅデバイス１５４と、ＰＣＩｅデバイス１５６と、ＰＣＩｅデバイス１５８と、を含む。ＰＣＩｅデバイス１５６は、システム基本入力／出力システム（basic input/output system、ＢＩＯＳ）メモリ１５７に接続される。システムＢＩＯＳメモリ１５７は、読み出し専用メモリ（ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかとすることができる。

【0011】

ＵＳＢシステム１６０は、データプロセッサ１１０内のＵＳＢマスタに接続されたＵＳＢハブ１６２と、ＵＳＢハブ１６２にそれぞれ接続された代表的なＵＳＢデバイス１６４、１６６、１６８と、を含む。ＵＳＢデバイス１６４、１６６、１６８は、キーボード、マウス、フラッシュＥＥＰＲＯＭポート等のデバイスとすることができる。

【0012】

ディスクドライブ１７０は、ＳＡＴＡバスを介してデータプロセッサ１１０に接続されており、オペレーティングシステム、アプリケーションプログラム、アプリケーションファイル等のための大容量記憶装置を提供する。

【0013】

データ処理システム１００は、メモリチャネル１３０及びメモリチャネル１４０を提供することによって、最新のコンピューティングアプリケーションでの使用に適している。メモリチャネル１３０及び１４０の各々は、ＤＤＲバージョン４（ＤＤＲ４）、低電力ＤＤＲ４（ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（ＧＤＤＲ５）及び高帯域幅メモリ（ＨＢＭ）等の最新技術ＤＤＲメモリに接続することができ、将来のメモリ技術に適合させることができる。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを提供すると共に、内蔵の熱監視機能も提供する。

【0014】

図２は、図１のデータ処理システム１００のようなシステムで用いるのに適したＡＰＵ２００のブロック図である。ＡＰＵ２００は、概して、中央処理装置（ＣＰＵ）コア複合体２１０と、グラフィックスコア２２０と、ディスプレイエンジン２３０のセットと、メモリ管理ハブ２４０と、データファブリック２５０と、周辺コントローラ２６０のセットと、周辺バスコントローラ２７０のセットと、システム管理ユニット（ＳＭＵ）２８０と、メモリコントローラ２９０のセットと、を含む。

【0015】

ＣＰＵコア複合体２１０は、ＣＰＵコア２１２及びＣＰＵコア２１４を含む。この例では、ＣＰＵコア複合体２１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体２１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア２１２及び２１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（ＳＭＮ）に、且つ、データファブリック２５０に双方向に接続され、データファブリック２５０にメモリアクセス要求を提供することができる。ＣＰＵコア２１２及び２１４の各々は、単体のコアであり得るか、又は、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であり得る。

【0016】

グラフィックスコア２２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（ＧＰＵ）である。グラフィックスコア２２０は、ＳＭＮに、且つ、データファブリック２５０に双方向に接続され、メモリアクセス要求をデータファブリック２５０に提供することができる。これに関して、ＡＰＵ２００は、ＣＰＵコア複合体２１０とグラフィックスコア２２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体２１０とグラフィックスコア２２０とがメモリ空間の一部を共有する一方で、グラフィックスコア２２０がＣＰＵコア複合体２１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。

【0017】

ディスプレイエンジン２３０は、モニタ上に表示するために、グラフィックスコア２２０によって生成されたオブジェクトをレンダリング及びラスタライズする。グラフィックスコア２２０及びディスプレイエンジン２３０は、メモリシステム１２０内の適切なアドレスへの均一な変換のために共通のメモリ管理ハブ２４０に双方向で接続され、メモリ管理ハブ２４０は、そのようなメモリアクセスを生成してメモリシステムから戻される読取りデータを受信するためにデータファブリック２５０に双方向で接続される。

【0018】

データファブリック２５０は、任意のメモリアクセスエージェントとメモリコントローラ２９０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリック２５０は、システム構成に基づいてメモリアクセスの送信先を決定するための、ＢＩＯＳによって規定されるシステムメモリマップ、及び、各仮想接続のためのバッファも含む。

【0019】

周辺コントローラ２６０は、ＵＳＢコントローラ２６２及びＳＡＴＡインターフェースコントローラ２６４を含み、これらの各々は、システムハブ２６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ２００で使用され得る周辺コントローラの典型例に過ぎない。

【0020】

周辺バスコントローラ２７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）２７２、及び、ＰＣＩｅコントローラ２７４を含み、これらの各々は、入力／出力（Ｉ／Ｏ）ハブ２７６に、且つ、ＳＭＮバスに双方向に接続されている。また、Ｉ／Ｏハブ２７６は、システムハブ２６６に、且つ、データファブリック２５０にも双方向に接続されている。したがって、例えば、ＣＰＵコアは、データファブリック２５０がＩ／Ｏハブ２７６を介してルーティングするアクセスにより、ＵＳＢコントローラ２６２、ＳＡＴＡインターフェースコントローラ２６４、ＳＢ２７２、又は、ＰＣＩｅコントローラ２７４内のレジスタをプログラムすることができる。

【0021】

ＳＭＵ２８０は、ＡＰＵ２００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ２８０は、ＡＰＵ２００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット信号、イネーブル信号及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ２８０は、ＡＰＵ２００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（ＰＬＬ）等の１つ以上のクロックソース（図２に示さず）を含む。また、ＳＭＵ２８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するために、ＣＰＵコア２１２、２１４及びグラフィックスコア２２０から、測定された電力消費値を受信することができる。

【0022】

メモリコントローラのセット２９０は、この実施形態では、メモリコントローラ２９２、２９４、２９６、２９８を含む。各メモリコントローラは、更に以下に説明するように、データファブリック２５０へのアップストリーム双方向接続と、ＤＤＲメモリ等のメモリにアクセスするための、メモリチャネルへのダウンストリーム接続と、を有する。

【0023】

図３は、いくつかの実施形態による、複数のメモリコントローラを含むメモリシステム３００のブロック図である。メモリシステム３００は、概して、図２のもののように、ＡＰＵ、ＧＰＵ又はＣＰＵシステムオンチップ等の集積回路上に具現化される。メモリシステム３００は、メモリコントローラ３１０、３２０、３３０と、１つ以上の外部メモリモジュールとインターフェースするためのＤＤＲ ＰＨＹインターフェース３４０、３４２、３４４と、を含む。また、メモリシステム３００は、概して、回路が電圧ＶＤＤの電源から給電される「ＶＤＤドメイン」とラベル付けされた第１の電力ドメイン３０２と、回路が電圧ＶＤＤＰの電源から給電される「ＶＤＤＰドメイン」とラベル付けされた第２の電力ドメイン３０４と、を含む電力分配ネットワーク（ＰＤＮ）を含む。３つのメモリコントローラが示されているが、現代のサーバシステムにおけるほとんどの実施形態では、システムオンチップは、１２個、１６個又はそれ以上等のように、より多くのメモリコントローラを有するはるかに多くのＤＤＲチャネルを有することができる。いくつかの実施形態では、そのようなメモリコントローラは、メモリコントローラのグループがグループ間のスロットリングを調整する「象限（quadrants）」内に配置される。メモリコントローラ３１０、３２０、３３０は、この実施形態においてそのようなグループを構成する。

【0024】

メモリチャネルコントローラ３１０、３２０、３３０は、概して、第１の電力ドメイン３０２内に供給され、ＰＤＮ内の第１の電力ドメイン３０２の下に、各メモリコントローラに固有の下位レベルドメインを含み得る。同様に、ＤＤＲ ＰＨＹインターフェース３４０、３４２、３４４は、概して、第２の電力ドメイン３０４において供給され、各ＤＤＲ ＰＨＹインターフェースに固有の、ＰＤＮにおける第２の電力ドメイン３０４の下の、より低いレベルのドメインを含み得る。概して、動作中、メモリチャネルコントローラ３１０、３２０、３３０は、メモリチャネルコントローラがアイドルであり、その後すぐにビジーになってメモリアクセス要求を満たす「バースト性（bursty）」挙動を示す様々なトラフィック負荷を処理する。そのような挙動は、ＶＤＤＰドメイン３０４及びＶＤＤドメイン３０２の一方又は両方において電圧ドループを引き起こす傾向がある。特に、象限内の全てのメモリコントローラがアイドルからほぼ同時に立ち上がり、読取り（ＲＤ）コマンド及び書込み（ＷＲ）コマンドをそれらの全帯域幅容量で送信し始める場合に、ナノ秒（１０～２０ナノ秒）のオーダーの電圧ドループが生じる傾向がある。

【0025】

各メモリチャネルコントローラは、それぞれの１つ以上のアービタ３１２、３２２、３３２と、それぞれのトラフィックスロットリング回路３１４、３２４、３３４と、を含む。各トラフィックスロットリング回路は、他のメモリコントローラのアービタと協調して過剰な電力使用量の増加を緩和するために、他のトラフィックスロットリング回路に双方向に接続される。この実施形態では、各トラフィックスロットル回路３１４、３２４、３３４は、第１の所定の期間にわたってそのそれぞれのアービタ及び他のアービタによって取り上げられた読取りコマンド及び書込みコマンドの数を測定するための監視回路と、監視回路及びそれぞれのアービタに結合されたスロットル回路と、を含む。各スロットル回路は、読取りコマンド及び書込みコマンドに関連する低アクティビティ状態に応じて、第２の所定の期間中にアービタによって発行される読取りコマンド及び書込みコマンドの数を制限するように動作し、これは以下で更に説明するように繰り返すことができる。

【0026】

図４は、図２のようなＡＰＵで用いるのに適したデュアルチャネルメモリコントローラ４１０を含む部分的データ処理システム４００のブロック図である。データファブリック２５０に接続されたデュアルチャネルメモリコントローラ４１０が示されており、デュアルチャネルメモリコントローラ４１０は、データ処理システム４００内に存在するいくつかのメモリエージェントを用いて、データファブリック２５０と通信することができる。デュアルチャネルメモリコントローラ４１０は、例えば、ＤＤＲ５ ＤＲＡＭとともに使用するためのＤＤＲ５仕様において定義されるような２つのサブチャネル、又は、高帯域幅メモリ２（ＨＢＭ２）及びＨＢＭ３規格において定義されるそれらのサブチャネルを制御することができる。いくつかの実施形態では、２つのサブチャネルの代わりに、デュアルチャネルメモリコントローラ４１０は、２つの個別のメモリチャネルコントローラを置換し、データファブリック２５０及びＡＰＵ２００内の様々なメモリアドレス指定エージェントに透過的な方法で２つのＤＤＲｘチャネルを一緒に制御することができ、その結果、単一のメモリコントローラインターフェース４１２を使用してメモリアクセスコマンドを送信し、結果を受信することができる。デュアルチャネルメモリコントローラ４１０は、概して、インターフェース４１２と、アドレスデコーダ４２２と、異なるメモリチャネルにそれぞれ割り当てられたメモリチャネル制御回路４２３Ａ及び４２３Ｂの２つのインスタンスと、を含む。メモリチャネル制御回路４２３Ａ、４２３Ｂの各インスタンスは、メモリインターフェースキュー４１４Ａ、４１４Ｂと、コマンドキュー４２０Ａ、４２０Ｂと、連想メモリ（ＣＡＭ）４２４Ａ、４２４Ｂと、タイミングブロック４３４Ａ、４３４Ｂと、ページテーブル４３６Ａ、４３６Ｂと、アービタ４３８Ａ、４３８Ｂと、ＥＣＣ生成ブロック４４４Ａ、４４４Ｂと、データバッファ４４６Ａ、４４６Ｂと、窓監視回路（window monitoring circuit）４４８Ａ、４４８Ｂを含むトラフィックスロットル回路４３２Ａ、４３２Ｂと、を含む。

【0027】

他の実施形態では、コマンドキュー４３０Ａ、４３０Ｂ、アービタ４３８Ａ、４３８Ｂ、トラフィックスロットル回路４３２Ａ、４３２Ｂ、及び、メモリインターフェースキュー４１４Ａ、４１４Ｂのみが、使用されるメモリチャネル又はサブチャネル毎に複製され、残りの図示された回路は、２つのチャネルとともに使用するように適合される。更に、図示されたデュアルチャネルメモリコントローラ４１０は、２つのメモリチャネル又はサブチャネルを制御するために、アービタ４３８Ａ、４３８Ｂ、コマンドキュー４２０Ａ、４２０Ｂ、及び、メモリインターフェースキュー４１４Ａ、４１４Ｂの２つのインスタンスを含むが、他の実施形態は、本明細書のクレジット管理技術に従って３つ又は４つのチャネル又はサブチャネル上でＤＲＡＭと通信するために使用される、３つ又は４つ以上等のより多くのインスタンスを含み得る。更に、この実施形態ではデュアルチャネルメモリコントローラが使用されるが、他の実施形態は、本明細書のスロットリング技術をシングルチャネルメモリコントローラとともに使用することができる。

【0028】

インターフェース４１２は、通信バスを介したデータファブリック２５０への第１の双方向接続と、クレジット制御回路４２１への第２の双方向接続と、を有する。この実施形態では、インターフェース４１２は、データファブリック２５０と通信するためのいくつかのチャネルを確立するためにスケーラブルデータポート（ＳＤＰ）リンクを使用するが、他のインターフェースリンク規格も使用に適している。例えば、別の実施形態では、通信バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インターフェースバージョン４と適合するが、他の実施形態では他のタイプのインターフェースとなり得る。インターフェース４１２は、メモリアクセス要求を、「ＦＣＬＫ」（又は「ＭＥＭＣＬＫ」）ドメインとして知られている第１のクロックドメインから、「ＵＣＬＫ」ドメインとして知られているデュアルチャネルメモリコントローラ４１０の内部の第２のクロックドメインに変換する。同様に、メモリインターフェースキュー４１４は、ＵＣＬＫドメインからＤＦＩインターフェースに関連付けられる「ＤＦＩＣＬＫ」ドメインへのメモリアクセスを与える。

【0029】

アドレスデコーダ４２２は、インターフェース４１２への双方向リンクと、第１のコマンドキュー４２０Ａ（「コマンドキュー０」とラベル付けされている）に接続された第１の出力と、第２のコマンドキュー４２０Ｂ（「コマンドキュー１」とラベル付けされている）に接続された第２の出力と、を有する。アドレスデコーダ４２２は、インターフェース４１２を介してデータファブリック２５０上で受信されたメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化フォーマットで表された物理アドレス空間内のアクセスアドレスを含む。アクセスアドレスに基づいて、アドレスデコーダ４２２は、要求を処理するために、コマンドキュー４２０Ａ、４２０Ｂのうち関連付けられたコマンドキューを有する何れかのメモリチャネルを選択する。選択されたチャネルは、クレジット発行決定を行うことができるように、要求毎にクレジット制御回路４２１に対して識別される。アドレスデコーダ４２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために、且つ、関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を判定し、アドレスデコーダ４２２に関連付けられた構成レジスタのセットをプログラムする。アドレスデコーダ４２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。各メモリアクセス要求は、アドレスデコーダ４２２によって選択されたメモリチャネルに対するコマンドキュー４２０Ａ又は４２０Ｂにロードされる。

【0030】

各コマンドキュー４２０Ａ、４２０Ｂは、ＣＰＵコア２１２及び２１４並びにグラフィックスコア２２０等のＡＰＵ２００内の様々なメモリアクセスエンジンから受信されるメモリアクセス要求のキューである。各コマンドキュー４２０Ａ、４２０Ｂは、関連付けられたメモリチャネルを介して発行されるメモリアクセス要求をコマンドキュー４２０Ａ、４２０Ｂから選択するために、それぞれのアービタ４３８Ａ、４３８Ｂに双方向に接続される。各コマンドキュー４２０Ａ、４２０Ｂは、アドレスデコーダ４２２によって復号されたアドレスフィールド、並びに、それぞれのアービタ４３８Ａ、４３８Ｂがアクセスタイプ及びサービス品質（ＱｏＳ）識別子を含むメモリアクセスを効率的に選択できるようにする他のアドレス情報を記憶する。各ＣＡＭ４２４Ａ、４２４Ｂは、書込み後の書込み（ＷＡＷ）及び書込み後の読取り（ＲＡＷ）順序規則等の順序規則を課すための情報を含む。

【0031】

アービタ４３８Ａ、４３８Ｂの各々は、適切なコマンドで満たされるメモリアクセス要求を選択するために、それぞれのコマンドキュー４２０Ａ、４２０Ｂに双方向に接続され、スロットリング信号を受信するために、それぞれのトラフィックスロットリング回路４３２Ａ、４３２Ｂに双方向に接続される。アービタ４３８Ａ、４３８Ｂは、概して、メモリチャネルのメモリバスの使用を改善するために、アクセスのインテリジェントスケジューリングによって、そのそれぞれのメモリチャネルの効率を改善する。各アービタ４３８Ａ、４３８Ｂは、それぞれのタイミングブロック４３４Ａ、４３４Ｂを使用して、それぞれのコマンドキュー４２０Ａ、４２０Ｂ内の特定のアクセスがＤＲＡＭタイミングパラメータに基づいて発行に適格であるかどうかを判定することによって、適切なタイミング関係を課すようになっている。各ページテーブル４３６Ａ、４３６Ｂは、そのそれぞれのアービタ４３８Ａ、４３８Ｂのためのそれぞれのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、そのそれぞれのリプレイキュー４３０Ａ、４３０Ｂに対して双方向で接続される。各アービタ４３８Ａ、４３８Ｂは、デコードされたアドレス情報、タイミングブロック４３４Ａ、４３４Ｂによって示されるタイミング適格性情報、及び、ページテーブル４３６Ａ、４３６Ｂによって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。いくつかの実施形態では、アービタ４３８Ａ、４３８Ｂは、トラフィックスロットリング回路４３２Ａ、４３２Ｂからの信号に基づいて、選択されたコマンドが解放されるのを許可されるかどうかを決定する。

【0032】

各トラフィックスロットリング回路４３２Ａ、４３２Ｂは、それぞれのアービタ４３８Ａ、４３８Ｂに双方向に接続され、他のメモリコントローラ内にあり得る１つ以上の他のトラフィックスロットリング回路に双方向に接続される。図示されるように、トラフィックスロットリング回路４３２Ａ、４３２Ｂは、列アドレスストローブ（ＣＡＳ）コマンドがメモリチャネルに送信されたときを互いに示すためにＣＡＳＳＥＮＴとラベル付けされた信号を提供するように、互いに双方向に接続される。ＣＡＳＳＥＮＴ信号は、図５～図７に関して以下で更に説明するように、スロットリングプロセスにおいて使用される。各トラフィックスロットリング回路は、第１の所定の期間にわたってそのそれぞれのアービタ４３８Ａ、４３８Ｂ及び１つ以上の追加のアービタによって選択された読取りコマンド及び書込みコマンドの数を測定するための窓監視回路４４８Ａ、４４８Ｂを含む。概して、以下で更に説明するように、各トラフィックスロットリング回路４３２Ａ、４３２Ｂは、読取りコマンド及び書込みコマンドに関連する低アクティビティ状態に応じて、第２の所定の期間中にアービタ４３８Ａ、４３８Ｂによって発行される読取りコマンド及び書込みコマンドの数を制限するように動作する。各トラフィックスロットリング回路４３２Ａ、４３２Ｂは、アイドル状態を示すために「ＩＤＬＥ」信号を送信することもでき、ＣＡＳ信号がディスパッチされていない指定された長さの期間が、送信トラフィックスロットリング回路のアービタにおいて到達されている。このＩＤＬＥ信号に応じて、現在スロットリングモードにあるトラフィックスロットリング回路４３２Ａ、４３２Ｂは、より多くのＣＡＳコマンドが送信されるのを可能にするために、それ自体のスロットリング率を調整する。

【0033】

各エラー訂正コード（ＥＣＣ）生成ブロック４４４Ａ、４４４Ｂは、メモリに送信される書込みデータのＥＣＣを判定する。インターフェース４１２から受信した書込みメモリアクセス要求に応じて、ＥＣＣ生成ブロック４４４Ａ、４４４Ｂは、書込みデータに従ってＥＣＣを計算する。データバッファ４４６Ａ、４４６Ｂは、受信したメモリアクセス要求に関する書込みデータ及びＥＣＣを記憶する。データバッファ４４６Ａ、４４６Ｂは、それぞれのアービタ４３８Ａ、４３８Ｂがメモリチャネルへのディスパッチのために対応する書込みアクセスを選択すると、組み合わされた書込みデータ／ＥＣＣをそれぞれのメモリインターフェースキュー４１４Ａ、４１４Ｂに出力する。

【0034】

図５は、いくつかの実施形態による、メモリコントローラでトラフィックをスロットリングするためのプロセスのフロー図５００である。このプロセスは、図３のメモリシステム、図４のメモリコントローラとともに、あるいは、複数のメモリチャネル又はサブチャネルを使用し、図３、図４又は図６に示すようなトラフィックスロットリング回路を含む他の適切なシステムとともに使用するのに適している。

【0035】

プロセスはブロック５０２で始まり、トラフィックスロットリング回路は、メモリへのディスパッチのために選ばれたいくつかのメモリアクセスコマンド（具体的には、読取り及び書込み）についていくつかのアービタ又はサブチャネルアービタを監視する。ブロック５０４において、そのような監視中に、トラフィックスロットリング回路は、指定された前の時間窓にわたるデータコマンドの低アクティビティ状態を検出する。時間窓は、メモリクロックの設定可能なクロックサイクル数、例えば６４サイクルとして測定される。監視は、単一のメモリコントローラの２つのサブチャネルについて行われてもよいし、又は、例えば、図３に示されるようにリンクされたトラフィックスロットリング回路を有する複数のメモリコントローラにわたって行われてもよい。低アクティビティ状態を検出することは、第１の期間中にメモリに対して読取りコマンド又は書込みコマンドが発行されないこと、あるいは、第１の期間中に、指定された閾値未満のいくつかのコマンドが発行されるのを検出することを含み得る。

【0036】

低アクティビティ状態の検出に応じて、ブロック５０６におけるプロセスは、第２の所定の期間中にアービタによって発行される読取りコマンド及び書込みコマンドの数を制限する。第２の期間も、メモリクロックサイクルの数、例えば３２として構成可能である。読取りコマンド及び書込みコマンドは、監視する場合に異なる重みが割り当てられ得ることに留意されたい。この実施形態では、コマンドの数を制限することは、アービタにおいて又はアービタのためのメモリインターフェースキューにおいて、読取りコマンド及び書込みコマンド（具体的には、ＣＡＳコマンド）が発行されるのを阻止することにより時間窓中に課されるランプアップ制限を設定することによって、達成される。

【0037】

ブロック５０８において、メモリコントローラは、次いで、低アクティビティ状態を脱して、メモリコマンドをディスパッチし始める。例えば、これは、メモリコントローラがアイドル状態を脱するか、又は、単に、メモリコントローラへのコマンドトラフィックがある時間期間にわたって途絶え、その後にトラフィックが発生するためであり得る。ブロック５１０に示されるように、各アービタにおけるスロットル回路は、アービタがトラフィックを利用可能な帯域幅の１００%まで直ちに増加させないということを保証するために、ランプアップ制限を課す。ランプアップ制限は、第２の窓又は指定された時間期間にわたって課され、プロセスに関与する各アービタにおいて課される。窓モニタ回路（例えば、図４の４４８Ａ、４４８Ｂ、図６の６０２）が、現在の窓又は時間期間についてランプアップ制限に達したと判定すると、各アービタにおけるトラフィックスロットリング回路は、そのそれぞれのアービタのトラフィックをスロットリングする。例えば、プロセスが図４のメモリコントローラ４１０とともに使用される場合、２つのサブチャネルアービタは、集合的にランプアップ制限を有する。別の一例として、プロセスが、図３のメモリコントローラのグループに対して有効化された象限レベルのスロットリングとともに使用される場合に、３つのメモリコントローラ３１０、３２０、３３０の全てが集合的にランプアップ制限を有する。

【0038】

ブロック５１２において、スロットル回路は、第２の指定された期間の後、各アービタにおけるランプアップ制限を増加させる。次いで、ブロック５１０及び５１２は、限界が利用可能な帯域幅の１００%に達するまで繰り返される。

【0039】

サブチャネルスロットリングの場合、プロセスは、メモリコントローラ内のレジスタに設定された構成設定を使用して構成可能である。サブチャネルスロットリングを可能にするために、レジスタ設定が提供される。レジスタ設定は、スロットル条件が満たされた場合にプロセスが両方のサブチャネルにＣＡＳを同時に送信させないクロックサイクルの数を指定するために提供され、監視される時間窓のサイズを指定する。サブチャネル間のスロットリングを開始する前に両方のチャネルがアイドル状態であるクロックの最大数を指定するために、別のレジスタ設定が提供される。別のレジスタ設定は、監視される各時間窓に対する帯域幅増加制限を提供し、例えば、総帯域幅のパーセンテージとして、スロットリング中の各時間窓に対する「ランプレート（ramp rate）」を設定する。

【0040】

概して、ランプアップ制限は、第２の所定の期間にわたる読取りコマンド及び書込みコマンドの許容可能な増加を設定し、プログラム可能制御レジスタに保持された第１の値に基づいている。第１の期間の長さ及び第２の期間の長さは、クロックサイクルの数を示すプログラマブル制御レジスタに保持された第２の値に基づくことが好ましい。

【0041】

図６は、いくつかの実施形態による、トラフィックスロットリング回路６００のブロック図である。トラフィックスロットリング回路６００は、図３のメモリシステム、図４のメモリコントローラ、又は、複数のメモリチャネル若しくはサブチャネルを使用する他の適切なシステムにおいて使用するのに適している。

【0042】

この例におけるトラフィックスロットリング回路６００は、「ＵＭＣ０」と指定されたメモリコントローラ内で具現化されるが、この「ＵＭＣ０」というメモリコントローラは、他の２つの「ＵＭＣ１」及び「ＵＭＣ２」を含むメモリコントローラのグループ内に存在する。トラフィックスロットリング回路６００は、「ＣＡＳＳＥＮＴ ＵＭＣ１」とラベル付けされた第１の入力と、「ＣＡＳＳＥＮＴ ＵＭＣ２」とラベル付けされた第２の入力と、「ＣＡＳＳＥＮＴ ＵＭＣ０」とラベル付けされた出力と、を有し、窓監視回路６０２と、同期カウンタ６０４と、ランプカウンタ６０６と、スロットリングプロセスを実施するスロットリングロジックと、を含む。また、トラフィックスロットリング回路６００は、同期カウンタ６０４を他のメモリコントローラの同期カウンタと調整するための同期入力（図示せず）を含んでもよい。

【0043】

ＣＡＳＳＥＮＴ ＵＭＣ０出力は、列アドレスストローブ（ＣＡＳ）がＵＭＣ０によってディスパッチされたことを示すために使用され、例えば、図３に示すように、ＵＭＣ１及びＵＭＣ２のトラフィックスロットリング回路に供給される。ＣＡＳＳＥＮＴ ＵＭＣ１及びＣＡＳＳＥＮＴ ＵＭＣ２は、ＵＭＣ１及びＵＭＣ２から同様の信号を受信する。窓監視回路６０２は、第１の所定の期間にわたってＵＭＣ０のアービタ並びにＵＭＣ１及びＵＭＣ２の追加のアービタによって取り上げられた読取りコマンド及び書込みコマンドの数を測定する。この実施形態では、測定は、第１の期間中に、ＵＭＣ０においてディスパッチされたＣＡＳコマンドと、ＵＭＣ１及びＵＭＣ２から受信されたＣＡＳＳＥＮＴインジケータと、をカウントすることによって実行される。

【0044】

同期カウンタ６０４は、概して、複数のメモリコントローラ間で調整することによってランプアップ制限を課す「トグル」回路として動作する。この実施形態では、同期カウンタ６０４は、メモリコントローラの各コマンドサイクル（コマンドサイクル当たり８クロックサイクル）で０、１、２のカウントを循環し、以下で更に説明するように、メモリコントローラＵＭＣ０、ＵＭＣ１、ＵＭＣ２のうち何れが、特定の条件下で各コマンドサイクルにおいて読取りコマンド及び書込みコマンドを送信するのを許可されているかを直接示す。同期カウンタは、同期信号を受信して、ＵＭＣ１及びＵＭＣ２における同期カウンタと同期されるのを保証することができる。

【0045】

ランプカウンタ６０６は、この例においてランプアップ限界を追跡するために使用される。ランプカウンタ６０６は、ＵＭＣ１又はＵＭＣ２から受信したＣＡＳＳＥＮＴ信号の立ち上がりエッジによって示されるように、ＵＭＣ１又はＵＭＣ２の一方がＣＡＳコマンドを送信した場合に開始される。この実施形態では、ランプカウンタ６０６は、指定された値からカウントダウンし、図７に関して更に説明するように、ＵＭＣ０におけるＣＡＳコマンドの送信を遅延させるために２つの異なるモードで使用される。

【0046】

いくつかの実施形態では、このカウンタ及びシグナリングの構成が使用されるが、他の実施形態は、もちろん、様々なカウンタ及びタイマ構成を使用して同様の機能を達成することができる。

【0047】

図７は、いくつかの実施形態による、トラフィックをスロットリングするための別のプロセスのフロー図７００である。プロセスは、図３のメモリシステム及び図６のトラフィックスロットリング回路とともに使用するのに適しており、概して、メモリコントローラにおいて低アクティビティ状態を脱した後にランプアップ制限を課す（例えば、図５のブロック５１０）、１つの例示的な方法を提供する。プロセスは、メモリコントローラのグループ又は象限内の各メモリコントローラにおいて実行される。プロセスステップが順番に示されているが、この順番は限定的なものではなく、ステップは、概して、トラフィックスロットリング回路６００内のデジタル論理によって並列に実行される。

【0048】

プロセスはブロック７０２で始まり、ここで、象限レベルのスロットリングがイネーブルされているか否かを判定し、これは、この実装では構成レジスタ内のビットによって判定される。象限レベルのスロットリングは、図３のメモリコントローラ３１０、３２０、３３０等の複数のメモリコントローラ間で、アイドル状態からのランプアップを調整する１つの方法を提供する。

【0049】

象限レベルスロットリングが使用される場合、プロセスブロック７０４は、２つのメモリコントローラ（ＵＭＣ）のＣＡＳＳＥＮＴ信号がアサートされ、ランプカウンタが非０である場合、アービタによって選択されたＣＡＳコマンドとしてブロックする。上述したように、この実装におけるランプカウンタ６０６は、０までカウントダウンして、スロットリングコマンドのための遅延期間を提供する。

【0050】

ブロック７０６において、別のメモリコントローラから１つのＣＡＳＳＥＮＴ信号のみがアサートされる場合、プロセスは、同期カウンタ６０４が現在のメモリコントローラを示す場合に、ＣＡＳが現在のメモリコントローラから送信されるのを可能にする。

【0051】

象限レベルのスロットリングがイネーブルされていない場合、ブロック７０８～７１２のプロセスが使用される。ブロック７０８において、プロセスは、グループ内の任意の他のメモリコントローラがＣＡＳＳＥＮＴ信号をアサートし、ランプカウンタ６０６が非０である場合に、現在のメモリコントローラから送信されているＣＡＳコマンドをブロックする。ブロック７１０において、ランプカウンタ６０６が０に一旦達すると、同期カウンタ６０４が現在のメモリコントローラを示す場合の、ＣＡＳが現在のメモリコントローラから送信されることが許可される。ブロック７１２において、プロセスは、２つのＣＡＳＳＥＮＴ信号が他のメモリコントローラから同時にアサートされる場合、スロットリングを終了し、現在のメモリコントローラの通常動作を再開する。

【0052】

このプロセスは、同期カウンタ及びランプカウンタを使用するが、他のプロセスは、もちろん、アービタによって発行される読取りコマンド及び書込みコマンドの数を制限するために他の方式を使用することができる。

【0053】

レジスタ設定は、象限レベルのスロットリングを構成するために提供される。象限レベルのスロットリングを可能にするために、レジスタ設定が提供される。レジスタ設定は、スロットリングを必要とするアイドル状態の検出を構成するために提供され、アクティブ化されているアイドル状態を考慮するための非アクティブのクロックサイクルの数を含む。ランプ率設定は、象限レベルスロットリング中に各々監視された窓期間に対する最大増加を提供する。スロットル長設定は、時間窓の間にランプレートに達した場合に次のＣＡＳを遅延させるためのクロックサイクル数を提供する。

【0054】

図３のメモリシステム、図２のデュアルチャネルメモリコントローラ及び図６のトラフィックスロットリング回路、又は、それらの任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であり得る。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされてもよい。次に、マスクを、様々な半導体製造工程で使用して、集積回路を製造してもよい。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（ＧＤＳ）ＩＩデータであってもよい。

【0055】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、デュアルチャネルメモリコントローラが例として使用されているが、本明細書の技術は、データファブリック及びホストデータ処理システムに透過的な方法でそれらの容量を組み合わせるために、３つ以上のメモリチャネルに適用されてもよい。例えば、３つ又は４つのメモリチャネルは、各チャネルに対して個別のコマンドキュー及びメモリチャネル制御回路を提供する一方で、単一のインターフェースと、アドレスデコーダと、個々のメモリチャネルから独立した要求クレジットをデータファブリックに発行するクレジット制御回路と、を提供することによって、本明細書の技術を使用して制御され得る。更に、デュアルチャネルメモリコントローラ２１０の内部アーキテクチャは、異なる実施形態では変化し得る。デュアルチャネルメモリコントローラ２１０は、高帯域幅メモリ（ＨＢＭ）、ＲＡＭｂｕｓ ＤＲＡＭ（ＲＤＲＡＭ）等のように、ＤＤＲｘ以外の他のタイプのメモリとインターフェースすることができる。図示した実施形態は、個別のＤＩＭＭ又はＳＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各モジュールは、複数のランクをサポートすることができる。更に他の実施形態は、ホストマザーボードに取り付けられたＤＲＡＭ等のように、特定のモジュールに含まれていない他のタイプのＤＲＡＭモジュール又はＤＲＡＭを含むことができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【要約】

アービタは、メモリにディスパッチするためのコマンドをコマンドキューから取り出すように動作可能である。アービタは、１つ以上の追加のアービタと協調して過剰な電力使用量の増加を緩和するためのトラフィックスロットル回路を含む。トラフィックスロットル回路は、監視回路及びスロットル回路を含む。監視回路は、第１の所定の期間にわたって、アービタ及び１つ以上の追加のアービタによって選択された読取りコマンド及び書込みコマンドの数を測定する。スロットル回路は、低アクティビティ状態に応じて、第２の所定の期間中にアービタによって発行される読取り及び書込みコマンドの数を制限する。
【選択図】図３

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】