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特許7703670三次元メモリデバイスおよび三次元メモリデバイスの製造方法、ならびに三次元メモリ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-06-27

(45)【発行日】2025-07-07

(54)【発明の名称】三次元メモリデバイスおよび三次元メモリデバイスの製造方法、ならびに三次元メモリ

(51)【国際特許分類】

H10B 43/27 20230101AFI20250630BHJP

H10B 43/40 20230101ALI20250630BHJP

H10B 80/00 20230101ALI20250630BHJP

H10D 30/69 20250101ALI20250630BHJP

H10D 30/01 20250101ALI20250630BHJP

H01L 21/02 20060101ALI20250630BHJP

H01L 25/07 20060101ALI20250630BHJP

H01L 25/065 20230101ALI20250630BHJP

H01L 25/18 20230101ALI20250630BHJP

【ＦＩ】

H10B43/27

H10B43/40

H10B80/00

H10D30/69

H10D30/01 501

H01L21/02 B

H01L25/08 C

【請求項の数】 16

(21)【出願番号】P 2023546108

(86)(22)【出願日】2022-03-22

(65)【公表番号】

(43)【公表日】2024-01-31

(86)【国際出願番号】 CN2022082306

(87)【国際公開番号】W WO2022206495

(87)【国際公開日】2022-10-06

【審査請求日】2023-07-28

(31)【優先権主張番号】202110330026.2

(32)【優先日】2021-03-27

(33)【優先権主張国・地域又は機関】CN

【前置審査】

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】ＹａｎｇｔｚｅＭｅｍｏｒｙＴｅｃｈｎｏｌｏｇｉｅｓＣｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８Ｗｅｉｌａｉ３ｒｄＲｏａｄ，ＥａｓｔＬａｋｅＨｉｇｈ－ｔｅｃｈＤｅｖｅｌｏｐｍｅｎｔＺｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山靖彦

(74)【代理人】

【識別番号】100188558

【弁理士】

【氏名又は名称】飯田雅人

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広信哉

(72)【発明者】

【氏名】胡思平

【審査官】宮本博司

(56)【参考文献】

【文献】特開２０２０－０４７８１４（ＪＰ，Ａ）

【文献】国際公開第２０１８／１３５１９４（ＷＯ，Ａ１）

【文献】特開２０１４－１６５１９１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０２９５０４３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０３２８１８６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ４３／２７

Ｈ１０Ｂ４３／４０

Ｈ１０Ｂ８０／００

Ｈ１０Ｄ３０／６９

Ｈ１０Ｄ３０／０１

Ｈ０１Ｌ２１／０２

Ｈ０１Ｌ２５／０７

Ｈ０１Ｌ２５／１８

Ｈ０１Ｌ２５／０６５

(57)【特許請求の範囲】

【請求項1】

連続的に積層された少なくとも２つのメモリセルを備える三次元メモリデバイスであって、前記少なくとも２つのメモリセルは、第１のメモリセルと、前記第１のメモリセルの上に積層された少なくとも１つの第２のメモリセルとを含み、各メモリセルは、
相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスと、
前記メモリアレイデバイスの前記ＣＭＯＳデバイスから離れる方向を向いた面上に配設され、前記ＣＭＯＳデバイスに電気接続されたコンタクトの第１のセットと
を備え、
前記第２のメモリセルは、コンタクトの第２のセットをさらに備え、前記コンタクトの第２のセットは、前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた面上に配設され、前記第２のメモリセルの前記ＣＭＯＳデバイスに電気接続され、
前記第１のメモリセルの前記メモリアレイデバイスは、隣接する第２のメモリセルの前記ＣＭＯＳデバイスにボンディングされ、前記第１のメモリセルの前記コンタクトの第１のセットは、前記隣接する第２のメモリセルの前記コンタクトの第２のセットに対応して電気接続され、
第２のメモリセルが１つ存在する場合に、前記第２のメモリセルは、前記第１のメモリセル上に積層された外方の第２のメモリセルであり、前記外方の第２のメモリセルの前記コンタクトの第１のセットは、外部デバイスに接続するために使用され、
第２のメモリセルが複数存在する場合に、複数の第２のメモリセルは、前記第１のメモリセルの上に連続的に積層され、前記第２のメモリセルの中の２つの隣接し合う第２のメモリセルについて、前記第１のメモリセルに近い第２のメモリセルの前記コンタクトの第１のセットは、前記第１のメモリセルから遠くに位置する第２のメモリセルの前記コンタクトの第２のセットに対応して電気接続され、積層方向に沿って前記第１のメモリセルから最も遠く離れた第２のメモリセルが、外方の第２のメモリセルとして規定され、前記外方の第２のメモリセルの前記コンタクトの第１のセットは、外部デバイスに対して接続するために使用され、
前記メモリアレイデバイスは、アレイ基板を備え、各メモリセルの前記コンタクトの第１のセットは、対応するメモリアレイデバイスの前記アレイ基板の、対応するＣＭＯＳデバイスから離れる方向を向いた面上に配設され、
前記ＣＭＯＳデバイスは、ＣＭＯＳ基板を備え、前記第２のメモリセルの前記コンタクトの第２のセットは、前記第２のメモリセルの前記ＣＭＯＳ基板の、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた面上に配設される、三次元メモリデバイス。

【請求項2】

絶縁層と、前記絶縁層内に埋設されたアレイパッドとをさらに備え、前記絶縁層は、前記外方の第２のメモリセルの前記第１のメモリセルから離れる方向を向いた面と、前記外方の第２のメモリセルの前記コンタクトの第１のセットとを覆い、前記アレイパッドは、前記外方の第２のメモリセルの前記コンタクトの第１のセットに対応して電気接続され、前記外部デバイスに接続するために使用される、請求項１に記載の三次元メモリデバイス。

【請求項3】

前記絶縁層の前記外方の第２のメモリセルから離れる方向を向いた面を覆う保護層をさらに備え、
前記保護層は、前記アレイパッドに対応する位置に開口を備え、前記アレイパッドは、前記外部デバイスに対して接続するために前記開口を通して露出される、請求項２に記載の三次元メモリデバイス。

【請求項4】

各メモリセルが、相互接続チャネルをさらに備え、前記相互接続チャネルは、前記相互接続チャネルが位置する前記メモリセルの前記メモリアレイデバイスおよび前記ＣＭＯＳデバイスの中に配設され、
前記相互接続チャネルは、前記相互接続チャネルが位置する前記メモリセルの前記コンタクトの第１のセットおよび前記ＣＭＯＳデバイスにそれぞれ電気接続され、それにより前記コンタクトの第１のセットは、前記相互接続チャネルを介して前記ＣＭＯＳデバイスに電気接続される、請求項１から３の何れか一項に記載の三次元メモリデバイス。

【請求項5】

前記第２のメモリセルは、導電性チャネルをさらに備え、前記導電性チャネルは、前記第２のメモリセルの前記ＣＭＯＳ基板を貫通し、前記第２のメモリセルの前記コンタクトの第２のセットおよび前記ＣＭＯＳデバイスにそれぞれ電気接続され、それにより、前記コンタクトの第２のセットは、前記導電性チャネルが位置する前記第２のメモリセルの前記ＣＭＯＳデバイスに前記導電性チャネルを介して電気接続される、請求項４に記載の三次元メモリデバイス。

【請求項6】

前記第１のメモリセルの前記メモリアレイデバイスおよび前記第２のメモリセルの前記メモリアレイデバイスのそれぞれが、事前設定された層数のメモリ層を備え、前記事前設定された層数の数値は、０より大きく５００未満の整数である、請求項１から３のいずれか一項に記載の三次元メモリデバイス。

【請求項7】

【請求項8】

第２のメモリセルが複数存在し、以下のステップを、すなわち
前記第１のメモリセルの前記メモリアレイデバイスの、前記第１のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に前記第２のメモリセルの中の１つを積層し、前記第１のメモリセルの前記メモリアレイデバイスに前記第２のメモリセルの中の１つの前記ＣＭＯＳデバイスをボンディングすることにより、前記第２のメモリセルの中の１つの前記コンタクトの第２のセットが、前記第１のメモリセルの前記コンタクトの第１のセットに対応して電気接続される、ステップと、
外方の第２のメモリセルの前記メモリアレイデバイスの、前記外方の第２のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に、前記第２のメモリセルの中の他の１つを積層し、前記外方の第２のメモリセルの前記メモリアレイデバイスに前記第２のメモリセルの中の前記他の１つの前記ＣＭＯＳデバイスをボンディングすることにより、前記外方の第２のメモリセルの前記コンタクトの第１のセットが、前記第２のメモリセルの中の前記他の１つの前記コンタクトの第２のセットに対応して電気接続され、複数の第２のメモリセルが前記第１のメモリセル上に連続的に積層されるまで本ステップを反復する、ステップであって、前記外方の第２のメモリセルは、前記第１のメモリセルの上に積層された、および積層方向に沿って前記第１のメモリセルから最も遠くに位置する第２のメモリセルである、ステップと
を含む、請求項７に記載の三次元メモリデバイスの製造方法。

【請求項9】

【請求項10】

他のメモリセルの上に前記第２のメモリセルを積層し、前記他のメモリセルの前記メモリアレイデバイスに前記第２のメモリセルの前記ＣＭＯＳデバイスをボンディングした後に、以下のステップを、すなわち
前記第２のメモリセルの前記コンタクトの第１のセットを露出させるために前記キャリアを除去するステップ
をさらに含み、
前記他のメモリセルは、前記第１のメモリセルである、請求項９に記載の三次元メモリデバイスの製造方法。

【請求項11】

【請求項12】

前記第２のメモリセルから離れる方向を向いた前記絶縁層の面上に開口を有する保護層を形成し、それにより前記保護層が前記絶縁層を覆い、前記開口が前記アレイパッドを露出させる、ステップをさらに含む、請求項１１に記載の三次元メモリデバイスの製造方法。

【請求項13】

前記第２のメモリセルの前記メモリアレイデバイスの、前記第２のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面に対して、前記キャリアを装着する前記ステップは、具体的には、
前記第２のメモリセルに対面する前記キャリアの面を、および／または、前記第２のメモリセルの前記メモリアレイデバイスの、前記第２のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面を、熱硬化性接着剤、紫外線照射硬化性接着剤、熱分解性接着剤、またはレーザ分解性接着剤の中の任意のボンディング接着剤で被覆するステップと、
一時的ボンディングプロセスまたは永久的ボンディングプロセスにより、前記第２のメモリセルの前記メモリアレイデバイスの、前記第２のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた前記面に対して前記キャリアをボンディングするステップと
を含む、請求項９に記載の三次元メモリデバイスの製造方法。

【請求項14】

三次元メモリデバイスの製造方法であって、
コンタクトの第１のセットと、相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスとをそれぞれが備える、第１のメモリセルおよび第２のメモリセルを用意するステップであって、前記コンタクトの第１のセットは、前記メモリアレイデバイスの前記ＣＭＯＳデバイスから離れる方向を向いた面上に配設され、前記ＣＭＯＳデバイスに電気接続される、ステップと、
前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた面をシンニングするステップと、
前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた前記面上にコンタクトの第２のセットを形成するステップであって、前記コンタクトの第２のセットは、前記第２のメモリセルの前記ＣＭＯＳデバイスに電気接続される、ステップと、
前記第１のメモリセルの前記メモリアレイデバイスの、前記第１のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に前記第２のメモリセルを積層し、前記第２のメモリセルの前記ＣＭＯＳデバイスに前記第１のメモリセルの前記メモリアレイデバイスをボンディングすることにより、前記第１のメモリセルの前記コンタクトの第１のセットが、前記第２のメモリセルの前記コンタクトの第２のセットに対応して電気接続される、ステップと
を含み、
各メモリセルが、相互接続チャネルをさらに備え、前記相互接続チャネルは、前記相互接続チャネルが位置する前記メモリセルの前記メモリアレイデバイスおよび前記ＣＭＯＳデバイスの中に配設され、前記相互接続チャネルが位置する前記メモリセルの前記コンタクトの第１のセットおよび前記ＣＭＯＳデバイスのそれぞれに電気接続され、前記コンタクトの第１のセットは、前記相互接続チャネルを介して前記ＣＭＯＳデバイスに電気接続され、前記ＣＭＯＳデバイスはＣＭＯＳ基板を備え、
前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた前記面上に前記コンタクトの第２のセットを形成する前記ステップは、具体的には、
前記ＣＭＯＳ基板を貫通するビアを前記第２のメモリセルの前記ＣＭＯＳ基板上に形成するステップであって、前記ビアは、前記第２のメモリセルの前記相互接続チャネルの少なくとも一部を露出させる、ステップと、
前記ビア内に導電性媒体を充填することにより、前記第２のメモリセルの前記相互接続チャネルに電気接続される導電性チャネルを形成するステップと、
前記第２のメモリセルの前記相互接続チャネルから遠く離れた前記導電性チャネルの端部から前記第２のメモリセルの前記コンタクトの第２のセットを形成することにより、前記コンタクトの第２のセットは、前記導電性チャネルを介して前記第２のメモリセルの前記相互接続チャネルに電気接続される、ステップと
を含む、三次元メモリデバイスの製造方法。

【請求項15】

三次元メモリデバイスの製造方法であって、
コンタクトの第１のセットと、相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスとをそれぞれが備える、第１のメモリセルおよび第２のメモリセルを用意するステップであって、前記コンタクトの第１のセットは、前記メモリアレイデバイスの前記ＣＭＯＳデバイスから離れる方向を向いた面上に配設され、前記ＣＭＯＳデバイスに電気接続される、ステップと、
前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた面をシンニングするステップと、
前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた前記面上にコンタクトの第２のセットを形成するステップであって、前記コンタクトの第２のセットは、前記第２のメモリセルの前記ＣＭＯＳデバイスに電気接続される、ステップと、
前記第１のメモリセルの前記メモリアレイデバイスの、前記第１のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に前記第２のメモリセルを積層し、前記第２のメモリセルの前記ＣＭＯＳデバイスに前記第１のメモリセルの前記メモリアレイデバイスをボンディングすることにより、前記第１のメモリセルの前記コンタクトの第１のセットが、前記第２のメモリセルの前記コンタクトの第２のセットに対応して電気接続される、ステップと
を含み、
第２のメモリセルが複数存在し、以下のステップを、すなわち
前記第１のメモリセルの前記メモリアレイデバイスの、前記第１のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に前記第２のメモリセルの中の１つを積層し、前記第１のメモリセルの前記メモリアレイデバイスに前記第２のメモリセルの中の１つの前記ＣＭＯＳデバイスをボンディングすることにより、前記第２のメモリセルの中の１つの前記コンタクトの第２のセットが、前記第１のメモリセルの前記コンタクトの第１のセットに対応して電気接続される、ステップと、
外方の第２のメモリセルの前記メモリアレイデバイスの、前記外方の第２のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に、前記第２のメモリセルの中の他の１つを積層し、前記外方の第２のメモリセルの前記メモリアレイデバイスに前記第２のメモリセルの中の前記他の１つの前記ＣＭＯＳデバイスをボンディングすることにより、前記外方の第２のメモリセルの前記コンタクトの第１のセットが、前記第２のメモリセルの中の前記他の１つの前記コンタクトの第２のセットに対応して電気接続され、複数の第２のメモリセルが前記第１のメモリセル上に連続的に積層されるまで本ステップを反復する、ステップであって、前記外方の第２のメモリセルは、前記第１のメモリセルの上に積層された、および積層方向に沿って前記第１のメモリセルから最も遠くに位置する第２のメモリセルである、ステップと
を含み、
前記第１のメモリセルの前記メモリアレイデバイスと前記ＣＭＯＳデバイスとの間のボンディング、前記第２のメモリセルの前記メモリアレイデバイスと前記ＣＭＯＳデバイスとの間のボンディング、前記第１のメモリセルの前記メモリアレイデバイスと前記第２のメモリセルの前記ＣＭＯＳデバイスとの間のボンディング、および前記第２のメモリセルの前記メモリアレイデバイスと前記他の第２のメモリセルの前記ＣＭＯＳデバイスとの間のボンディングのために使用される方法が、エクスタッキングボンディングプロセスを含む、三次元メモリデバイスの製造方法。

【請求項16】

請求項１から６のいずれか一項に記載の三次元メモリデバイスを備える三次元メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本願は、２０２１年３月２７日に出願された「ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬＭＥＭＯＲＹＤＥＶＩＣＥＡＮＤＭＡＮＵＦＡＣＴＵＲＩＮＧＭＥＴＨＯＤＴＨＥＲＥＯＦＡＮＤＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬＭＥＭＯＲＹ」と題する中国特許出願第２０２１１０３３００２６．２号に基づく出願であり、この中国特許出願に基づく利益を主張する。この中国特許出願は、参照によりその全体が本明細書に組み込まれる。

【0002】

技術分野
本開示は、半導体デバイスの技術分野に関し、詳細には三次元メモリデバイスおよび三次元メモリデバイスの製造方法、ならびにかかる三次元メモリデバイスを備える三次元メモリに関する。

【背景技術】

【0003】

３ＤＮＡＮＤメモリは、新進のタイプの三次元メモリであり、メモリチップ内に複数のデータメモリ層を鉛直方向に積層することにより、２ＤＮＡＮＤメモリまたはプレーナ型ＮＡＮＤメモリが抱える記憶容量限度の問題に対処する。このメモリチップは、ＣＭＯＳデバイスと、ステップ構造を有するメモリアレイデバイスとを備える。ＣＭＯＳデバイスおよびメモリアレイデバイスは、基板上にそれぞれ別個に形成され、各基板から遠く離れたＣＭＯＳデバイスおよびメモリアレイデバイスの面同士が、相互に電気接続される。

【0004】

３ＤＮＡＮＤメモリにおける高密度設計の必要性の高まりと共に、メモリチップのメモリアレイデバイス内のメモリ層は、次第に増加しつつある。しかしながら、先行技術では、メモリ層のスタック層数の増加により、メモリアレイデバイスのステップ構造のステップ層数およびフットプリントの両方が増大し、それによってメモリアレイデバイスの基板面積が増大する。したがって、これは、メモリアレイデバイスの基板とＣＭＯＳデバイスの基板との間における面積の不釣合いを結果としてもたらし、メモリチップに未利用空間が生じるため、次世代３ＤＮＡＮＤメモリの開発およびボリューム小型化にとって好ましいものではない。

【発明の概要】

【課題を解決するための手段】

【0005】

本開示の一態様は、連続的に積層された少なくとも２つのメモリセルを備える三次元メモリデバイスを提供する。これらの少なくとも２つのメモリセルは、第１のメモリセルと、第１のメモリセルの上に積層された少なくとも１つの第２のメモリセルとからなり、各メモリセルは、
相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスと、
メモリアレイデバイスのＣＭＯＳデバイスから離れる方向を向いた面上に配設され、ＣＭＯＳデバイスに電気接続されたコンタクトの第１のセットと
を備え、
第２のメモリセルは、コンタクトの第２のセットをさらに備え、コンタクトの第２のセットは、第２のメモリセルのＣＭＯＳデバイスの、第２のメモリセルのメモリアレイデバイスから離れる方向を向いた面上に配設され、第２のメモリセルのＣＭＯＳデバイスに電気接続され、
第１のメモリセルのメモリアレイデバイスは、隣接する第２のメモリセルのＣＭＯＳデバイスにボンディングされ、第１のメモリセルのコンタクトの第１のセットは、隣接する第２のメモリセルのコンタクトの第２のセットに対応して電気接続され、
第２のメモリセルが１つ存在する場合に、第２のメモリセルは、第１のメモリセル上に積層された外方の第２のメモリセルであり、外方の第２のメモリセルのコンタクトの第１のセットは、外部デバイスに接続するために使用され、
第２のメモリセルが複数存在する場合に、複数の第２のメモリセルは、第１のメモリセルの上に連続的に積層され、第２のメモリセルの中の２つの隣接し合う第２のメモリセルについて、第１のメモリセルに近い第２のメモリセルのコンタクトの第１のセットは、第１のメモリセルから遠くに位置する第２のメモリセルのコンタクトの第２のセットに対応して電気接続され、積層方向に沿って第１のメモリセルから最も遠く離れた第２のメモリセルが、外方の第２のメモリセルとして規定され、外方の第２のメモリセルのコンタクトの第１のセットは、外部デバイスに対して接続するために使用される。

【0006】

本開示の他の態様は、三次元メモリデバイスの製造方法をさらに提供する。この製造方法は、以下のステップを、すなわち
コンタクトの第１のセットと、相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスとをそれぞれが備える、第１のメモリセルおよび第２のメモリセルを用意するステップであって、コンタクトの第１のセットが、メモリアレイデバイスのＣＭＯＳデバイスから離れる方向を向いた面上に配設され、ＣＭＯＳデバイスに電気接続される、ステップと、
第２のメモリセルのＣＭＯＳデバイスの、第２のメモリセルのメモリアレイデバイスから離れる方向を向いた面をシンニングするステップと、
第２のメモリセルのＣＭＯＳデバイスの、第２のメモリセルのメモリアレイデバイスから離れる方向を向いた面上にコンタクトの第２のセットを形成するステップであって、コンタクトの第２のセットは、第２のメモリセルのＣＭＯＳデバイスに電気接続される、ステップと、
第１のメモリセルのメモリアレイデバイスの、第１のメモリセルのＣＭＯＳデバイスから離れる方向を向いた面上に第２のメモリセルを積層し、第２のメモリセルのＣＭＯＳデバイスに第１のメモリセルのメモリアレイデバイスをボンディングすることにより、第１のメモリセルのコンタクトの第１のセットが、第２のメモリセルのコンタクトの第２のセットに対応して電気接続される、ステップと
を含む。

【0007】

本開示のさらに他の態様は、上述の三次元メモリデバイスを備える三次元メモリをさらに提供する。

【図面の簡単な説明】

【0008】

【図1】本開示の一実施形態により実現される三次元メモリデバイスの概略断面図である。

【図2】本開示の他の一実施形態により実現される三次元メモリデバイスの概略断面図である。

【図3】本開示により実現される三次元メモリデバイスの製造方法の流れ図である。

【図4】三次元メモリデバイスのメモリセルの形成プロセスの概略図であり、メモリアレイデバイスおよびＣＭＯＳデバイスの概略断面図である。

【図5】三次元メモリデバイスのメモリセルの形成プロセスの概略図であり、ボンディング後の図４に示すようなメモリアレイデバイスおよびＣＭＯＳデバイスの概略断面図である。

【図6】三次元メモリデバイスのメモリセルの形成プロセスの概略図であり、アレイ基板がシンニングされた後の図５に示すようなメモリアレイデバイスおよびＣＭＯＳデバイスの概略断面図である。

【図7】三次元メモリデバイスのメモリセルの形成プロセスの概略図であり、メモリアレイデバイスのＣＭＯＳデバイスから離れる方向を向いた面上にコンタクトの第１のセットを形成し、第１のボンディング層で覆われた後の、図６に示すようなメモリアレイデバイスおよびＣＭＯＳデバイスの概略断面図である。

【図8】ＣＭＯＳデバイスから離れる方向を向いたメモリアレイデバイスの面に対してキャリアを装着し、第２のメモリセルを上下反転した後の、図７に示すような第２のメモリセルの概略断面図である。

【図9】ＣＭＯＳ基板がシンニングされた後の、図８に示すような第２のメモリセルの概略断面図である。

【図10】ＣＭＯＳ基板上に導電性チャネルを形成し、続いて第１の絶縁層および第２の絶縁層でＣＭＯＳ基板のメモリアレイデバイスから離れる方向を向いた面を覆った後の、図９に示すような第２のメモリセルの概略断面図である。

【図11】第２の絶縁層の上にコンタクトの第２のセットを形成し、第２のボンディング層で覆われた後の、図１０に示すような第２のメモリセルの概略断面図である。

【図12】第２のメモリセルを上下反転し、第１のメモリセルに第２のメモリセルをボンディングした後の、図１１に示すような第２のメモリセルの概略断面図である。

【図13】第２のメモリセルからキャリアを除去し、第２のメモリセルの第１のボンディング層をシンニングしてコンタクトの第１のセットを露出させた後の、図１２に示すような第１のメモリセルおよび第２のメモリセルの概略断面図である。

【発明を実施するための形態】

【0009】

上述した図面と組み合わせて、以下の詳細な説明において本開示をさらに説明する。

【0010】

以降では、本開示の実施形態の図面と組み合わせて、本開示の実施形態における技術的解決策を明確かつ十分に説明する。自明なことではあるが、説明される実施形態は、本開示の実施形態の一部にすぎず、すべてではない。創造的努力を伴わずに本開示の実施形態に基づいて当業者が実現し得るあらゆる他の実施形態もまた、本開示の保護範囲に含まれる。

【0011】

本開示の説明において、「上方」、「下方」、「内側」、「外側」、等の用語は、図面に示すような配向または位置関係に基づく配向または位置関係を示し、これは、本開示の説明を容易にし単純化することのみを目的としており、指摘のデバイスまたは要素がある特定の配向を有しある特定の配向で構成および動作されなければならないと指摘または示唆するものではなく、したがって本開示を限定するものとして理解され得るものではない点に留意されたい。さらに、「第１の」、「第２の」、等の用語は、説明を目的とするものにすぎず、相対的重要度を指摘または示唆するものとして解釈され得るものではない。

【0012】

図１および図２を参照すると、本開示は、連続的に積層された少なくとも２つのメモリセルからなる三次元メモリデバイスを提供する。これらの少なくとも２つのメモリセルは、第１のメモリセル１００と、第１のメモリセル１００の上に積層された少なくとも１つの第２のメモリセル２００とからなる。図１に示すように、本開示の一実施形態では、第２のメモリセル２００の個数は、１つであり、第１のメモリセル１００および１つの第２のメモリセル２００は、積層されることにより三次元メモリデバイス１０００を構成する。図２に示すように、本開示の別の実施形態では、第２のメモリセル２００の個数は、複数であり（２つまたはそれ以上）、複数の第２のメモリセル２００が、第１のメモリセル１００の上に連続的に積層され、第１のメモリセル１００および複数の第２のメモリセル２００は、積層されることにより三次元メモリデバイス１０００ｂを構成する。本開示により提供される三次元メモリデバイスは、少なくとも２つのメモリセルを積層することによって形成され、したがって高い記憶密度を有する。

【0013】

図１および図２に示すように、本開示のいくつかの実施形態では、各メモリセルが、積層され相互に電気接続されたメモリアレイデバイス１０およびＣＭＯＳデバイス２０と、メモリアレイデバイス１０のＣＭＯＳデバイス２０から離れる方向を向いた面上に配設され、ＣＭＯＳデバイス２０と電気接続されたコンタクトの第１のセット４０とを備える。本開示のいくつかの実施形態では、各メモリセルのメモリアレイデバイス１０およびＣＭＯＳデバイス２０は、ボンディングにより接続されることによって相互間の電気接続を確立し得る。当然ながら、他の実施形態では、各メモリセルのメモリアレイデバイス１０およびＣＭＯＳデバイス２０は、有線接続、導電接触接続、プラグイン接続、等を含むがこれらに限定されない他の手段によって電気接続を確立してもよい。

【0014】

メモリアレイデバイス１０は、アレイ基板１１と、アレイ基板１１のＣＭＯＳデバイス２０に近い面上に配設されたメモリアレイとを備え、このメモリアレイは、データ記憶機能を有し、複数のメモリ層１３と、複数のメモリ層１３を貫通し相互に接続させる複数のメモリストリングとを備える。各メモリセルのコンタクトの第１のセット４０は、アレイ基板１１のＣＭＯＳデバイス２０から離れる方向を向いた面上に配設される。ＣＭＯＳデバイス２０は、ＣＭＯＳ基板２１と、ＣＭＯＳ基板２１のメモリアレイデバイス１０に近い面上に配設されたＣＭＯＳ回路とを備え、このＣＭＯＳ回路は、メモリアレイデバイス１０に対する論理制御および記憶データの読取り等を行うために使用される。

【0015】

図１および図２に示すように、本開示のいくつかの実施形態では、各メモリセルは、相互接続チャネル３０をさらに備え、この相互接続チャネル３０は、相互接続チャネル３０が位置するメモリセルのコンタクトの第１のセット４０およびＣＭＯＳデバイス２０とそれぞれ電気接続される。これにより、コンタクトの第１のセット４０は、相互接続チャネル３０を介してＣＭＯＳデバイス２０と電気接続される。本開示のいくつかの実施形態では、相互接続チャネル３０は、相互接続チャネル３０が位置するメモリセルのメモリアレイデバイス１０およびＣＭＯＳデバイス２０の中に配設され、アレイ基板１１およびＣＭＯＳ基板２１に対して垂直方向をなす。当然ながら、他の実施形態では、相互接続チャネル３０は、アレイ基板１１およびＣＭＯＳ基板２１に対して垂直方向をなさなくてもよく、アレイ基板１１に対して垂直方向をなすかまたはＣＭＯＳ基板２１に対して垂直方向をなしてもよい。

【0016】

本開示のいくつかの実施形態では、各第２のメモリセル２００は、コンタクトの第２のセット５０をさらに備える。いくつかの実施形態では、コンタクトの第２のセット５０は、第２のメモリセル２００のＣＭＯＳデバイス２０の、第２のメモリセル２００のメモリアレイデバイス１０から離れる方向を向いた面上に配設され、第２のメモリセル２００のＣＭＯＳデバイス２０と電気接続される。

【0017】

図１および図２に示すように、本開示のいくつかの実施形態では、第１のメモリセル１００のメモリアレイデバイス１０は、隣接する第２のメモリセル２００のＣＭＯＳデバイス２０にボンディングされ、これに対応して第１のメモリセル１００のコンタクトの第１のセット４０は、隣接する第２のメモリセル２００のコンタクトの第２のセット５０と電気接続されて、第１のメモリセル１００は、コンタクトの第１のセット４０およびコンタクトの第２のセット５０を介して隣接する第２のメモリセル２００に電気接続される。

【0018】

図１に示すように、本開示の一実施形態では、三次元メモリデバイス１０００内に第２のメモリセル２００が１つだけ存在する場合には、この第２のメモリセル２００は、第１のメモリセル１００上に積層された外方の第２のメモリセル２００となり、この外方の第２のメモリセル２００のコンタクトの第１のセット４０は、例えば三次元メモリデバイス１０００の駆動および制御等の機能を果たすための外部デバイス（例えば制御デバイスまたは駆動回路等）に対して接続するために使用される。

【0019】

図２に示すように、本開示の別の実施形態では、三次元メモリデバイス１０００ｂ内に第２のメモリセル２００が複数存在する場合には、これらの複数の第２のメモリセル２００は、第１のメモリセル１００上に連続的に積層される。これらの第２のメモリセル２００の中の隣接し合う２つの第２のメモリセル２００に関して、第１のメモリセル１００の近くに位置する第２のメモリセル２００のコンタクトの第１のセット４０が、第１のメモリセル１００から遠くに位置する第２のメモリセル２００のコンタクトの第２のセット５０に対応するように電気接続され、それによりこれらの２つの隣接し合う第２のメモリセル２００は、対応するコンタクトの第１のセット４０およびコンタクトの第２のセット５０を介して電気接続を確立し、さらに第１のメモリセル１００と第１のメモリセル１００上に連続的に積層された複数の第２のメモリセル２００とが、電気接続を確立する。積層方向に沿って第１のメモリセル１００から最も遠くに位置する第２のメモリセル２００が、第１のメモリセル１００上に積層された外方の第２のメモリセル２００であり、この外方の第２のメモリセル２００のコンタクトの第１のセット４０は、例えば三次元メモリデバイス１０００ｂの駆動および制御等の機能を果たすための外部デバイス（例えば制御デバイスまたは駆動回路等）に対して接続するために使用される。三次元メモリデバイス１０００ｂ内に積層されるメモリセルの個数は、三次元メモリデバイス１０００と比較してより多数となり、したがって三次元メモリデバイス１０００ｂの記憶密度は、より高くなることが理解されよう。

【0020】

本開示のこれらの実施形態では、少なくとも２つのメモリセルを連続的に積層し、対応するコンタクトの第１のセット４０およびコンタクトの第２のセット５０を介してこれら少なくとも２つのメモリセルの間における電気接続を確立することにより、各メモリセルのメモリアレイデバイス１０内に過度に多数のメモリ層１３を積層する必要を伴うことなく、高い記憶密度を有する三次元メモリデバイスを構成することができ、それにより各メモリセルのアレイ基板１１の面積は、過剰な広さにはならず、これは、各メモリセルのアレイ基板１１およびＣＭＯＳ基板２１を適切な面積比で配設するために好ましいものとなり、各メモリセル内における未利用空間をさらに縮小することが可能となり、三次元メモリデバイスの空間利用率を上昇させることが可能となる。

【0021】

アレイ基板１１およびＣＭＯＳ基板２１は共に、半導体材料または非導電性材料から作製され得る。ここで、半導体材料としては、シリコン、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、シリコンオンインシュレータ、ゲルマニウムオンインシュレータ、またはこれらの任意の適切な組合せが含まれるが、それらに限定されず、非導電性材料としては、ガラス、プラスチック、またはサファイアが含まれるが、それらに限定されない。本開示のこれらの実施形態では、アレイ基板１１およびＣＭＯＳ基板２１は共に、シリコン基板である。第１のメモリセル１００のＣＭＯＳ基板２１を除いて、三次元メモリデバイス内の任意のメモリセルのアレイ基板１１およびＣＭＯＳ基板２１が、三次元メモリデバイスのボリューム縮小において好都合になるようにシンニングされ得る。シンニング手段としては、機械研磨、ウェット／ドライエッチング、化学機械研磨、またはこれらの任意の組合せが含まれるが、それらに限定されない。

【0022】

図１および図２に示すように、各メモリアレイデバイス１０においては、複数のメモリ層１３が、アレイ基板１１の一方の側面上にステップ構造で積層され、複数のメモリストリング（例えばＮＡＮＤストリング）が、複数のメモリ層１３を貫通し、これらのメモリ層１３を相互に接続することにより、複数のメモリストリングおよび複数のメモリ層１３は、記憶機能を有するメモリアレイを共に構成する。

【0023】

いくつかの実装形態では、各メモリ層１３は、アレイ基板１１の表面に対して平行な横方向に沿って延在する。アレイ基板１１から遠くへと次第に離れるおよびアレイ基板１１に対して垂直な方向において、複数のメモリ層１３の中の２つの隣接し合うメモリ層１３がそれぞれ、同一距離だけオフセットされ、横方向において同一の距離だけ縮小する。２つの隣接し合うメモリ層１３はそれぞれ、一方の端部にて同一平面内に位置し、横方向において他方の端部にて同一距離だけ縮小してもよく、さらに横方向において２つの端部のそれぞれにて同一距離だけ縮小しもよい点が理解されよう。図１および図２に示すように、本開示のいくつかの実施形態では、２つの隣接し合うメモリ層１３はそれぞれ、横方向において２つの端部のそれぞれにて同一距離だけ縮小する。各メモリ層１３は、それぞれが導電層および誘電層からなる１つまたは複数の対の導電層／誘電層を備えてもよく、これらの導電層および誘電層の具体的な構造、機能、および材料は、先行技術において一般的に使用される導電層および誘電層の構造、機能、および材料と同一である。したがって、これについては本明細書ではあらためて説明しない。

【0024】

各メモリストリングは、アレイ基板１１に対して垂直方向に延在し複数のメモリ層１３を貫通するチャネル構造部を備え、このチャネル構造部は、半導体材料で充填されたチャネルホール（半導体チャネルとして）および誘電体材料で充填されたチャネルホール（メモリフィルムとして）を備える。メモリフィルムは、トンネル層、電荷トラップ／メモリ層、およびバリア層を備えてもよく、半導体チャネル、トンネル層、電荷トラップ／メモリ層、およびバリア層は、メモリストリングの中心から外方へと連続的に配置される。メモリストリングの具体的な構造、機能、および材料は、先行技術において一般的に使用されるメモリストリングの構造、機能、および材料と同一であり、したがって、これについても本明細書ではあらためて説明しない点に留意されたい。

【0025】

本開示により提供される三次元メモリデバイスでは、第１のメモリセル１００および第２のメモリセル２００のそれぞれのメモリアレイデバイス１０が、複数のメモリ層１３を各々備える。上述のように、アレイ基板１１の面積が過度に広くなるのを避けるために、各メモリセルのメモリアレイデバイス１０内に過度に多数のメモリ層１３を積層する必要はない。本開示の実施形態により実現される三次元メモリデバイスでは、第１のメモリセル１００および第２のメモリセル２００のそれぞれのメモリアレイデバイス１０が、事前設定された層数のメモリ層１３を各々備え、事前設定された層数の数値は、０より大きく５００未満の整数であり、例えば３２層、６４層、９６層、または１２８層である。第１のメモリセル１００および第２のメモリセル２００のそれぞれのメモリアレイデバイス１０内におけるメモリ層１３の層数は、同一であってもよく、または同一でなくてもよい。いくつかの実装形態では、第１のメモリセル１００および第２のメモリセル２００のそれぞれのメモリアレイデバイス１０内におけるメモリ層１３の層数は、同一のプロセスステップで第１のメモリセル１００および第２のメモリセル２００を大量生産することにとって好都合になるように同一であってもよい。

【0026】

各メモリセルにおいて、メモリアレイデバイス１０およびＣＭＯＳデバイス２０は、それぞれいくつかの他の要素をさらに備えてもよく、例えばメモリアレイまたはＣＭＯＳ回路を覆うスタック層、スタック層の内方側面上に配設されたボンディング構造部（例えばワイヤ、プラグ、はんだバンプ、またはパッド等の導電性構造部を含むがこれに限定されない）、ならびにスタック層を貫通しボンディング構造部およびメモリアレイまたはＣＭＯＳ回路にそれぞれ電気接続された複数の相互接続導電性チャネル等を備えてもよいことが理解されよう。スタック層は、メモリアレイまたはＣＭＯＳ回路を覆う１つの絶縁層を少なくとも備える。メモリアレイデバイス１０およびＣＭＯＳデバイス２０の具体的な構造および機能は、先行技術におけるメモリアレイデバイスおよびＣＭＯＳデバイスの構造および機能と実質的に同一であり、本開示の改良性および刷新性とは無関係であるため本明細書ではあらためて説明しない。

【0027】

図１および図２に示すように、本開示のいくつかの実施形態では、相互接続チャネル３０は、第１の相互接続サブチャネル３１と、第２の相互接続サブチャネル３２と、第１の相互接続サブチャネル３１と第２の相互接続サブチャネル３２との間で電気接続される相互接続構造部３３とを備える。

【0028】

いくつかの実装形態では、第１の相互接続サブチャネル３１は、メモリアレイデバイス１０内に配設され、メモリアレイデバイス１０のメモリアレイを備える面上に位置し、メモリアレイデバイス１０のスタック層を貫通する。第２の相互接続サブチャネル３２は、ＣＭＯＳデバイス２０内に配設され、ＣＭＯＳデバイス２０のＣＭＯＳ回路を備える面上に位置し、ＣＭＯＳデバイス２０のスタック層を貫通する。第２の相互接続サブチャネル３２は、第１の相互接続サブチャネル３１に対応する位置に位置し、第２の相互接続サブチャネル３２は、第１の相互接続サブチャネル３１から遠く離れた一方の端部にてＣＭＯＳ回路と電気接続される。第１の相互接続サブチャネル３１および第２の相互接続サブチャネル３２は、先行技術の従来の手段を利用して形成され得る点に留意されたい。例えば、本開示のいくつかの実施形態では、ディープエッチングが、メモリアレイデバイス１０およびＣＭＯＳデバイス２０のそれぞれのスタック層に対して実施されて、スタック層を貫通する充填チャネルが形成されてもよく、次いで、導電性材料がこの充填チャネル内に充填されて、第１の相互接続サブチャネル３１および第２の相互接続サブチャネル３２がそれぞれ形成される。ここで、導電性材料としては、タングステン、コバルト、銅、ポリシリコン、シリサイド、またはそれらの任意の組合せが含まれるが、これらに限定されない。第１の相互接続サブチャネル３１および第２の相互接続サブチャネル３２の個数は、これらの両者の個数が対応して同一である限りにおいては、１つまたは複数として設定することができるが、これに限定されるものではない。

【0029】

相互接続構造部３３は、第１の相互接続コンタクトおよび第２の相互接続コンタクトを備える。第１の相互接続コンタクトは、メモリアレイデバイス１０のスタック層の内側（すなわちＣＭＯＳデバイスに近い側）表面上に配設され、これに対応して第１の相互接続サブチャネル３１に電気接続される。第２の相互接続コンタクトは、ＣＭＯＳデバイス２０のスタック層の内側（すなわちメモリアレイデバイスに近い側）表面上に配設され、これに対応して第２の相互接続サブチャネル３２に電気接続される。第１の相互接続コンタクトおよび第２の相互接続コンタクトは、例えばワイヤ、プラグ、はんだバンプ、またはパッド等の導電性構造部を備えるがこれに限定されず、第１の相互接続コンタクトおよび第２の相互接続コンタクトの構造形状は、同一であってもよく、または同一でなくてもよい。図１および図２に示すように、本開示のいくつかの実施形態では、第１の相互接続コンタクトは、第１の相互接続サブチャネル３１の個数と同等の個数の複数のはんだバンプであり、１対１の対応関係で第１の相互接続サブチャネル３１と電気接続される。第２の相互接続コンタクトは、パッドであり、これらのパッドは、一方の側面上においては第２の相互接続サブチャネル３２と対応するように電気接続され、他方の側面上においては複数のピンを備える。これらのピンは、第１の相互接続コンタクトの複数のはんだバンプと１対１の対応関係にある。各メモリセルのメモリアレイデバイス１０およびＣＭＯＳデバイス２０が対面構成でボンディングされる場合には、第１の相互接続コンタクトおよび第２の相互接続コンタクトは、同時にボンディングされて相互接続構造部３３を構成し、それにより第１の相互接続サブチャネル３１は、相互接続構造部３３を介して第２の相互接続サブチャネル３２と対応するように電気接続されて、メモリセルの相互接続チャネル３０を構成することが理解できる。

【0030】

再び図１および図２を参照すると、本開示のいくつかの実施形態では、コンタクトの第１のセット４０は、アレイ基板１１の外方側面（すなわちメモリアレイから離れる方向を向いた面）上に配設される。アレイ基板１１は、アレイ基板１１が位置するメモリアレイデバイス１０内の第１の相互接続サブチャネル３１に対応する位置に複数の第１の導電性チャネル４１を備え、これらの第１の導電性チャネル４１はそれぞれ、アレイ基板１１の２つの対向側に位置する面を貫通し、対応する第１の相互接続サブチャネル３１に電気接続され、それによりコンタクトの第１のセット４０は、第１の導電性チャネル４１を介して第１の相互接続サブチャネル３１に電気接続される。

【0031】

コンタクトの第１のセット４０は、例えばワイヤ、プラグ、はんだバンプ、またはパッド等の導電性構造部を備えるがこれに限定されない。本開示のいくつかの実施形態では、コンタクトの第１のセット４０は、第１の導電性チャネル４１と電気接続されるパッドである。

【0032】

アレイ基板１１の外方側面は、第１のボンディング層４２で覆われ、第１の相互接続サブチャネル３１から遠く離れた第１の導電性チャネル４１の端部およびコンタクトの第１のセット４０は、いずれも第１のボンディング層４２内に埋設される。第１のボンディング層４２は、化学気相堆積、物理気相堆積、原子層堆積、またはそれらの任意の組合せを含むがこれらに限定されない、１つまたは複数の薄膜堆積プロセスによって形成され得る。第１のボンディング層４２は、シリコン酸化物またはシリコン窒化物を含むがこれらに限定されない誘電体材料から作製された少なくとも１つの誘電層を備えるが、これに限定されるものではない。

【0033】

本開示のいくつかの実施形態では、第１の導電性チャネル４１は、例えばＳｉ貫通電極技術等の従来の手段を利用して形成され得る。いくつかの実装形態では、ディープエッチングが、複数の第１の相互接続サブチャネル３１に対応する第１のボンディング層４２およびアレイ基板１１の位置において実施されて、第１のボンディング層４２およびアレイ基板１１を貫通する複数の第１の鉛直方向チャネルが形成される。第１の鉛直方向チャネルはそれぞれ、対応する第１の相互接続サブチャネル３１の少なくとも一部を露出させ、次いで導電性材料が、アレイ基板１１の外方側面を越えるまで第１の鉛直方向チャネル内に充填され、それにより第１の相互接続サブチャネル３１と接触状態にある第１の導電性チャネル４１が形成され、第１の相互接続サブチャネル３１から遠く離れた第１の導電性チャネル４１の端部は、第１のボンディング層４２内に位置する。第１の鉛直方向チャネル内の導電性材料の漏出は、第１の導電性チャネル４１の製造プロセスでは、他の製造プロセスの汚染を避けるために、第１のボンディング層４２でアレイ基板１１の外方側面を覆うことによって回避され得る。

【0034】

本開示のいくつかの実施形態では、第１の導電性チャネル４１の形成後に、第１の導電性チャネル４１に対応する第１のボンディング層４２の位置は、エッチングされると、第１の相互接続サブチャネル３１から遠く離れた複数の第１の導電性チャネル４１の端部部分を露出させる開口を形成され、次いで、コンタクトの第１のセット４０（すなわちパッド）が、これらの開口内に配設され、それによりコンタクトの第１のセット４０は、複数の第１の導電性チャネル４１に対応するように電気接続される。本開示のいくつかの実施形態では、コンタクトの第１のセット４０が第１のボンディング層４２の開口内に配設された後に、第１のボンディング層４２の誘電体材料は、再びにこれらの開口内に充填されてコンタクトの第１のセット４０を覆うことによって、コンタクトの第１のセット４０の露出を回避させ、それにより対応するコンタクトの第２のセット５０とのボンディング接続前におけるコンタクトの第１のセット４０の損傷を防止し得る。これは、対応するコンタクトの第２のセット５０とのコンタクトの第１のセット４０のボンディング接続の確実性を改善するためには好ましい。当然ながら、他の実施形態では、コンタクトの第１のセット４０もまた露出されてもよい。第１のボンディング層４２の開口内のコンタクトの第１のセット４０が誘電体材料で覆われる場合には、第１のボンディング層４２は、誘電体材料を除去して開口内のコンタクトの第１のセット４０を露出させるために、対応するコンタクトの第２のセット５０とのコンタクトの第１のセット４０のボンディング接続前にシンニングまたはエッチングされる必要がある点が理解されよう。

【0035】

図１および図２に示すように、本開示のいくつかの実施形態では、第２のメモリセルのコンタクトの第２のセット５０は、第２のメモリセル２００のＣＭＯＳ基板２１の外方側面（すなわちＣＭＯＳ回路から離れる方向を向いた面）上に配設される。このＣＭＯＳ基板２１は、ＣＭＯＳ基板２１が位置するＣＭＯＳデバイス２０内の第２の相互接続サブチャネル３２に対応する位置に複数の第２の導電性チャネル６０を備える。第２の導電性チャネル６０はそれぞれ、ＣＭＯＳ基板２１の２つの対向側に位置する面を貫通し、ＣＭＯＳデバイス２０のコンタクトの第２のセット５０およびＣＭＯＳ回路のそれぞれに電気接続され、それによりコンタクトの第２のセット５０は、第２の導電性チャネル６０を介してＣＭＯＳデバイス２０のＣＭＯＳ回路に対して電気接続される。当然ながら、他の実施形態では、第２の導電性チャネル６０は、ＣＭＯＳデバイス２０のＣＭＯＳ回路に電気接続される限りにおいて、第２の相互接続サブチャネル３２に対応しなくてもよい。

【0036】

コンタクトの第２のセット５０は、例えばワイヤ、プラグ、はんだバンプ、またはパッド等の導電性構造部を備えるがこれに限定されない。本開示のいくつかの実施形態では、コンタクトの第２のセット５０は、１対１の対応関係において複数の第２の導電性チャネル６０に電気接続される複数のはんだバンプである。

【0037】

第２のメモリセル２００のＣＭＯＳ基板２１の外方側面は、第２のボンディング層５２で覆われ、第２の相互接続サブチャネル３２から遠く離れた第２の導電性チャネル６０の端部およびコンタクトの第２のセット５０はいずれも、第２のボンディング層５２内に埋設される。第１のボンディング層４２と同様に、第２のボンディング層５２もまた、化学気相堆積、物理気相堆積、原子層堆積、またはそれらの任意の組合せを含むがこれらに限定されない、１つまたは複数の薄膜堆積プロセスによって形成され得る。同様に、第２のボンディング層５２は、シリコン酸化物またはシリコン窒化物を含むがこれらに限定されない誘電体材料から作製された少なくとも１つの誘電層を備えるが、これに限定されるものではない。

【0038】

本開示のいくつかの実施形態では、第２の導電性チャネル６０および第１の導電性チャネル４１の形成プロセスは、実質的に同一である。いくつかの実装形態では、ディープエッチングが、複数の第２の相互接続サブチャネル３２に対応する第２のボンディング層５２およびＣＭＯＳ基板２１の位置において最初に実施されて、第２のボンディング層５２およびＣＭＯＳ基板２１を貫通する複数の第２の鉛直方向チャネルが形成される。各第２の鉛直方向チャネルは、対応する第２の相互接続サブチャネル３２の少なくとも一部を露出させる。次いで、導電性材料が、ＣＭＯＳ基板２１の外方側面を露出させるまで、第２の鉛直方向チャネル内に充填され、それにより、第２の相互接続サブチャネル３２と接触状態にある第２の導電性チャネル６０が形成され、それにより第２の導電性チャネル６０は、ＣＭＯＳ回路に電気接続され、第２の相互接続サブチャネル３２から遠く離れた第２の導電性チャネル６０の端部は、第２のボンディング層５２内に位置する。第２の鉛直方向チャネル内の導電性材料の漏出は、第２の導電性チャネル６０の製造プロセスでは、他の製造プロセスの汚染を避けるために、第２のボンディング層５２でＣＭＯＳ基板２１の外方側面を覆うことによって回避され得る。第２の鉛直方向チャネルおよび前述の第１の鉛直方向チャネルの中に充填される導電性材料としては、タングステン、銅、アルミニウム、ポリシリコン、シリサイド、またはそれらの任意の組合せが含まれるがこれらに限定されず、同一であってもまたは異なるものであってもよい。

【0039】

本開示のいくつかの実施形態では、コンタクトの第２のセット５０の製造プロセスは、第２の導電性チャネル６０の形成後に、１つのはんだバンプが第２のボンディング層５２の各第２の鉛直方向チャネル内に直接的に配設され、複数の第２の鉛直方向チャネル内の複数のはんだバンプがコンタクトの第２のセット５０を構成するという点において、コンタクトの第１のセット４０の製造プロセスとは異なる点に留意されたい。さらに、コンタクトの第１のセット４０と同様に、コンタクトの第２のセット５０は、本開示のいくつかの実施形態では覆われてもまたは露出されてもよい。いくつかの実装形態では、コンタクトの第２のセット５０は、対応するコンタクトの第１のセット４０とのボンディング接続前に、コンタクトの第２のセット５０の損傷を防ぐために覆われてもよく、これは、対応するコンタクトの第２のセット５０とのコンタクトの第１のセット４０のボンディング接続の確実性を改善するためにはやはり好ましい。第２のボンディング層５２の各第２の鉛直方向チャネル内のはんだバンプが、第２のボンディング層５２の誘電体材料により覆われる（すなわちコンタクトの第２のセット５０が覆われる）場合には、第２のボンディング層５２は、対応するコンタクトの第２のセット５０とのコンタクトの第１のセット４０のボンディング接続前に、各第２の誘電体チャネル内の誘電体材料を除去して各第２の鉛直方向チャネル内のはんだバンプを露出させるために、すなわち対応するコンタクトの第１のセット４０とボンディングするようにコンタクトの第２のセット５０を露出させるために、シンニングまたはエッチングされる必要がある点が理解されよう。

【0040】

図１および図２に示すように、任意の２つの隣接し合うメモリセルに関して、下方に位置するメモリセルのコンタクトの第１のセット４０が、上方に位置する他方のメモリセルのコンタクトの第２のセット５０と対応してボンディングされた後に、２つの隣接し合うメモリセルのそれぞれのＣＭＯＳ回路が、共に接続され、下方に位置するメモリセルの第１のボンディング層４２は、上方に位置する他方のメモリセルの第２のボンディング層５２に対して一体的に装着されることが理解できる。

【0041】

図１および図２を参照すると、本開示のいくつかの実施形態では三次元メモリデバイスは、絶縁層３００と、絶縁層３００内に埋設されたアレイパッド４００とをさらに備える。いくつかの実装形態では、絶縁層３００は、外方の第２のメモリセル２００の第１のメモリセル１００から離れる方向を向いた面と、外方の第２のメモリセル２００のコンタクトの第１のセット４０とを覆う。絶縁層３００は、外方の第２のメモリセル２００のコンタクトの第１のセット４０に対応する位置に収容キャビティを備え、この収容キャビティは、コンタクトの第１のセット４０の少なくとも一部に対応する。アレイパッド４００は、絶縁層３００の収容キャビティ内に配設され、外方の第２のメモリセル２００のコンタクトの第１のセット４０と電気接続され、三次元メモリデバイスは、アレイパッド４００を介して前述の外部デバイスに対して電気接続される。

【0042】

絶縁層３００の収容キャビティは、例えばエッチング等の従来の手段により形成されてもよく、この手段についてはあらためて説明しない。アレイパッド４００、ならびに前述のはんだバンプおよびパッド等は、先行技術の従来の手段により作製されてもよく、これについてはあらためて説明しない。

【0043】

第１のボンディング層４２および第２のボンディング層５２と同様に、絶縁層３００もまた、化学気相堆積、物理気相堆積、原子層堆積、またはそれらの任意の組合せを含むがこれらに限定されない、１つまたは複数の薄膜堆積プロセスによって形成され得る点に留意されたい。また、絶縁層３００は、シリコン酸化物またはシリコン窒化物を含むがこれらに限定されない誘電体材料から作製された少なくとも１つの誘電層を備えてもよいが、これに限定されるものではない。

【0044】

絶縁層３００の収容キャビティは、一方の端部が外方の第２のメモリセルに対して開口したキャビティであってもよく、そのためアレイパッド４００は、外部デバイスへの接続前に絶縁層３００により覆われることによって、アレイパッド４００を保護するために好ましいものとなる。しかし、アレイパッド４００が外部デバイスに対して電気接続される場合に、収容キャビティに対応する絶縁層３００の位置は、アレイパッド４００を露出させるようにシンニングまたはエッチングされる必要がある。当然ながら、絶縁層３００の収容キャビティは、両端部に開口を有する空洞構造部であってもよく、これにより、アレイパッド４００は、外部デバイスとの直接的な電気接続が容易になるように露出される。

【0045】

図１および図２に示すように、本開示のいくつかの実施形態では、絶縁層３００は、最外位置の第２のメモリセル２００の第１のボンディング層４２の外方側面を覆う。絶縁層３００および第１のボンディング層４２は共に、誘電体材料により形成され、したがって絶縁層３００および第１のボンディング層４２の材料は、同一であってもよくまたは異なるものであってもよい点が理解されよう。すなわち、絶縁層３００および第１のボンディング層４２は、異なる薄膜堆積プロセスにおいて形成されてもよく、または同一の薄膜堆積プロセスにおいて形成されてもよい。いくつかの実装形態では、絶縁層３００および第１のボンディング層４２は、異なる薄膜堆積プロセスにおいて形成され、そのためコンタクトの第１のセット４０およびアレイパッド４００は、異なる薄膜堆積プロセスにおいて異なる時点に配設され得る。これは、実施上において好都合である。さらに、第１のボンディング層４２および絶縁層３００は、異なる時点に形成され、第１のボンディング層４２および絶縁層３００が別個にエッチングされる場合には、このエッチング深さは小さく、そのためエッチング効率およびエッチング精度の改善にとって好ましいものとなる。

【0046】

図１および図２に示すように、本開示のいくつかの実施形態では、三次元メモリデバイスは、絶縁層３００の外方側面上に積層された保護層５００をさらに備える。この保護層５００は、絶縁層３００を覆い、アレイパッド４００に対応する位置に開口を備える。アレイパッド４００の少なくとも一部が、外部デバイスへの接続のためにこの開口を通して露出される。当然ながら、他の実施形態では、保護層５００は、アレイパッド４００をも覆うことによりアレイパッド４００を保護してもよいが、外部デバイスにアレイパッド４００を電気接続する場合に、アレイパッド４００に対応する保護層５００の位置は、アレイパッド４００を露出させるためにシンニングまたはエッチングされる必要がある。

【0047】

保護層５００で絶縁層３００を覆うことにより、絶縁層３００は、損傷から保護されることが可能となり、それによりアレイパッド４００は、絶縁層３００の損傷に起因する緩みを防止され、アレイパッド４００の接続の確実性が確保される。

【0048】

保護層５００は、シリコン窒化物またはシリコン酸化物等の材料から作製されてもよく、開口は、エッチング等の従来的な手段により形成されてもよい。これらについては本明細書ではあらためて説明しない。

【0049】

図３を参照すると、本開示は、上述の三次元メモリデバイスの製造方法をさらに提供する。この方法は、以下のステップを含む。

【0050】

ステップＳ１。コンタクトの第１のセットをそれぞれ備える第１のメモリセルおよび第２のメモリセルと、相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスとを用意すること。コンタクトの第１のセットは、メモリアレイデバイスのＣＭＯＳデバイスから離れる方向を向いた面上に配設され、ＣＭＯＳデバイスに電気接続される。

【0051】

図４～図７を共に参照すると、いくつかの実装形態では、メモリセルの製造プロセスは以下の通りである。

【0052】

第１のステップ。メモリアレイデバイス１０およびＣＭＯＳデバイス２０を用意すること。図４に示すように、メモリアレイデバイス１０は、アレイ基板１１と、アレイ基板１１の内方側面（すなわちＣＭＯＳデバイス２０に近い面）上に配設されたメモリアレイと、メモリアレイ内に配設された第１の相互接続サブチャネル３１と、メモリアレイデバイス１０の内方側面上に配設され第１の相互接続サブチャネル３１に電気接続された第１の相互接続コンタクト３３１とを備える。メモリアレイは、ステップ構造の複数のメモリ層１３と、複数のメモリ層１３を貫通し共に接続する複数のメモリストリングとを備える。図４に示すように、ＣＭＯＳデバイス２０は、ＣＭＯＳ基板２１と、ＣＭＯＳ基板２１の内方側面（すなわちメモリアレイデバイス１０に近い面）上に配設されたＣＭＯＳ回路と、ＣＭＯＳ回路の一方の面上に配設されＣＭＯＳ回路に電気接続された第２の相互接続サブチャネル３２と、ＣＭＯＳデバイス２０の内方側面上に配設され第２の相互接続サブチャネル３２に電気接続された第２の相互接続コンタクト３３２とを備える。アレイ基板１１、複数のメモリ層１３、複数のメモリストリング、ＣＭＯＳ基板２１、第１の相互接続サブチャネル３１、第２の相互接続サブチャネル３２、第１の相互接続コンタクト３３１、および第２の相互接続コンタクト３３２の具体的な特徴、機能、および形成プロセスは、上述の三次元メモリデバイス内の対応する内容を参照とすることができるため、ここではあらためて説明しない点に留意されたい。さらに、メモリアレイデバイス１０およびＣＭＯＳデバイス２０は、いくつかの他の要素をそれぞれさらに備え、メモリアレイデバイス１０およびＣＭＯＳデバイス２０の具体的な構造および機能は、既存のメモリアレイデバイスおよびＣＭＯＳデバイスの構造および機能と実質的に同一であり、本開示の改良性および刷新性とは無関係であるため本明細書ではあらためて説明しない。

【0053】

第２のステップ。メモリアレイデバイス１０およびＣＭＯＳデバイス２０を対面ボンディングすること。図５に示すように、メモリアレイデバイス１０およびＣＭＯＳデバイス２０のアラインメントボンディング後に、前述の第１の相互接続コンタクト３３１および第２の相互接続コンタクト３３２（図４に示すような）がさらにボンディングされて、相互接続構造部３３が構成される。これにより、前述の第１の相互接続サブチャネル３１が、相互接続構造部３３を介して第２の相互接続サブチャネル３２に対応して電気接続され、それによりメモリセルの相互接続チャネル３０が構成され、この相互接続チャネル３０は、相互接続チャネル３０が位置するメモリセルのコンタクトの第１のセット４０およびＣＭＯＳデバイス２０に電気接続され、それによりコンタクトの第１のセット４０は、相互接続チャネル３０を介してＣＭＯＳデバイス２０に対して電気接続される。

【0054】

第３のステップ。図６に示すように、メモリアレイデバイス１０のアレイ基板１１の外方側面（すなわちメモリアレイから離れる方向を向いた面）をシンニングすること。シンニング手段としては、機械研磨、ウェット／ドライエッチング、化学機械研磨、またはこれらの任意の組合せが含まれるが、それらに限定されない。

【0055】

第４のステップ。メモリアレイデバイス１０の外方側面上にコンタクトの第１のセット４０を形成し、それによりコンタクトの第１のセット４０が第１の相互接続サブチャネル３１に電気接続されること。図７に示すように、本開示のいくつかの実施形態では、アレイ基板１１の外方側面は、第１のボンディング層４２で覆われる。アレイ基板１１を貫通し第１の相互接続サブチャネル３１に電気接続された第１の導電性チャネル４１は、従来の技術的手段により形成され得る。第１の相互接続サブチャネル３１から遠く離れた第１の導電性チャネル４１の端部およびコンタクトの第１のセット４０はいずれも、第１のボンディング層４２内に埋設され、コンタクトの第１のセット４０は、第１の導電性チャネル４１を介して第１の相互接続サブチャネル３１に電気接続される。同様に、第１のボンディング層４２および第１の導電性チャネル４１の具体的な特徴、機能、または形成プロセスは、上述の三次元メモリデバイス内の対応する内容を参照してもよく、ここではあらためて説明しない。

【0056】

第１のメモリセル１００と、第２のメモリセル２００の第１のメモリセル１００と同一の部分とが、上述の第１のステップから第４のステップにおいて製造され得る。

【0057】

ステップＳ２。第２のメモリセルのＣＭＯＳデバイスの、第２のメモリセルのメモリアレイデバイスから離れる方向を向いた面をシンニングすること。すなわち、第２のメモリセルのＣＭＯＳ基板のＣＭＯＳ回路から離れる方向を向いた面がシンニングされ、シンニング手段としては、機械研磨、ウェット／ドライエッチング、化学機械研磨、またはこれらの任意の組合せが含まれるが、それらに限定されない。

【0058】

図８および図９を共に参照すると、本開示のいくつかの実施形態では、ステップＳ２の前に、三次元メモリデバイスの製造方法は、キャリアを用意し、第２のメモリセルのメモリアレイデバイスの、第２のメモリセルのＣＭＯＳデバイスから離れる方向を向いた面に対してこのキャリアを装着し、それによりキャリアが、このキャリア装着された第２のメモリセルのメモリアレイデバイスの、第２のメモリセルのＣＭＯＳデバイスから離れる方向を向いた面と、第２のメモリセルのコンタクトの第１のセットとを覆うステップをさらに含む。

【0059】

いくつかの実装形態では、図８および図９に示すように、最初に、第２のメモリセル２００は、第２のメモリセル２００のメモリアレイデバイス１０が下に位置するように、上下反転され、次いでキャリア６００が、第２のメモリセル２００のメモリアレイデバイス１０の外方側面（すなわち第２のメモリセル２００のＣＭＯＳデバイス２０から離れる方向を向いた面）に対して装着され、それによりキャリア６００は、キャリア装着された第２のメモリセル２００のメモリアレイデバイス１０の外方側面およびコンタクトの第１のセット４０を覆う。最後に、第２のメモリセル２００のＣＭＯＳ基板２１がシンニングされる。第２のメモリセル２００のメモリアレイデバイス１０の外方側面に対してキャリア６００を装着することにより、キャリア６００は、第２のメモリセル２００を支持する役割を果たすことが可能となり、これによりＣＭＯＳ基板２１の輸送プロセスまたはシンニングプロセスにおいて第２のメモリセル２００の変形を軽減およびさらには回避させるために好ましいものとなる。

【0060】

キャリア６００は、ガラス、サファイア、または半導体材料から作製されてもよいが、これらに限定されるものではない。

【0061】

第２のメモリセル２００のメモリアレイデバイス１０の外方側面に対してキャリア６００を装着することは、以下のステップを含む。

【0062】

最初に、第２のメモリセル２００に対面するキャリア６００の面および／または第２のメモリセル２００のメモリアレイデバイス１０の外方側面を、熱硬化性接着剤、紫外線照射硬化性接着剤、熱分解性接着剤、またはレーザ分解性接着剤の中の任意のボンディング接着剤で被覆すること。いくつかの実装形態では、第２のメモリセル２００に対面するキャリア６００の面と、第２のメモリセル２００のメモリアレイデバイス１０の外方側面との両方が、ボンディング接着剤で被覆されることにより、キャリア６００と第２のメモリセル２００のメモリアレイデバイス１０の外方側面との間の接着が強化される。

【0063】

次いで、キャリア６００が、一時的ボンディングプロセスまたは永久的ボンディングプロセスにより第２のメモリセル２００のメモリアレイデバイス１０の外方側面に対してボンディングされる。一時的ボンディングプロセスは、第２のメモリセル２００のメモリアレイデバイス１０の外方側面に対してキャリア６００をボンディングするために使用され、所要に応じてメモリアレイデバイス１０の外方側面からキャリア６００を容易に除去し得るプロセス手段のことを指す。この場合に、キャリア６００は、容易に除去できる。永久的ボンディングプロセスは、第２のメモリセル２００のメモリアレイデバイス１０の外方側面に対してキャリア６００をボンディングするために使用され、大きな外力を追加的に印加することによりメモリアレイデバイス１０の外方側面からキャリア６００を除去し得るプロセス手段のことを指す。ここでは、キャリア６００と第２のメモリセル２００のメモリアレイデバイス１０との間のボンディング連結は堅固である。

【0064】

本開示のいくつかの実施形態では、第２のメモリセル２００のメモリアレイデバイス１０の外方側面は、第１のボンディング層４２で覆われ、したがっていくつかの実装形態では、キャリア６００は、第１のボンディング層４２の外方側面に対してボンディングされ得る点が理解されよう。

【0065】

ステップＳ３。第２のメモリセルのＣＭＯＳデバイスの、第２のメモリセルのメモリアレイデバイスから離れる方向を向いた面上にコンタクトの第２のセットを形成すること。コンタクトの第２のセットは、第２のメモリセルのＣＭＯＳデバイスに電気接続される。

【0066】

図１０および図１１を共に参照すると、本開示のいくつかの実施形態では、三次元メモリデバイスの製造方法のステップＳ３は、以下のステップを、すなわち
第２のメモリセル２００のＣＭＯＳ基板２１上に、ＣＭＯＳ基板２１を貫通するビア（すなわち前述の第２の鉛直方向チャネル）を形成するステップであって、このビアが、第２のメモリセル２００の相互接続チャネル３０の少なくとも一部（すなわち前述の第２の相互接続サブチャネル３２の少なくとも一部）を露出させる、ステップと、
第２のメモリセル２００の相互接続チャネル３０に電気接続された導電性チャネル（すなわち前述の第２の導電性チャネル６０）を形成するために、このビア内に導電性媒体を充填するステップと、
第２のメモリセル２００の相互接続チャネル３０から遠く離れる方向を向いたこれらの導電性チャネルの端部（すなわち第２の相互接続サブチャネル３２から遠く離れた第２の導電性チャネル６０の端部）から第２のメモリセル２００のコンタクトの第２のセット５０を形成するステップであって、それにより、コンタクトの第２のセット５０が、これらの導電性チャネルを介して第２のメモリセル２００の相互接続チャネル３０に電気接続される、ステップと
を含む。

【0067】

図１０および図１１に示すように、コンタクトの第２のセット５０を形成するステップの前に、第２のメモリセル２００のＣＭＯＳ基板２１の外方側面（すなわちＣＭＯＳ回路から離れる方向を向いた面）が、最初に第２のボンディング層５２で被覆され、次いで、ＣＭＯＳ基板２１を貫通し第２の相互接続サブチャネル３２と電気接続された第２の導電性チャネル６０が、従来的な技術的手段により形成され得る。第２の相互接続サブチャネル３２から遠く離れた第２の導電性チャネル６０の端部およびコンタクトの第２のセット５０はいずれも、第２のボンディング層５２内に埋設され、コンタクトの第２のセット５０は、第２の導電性チャネル６０を介してＣＭＯＳデバイス２０のＣＭＯＳ回路に対して電気接続され、相互接続チャネル３０の第２の相互接続サブチャネル３２に対して同時に電気接続される。同様に、第２のボンディング層５２および第２の導電性チャネル６０の具体的な特徴、機能、または形成プロセスは、上述の三次元メモリデバイス内の対応する内容を参照してもよく、ここではあらためて説明しない。

【0068】

第２のメモリセル２００のＣＭＯＳデバイス２０の外方側面（すなわちメモリアレイデバイス１０から離れる方向を向いた面、すなわちＣＭＯＳ基板の外方側面）上にコンタクトの第２のセット５０を形成するステップの後に、三次元メモリデバイスの製造方法は、ステップＳ４を、すなわち第１のメモリセルのメモリアレイデバイスの、第１のメモリセルのＣＭＯＳデバイスから離れる方向を向いた面上に第２のメモリセルを積層し、第２のメモリセルのＣＭＯＳデバイスに第１のメモリセルのメモリアレイデバイスをボンディングし、それにより第１のメモリセルのコンタクトの第１のセットが、第２のメモリセルのコンタクトの第２のセットに対応して電気接続されることをさらに含む。

【0069】

いくつかの実装形態では、図１２を参照すると、キャリア６００が、第２のメモリセル２００のメモリアレイデバイス１０の外方側面に対してボンディングされた後に、第２のメモリセル２００は、上下反転され、それにより第２のメモリセル２００のＣＭＯＳデバイス２０は、第１のメモリセル１００のメモリアレイデバイス１０に対面する。次いで、第２のメモリセル２００のＣＭＯＳデバイス２０は、第１のメモリセル１００のメモリアレイデバイス１０に対面ボンディングされ、それにより第１のメモリセル１００のコンタクトの第１のセット４０は、第２のメモリセル２００のコンタクトの第２のセット５０に対応して電気接続され、次いで第１のメモリセル１００は、対応するコンタクトの第１のセット４０、コンタクトの第２のセット５０、および各メモリセルのそれぞれの相互接続チャネル３０を介して、第２のメモリセル２００に電気接続される。この時点にて、第１のメモリセル１００の第１のボンディング層４２は、第２のメモリセル２００の第２のボンディング層５２に対して装着される。

【0070】

図１３を参照すると、本開示のいくつかの実施形態では、キャリア６００が、第２のメモリセル２００のメモリアレイデバイス１０の外方側面に対してボンディングされる場合に、三次元メモリデバイスの製造方法は、第１のメモリセル１００上に第２のメモリセル２００を積層し、第１のメモリセル１００のメモリアレイデバイス１０に第２のメモリセル２００のＣＭＯＳデバイス２０をボンディングした後に、第２のメモリセル２００のコンタクトの第１のセット４０を露出させるためにキャリア６００を除去することをさらに含む。

【0071】

図１を参照すると、本開示のいくつかの実施形態では、第１のメモリセル１００のメモリアレイデバイス１０に第２のメモリセル２００のＣＭＯＳデバイス２０をボンディングし、第２のメモリセル２００のコンタクトの第１のセット４０を露出させた後に、三次元メモリデバイスの製造方法は、以下のステップを、すなわち
外方の第２のメモリセル２００のメモリアレイデバイス１０の、外方の第２のメモリセル２００のＣＭＯＳデバイス２０から離れる方向を向いた面上に絶縁層３００を形成するステップであって、絶縁層３００が、外方の第２のメモリセル２００のメモリアレイデバイス１０の、外方の第２のメモリセル２００のＣＭＯＳデバイス２０から離れる方向を向いた面と、外方の第２のメモリセル２００のコンタクトの第１のセット４０とを覆い、外方の第２のメモリセル２００が、第１のメモリセル１００上に積層されたおよび積層方向に沿って第１のメモリセル１００から最も遠くに位置する第２のメモリセル２００である、ステップと、
絶縁層３００内にアレイパッド４００を配設し、外方の第２のメモリセルのコンタクトの第１のセット４０にアレイパッド４００を対応するように電気接続するステップと、
外方の第２のメモリセル２００から離れる方向を向いた絶縁層３００の面上に開口を有する保護層５００を形成するステップであって、それにより保護層５００が絶縁層３００を覆い、開口がアレイパッド４００を露出させる、ステップと
をさらに含み、
絶縁層３００は、外方の第２のメモリセル２００の第１のボンディング層４２の、アレイ基板１１から離れる方向を向いた面を覆い、露出されたアレイパッド４００は、外部デバイス（例えば制御デバイスまたは駆動回路等）に対して接続するために使用され、保護層５００は、絶縁層３００を損傷から保護することによりアレイパッド４００の接続の確実性を確保するために使用され、絶縁層３００、アレイパッド４００、および保護層５００の具体的な特徴、機能、または形成プロセスは、上述の三次元メモリデバイス内の対応する内容を参照してもよく、ここではあらためて説明しない。

【0072】

本開示のいくつかの実施形態では、上述のステップにより、第１のメモリセル１００および第２のメモリセル２００が積層されることによって、各メモリセルのメモリアレイデバイス１０内に過度に多数のメモリ層１３を積層する必要を伴うことなく、高い記憶密度を有する三次元メモリデバイス１０００（図１に示すような）を構成することができ、それにより各メモリセルのアレイ基板１１の面積は、過剰な広さにはならず、これは、各メモリセルのアレイ基板１１およびＣＭＯＳ基板２１を適切な面積比で配設するために好ましいものとなり、各メモリセル内における未利用空間をさらに縮小することが可能となり、三次元メモリデバイスの空間利用率を上昇させることが可能となる。

【0073】

いくつかの実装形態では、三次元メモリデバイス１０００においては、第１のメモリセル１００および第２のメモリセル２００のそれぞれのメモリアレイデバイス１０が、事前設定された層数のメモリ層１３を各々備え、事前設定された層数の数値は、０より大きく５００未満の整数であり、例えば３２層、６４層、９６層、または１２８層である。第１のメモリセル１００および第２のメモリセル２００のそれぞれのメモリアレイデバイス１０内におけるメモリ層１３の層数は、同一であってもよく、または同一でなくてもよい。いくつかの実装形態では、第１のメモリセル１００および第２のメモリセル２００のそれぞれのメモリアレイデバイス１０内におけるメモリ層１３の層数は、同一のプロセスステップで第１のメモリセル１００および第２のメモリセル２００を大量生産することにとって好都合になるように同一であってもよい。

【0074】

図２を参照すると、本開示のいくつかの他の実施形態では、第２のメモリセル２００の個数が、複数として設定されてもよく、三次元メモリデバイスの製造方法は、以下のステップを、すなわち
第１のメモリセル１００のメモリアレイデバイス１０の、第１のメモリセル１００のＣＭＯＳデバイス２０から離れる方向を向いた面上に第２のメモリセル２００の中の１つを積層し、第１のメモリセル１００のメモリアレイデバイス１０に対して第２のメモリセル２００の中の１つのＣＭＯＳデバイス２０をボンディングし、それにより第２のメモリセル２００の中の１つのコンタクトの第２のセット５０が、第１のメモリセル１００のコンタクトの第１のセット４０と対応して電気接続される、ステップと、
外方の第２のメモリセル２００のメモリアレイデバイス１０の、外方の第２のメモリセル２００のＣＭＯＳデバイス２０から離れる方向を向いた面上に第２のメモリセル２００の中の他の１つを積層し、外方の第２のメモリセル２００のメモリアレイデバイス１０に第２のメモリセル２００の中の他の１つのＣＭＯＳデバイス２０をボンディングすることにより、外方の第２のメモリセル２００のコンタクトの第１のセット４０が、第２のメモリセル２００の中の他の１つのコンタクトの第２のセット５０に対応して電気接続され、複数の第２のメモリセル２００が第１のメモリセル１００上に連続的に積層されるまでこのステップを反復する、ステップであって、外方の第２のメモリセル２００が、第１のメモリセル１００上に積層されたおよび積層方向に沿って第１のメモリセル１００から最も遠く離れて位置する第２のメモリセル２００である、ステップと
を含む。

【0075】

第２のメモリセル２００の変形を回避するために、各第２のメモリセル２００のメモリアレイデバイス１０のＣＭＯＳデバイス２０から離れる方向を向いた面は、キャリア６００にボンディングされてもよく、したがって、キャリア６００を除去するステップは、他方のメモリセル（第１のメモリセル１００または別の第２のメモリセル２００）に各第２のメモリセル２００をボンディングする前に実施される必要がある点に留意されたい。複数の第２のメモリセル２００のメモリアレイデバイス１０のこれらの面に対してボンディングされたキャリア６００は、同一のキャリア６００であってもよく、すなわちキャリア６００が、１つの第２のメモリセル２００のメモリアレイデバイス１０から除去された後に、キャリア６００は、積層されるべき次の第２のメモリセル２００のメモリアレイデバイス１０の外方側面に対して再びボンディングされ、キャリア６００は、反復的に使用される。これにより、キャリア６００の個数を減らすことが可能となり、コストが低下する。当然ながら、各第２のメモリセル２００のメモリアレイデバイス１０の外方側面は、他のキャリア６００にボンディングされてもよい。

【0076】

本開示のいくつかの他の実施形態では、上述のステップにより、第１のメモリセル１００および複数の第２のメモリセル２００が連続的に積層されることによって、三次元メモリデバイス１０００ｂ（図２に示すような）が構成され得る。この三次元メモリデバイス１０００ｂのメモリセルの個数は、三次元メモリデバイス１０００に比べて多い。したがって、三次元メモリデバイス１０００ｂは、より高い記憶密度を有し、また三次元メモリデバイス１０００ｂの各メモリセルのメモリアレイデバイス１０内に過度に多数のメモリ層１３を積層する必要がないため、これにより三次元メモリデバイス１０００ｂの空間利用率が上昇する。

【0077】

本開示のこれらの実施形態では、三次元メモリデバイスの製造プロセスにおいて、第１のメモリセル１００のメモリアレイデバイス１０とそのＣＭＯＳデバイス２０との間をボンディングし、第２のメモリセル２００のメモリアレイデバイス１０とそのＣＭＯＳデバイス２０との間をボンディングし、第１のメモリセル１００のメモリアレイデバイス１０と第２のメモリセル２００のＣＭＯＳデバイス２０との間をボンディングし、第２のメモリセル２００のメモリアレイデバイス１０と他の第２のメモリセル２００のＣＭＯＳデバイス２０との間をボンディングするために使用される方法が、エクスタッキング（Ｘｔａｃｋｉｎｇ）ボンディングプロセスを含む。このエクスタッキングボンディングプロセスは、同一のプロセスステップにおける異なるデバイス間のボンディング構造部のアラインメントボンディングと呼ばれ、これにより２つのデバイスの電気接続が確立される。エクスタッキングボンディングプロセスの使用は、メモリアレイデバイスおよびＣＭＯＳデバイスのそれぞれを製造し、製造手順の複雑性を軽減するためにより高度な製造プロセスを選択することにとって好ましいものであり、これにより、三次元メモリデバイスは、より高い入出力送信速度、より高い密度、およびより小さなボリュームを実現する。

【0078】

さらに、本開示は、上述の三次元メモリデバイスの中のいずれかを備える三次元メモリを提供する。この三次元メモリは、上述の三次元メモリデバイスの高い記憶密度および高い空間利用率等の利点を有し、また上述の三次元メモリデバイスの他の構造的特徴および機能を有するが、これについてはここではあらためて説明しない。

【0079】

本開示の実施形態を図示および説明したが、本開示の原理および目的から逸脱することなく、これらの実施形態に対して様々な変更、修正、代替、および変形を加えてもよく、本開示の範囲は、特許請求の範囲およびその均等物によって定義されることが当業者には理解されよう。

【符号の説明】

【0080】

１００第１のメモリセル
２００第２のメモリセル
１０メモリアレイデバイス
１１アレイ基板
１３メモリ層
２０ＣＭＯＳデバイス
２１ＣＭＯＳ基板
３０相互接続チャネル
３１第１の相互接続サブチャネル
３２第２の相互接続サブチャネル
３３相互接続構造部
３３１第１の相互接続コンタクト
３３２第２の相互接続コンタクト
４０コンタクトの第１のセット
４１第１の導電性チャネル
４２第１のボンディング層
５０コンタクトの第２のセット
５２第２のボンディング層
３００絶縁層
４００アレイパッド
５００保護層
６０第２の導電性チャネル

【図1】