特許 7707072 ３次元メモリデバイスの相互接続構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-07-04

(45)【発行日】2025-07-14

(54)【発明の名称】３次元メモリデバイスの相互接続構造

(51)【国際特許分類】

   H10B 43/27 20230101AFI20250707BHJP

   H01L 21/768 20060101ALI20250707BHJP

   H01L 23/522 20060101ALI20250707BHJP

   H10B 43/50 20230101ALI20250707BHJP

   H10D 30/68 20250101ALI20250707BHJP

【ＦＩ】

H10B43/27

H01L21/90 D

H10B43/50

H10D30/68

【請求項の数】 18

(21)【出願番号】P 2021559587

(86)(22)【出願日】2020-01-21

(65)【公表番号】

(43)【公表日】2022-06-15

(86)【国際出願番号】 CN2020073458

(87)【国際公開番号】W WO2021146901

(87)【国際公開日】2021-07-29

【審査請求日】2021-10-06

【審判番号】

【審判請求日】2024-04-24

(73)【特許権者】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】クン・ジャン

(72)【発明者】

【氏名】ハオジェ・ソン

(72)【発明者】

【氏名】クン・バオ

(72)【発明者】

【氏名】ジリアン・シア

【合議体】

【審判長】松永 稔

【審判官】中野 浩昌

【審判官】緑川 隆

(56)【参考文献】

【文献】米国特許出願公開第２０１６／０１２６２４８（ＵＳ，Ａ１）

【文献】米国特許第９５３０７９０（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１６／０２０４１２２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０３０７９０８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０３２９３４３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H10B 41/00 - 43/50

H10D 30/68 - 30/69

H01L 21/768

(57)【特許請求の範囲】

【請求項1】

３次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板の上の交互配置された導電層および誘電層を備えるメモリスタックと、
前記メモリスタックの上にあるローカル誘電層と、
前記メモリスタックを貫通して垂直に延びるチャネル構造と、
前記チャネル構造の上にあり前記チャネル構造と接触しているチャネルローカルコンタクトと、
前記メモリスタックおよび前記ローカル誘電層を貫通して垂直に延びるソースコンタクトを含むスリット構造であって、前記ソースコンタクトが、第１のソースコンタクト部分と、前記第１のソースコンタクト部分の上にあり前記第１のソースコンタクト部分の材料と異なる材料を有する第２のソースコンタクト部分とを備える、スリット構造と、
前記メモリスタックの端の階段構造において前記導電層のうちの１つの上にあり前記１つと接触している階段ローカルコンタクトとを備え、
前記チャネルローカルコンタクトの上端、前記スリット構造の上端、および前記階段ローカルコンタクトの上端が互いに同一平面にあり、
前記第１のソースコンタクト部分がポリシリコンを含み、
前記第２のソースコンタクト部分、前記チャネルローカルコンタクト、および前記階段ローカルコンタクトが同じ金属を含み、
前記スリット構造の前記ソースコンタクトと前記メモリスタックの前記導電層との間の横方向のスペーサ壁を備え、前記スペーサ壁は、主部および前記主部から前記導電層に向かって突出する突出部を有する、３Ｄメモリデバイス。

【請求項2】

前記チャネルローカルコンタクトが、前記ローカル誘電層を貫通し、前記チャネル構造と接触している、請求項１に記載の３Ｄメモリデバイス。

【請求項3】

前記チャネルローカルコンタクトの上端、前記スリット構造の上端、および前記階段ローカルコンタクトの上端が、前記ローカル誘電層の上側表面と同一平面にある、請求項１に記載の３Ｄメモリデバイス。

【請求項4】

前記チャネルローカルコンタクトの前記上端の上にあり前記上端と接触しているチャネルコンタクトと、
前記スリット構造の前記上端の上にあり前記上端と接触しているスリットコンタクトと、
前記階段ローカルコンタクトの前記上端の上にあり前記上端と接触している階段コンタクトとをさらに備え、
前記チャネルコンタクトの上端、前記スリットコンタクトの上端、および前記階段コンタクトの上端が、互いに同一平面にある、請求項１に記載の３Ｄメモリデバイス。

【請求項5】

前記チャネルコンタクト、前記スリットコンタクト、および前記階段コンタクトが、同じ深さを有し、同じ導電性材料を含む、請求項４に記載の３Ｄメモリデバイス。

【請求項6】

前記金属がタングステンを含む、請求項１に記載の３Ｄメモリデバイス。

【請求項7】

前記チャネル構造が、前記チャネル構造の頂部の中にあり前記チャネルローカルコンタクトと接触している、チャネルプラグを備える、請求項１に記載の３Ｄメモリデバイス。

【請求項8】

前記メモリスタックの外側の前記基板へと垂直に延びる周辺ローカルコンタクトをさらに備え、前記周辺ローカルコンタクトの上端が、前記チャネルローカルコンタクトの前記上端、前記スリット構造の前記上端、および前記階段ローカルコンタクトの前記上端と同一平面にある、請求項１に記載の３Ｄメモリデバイス。

【請求項9】

３次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板の上の交互配置された導電層および誘電層を備えるメモリスタックと、
前記メモリスタックの上にあるローカル誘電層と、
前記メモリスタックを貫通して垂直に延びるチャネル構造と、
前記チャネル構造の上にあり前記チャネル構造と接触しているチャネルローカルコンタクトと、
前記メモリスタックおよび前記ローカル誘電層を貫通して垂直に延びるスリット構造であって、前記スリット構造が、第１のソースコンタクト部分と、前記第１のソースコンタクト部分の上にあり前記第１のソースコンタクト部分の材料と異なる材料を有する第２のソースコンタクト部分とを備えるソースコンタクトを備え、前記ソースコンタクトが壁の形状のコンタクトを備える、スリット構造と、
前記メモリスタックの外側の前記基板へと垂直に延びる周辺ローカルコンタクトとを備え、
前記チャネルローカルコンタクトの上端、前記スリット構造の上端、および前記周辺ローカルコンタクトの上端が互いに同一平面にあり、
前記第１のソースコンタクト部分がポリシリコンを含み、
前記第２のソースコンタクト部分、前記チャネルローカルコンタクト、および前記周辺ローカルコンタクトが同じ金属を含み、
前記スリット構造の前記ソースコンタクトと前記メモリスタックの前記導電層との間の横方向のスペーサ壁を備え、前記スペーサ壁は、主部および前記主部から前記導電層に向かって突出する突出部を有する、３Ｄメモリデバイス。

【請求項10】

前記チャネルローカルコンタクトが、前記ローカル誘電層を貫通し、前記チャネル構造と接触している、請求項９に記載の３Ｄメモリデバイス。

【請求項11】

前記メモリスタックの端の階段構造において前記導電層のうちの１つの上にあり前記１つと接触している階段ローカルコンタクトとを備え、
前記チャネルローカルコンタクトの上端、前記スリット構造の上端、および前記階段ローカルコンタクトの上端が、前記ローカル誘電層の上側表面と同一平面にある、請求項９に記載の３Ｄメモリデバイス。

【請求項12】

前記壁の形状のコンタクトが、第１のソースコンタクト部分および第２のソースコンタクト部分を備え、
前記第２のソースコンタクト部分が、前記第１のソースコンタクト部分の上にあり、前記第１のソースコンタクト部分の材料とは異なる材料を有する、請求項９に記載の３Ｄメモリデバイス。

【請求項13】

前記第１のソースコンタクト部分が前記スリット構造の底部に位置し、前記第２のソースコンタクト部分が前記スリット構造の頂部に位置する、請求項１２に記載の３Ｄメモリデバイス。

【請求項14】

前記チャネルローカルコンタクトの前記上端の上にあり前記上端と接触しているチャネルコンタクトと、
前記スリット構造の前記上端の上にあり前記上端と接触しているスリットコンタクトと、
前記周辺ローカルコンタクトの前記上端の上にあり前記上端と接触している周辺コンタクトとをさらに備え、
前記チャネルコンタクトの上端、前記スリットコンタクトの上端、および前記周辺コンタクトの上端が、互いに同一平面にある、請求項１３に記載の３Ｄメモリデバイス。

【請求項15】

前記チャネルコンタクト、前記スリットコンタクト、および前記周辺コンタクトが、同じ深さを有し、同じ導電性材料を含む、請求項１４に記載の３Ｄメモリデバイス。

【請求項16】

前記メモリスタックの端の階段構造において前記導電層のうちの１つの上にあり前記１つと接触している階段ローカルコンタクトをさらに備え、前記階段ローカルコンタクトの前記上端が、前記チャネルローカルコンタクトの上端、前記スリット構造の上端、および前記周辺ローカルコンタクトの上端と同一平面にある、請求項９に記載の３Ｄメモリデバイス。

【請求項17】

交互配置された第１の誘電層および第２の誘電層を備えるバリア構造をさらに備え、前記周辺ローカルコンタクトが前記バリア構造を貫通して垂直に延びる、請求項１５に記載の３Ｄメモリデバイス。

【請求項18】

前記周辺ローカルコンタクトが垂直相互接続アクセス（ビア）コンタクトである、請求項９に記載の３Ｄメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。

【背景技術】

【0002】

平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズへと縮小される。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれて、プレーナプロセスおよび製造技法はより困難かつ高価になる。結果として、平面メモリセルのメモリ密度は上限に近づく。

【0003】

３Ｄメモリアーキテクチャは、平面メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイへの、およびメモリアレイからの信号を制御するための周辺デバイスとを含む。

【発明の概要】

【課題を解決するための手段】

【0004】

３Ｄメモリデバイスの実施形態およびそれを形成するための方法が、本明細書において開示される。

【0005】

一例では、３Ｄメモリデバイスは、基板と、メモリスタックと、チャネル構造と、チャネルローカルコンタクトと、スリット構造と、階段ローカルコンタクトとを含む。メモリスタックは、基板の上に交互配置された導電層および誘電層を含む。チャネル構造は、メモリスタックを貫通して垂直に延びる。チャネルローカルコンタクトは、チャネル構造の上にありそれと接触している。スリット構造は、メモリスタックを貫通して垂直に延びる。階段ローカルコンタクトは、メモリスタックの端の階段構造において導電層のうちの１つの上にありそれと接触している。チャネルローカルコンタクトの上端、スリット構造の上端、および階段ローカルコンタクトの上端は、互いに同一平面にある。

【0006】

別の例では、３Ｄメモリデバイスは、基板と、メモリスタックと、チャネル構造と、チャネルローカルコンタクトと、スリット構造と、周辺ローカルコンタクトとを含む。メモリスタックは、基板の上に交互配置された導電層および誘電層を含む。チャネル構造は、メモリスタックを貫通して垂直に延びる。チャネルローカルコンタクトは、チャネル構造の上にありそれと接触している。スリット構造は、メモリスタックを貫通して垂直に延びる。周辺ローカルコンタクトは、メモリスタックの外側の基板へと垂直に延びる。チャネルローカルコンタクトの上端、スリット構造の上端、および周辺ローカルコンタクトの上端は、互いに同一平面にある。

【0007】

さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示される。交互配置された犠牲層および誘電層を含む誘電体スタックを貫通して垂直に延びるチャネル構造が、基板の上に形成される。ローカル誘電層が誘電体スタックに接して形成される。ローカル誘電層および誘電体スタックを貫通して垂直に延びるスリット開口が形成される。交互配置された導電層および誘電層を含むメモリスタックが、スリット開口を通じて、犠牲層を導電層で置換することによって形成される。第１のソースコンタクト部分がスリット開口において形成される。チャネル構造を露出するためのローカル誘電層を貫通するチャネルローカルコンタクト開口、およびメモリスタックの端の階段構造において導電層のうちの１つを露出するためのローカル誘電層を貫通する階段ローカルコンタクト開口が、同時に形成される。チャネルローカルコンタクト開口の中のチャネルローカルコンタクト、スリット開口の中の第１のソースコンタクト部分の上の第２のソースコンタクト部分、および階段ローカルコンタクト開口の中の階段ローカルコンタクトが、同時に形成される。

【0008】

本明細書に組み込まれ、その一部を形成する添付の図面は、本開示の実施形態を例示し、説明と一緒に、本開示の原理を説明すること、および当業者が本開示を実施して使用するのを可能にする役割をさらに果たす。

【図面の簡単な説明】

【0009】

【図1】３Ｄメモリデバイスの断面の図である。

【図2】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスの断面の図である。

【図3A】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。

【図3B】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。

【図3C】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。

【図3D】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。

【図3E】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。

【図3F】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。

【図3G】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。

【図3H】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す図である。

【図4】本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための方法のフローチャートである。

【発明を実施するための形態】

【0010】

本開示の実施形態は、添付の図面を参照して説明される。

【0011】

特定の構成および配置が論じられるが、これは説明のためだけに行われることが理解されるべきである。当業者は、本開示の趣旨と範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示は様々な他の用途においても利用され得ることが、当業者には明らかになるであろう。

【0012】

「一実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの本明細書における言及は、説明される実施形態が特定の特徴、構造、または特性を含み得ること、しかし、１つ１つの実施形態が必ずしもその特定の特徴、構造、または特性を含まなくてもよいことを示していることに留意されたい。その上、そのような語句は同じ実施形態を必ずしも指さない。さらに、実施形態に関連して特定の特徴、構造、または特性が説明されるとき、明示的に説明されるかどうかにかかわらず、そのような特徴、構造、または特性を他の実施形態に関連してもたらすことは、当業者の知識の範囲内であろう。

【0013】

一般に、用語は、文脈における使用法から少なくとも一部理解され得る。たとえば、本明細書で使用される「１つまたは複数の」という用語は、文脈に少なくとも一部応じて、単数の意味で任意の特徴、構造、もしくは特性を記述するために使用されてもよく、または、複数の意味で特徴、構造、もしくは特性の組合せを記述するために使用されてもよい。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、文脈に少なくとも一部応じて、単数の使用法または複数の使用法を伝えるものとして理解され得る。加えて、「に基づいて（ｂａｓｅｄ ｏｎ）」という用語は、必ずしも要因の排他的な集合を伝えることが意図されるものとして理解されなくてもよく、代わりに、やはり文脈に少なくとも一部基づいて、必ずしも明確に記述されない追加の要因の存在を許容してもよい。

【0014】

本開示における「ｏｎ（接している）」、「ａｂｏｖｅ（上にある）」、および「ｏｖｅｒ（覆っている）」の意味は、「ｏｎ」が何かに「ｄｉｒｅｃｔｌｙ ｏｎ（直接接している）」ことを意味するだけではなく、中間フィーチャまたはそれらの間の層を伴って何かに「ｏｎ（接している）」という意味も含み、また、「ａｂｏｖｅ」または「ｏｖｅｒ」が何かの「上にある」または「覆っている」ことを意味するだけではなく、中間フィーチャまたはそれらの間の層を伴わずに何かの「上にある」またはそれを「覆っている」（すなわち、何かに直接接している）という意味も含み得るように、最も広い意味で解釈されるべきであることが、容易に理解されるはずである。

【0015】

さらに、説明を簡単にするために、図面において示されるような別の要素またはフィーチャに対するある要素またはフィーチャの関係を記述するために、「ｂｅｎｅａｔｈ（下にある）」、「ｂｅｌｏｗ（下にある）」、「ｌｏｗｅｒ（より下の）」、「ａｂｏｖｅ（上にある）」、「ｕｐｐｅｒ（より上の）」などの空間的に相対的な用語が、本明細書において使用され得る。空間的に相対的な用語は、図に示される方向に加えて、使用されているまたは動作しているデバイスの様々な方向を包含することが意図される。装置は、別の方向を向いている（９０度回転されている、または他の方向を向いている）ことがあり、本明細書において使用される空間的に相対的な記述子は同様に、それに従って解釈されることがある。

【0016】

本明細書において使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体がパターニングされ得る。基板の上に追加される材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含み得る。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、非導電性材料から作られ得る。

【0017】

本明細書において使用される場合、「層」という用語は、ある厚みを伴う領域を含む材料部分を指す。層は、背後にある構造もしくはスタックする構造の全体にわたって延びていてもよく、または、背後にある構造もしくはスタックする構造の範囲より小さい範囲を有してもよい。さらに、層は、一様なまたは非一様な連続的構造の厚みより薄い厚みを有する、その連続的構造の領域であり得る。たとえば、層は、連続的構造の上面と下面の間の、またはそれらにおける、水平面の任意のペアの間に位置し得る。層は、水平に、垂直に、および／または先細りの表面に沿って延びていてもよい。基板は、層であってもよく、その中に１つまたは複数の層を含んでいてもよく、ならびに／または、それに接して、その上に、および／もしくはその下に１つまたは複数の層を有していてもよい。層は複数の層を含み得る。たとえば、相互接続層は、（相互接続線および／または垂直相互接続アクセス（ビア）コンタクトが形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電層とを含み得る。

【0018】

本明細書において使用される場合、「名目の／名目的に」という用語は、所望の値より上および／または下の値の範囲と一緒に、製品またはプロセスの設計段階の間に設定される、ある構成要素もしくはプロセス動作のための特性またはパラメータの、所望の値または目標値を指す。値の範囲は、製造プロセスまたは公差のわずかな変動によるものであり得る。本明細書において使用される場合、「約」という用語は、対象の半導体デバイスと関連付けられる特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、所与の量の値を、たとえばその値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変動するものとして示し得る。

【0019】

本明細書において使用される場合、「３Ｄメモリデバイス」という用語は、横方向の基板に接してメモリセルトランジスタの垂直方向のストリング（ＮＡＮＤメモリストリングなどの、「メモリストリング」と本明細書で呼ばれる）を伴い、それによりメモリストリングが基板に関して垂直方向に延びているような半導体デバイスを指す。本明細書において使用される場合、「垂直／垂直に」という用語は、基板の横方向の面に対して名目的に直角であることを意味する。

【0020】

３Ｄ ＮＡＮＤメモリデバイスなどの一部の３Ｄメモリデバイスでは、メモリアレイを複数のブロックへと分離すること、ゲート置換プロセスの間にエッチャントおよび化学的なプリカーサのための接近経路を提供すること、ならびにメモリアレイのソースに電気的な接続を提供することを含む様々な機能のために、スリット構造が使用される。図１は、３Ｄメモリデバイス１００の断面を示す。図１に示されるように、３Ｄメモリデバイス１００は、基板１０２の上にメモリスタック１０４を含む。３Ｄメモリデバイス１００はまた、メモリスタック１０４を貫通して垂直に各々延びる、チャネル構造１０６およびスリット構造１０８のアレイを含む。各チャネル構造１０６はＮＡＮＤメモリストリングとして機能し、スリット構造１０８はＮＡＮＤメモリストリングのソース、たとえばチャネル構造１０６のアレイのアレイ共通ソース（ＡＣＳ）への電気的な接続として機能する。

【0021】

３Ｄメモリデバイス１００はさらに、メモリスタック１０４の上のチャネル構造１０６およびスリット構造１０８のための相互接続構造を含み、これは、メモリスタック１０４に接したローカルコンタクト層１１０、およびローカルコンタクト層１１０に接した相互接続層１１２を含む。３Ｄメモリデバイス１００における構成要素の空間的な関係を示すために、ｘ軸、ｙ軸、およびｚ軸が図１に含まれていることに留意されたい。基板１０２は、ウェハの前側に接した前面、およびウェハの前側とは反対の裏側に接した後面という、ｘ－ｙ平面において横方向に延びる２つの横方向の面を含む。ｘ方向およびｙ方向は、ウェハ平面における２つの直交する方向である。ｘ方向はワード線方向であり、ｙ方向はビット線方向である。ｚ軸はｘ軸とｙ軸の両方に直角である。本明細書において使用される場合、１つの構成要素（たとえば、層またはデバイス）が半導体デバイス（たとえば、３Ｄメモリデバイス１００）の別の構成要素（たとえば、層またはデバイス）「に接している」、「の上にある」、または「の下にある」かどうかは、基板がｚ方向において半導体デバイスの最も低い平面に位置しているとき、ｚ方向（ｘ－ｙ平面に直角な垂直方向）において半導体デバイス（たとえば、基板１０２）の基板に対して相対的に決定される。空間的な関係を記述するための同じ表記法が、本開示全体に適用される。

【0022】

ローカルコンタクト層１１０は、チャネル構造１０６と接触しているチャネルローカルコンタクト１１６およびスリット構造１０８と接触しているスリットローカルコンタクト１１８を含む、メモリスタック１０４の中の構造と直接接触しているローカルコンタクト（「Ｃ１」としても知られている）を含む。いくつかの実施形態では、３Ｄメモリデバイス１００は、メモリスタック１０４の端における階段構造１１４の中のワード線のそれぞれ１つと各々接触している階段ローカルコンタクト１２４、ならびにメモリスタック１０４の外側の基板１０２と接触している周辺ローカルコンタクト１２６などの、追加のローカルコンタクトを含む。相互接続層１１２は、それぞれチャネルローカルコンタクト１１６と接触しているチャネルコンタクト１２０、それぞれスリットローカルコンタクト１１８と接触しているスリットコンタクト１２２、階段ローカルコンタクト１２４と接触している階段コンタクト１２８、それぞれ周辺ローカルコンタクト１２６と接触している周辺コンタクト１３０などの、ローカルコンタクト層１１０と接触しているコンタクト（「Ｖ０」としても知られている）を含む。

【0023】

３Ｄメモリデバイス１００において、チャネルローカルコンタクト１１６およびスリットローカルコンタクト１１８は、異なる深さ、異なる臨界寸法を有し、異なる材料に着地する（たとえば、チャネルローカルコンタクト１１６はチャネル構造１０６のポリシリコンプラグに着地するが、スリットローカルコンタクト１１８はスリット構造１０８のタングステンソースコンタクトに着地する）を有し、これはローカルコンタクト層１１０の製造をより困難にする。その上、異なるタイプのローカルコンタクト（たとえば、チャネルローカルコンタクト１１６、スリットローカルコンタクト１１８、階段ローカルコンタクト１２４、および周辺ローカルコンタクト１２６）の上端は互いに同一平面にない（すなわち、ｚ方向に揃っていない）ので、相互接続層１１２の中の異なるタイプのコンタクト（たとえば、チャネルコンタクト１２０、スリットコンタクト１２２、階段コンタクト１２８、および周辺コンタクト１３０）は異なる深さを有し、これはさらに、相互接続構造の製造を複雑にする。

【0024】

本開示による様々な実施形態は、改善された相互接続構造を伴う３Ｄメモリデバイスを提供する。スリットローカルコンタクトを取り除き、スリットソースコンタクトならびに様々なタイプのローカルコンタクト、たとえば、チャネルローカルコンタクト、階段ローカルコンタクト、および／または周辺ローカルコンタクトの金属堆積ステップを統合することによって、歩留まりを上げながら、プロセスサイクル時間および製造コストを減らすことができる。その上、スリットソースコンタクトの上端および様々なタイプのローカルコンタクトは互いに同一平面にあり得るので、相互接続構造の中の異なるタイプのＶ０コンタクトは、同じ深さを有し同じタイプの材料に着地することができ、製造プロセスをより簡単にもする。

【0025】

図２は、本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイス２００の断面を示す。３Ｄメモリデバイス２００は基板２０２を含んでもよく、これは、シリコン（たとえば、単一の結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンイシュレータ（ＧＯＩ）、または任意の他の適切な材料を含んでもよい。いくつかの実施形態では、基板２０２は薄型化された基板（たとえば、半導体層）であり、これは、研磨、エッチング、化学機械研磨（ＣＭＰ）、またはこれらの任意の組合せによって薄型化された。

【0026】

３Ｄメモリデバイス２００は、モノリシック３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスおよびメモリアレイデバイス）が単一の基板に接して形成されることを意味する。モノリシック３Ｄメモリデバイスでは、製造において、周辺デバイスのプロセスおよびメモリアレイデバイスのプロセスが絡まっていることによるさらなる制約に遭遇する。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の製造は、同じ基板に接して形成された、または形成されるべき周辺デバイスと関連付けられる、サーマルバジェットにより制約される。

【0027】

加えて、３Ｄメモリデバイス２００は、構成要素（たとえば、周辺デバイスおよびメモリアレイデバイス）が異なる基板に接して別々に形成され、次いでたとえば面と向かって接着され得る、非モノリシック３Ｄメモリデバイスの一部であり得る。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板２０２）は、接着された非モノリシック３Ｄメモリデバイスの基板として残り、周辺デバイス（たとえば、図示されていない、ページバッファ、デコーダ、およびラッチなどの、３Ｄメモリデバイス２００の動作を促進するために使用される任意の適切なデジタル信号、アナログ信号、および／または混合信号周辺回路を含む）は、ハイブリッドボンディングのために裏返されてメモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の方を向く。いくつかの実施形態では、メモリアレイデバイス基板（たとえば、基板２０２）は、ハイブリッドボンディングのために裏返されて周辺デバイス（図示せず）の方を向くので、接着された非モノリシック３Ｄメモリデバイスでは、メモリアレイデバイスは周辺デバイスの上にあることが理解される。メモリアレイデバイス基板（たとえば、基板２０２）は薄型化された基板（これは接着された非モノリシック３Ｄメモリデバイスの基板ではない）であってもよく、非モノリシック３Ｄメモリデバイスのバックエンドオブライン（ＢＥＯＬ：ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ）相互接続は、薄型化されたメモリアレイデバイス基板の裏側に形成され得る。

【0028】

いくつかの実施形態では、３Ｄメモリデバイス２００は、基板２０２の上に垂直に各々延びているＮＡＮＤメモリストリングのアレイの形でメモリセルが提供される、ＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、ＮＡＮＤメモリストリングのアレイとして機能するチャネル構造２０４のアレイを含み得る。図２に示されるように、チャネル構造２０４は、導電層２０６および誘電層２０８を各々含む複数のペアを貫通して垂直に延び得る。交互配置された導電層２０６および誘電層２０８はメモリスタック２１０の一部である。メモリスタック２１０の中の導電層２０６および誘電層２０８のペアの数（たとえば、３２、６４、９６、または１２８）は、３Ｄメモリデバイス２００の中のメモリセルの数を決定する。いくつかの実施形態では、メモリスタック２１０はマルチデッキアーキテクチャ（図示せず）を有してもよく、これは互いにスタックされた複数のメモリデッキを含むことが理解される。各メモリデッキの中の導電層２０６および誘電層２０８のペアの数は、同じであっても、または異なっていてもよい。

【0029】

メモリスタック２１０は、複数の交互配置された導電層２０６および誘電層２０８を含み得る。メモリスタック２１０の中の導電層２０６および誘電層２０８は、垂直方向に交互に現れ得る。言い換えると、メモリスタック２１０の一番上または一番下にあるものを除くと、各導電層２０６は、両側で２つの誘電層２０８に隣接していてもよく、各誘電層２０８は、両側で２つの導電層２０６に隣接していてもよい。導電層２０６は、限定はされないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープされたシリコン、シリサイド、またはこれらの任意の組合せを含む、導電性材料を含み得る。各導電層２０６は、チャネル構造２０４を囲むゲート電極（ゲート線）であってもよく、ワード線として横に延びていてもよい。誘電層２０８は、限定はされないが、酸化シリコン、窒化シリコン、シリコン酸窒化物、またはこれらの任意の組合せを含む、誘電材料を含み得る。いくつかの実施形態によれば、ＩＳＳＧ（ｉｎ－ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）酸化シリコンなどの酸化シリコン膜が、基板２０２（たとえば、シリコン基板）とメモリスタック２１０との間に形成され得ることが理解される。

【0030】

図２に示されるように、チャネル構造２０４は、半導体層（たとえば、半導体チャネル２１２としての）および複合誘電層（たとえば、メモリフィルム２１４としての）で満たされたチャネルホールを含み得る。いくつかの実施形態では、半導体チャネル２１２は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリフィルム２１４は、トンネリング層、ストレージ層（「チャージトラップ層」としても知られている）、およびブロッキング層を含む、複合層である。チャネル構造２０４の残りの空間は、酸化シリコンおよび／またはエアギャップなどの誘電材料を含むキャッピング層で、部分的にまたは完全に満たされ得る。チャネル構造２０４は円柱の形状（たとえば、柱の形状）を有し得る。いくつかの実施形態によれば、メモリフィルム２１４のキャッピング層、半導体チャネル２１２、トンネリング層、ストレージ層、およびブロッキング層は、この順序で柱の外側表面に向かって中心から放射状に並べられる。トンネリング層は、酸化シリコン、シリコン酸窒化物、またはこれらの任意の組合せを含み得る。ストレージ層は、窒化シリコン、シリコン酸窒化物、シリコン、またはこれらの任意の組合せを含み得る。ブロッキング層は、酸化シリコン、シリコン酸窒化物、高比誘電率（ｈｉｇｈ－ｋ）誘電体、またはこれらの任意の組合せを含み得る。一例では、メモリフィルム２１４は、酸化シリコン／シリコン酸窒化物／酸化シリコン（ＯＮＯ）の複合層を含み得る。

【0031】

いくつかの実施形態では、チャネル構造２０４はさらに、チャネル構造２０４の底部（たとえば、下端）において半導体プラグ２１８を含む。本明細書において使用される場合、基板２０２が３Ｄメモリデバイス２００の最も低い平面に配置されるとき、構成要素の「上端」（たとえば、チャネル構造２０４）は、ｙ方向において基板２０２からより遠い端部であり、構成要素の「下端」（たとえば、チャネル構造２０４）は、ｙ方向において基板２０２により近い端部である。半導体プラグ２１８は、任意の適切な方向において基板２０２からエピタキシャル成長される、シリコンなどの半導体材料を含み得る。いくつかの実施形態では、半導体プラグ２１８は、基板２０２と同じ材料である単結晶シリコンを含むことが理解される。言い換えると、半導体プラグ２１８は、基板２０２と同じ材料であるエピタキシャル成長された半導体層を含み得る。半導体プラグ２１８は、半導体チャネル２１２の下端の下にありそれと接触していてもよい。半導体プラグ２１８は、ＮＡＮＤメモリストリングのソース選択ゲートによって制御されるチャネルとして機能することができる。

【0032】

いくつかの実施形態では、チャネル構造２０４はさらに、チャネル構造２０４の頂部における（たとえば、上端にある）チャネルプラグ２２０を含む。チャネルプラグ２２０は、半導体チャネル２１２の上端の上にありそれと接触していてもよい。チャネルプラグ２２０は半導体材料（たとえば、ポリシリコン）を含み得る。３Ｄメモリデバイス２００の製造の間にチャネル構造２０４の上端を覆うことによって、チャネルプラグ２２０は、酸化シリコンおよび窒化シリコンなどの、チャネル構造２０４に満たされている誘電体のエッチングを防ぐための、エッチストップ層として機能し得る。いくつかの実施形態によれば、チャネルプラグ２２０は、ＮＡＮＤメモリストリングのドレインとして機能し得る。

【0033】

図２に示されるように、３Ｄメモリデバイス２００はまた、相互接続構造の一部としてメモリスタック２１０に接してローカルコンタクト層２２２を含む。いくつかの実施形態では、ローカルコンタクト層２２２は、チャネル構造２０４（すなわち、チャネルプラグ２２０）の上端の上に形成される。ローカルコンタクト層２２２は、横方向の相互接続線およびビアコンタクトを含む、複数の相互接続（本明細書では「コンタクト」とも呼ばれる）を含み得る。本明細書において使用される場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ：ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ）相互接続およびバックエンドオブライン（ＢＥＯＬ：ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ）相互接続などの、任意の適切なタイプの相互接続を広く含み得る。ローカルコンタクト層２２２の中の相互接続は、本明細書では「ローカルコンタクト」（「Ｃ１」としても知られている）と呼ばれ、これは、メモリスタック２１０の中の構造と直接接触している。いくつかの実施形態では、ローカルコンタクト層２２２は、チャネル構造２０４の上端（たとえば、チャネルプラグ２２０）の上にありそれと接触しているチャネルローカルコンタクト２２４を含む。

【0034】

ローカルコンタクト層２２２はさらに、ローカルコンタクト（たとえば、チャネルローカルコンタクト２２４）が形成できる１つまたは複数の層間誘電（ＩＬＤ）層（「金属間誘電（ＩＭＤ）層」としても知られている）を含み得る。いくつかの実施形態によれば、ローカルコンタクト層２２２は、１つまたは複数のローカル誘電層の中のチャネルローカルコンタクト２２４を含む。ローカルコンタクト層２２２の中のチャネルローカルコンタクト２２４は、限定はされないが、Ｃｕ、Ａｌ、Ｗ、Ｃｏ、シリサイド、またはこれらの任意の組合せを含む、導電性材料を含み得る。一例では、チャネルローカルコンタクト２２４はタングステンでできている。ローカルコンタクト層２２２の中のＩＬＤ層は、限定はされないが、酸化シリコン、窒化シリコン、シリコン酸窒化物、低比誘電率（ｌｏｗ－ｋ）誘電体、またはこれらの任意の組合せを含む、誘電材料を含み得る。

【0035】

図２に示されるように、３Ｄメモリデバイス２００はさらに、ローカルコンタクト層２２２を貫通して垂直に延びているスリット構造２２６と、メモリスタック２１０の交互配置された導電層２０６および誘電層２０８とを含む。スリット構造２２６はまた、メモリスタック２１０を複数のブロックへと分離するために、（たとえば、図２のビット線方向／ｙ方向において）横に延び得る。スリット構造２２６は、導電層２０６を形成するための化学的なプリカーサに対する接近経路を提供する、スリット開口を含み得る。いくつかの実施形態によれば、スリット構造２２６は、ＡＣＳとの電気接続の抵抗を減らすために、基板２０２において下端にドープされた領域（図示せず）も含む。

【0036】

いくつかの実施形態では、スリット構造２２６はさらに、ソース線（図示せず）などの相互接続構造にＮＡＮＤメモリストリングのＡＣＳを電気的に接続するための、ソースコンタクト２２８を含む。いくつかの実施形態では、ソースコンタクト２２８は壁の形状のコンタクトを含む。図２に示されるように、ソースコンタクト２２８は、スリット構造２２６の底部に（たとえば、ドープされた領域に接触して）下側ソースコンタクト部分２２８－１と、スリット構造２２６の頂部に上側ソースコンタクト部分２２８－２とを含み得る。いくつかの実施形態では、上側ソースコンタクト部分２２８－２は、下側ソースコンタクト部分２２８－１の上にありそれと接触しており、下側ソースコンタクト部分２２８－１と異なる材料を有する。下側ソースコンタクト部分２２８－１は、ドープされた領域との接触抵抗を減らすために、ドープされたポリシリコンなどの導電性材料を含み得る。上側ソースコンタクト部分２２８－２は、限定はされないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはこれらの任意の組合せを含む金属などの、導電性材料を含み得る。一例では、上側ソースコンタクト部分２２８－２はタングステンを含み得る。以下で詳細に説明されるように、スリット構造２２６のチャネルローカルコンタクト２２４および上側ソースコンタクト部分２２８－２の導電性材料は同じプロセスで堆積され得るので、上側ソースコンタクト部分２２８－２およびチャネルローカルコンタクト２２４は、同じ金属などの同じ導電性材料を含む。一例では、金属はタングステンを含み得る。

【0037】

スリット構造２２６のソースコンタクト２２８をメモリスタック２１０の導電層２０６から電気的に絶縁するために、スリット構造２２６はさらに、スリット開口の側壁に沿って、かつスリット開口の側壁に隣接するエッチバック凹部の中に配設される、スペーサ２３０を含み得る。すなわち、スペーサ２３０は、メモリスタック２１０のソースコンタクト２２８と導電層２０６との間に横方向に形成され得る。スペーサ２３０は、酸化シリコン、窒化シリコン、シリコン酸窒化物、またはこれらの任意の組合せなどの、誘電材料の１つまたは複数の層を含み得る。

【0038】

図２に示されるように、横方向（ｘ方向および／またはｙ方向）における少なくとも１つの端部に接して、メモリスタック２１０は階段構造２４０を含み得る。階段構造２４０において、垂直方向（図２のｚ方向）に沿った導体／誘電層ペアの対応する端部は、ワード線のファンアウトのために横方向に千鳥状にされ得る。階段構造２４０の各「レベル」は、１つまたは複数の導体／誘電層ペアを含んでもよく、これらの各々が、導電層２０６（ワード線としてｘ方向に横に延びる）および誘電層２０８のペアを含む。いくつかの実施形態では、階段構造２４０の各レベルにおける最上位層は、垂直方向における相互接続（たとえば、ワード線のファンアウト）のための導電層２０６のうちの１つである。いくつかの実施形態では、階段構造２４０の２つごとの隣接レベルが、垂直方向において名目上同じ距離、および横方向において名目上同じ距離だけオフセットされる。したがって、各オフセットは、垂直方向における３Ｄメモリデバイス２００のワード線との相互接続のための「ランディングエリア」を形成することができる。

【0039】

いくつかの実施形態では、３Ｄメモリデバイス２００はさらに、各々がメモリスタック２１０の階段構造２４０における導電層（ワード線）２０６のそれぞれ１つの上にありそれと接触している、階段ローカルコンタクト２４２（「ワード線ローカルコンタクト」としても知られている）を含む。各階段ローカルコンタクト２４２は、ローカルコンタクト層２２２の中のＩＬＤ層を貫通して、さらに階段構造２４０を覆うＩＬＤ層を貫通して垂直に延び、メモリスタック２１０の端のそれぞれの導電層（ワード線）２０６に達し得る。階段ローカルコンタクト２４２は、限定はされないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはこれらの任意の組合せを含む金属などの、導電性材料を含み得る。一例では、階段ローカルコンタクト２４２はタングステンを含み得る。

【0040】

いくつかの実施形態では、３Ｄメモリデバイス２００はさらに、メモリスタック２１０の外側の基板２０２へと垂直に各々延びる、周辺ローカルコンタクト２４４を含む。各周辺ローカルコンタクト２４４は、メモリスタック２１０の外側にある周辺領域においてローカルコンタクト層２２２から基板２０２へと垂直に延びるように、メモリスタック２１０の深さより大きい深さを有し得る。いくつかの実施形態では、周辺ローカルコンタクト２４４は、基板２０２の中の周辺回路（図示せず）もしくはドープされた領域（ＰウェルまたはＮウェル、図示せず）へ、および／またはそれらから電気信号を伝送するために、それらの周辺回路またはドープされた領域の上にありそれらと接触している。いくつかの実施形態では、周辺回路は、３Ｄメモリデバイス２００の動作を促進するために使用される、任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含む。たとえば、周辺回路は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動構成要素もしくは受動構成要素（たとえば、トランジスタ、ダイオード、抵抗、またはキャパシタなど）のうちの１つまたは複数を含み得る。周辺ローカルコンタクト２４４は、限定はされないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、またはこれらの任意の組合せを含む金属などの、導電性材料を含み得る。一例では、周辺ローカルコンタクト２４４はタングステンを含み得る。

【0041】

いくつかの実施形態では、３Ｄメモリデバイス２００はさらに、異なる誘電材料を有する交互配置された第１の誘電層および第２の誘電層を含む、バリア構造２４６を含む。たとえば、第１および第２の誘電層の誘電材料は、それぞれ酸化シリコンおよび窒化シリコンであり得る。いくつかの実施形態では、バリア構造２４６の第１および第２の誘電層は、以下で詳しく説明されるようなゲート置換プロセスの後で最終的にメモリスタック２１０になる誘電体スタックを形成するものと同じである。いくつかの実施形態では、周辺ローカルコンタクト２４４のうちの１つまたは複数は、バリア構造２４６を貫通して延びる。すなわち、バリア構造２４６は、他の近くの構造から周辺ローカルコンタクト２４４を分離するバリアとして、周辺ローカルコンタクト２４４を囲むことができる。いくつかの実施形態では、周辺ローカルコンタクト２４４は、壁の形状のコンタクトとは対照的に、ビアコンタクトを含む。周辺ローカルコンタクト２４４（囲まれたバリア構造２４６を伴うまたは伴わない）は図２に示されるようにメモリスタック２１０の外側の周辺領域にあるが、いくつかの実施形態では、１つまたは複数の周辺ローカルコンタクト２４４（囲まれたバリア構造２４６を伴うまたは伴わない）はメモリスタック２１０内に形成されてもよいことが理解され、これは「スルーアレイコンタクト」（ＴＡＣ）としても知られている。

【0042】

スリット構造１０８の上にありそれと接触しているローカルコンタクト層１１０の中にスリットローカルコンタクト１１８を含む、図１の３Ｄメモリデバイス１００とは異なり、図２の３Ｄメモリデバイス２００は、ローカルコンタクト層２２２の中にスリットローカルコンタクトを含まない。代わりに、スリット構造２２６（およびその中の上側ソースコンタクト部分２２８－２）は、ローカルコンタクト層２２２を貫通してさらに垂直に延び得る。スリットローカルコンタクトを連続的な壁タイプのコンタクト（たとえば、ソースコンタクト２２８）で置換することによって、ローカルコンタクト層２２２の中のローカルコンタクトに対する重畳制御を簡略化することができ、相互接続構造の抵抗を減らすことができる。その上、スリット構造２２６の上端（およびその中の上側のソースコンタクト部分２２８－２）は、チャネルローカルコンタクト２２４、階段ローカルコンタクト２４２、および周辺ローカルコンタクト２４４を含むローカルコンタクトの各々の上端と同一平面にあってもよく、たとえば以下で詳しく説明されるものと同じ平坦化プロセスの後で同じ平面にあってもよい。すなわち、いくつかの実施形態によれば、チャネルローカルコンタクト２２４の上端、スリット構造２２６の上端、階段ローカルコンタクト２４２の上端、および周辺ローカルコンタクト２４４の上端は、互いに同一平面上にある。いくつかの実施形態では、上側ソースコンタクト部分２２８－２、チャネルローカルコンタクト２２４、階段ローカルコンタクト２４２、および周辺ローカルコンタクト２４４は、たとえば詳しく以下で説明されるのと同じ堆積プロセスにより堆積される、同じ導電性材料を含む。たとえば、上側ソースコンタクト部分２２８－２、チャネルローカルコンタクト２２４、階段ローカルコンタクト２４２、および周辺ローカルコンタクト２４４は、タングステンなどの同じ金属を含む。したがって、図２の３Ｄメモリデバイス２００のローカルコンタクトの設計は、製造プロセスを簡略化し、コストおよびプロセスサイクルを減らすことができる。

【0043】

図２に示されるように、３Ｄメモリデバイス２００はまた、相互接続構造の一部として、ローカルコンタクト層２２２に接して相互接続層２３４を含む。相互接続層２３４は、各々がチャネルローカルコンタクト２２４のそれぞれ１つの上端の上にありそれと接触しているチャネルコンタクト２３６、およびスリット構造２２６の上端（たとえば、その中の上側ソースコンタクト部分２２８－２）の上にありそれと接触しているスリットコンタクト２３８などの、複数のビアコンタクト（「Ｖ０」としても知られている）を含み得る。いくつかの実施形態では、相互接続層２３４はさらに、各々が階段ローカルコンタクト２４２のそれぞれ１つの上端の上にありそれと接触している階段コンタクト２４８（「ワード線コンタクト」としても知られている）、および各々が周辺ローカルコンタクト２４４のそれぞれ１つの上端の上にありそれと接触している周辺コンタクト２５０を含む。相互接続層２３４はさらに、チャネルコンタクト２３６、スリットコンタクト２３８、階段コンタクト２４８、および周辺コンタクト２５０が形成できる１つまたは複数のＩＬＤ層を含み得る。すなわち、相互接続層２３４は、１つまたは複数の第１の誘電層において、チャネルコンタクト２３６、スリットコンタクト２３８、階段コンタクト２４８、および周辺コンタクト２５０を含み得る。相互接続層２３４の中のチャネルコンタクト２３６、スリットコンタクト２３８、階段コンタクト２４８、および周辺コンタクト２５０は、限定はされないが、Ｃｕ、Ａｌ、Ｗ、Ｃｏ、シリサイド、またはこれらの任意の組合せを含む、導電性材料を含み得る。相互接続層２３４の中のＩＬＤ層は、限定はされないが、酸化シリコン、窒化シリコン、シリコン酸窒化物、ｌｏｗ－ｋ誘電体、またはこれらの任意の組合せを含む、誘電材料を含み得る。

【0044】

相互接続層１１２の中のコンタクトが異なる深さを有する図１の３Ｄメモリデバイス１００とは異なり、図２の３Ｄメモリデバイス２００の相互接続層２３４の中の様々なタイプのコンタクト（たとえば、チャネルコンタクト２３６、スリットコンタクト２３８、階段コンタクト２４８、および周辺コンタクト２５０）は同じ深さを有する。いくつかの実施形態では、チャネルコンタクト２３６の上端、スリットコンタクト２３８の上端、階段コンタクト２４８の上端、および周辺コンタクト２５０の上端は互いに同一平面にあり、チャネルコンタクト２３６の下端、スリットコンタクト２３８の下端、階段コンタクト２４８の下端、および周辺コンタクト２５０の下端も互いに同一平面にある。結果として、相互接続層２３４を形成するための製造プロセスはより簡単であり得る。以下で詳しく説明されるように、相互接続層２３４の中に様々なタイプのコンタクト（たとえば、チャネルコンタクト２３６、スリットコンタクト２３８、階段コンタクト２４８、および周辺コンタクト２５０）を形成するために、同じ堆積および平坦化プロセスが使用され得る。したがって、チャネルコンタクト２３６、スリットコンタクト２３８、階段コンタクト２４８、および周辺コンタクト２５０は、タングステンなどの同じ導電性材料を有し得る。

【0045】

３Ｄメモリデバイス２００の中の相互接続層の数は、図２の例により限定されないことを理解されたい。追加の相互接続層が、３Ｄメモリデバイス２００の所望の相互接続構造を提供するために形成され得る。それでも、ローカルコンタクト層２２２および相互接続層２３４は、チャネル構造２０４、スリット構造２２６、導電層（ワード線）２０６、および基板２０２の中の周辺回路／ドープされた領域（図示せず）から、ならびに／またはそれらへ電気信号を伝送するための相互接続構造を形成する。

【0046】

図３Ａ～図３Ｈは、本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図４は、本開示のいくつかの実施形態による、相互接続構造を伴う例示的な３Ｄメモリデバイスを形成するための方法４００のフローチャートを示す。図３Ａ～図３Ｈおよび図４に示される３Ｄメモリデバイスの例は、図２に示される３Ｄメモリデバイス２００を含む。図３Ａ～図３Ｈおよび図４は一緒に説明される。方法４００に示される動作は網羅的ではなく、示される動作のいずれかの前、後、またはそれらの間にも他の動作が実行され得ることが理解される。さらに、動作の一部は、同時に、または図４に示されるものとは異なる順序で実行されてもよい。

【0047】

図４を参照すると、方法４００は動作４０２において開始し、動作４０２において、基板の上にある交互配置された犠牲層および誘電層を含む誘電体スタック。基板はシリコン基板であり得る。図３Ａを参照すると、犠牲層３０６および誘電層３０８の複数のペア（誘電層／犠牲層ペア）を含む誘電体スタック３０４は、シリコン基板３０２の上に形成される。いくつかの実施形態によれば、誘電体スタック３０４は、交互配置された犠牲層３０６および誘電層３０８を含む。誘電層３０８および犠牲層３０６は、誘電体スタック３０４を形成するためにシリコン基板３０２に交互に堆積され得る。いくつかの実施形態によれば、各誘電層３０８は酸化シリコンの層を含み、各犠牲層３０６は窒化シリコンの層を含む。すなわち、複数の窒化シリコン層および複数の酸化シリコン層は、誘電体スタック３０４を形成するためにシリコン基板３０２の上に交互に堆積され得る。いくつかの実施形態では、交互配置された第１の誘電層および第２の誘電層を含むバリア構造３０７は、シリコン基板３０２の上で誘電体スタック３０４の外側に形成される。バリア構造３０７の第１および第２の誘電層はそれぞれ、誘電体スタック３０４の犠牲層３０６および誘電層３０８と同じ材料を含み得る。誘電体スタック３０４およびバリア構造３０７は、限定はされないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはこれらの任意の組合せを含む、１つまたは複数の薄膜堆積プロセスによって一緒に形成され得る。

【0048】

図３Ａに示されるように、階段構造３０５は誘電体スタック３０４の端に形成され得る。階段構造３０５は、シリコン基板３０２に向かって誘電体スタック３０４の誘電／犠牲層ペアのために複数のいわゆる「トリムエッチ」サイクルを実行することによって形成され得る。誘電体スタック３０４の誘電／犠牲層ペアのための繰り返されたトリムエッチサイクルにより、図３Ａに示されるように、誘電体スタック３０４は、傾いた端部と、一番下のものより短い一番上の誘電／犠牲層ペアとを有し得る。

【0049】

図４に示されるように、方法４００は、誘電体スタックを貫通して垂直に延びるチャネル構造が形成される動作４０４に進む。いくつかの実施形態では、チャネル構造を形成するために、誘電体スタックを貫通して垂直に延びるチャネルホールが形成され、メモリフィルムおよび半導体チャネルが続いて、チャネルホールの側壁を覆って形成され、チャネルプラグが、半導体チャネルの上にそれと接触して形成される。

【0050】

図３Ａに示されるように、チャネルホールは、誘電体スタック３０４を貫通して垂直に延びる開口である。いくつかの実施形態では、各開口がより後のプロセスにおいて個々のチャネル構造３１０を成長させるための位置になるように、複数の開口が誘電体スタック３０４を貫通して形成される。いくつかの実施形態では、チャネル構造３１０のチャネルホールを形成するための製造プロセスは、ディープイオン反応エッチング（ＤＲＩＥ）などのウェットエッチングおよび／またはドライエッチングを含む。いくつかの実施形態では、チャネル構造３１０のチャネルホールはさらに、シリコン基板３０２の頂部を貫通して延びる。誘電体スタック３０４を貫通するエッチングプロセスは、シリコン基板３０２の上面において止まらなくてもよく、続けてシリコン基板３０２の一部をエッチングしてもよい。図３Ａに示されるように、半導体プラグ３１２は、任意の適切な方向にあるシリコン基板３０２から（たとえば、下面および／または側面から）エピタキシャル成長された単結晶シリコンでチャネルホールの底部を満たすことによって形成され得る。半導体プラグ３１２をエピタキシャル成長するための製造プロセスは、限定はされないが、気相成長（ＶＰＥ）、液相成長（ＬＰＥ）、分子ビーム成長（ＭＰＥ）、またはこれらの任意の組合せを含み得る。

【0051】

図３Ａに示されるように、メモリフィルム３１４（ブロッキング層、ストレージ層、およびトンネリング層を含む）および半導体チャネル３１６は、チャネル構造３１０のチャネルホールの側壁に沿って、かつ半導体プラグ３１２の上に形成される。いくつかの実施形態では、メモリフィルム３１４はまず、チャネルホールの側壁に沿って、かつ半導体プラグ３１２の上に堆積され、半導体チャネル３１６が次いでメモリフィルム３１４を覆って堆積される。続いて、メモリフィルム３１４を形成するために、ブロッキング層、ストレージ層、およびトンネリング層が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、この順序で堆積され得る。次いで、半導体チャネル３１６が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してトンネリング層にポリシリコンを堆積することによって形成され得る。半導体チャネル３１６は、たとえばＳＯＮＯパンチプロセスを使用して、半導体プラグ３１２に接触していてもよい。いくつかの実施形態では、半導体チャネル３１６は、チャネルホールを完全に満たすことなくチャネルホールに堆積される。いくつかの実施形態では、酸化シリコン層などのキャッピング層が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用してチャネルホールの残りの空間を完全にまたは部分的に満たすために、チャネルホールにおいて形成される。

【0052】

図３Ａに示されるように、チャネルプラグ３２０は、チャネル構造３１０のチャネルホールの頂部に形成される。いくつかの実施形態では、誘電体スタック３０４の上面に接している、メモリフィルム３１４、半導体チャネル３１６、およびキャッピング層の部分は、ＣＭＰ、ウェットエッチング、および／またはドライエッチングによって取り除かれ平坦化される。次いで、チャネルホールの頂部における半導体チャネル３１６およびキャッピング層の部分をウェットエッチングならびに／またはドライエッチングすることによって、チャネルホールの頂部に凹部が形成され得る。次いで、ポリシリコンなどの半導体材料を、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによりその凹部へと堆積することによって、チャネルプラグ３２０が形成され得る。こうして、誘電体スタック３０４を貫通するチャネル構造３１０が形成される。

【0053】

図４に示されるように、方法４００は、ローカル誘電層が誘電体スタックに接して形成される、動作４０６に続く。ローカル誘電層は、形成されるべき最終的な３Ｄメモリデバイスの相互接続構造の一部である。図３Ｂに示されるように、ローカル誘電層３２２は誘電体スタック３０４に接して形成される。ローカル誘電層３２２は、誘電体スタック３０４の上面の上に、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンおよび／または窒化シリコンなどの誘電材料を堆積することによって、形成され得る。

【0054】

図４に示されるように、方法４００は、ローカル誘電層および誘電体スタックを貫通して垂直に延びるスリット開口が形成される、動作４０８に続く。図３Ｃに示されるように、スリット開口３２６は、ＤＲＩＥなどのウェットエッチングおよび／またはドライエッチングを使用して形成される。いくつかの実施形態では、エッチングプロセスは、シリコン基板３０２に達するように、ローカル誘電層３２２ならびに誘電体スタック３０４の交互配置された犠牲層３０６および誘電層３０８（たとえば、窒化シリコン層および酸化シリコン層）を貫通するスリット開口３２６をエッチングする。スリット開口３２６は、フォトリソグラフィを使用してエッチングマスク（たとえば、フォトレジスト）をエッチングすることによってパターニングされ得るので、スリット開口３２６は、スリット構造が形成されることになる場所に形成されることになる。

【0055】

図４に示されるように、方法４００は、交互配置された導電層および誘電層を含むメモリスタックが、スリット開口を通じて、犠牲層を導電層で置換する（すなわち、いわゆる「ゲート置換」プロセス）ことによって形成される、動作４１０に進む。図３Ｄに示されるように、犠牲層３０６（図３Ｂに示される）は導電層３３２により置き換えられ、それにより、交互配置された導電層３３２および誘電層３０８を含むメモリスタック３３４が形成される。ゲート置換プロセスはバリア構造３０７に影響を与えないことがあり、バリア構造３０７は依然として、その後の最終的な３Ｄメモリデバイスにおいても交互配置された第１および第２の誘電層を含むことが理解される。

【0056】

いくつかの実施形態では、スリット開口３２６を通じて犠牲層３０６を取り除くことによって、横方向の凹部（図示せず）がまず形成される。いくつかの実施形態では、犠牲層３０６は、スリット開口３２６を通じてエッチング液を塗布することによって除去されるので、犠牲層３０６は除去され、誘電層３０８間に交互配置された横方向の凹部が生じる。エッチング液は、誘電層３０８に対して選択的に犠牲層３０６をエッチングする任意の適切なエッチャントを含み得る。図３Ｄに示されるように、導電層３３２は、スリット開口３２６を通じて横方向の凹部へと堆積される。いくつかの実施形態では、ゲート誘電層が導電層３３２の前に横方向の凹部へと堆積されるので、導電層３３２はゲート誘電層に堆積される。金属層などの導電層３３２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの、１つまたは複数の薄膜堆積プロセスを使用して堆積され得る。

【0057】

図４に示されるように、方法４００は、第１のソースコンタクト部分がスリット開口において形成される、動作４１２に進む。いくつかの実施形態では、第１のソースコンタクト部分を形成するために、スリット開口の側壁を覆ってスペーサが形成され、スリット開口の中のスペーサを覆って導電層が堆積され、スリット開口において導電層がエッチバックされる。導電層はポリシリコンを含み得る。

【0058】

図３Ｄに示されるように、スペーサ３３８は、スリット開口３２６の側壁を覆って形成され得る。いくつかの実施形態では、ドープされた領域（図示せず）がまず、スリット開口３２６を通じて露出されるシリコン基板３０２の部分へとＰ型またはＮ型のドーパントをドープするために、イオン注入および／または熱拡散を使用して形成され得る。いくつかの実施形態では、エッチバック凹部は、スリット開口３２６の側壁に隣接する各導電層３３２において形成される。エッチバック凹部は、スリット開口３２６を通じたウェットエッチングおよび／またはドライエッチングプロセスを使用してエッチバックされ得る。いくつかの実施形態によれば、酸化シリコンおよび窒化シリコンなどの１つまたは複数の誘電層を含むスペーサ３３８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、エッチバック凹部へとスリット開口３２６の側壁に沿って堆積される。図３Ｄに示されるように、下側ソースコンタクト部分３４２－１は、スリット開口３２６の底部において形成される。いくつかの実施形態では、たとえばドープされたポリシリコンを含む導電層は、スリット開口３２６においてスペーサ３３８を覆って堆積される。いくつかの実施形態では、スリット開口３２６の頂部において導電層の部分を取り除くためにエッチバックプロセスが実行され、スリット開口３２６の底部に下側ソースコンタクト部分３４２－１が残る。たとえば、ウェットエッチングおよび／またはドライエッチングを使用して、ポリシリコンがエッチバックされ得る。

【0059】

図４に示されるように、方法４００は、チャネル構造を露出するためのローカル誘電層を貫通するチャネルローカルコンタクト開口、メモリスタックの端の階段構造において導電層のうちの１つを露出するためのローカル誘電層を貫通する階段ローカルコンタクト開口、およびメモリスタックの外側の基板へと垂直に延びる周辺ローカルコンタクト開口が同時に形成される、動作４１４に進む。いくつかの実施形態では、チャネルローカルコンタクト開口、階段ローカルコンタクト開口、および周辺ローカルコンタクト開口の同時形成の前に、スリット開口を覆うために、ハードマスクが形成される。

【0060】

図３Ｅに示されるように、ハードマスク３３６は、スリット開口３２６を覆うために、ローカル誘電層３２２に接して、かつスリット開口３２６（図３Ｄに示される）において形成される。チャネルローカルコンタクト開口３２４、階段ローカルコンタクト開口３２５、および周辺ローカルコンタクト開口３２７のための開口を作り出すために、ハードマスク３３６が、フォトリソグラフィと、それに続いてドライエッチングおよび／またはウェットエッチングプロセスを使用してパターニングされ得る。チャネルローカルコンタクト開口３２４、階段ローカルコンタクト開口３２５、および周辺ローカルコンタクト開口３２７を同じエッチングプロセスにおいて同時にエッチングするためのハードマスク３３６における開口を通じて、ＤＲＩＥなどのドライエッチングおよび／またはウェットエッチングの１つまたは複数のサイクルが実行され得る。いくつかの実施形態では、それぞれチャネル構造３１０を露出するためにチャネル構造３１０のチャネルプラグ３２０において停止する、チャネルローカルコンタクト開口３２４を形成するために、ローカル誘電層３２２がそれを貫通してエッチングされる。いくつかの実施形態では、それぞれ導電層３３２を露出するためにメモリスタック３３４の端の階段構造３０５において導電層３３２（図３Ｄに示される）において停止する、階段ローカルコンタクト開口３２５を形成するために、ローカル誘電層３２２がそれを貫通してエッチングされる。いくつかの実施形態では、シリコン基板３０２において停止する、周辺ローカルコンタクト開口３２７を形成するために、ローカル誘電層３２２およびメモリスタック３３４の外側のＩＬＤ層がそれを貫通してエッチングされる。いくつかの実施形態では、バリア構造３０７を貫通してシリコン基板３０２へと垂直に延びる周辺ローカルコンタクト開口３２７を形成するために、バリア構造３０７の中の交互配置された第１および第２の誘電層もそれらを貫通してエッチングされる。

【0061】

図４に示されるように、方法４００は、チャネルローカルコンタクト開口の中のチャネルローカルコンタクト、スリット開口の中の第１のソースコンタクト部分の上の第２のソースコンタクト部分、階段ローカルコンタクト開口の中の階段ローカルコンタクト、および周辺ローカルコンタクト開口の中の周辺ローカルコンタクトが同時に形成される、動作４１６に進む。いくつかの実施形態では、チャネルローカルコンタクト、第２のソースコンタクト部分、階段ローカルコンタクト、および周辺ローカルコンタクトを同時にために、チャネルローカルコンタクト開口、スリット開口、階段ローカルコンタクト開口、および周辺ローカルコンタクト開口において、導電層が同時に堆積され、チャネルローカルコンタクトの上端、第２のソースコンタクト部分の上端、階段ローカルコンタクトの上端、および周辺ローカルコンタクトの上端が互いに同一平面にあるように、堆積された導電層が平坦化される。導電層はタングステンを含み得る。

【0062】

図３Ｆに示されるように、ハードマスク３３６（図３Ｅに示される）は除去され、チャネルローカルコンタクト３４０、上側ソースコンタクト部分３４２－２、階段ローカルコンタクト３４３、および周辺ローカルコンタクト３４５が同時に形成される。いくつかの実施形態では、たとえばタングステンを含む導電層が、チャネルローカルコンタクト開口３２４（図３Ｅに示される）、スリット開口３２６の残りの空間（ハードマスク３３６が除去されると図３Ｄに示される）、階段ローカルコンタクト開口３２５（図３Ｅに示される）、および周辺ローカルコンタクト開口３２７（図３Ｅに示される）へと同じ堆積プロセスによって堆積され、チャネルローカルコンタクト３４０、上側ソースコンタクト部分３４２－２、階段ローカルコンタクト３４３、および周辺ローカルコンタクト３４５を同時に形成する。堆積プロセスは、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはこれらの任意の組合せなどの、薄膜堆積プロセスを含み得る。余剰の導電層を除去して堆積された導電層を平坦化するために、ＣＭＰなどの平坦化プロセスが実行され得る。したがって、いくつかの実施形態によれば、チャネルローカルコンタクト３４０の上端、上側ソースコンタクト部分３４２－２の上端、階段ローカルコンタクト３４３の上端、および周辺ローカルコンタクト３４５の上端は、互いに同一平面にある。こうして、ソースコンタクト３４２を含む（下側ソースコンタクト部分３４２－１および上側ソースコンタクト部分３４２－２を含む）スリット構造３４４およびスペーサ３３８も形成される。

【0063】

図４に示されるように、方法４００は、相互接続層がローカル誘電層に接して形成される、動作４１８に進む。相互接続層は、チャネルローカルコンタクトの上にありそれと接触しているチャネルコンタクト、第２のソースコンタクト部分の上にありそれと接触しているスリットコンタクト、階段ローカルコンタクトの上にありそれと接触している階段コンタクト、および周辺ローカルコンタクトの上にありそれと接触している周辺コンタクトを含む。いくつかの実施形態では、相互接続層を形成するために、ローカル誘電層に接して別の誘電層が形成される。いくつかの実施形態では、相互接続層を形成するために、チャネルローカルコンタクトを露出するための別の誘電層を貫通するチャネルコンタクト開口、第２のソースコンタクト部分を露出するための別の誘電層を貫通するスリットコンタクト開口、階段ローカルコンタクトを露出するための別の誘電層を貫通する階段コンタクト開口、および周辺ローカルコンタクトを露出するための別の誘電層を貫通する周辺コンタクト開口が同時に形成される。いくつかの実施形態では、相互接続層を形成するために、チャネルローカルコンタクト開口の中のチャネルローカルコンタクト、スリット開口の中の第１のソースコンタクト部分の上にある第２のソースコンタクト部分、および階段ローカルコンタクト開口の中の階段ローカルコンタクトが同時に形成される。

【0064】

図３Ｇに示されるように、誘電層３４８がローカル誘電層３２２に接して形成される。誘電層３４８は、ローカル誘電層３２２の上面の上に、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスを使用して、酸化シリコンおよび／または窒化シリコンなどの誘電材料を堆積することによって形成され得る。スリットコンタクト開口、チャネルコンタクト開口、階段コンタクト開口、および周辺コンタクト開口は、同じエッチングプロセスを使用して誘電層３４８を貫通して同時に形成される。いくつかの実施形態では、エッチングプロセスは、それぞれチャネルローカルコンタクト３４０の上端を露出するためにチャネルローカルコンタクト３４０の上端において止まる、誘電層３４８を貫通するチャネルコンタクト開口をエッチングする。いくつかの実施形態では、同じエッチングプロセスが、スリット構造３４４の上端を露出するためにスリット構造３４４の上端において止まる、誘電層３４８を貫通するスリットコンタクト開口もエッチングする。いくつかの実施形態では、同じエッチングプロセスが、それぞれ階段ローカルコンタクト３４３の上端を露出するために階段ローカルコンタクト３４３の上端において止まる、誘電層３４８を貫通する階段コンタクト開口もエッチングする。いくつかの実施形態では、同じエッチングプロセスが、それぞれ階段ローカルコンタクト３４３の上端を露出するために周辺ローカルコンタクト３４５の上端において止まる、誘電層３４８を貫通する周辺コンタクト開口もエッチングする。エッチングプロセスは、ウェットエッチングおよび／またはドライエッチングの１つまたは複数のサイクルを含み得る。チャネルコンタクト開口、階段コンタクト開口、周辺コンタクト開口、およびスリットコンタクト開口は、フォトリソグラフィを使用してエッチングマスク（たとえば、フォトレジスト）によってパターニングされ得るので、チャネルコンタクト開口、階段コンタクト開口、周辺コンタクト開口、およびスリットコンタクト開口は、それぞれ、スリット構造３４４のチャネルローカルコンタクト３４０、階段ローカルコンタクト３４３、周辺ローカルコンタクト３４５、および上側ソースコンタクト部分３４２－２と揃っている。

【0065】

図３Ｈにおいて示されるように、たとえばタングステンを含む導電層は、チャネルコンタクト３５４、スリットコンタクト３５６、階段コンタクト３５７、および周辺コンタクト３５９を同時に形成するために、チャネルコンタクト開口、スリットコンタクト開口、階段コンタクト開口、および周辺コンタクト開口へと同じ堆積プロセスによって堆積される。それにより、チャネルコンタクト３５４、スリットコンタクト３５６、階段コンタクト３５７、および周辺コンタクト３５９を含む相互接続層が形成される。余剰の導電層を取り除き堆積された導電層を平坦化するために、ＣＭＰなどの平坦化プロセスが実行され得る。したがって、いくつかの実施形態によれば、チャネルコンタクト３５４の上端、スリットコンタクト３５６の上端、階段コンタクト３５７の上端、および周辺コンタクト３５９の上端は互いに同一平面にある。

【0066】

本開示の一態様によれば、３Ｄメモリデバイスは、基板、メモリスタック、チャネル構造、チャネルローカルコンタクト、スリット構造、および階段ローカルコンタクトを含む。メモリスタックは、基板の上に交互配置された導電層および誘電層を含む。チャネル構造は、メモリスタックを貫通して垂直に延びる。チャネルローカルコンタクトは、チャネル構造の上にありそれと接触している。スリット構造は、メモリスタックを貫通して垂直に延びる。階段ローカルコンタクトは、メモリスタックの端の階段構造において導電層のうちの１つの上にありそれと接触している。チャネルローカルコンタクトの上端、スリット構造の上端、および階段ローカルコンタクトの上端は、互いに同一平面にある。

【0067】

いくつかの実施形態では、３Ｄメモリデバイスはさらに、チャネルローカルコンタクトの上端の上にありそれと接触しているチャネルコンタクト、スリット構造の上端の上にありそれと接触しているスリットコンタクト、および階段ローカルコンタクトの上端にありそれと接触している階段コンタクトを含む。いくつかの実施形態によれば、チャネルコンタクトの上端、スリットコンタクトの上端、および階段コンタクトの上端は、互いに同一平面にある。

【0068】

いくつかの実施形態では、チャネルコンタクト、スリットコンタクト、および階段コンタクトは、同じ深さを有し、同じ導電性材料を含む。

【0069】

いくつかの実施形態では、スリット構造は、第１のソースコンタクト部分と、第１のソースコンタクト部分の上にあり第１のソースコンタクト部分と異なる材料を有する第２のソースコンタクト部分とを含むソースコンタクトと、スリット構造のソースコンタクトとメモリスタックの導電層との間の横方向のスペーサとを含む。

【0070】

いくつかの実施形態では、第２のソースコンタクト部分、チャネルローカルコンタクト、および階段ローカルコンタクトは、同じ導電性材料を含む。

【0071】

いくつかの実施形態では、第１のソースコンタクト部分はポリシリコンを含み、第２のソースコンタクト部分、チャネルローカルコンタクト、および階段ローカルコンタクトは同じ金属を含む。金属はタングステンを含み得る。

【0072】

いくつかの実施形態では、チャネル構造は、半導体チャネルおよびメモリフィルムを含む。いくつかの実施形態では、チャネル構造はさらに、チャネル構造の頂部の中にありチャネルローカルコンタクトと接触している、チャネルプラグを含む。

【0073】

いくつかの実施形態では、３Ｄメモリデバイスはさらに、メモリスタックの外側の基板へと垂直に延びる周辺ローカルコンタクトを含む。いくつかの実施形態によれば、周辺ローカルコンタクトの上端は、チャネルローカルコンタクトの上端、スリット構造の上端、および階段ローカルコンタクトの上端と同一平面にある。

【0074】

いくつかの実施形態では、３Ｄメモリデバイスはさらに、交互配置された第１の誘電層および第２の誘電層を備えるバリア構造を含む。いくつかの実施形態では、周辺ローカルコンタクトは、バリア構造を貫通して垂直に延びる。

【0075】

本開示の別の態様によれば、３Ｄメモリデバイスは、基板と、メモリスタックと、チャネル構造と、チャネルローカルコンタクトと、スリット構造と、周辺ローカルコンタクトとを含む。メモリスタックは、基板の上に交互配置された導電層および誘電層を含む。チャネル構造は、メモリスタックを貫通して垂直に延びる。チャネルローカルコンタクトは、チャネル構造の上にありそれと接触している。スリット構造は、メモリスタックを貫通して垂直に延びる。周辺ローカルコンタクトは、メモリスタックの外側の基板へと垂直に延びる。チャネルローカルコンタクトの上端、スリット構造の上端、および周辺ローカルコンタクトの上端は、互いに同一平面にある。

【0076】

いくつかの実施形態では、３Ｄメモリデバイスはさらに、チャネルローカルコンタクトの上端の上にありそれと接触しているチャネルコンタクト、スリット構造の上端の上にありそれと接触しているスリットコンタクト、および周辺ローカルコンタクトの上端の上にありそれと接触している周辺コンタクトを含む。いくつかの実施形態によれば、チャネルコンタクトの上端、スリットコンタクトの上端、および周辺コンタクトの上端は、互いに同一平面にある。

【0077】

いくつかの実施形態では、チャネルコンタクト、スリットコンタクト、および周辺コンタクトは、同じ深さを有し、同じ導電性材料を含む。

【0078】

いくつかの実施形態では、スリット構造は、第１のソースコンタクト部分と、第１のソースコンタクト部分の上にあり第１のソースコンタクト部分と異なる材料を有する第２のソースコンタクト部分とを含むソースコンタクトと、スリット構造のソースコンタクトとメモリスタックの導電層との間の横方向のスペーサとを含む。

【0079】

いくつかの実施形態では、第２のソースコンタクト部分、チャネルローカルコンタクト、および周辺ローカルコンタクトは、同じ導電性材料を含む。

【0080】

いくつかの実施形態では、第１のソースコンタクト部分はポリシリコンを含み、第２のソースコンタクト部分、チャネルローカルコンタクト、および周辺ローカルコンタクトは同じ金属を含む。金属はタングステンを含み得る。

【0081】

いくつかの実施形態では、チャネル構造は、半導体チャネルおよびメモリフィルムを含む。いくつかの実施形態では、チャネル構造はさらに、チャネル構造の頂部の中にありチャネルローカルコンタクトと接触しているチャネルプラグを含む。

【0082】

いくつかの実施形態では、３Ｄメモリデバイスはさらに、メモリスタックの端の階段構造において導電層のうちの１つの上にありそれと接触している階段ローカルコンタクトを含む。いくつかの実施形態によれば、階段ローカルコンタクトの上端は、チャネルローカルコンタクトの上端、スリット構造の上端、および周辺ローカルコンタクトの上端と同一平面にある。

【0083】

いくつかの実施形態では、３Ｄメモリデバイスはさらに、交互配置された第１の誘電層および第２の誘電層を備えるバリア構造を含む。いくつかの実施形態によれば、周辺ローカルコンタクトは、バリア構造を貫通して垂直に延びる。

【0084】

いくつかの実施形態では、周辺ローカルコンタクトは垂直相互接続アクセス（ビア）コンタクトである。

【0085】

本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。交互配置された犠牲層および誘電層を含む誘電体スタックを貫通して垂直に延びるチャネル構造は、基板の上に形成される。ローカル誘電層は誘電体スタックに接して形成される。ローカル誘電層および誘電体スタックを貫通して垂直に延びるスリット開口が形成される。交互配置された導電層および誘電層を含むメモリスタックは、スリット開口を通じて、犠牲層を導電層で置換することによって形成される。第１のソースコンタクト部分はスリット開口において形成される。チャネル構造を露出するためのローカル誘電層を貫通するチャネルローカルコンタクト開口、およびメモリスタックの端の階段構造において導電層のうちの１つを露出するためのローカル誘電層を貫通する階段ローカルコンタクト開口が、同時に形成される。チャネルローカルコンタクト開口の中のチャネルローカルコンタクト、スリット開口の中の第１のソースコンタクト部分の上の第２のソースコンタクト部分、および階段ローカルコンタクト開口の中の階段ローカルコンタクトが、同時に形成される。

【0086】

いくつかの実施形態では、チャネルローカルコンタクト開口および階段ローカルコンタクト開口を同時に形成するために、（ｉ）チャネルローカルコンタクト開口、（ｉｉ）階段ローカルコンタクト開口、および（ｉｉｉ）メモリスタックの外側の基板へと垂直に延びる周辺ローカルコンタクト開口が、同時に形成される。いくつかの実施形態では、チャネルローカルコンタクト、第２のソースコンタクト部分、および階段ローカルコンタクトを同時に形成するために、（ｉ）チャネルローカルコンタクト、（ｉｉ）第２のソースコンタクト部分、（ｉｉｉ）階段ローカルコンタクト、および（ｉｖ）周辺ローカルコンタクト開口の中の周辺ローカルコンタクトが、同時に形成される。

【0087】

いくつかの実施形態では、相互接続層はローカル誘電層に接して形成される。相互接続層は、（ｉ）チャネルローカルコンタクトの上にありそれと接触しているチャネルコンタクト、（ｉｉ）第２のソースコンタクト部分の上にありそれと接触しているスリットコンタクト、（ｉｉｉ）階段ローカルコンタクトの上にありそれと接触している階段コンタクト、および（ｉｖ）周辺ローカルコンタクトの上にありそれと接触している周辺コンタクトを含み得る。

【0088】

いくつかの実施形態では、相互接続層を形成するために、（ｉ）チャネルローカルコンタクトを露出するための別の誘電層を貫通するチャネルコンタクト開口、（ｉｉ）第２のソースコンタクト部分を露出するための別の誘電層を貫通するスリットコンタクト開口、（ｉｉｉ）階段ローカルコンタクトを露出するための別の誘電層を貫通する階段コンタクト開口、および（ｉｖ）周辺ローカルコンタクトを露出するための別の誘電層を貫通する周辺コンタクト開口が同時に形成され、導電層が、チャネルコンタクト開口、スリットコンタクト開口、階段コンタクト開口、および周辺コンタクト開口へと同時に堆積され、堆積された導電層が平坦化されるので、チャネルコンタクトの上端、スリットコンタクトの上端、階段コンタクトの上端、および周辺コンタクトの上端は互いに同一平面にある。

【0089】

いくつかの実施形態では、チャネルローカルコンタクト、第２のソースコンタクト部分、および階段ローカルコンタクトを同時に形成するために、導電層が、チャネルローカルコンタクト開口、スリット開口、階段ローカルコンタクト開口、および周辺ローカルコンタクト開口において同時に堆積され、堆積された導電層が平坦化されるので、チャネルローカルコンタクトの上端、第２のソースコンタクト部分の上端、階段ローカルコンタクトの上端、および周辺ローカルコンタクトの上端は、互いに同一平面にある。いくつかの実施形態では、導電層はタングステンを含む。

【0090】

いくつかの実施形態では、チャネル構造を形成するために、誘電体スタックを貫通して垂直に延びるチャネルホールがエッチングされ、続いてメモリフィルムおよび半導体チャネルがチャネルホールの側壁を覆って形成され、チャネルプラグが半導体チャネルの上にそれと接触して形成される。

【0091】

特定の実施形態の前述の説明は、他者が当技術分野の知識を適用することによって、過度な実験なしで、本開示の全般的な概念から逸脱することなく、そのような特定の実施形態を様々な用途のために容易に改変および／または適合できるように、本開示の全般的な性質を明らかにする。したがって、そのような適応および改変は、本明細書において提示される教示および案内に基づいて、開示される実施形態の均等物の意味および範囲内にあることが意図される。本明細書における語句または用語は、限定ではなく説明が目的であるので、本明細書の用語または語句は教示および案内に照らして当業者により解釈されるべきであることを理解されたい。

【0092】

本開示の実施形態は、指定された機能の実装および機能の関係を示す、機能構築ブロックの助けを得て上で説明された。これらの機能構築ブロックの境界は、説明の便宜上、本明細書では恣意的に定義されている。指定された機能および機能の関係が適切に実行される限り、代替的な境界が定義され得る。

【0093】

発明を実施するための形態および要約書のセクションは、本開示のすべてではないが１つまたは複数の例示的な実施形態を、発明者により企図されるように記載することがあるので、本開示および添付の特許請求の範囲をいかようにも限定することは意図されない。

【0094】

本開示の幅および範囲は、上で説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物にのみ従って定義されるべきである。

【符号の説明】

【0095】

１００ ３Ｄメモリデバイス
１０２ 基板
１０４ メモリスタック
１０６ チャネル構造
１０８ スリット構造
１１０ ローカルコンタクト層
１１２ 相互接続層
１１４ 階段構造
１１６ チャネルローカルコンタクト
１１８ スリットローカルコンタクト
１２０ チャネルコンタクト
１２２ スリットコンタクト
１２４ 階段ローカルコンタクト
１２６ 周辺ローカルコンタクト
１２８ 階段コンタクト
１３０ 周辺コンタクト
２００ ３Ｄメモリデバイス
２０２ 基板
２０４ チャネル構造
２０６ 導電層
２０８ 誘電層
２１０ メモリスタック
２１２ 半導体チャネル
２１４ メモリフィルム
２１８ 半導体プラグ
２２０ チャネルプラグ
２２２ ローカルコンタクト層
２２４ チャネルローカルコンタクト
２２６ スリット構造
２２８ ソースコンタクト
２２８－１ 下側ソースコンタクト部分
２２８－２ 上側ソースコンタクト部分
２３０ スペーサ
２３４ 相互接続層
２３６ チャネルコンタクト
２３８ スリットコンタクト
２４０ 階段構造
２４２ 階段ローカルコンタクト
２４４ 周辺ローカルコンタクト
２４６ バリア構造
２４８ 階段コンタクト
２５０ 周辺コンタクト
３０２ シリコン基板
３０４ 誘電体スタック
３０５ 階段構造
３０６ 犠牲層
３０７ バリア構造
３０８ 誘電層
３１０ チャネル構造
３１２ 半導体プラグ
３１４ メモリフィルム
３１６ 半導体チャネル
３２０ チャネルプラグ
３２２ ローカル誘電層
３２４ チャネルローカルコンタクト開口
３２５ 階段ローカルコンタクト開口
３２６ スリット開口
３２７ 周辺ローカルコンタクト開口
３３２ 導電層
３３４ メモリスタック
３３６ ハードマスク
３３８ スペーサ
３４０ チャネルローカルコンタクト
３４２ ソースコンタクト
３４２－１ 下側ソースコンタクト部分
３４２－２ 上側ソースコンタクト部分
３４３ 階段ローカルコンタクト
３４４ スリット構造
３４５ 周辺ローカルコンタクト
３４８ 誘電層
３５４ チャネルコンタクト
３５６ スリットコンタクト
３５７ 階段コンタクト
３５９ 周辺コンタクト

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図4】