特許 7730283 メタデータにエラー検出訂正（ＥＣＣ）ビットを割り当てるためのＥＣＣビットの分散

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-08-19

(45)【発行日】2025-08-27

(54)【発明の名称】メタデータにエラー検出訂正（ＥＣＣ）ビットを割り当てるためのＥＣＣビットの分散

(51)【国際特許分類】

   G06F 12/06 20060101AFI20250820BHJP

   G06F 11/10 20060101ALI20250820BHJP

   G06F 12/02 20060101ALI20250820BHJP

【ＦＩ】

G06F12/06 525D

G06F11/10 644

G06F12/02 580J

G06F12/06 523A

【請求項の数】 25

【外国語出願】

(21)【出願番号】P 2021155345

(22)【出願日】2021-09-24

(65)【公開番号】P2022113100

(43)【公開日】2022-08-03

【審査請求日】2024-09-17

(31)【優先権主張番号】17/156,399

(32)【優先日】2021-01-22

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ラジャット アガールウォル

(72)【発明者】

【氏名】ウェイ ピー．チェン

(72)【発明者】

【氏名】ビル ネイル

(72)【発明者】

【氏名】ジェームス エー．マッコール

【審査官】後藤 彰

(56)【参考文献】

【文献】特開昭５５－８７３５８（ＪＰ，Ａ）

【文献】特開平２－１５６３８０（ＪＰ，Ａ）

【文献】特表２００５－５２８７１２（ＪＰ，Ａ）

【文献】特開２０１８－１６０１０４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２０５２２５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／０１３３７６９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００ － １２／０６

Ｇ０６Ｆ １１／１０

(57)【特許請求の範囲】

【請求項1】

第１のメモリリソースおよび第２のメモリリソースを含む複数のメモリリソースに結合するハードウェア入出力（Ｉ／Ｏ）インタフェースと、
前記第１のメモリリソースからのデータの一部を前記第１のメモリリソースの第１の半部分および前記第２のメモリリソースの第２の半部分として分散する制御ロジックであって、データの前記一部は、前記データの前記一部にエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含み、前記第１の半部分および前記第２の半部分はそれぞれ前記第１の半部分および第２の半部分にエラー訂正を提供するための（Ｎ－Ｍ）／２個のＥＣＣビットを含む、制御ロジックと
を備え、
前記制御ロジックは、Ｍ個の非ＥＣＣビットを前記第１の半部分と前記第２の半部分との間に分散する、
メモリコントローラ。

【請求項2】

データの前記一部は、ワードラインを含む、
請求項１に記載のメモリコントローラ。

【請求項3】

前記制御ロジックは、前記第１のメモリリソースのデータのバーストチョップを用いて前記第１の半部分のアクセスを実行し、前記第２のメモリリソースのデータのバーストチョップを用いて前記第２の半部分のアクセスを実行する、
請求項１または２に記載のメモリコントローラ。

【請求項4】

前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む、
請求項１から３のいずれか一項に記載のメモリコントローラ。

【請求項5】

前記第１のメモリリソースは、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、前記第２のメモリリソースは、第２のＤＩＭＭを含む、
請求項１から３のいずれか一項に記載のメモリコントローラ。

【請求項6】

前記複数のメモリリソースは、１０ｘ４ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む、
請求項５に記載のメモリコントローラ。

【請求項7】

Ｎは２×Ｍに等しく、Ｎは５１２個のデータビットのエラー訂正を提供するための６４個のＥＣＣビットに等しく、Ｍは２５６個のデータビットのエラー訂正を提供するための３２個のデータビットに等しい、
請求項１から６のいずれか一項に記載のメモリコントローラ。

【請求項8】

前記Ｍ個の非ＥＣＣビットは、メタデータビットを含む、
請求項１から７のいずれか一項に記載のメモリコントローラ。

【請求項9】

前記Ｎ個のＥＣＣビットは、データの前記一部に対するシングルデバイスデータ訂正（ＳＤＤＣ）を提供し、前記（Ｎ－Ｍ）／２個のＥＣＣビットは、データの半部分に対するＳＤＤＣを提供する、
請求項１から８のいずれか一項に記載のメモリコントローラ。

【請求項10】

データのラインを第１のハーフラインおよび第２のハーフラインへとデータの２つのハーフラインに分割する段階であって、データの前記ラインは、データの前記ラインにエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含む、段階と、
前記第１のハーフラインに対する（Ｎ－Ｍ）／２個の第１のエラー検出訂正（ＥＣＣ）ビットおよび前記第２のハーフラインに対する（Ｎ－Ｍ）／２個の第２のＥＣＣビットを計算する段階と、
前記第１のハーフラインに対するＭ／２個の第１のメタデータビットおよび前記第２のハーフラインに対するＭ／２個の第２のメタデータビットを生成する段階と、
前記第１のハーフラインを前記（Ｎ－Ｍ）／２個の第１のＥＣＣビットおよび前記Ｍ／２個の第１のメタデータビットとともに第１のメモリリソースに記憶し、前記第２のハーフラインを前記（Ｎ－Ｍ）／２個の第２のＥＣＣビットおよび前記Ｍ／２個の第２のメタデータビットとともに前記第１のメモリリソースとは別個の第２のメモリリソースに記憶する段階と、
を備えるメモリアクセスのための方法。

【請求項11】

前記第１のハーフラインを前記第１のメモリリソースに記憶し、前記第２のハーフラインを前記第２のメモリリソースに記憶する段階は、バーストチョップを用いてデータ書き込みを実行する段階を含む、
請求項１０に記載の方法。

【請求項12】

前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む、
請求項１０または１１に記載の方法。

【請求項13】

前記第１のメモリリソースは、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、前記第２のメモリリソースは、第２のＤＩＭＭを含む、
請求項１０又は１１に記載の方法。

【請求項14】

前記第１のメモリリソースおよび前記第２のメモリリソースは、１０ｘ４ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む、
請求項１３に記載の方法。

【請求項15】

Ｎは２×Ｍに等しく、Ｎは５１２個のデータビットのエラー訂正を提供するための６４個のＥＣＣビットに等しく、Ｍは２５６個のデータビットのエラー訂正を提供するための３２個のデータビットに等しい、
請求項１０から１４のいずれか一項に記載の方法。

【請求項16】

前記Ｍ／２個の第１のメタデータビットおよび前記Ｍ／２個の第２のメタデータビットは、２レベルメモリ（２ＬＭ）ビット、トラステッドドメインエクステンション（ＴＤＸ）ビット、またはメモリ内ディレクトリビットを含む、
請求項１０から１５のいずれか一項に記載の方法。

【請求項17】

前記Ｎ個のＥＣＣビットは、データの一部に対するシングルデバイスデータ訂正（ＳＤＤＣ）を提供し、前記（Ｎ－Ｍ）／２個のＥＣＣビットは、データのハーフラインに対するＳＤＤＣを提供する、
請求項１０から１６のいずれか一項に記載の方法。

【請求項18】

請求項１０から１７のいずれか一項に記載の方法を実行するための手段を備える、メモリアクセスのための装置。

【請求項19】

第１のメモリリソースおよび第２のメモリリソースを含むメモリと、
前記メモリに結合されたメモリコントローラと
を備え、
前記メモリコントローラは、
前記第１のメモリリソースからのデータの一部を前記第１のメモリリソースの第１の半部分および前記第２のメモリリソースの第２の半部分として分散する制御ロジックであって、データの前記一部は、前記データの前記一部にエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含み、前記第１の半部分および前記第２の半部分はそれぞれ前記第１の半部分および前記第２の半部分にエラー訂正を提供するための（Ｎ－Ｍ）／２個のＥＣＣビットを含む、制御ロジックと
を含み、
前記制御ロジックは、Ｍ個の非ＥＣＣビットを前記第１の半部分と前記第２の半部分との間に分散する、
メモリアクセスのためのシステム。

【請求項20】

前記制御ロジックは、前記第１のメモリリソースのデータのバーストチョップを用いて前記第１の半部分のアクセスを実行し、前記第２のメモリリソースのデータのバーストチョップを用いて前記第２の半部分のアクセスを実行する、
請求項１９に記載のシステム。

【請求項21】

前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む、
請求項１９または２０に記載のシステム。

【請求項22】

前記第１のメモリリソースは、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、前記第２のメモリリソースは、第２のＤＩＭＭを含む、
請求項１９または２０に記載のシステム。

【請求項23】

前記第１のメモリリソースおよび前記第２のメモリリソースは、１０ｘ４ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む、
請求項１９から２２のいずれか一項に記載のシステム。

【請求項24】

Ｎは２×Ｍに等しく、Ｎは５１２個のデータビットのエラー訂正を提供するための６４個のＥＣＣビットに等しく、Ｍは２５６個のデータビットのエラー訂正を提供するための３２個のデータビットに等しい、
請求項１９から２３のいずれか一項に記載のシステム。

【請求項25】

前記Ｎ個のＥＣＣビットは、データの前記一部に対するシングルデバイスデータ訂正（ＳＤＤＣ）を提供し、前記（Ｎ－Ｍ）／２個のＥＣＣビットは、データの半部分に対するＳＤＤＣを提供する、
請求項１９から２４のいずれか一項に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

説明は一般にメモリシステムに関し、より具体的な説明はエラー訂正ビットおよびデータストレージのシステム管理に関する。

【背景技術】

【0002】

メモリデバイスの密度と動作速度の増加は、メモリデバイスの製造プロセスのフィーチャサイズの縮小と相まって、メモリデバイスのランタイムエラーの増加を引き起こす傾向がある。メモリシステムは、エラー検出訂正（ＥＣＣ）を使用して、さもなくばシステム障害を引き起こす可能性のあるエラーを訂正する。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスは、並列に接続された複数のＤＲＡＭデバイスを含むＤＩＭＭ（デュアルインラインメモリモジュール）などのモジュールで頻繁に用いられる。ＤＩＭＭを使用するメモリシステムは、多くの場合、ＤＩＭＭのＤＲＡＭデバイス全体の障害を訂正できるシングルデバイスデータ訂正（ＳＤＤＣ）を提供することに期待を持っている。

【0003】

今後のメモリデバイス規格は、増加した内部プリフェッチと長いバースト長を予定しており、メモリデバイスアクセストランザクション（例えば読み出しまたは書き込み）あたりの大きなデータ帯域幅をもたらす。トランザクションあたりの多くのビット数に対し、従来のアーキテクチャでは、ＥＣＣのために全ての適用可能なＥＣＣ帯域幅を使用する。ＥＣＣのために使用される全ての追加ビットにより、システムはＥＣＣ以外のシステムレベルの目的に適用可能なビットが無い。

【図面の簡単な説明】

【0004】

以下の説明は、実装の例として与えられる例示を有する図についての議論を含む。図面は、例として理解されるべきであり、限定として理解されるべきではない。本明細書において用いられる場合、１つまたは複数の例への言及は、本発明の少なくとも１つの実装に含まれる特定の機能、構造または特性の説明と理解されるべきである。本明細書に現れる「一例では」または「代替的な例において」などの語句は、本発明の実装の例を提供し、必ずしも全てが同じ実装を指すわけではない。しかしながら、それらは、必ずしも相互に排他的であるわけでもない。

【0005】

【図1】スプリットラインアクセス制御を持つシステムの例のブロック図である。

【0006】

【図2】スプリットラインアクセスがメタデータのためにＥＣＣ容量を選択的に解放することを可能にするシステムの例のブロック図である。

【0007】

【図3】バーストチョップを適用するスプリットラインアクセスを備えたシステムの例のブロック図である。

【0008】

【図4】デュアルランク１０ｘ４メモリモジュールのスプリットラインアクセスのためのシステムアーキテクチャの例のブロック図である。

【0009】

【図5】パラレルメモリリソース間でデータを分割してエラー訂正を行う処理の例のフロー図である。

【0010】

【図6】スプリットラインＥＣＣに基づいて検出および訂正を実行するために行列を適用するためのチェックビット生成ロジックとシンドロームビット生成ロジックの例のブロック図である。

【0011】

【図7】システムレベルエラー検出訂正の例のブロック図である。

【0012】

【図8】スプリットラインメモリアクセスを実装できるメモリサブシステムの例のブロック図である。

【0013】

【図9】スプリットラインメモリアクセスを実装できるコンピューティングシステムの例のブロック図である。

【0014】

【図10】スプリットラインメモリアクセスを実装できるモバイルデバイスの例のブロック図である。

【0015】

【図11】スプリットラインメモリアクセスを実装できるマルチノードネットワークの例のブロック図である。

【0016】

特定の詳細および実装の説明を以下で行う。当該説明は、例のいくつかまたは全てと他の潜在的な実装とを示し得る図の非限定的な説明を含む。

【発明を実施するための形態】

【0017】

本明細書で説明するように、メモリサブシステムは、第１のメモリリソースおよび第２のメモリリソースを含む、並列に接続された複数のメモリリソースを含む。メモリサブシステムは、データの部分を複数のサブ部分に分割できる。より小さい部分に分割すると、システムは同レベルのＥＣＣ保護を提供するためにより少ないＥＣＣ（エラー検出訂正）ビットしか必要なくなる。データをサブ部分に分割してパラレルメモリリソースに記憶することは、スプリットラインアクセスと呼ばれることができる。データの部分は、エラー訂正用のＮ個のＥＣＣビットを含むことができ、サブ部分はそれぞれ、エラー訂正用の（Ｎ－Ｍ）ＥＣＣビットのサブ部分を含むことができる。システムはそれにより、メタデータなどの非ＥＣＣ目的でＭビットのデータを使用できる。

【0018】

ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ、現在はＪＥＤＥＣ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｉｏｎ）の今後のダブルデータレートバージョン５（ＤＤＲ５）規格と互換性のあるＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスは、４つのデータバス信号ラインインタフェース（ＤＱ［０：３］）を持つ。そのようなデバイスは、４個のＤＱ（データ）信号ラインインタフェースを指して、ｘ４デバイスと呼ばれることができる。ＤＩＭＭ（デュアルインラインメモリモジュール）または他のメモリモジュールは、プロセスアクセスコマンドに並列に接続されたＤＲＡＭデバイスなどの複数のメモリデバイスを含む。パラレルメモリデバイスは通常、コマンドバスを共有し、個別のデータバスインタフェースを持つ。

【0019】

ＤＩＭＭは、モジュールを構成するボード（例えばプリント回路基板（ＰＣＢ））に搭載されているメモリデバイスの数とデバイスタイプによって識別されることができる。例は１０ｘ４ＤＩＭＭを含み、それぞれがｘ４インタフェースを持つ１０個のパラレルデバイスを備えたＤＩＭＭを指す。したがって、データバスは４０本の信号線を持つであろう。１０ｘ４ＤＩＭＭは通常、ユーザデータまたはデバイスの実行と操作を直接制御するデータ用の８個のメモリデバイスと、ＥＣＣデータおよびメタデータなどのシステムデータ用の２個のメモリデバイスを含む。

【0020】

ＤＤＲ５ ｘ４ＤＲＡＭデバイスはそれぞれ、アクセストランザクション（例えば読み出しまたは書き込み）あたり６４ビットのデータを提供し、１６単位間隔（ＵＩ）バーストまたはバースト長１６（ＢＬ１６）でＵＩあたり４ビットが交換される。ＤＤＲ５ １０ｘ４ＤＩＭＭの場合、８個のデータデバイスが５１２ビット（８×６４）を提供し、２個のＥＣＣデバイス（冗長デバイスとも呼ばれる）が１２８ビット（２×６４）を提供するであろう。ｘ４ＤＤＲ５のデバイス障害の完全な訂正を可能にし得るＳＤＤＣ（シングルデバイスデータ訂正）を提供するためには、６４ビットの喪失を回復するために１２８ビットのＥＣＣが必要となる。冗長デバイスが２つのみの場合、１０ｘ４ＤＩＭＭのために全ての非データビットまたは全てのＥＣＣ帯域幅が使用され得、メタデータ用のシステムビットは残らない。

【0021】

システムのためにメモリストレージスペースを解放するための１つの解決策は、単により少ないＥＣＣビットを使用することであるだろう。デバイス全体に障害が発生するリスクは小さく、メタデータからのシステム機能能力の向上は、エラーを訂正できなくし得るデバイス内の一時的なマルチビットエラーのまれなケースとの合理的なトレードオフとみなし得ることを意味する。いくつかのシステムアーキテクチャでは、ＲＡＳ（信頼性、アクセシビリティ、および保守性）要件がそのような解決策は受け入れられないものにする。

【0022】

完全なＥＣＣ能力を保持し、追加のメタデータビットを提供し得る別の解決策は、隠退されたメモリ領域に追加のビットを記憶することだろう。隠退されたメモリは、メタデータビットまたはＥＣＣビットなどのシステムビット用にデータデバイス内にスペースまたは容量を確保する。システムは、ＥＣＣビットのためまたはメタデータビットのために隠退された領域を使用できる。

【0023】

隠退されたメモリは、性能ペナルティを犠牲にして容量を確保する。ＥＣＣ用の隠退されたメモリを使用すると、６４ビットのＥＣＣをＤＩＭＭ上の１個の冗長デバイスに記憶でき（ＳＤＤＣのエラーを検出するのに十分であるがそれらのエラーを訂正できない）、６４ビットのＥＣＣは、データデバイス中に隠退されたメモリスペースまたは隠退された領域内に分散され得、６４ビットを他の冗長デバイスでメタデータのために使用可能にする。エラー検出は、ＥＣＣデバイスからの６４ビットで実現でき、エラーの検出に応答して、システムは隠退されたデータを取得してエラー訂正を実行できる。したがって、各読み出し要求は、エラーが検出されない場合は１回の読み出しをもたらし、エラーが検出されるまれなケースでは２回の読み出しをもたらす。しかしながら、書き込み要求は、データ書き込みと、隠退されたＥＣＣデータのリードモディファイドライト（ＲＭＷ）をもたらし、２回の書き込みで１回の読み出しをもたらす。

【0024】

性能ペナルティに追加して、隠退されたメモリは容量ペナルティをもたらす可能性がある。８つのデータデバイス中に分散された追加の冗長デバイス分のデータを実質的に隠退することによって、メタデータ用の隠退されたメモリにおいてメモリ容量の最大約１／８を使用できる。より少ないメモリを隠退することが可能であり得るが、容量ペナルティが低減されたとしても依然としてペナルティをもたらすだろう。

【0025】

説明されるスプリットラインアクセスは、スプリットラインアクセスがシステムメタデータとして使用するためにメモリ容量を解放する場合、「メタデータのためのスプリットラインアクセス」（ＳＬＡＭ）と呼ばれ得る。メタデータの使用は、トラステッドドメインエクステンション（ＴＤＸ）、メモリ内ディレクトリ、２レベルメモリ（２ＬＭ）機能、または他のメタデータの使用を含む。メタデータの使用は、ユーザデータではないデータ容量の非ＥＣＣシステムの使用を指す。

【0026】

一例では、スプリットラインアクセスは、複数のパラレルメモリリソースを介して実行されることができる。本明細書の説明は、一般に２つのパラレルメモリリソースの使用を説明し、基本的に、ラインアクセスを２つのリソースにわたって半分に分割する。スプリットラインアクセスは、単一のデバイスによって提供されるビット数を低減することにより、ＳＤＤＣに必要なＥＣＣビット数を低減することができる。例えば、キャッシュラインを２つの異なるランク（ｒａｎｋ）中に分割することにより、キャッシュラインの記憶に使用されるデバイスの数が倍になり、メモリデバイスあたりのビット数が半分に低減する。

【0027】

上記のＤＤＲ５の例では、２ランクのｘ４ＤＩＭＭはＤＲＡＭごとに３２ビットを持つことができる。したがって、ＳＤＤＣの場合、システムは３２ビットを訂正する必要があるのみであり、それは必要なＥＣＣビット数を半分に低減することができる。キャッシュラインあたりに６４ビットのＥＣＣが必要なため、メタデータビットとして使用するために６４ビットが残るであろう。

【0028】

したがって、データの通常の部分のためのＳＤＤＣに必要なビット数がＮの場合、データの半部分またはサブ部分のＳＤＤＣに必要なビット数は（Ｎ－Ｍ）／２になり得、Ｍは、データがより多くのメモリデバイスに分散している場合の、同レベルのＥＣＣのための低減されたビット要件を表す数である。

【0029】

図１は、スプリットラインアクセス制御を持つシステムの例のブロック図である。システム１００は、ホストに結合されたメモリを示している。ホスト１１０は、ホストコンピューティングシステムを表す。ホスト１１０は、プロセッサ１２０およびメモリコントローラ１３０などのホストハードウェアを含む。ホストハードウェアはまた、ホスト１１０とメモリ１５０との間の相互接続を提供するためのハードウェア相互接続およびドライバ／レシーバハードウェアを含む。メモリ１５０は、ホスト１１０に結合されたパラレルメモリリソース、リソース１５２およびリソース１５４を含む。メモリコントローラ１３０は、メモリ１５０へのアクセスを制御する。

【0030】

ホストハードウェアは、ホスト１１０上でのホストソフトウェアの実行をサポートする。ホストソフトウェアは、ホストＯＳ（オペレーティングシステム）１４０を含むことができる。ホストＯＳ１４０は、他のソフトウェアが実行されるソフトウェアプラットフォームを表す。ホストＯＳ１４０は、メモリデバイス１６０に結合するためのハードウェア相互接続とインタフェースすることを可能にする制御を提供する。

【0031】

メモリ１５０は、１つまたは複数のメモリデバイスをホスト１１０に接続するハードウェアプラットフォームを表す。例えば、メモリ１５０は、それぞれ複数のメモリデバイスを含むことができるＤＩＭＭ（デュアルインラインメモリモジュール）または複数のＤＩＭＭである、またはそれらを含むことができる。メモリ１５０は、ホスト１１０とメモリデバイスハードウェアとの間のシグナリングを制御するためのルーティングおよび制御ロジックを提供することができる。

【0032】

実行中、ホストＯＳ１４０はメモリにアクセスするための要求を提供する。要求は、ＡＰＩ（アプリケーションプログラミングインタフェース）またはホストＯＳ１４０で実行されるプログラムがメモリアクセスを要求するための他の機構を介してホストＯＳソフトウェアから直接行うことができる。ホストメモリアクセス要求に応答して、メモリコントローラ１３０は、メモリリソースのホストベースのアドレス指定をメモリ１５０の物理アドレス位置にマッピングする。

【0033】

一例では、メモリコントローラ１３０は、メモリ１５０から読み出されたデータ内のエラーを検出して訂正するホスト１１０内のエラーロジックを表すＥＣＣ１３２を含む。ＥＣＣ１３２は、メモリ１５０に送信するための書き込みデータ用のチェックビットを生成することができる。その後ＥＣＣ１３２は、メモリデバイスからの入力データおよびＥＣＣビットをデコードして、データにエラーが含まれているかどうかを判断することができる。訂正可能なエラー（ＣＥ）の場合、ＥＣＣ１３２は、ホストＯＳ１４０であるかホストＯＳ１４０下で実行されているアプリケーションであるかに関係なく、要求元のエージェントにデータを返却する前に、データ内のエラーを訂正できる。

【0034】

ＳＬＡＭ制御１３４は、パラレルメモリリソース内のメモリの１つまたは複数のラインへのスプリットラインアクセスを提供するためのメモリコントローラ１３０内のロジックを表す。一例では、ＳＬＡＭ制御１３４は、メモリ１５０の選択された領域へのスプリットラインアクセスの動的な適用を可能にする。

【0035】

メモリ１５０は、リソース１５４と並列なリソース１５２を含む。一例では、リソース１５２およびリソース１５４は、異なるランクのメモリを表す。一例では、異なるランクはマルチランクＤＩＭＭの部分であることができる。例えば、２ランクＤＩＭＭは、２つの異なる部分としてアクセスされる１つのＤＲＡＭをサポートするＤＲＡＭデバイスで実装できる。別の例として、メモリモジュールは、異なるランクをサポートするマルチＤＲＡＭパッケージを含むことができる。一例では、リソース１５２およびリソース１５４は、異なるＤＩＭＭを表す。一例では、リソース１５２およびリソース１５４は、スプリットラインアクセスが必要なＥＣＣビットの削減を提供することができるデバイスまたはバンクなどによる、メモリの別のパーティショニングを表す。リソース１５２は、第１のメモリリソースと呼ばれることができ、リソース１５４は、第２のメモリリソースと呼ばれることができるが、呼称を逆にすることができる。

【0036】

リソース１５２は、メモリの領域またはラインを表すことができる領域１６２を有するものとして示されている。例えば、領域１６２は、ワードラインまたはキャッシュラインを表すことができる。一例では、領域１６２は、ワードラインとは異なるメモリの分割を表す。領域１６２は、領域１６２のビットのエラー訂正を提供するためのＥＣＣビットを含む。

【0037】

一例では、システム１００は、スプリットラインアクセスの選択的使用をサポートする。したがって、スプリットラインアクセスでアクセスされるメモリの領域は領域ごとに選択でき、リソース全体が必ずしもスプリットラインアクセスの対象にはならない。一例では、リソース１５２は、スプリットラインアクセスでアクセスされない領域１６２、およびスプリットラインアクセスでアクセスされる領域１７２を含む。領域１７２は、スプリットラインアクセスのためにリソース１５４の領域１７４と対にされるであろう。

【0038】

スプリットラインアクセスでは、メモリコントローラ１３０は、パラレルリソースにおけるラインのビットのサブ部分のみを記憶する。システム１００は、２つのパラレルリソース、リソース１５２およびリソース１５４のみを表す。システム１００は、２つを上回るパラレルリソースを含むことができる。一例では、システム１００は、２つを上回る方法でラインを分割することができる。２つを上回る方法でラインを分割するロジスティクスは、システムに複雑さをもたらし得る。追加された複雑さに関わらず、ＥＣＣカバレッジを広げるためのラインの分割は、本明細書で説明されているのと同様の方法で実現できる。

【0039】

本明細書の例は、主に２つのパラレルリソース中にラインを分割することに焦点を当てる。一例では、２つを上回るパラレルリソースが存在する可能性があり、システムは、分割ペアを選ぶために複数の使用可能なリソースの中から選択することができる。

【0040】

一例では、領域１７２は、ＥＣＣおよびメタデータ（ＭＤ）を含む。同様に、領域１７４はＥＣＣおよびメタデータを含む。領域１７２と領域１７４の組み合わされたユーザデータは、領域１６２のユーザデータの量と等しくなり得るが、領域１７２と領域１７４の組み合わされたＥＣＣの量は、領域１６２のＥＣＣより少ない。ＥＣＣ節約は、システム１００が領域１７２および領域１７４に示されるメタデータを提供することを可能にすることができる。領域１７２と領域１７４のメタデータとＥＣＣの合計の組み合わせは、部分が２つのリソース中に分割されている場合、領域１６２のＥＣＣの量と等しくなる。

【0041】

ＢＩＯＳ（基本入出力システム）１１２は、システム１００のブート制御を表す。ＢＩＯＳ１１２は、システム１００が最初に電源投入されたときにシステム１００を制御する。プロセッサ１２０は、ＢＩＯＳ１１２の実行を開始するように構成されることができ、その後プロセッサにホストＯＳ１４０を起動する命令をロードするように指示することができる。ＢＩＯＳ１１２は、ハードウェアの初期化、構成設定、使用可能なメモリ量に関する情報、およびその他の情報など、ホスト１１０の構成を含むことができる。一例では、メモリコントローラ１３０およびＢＩＯＳ１１２は、スプリットラインアクセスでアクセスされ得るメモリ１５０内の領域に関連する情報を交換することができる。

【0042】

メモリコントローラ１３０のＳＬＡＭ制御１３４は、スプリットラインアクセスを提供するための制御ロジックを表すことができる。制御ロジックは、メモリコントローラ１３０のハードウェアリソース上で実行されるロジックを含むことができる。メモリコントローラ１３０は、メモリ１５０へのアクセスを管理するためのロジックを実行するためのプロセッサまたは処理ハードウェアである、またはそれらを含む。

【0043】

一例では、ＳＬＡＭ制御１３４は、領域１６２と同じであり得る領域を表す領域１７０へのアクセスを分割することを決定する。領域１７０をリソース１５２に完全に記憶する代わりに、領域１７０はグレーアウトで示されている。領域１７０は、リソース１５２およびリソース１５２に広がる分割されたサブ領域によって置き換えられることができる。領域１７２は一方のサブ領域を表し、領域１７４は他方のサブ領域を表す。領域１７０はＥＣＣにＮ個のチェックビットを必要とするが、領域１７２および領域１７４はそれぞれ、Ｎ－Ｍビットとして表すことができるいくつかの少数のチェックビットまたはＥＣＣビットを必要とする。したがって、各領域は、（Ｎ－Ｍ）／２個のＥＣＣビットおよびＭ／２個のメタデータビットを記憶することができ、領域１７０に対して合計Ｍ個のメタデータビットになる。一例では、Ｍは１／２Ｎに等しいが、Ｎの異なる分数である可能性がある。

【0044】

図２は、スプリットラインアクセスがメタデータのためにＥＣＣ帯域幅を選択的に解放することを可能にするシステムの例のブロック図である。ＤＩＭＭ２１０は、スプリットラインアクセスを適用しないＤＩＭＭを表す。ＤＩＭＭ２３０は、スプリットラインアクセスを実装するＤＩＭＭを表す。ＤＩＭＭ２３０は、ＤＩＭＭの異なるランク中のラインの分割を可能にするためにＳＬＡＭ制御２２０で制御されることができる。ＤＩＭＭ２３０は、システム１００のメモリ１５０の例であり得る。

【0045】

ＤＩＭＭ２１０はランク０とランク１を表し、ランクには並列に接続されたＸ個のデバイス（デバイス［０：（Ｘ－１）］）が含まれる。一般に、メモリのランクは、デバイスにメモリアクセスコマンドに対し並列に応答させるイネーブル信号を共有するメモリデバイスを指す。イネーブルまたはトリガ信号を共有しているにもかかわらず、ランク内のデバイスは、構成のためなど、個々のデバイスを選択するパーデバイスアクセシビリティ（ｐｅｒ－ｄｅｖｉｃｅ ａｃｃｅｓｓｉｂｉｌｉｔｙ；ＰＤＡ）操作でアクセスされ得る。

【0046】

ＤＩＭＭ２１０のランク０は、部分２１２を有するものとして示され、これは、例えば、ランク０のデバイス［０：（Ｘ－１）］に記憶されたワードラインであり得る。一例では、ＤＩＭＭ２１０は、ランクあたり２つの冗長デバイスを含み、部分２１２はデバイス［０：（Ｘ－３）］にユーザデータを有し、デバイス［（Ｘ－２）：（Ｘ－１）］にＥＣＣを有する。部分２１２の目的のために、部分２１２のデータはランク１に記憶されない。

【0047】

一例では、ＳＬＡＭ制御２２０は、２つのサブ部分がランク０およびランク１に広がるようにＤＩＭＭ２３０にデータの全部分を記憶させる。ＤＩＭＭ２３０では、部分２３２は、ＤＩＭＭ２１０の部分２１２のように全部分の半分を表す。部分２３４は、部分の他の半分を表す。したがって、部分２３２と部分２３４との間にデータの全部分がある。一例では、ＤＩＭＭ２３０のアーキテクチャに基づいて、部分をランク０およびランク１中に分割することは、同じＥＣＣ保護をより少ないＥＣＣビットで提供できることを意味する。したがって、部分２３２は、デバイス［Ｘ－１］にメタデータ（ＭＤ）ビットを含み、部分２３４は、デバイス［Ｘ－１］にメタデータ（ＭＤ）ビットを含む。部分２３２のデバイス［Ｘ－２］および部分２３４のデバイス［Ｘ－２］のＥＣＣビットは、ＤＩＭＭ２１０のデバイス［（Ｘ－２）：（Ｘ－１）］のＥＣＣビットと同レベルのＥＣＣ保護に対して十分である。

【0048】

一例では、ＳＬＡＭ制御２２０は、スプリットラインアクセスをイネーブルまたはディセーブルするための異なるメモリ領域を明示的に構成することができ、したがってシステムにおいて必要な場合にのみスプリットラインアクセスを適用することができる。したがって、スプリットレベルアクセスは、全デバイスエラー訂正、セキュリティ、およびその他の機能（２ＬＭなど）が実装されている領域について性能への影響を制限できる。

【0049】

ＤＤＲ ＤＲＡＭデバイスのＤＩＭＭ２３０のランクの例を考える。ＳＬＡＭ制御２２０は、メタデータを必要とするサーバＣＰＵに全機能のサポートを提供しつつ、１００％ＳＤＤＣを提供できる。スプリットラインアクセスの実装または設計の性能への影響は、メタデータを使用する領域に制限できる。ＥＣＣに必要なビット数を低減することで、スプリットラインアクセスは、単に、ＥＣＣビットをメタデータビットに置き換える、または、ＥＣＣ帯域幅をメタデータ帯域幅に置き換えることができる。したがって、スプリットラインアクセスは、隠退されたメモリのために必要な余分なメモリ容量を低減または排除できる。

【0050】

スプリットレベルアクセスは、キャッシュライン読み出しが各メモリデバイスからより少ないデータをフェッチする場合、デバイス障害を訂正するために必要なＥＣＣビット数が低減され得るという原則に基づいて動作できる。ＤＤＲ５では、従来、各読み出しは各ｘ４ＤＲＡＭデバイスから６４ｂのデータをフェッチし、全５１２ｂのキャッシュラインにアクセスするために８個のＤＲＡＭが使用されていた。スプリットラインアクセスを持つＤＤＲ５では、一例では、アクセスは２倍の数のＤＲＡＭに分割され、全５１２ｂのデータに対して１６個のＤＲＡＭがアクセスされ、各ＤＲＡＭデバイスは３２ｂのデータのみを提供する。ＤＲＡＭデバイスに障害が発生した場合、３２ｂのみが訂正される必要があり得る。６４ｂの障害を訂正するための１２８ｂのＥＣＣの代わりに、３２ｂを訂正するために６４ｂのＥＣＣが必要である。したがって、システムは、ＥＣＣのためのビットを使用する代わりに、メタデータとして使用するために６４ｂを選択的に解放できる。

【0051】

２つの異なるランク中にデータを分割すると、ＤＤＲバス上の「ランク切り替え」オーバーヘッドに起因して性能への影響を与える可能性があることが理解されるだろう。スプリットラインアクセスでメモリ領域を選択的に扱うオプションは、システムが性能、セキュリティ、およびシステム機能のためのオプションを選択することを可能にする。性能はデータをパラレルリソース間で分割しないことで選択され得るが、追加のシステム機能の使用を可能にするために低いエラー訂正能力（低いデータセキュリティ）を持つことが必要になり得る。システムは、エラー訂正を保証することでデータセキュリティを選択でき、これは、ＥＣＣのために全ての利用可能なビットを使用することでシステム機能が犠牲になり得る、または完全なＥＣＣおよびシステム機能を可能にするためにデータ隠退を使用することでセキュリティが犠牲になり得る。システム機能は、隠退またはスプリットラインアクセスのいずれかを使用して性能を犠牲にして、またはＥＣＣビットをメタデータビットに置き換えることによってデータセキュリティを犠牲にして選択されることができる。

【0052】

一例では、システムＣＰＵ（中央演算処理装置）またはホスト（通常はメモリコントローラを介して）はメモリ領域によるスプリットラインアクセスをサポートすることができる。一例では、メモリ領域は、アプリケーションの必要に基づいて、実行時にスプリットラインアクセスに対して動的にイネーブルされることができる。一例では、ＯＳ（オペレーティングシステム）は、実行時に未使用のメモリページをＳＬＡＭ領域に動的に割り当て、プラットフォームファームウェアからの支援を受けてＳＬＡＭ移行を開始する。一例では、スプリットラインアクセス用のメモリ領域の選択は、（パラレルメモリリソース間でデータを分割するための）データコピーおよびＥＣＣのリマッピングを実行することが必要になり得る。一例では、プラットフォームファームウェアは、スプリットラインアクセスに移行する領域に対してデータコピーおよびＥＣＣリマッピングを実行するために、ハードウェアフローを呼び出すことができる。一例では、ハードウェアフローは既存のＣＰＵ機能を活用でき、したがって既存のサーバＣＰＵシステムで既にサポートされている機能に基づいてスプリットレベルアクセスを提供することができる。

【0053】

言及できるサーバＣＰＵシステムの１つの機能は、ＡＤＤＤＣ（適応型ダブルデータデバイス訂正）であり、これはデバイスの障害状態に対処するためのパラレルメモリリソース間のデータ共有のアーキテクチャを指す。本明細書で説明されるスプリットラインアクセスは、ＡＤＤＤＣと同様のアーキテクチャを備えているとみなすことができ、説明されるスプリットラインアクセスを実装するためにＡＤＤＤＣをサポートするシステムの能力を潜在的に再利用することができる。ＡＤＤＤＣは、エラー状態の検出に対するエラー管理応答であるのに対し、スプリットラインアクセスは、エラー検出に応答して実装されないが、システム機能をイネーブルするために選択的にアクティブ化されることができることが理解されよう。

【0054】

ＡＤＤＤＣおよびスプリットラインアクセスは、ロックステップデータ分散またはロックステップ構成またはロックステップパートナの概念に基づくことができる。ロックステッピングは、従来、エラー訂正データを複数のメモリリソースに分散して、共有内で障害が発生したメモリリソースへの確定的なデータアクセスを妨げる１つのメモリリソースのハード障害を補償することを指す。ロックステッピングは、データの分散がエラー訂正に対する低いＥＣＣ要件をもたらすため、ハード障害に対する補償を可能にする。スプリットラインアクセスのロックステッピングは、複数のメモリリソースにデータを分散して、他の目的に使用するためにビットを解放するためのＥＣＣ要件を低減することを指すことができるのに対し、ＡＤＤＤＣは、ハード障害によりビットが使用可能でなくなるためにデータを分散する。

【0055】

図３は、バーストチョップを適用するスプリットラインアクセスを持つシステムの例のブロック図である。システム３００は、システム１００の例によるシステムを表す。システム３００は、説明されるスプリットラインアクセスの任意の例による、パラレルランクからのデータ出力パターンの例を示す。

【0056】

ランク３１０は、メモリモジュール上のデバイスなどのランク内のメモリデバイスを表し、ランクは、デバイス［０：９］とラベル付けされた１０個のデバイスを含む。デバイスはｘ４デバイスとして示され、これは、データ（ＤＱ）バスとのインタフェースの信号線の数を指す。ｘ４デバイスは、システム３００において１６のバースト長にわたってデータを出力する４個の信号線を持つ。システム３００は、データ交換にＢＬ１６の８サイクルのみが必要なバーストチョップ実装を表す。

【0057】

示されるように、システム３００は、ＢＬ１６または１６単位間隔のバースト長で動作する。各デバイスは、単位間隔あたり４ビットを送信（読み出し操作の場合）または受信（書き込み操作の場合）でき、操作またはトランザクション（読み出しまたは書き込みのいずれも）あたりデバイスあたり合計６４ビットになる。システム３００は、具体的に読み出しトランザクションを示しており、デバイスの矢印は、デバイスからコントローラ３３０へのシーケンスオーダーでのバーストオーダーおよび信号線出力を表す。

【0058】

ビットの向きおよびバーストオーダーに関わらず、一般に、一例では、第１のサイクル（バーストサイクル０）中に、データビットＤ［０：３］はデータバス上で送信され、データ３１２によって表される。第２のサイクル（バーストサイクル１）でデータビットＤ［４：７］が送信されるなどし、バーストサイクル７でのデータビットＤ［２８：３１］まで、送信される。通常、ランク３１０のデバイスは、バーストサイクル１５でデータビットＤ［６０：６３］を送信するまで、データを提供し続け得る。バーストチョップでは、チョップドバーストサイクルＢＬ［８：１５］の間にデータは交換されない。

【0059】

ランク３２０はまた、メモリモジュール上のデバイスなどのランク内のメモリデバイスを表し、ランクは、デバイス［０：９］とラベル付けされた１０個のデバイスを含む。デバイスは、ＢＬ１６とともにｘ４デバイスとして示され、ランク３２０はデータ３２２とともにバーストチョップを実装する。ランク３１０のデータ３１２と同様に、ランク３２０のデータ３２２について、第１のサイクル（バーストサイクル０）中に、データの第１の４ビットがデータバス上で送信され、続いて次の４ビットが送信されるなどし、全てのビットが転送される。

【0060】

バーストサイクル０のデータビットＤ［０：３］、バーストサイクル１のデータビットＤ［４：７］などとしてデータ３２２を表す代わりに、データ３２２はデータ３１２の第２の部分とみなすことができる。したがって、バーストサイクル０について、データ３２２はデータビットＤ［３２：３５］を示し、デバイスはバーストサイクル１の間にデータビットＤ［３６：３９］を転送するなどし、バーストサイクル７でデータビットＤ［６０：６３］まで行う。バーストチョップでは、チョップドバーストサイクルＢＬ［８：１５］の間にデータは交換されない。

【0061】

任意のデータの順序を使用できることが理解されるだろう。データがコントローラ３３０からメモリデバイスに送信されるか、またはメモリデバイスからコントローラ３３０に送信されるかに基づいて、ランク３１０へのおよびランク３１０からの、ならびにランク３２０へのおよびランク３２０からのビットの順序を逆にすることができる。異なるシステムの異なる量のデータに対して、異なるバースト長、異なるバーストオーダー、異なるデータバスインタフェース（例えばｘ８またはｘ１６）を使用できる。トランザクションの原理は、ランク３１０およびコントローラ３３０のデータデバイスがデータバス上でデータ３１２を交換することについて、およびランク３２０およびコントローラ３３０のデータデバイスがデータバス上でデータ３２２を交換する場合と同じままであろう。

【0062】

システム３００は、バーストチョップを用いたランクあたり２つの半分のキャッシュラインのアクセスを示す。一例では、メモリコントローラは、ランク３１０または他のメモリリソースからのデータの１つの半部分、およびランク３２０または他のパラレルメモリリソースからのデータの別の半部分のメモリアクセスを実行する。

【0063】

バーストチョップモードはメモリアクセスには非効率的であり、いくらかの帯域幅の損失をもたらす。帯域幅の損失を制限するために、スプリットラインアクセスの適用は、メタデータを必要とするメモリの領域に限られることができる。一例では、ＳＬＡＭは、ＳＬＡＭモードまたはスプリットラインアクセスモード（キャッシュラインが２つのランクまたは他のパラレルメモリリソースからアクセスされる）または通常モード（キャッシュラインが単一のランクまたは単一のメモリリソースからアクセスされる）でアクセスできるメモリ領域の動的選択を可能にする。一例では、システムは、バーストチョップモードの高速なターンアラウンドを可能にするために、最適化されたランクターンアラウンドを適用することができる。高速なターンアラウンドは、バーストチョップモードの性能への影響を低減することができる。

【0064】

システム３００は、１０ｘ４モジュール構成の例を表しており、ｘ４ＤＱインタフェースの１０個のメモリデバイスを指す。そのような構成では、通常、デバイス［０：７］は「データ」デバイスであり得、デバイス［８：９］は「ＥＣＣ」デバイスである。データデバイスは、読み出しまたは書き込みトランザクションのための実際のユーザデータを参照する。ＥＣＣデバイスは、データビットのＥＣＣをデコードするためのチェックビットまたはパリティビットを記憶するデバイスを指す。一例では、各デバイスからの６４ビットのデータは、キャッシュラインまたはワードライン、またはキャッシュラインの部分（例えば、５１２ビットキャッシュラインの６４ビット）を表す。したがって、各デバイスのビットの全体セットは、単一のラインまたはラインの部分のビットを表す。

【0065】

システム３００は、異なるタイプのデータを、デバイス［０：７］内のユーザデータについてＤ０、Ｄ１、Ｄ２、...、ＥＣＣビットまたはパリティビットとしてＰ０、Ｐ１、Ｐ２、...、メタデータビットについてＭ０、Ｍ１、Ｍ２、...として示す。システム３００では、一例では、ランク３１０のデバイス［８］のデータビットは、ＥＣＣビットＰ［０：３１］を含み、ランク３２０のデバイス［８］のデータビットは、ＥＣＣビットＰ［３２：６３］を含む。一例では、ランク３１０のデバイス［９］のデータビットはメタデータビットＭ［０：３１］を含み、ランク３２０のデバイス［９］のデータビットはメタデータビットＭ［３２：６３］を含む。

【0066】

システム３００は、選択的なスプリットラインアクセスを提供するシステム３００の能力を表すためのコントローラ３３０にＳＬＡＭ制御３３２を含む。ＳＬＡＭ制御３３２に基づいて、コントローラ３３０は、特定のデータに対するアクセス要求を、１つのランク（ランク３１０またはランク３２０のいずれか）のみに行い、他のデータに対する要求を両方のランク（ランク３１０およびランク３２０の両方）に行うことができる。特定のデータ要求を行うとき、コントローラ３３０は、バーストチョップでデータの半分が各ランクから来るであろうことを知り得る。コントローラ３３０は、スプリットレベルアクセスデータであるか通常データであるかにかかわらず、どのデータがアクセスされているかに従って操作をスケジューリングする。

【0067】

図４は、デュアルランク１０ｘ４メモリモジュールのスプリットラインアクセスのためのシステムアーキテクチャの例のブロック図である。システム４００は、システム１００の例またはシステム３００の例によるシステムを表す。

【0068】

ＤＩＭＭ４１０は、２ランクの１０ｘ４実装の構成を具体的に示しており、各ランクは８個のデータＤＲＡＭ、ＤＲＡＭ［０：７］、１個のＥＣＣ ＤＲＡＭ、および１個のメタデータＤＲＡＭを持つ。全てのデータＤＲＡＭ、ＤＲＡＭ［０：７］、ＥＣＣ ＤＲＡＭおよびメタデータＤＲＡＭは、ＤＱ［０：３］を有するｘ４インタフェースを持つものとして示されている。一例では、２ランクのＤＩＭＭの代わりに、システム４００は、２個の別個のＤＩＭＭを並列に含むことができる。

【0069】

一例では、ランク０のＤＲＡＭは、データバス４２０に接続され、データＤＲＡＭは、データビット４２２を提供し、ＥＣＣ ＤＲＡＭは、ＥＣＣビット４２４を提供し、メタデータＤＲＡＭは、メタデータ（ＭＤ）ビット４２６を提供する。
一例では、ランク１のＤＲＡＭは、データバス４３０に接続され、データＤＲＡＭは、データビット４３２を提供し、ＥＣＣ ＤＲＡＭは、ＥＣＣビット４３４を提供し、メタデータＤＲＡＭは、メタデータ（ＭＤ）ビット４３６を提供する。

【0070】

スプリットラインデータ４２８は、ランク０のデータの半部分を表し、スプリットラインデータ４３８は、ランク１のデータの半部分を表す。コントローラ４４０は、ＤＩＭＭ４１０へのメモリアクセスを制御するホストデバイスのコントローラを表す。エラー制御４４２は、ＥＣＣビットに基づいてデータビットに対するＥＣＣを実行するコントローラ４４０の能力を表す。データバス４２０上でスプリットラインデータとして扱われないデータの場合、エラー制御４４２は、ランク０に記憶されているＥＣＣに基づいてデータビットに対してＥＣＣを実行し得る。データバス４３０上のスプリットラインデータではないデータの場合、エラー制御４４２は、ランク１に記憶されているＥＣＣに基づいてデータビットに対してＥＣＣを実行し得る。どちらの場合も、ランクは個別に扱われ得る。そのような例では、メタデータＤＲＡＭとして識別されたＤＲＡＭは、非スプリットラインデータのためのＥＣＣデータを記憶し得る。

【0071】

一例では、分割制御４４４は、メタデータとしてＥＣＣ容量を解放するために２つのランク間のスプリットデータとしてデータを記憶することを決定する。一例では、分割制御４４４は、ランク０およびランク１中にランク０のデータを分割することを決定する。一例では、分割制御４４４は、ランク０およびランク１中にランク１のデータを分割することを決定する。

【0072】

図５は、パラレルメモリリソース間でデータを分割してエラー訂正を行う処理の例のフロー図である。プロセス５００は、本明細書の任意の例による、パラレルメモリリソースにスプリットラインアクセスを適用する処理の例を表す。プロセス５００は、システム１００、システム３００、およびシステム４００に従ってメモリコントローラによって実行され得る処理の例を表す。

【0073】

一例では、コントローラは、５０２で、パラレルメモリリソース中のデータの分割を参照して、スプリットアクセスで制御するメモリ部分を識別する。一例では、コントローラは、５０４で、識別された部分に対してスプリットメモリデータアクセスを実行する。メモリデータアクセスは、５０６で、読み出しまたは書き込みであることができる。

【0074】

書き込みアクセスの場合、５０６の書き込みブランチにおいて、一例では、コントローラは５０８で個別のサブ部分のＥＣＣを計算する。ＥＣＣの計算は、異なるサブ部分ごとに別々に計算され得、ＥＣＣビットパターンは、複数のリソース中に分散するのと対照的に１つのメモリリソースに記憶されている全てのデータのＥＣＣとは異なり得る。データがパラレルリソース中に分割される場合、より少ないＥＣＣビットがある。したがって、スプリットデータアクセスの場合、メタデータのために利用可能なビットがある。一例では、コントローラは、５１０で、サブ部分のためのメタデータを生成する。コントローラは、５１２でＥＣＣデータおよびメタデータとともに個々のサブ部分を書き込むことができる。

【0075】

読み出しアクセスの場合、５０６の読み出しブランチにおいて、一例では、コントローラは、５１４で、１個のメモリリソースから全てのデータを読み出す代わりに、目的のデータの個々のサブ部分を読み出す。コントローラは、５１６で、別個のサブ部分のＥＣＣを計算する。一例では、コントローラは、５１８で、サブ部分のメタデータをデコードする。

【0076】

図６は、スプリットラインＥＣＣに基づいて検出および訂正を実行するために行列を適用するためのチェックビット生成ロジックとシンドロームビット生成ロジックの例のブロック図である。Ｈ行列６１０は、システムＥＣＣのためのメモリコントローラによるＥＣＣの適用の単純化された例を表す。

【0077】

Ｈ行列６１０は、デバイス上のＥＣＣで使用するための１６ビットのコード行列の例を表す。現代のコンピューティングシステムにおける典型的な操作コードワードは、１６ビットを上回るものを含むことが理解されよう。しかしながら、１６ビットＨ行列は、本明細書の任意の例によってオンメモリエラー検出訂正に使用されるオンダイＥＣＣのため、もしくは、本明細書の任意の例によるメモリコントローラまたはエラー制御によるシステムレベルＥＣＣのためのＥＣＣ動作の原理を示す。

【0078】

行列６１０は、１２８ビットコードワードのハミングコードなど、ＳＥＣハミングコードの部分であることができる。行列６１０は、１６個のコードのみを示し、データビット［１５：０］のそれぞれについて１つのコードビットである。一例では、行列６１０のそれぞれのコードは、１つのデータビットに対応する。示されている例では、各コードは８個のチェックビットＣＢ ［０：７］を含む。シンドロームがメモリに記憶されたデータワードおよびチェックビットから計算されるとき、ＥＣＣエンジンは、シンドロームが行列６１０内のコードの１つに対応するかを判断することができる。シンドロームがコードの１つと一致するとＥＣＣエンジンが判断した場合、ＥＣＣエンジンはエラーを訂正するために対応するデータビットをトグルする。チェックビット生成およびシンドロームビット生成の例が示されている。

【0079】

チェックビット生成ロジック６０２は、チェックビットを生成するためのＥＣＣ動作を実行するためのロジックを表す。シンドロームビット生成ロジック６０４は、チェックビットと比較するためのシンドロームビットを生成するためのＥＣＣ動作を実行するロジックを表す。図面における図の説明のために、チェックビットＣＢ［０：２］に関するロジックのみが示され、それに対応して、シンドロームビットＳＢ［０：２］のみが示されている。

【0080】

示されるように、シンドロームは、チェックビット生成およびシンドロームビット生成のためにＥＣＣロジックで完全にエンコードされることができる。一例では、チェックビット生成６０２は、書き込みデータワード６２０を受け取り、コードの１ビットにＸＯＲ演算を実行するためのＸＯＲゲートを含む。例えば、１６個のコードワードビットに関するＣＢ［０］の生成が示され、ビットＤ［１０：０］は全て１であるが、ビットＤ［１５：１１］はゼロである。したがって、一例では、ＣＢ［０］の計算は、コードワードのビットＤ［１０：０］のＸＯＲ６２２でのＸＯＲ演算を含む。同様に、シンドロームビットＳＢ［０］の生成は、読み出しデータワード６３０を受け取り、ＸＯＲ６３２での読み出しデータコードワードのビットＤ［１０：０］のＸＯＲ演算を実行するためのロジックを含む。その後、ＸＯＲ６３２の出力がＣＢ［０］とＸＯＲ６４２でＸＯＲされ、ＳＢ［０］が生成される。

【0081】

技術的事項として、真のＸＯＲ演算は２つの入力に対してのみ存在でき、入力の１つのみが１である場合に限り、出力が１であることが理解されるだろう。しかしながら、ＣＢ［０］のためのＸＯＲ６２２やＳＢ［０］のＸＯＲ６３２など、ＸＯＲ演算のカスケードをマルチ入力ＸＯＲ（２より大きい入力の数を意味する）として表すのが一般的な規則である。ＸＯＲ演算には可換性があり、入力の複数のペアのＸＯＲを実行し、その後これらの演算の出力の直列ＸＯＲは任意の順序で交換して同じ結果を得ることができる。したがって、ＸＯＲ演算にはモジュロ２加算の実際上の効果があり、これは奇数パリティ検出にも等価である。奇数パリティ検出は、入力中に奇数個の１がある場合は出力として「１」を提供し、入力中に偶数個の１がある場合は出力ゼロを提供する。

【0082】

別の例では、１６個のコードワードビットに関するＣＢ［１］の生成が示され、ビットＤ［１５：１０］およびビットＤ［４：１］は１であるが、ビットＤ［９：５］及びＤ［０］はゼロである。ＸＯＲ６２４は１のビットからＣＢ［１］を計算する。同様に、ＣＢ［２］の生成では、ビットＤ［１５：９］およびＤ［２：０］は１であり、ビットＤ［８：３］はゼロである。ＸＯＲ６２６は、１のビットからＣＢ［２］を計算する。

【0083】

シンドロームビット生成６０４は、読み出しデータワード６３０およびチェックビットワード６４０を受け取り、ＣＢ計算を記憶されたチェックビットと比較することによってシンドロームビットを生成するロジックを表す。同様に、１６個のコードワードビットに関するＳＢ［１］のシンドロームビット生成が示され、ＸＯＲ６３４はＤ［１５：１０］およびＤ［４：１］のＸＯＲを計算し、その後、ＸＯＲ６４４は、ＸＯＲ６３４の出力とのＣＢ［１］のＸＯＲによってＳＢ［１］を計算する。同様に、１６個のコードワードビットに関するＳＢ［２］のシンドロームビット生成が示され、ＸＯＲ６３６はＤ［１５：９］およびＤ［２：０］のＸＯＲを計算し、その後、ＸＯＲ６４６は、ＸＯＲ６３６の出力とのＣＢ［２］のＸＯＲによってＳＢ［２］を計算する。

【0084】

チェックビットおよびシンドロームビットの決定に基づいて、システムは、例えばシンドロームビットと一致することが見出されたＣＢ［７：０］のビットまたは列について、エラーおよび潜在的なフリップビットを識別することができる。ＥＣＳシステムは、そのような手法を適用して、メモリアドレスのスクラビングを実行する。一例では、システムは、ＥＣＣのエラー検出を適用してメモリエラーを検出し、メモリコントローラにエラー情報を提供して、本明細書の任意の例によってメモリコントローラがエラーパターンを検出しエラースクラブ操作を調整することを可能にする。

【0085】

図７は、システムレベルエラー検出訂正の例のブロック図である。システム７００は、本明細書のホスト側またはメモリコントローラＥＣＣの任意の例によるシステムのシステムレベルＥＣＣ回路の例を提供する。ホスト７１０は、コントローラ７１４、または、メモリ７３０へのアクセスを管理する等価もしくは代替のロジックもしくは回路もしくはコンポーネントを含む。コントローラ７１４は、メモリ７３０から読み出されたデータに対して外部ＥＣＣを実行する。一例では、メモリ７３０は、バス７３２を介してホスト７１０にデータを送信する前にアレイ７３６からのデータを検査して訂正するオンダイＥＣＣ７３４を実装する。

【0086】

ホスト７１０は、メモリ７３０のアレイ７３６に記憶されたデータの要求を生成するオペレーションを実行するためのプロセッサ７１２を含む。データ書き込み要求に応答して、コントローラ７１４は、書き込みパス７２０を介して書き込みコマンドを生成することができる。読み出し要求について、コントローラ７１４は、読み出しパス７４０を介して読み出しデータを受け取る。

【0087】

書き込みパス７２０は、プロセッサ７１２からメモリ７３０に書き込まれるデータのパスを表す。プロセッサ７１２は、メモリ７３０に書き込むためのデータ７２２を提供する。一例では、コントローラ７１４は、メモリ内のデータとともに記憶するために、チェックビット生成器７２４でチェックビット７２６を生成する。チェックビット７２６は、ＥＣＣビットと呼ばれ得、メモリアレイへの書き込みおよびメモリアレイからの読み出しにおいて発生し得るエラーのエラー訂正を可能にする。データ７２２およびチェックビット７２６は、データバス７３２を介してアレイ７３６へとメモリ７３０に書き込まれる７２８におけるコードワードとして含まれることができる。

【0088】

読み出しパス７４０は、メモリ７３０からホスト７１０に読み出されるデータのパスを表す。一例では、書き込みパス７２０および読み出しパス７４０の少なくとも特定のハードウェアコンポーネントは、同じハードウェアである。一例では、メモリ７３０は、ホスト７１０からの読み出しコマンドに応答してデータをフェッチする。読み出しコードワード７４２は、アレイ７３６に記憶されたデータおよびチェックビットを表す。データ７４４およびチェックビット７４６は、読み出されたコードワード７４２のデータおよびチェックビットを表す。読み出しコードワード７４２は、デバイス［０：（Ｎ－１）］からのデータで構成されるコードワードを表す。一例では、これらはそれぞれ、読み出しコマンドの同じアドレスへの書き込みパス７２０に書き込まれるデータ７２２およびチェックビット７２６に対応する。

【0089】

一例では、書き込みコードワード７２８は、スプリットラインアクセスのために複数のパラレルリソースに提供される。スプリットラインアクセスで、一例では、コントローラ７１４はメタデータ７７２を生成することができる。したがって、書き込みコードワード７２８は、メモリ７３０に保存するためのメタデータ７７２を含むことができる。一例では、スプリットラインアクセスでは、データとともにホストに提供されることができるメタデータ７７２を含むことができる。一例では、メタデータはエラー訂正７５８をバイパスすることができる。

【0090】

読み出しパス７４０は、データ７４４およびチェックビット７４６にＨ行列計算を適用して読み出しデータ内のエラーを検出するためのシンドロームデコード７５２を含む。シンドロームデコード７５２は、読み出しデータのための適切なエラー情報の生成に使用されるシンドローム７５４を生成することができる。データ７４４は、検出されたエラーの訂正のために、エラー訂正７５８にも転送され得る。

【0091】

一例では、シンドロームデコード７５２は、シンドローム７５４をシンドローム生成器７５６に送り、エラーベクトルを生成させる。一例では、チェックビット生成器７２４およびシンドローム生成器７５６は、対応するＨ行列によって完全に指定される。一例では、読み出しデータ内にエラーが無い（例えば、ゼロシンドローム７５４）場合、シンドローム生成器７５６は、エラー無し信号７６２を生成する。一例では、読み出しデータ内に複数のエラーが存在する（例えば、対応するＨ行列のいずれの列にも一致しない非ゼロシンドローム７５４）場合、シンドローム生成器７５６は、ＤＵＥ（検出済み未訂正エラー）信号７６４を生成する。ＤＵＥ信号７６４は、ＥＣＣの適用によって訂正されることができなかったマルチビットエラーを示すことができる。

【0092】

一例では、シングルビットエラー（例えば、対応するＨ行列の１つの列に一致する非ゼロシンドローム７５４）が存在する場合、シンドローム生成器７５６は、エラー位置７６０を伴うＣＥ（訂正済みエラー）信号を生成することができ、これは、エラー訂正ロジック７５８への訂正済みエラーの指示である。エラー訂正７５８は、データ７４４内の指定位置に訂正済みエラーを適用して、プロセッサ７１２に提供するべく出力されるための訂正済みデータ７６６を生成することができる。

【0093】

図８は、スプリットラインメモリアクセスを実装できるメモリサブシステムの例のブロック図である。システム８００は、コンピューティングデバイスのプロセッサおよびメモリサブシステムの要素を含む。システム８００は、システム１００またはシステム３００の例によるシステムの例である。

【0094】

一例では、メモリデバイス８４０のコントローラ８５０は、ＥＣＣロジック８５６を含む。ＥＣＣロジック８５６は、メモリ内のエラー検出訂正を可能にするためのメモリデバイス８４０のオンダイＥＣＣを表す。一例では、メモリコントローラ８２０は、本明細書の任意の例による、メモリからのデータのエラーについての判断を可能にするためのメモリコントローラ８２０内のロジックを表すエラー制御８２８を含む。一例では、エラー制御８２８は、本明細書の任意の説明によってＥＣＣを実行することができる。一例では、メモリコントローラ８２０は、本明細書の任意の例によるスプリットラインアクセスを持つパラレルリソースとしてのメモリデバイス８４０へのアクセスを制御するための分割制御（ＣＴＲＬ）８９２を含む。分割制御は、複数のリソースへのデータの提供を可能にし、それはＥＣＣデータの代わりにメタデータとして使用され得るデータ容量を解放する。一例では、メモリアレイ８６０は、本明細書の任意の例によるスプリットデータを表すためにスプリットデータ８９０を含む。一例では、メモリデバイス８４０は、スプリットアクセスデータに対してバーストチョップを実行するためのバーストチョップ８６２を含む。

【0095】

プロセッサ８１０は、オペレーティングシステム（ＯＳ）およびアプリケーションを実行し得るコンピューティングプラットフォームの処理ユニットを表し、当該処理ユニットは、メモリのホストまたはユーザと総称され得る。ＯＳおよびアプリケーションは、メモリアクセスをもたらすオペレーションを実行する。プロセッサ８１０は、１つまたは複数の別個のプロセッサを含み得る。別個のプロセッサのそれぞれは、単一の処理ユニット、マルチコア処理ユニットまたはそれらの組み合わせを含み得る。処理ユニットは、ＣＰＵ（中央演算処理装置）などのプライマリプロセッサ、ＧＰＵ（グラフィックスプロセッシングユニット）などの周辺プロセッサまたはその組み合わせであり得る。メモリアクセスは、ネットワークコントローラまたはハードディスクコントローラなどのデバイスによっても開始され得る。そのようなデバイスは、バス（例えば、ＰＣＩエクスプレス）を介して、いくつかのシステム内のプロセッサと統合され得るか、もしくはプロセッサに取り付けられ得るか、またはそれらの組み合わせであり得る。システム８００は、ＳоＣ（システムオンチップ）として実装され得るか、またはスタンドアロンコンポーネントとともに実装され得る。

【0096】

メモリデバイスへの言及は、異なるメモリタイプに適用できる。メモリデバイスは、多くの場合、揮発性メモリ技術を指す。揮発性メモリとは、デバイスへの電力が遮断された場合に状態（従ってそれに記憶されるデータ）が不定になるメモリである。不揮発性メモリとは、電力がデバイスに対して遮断されるとしても、その状態が確定しているメモリを指す。ダイナミック揮発性メモリは、デバイスに記憶されたデータをリフレッシュして状態を維持する必要がある。ダイナミック揮発性メモリの一例は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、または同期ＤＲＡＭ（ＳＤＲＡＭ）などの何らかの変形を含む。本明細書で説明されるメモリサブシステムは、ＤＤＲ４（ダブルデータレートバージョン４、ＪＥＳＤ７９－４、２０１２年９月にＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ、現在はＪＥＤＥＣ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ Ａｓｓｏｃｉａｔｉｏｎ）により最初に公開された）、ＬＰＤＤＲ４（低電力ＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣにより最初に公開された）、ＷＩＯ２（Ｗｉｄｅ Ｉ／Ｏ ２（ＷｉｄｅＩＯ２）、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣにより最初に公開された）、ＨＢＭ（高帯域幅メモリＤＲＡＭ、ＪＥＳＤ２３５Ａ、２０１５年１１月にＪＥＤＥＣにより最初に公開される）、ＤＤＲ５（ＤＤＲバージョン５、２０２０年７月にＪＥＤＥＣにより最初に公開された）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９－５、２０１９年２月にＪＥＤＥＣにより最初に公開された）、ＨＢＭ２（（ＨＢＭバージョン２）、現在ＪＥＤＥＣによって議論中）、またはその他またはメモリ技術の組み合わせ、およびそのような仕様の派生または拡張に基づく技術などの複数のメモリ技術と互換性があり得る。

【0097】

一例では、揮発性メモリに追加して、またはその代わりに、メモリモジュールは、システムメモリバスに接続された不揮発性メモリを指す永続メモリＤＩＭＭまたは不揮発性システムメモリであり得る。そのようなメモリデバイスは、３次元クロスポイント（３ＤＸＰ）メモリデバイスを含むことができる。３ＤＸＰは、バイトアドレス指定可能な不揮発性メモリデバイスまたはブロックアドレス指定可能な不揮発性メモリデバイスとして動作できる。メモリデバイスは、メモリセルの抵抗状態またはメモリセルの位相に基づいてデータを記憶する、不揮発性のバイトアドレス指定可能媒体またはブロックアドレス指定可能媒体を含み得る。一例では、メモリデバイスは、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を使用し得る。一例では、システムメモリデバイスは、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルまたはマルチレベルの相変化メモリ（ＰＣＭ）またはスイッチ付き相変化メモリ（ＰＣＭＳ）、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリ、またはスピン注入（ＳＴＴ）－ＭＲＡＭ、または上記のいずれかの組み合わせ、またはその他のメモリとすることができるか、あるいはそれらを含むことができる。

【0098】

メモリコントローラ８２０は、システム８００用の１つまたは複数のメモリコントローラ回路またはデバイスを表す。メモリコントローラ８２０は、プロセッサ８１０による演算の実行に応答してメモリアクセスコマンドを生成する制御ロジックを表す。メモリコントローラ８２０は、１つまたは複数のメモリデバイス８４０にアクセスする。メモリデバイス８４０は、上記で言及されたいずれかのものに従うＤＲＡＭデバイスであり得る。一例では、メモリデバイス８４０は、異なるチャネルとして編成および管理される。各チャネルは、複数のメモリデバイスに並列に結合するバスおよび信号線に結合する。各チャネルは、独立して動作可能である。したがって、各チャネルは独立してアクセスおよび制御され、タイミング、データ転送、コマンドおよびアドレス交換、およびその他のオペレーションは各チャネルに別個である。結合とは、電気的結合、通信的結合、物理的結合、またはこれらの組み合わせを指すことができる。物理的結合は直接接触を含むことができる。電気的結合は、コンポーネント間の電気的な流れを可能にする、またはコンポーネント間の信号伝達を可能にする、またはその両方を可能にするインタフェースまたは相互接続を含む。通信的結合は、コンポーネントがデータを交換することを可能にする、有線または無線を含む接続を含む。

【0099】

一例では、各チャネルの設定は、別個のモードレジスタまたはその他のレジスタ設定によって制御される。一例では、各メモリコントローラ８２０が別個のメモリチャネルを管理するが、システム８００は、単一のコントローラにより管理される複数のチャネルまたは単一のチャネル上の複数のコントローラを有するように構成され得る。一例では、メモリコントローラ８２０は、同じダイ上に実装されるか、またはプロセッサと同じパッケージ空間に実装されるロジックなど、ホストプロセッサ８１０の部分である。

【0100】

メモリコントローラ８２０は、上記で言及されたメモリチャネルなどのメモリバスに結合するＩ／Ｏインタフェースロジック８２２を含む。Ｉ／Ｏインタフェースロジック８２２（およびメモリデバイス８４０のＩ／Ｏインタフェースロジック８４２）は、ピン、パッド、コネクタ、信号線、トレースもしくはワイヤ、もしくは当該デバイスに接続する他のハードウェア、またはこれらの組み合わせを含み得る。Ｉ／Ｏインタフェースロジック８２２は、ハードウェアインタフェースを含み得る。示されるように、Ｉ／Ｏインタフェースロジック８２２は少なくとも、信号線用のドライバ／トランシーバを含む。一般に、集積回路インタフェース内のワイヤは、パッド、ピンまたはコネクタと結合して、デバイス間の信号線もしくはトレースまたは他のワイヤとインタフェースする。Ｉ／Ｏインタフェースロジック８２２は、デバイス間の信号線上で信号を交換するためのドライバ、受信機、トランシーバもしくは終端もしくは他の回路または回路の組み合わせを含み得る。信号の交換は、送信または受信のうちの少なくとも１つを含む。メモリコントローラ８２０からメモリデバイス８４０のＩ／Ｏ８４２へＩ／Ｏ８２２を結合するように示されるが、メモリデバイス８４０の群が並列にアクセスされるシステム８００の実装では、複数のメモリデバイスがメモリコントローラ８２０の同じインタフェースへのＩ／Ｏインタフェースを含み得ることが理解される。１つまたは複数のメモリモジュール８７０を含むシステム８００の実装では、Ｉ／Ｏ８４２は、メモリデバイス自体上のインタフェースハードウェアに追加して、メモリモジュールのインタフェースハードウェアを含み得る。他のメモリコントローラ８２０は、他のメモリデバイス８４０への別個のインタフェースを含む。

【0101】

メモリコントローラ８２０とメモリデバイス８４０との間のバスは、メモリコントローラ８２０をメモリデバイス８４０へ結合する複数の信号線として実装され得る。バスは通常、少なくとも、クロック（ＣＬＫ）８３２、コマンド／アドレス（ＣＭＤ）８３４および書き込みデータ（ＤＱ）および読み出しデータ（ＤＱ）８３６ならびにゼロまたはそれより多くの他の信号線８３８を含み得る。一例では、メモリコントローラ８２０とメモリとの間のバスまたは接続は、メモリバスと呼ばれ得る。一例では、メモリバスは、マルチドロップバスである。ＣＭＤの信号線は、「Ｃ／Ａバス」（またはＡＤＤ／ＣＭＤバス、またはコマンド（ＣまたはＣＭＤ）およびアドレス（ＡまたはＡＤＤ）情報の転送を示す他の何らかの呼称）と呼ばれることができ、書き込みおよび読み出しＤＱの信号線は「データバス」と呼ばれることができる。一例では、独立したチャネルは、異なるクロック信号、Ｃ／Ａバス、データバス、およびその他の信号線を有する。したがって、システム８００は、独立のインタフェースパスが別個のバスと見なされ得るという意味において、複数の「バス」を有していると見なされ得る。明示的に示された線に追加して、バスは、ストローブ信号線、警告線、補助線、または他の信号線、またはそれらの組み合わせのうちの少なくとも１つを含むことができることが理解されるであろう。シリアルバス技術は、メモリコントローラ８２０とメモリデバイス８４０との間の接続のために用いられ得ることも理解される。シリアルバス技術の例が、８Ｂ１０Ｂエンコーディングおよび各方向における信号の単一の差動ペアを介した埋め込みクロックでの高速データの伝送である。一例では、ＣＭＤ８３４は、複数のメモリデバイスと並列に共有される信号線を表す。一例では、複数のメモリデバイスがＣＭＤ８３４のエンコーディングコマンド信号線を共有し、それぞれが、個々のメモリデバイスを選択するための別個のチップ選択（ＣＳ＿ｎ）信号線を有する。

【0102】

システム８００の例において、メモリコントローラ８２０とメモリデバイス８４０との間のバスは、補助コマンドバスＣＭＤ８３４と書き込みデータおよび読み出しデータを伝達するための補助バスＤＱ８３６とを含むことが理解されるであろう。一例では、データバスは、読み出しデータおよび書き込み／コマンドデータ用の双方向線を含み得る。別の例では、補助バスＤＱ８３６は、ホストからメモリへの書き込みおよびデータのための単方向書き込み信号線を含み得るとともに、メモリからホストへの読み出しデータのための単方向線を含み得る。選択されたメモリ技術およびシステム設計に従って、他の信号８３８は、ストローブ線ＤＱＳなどのバスまたはサブバスに付随し得る。システム８００の設計、またはある設計が複数の実装をサポートする場合の実装に基づいて、データバスは、メモリデバイス８４０毎に多少の帯域幅を有し得る。例えば、データバスは、ｘ４インタフェース、ｘ８インタフェース、ｘ１６インタフェースまたは他のインタフェースのいずれかを有するメモリデバイスをサポートできる。規定「ｘＷ」のＷは、メモリデバイス８４０のインタフェースサイズまたはインタフェースの幅を指す整数であり、メモリコントローラ８２０とデータを交換するための信号線の数を表す。メモリデバイスのインタフェースサイズは、いくつのメモリデバイスがシステム８００内のチャネル毎に同時に用いられ得るか、または同じ信号線へ並列に結合され得るかに関する制御要因である。一例では、高帯域幅メモリデバイス、ワイドインタフェースデバイス、またはスタックメモリ構成、またはそれらの組み合わせは、ｘ１２８インタフェース、ｘ２５６インタフェース、ｘ５１２インタフェース、ｘ１０２４インタフェース、または他のデータバスインタフェース幅などのより幅広いインタフェースを使用可能にすることができる。

【0103】

一例では、メモリデバイス８４０およびメモリコントローラ８２０は、バーストで、または一連の連続するデータ転送で、データバスを介してデータを交換する。バーストは、バス周波数に関連する転送サイクルの数に対応する。一例では、転送サイクルは、同じクロックまたはストローブ信号エッジ（例えば、立ち上がりエッジ）で生じる転送の全クロックサイクルであり得る。一例では、システムクロックのサイクルを参照する全クロックサイクルは、複数の単位間隔（ＵＩ）へ分割される。各ＵＩは、転送サイクルである。例えば、ダブルデータレート転送は、クロック信号の両方のエッジ（例えば、立ち上がりおよび立ち下がり）でトリガする。バーストは、構成された数のＵＩにわたって続き得る。これは、レジスタに記憶される構成またはオンザフライでトリガされる構成であり得る。例えば、一連の８個の連続する転送期間は、バースト長８（ＢＬ８）と見なされ得、各メモリデバイス８４０は、各ＵＩでデータを転送できる。したがって、ＢＬ８で動作するｘ８メモリデバイスは、６４ビットのデータを転送できる（８本のデータ信号線×バーストを介して線毎に転送される８データビット）。この単純な例は、例示に過ぎず、限定的なものではないことが理解されるであろう。

【0104】

メモリデバイス８４０は、システム８００用のメモリリソースを表す。一例では、各メモリデバイス８４０は、別個のメモリダイである。一例では、各メモリデバイス８４０は、デバイスまたはダイ毎に複数の（例えば２個の）チャネルとインタフェースし得る。各メモリデバイス８４０は、デバイスの実装により決定される帯域幅（例えば、ｘ１６もしくはｘ８または何らかの他のインタフェース帯域幅）を有するＩ／Ｏインタフェースロジック８４２を含む。Ｉ／Ｏインタフェースロジック８４２により、メモリデバイスは、メモリコントローラ８２０とインタフェースすることが可能になる。Ｉ／Ｏインタフェースロジック８４２は、ハードウェアインタフェースを含み得、メモリコントローラのＩ／Ｏ８２２に従い得るが、メモリデバイスエンドにおけるものである。一例では、複数のメモリデバイス８４０は、同じコマンドおよびデータバスへ並列に接続される。別の例では、複数のメモリデバイス８４０は、同じコマンドバスへ並列に接続され、異なるデータバスに接続される。例えば、システム８００は、並列に結合されている複数のメモリデバイス８４０を用いて構成され得る。各メモリデバイスは、コマンドに応じて、それぞれの内部のメモリリソース８６０にアクセスする。書き込み操作の場合、個々のメモリデバイス８４０は、データワード全体のうちのある部分を書き込むことができ、読み出し操作の場合、個々のメモリデバイス８４０は、データワード全体のある部分をフェッチできる。ワードの残りのビットは、他のメモリデバイスにより並列に提供または受信される。

【0105】

一例では、メモリデバイス８４０は、コンピューティングデバイスのマザーボードまたはホストシステムプラットフォーム（例えば、プロセッサ８１０が配置されるＰＣＢ（プリント回路基板））上に直接配置される。一例では、メモリデバイス８４０は、メモリモジュール８７０へ編成され得る。一例では、メモリモジュール８７０は、デュアルインラインメモリモジュール（ＤＩＭＭ）を表す。一例では、メモリモジュール８７０は、アクセスまたは制御回路のうちの少なくとも部分を共有するための複数のメモリデバイスの他の編成を表す。当該回路は、ホストシステムプラットフォームとは別個の回路、別個のデバイスまたは別個の基板であり得る。メモリモジュール８７０は、複数のメモリデバイス８４０を含むことができ、メモリモジュールは、それらに配置されて含まれるメモリデバイスへの複数の別個のチャネルのためのサポートを含むことができる。別の例では、メモリデバイス８４０は、例えばマルチチップモジュール（ＭＣＭ）、パッケージオンパッケージ、スルーシリコンビア（ＴＳＶ）もしくは他の技術またはそれらの組み合わせなどの技術によるなどによって、メモリコントローラ８２０と同じパッケージへ組み込まれ得る。同様に、一例では、複数のメモリデバイス８４０は、メモリモジュール８７０へ組み込まれてよく、それ自体が、メモリコントローラ８２０と同じパッケージへ組み込まれ得る。これらの実装および他の実装の場合、メモリコントローラ８２０はホストプロセッサ８１０の部分であり得ることが理解されるだろう。

【0106】

メモリデバイス８４０はそれぞれ、１つまたは複数のメモリアレイ８６０を含む。メモリアレイ８６０は、アドレス指定可能なメモリ位置またはデータの記憶位置を表す。通常、メモリアレイ８６０は、データの行として管理され、ワードライン（行）およびビットライン（行内の個々のビット）の制御を介してアクセスされる。メモリアレイ８６０は、メモリの別個のチャネル、ランク、およびバンクとして編成され得る。チャネルは、メモリデバイス８４０内の記憶位置への独立の制御パスを指し得る。ランクは、並列に並んだ複数のメモリデバイスにわたる共通の位置（例えば、異なるデバイス内の同じ行アドレス）を指し得る。バンクは、メモリデバイス８４０内のメモリ位置のサブアレイを指し得る。一例では、メモリのバンクは、サブバンク用の共有回路（例えば、ドライバ、信号線、制御ロジック）のうちの少なくとも部分を有するサブバンクへ分割される。これにより、別個のアドレス指定およびアクセスが可能になる。チャネル、ランク、バンク、サブバンク、バンク群、またはメモリ位置の他の編成、および当該編成の組み合わせは、それらの物理リソースへの応用において重複し得ることが理解されるだろう。例えば、同じ物理メモリ位置は、ランクに属すこともあり得る特定のバンクとしての特定のチャネルを介してアクセスされ得る。したがって、メモリリソースの編成は、排他的にではなく、包括的に理解されるだろう。

【0107】

一例では、メモリデバイス８４０は、１つまたは複数のレジスタ８４４を含む。レジスタ８４４は、メモリデバイスの操作用の構成または設定を提供する１つまたは複数のストレージデバイスまたは記憶位置を表す。一例では、レジスタ８４４は、制御操作または管理操作の部分としてメモリコントローラ８２０によりアクセスされるデータを記憶するためのメモリデバイス８４０の記憶位置を提供できる。一例では、レジスタ８４４は、１つまたは複数のモードレジスタを含む。一例では、レジスタ８４４は、１つまたは複数の多目的レジスタを含む。レジスタ８４４内の位置の構成により、メモリデバイス８４０は、異なる「モード」で動作するように構成され得る。コマンド情報により、モードに基づいて、メモリデバイス８４０内の異なるオペレーションがトリガされ得る。加えて、または代替的に、異なるモードにより、モードに応じて、アドレス情報または他の信号線から異なる操作もトリガされ得る。レジスタ８４４の設定は、Ｉ／Ｏ設定の構成（例えば、タイミング、終端またはＯＤＴ（オンダイ終端）８４６、ドライバ構成または他のＩ／Ｏ設定）を示し得る。

【0108】

一例では、メモリデバイス８４０は、Ｉ／Ｏ８４２に関連付けられたインタフェースハードウェアの部分としてのＯＤＴ８４６を含む。ＯＤＴ８４６は、上述のように構成され得るとともに、指定された信号線へのインタフェースに適用されるインピーダンスの設定を提供し得る。一例では、ＯＤＴ８４６は、ＤＱ信号線に適用される。一例では、ＯＤＴ８４６は、コマンド信号線に適用される。一例では、ＯＤＴ８４６は、アドレス信号線に適用される。一例では、ＯＤＴ８４６は、前述のものの任意の組み合わせに適用され得る。ＯＤＴ設定は、メモリデバイスがアクセス操作の選択されたターゲットであるか、または非ターゲットデバイスであるかに基づいて変更され得る。ＯＤＴ８４６設定は、終端線上のシグナリングのタイミングおよび反映に影響を及ぼし得る。ＯＤＴ８４６に対する慎重な制御により、適用されるインピーダンスおよびロードの一致度が向上した、より高速な操作が可能になり得る。ＯＤＴ８４６は、Ｉ／Ｏインタフェース８４２、８２２（例えば、ＤＱ線用のＯＤＴまたはＣＡ線用のＯＤＴ）の特定の信号線に適用され得るが、必ずしも全ての信号線に適用されるわけではない。

【0109】

メモリデバイス８４０は、メモリデバイス内の内部オペレーションを制御するためのメモリデバイス内の制御ロジックを表すコントローラ８５０を含む。例えば、コントローラ８５０は、メモリコントローラ８２０により送信されるコマンドをデコードするとともに、コマンドを実行しまたは満足させるための内部オペレーションを生成する。コントローラ８５０は、内部コントローラと呼ばれ得、ホストのメモリコントローラ８２０とは別個のものである。コントローラ８５０は、どのモードが選択されているかをレジスタ８４４に基づいて決定でき、メモリリソース８６０へのアクセスのためのオペレーションまたは他のオペレーションの内部での実行を、選択されるモードに基づいて構成できる。コントローラ８５０は、メモリデバイス８４０内のビットのルーティングを制御するための制御信号を生成して、選択されるモード用の適切なインタフェースを提供し、コマンドを適切なメモリ位置またはアドレスへ送る。コントローラ８５０は、コマンド信号線およびアドレス信号線上で受信されるコマンドエンコーディングをデコードできるコマンドロジック８５２を含む。したがって、コマンドロジック８５２は、コマンドデコーダであり得るか、またはコマンドデコーダを含み得る。コマンドロジック８５２を用いることで、メモリデバイスは、コマンドを識別でき、要求されたコマンドを実行するための内部オペレーションを生成できる。

【0110】

メモリコントローラ８２０を再び参照すると、メモリコントローラ８２０は、メモリデバイス８４０へ送信すべきコマンドを生成するためのロジックまたは回路を表すコマンド（ＣＭＤ）ロジック８２４を含む。コマンドの生成は、スケジューリング前のコマンド、またはキューに入れられたコマンドの送信の準備を整えることを指し得る。一般に、メモリサブシステム内のシグナリングは、メモリデバイスがコマンドを実行すべき１つまたは複数のメモリ位置を指示または選択するためのコマンド内またはコマンドに付随するアドレス情報を含む。メモリデバイス８４０のトランザクションのスケジューリングに応答して、メモリコントローラ８２０は、メモリデバイス８４０にコマンドを実行させるためにＩ／Ｏ８２２を介してコマンドを発行できる。一例では、メモリデバイス８４０のコントローラ８５０は、メモリコントローラ８２０からＩ／Ｏ８４２を介して受信したコマンドおよびアドレス情報を受信およびデコードする。受信したコマンドおよびアドレス情報に基づいて、コントローラ８５０は、メモリデバイス８４０内のロジックおよび回路のオペレーションのタイミングを制御することでコマンドを実行できる。コントローラ８５０は、タイミング要件およびシグナリング要件など、メモリデバイス８４０内の規格または仕様への準拠を担う。メモリコントローラ８２０は、アクセスのスケジューリングおよび制御により、規格または仕様への準拠を実装できる。

【0111】

メモリコントローラ８２０は、メモリデバイス８４０へ送信すべきトランザクションを生成および順序付けするためのロジックまたは回路を表すスケジューラ８３０を含む。１つの観点から、メモリコントローラ８２０の主な機能は、メモリデバイス８４０へのメモリアクセスおよび他のトランザクションをスケジューリングすることと言うことができる。そのようなスケジューリングは、プロセッサ８１０によるデータについての要求を実装するために、かつ、（例えば、リフレッシュに関連するコマンドの利用などで）データの完全性を維持するためにトランザクション自体を生成することを含み得る。トランザクションは、１つまたは複数のコマンドを含み得るので、クロックサイクルまたは単位間隔などの１または複数のタイミングサイクルでのコマンドもしくはデータまたはそれらの両方の転送をもたらし得る。トランザクションは、読み出しもしくは書き込みもしくは関連するコマンドまたはそれらの組み合わせなどのアクセスのためのものであり得る。他のトランザクションは、構成、設定、データ完全性についてのメモリ管理コマンド、もしくは他のコマンドまたはそれらの組み合わせを含み得る。

【0112】

メモリコントローラ８２０は通常、トランザクションの選択および順序付けを可能にしてシステム８００の性能を向上させるためのスケジューラ８３０などのロジックを含む。したがって、メモリコントローラ８２０は、未処理のトランザクションのうちのどれがどの順序でメモリデバイス８４０へ送信されるべきかを選択できる。これは通常、単純な先入れ先出しアルゴリズムよりもはるかに複雑なロジックを用いて実現される。メモリコントローラ８２０は、メモリデバイス８４０へのトランザクションの伝送を管理するとともに、トランザクションに関連するタイミングを管理する。一例では、トランザクションには確定的なタイミングがある。当該タイミングは、メモリコントローラ８２０により管理され得るとともに、トランザクションをスケジューラ８３０でどのようにスケジューリングするかの決定において使用され得る。

【0113】

一例では、メモリコントローラ８２０は、リフレッシュ（ＲＥＦ）ロジック８２６を含む。リフレッシュロジック８２６は、揮発性であるメモリリソースに使用され、確定的な状態を保持するためにリフレッシュされる必要があり得る。一例では、リフレッシュロジック８２６は、リフレッシュの位置と、実行すべきリフレッシュのタイプとを示す。リフレッシュロジック８２６は、メモリデバイス８４０内でのセルフリフレッシュをトリガできるか、もしくはリフレッシュコマンドを送信することにより外部リフレッシュ（自動リフレッシュコマンドと呼ばれ得る）を実行できるか、またはそれらの組み合わせを行うことができる。一例では、メモリデバイス８４０内のコントローラ８５０は、メモリデバイス８４０内でリフレッシュを適用するためのリフレッシュロジック８５４を含む。一例では、リフレッシュロジック８５４は、内部オペレーションを生成して、メモリコントローラ８２０から受信された外部リフレッシュに従ってリフレッシュを実行する。リフレッシュロジック８５４は、リフレッシュがメモリデバイス８４０に向けられているか、またコマンドに応答してどのメモリリソース８６０をリフレッシュすべきかを決定することができる。

【0114】

図９は、スプリットラインメモリアクセスを実装できるコンピューティングシステムの例のブロック図である。システム９００は、本明細書における任意の例によるコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲーミングシステムもしくはエンタテインメント制御システム、組み込みコンピューティングデバイスまたは他の電子デバイスであり得る。システム９００は、システム１００またはシステム３００の例によるシステムを表す。

【0115】

一例では、メモリコントローラ９２２は、本明細書の任意の例によるスプリットラインアクセスを持つパラレルリソースとしてのメモリ９３０へのアクセスを制御するための分割制御９９２を含む。本明細書の任意の例によると、分割制御は、複数のリソースへのデータの提供を可能にし、それはＥＣＣデータの代わりにメタデータとして使用され得るデータ容量を解放する。一例では、メモリ９３０は、本明細書の任意の例によるスプリットデータを表すためにスプリットデータ９３８を含む。

【0116】

システム９００は、任意のタイプのマイクロプロセッサ、中央演算処理装置（ＣＰＵ）、グラフィックスプロセッシングユニット（ＧＰＵ）、処理コア、若しくは他の処理ハードウェア、又は、これらの組み合わせを含み得るプロセッサ９１０を含み、システム９００の命令の処理若しくは実行を提供する。プロセッサ９１０は、ホストプロセッサデバイスであり得る。プロセッサ９１０は、システム９００のオペレーション全体を制御し、１つまたは複数のプログラマブル汎用または特定用途向けマイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）またはそのようなデバイスの組み合わせであり得るか、またはそれらを含み得る。

【0117】

システム９００は、ブートコード（例えば、基本入出力システム（ＢＩＯＳ））、構成設定、セキュリティハードウェア（例えば、トラステッドプラットフォームモジュール（ＴＰＭ））、またはホストＯＳの外部で動作する他のシステムレベルのハードウェアを記憶するためのストレージを表す起動／設定９１６を含む。起動／設定９１６は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、または他のメモリデバイスなどの不揮発性ストレージデバイスを含むことができる。

【0118】

一例では、システム９００は、プロセッサ９１０に結合されているインタフェース９１２を含み、それはメモリサブシステム９２０またはグラフィックスインタフェースコンポーネント９４０など、より高帯域幅の接続を必要とする、システムコンポーネント用のより高速なインタフェースまたは高スループットインタフェースを表し得る。インタフェース９１２は、スタンドアロンコンポーネントであり得るか、またはプロセッサダイに統合され得るインタフェース回路を表す。インタフェース９１２は、回路としてプロセッサダイ上に統合され得るか、またはコンポーネントとしてシステムオンチップに統合され得る。存在する場合、グラフィックスインタフェース９４０は、システム９００のユーザに視覚表示を提供するためのグラフィックスコンポーネントにインタフェースする。グラフィックスインタフェース９４０は、スタンドアロンコンポーネントであり得るか、またはプロセッサダイもしくはシステムオンチップに統合され得る。一例では、グラフィックスインタフェース９４０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイまたは超高精細度（ＵＨＤ）ディスプレイを駆動できる。一例では、ディスプレイは、タッチスクリーンディスプレイを含み得る。一例では、グラフィックスインタフェース９４０は、メモリ９３０に記憶されたデータに基づいて、もしくはプロセッサ９１０により実行された演算に基づいて、またはそれらの両方に基づいて表示を生成する。

【0119】

メモリサブシステム９２０は、システム９００のメインメモリを表し、プロセッサ９１０により実行されるコードまたはルーチンの実行に使用されるデータ値のためのストレージを提供する。メモリサブシステム９２０は、ＤＲＡＭなどの１つまたは複数の種類のランダムアクセスメモリ（ＲＡＭ）、３ＤＸＰ（３次元クロスポイント）もしくは他のメモリデバイスまたはそのようなデバイスの組み合わせなど、１つまたは複数のメモリデバイスを含み得る。メモリ９３０は、とりわけ、システム９００内での命令の実行用のソフトウェアプラットフォームを提供するためのオペレーティングシステム（ＯＳ）９３２を記憶およびホストする。加えて、アプリケーション９３４は、メモリ９３０からＯＳ９３２のソフトウェアプラットフォーム上で実行され得る。アプリケーション９３４は、プログラムを表す。当該プログラムは、１つまたは複数の機能の実行を行うためのそれらの独自の動作ロジックを有する。プロセス９３６は、ＯＳ９３２または１つまたは複数のアプリケーション９３４、またはこれらの組み合わせに補助的機能を提供するエージェントまたはルーチンを表す。ＯＳ９３２、アプリケーション９３４およびプロセス９３６は、システム９００用の機能を提供するためのソフトウェアロジックを提供する。一例では、メモリサブシステム９２０は、コマンドを生成してメモリ９３０へ発行するメモリコントローラであるメモリコントローラ９２２を含む。メモリコントローラ９２２は、プロセッサ９１０の物理的部分またはインタフェース９１２の物理的部分であり得ることが理解されるだろう。例えば、メモリコントローラ９２２は、例えばプロセッサダイまたはシステムオンチップに統合されるなど、プロセッサ９１０とともに回路に統合される統合メモリコントローラであり得る。

【0120】

具体的には示されていないが、システム９００は、メモリバス、グラフィックスバス、インタフェースバスまたは他のものなど、デバイス間の１つまたは複数のバスまたはバスシステムを含み得ることが理解される。バスまたは他の信号線は、コンポーネントを互いに通信可能にまたは電気的に結合できるか、またはコンポーネントを通信可能にかつ電気的に結合できる。バスは、物理通信線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラもしくは他の回路またはそれらの組み合わせを含み得る。バスは、例えば、システムバス、周辺コンポーネント相互接続（ＰＣＩ）バス、ハイパートランスポートアーキテクチャバスもしくは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）もしくは他のバスのうちの１つまたは複数またはそれらの組み合わせを含み得る。

【0121】

一例では、システム９００は、インタフェース９１２に結合され得るインタフェース９１４を含む。インタフェース９１４は、インタフェース９１２よりも低速なインタフェースであり得る。一例では、インタフェース９１４は、スタンドアロンコンポーネントおよび集積回路を含み得るインタフェース回路を表す。一例では、複数のユーザインタフェースコンポーネントもしくは周辺コンポーネントまたはそれらの両方がインタフェース９１４に結合する。ネットワークインタフェース９５０は、１つまたは複数のネットワークを介してリモートデバイス（例えば、サーバまたは他のコンピューティングデバイス）と通信する能力をシステム９００に提供する。ネットワークインタフェース９５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）または他の有線もしくは無線規格ベースインタフェースもしくはプロプライエタリインタフェースを含み得る。ネットワークインタフェース９５０は、リモートデバイスとデータを交換できる。当該交換は、メモリに記憶されたデータの送信またはメモリに記憶されたデータの受信を含み得る。

【0122】

一例では、システム９００は、１つまたは複数の入力／出力（Ｉ／Ｏ）インタフェース９６０を含む。Ｉ／Ｏインタフェース９６０は、１つまたは複数のインタフェースコンポーネントを含み得る。当該インタフェースコンポーネントを通じて、ユーザは、システム９００とやり取りする（例えば、オーディオ、英数字、触覚／タッチまたは他のインタフェース方式）。周辺インタフェース９７０は、具体的には上述されていない任意のハードウェアインタフェースを含み得る。周辺機器は一般に、システム９００へ従属的に接続するデバイスを指す。従属的な接続は、システム９００がソフトウェアプラットフォームもしくはハードウェアプラットフォームを提供する接続であるか、または、当該プラットフォーム上で操作が実行され、かつ当該プラットフォームを用いてユーザがやり取りする接続である。

【0123】

一例では、システム９００は、データを不揮発性方式で記憶するためのストレージサブシステム９８０を含む。一例では、特定のシステム実装では、ストレージ９８０の少なくとも特定のコンポーネントがメモリサブシステム９２０のコンポーネントと重複し得る。ストレージサブシステム９８０は、ストレージデバイス９８４を含み、それは１つまたは複数の磁気ディスク、ソリッドステートディスク、ＮＡＮＤ、３ＤＸＰディスクもしくは光ベースディスクまたはそれらの組み合わせなど、大量のデータを不揮発性方式で記憶するための任意の従来の媒体であり得るか、または当該媒体を含み得る。ストレージ９８４は、コードまたは命令およびデータ９８６を永続的な状態で保持する（すなわち、システム９００への電力が遮断されても値が保持される）。ストレージ９８４は概して「メモリ」であると見なされ得るが、メモリ９３０は通常、命令をプロセッサ９１０に提供するための実行メモリまたは動作メモリである。ストレージ９８４は不揮発性であるが、メモリ９３０は揮発性メモリを含み得る（すなわち、システム９００への電力が遮断された場合、データの値または状態は不定になる）。一例では、ストレージサブシステム９８０は、ストレージ９８４とインタフェースするためのコントローラ９８２を含む。一例では、コントローラ９８２は、インタフェース９１４またはプロセッサ９１０の物理的部分であるか、またはプロセッサ９１０およびインタフェース９１４の両方に回路またはロジックを含み得る。

【0124】

電源９０２はシステム９００のコンポーネントに電力を提供する。より具体的には、電源９０２は通常、システム９００内の１つまたは複数の電力供給装置９０４とインタフェースして、システム９００のコンポーネントに電力を提供する。一例では、電力供給装置９０４は、壁のコンセントへ差し込むためのＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電源は、再生可能エネルギー（例えば、太陽光発電）電源９０２であり得る。一例では、電源９０２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源を含む。一例では、電源９０２または電力供給装置９０４は、充電磁場への近接を介して充電するための無線充電ハードウェアを含む。一例では、電源９０２は、内部バッテリまたは燃料電池電源を含み得る。

【0125】

図１０は、スプリットラインメモリアクセスを実装できるモバイルデバイスの例のブロック図である。システム１０００は、コンピューティングタブレット、携帯電話もしくはスマートフォン、ウェアラブルコンピューティングデバイスもしくは他のモバイルデバイスまたは組み込みコンピューティングデバイスなどのモバイルコンピューティングデバイスを表す。これらのコンポーネントのうちの特定のものが一般に示されているが、そのようなデバイスの全てのコンポーネントがシステム１０００内に示されているわけではないことが理解される。システム１０００は、システム１００またはシステム３００の例によるシステムを表す。

【0126】

一例では、メモリコントローラ１０６４は、本明細書の任意の例によるスプリットラインアクセスを持つパラレルリソースとしてのメモリ１０６２へのアクセスを制御するための分割制御１０９２を含む。本明細書の任意の例により、分割制御は、複数のリソースへのデータの提供を可能にし、ＥＣＣデータの代わりにメタデータとして使用され得るデータ容量を解放する。一例では、メモリ１０６２は、本明細書の任意の例によるスプリットデータを表すためにスプリットデータ１０９４を含む。

【0127】

システム１０００は、システム１０００の主な処理動作を実行するプロセッサ１０１０を含む。プロセッサ１０１０は、ホストプロセッサデバイスであり得る。プロセッサ１０１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイスまたは他の処理手段などの１つまたは複数の物理デバイスを含み得る。プロセッサ１０１０により実行される処理動作は、アプリケーションおよびデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザもしくは他のデバイスとのＩ／Ｏ（入力／出力）に関連する操作、電力管理に関連する操作、別のデバイスへのシステム１０００の接続に関連するオペレーションまたはそれらの組み合わせを含む。処理動作は、オーディオＩ／Ｏ、表示Ｉ／Ｏもしくは他のインタフェース方式またはそれらの組み合わせに関連するオペレーションも含み得る。プロセッサ１０１０は、メモリに記憶されたデータを実行し得る。プロセッサ１０１０は、メモリに記憶されたデータを書き込むまたは編集することができる。

【0128】

一例では、システム１０００は、１つまたは複数のセンサ１０１２を含む。センサ１０１２は、外部センサへの埋め込みセンサもしくはインタフェースまたはそれらの組み合わせを表す。センサ１０１２により、システム１０００は、システム１０００が実装される環境またはデバイスの１つまたは複数の条件を監視または検出することが可能になる。センサ１０１２は、環境センサ（温度センサ、動き検出器、光検出器、カメラ、化学センサ（例えば、一酸化炭素センサ、二酸化炭素センサもしくは他の化学センサ）など）、圧力センサ、加速度計、ジャイロスコープ、医療センサもしくは生理機能センサ（例えば、バイオセンサ、心拍数モニタもしくは生理学的な属性を検出するための他のセンサ）もしくは他のセンサまたはそれらの組み合わせを含み得る。センサ１０１２は、指紋認識システム、顔検出もしくは認識システムまたはユーザの特徴を検出または認識する他のシステムなどの生体認証システム用のセンサも含み得る。センサ１０１２は、幅広く理解されるべきであり、システム１０００とともに実装され得る多くの異なるタイプのセンサに対する限定として理解されるべきではない。一例では、１つまたは複数のセンサ１０１２は、プロセッサ１０１０に統合されたフロントエンド回路を介して、プロセッサ１０１０に結合する。一例では、１つまたは複数のセンサ１０１２は、システム１０００の別のコンポーネントを介して、プロセッサ１０１０に結合する。

【0129】

一例では、システム１０００は、ハードウェア（例えば、オーディオハードウェアおよびオーディオ回路）と、コンピューティングデバイスへのオーディオ機能の提供に関連付けられたソフトウェア（例えば、ドライバ、コーデック）コンポーネントとを表すオーディオサブシステム１０２０を含む。オーディオ機能は、スピーカ出力またはヘッドフォン出力およびマイク入力を含み得る。そのような機能のためのデバイスは、システム１０００へ統合され得るか、またはシステム１０００に接続され得る。一例では、ユーザは、プロセッサ１０１０により受信および処理されるオーディオコマンドを提供することにより、システム１０００とやり取りする。

【0130】

ディスプレイサブシステム１０３０は、ユーザに提示するための視覚表示を提供するハードウェア（例えば、ディスプレイデバイス）コンポーネントおよびソフトウェアコンポーネント（例えば、ドライバ）を表す。一例では、ディスプレイは、ユーザがコンピューティングデバイスとやり取りするための触覚コンポーネントまたはタッチスクリーン要素を含む。ディスプレイサブシステム１０３０は、ユーザに表示を提供するために使用される特定のスクリーンまたはハードウェアデバイスを含むディスプレイインタフェース１０３２を含む。一例では、ディスプレイインタフェース１０３２は、表示に関連する少なくともいくつかの処理を実行するための、プロセッサ１０１０（グラフィックスプロセッサなど）とは別個のロジックを含む。一例では、ディスプレイサブシステム１０３０は、ユーザへの出力および入力の両方を提供するタッチスクリーンデバイスを含む。一例では、ディスプレイサブシステム１０３０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイまたは超高精細度（ＵＨＤ）ディスプレイを含む。一例では、ディスプレイサブシステムは、タッチスクリーンディスプレイを含むか、またはタッチスクリーンディスプレイを駆動する。一例では、ディスプレイサブシステム１０３０は、メモリに記憶されたデータに基づいて、もしくはプロセッサ１０１０により実行されるオペレーションに基づいて、またはそれらの両方に基づいて表示情報を生成する。

【0131】

Ｉ／Ｏコントローラ１０４０は、ユーザとのインタラクションに関連するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１０４０は、オーディオサブシステム１０２０もしくはディスプレイサブシステム１０３０またはそれらの両方の部分であるハードウェアを管理するように動作し得る。加えて、Ｉ／Ｏコントローラ１０４０は、システム１０００に接続する追加のデバイスのための接続ポイントを示す。当該接続ポイントを通じて、ユーザは、システムとやり取りし得る。例えば、システム１０００に取り付けられ得るデバイスは、マイクデバイス、スピーカシステムもしくはステレオシステム、ビデオシステムもしくは他のディスプレイデバイス、キーボードデバイスもしくはキーパッドデバイス、ボタン／スイッチ、もしくは、カードリーダなどの特定の応用品とともに使用されるための他のＩ／Ｏデバイス、または他のデバイスを含み得る。

【0132】

上述のように、Ｉ／Ｏコントローラ１０４０は、オーディオサブシステム１０２０もしくはディスプレイサブシステム１０３０またはそれらの両方とやり取りできる。例えば、マイクまたは他のオーディオデバイスを通じた入力により、システム１０００の１つまたは複数のアプリケーションまたは機能についての入力またはコマンドが提供され得る。加えて、オーディオ出力は、ディスプレイ出力の代わりに、またはディスプレイ出力に追加して提供され得る。別の例では、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、少なくとも部分的にＩ／Ｏコントローラ１０４０により管理され得る入力デバイスとしても機能する。Ｉ／Ｏコントローラ１０４０により管理されるＩ／Ｏ機能を提供するための追加のボタンまたはスイッチもまたシステム１０００上に存在し得る。

【0133】

一例では、Ｉ／Ｏコントローラ１０４０は、加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）もしくはシステム１０００に含まれ得る他のハードウェアまたはセンサ１０１２などのデバイスを管理する。入力は、直接的なユーザインタラクションの部分であり得るだけでなく、その操作（ノイズのフィルタリング、輝度検出のための表示の調節、カメラ用のフラッシュの適用または他の機能など）に影響を及ぼすようにシステムに環境入力を提供することであり得る。

【0134】

一例では、システム１０００は、バッテリの電力使用量と、バッテリの充電と省電力動作に関連する機能とを管理する電力管理１０５０を含む。電力管理１０５０は、システム１０００のコンポーネントに電力を提供する電源１０５２からの電力を管理する。一例では、電源１０５２は、壁のコンセントへ差し込むためのＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電源は、再生可能エネルギー（例えば、太陽光発電、動きベース電力）であり得る。一例では、電源１０５２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源により提供され得るＤＣ電力のみを含む。一例では、電源１０５２は、充電磁場への近接を介して充電するための無線充電ハードウェアを含む。一例では、電源１０５２は、内部バッテリまたは燃料電池電源を含み得る。

【0135】

メモリサブシステム１０６０は、情報をシステム１０００に記憶するためのメモリデバイス１０６２を含む。メモリサブシステム１０６０は、不揮発性（メモリデバイスへの電力が遮断された場合に状態が変わらない）メモリデバイスもしくは揮発性（メモリデバイスへの電力が遮断された場合に状態が不定になる）メモリデバイスまたはそれらの組み合わせを含み得る。メモリ１０６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書または他のデータだけでなく、システム１０００のアプリケーションおよび機能の実行に関連するシステムデータ（長期間のものであるかまたは一時的なものであるかを問わない）を記憶できる。一例では、メモリサブシステム１０６０は、メモリコントローラ１０６４（システム１０００の制御部の部分とも見なされ得るとともに、プロセッサ１０１０の部分と潜在的に見なされ得る）を含む。メモリコントローラ１０６４は、コマンドを生成および発行してメモリデバイス１０６２へのアクセスを制御するスケジューラを含む。

【0136】

接続１０７０は、ハードウェアデバイス（例えば、無線コネクタもしくは有線コネクタおよび通信ハードウェアまたは有線ハードウェアと無線ハードウェアとの組み合わせ）およびシステム１０００が外部デバイスと通信することを可能にするためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイントまたは基地局などの別個のデバイス、および、ヘッドセット、プリンタまたは他のデバイスなどの周辺機器であり得る。一例では、システム１０００は、メモリへの記憶のために、またはディスプレイデバイスでの表示のために、外部デバイスとデータを交換する。交換されるデータは、データの読み出し、書き込みまたは編集のためにメモリに記憶されるデータまたはメモリに既に記憶されているデータを含み得る。

【0137】

接続１０７０は、複数の異なるタイプの接続を含み得る。概括するために、システム１０００は、セルラ接続１０７２および無線接続１０７４とともに示される。セルラ接続１０７２は概して、例えばＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）を介して提供されるなど無線キャリアにより提供されるセルラネットワーク接続もしくはその変形規格もしくは派生規格、もしくはＣＤＭＡ（符号分割多重アクセス）もしくはその変形規格もしくは派生規格、ＴＤＭ（時分割多重化）もしくはその変形規格もしくは派生規格、ＬＴＥ（「４Ｇ」とも呼ばれるロングタームエボリューション）、５Ｇ、または他のセルラサービス規格を指す。無線接続１０７４は、セルラではない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）など）もしくは広域ネットワーク（ＷｉＭａｘなど）もしくは他の無線通信またはそれらの組み合わせを含み得る。無線通信は、非固体媒体を通じた変調済み電磁放射線の使用を通じてデータを転送することを指す。有線通信は、固体通信媒体によって生じる。

【0138】

周辺接続１０８０は、ハードウェアインタフェースおよびコネクタならびに周辺接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。システム１０００は、他のコンピューティングデバイスへの（「外への」１０８２）周辺デバイスであり、かつ、システム１０００へ（「外から」１０８４）接続される周辺デバイスを備え得ることが理解されるだろう。システム１０００は一般に、システム１０００上のコンテンツの管理（例えば、ダウンロード、アップロード、変更、同期）などの目的で他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。加えて、ドッキングコネクタにより、例えばオーディオビジュアルシステムまたは他のシステムに出力されるコンテンツをシステム１０００が制御することを可能にする特定の周辺機器にシステム１０００が接続することが可能になり得る。

【0139】

プロプライエタリドッキングコネクタまたは他のプロプライエタリ接続ハードウェアに追加して、システム１０００は、一般的なコネクタまたは規格ベースのコネクタを介して周辺接続１０８０を行い得る。一般的なタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインタフェースのいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）、高精細度マルチメディアインタフェース（ＨＤＭＩ（登録商標））を含むＤｉｓｐｌａｙＰｏｒｔまたは他のタイプを含み得る。

【0140】

図１１は、スプリットラインメモリアクセスを実装できるマルチノードネットワークの例のブロック図である。システム１１００は、適応的ＥＣＣを適用することができるノードのネットワークを表す。一例では、システム１１００はデータセンターを表す。一例では、システム１１００はサーバーファームを表す。一例では、システム１１００は、データクラウドまたは処理クラウドを表す。

【0141】

システム１１００のノード１１３０は、システム１００またはシステム３００の例によるシステムを表す。ノード１１３０は、メモリ１１４０を含む。ノード１１３０は、メモリ１１４０へのアクセスを管理するためのメモリコントローラを表すコントローラ１１４２を含む。一例では、コントローラ１１４２は、本明細書の任意の例による、スプリットラインアクセスでパラレルリソースとしてメモリ１１４０へのアクセスを制御するための分割制御（ＣＴＲＬ）１１４４を含む。分割制御は、複数のリソースへのデータの提供を可能にし、本明細書の任意の例によって、ＥＣＣデータの代わりにメタデータとして使用できるデータ容量を解放する。一例では、メモリ１１４０は、本明細書の任意の例によるスプリットデータを表すスプリットデータ１１４６を含む。

【0142】

１つまたは複数のクライアント１１０２は、ネットワーク１１０４を介してシステム１１００に要求を行う。ネットワーク１１０４は、１つまたは複数のローカルネットワーク、または広域ネットワーク、またはそれらの組み合わせを表す。クライアント１１０２は、システム１１００による操作の実行のための要求を生成する人間または機械のクライアントであり得る。システム１１００は、クライアント１１０２によって要求されたアプリケーションまたはデータ計算タスクを実行する。

【0143】

一例では、システム１１００は、１つまたは複数のラックを含み、これは、複数の計算ノードを収容および相互接続するための構造的および相互接続リソースを表す。一例では、ラック１１１０は、複数のノード１１３０を含む。一例では、ラック１１１０は、複数のブレードコンポーネント１１２０をホストする。ホスティングとは、電力、構造的または機械的サポート、および相互接続を提供することを指す。ブレード１１２０は、プリント回路基板（ＰＣＢ）上のコンピューティングリソースを指すことができ、ＰＣＢは、１つまたは複数のノード１１３０のハードウェアコンポーネントを収容する。一例では、ブレード１１２０は、ラック１１１０によって提供されるもの以外のシャーシまたはハウジングまたは他の「ボックス」を含まない。一例では、ブレード１１２０は、ラック１１１０に接続するための露出したコネクタを備えたハウジングを含む。一例では、システム１１００はラック１１１０を含まなく、各ブレード１１２０、他のブレードにスタックするか、さもなくば近接して存在し、ノード１１３０の相互接続を可能にするシャーシまたはハウジングを含む。

【0144】

システム１１００は、ノード１１３０のための１つまたは複数のインターコネクタを表すファブリック１１７０を含む。一例では、ファブリック１１７０は、ノード１１３０間で信号をルーティングするための、複数のスイッチ１１７２またはルータまたは他のハードウェアを含む。加えて、ファブリック１１７０は、クライアント１１０２によるアクセスのために、システム１１００をネットワーク１１０４に結合することができる。ルーティング機器に追加して、ファブリック１１７０は、ノード１１３０を共に結合するためのケーブルまたはポートまたは他のハードウェア機器を含むと見なすことができる。一例では、ファブリック１１７０は、システム１１００を通る信号のルーティングを管理するための１つまたは複数の関連するプロトコルを有する。一例では、プロトコルまたは複数のプロトコルは、システム１１００で使用されるハードウェア機器に少なくとも部分的に依存している。

【0145】

示されるように、ラック１１１０は、Ｎ個のブレード１１２０を含む。一例では、ラック１１１０に追加して、システム１１００は、ラック１１５０を含む。示されるように、ラック１１５０は、Ｍ個のブレード１１６０を含む。Ｍは必ずしもＮと同じではない。したがって、様々な異なるハードウェア機器コンポーネントを使用し得、ファブリック１１７０上でシステム１１００に共にに結合することができることが理解されよう。ブレード１１６０は、ブレード１１２０と同じまたは同様であることができる。ノード１１３０は、任意のタイプのノードであり得、必ずしも全て同じタイプのノードである必要はない。システム１１００は、均質であることに限られず、均質でないことに限られない。

【0146】

簡単にするために、ブレード１１２０［０］内のノードのみが詳細に示されている。しかしながら、システム１１００の他のノードは、同じまたは同様であることができる。少なくともいくつかのノード１１３０は、プロセッサ（ｐｒｏｃ）１１３２およびメモリ１１４０を備えた計算ノードである。計算ノードとは、オペレーティングシステムを実行し、１つまたは複数のタスクを受信して処理できる処理リソース（例えば、１つまたは複数のプロセッサ）を備えたノードを指す。一例では、少なくともいくつかのノード１１３０は、プロセッサ１１３２およびメモリ１１４０によって表される処理リソースとしてのサーバを備えたサーバノードである。ストレージサーバとは、計算ノードより多くのストレージリソースを持つノードを指し、タスクを実行するためのプロセッサを備えているのではなく、ストレージサーバにはストレージサーバ内のストレージノードへのアクセスを管理するための処理リソースを含む。

【0147】

一例では、ノード１１３０は、ノード１１３０によるファブリック１１７０へのアクセスを制御するためのロジックを表すインタフェースコントローラ１１３４を含む。ロジックは、物理的な相互接続ハードウェアに相互接続するためのハードウェアリソースを含むことができる。ロジックは、相互接続を管理するためのソフトウェアまたはファームウェアロジックを含むことができる。一例では、インタフェースコントローラ１１３４は、本明細書で説明される任意の例によるファブリックインタフェースであり得るホストファブリックインタフェースであるか、またはホストファブリックインタフェースを含む。

【0148】

プロセッサ１１３２は、１つまたは複数の別個のプロセッサを含み得る。別個のプロセッサのそれぞれは、単一の処理ユニット、マルチコア処理ユニットまたはそれらの組み合わせを含み得る。処理ユニットは、ＣＰＵ（中央演算処理装置）などのプライマリプロセッサ、ＧＰＵ（グラフィックスプロセッシングユニット）などの周辺プロセッサまたはその組み合わせであり得る。メモリ１１４０は、メモリデバイスおよびメモリコントローラである、またはメモリデバイスおよびメモリコントローラを含むことができる。

【0149】

一般に、本明細書の説明に関して、一例では、メモリコントローラは、第１のメモリリソースおよび第２のメモリリソースを含む複数のメモリリソースに結合するハードウェア入出力（Ｉ／Ｏ）インタフェースと、前記第１のメモリリソースからのデータの一部を前記第１のメモリリソースの第１の半部分および前記第２のメモリリソースの第２の半部分として分散する制御ロジックであって、データの前記一部は、前記データの前記一部にエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含み、前記第１の半部分および前記第２の半部分はそれぞれ前記半部分にエラー訂正を提供するための（Ｎ－Ｍ）／２個のＥＣＣビットを含む、制御ロジックとを含み、前記制御ロジックは、Ｍ個の非ＥＣＣビットを前記第１の半部分と前記第２の半部分との間に分散する。

【0150】

メモリコントローラの一例では、データの前記一部は、ワードラインを含む。
メモリコントローラの上記各例によると、一例では、前記制御ロジックは、前記第１のメモリリソースのデータのバーストチョップを用いて前記第１の半部分のアクセスを実行し、前記第２のメモリリソースのデータのバーストチョップを用いて前記第２の半部分のアクセスを実行する。
メモリコントローラの上記各例によると、一例では、前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む。
メモリコントローラの上記各例によると、一例では、前記第１のメモリリソースは、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、前記第２のメモリリソースは、第２のＤＩＭＭを含む。
メモリコントローラの上記各例によると、一例では、前記複数のメモリリソースは、１０ｘ４ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む。メモリコントローラの上記各例によると、一例では、Ｎは２×Ｍに等しい。メモリコントローラの上記各例によると、一例では、Ｎは５１２個のデータビットのエラー訂正を提供するための６４個のＥＣＣビットに等しく、Ｍは２５６個のデータビットのエラー訂正を提供するための３２個のデータビットに等しい。メモリコントローラの上記各例によると、一例では、Ｍ個の非ＥＣＣビットはメタデータビットを含む。メモリコントローラの上記各例によると、一例では、Ｍ個のメタデータビットは、２レベルメモリ（２ＬＭ）ビット、トラステッドドメインエクステンション（ＴＤＸ）ビット、またはメモリ内ディレクトリビットを含む。メモリコントローラの上記各例によると、一例では、前記Ｎ個のＥＣＣビットは、データの前記一部に対するシングルデバイスデータ訂正（ＳＤＤＣ）を提供し、前記（Ｎ－Ｍ）／２個のＥＣＣビットは、データの半部分に対するＳＤＤＣを提供する。メモリコントローラの上記各例によると、一例では、メモリリソースは、ダブルデータレートバージョン５（ＤＤＲ５）規格に準拠したシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。

【0151】

一般に、本明細書の説明に関して、一例では、方法は、データのラインを第１のハーフラインおよび第２のハーフラインへとデータの２つのハーフラインに分割する段階であって、データの前記ラインは、データの前記ラインにエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含む、段階と、前記第１のハーフラインに対する第１の（Ｎ－Ｍ）／２個のエラー検出訂正（ＥＣＣ）ビットおよび前記第２のハーフラインに対する第２の（Ｎ－Ｍ）／２個のＥＣＣビットを計算する段階と、前記第１のハーフラインに対する第１のＭ／２個のメタデータビットおよび前記第２のハーフラインに対する第２のＭ／２個のメタデータビットを生成する段階と、 前記第１のハーフラインを前記第１の（Ｎ－Ｍ）／２個のＥＣＣビットおよび前記Ｍ／２個のメタデータビットとともに第１のメモリリソースに記憶し、前記第２のハーフラインを前記第２の（Ｎ－Ｍ）／２個のＥＣＣビットおよび前記第２のＭ／２個のメタデータビットとともに前記第１のメモリリソースとは別個の第２のメモリリソースに記憶する段階と、を含む。

【0152】

方法の一例では、データのラインはワードラインを含む。方法の上記各例によると、一例では、前記第１のハーフラインを前記第１のメモリリソースに記憶し、前記第２のハーフラインを前記第２のメモリリソースに記憶する段階は、バーストチョップを用いてデータ書き込みを実行する段階を含む。方法の上記各例によると、一例では、前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む。方法の上記各例によると、一例では、前記第１のメモリリソースは、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、前記第２のメモリリソースは、第２のＤＩＭＭを含む。方法の上記各例によると、一例では、前記第１のメモリリソース及び第２のメモリリソースは、１０ｘ４ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む。方法の上記各例によると、一例では、Ｎは２×Ｍに等しい。方法の上記各例によると、一例では、Ｎは５１２個のデータビットのエラー訂正を提供するための６４個のＥＣＣビットに等しく、Ｍは２５６個のデータビットのエラー訂正を提供するための３２個のデータビットに等しい。方法の上記各例によると、一例では、Ｍ個のメタデータビットは、２レベルメモリ（２ＬＭ）ビット、トラステッドドメインエクステンション（ＴＤＸ）ビット、またはメモリ内ディレクトリビットを含む。方法の上記各例によると、一例では、前記Ｎ個のＥＣＣビットは、データの前記一部に対するシングルデバイスデータ訂正（ＳＤＤＣ）を提供し、前記（Ｎ－Ｍ）／２個のＥＣＣビットは、データのハーフラインに対するＳＤＤＣを提供する。

【0153】

一般に、本明細書の説明に関して、一例では、システムは、第１のメモリリソースおよび第２のメモリリソースを含むメモリを含むメモリと、前記メモリに結合されたメモリコントローラとを備え、前記メモリコントローラは、前記第１のメモリリソースからのデータの一部を前記第１のメモリリソースの第１の半部分および前記第２のメモリリソースの第２の半部分として分散する制御ロジックであって、データの前記一部は、前記データの前記一部にエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含み、前記第１の半部分および前記第２の半部分はそれぞれ前記半部分にエラー訂正を提供するための（Ｎ－Ｍ）／２個のＥＣＣビットを含む、制御ロジックとを含み、前記制御ロジックは、Ｍ個の非ＥＣＣビットを前記第１の半部分と前記第２の半部分との間に分散する。

【0154】

システムの上記各例によると、一例では、データの前記一部はワードラインを含む。システムの上記各例によると、一例では、前記制御ロジックは、前記第１のメモリリソースのデータのバーストチョップを用いて前記第１の半部分のアクセスを実行し、前記第２のメモリリソースのデータのバーストチョップを用いて前記第２の半部分のアクセスを実行する。システムの上記各例によると、一例では、前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む。システムの上記各例によると、一例では、前記第１のメモリリソースは、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、前記第２のメモリリソースは、第２のＤＩＭＭを含む。システムの上記各例によると、一例では、前記複数のメモリリソースは、１０ｘ４ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む。システムの上記各例によると、一例では、Ｎは２×Ｍに等しい。システムの上記各例によると、一例では、Ｎは５１２個のデータビットのエラー訂正を提供するための６４個のＥＣＣビットに等しく、Ｍは２５６個のデータビットのエラー訂正を提供するための３２個のデータビットに等しい。システムの上記各例によると、一例では、Ｍ個のメタデータビットは、２レベルメモリ（２ＬＭ）ビット、トラステッドドメインエクステンション（ＴＤＸ）ビット、またはメモリ内ディレクトリビットを含む。システムの上記各例によると、一例では、前記Ｎ個のＥＣＣビットは、データの前記一部に対するシングルデバイスデータ訂正（ＳＤＤＣ）を提供し、前記（Ｎ－Ｍ）／２個のＥＣＣビットは、データの半部分に対するＳＤＤＣを提供する。システムの上記各例によると、一例では、メモリリソースは、ダブルデータレートバージョン５（ＤＤＲ５）規格に準拠したシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。

【0155】

本明細書に示されるフロー図は、様々なプロセスアクションのシーケンスの例を提供する。フロー図は、ソフトウェアまたはファームウェアルーチン、ならびに物理的な操作によって実行されるオペレーションを示すことができる。フロー図は、ハードウェアおよび／またはソフトウェアで実装できる、有限状態機械（ＦＳＭ）の状態の実装の例を示すことができる。特定のシーケンスまたは順序で示されているが、特に明記しない限り、動作の順序は変更できる。したがって、図示された図表は例のみとして理解されるべきであり、プロセスは異なる順序で実行でき、いくつかの動作は並列に実行することができる。加えて、１つまたは複数のアクションを省略でき、したがって、全ての実装が全てのアクションを実行するわけではない。

【0156】

様々なオペレーションまたは機能が本明細書に記載されている限り、それらはソフトウェアコード、命令、コンフィグレーション、および／またはデータとして記載または定義することができる。コンテンツは、直接実行可能（「オブジェクト」または「実行可能」形式）、ソースコード、または差分コード（「デルタ」または「パッチ」コード）とすることができる。本明細書に記載されているソフトウェアコンテンツは、コンテンツが記憶された製品を介して、または通信インタフェースを介してデータを送信するための通信インタフェースを動作させる方法を介して提供することができる。機械可読記憶媒体は、記載された機能または操作を機械に実行させることができ、記録可能／記録不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）などの機械（例えば、コンピューティングデバイス、電子システムなど）によってアクセス可能な形式で情報を記憶する任意の機構を含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなどのような、別のデバイスと通信するためのハードワイヤード、無線、光などの媒体のいずれかとインタフェースする任意の機構を含む。通信インタフェースは、ソフトウェアコンテンツを記述するデータ信号を提供するために、コンフィグレーションパラメータを提供すること、および／または通信インタフェースを準備する信号を送信することによって構成することができる。通信インタフェースは、通信インタフェースに送信される１つまたは複数のコマンドまたは信号を介してアクセスすることができる。

【0157】

本明細書に記載される様々なコンポーネントは、記載されるオペレーションまたは機能を実行するための手段とすることができる。本明細書に記載される各コンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、組み込みコントローラ、ハードワイヤード回路などとして実装することができる。

【0158】

本明細書に記載される内容に加えて、開示される内容および本発明の実装に対して、それらの範囲から逸脱することなく様々な修正を行うことができる。従って、本明細書の説明および例は、限定的な意味ではなく、例示的な意味で解釈されるべきである。本発明の範囲は、以下の特許請求の範囲を参照することによってのみ判断されるべきである。他の可能な請求項以下が請求される。
［項目１］
第１のメモリリソースおよび第２のメモリリソースを含む複数のメモリリソースに結合するハードウェア入出力（Ｉ／Ｏ）インタフェースと、
前記第１のメモリリソースからのデータの一部を前記第１のメモリリソースの第１の半部分および前記第２のメモリリソースの第２の半部分として分散する制御ロジックであって、データの前記一部は、前記データの前記一部にエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含み、前記第１の半部分および前記第２の半部分はそれぞれ前記半部分にエラー訂正を提供するための（Ｎ－Ｍ）／２個のＥＣＣビットを含む、制御ロジックと、
を備え、
前記制御ロジックは、Ｍ個の非ＥＣＣビットを前記第１の半部分と前記第２の半部分との間に分散する、
メモリコントローラ。
［項目２］
データの前記一部は、ワードラインを含む、
項目１に記載のメモリコントローラ。
［項目３］
前記制御ロジックは、前記第１のメモリリソースのデータのバーストチョップを用いて前記第１の半部分のアクセスを実行し、前記第２のメモリリソースのデータのバーストチョップを用いて前記第２の半部分のアクセスを実行する、
項目１に記載のメモリコントローラ。
［項目４］
前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む、
項目１に記載のメモリコントローラ。
［項目５］
前記第１のメモリリソースは、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、前記第２のメモリリソースは、第２のＤＩＭＭを含む、
項目１に記載のメモリコントローラ。
［項目６］
前記複数のメモリリソースは、１０ｘ４ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む、
項目１に記載のメモリコントローラ。
［項目７］
Ｎは２×Ｍに等しい、
項目１に記載のメモリコントローラ。
［項目８］
Ｎは５１２個のデータビットのエラー訂正を提供するための６４個のＥＣＣビットに等しく、Ｍは２５６個のデータビットのエラー訂正を提供するための３２個のデータビットに等しい、
項目７に記載のメモリコントローラ。
［項目９］
前記Ｍ個の非ＥＣＣビットは、メタデータビットを含む、
項目１に記載のメモリコントローラ。
［項目１０］
前記Ｎ個のＥＣＣビットは、データの前記一部に対するシングルデバイスデータ訂正（ＳＤＤＣ）を提供し、前記（Ｎ－Ｍ）／２個のＥＣＣビットは、データの半部分に対するＳＤＤＣを提供する、
項目１に記載のメモリコントローラ。
［項目１１］
前記メモリリソースは、ダブルデータレートバージョン５（ＤＤＲ５）規格に準拠したシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む、
項目１に記載のメモリコントローラ。
［項目１２］
データのラインを第１のハーフラインおよび第２のハーフラインへとデータの２つのハーフラインに分割する段階であって、データの前記ラインは、データの前記ラインにエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含む、段階と、
前記第１のハーフラインに対する第１の（Ｎ－Ｍ）／２個のエラー検出訂正（ＥＣＣ）ビットおよび前記第２のハーフラインに対する第２の（Ｎ－Ｍ）／２個のＥＣＣビットを計算する段階と、
前記第１のハーフラインに対する第１のＭ／２個のメタデータビットおよび前記第２のハーフラインに対する第２のＭ／２個のメタデータビットを生成する段階と、
前記第１のハーフラインを前記第１の（Ｎ－Ｍ）／２個のＥＣＣビットおよび前記Ｍ／２個のメタデータビットとともに第１のメモリリソースに記憶し、前記第２のハーフラインを前記第２の（Ｎ－Ｍ）／２個のＥＣＣビットおよび前記第２のＭ／２個のメタデータビットとともに前記第１のメモリリソースとは別個の第２のメモリリソースに記憶する段階と、
を備えるメモリアクセスのための方法。
［項目１３］
データの前記ラインは、ワードラインを含む、
項目１２に記載の方法。
［項目１４］
前記第１のハーフラインを前記第１のメモリリソースに記憶し、前記第２のハーフラインを前記第２のメモリリソースに記憶する段階は、バーストチョップを用いてデータ書き込みを実行する段階を含む、
項目１２に記載の方法。
［項目１５］
前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む、
項目１２に記載の方法。
［項目１６］
前記第１のメモリリソースは、第１のデュアルインラインメモリモジュール（ＤＩＭＭ）を含み、前記第２のメモリリソースは、第２のＤＩＭＭを含む、
項目１２に記載の方法。
［項目１７］
前記第１のメモリリソースおよび前記第２のメモリリソースは、１０ｘ４ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む、
項目１２に記載の方法。
［項目１８］
Ｎは２×Ｍに等しく、Ｎは５１２個のデータビットのエラー訂正を提供するための６４個のＥＣＣビットに等しく、Ｍは２５６個のデータビットのエラー訂正を提供するための３２個のデータビットに等しい、
項目１２に記載の方法。
［項目１９］
前記Ｍ個のメタデータビットは、２レベルメモリ（２ＬＭ）ビット、トラステッドドメインエクステンション（ＴＤＸ）ビット、またはメモリ内ディレクトリビットを含む、
項目１２に記載の方法。
［項目２０］
前記Ｎ個のＥＣＣビットは、データの前記一部に対するシングルデバイスデータ訂正（ＳＤＤＣ）を提供し、前記（Ｎ－Ｍ）／２個のＥＣＣビットは、データのハーフラインに対するＳＤＤＣを提供する、
項目１２に記載の方法。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】