特表 2022-514572 デジタル用途及び無線周波数用途のための半導体構造、並びにそのような構造を製造するためのプロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-02-14

(54)【発明の名称】デジタル用途及び無線周波数用途のための半導体構造、並びにそのような構造を製造するためのプロセス

(51)【国際特許分類】

   H01L 27/12 20060101AFI20220204BHJP

   H01L 21/02 20060101ALI20220204BHJP

【ＦＩ】

H01L27/12 Z

H01L27/12 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021535053

(86)(22)【出願日】2019-12-23

(85)【翻訳文提出日】2021-08-02

(86)【国際出願番号】 FR2019053279

(87)【国際公開番号】W WO2020136342

(87)【国際公開日】2020-07-02

(31)【優先権主張番号】1874130

(32)【優先日】2018-12-24

(33)【優先権主張国・地域又は機関】FR

(81)【指定国・地域】

(71)【出願人】

【識別番号】598054968

【氏名又は名称】ソイテック

【氏名又は名称原語表記】Ｓｏｉｔｅｃ

【住所又は居所原語表記】Ｐａｒｃ Ｔｅｃｈｎｏｌｏｇｉｑｕｅ ｄｅｓ ｆｏｎｔａｉｎｅｓ ｃｈｅｍｉｎ Ｄｅｓ Ｆｒａｎｑｕｅｓ ３８１９０ Ｂｅｒｎｉｎ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100107456

【弁理士】

【氏名又は名称】池田 成人

(74)【代理人】

【識別番号】100162352

【弁理士】

【氏名又は名称】酒巻 順一郎

(74)【代理人】

【識別番号】100123995

【弁理士】

【氏名又は名称】野田 雅一

(72)【発明者】

【氏名】モランディーニ， イヴァン

(72)【発明者】

【氏名】シュヴァルツェンバッハ， ウォルター

(72)【発明者】

【氏名】アリベール， フレデリック

(72)【発明者】

【氏名】デスボネッツ， エリック

(72)【発明者】

【氏名】グエン， ビック‐エン

(57)【要約】

本発明は半導体オンインシュレータ多層構造（１）に関し、半導体オンインシュレータ多層構造（１）は、構造の背面側から前面側に向かって連続して、
電気抵抗率が５００Ω・ｃｍ～３０ｋΩ・ｃｍに含まれる、高い電気抵抗率の半導体キャリア基板（２）と、
第１電気絶縁層（３）と、
中間層（Ｉ）と、
第１電気絶縁層（３）の厚さより薄い厚さを有する第２電気絶縁層（５）と、
活性半導体層（６）とを備え、
この多層構造が、
中間層（Ｉ）が半導体層（４）である、少なくとも１つのＦＤ－ＳＯＩ領域と、
ＦＤ－ＳＯＩ領域に隣り合い、中間層（Ｉ）が第３電気絶縁層（７）である、少なくとも１つのＲＦ－ＳＯＩ領域とを備え、前記ＲＦ－ＳＯＩ領域が、第３電気絶縁層（７）と垂直な少なくとも１つの無線周波数部品を備えることを特徴とする。
【選択図】 図１

【特許請求の範囲】

【請求項1】

構造の背面側から前面側に向かって連続して、
５００Ω・ｃｍ～３０ｋΩ・ｃｍに含まれる電気抵抗率を有する半導体キャリア基板（２）と、
第１電気絶縁層（３）と、
中間層（Ｉ）と、
前記第１電気絶縁層（３）の厚さより薄い厚さを有する第２電気絶縁層（５）と、
活性半導体層（６）とを備える、半導体オンインシュレータ多層構造（１）において、
前記多層構造が、
前記中間層（Ｉ）が半導体層（４）である、少なくとも１つのＦＤ－ＳＯＩ領域と、
前記ＦＤ－ＳＯＩ領域に隣り合い、前記中間層（Ｉ）が第３電気絶縁層（７）である、少なくとも１つのＲＦ－ＳＯＩ領域とを備え、前記ＲＦ－ＳＯＩ領域が、前記第３電気絶縁層（７）と垂直な少なくとも１つの無線周波数部品を備えることを特徴とする、半導体オンインシュレータ多層構造（１）。

【請求項2】

前記第１電気絶縁層（３）の厚さ、前記第２電気絶縁層（５）の厚さ、及び前記第３電気絶縁層（７）の厚さの合計が、５０ｎｍ～１５００ｎｍに含まれる、請求項１に記載の半導体オンインシュレータ多層構造（１）。

【請求項3】

前記キャリア基板（２）と前記第１電気絶縁層（３）との間に配置された電荷トラッピング層（８）を更に備える、請求項１又は２に記載の半導体オンインシュレータ多層構造（１）。

【請求項4】

前記電荷トラッピング層（８）がポリシリコン製又は多孔質シリコン製である、請求項３に記載の半導体オンインシュレータ多層構造（１）。

【請求項5】

前記中間半導体層（４）が結晶材料又は多結晶材料で作られている、請求項１～４のいずれか一項に記載の半導体オンインシュレータ多層構造（１）。

【請求項6】

前記中間半導体層（４）が非晶質材料で作られている、請求項１～４のいずれか一項に記載の半導体オンインシュレータ多層構造（１）。

【請求項7】

前記第１電気絶縁層（３）がシリコン酸化物の層である、請求項１～６のいずれか一項に記載の半導体オンインシュレータ多層構造（１）。

【請求項8】

前記第２電気絶縁層（５）がシリコン酸化物の層である、請求項１～７のいずれか一項に記載の半導体オンインシュレータ多層構造（１）。

【請求項9】

前記第３電気絶縁層（７）がシリコン酸化物の層である、請求項１～８のいずれか一項に記載の半導体オンインシュレータ多層構造（１）。

【請求項10】

前記第１電気絶縁層（３）が、２０ｎｍ～１０００ｎｍに含まれる厚さを有する、請求項１～９のいずれか一項に記載の半導体オンインシュレータ多層構造（１）。

【請求項11】

前記第２電気絶縁層（５）が、１０ｎｍ～１００ｎｍに含まれる厚さを有する、請求項１～１０のいずれか一項に記載の半導体オンインシュレータ多層構造（１）。

【請求項12】

前記活性半導体層（６）が、３ｎｍ～３０ｎｍに含まれる厚さを有する、請求項１～１１のいずれか一項に記載の半導体オンインシュレータ多層構造（１）。

【請求項13】

半導体オンインシュレータ多層構造（１）を製造するためのプロセスであって、前記プロセスが、以下の、
第１ドナー基板を用意するステップと、
中間第１半導体層（４）を画定するように、前記第１ドナー基板に弱化区域を形成するステップと、
前記中間第１半導体層（４）を半導体キャリア基板（２）に転写するステップであり、第１電気絶縁層（３）が、前記キャリア基板（２）、前記第１電気絶縁層（３）及び転写された前記中間第１半導体層（４）を備えた中間構造を形成するように、前記ドナー基板と前記キャリア基板（２）との間の界面に存在する、ステップと、
キャビティを形成するために、前記中間第１半導体層（４）の１つのセグメントを前記第１電気絶縁層（３）まで局所的に除去するステップと、
前記キャビティに、第３電気絶縁層（７）と呼ばれる電気絶縁層を堆積するステップと、
第２ドナー基板を用意するステップと、
活性第２半導体層（６）を画定するように、前記第２ドナー基板に弱化区域を形成するステップと、
前記活性第２半導体層（６）を前記中間構造に転写するステップであり、第２電気絶縁層（５）が前記第２ドナー基板と前記中間構造との間の界面に存在する、ステップと、
ＦＤ－ＳＯＩ領域を形成するために、前記活性第２半導体層（６）において前記中間第１半導体層（４）と垂直な、少なくとも１つのデジタル部品（１１）を生成し、
ＲＦ－ＳＯＩ領域を形成するために、前記第３電気絶縁層（７）と垂直な、少なくとも１つの無線周波数部品（１２）を生成するステップとを含む、プロセス。

【請求項14】

半導体オンインシュレータ多層構造（１）を製造するためのプロセスであって、前記プロセスが、以下の、
第１電気絶縁層（３）で覆われたキャリア基板（２）上に中間第１半導体層（４）を堆積することによって、中間構造を形成するステップと、
キャビティを形成するために、前記中間第１半導体層（４）の１つのセグメントを前記第１電気絶縁層（３）まで局所的に除去するステップと、
前記キャビティに、第３電気絶縁層（７）と呼ばれる電気絶縁層を堆積するステップと、
ドナー基板を用意するステップと、
活性第２半導体層（６）を画定するように、前記ドナー基板に弱化区域を形成するステップと、
前記活性第２半導体層（６）を前記中間構造に転写するステップであり、第２電気絶縁層（５）が前記ドナー基板と前記中間構造との間の界面に存在する、ステップと、
ＦＤ－ＳＯＩ領域を形成するために、前記活性第２半導体層（６）において前記中間第１半導体層（４）と垂直な、少なくとも１つのデジタル部品（１１）を生成し、
ＲＦ－ＳＯＩ領域を形成するために、前記第３電気絶縁層（７）と垂直な、少なくとも１つの無線周波数部品（１２）を生成するステップとを含む、プロセス。

【請求項15】

前記中間第１半導体層（４）のセグメントの前記局所的な除去、及び前記キャビティにおける第３電気絶縁層（７）の前記堆積が、前記中間構造への前記活性第２半導体層（６）の前記転写の後に行われる、請求項１３又は１４に記載のプロセス。

【請求項16】

前記キャリア基板（２）上に電荷トラッピング層（８）を形成するステップを更に含み、前記電荷トラッピング層（８）が、前記キャリア基板（２）と前記第１電気絶縁層（３）との間に配置される、請求項１３～１５のいずれか一項に記載のプロセス。

【請求項17】

前記局所的な除去が、リソグラフィーによってマスクを堆積することと、前記マスクの少なくとも１つの開口部を介して前記中間第１半導体層（４）をエッチングすることとを含む、請求項１３～１５のいずれか一項に記載のプロセス。

【請求項18】

前記中間構造への前記活性第２半導体層（６）の前記転写の前に、前記中間第１半導体層（４）及び前記第３電気絶縁層（７）の自由表面の粗度を低減するために、前記中間第１半導体層（４）及び前記第３電気絶縁層（７）の自由表面を処理するステップを更に含む、請求項１３～１５のいずれか一項に記載のプロセス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はデジタル用途及び無線周波数用途のための半導体オンインシュレータ構造に関する。本発明はまた「ドナー基板」と呼ばれる第１基板からの層を「レシーバ基板」と呼ばれる第２基板へ転写することによって、そのような構造を製造するためのプロセスに関する。

【背景技術】

【0002】

半導体オンインシュレータ構造は、一般にシリコン製の基板と、基板の上部に配置され、一般にシリコン酸化物の層などの酸化物の層である電気絶縁層と、絶縁層の上部に配置され、構造のソース及びドレインが生成され、一般にシリコンの層である半導体層とを備える多層構造である。

【0003】

そのような構造は、半導体オンインシュレータ（ＳｅＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ－ｏｎ－ｉｎｓｕｌａｔｏｒ）構造と称され、半導体がシリコンである場合には、特に「シリコンオンインシュレータ」（ＳＯＩ：ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）構造と称される。

【0004】

既存のＳＯＩ構造のなかでも、完全欠乏型シリコンオンインシュレータ（ＦＤ－ＳＯＩ：ｆｕｌｌｙ－ｄｅｐｌｅｔｅｄ ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）構造は、一般にデジタル用途に使用される。ＦＤ－ＳＯＩ構造は、シリコンキャリア基板上に配置された薄い酸化物層の存在と、酸化物層上に配置されたＳＯＩ層と呼ばれる非常に薄い半導体層の存在とを特徴とする。

【0005】

酸化物層は、基板とＳＯＩ層との間に位置する。酸化物層は、その場合、「埋め込まれている（ｂｕｒｉｅｄ）」と言われ、埋め込み酸化物（Ｂｕｒｉｅｄ ＯＸｉｄｅ）を表す「ＢＯＸ」と呼ばれる。

【0006】

ＳＯＩ層は、伝導チャネルがＦＤ－ＳＯＩ構造に形成されることを可能にする。

【0007】

ＢＯＸ層及びＳＯＩ層の厚さが薄く、これらの層が均一であるため、伝導チャネルをドープする必要がなく、よって構造は完全欠乏モードで動作することができる。

【0008】

ＦＤ－ＳＯＩ構造は、ＢＯＸ層を有さない構造に対して、向上した静電特性を有する。ＢＯＸ層は、ソースとドレインとの間の寄生静電容量を低減し、また、伝導チャネルから基板への電子の漏れを、電子の伝導チャネルへの流れを制限することによって、大幅に低減することができ、よって電流損失を低減し、構造の性能を向上させる。

【0009】

ＦＤ－ＳＯＩ構造は、無線周波数（ＲＦ：ｒａｄｉｏ－ｆｒｅｑｕｅｎｃｙ）用途に適合し得るが、前記基板における電気損失の発生に見舞われる可能性がある。

【0010】

これらの電気損失を補償し、ＲＦ性能を向上させるためには、高い電気抵抗率を有する基板、特にＳＯＩ基板を使用することが知られており、この種の基板は、高抵抗基板（ｈｉｇｈ－ｒｅｓｉｓｔｉｖｉｔｙ ｓｕｂｓｔｒａｔｅ）を表す「ＨＲ基板」と一般に称されている。高抵抗基板は、電荷トラッピング層、即ちトラップリッチ層と有利に組み合わせられる。しかしながら、この種の基板は、閾値電圧が背面ゲートによって制御され得る（バックバイアス電圧）トランジスタの使用には不適合である。

【0011】

特に、トラップされた電荷を含むこの層の存在は、バックバイアス印加（ｂａｃｋ ｂｉａｓｉｎｇ）（背面への電位差の印加）を妨げ、ドーパントの加速された拡散に更に結びつくことがあり、よって接合リークに関する問題のために、高品質のＰＮ接合の生成を妨げる。

【0012】

１つのＢＯＸ層を備えたＦＤ－ＳＯＩ構造に加えて、「ダブルＢＯＸ」構造と呼ばれる２つのＢＯＸ層を備えたＦＤ－ＳＯＩ構造が生成されている。

【0013】

ダブルＢＯＸ層技術は、ゲート電極が伝導チャネルの上下双方に形成されたダブルゲートトランジスタをＦＤ－ＳＯＩ構造が備える場合に有利である。従って、バックゲートＳＯＩ層と呼ばれるバックゲートのＳＯＩ層は、第１ＢＯＸ層によって、フロントゲートＳＯＩ層と呼ばれるフロントゲートのＳＯＩ層から電気的に分離され、また第２ＢＯＸ層によって、ベース基板から電気的に分離されている。

【0014】

米国特許出願公開第２０１０／０１７６４８２号は、ＣＭＯＳ技術のための、２つのＢＯＸ層を備えたそのようなＦＤ－ＳＯＩ構造の例を記載している。

【0015】

この文献によれば、高誘電率（ｈｉｇｈ－ｋ）ゲート誘電体を有し、３０ｎｍほどの小さなゲート長を有したＣＭＯＳ構造が、デバイスとバックゲートとの間の良好な隔離を得ることができる最適化されたプロセスを使用して製造される。

【0016】

既存のダブルＢＯＸ技術は、デジタル用途に使用されており、無線周波数用途及びデジタル用途の双方には使用されていない。

【0017】

更に、ダブルＢＯＸ ＦＤ－ＳＯＩ構造の最大電力定格は、標準的な厚さのＢＯＸ層によって制限される。これは無線周波数用途にとって問題である。

【0018】

とりわけ、電力増幅器及びアンテナスイッチなどの特定の無線周波数部品の電力定格を増大するためには、ドレインとソースとの間の電圧が最大許容動作電圧より低くなることを保証するために、ＭＯＳＦＥＴ（ＭＯＳＦＥＴはＭｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（金属酸化物半導体電界効果トランジスタ）の頭字語である）を積層することが必要である。

【0019】

しかしながら、ドレインとキャリア基板との間の最大電圧、及びソースとキャリア基板との間の最大電圧は、ＢＯＸ層の破壊電圧によって制限される。２０ｎｍの標準的な厚さのＢＯＸ層で、破壊電圧は、わずか２５Ｖであり（これにより１０～１５Ｖにわたる遥かに低い最大電圧を有したデバイスの設計につながる）、これは実質的な制限である。

【0020】

従って、デジタル用途のための既存のダブルＢＯＸ技術は、無線周波数用途には不適合である。

【発明の概要】

【0021】

本発明の１つの目的は、前述の不都合を克服することができる半導体オンインシュレータ構造を提供することにある。本発明は、デジタル用途と無線周波数用途とを兼ねることを可能にするそのような構造を提供することを目的とする。

【0022】

この目的のために、本発明は半導体オンインシュレータ構造を提供し、この半導体オンインシュレータ構造は、構造の背面側から前面側に向かって連続して、
高い電気抵抗率を有する半導体キャリア基板であって、電気抵抗率が５００Ω・ｃｍ～３０ｋΩ・ｃｍに含まれる、半導体キャリア基板と、
第１電気絶縁層と、
中間層と、
第１電気絶縁層の厚さより薄い厚さを有する第２電気絶縁層と、
活性半導体層とを備え、
この多層構造が、
中間層が半導体層である、少なくとも１つのＦＤ－ＳＯＩ領域と、
ＦＤ－ＳＯＩ領域に隣り合い、中間層が第３電気絶縁層である、少なくとも１つのＲＦ－ＳＯＩ領域とを備え、前記ＲＦ－ＳＯＩ領域が、第３電気絶縁層と垂直な（ｐｌｕｍｂ ｗｉｔｈ）少なくとも１つの無線周波数部品を備えることを特徴とする。

【0023】

他の態様によれば、提案される構造は、単独で又は技術的に実現可能な組み合わせで実施され得る以下の様々な特徴、即ち、
第１電気絶縁層の厚さ、第２電気絶縁層の厚さ、及び第３電気絶縁層の厚さの合計が、５０ｎｍ～１５００ｎｍに含まれる、
構造が、キャリア基板と第１電気絶縁層との間に配置された電荷トラッピング層を更に備える、
電荷トラッピング層がポリシリコン製又は多孔質シリコン製である、
中間半導体層が結晶材料又は多結晶材料で作られている、
中間半導体層が非晶質材料で作られている、
第１電気絶縁層がシリコン酸化物の層である、
第２電気絶縁層がシリコン酸化物の層である、
第３電気絶縁層がシリコン酸化物の層である、
第１電気絶縁層が２０ｎｍ～１０００ｎｍに含まれる厚さを有する、
第２電気絶縁層が１０ｎｍ～１００ｎｍに含まれる厚さを有する、
活性半導体層が３ｎｍ～３０ｎｍに含まれる厚さを有する、
ことを有する。

【0024】

本発明はまた、半導体オンインシュレータ多層構造を製造するためのプロセスにも関し、このプロセスは、以下の、
第１ドナー基板を用意するステップと、
中間第１半導体層を画定するように、前記第１ドナー基板に弱化区域を形成するステップと、
前記中間第１半導体層を半導体キャリア基板に転写するステップであって、第１電気絶縁層が、キャリア基板、第１電気絶縁層、及び転写された中間第１半導体層を備えた中間構造を形成するように、ドナー基板とキャリア基板との間の界面に存在する、ステップと、
キャビティを形成するために、中間第１半導体層の１つのセグメントを第１電気絶縁層まで局所的に除去するステップと、
キャビティに、第３電気絶縁層と呼ばれる電気絶縁層を堆積するステップと、
第２ドナー基板を用意するステップと、
活性第２半導体層を画定するように、前記第２ドナー基板に弱化区域を形成するステップと、
前記活性第２半導体層を中間構造に転写するステップであって、第２電気絶縁層が第２ドナー基板と中間構造との間の界面に存在する、ステップと、
ＦＤ－ＳＯＩ領域を形成するために、活性第２半導体層において中間第１半導体層と垂直な、少なくとも１つのデジタル部品を生成し、
ＲＦ－ＳＯＩ領域を形成するために、第３電気絶縁層と垂直な、少なくとも１つの無線周波数部品を生成するステップとを含む。

【0025】

本発明はまた、半導体オンインシュレータ多層構造を製造するためのプロセスにも関し、前記プロセスは、以下の、
第１電気絶縁層で覆われたキャリア基板上に中間第１半導体層を堆積することによって、中間構造を形成するステップと、
キャビティを形成するために、中間第１半導体層の１つのセグメントを第１電気絶縁層まで局所的に除去するステップと、
キャビティに、第３電気絶縁層と呼ばれる電気絶縁層を堆積するステップと、
ドナー基板を用意するステップと、
活性第２半導体層を画定するように、前記ドナー基板に弱化区域を形成するステップと、
前記活性第２半導体層を前記中間構造に転写するステップであって、第２電気絶縁層がドナー基板と前記中間構造との間の界面に存在する、ステップと、
ＦＤ－ＳＯＩ領域を形成するために、活性第２半導体層において中間第１半導体層と垂直な、少なくとも１つのデジタル部品を生成し、
ＲＦ－ＳＯＩ領域を形成するために、第３電気絶縁層と垂直な、少なくとも１つの無線周波数部品を生成するステップとを含む。

【0026】

他の態様によれば、提案されるプロセスは、単独で又は技術的に実現可能な組み合わせで実施され得る以下の様々な特徴、即ち、
無線周波数部品が活性第２半導体層に生成される、
中間第１半導体層のセグメントの局所的な除去及びキャビティにおける第３電気絶縁層の堆積が、中間構造への第２半導体層の転写の後に行われる、
プロセスが、キャリア基板上に電荷トラッピング層を形成するステップを更に含み、前記電荷トラッピング層は、キャリア基板と第１電気絶縁層との間に配置される、
局所的な除去が、リソグラフィーによってマスクを堆積することと、前記マスクの少なくとも１つの開口部を介して中間第１半導体層をエッチングすることとを含む、
プロセスが、中間構造への前記第２半導体層の転写の前に、中間第１半導体層及び第３電気絶縁層の自由表面の粗度を低減するために、中間第１半導体層及び第３電気絶縁層の自由表面を処理するステップを更に含む、
ことを有する。

【0027】

本発明の多層構造は、トランジスタ、特にＭＯＳＦＥＴ、の製造用の支持体として役立つ。ＭＯＳＦＥＴは、３つの活性電極、即ちゲートと呼ばれる入力電極、ドレインと呼ばれる出力電極、及びソースと呼ばれる第３電極を備えた半導体デバイスである。これらのトランジスタは、ドレインにおける電圧（又は電流）出力がゲートによって制御されることを可能にする。

【0028】

本明細書において、「～上」という用語は、この用語が第２層に対する第１層の位置、又は層に対する構成部品の位置に関する場合、第１層が第２層と直接接触すること、又は構成部品が層と直接接触することを必ずしも示唆しない。別段の定めがない限り、この用語は、１つ又は複数の他の層が、第１層と第２層との間又は構成部品と層との間に介在することを除外しない。

【0029】

構造内の層に対する構成部品の位置に関する「～と垂直な（に）」という表現は、構成部品と層とが構造の厚さの方向において互いに向き合っていることを意味する。換言すると、構造の厚さを通って延在し、構成部品を遮る任意の軸線はまた、この構成部品と垂直な層も遮る。

【0030】

本発明の他の利点及び特徴は、以下の添付された図面を参照しながら、例示的な限定されない例として与えられる以下の説明を読むことで明らかになるであろう。

【図面の簡単な説明】

【0031】

【図1】２つのＦＤ－ＳＯＩ領域と１つのＲＦ－ＳＯＩ領域とを備えた本発明による多層構造の一実施形態の概略図である。

【図2】図１に示した構造のＦＤ－ＳＯＩ領域のうちの１つの概略図である。

【図3】図１に示した構造のＲＦ－ＳＯＩ領域の概略図である。

【図4】第１電気絶縁層で予め覆われたキャリア基板上において中間第１半導体層を備える中間構造の概略図である。

【図5】キャビティが生成された図４の中間構造の概略図である。

【図6】キャビティが電気絶縁層で充填された図５の中間構造の概略図である。

【図7】多層構造の概略図である。

【図8】トレンチが生成された図７の多層構造の概略図である。

【図9】側方キャビティが生成された図８の多層構造の概略図である。

【図10】キャビティが電気絶縁層で充填された図９の多層構造の概略図である。

【発明を実施するための形態】

【0032】

本発明の第１主題は、デジタル用途及び無線周波数用途の双方に使用可能な半導体オンインシュレータ多層構造に関する。

【0033】

図１は、本発明によるそのような多層構造１の一実施形態を示している。

【0034】

図１に関し、多層構造１は、構造の背面側から前面側に向かって連続して、半導体キャリア基板２、第１電気絶縁層３、中間層Ｉ、第２電気絶縁層５、及び活性半導体層６を備える。

【0035】

半導体キャリア基板２は高抵抗性の基板であり、即ち、半導体キャリア基板２は、５００Ω・ｃｍ～３０ｋΩ・ｃｍに含まれる電気抵抗率を有し、好ましくは１ｋΩ・ｃｍ～１０ｋΩ・ｃｍに含まれる電気抵抗率を有する。高い抵抗率は、キャリア基板に、電気損失を制限し、構造の無線周波数性能を向上させる能力を与える。

【0036】

第１電気絶縁層３は、キャリア基板２が、中間層Ｉ及び前記中間層の上にある各層から絶縁されることを可能にする。

【0037】

第１電気絶縁層３は、好ましくは酸化物の層である。この層はキャリア基板と中間層との間の構造内に埋め込まれているので、この層は「第１ＢＯＸ」とも呼ばれる場合がある。この層は、好ましくはシリコン酸化物の層である。

【0038】

第１電気絶縁層３の厚さは比較的厚く、好ましくは２０ｎｍ（ナノメートル）～１０００ｎｍに含まれる。とりわけ、厚さが薄すぎると、特に厚さが２０ｎｍ未満であると、第１電気絶縁層の破壊のリスクがあるであろう。特に、第１電気絶縁層３は、好ましくは活性半導体層６の厚さより厚い厚さを有する。

【0039】

任意選択で、構造１はまた、好ましくはポリシリコン製又は多孔質シリコン製であり、キャリア基板２と第１電気絶縁層３との間に配置された、電荷トラッピング層８も備える。この電荷トラッピング層は、第１電気絶縁層３の下に蓄積する電荷がトラップされることを可能にする。

【0040】

第２電気絶縁層５は、活性半導体層６が、中間層Ｉ及び中間層の下にある各層から、絶縁されることを可能にする。

【0041】

第２電気絶縁層５は、好ましくは酸化物の層であり、好ましくはシリコン酸化物の層である。この層は中間層と活性半導体層との間の構造内に埋め込まれているので、この層は「第２ＢＯＸ」と呼ばれる場合がある。

【0042】

第２電気絶縁層５は、比較的薄い厚さを有し、第１電気絶縁層３の厚さより薄い厚さを有する。この薄い厚さにより、下にある中間層の適当なバイアス印加（バックバイアス電圧）によって、トランジスタの閾値電圧を制御できることが可能となる。この目的のために、好ましくは１０ｎｍ～１００ｎｍに含まれる第２電気絶縁層５の厚さが選択される。

【0043】

活性半導体層６は、デジタル部品１１及び任意選択で無線周波数部品１２の双方の生成のために意図されており、これらの構成部品は、構造に望まれるデジタル用途及び無線周波数用途に応じて生成される。

【0044】

活性半導体層６は、好ましくは単結晶シリコンの層である。

【0045】

活性半導体層６の厚さは、好ましくは３ｎｍ～３０ｎｍに含まれ、より好ましくは５ｎｍ～２０ｎｍに含まれる。ＦＤ－ＳＯＩ領域の動作を完全欠乏モードにおいて最適化するためには、活性半導体層の厚さが材料の範囲全体にわたって均一であること、即ちその厚さの変動が１ｎｍ以下であること、が好ましい。ＦＤ－ＳＯＩ領域については、本明細書の以下において詳細に説明する。

【0046】

多層構造１は、デジタル用途のための少なくとも１つのＦＤ－ＳＯＩ領域及び無線周波数用途のための少なくとも１つのＲＦ－ＳＯＩ領域を含む、異なる用途を意図した複数の領域を備える。

【0047】

全く同一の構造においてＦＤ－ＳＯＩ領域とＲＦ－ＳＯＩ領域とを組み合わせることができるようにするために、第１電気絶縁層３と第２電気絶縁層５との間に中間層Ｉが配置されており、この中間層Ｉの性質は、中間層ＩがＦＤ－ＳＯＩ領域にあるか、又はＲＦ－ＳＯＩ領域にあるかによって異なる。

【0048】

図１の構造の２つのＦＤ－ＳＯＩ領域のうちの１つを図２に示す。

【0049】

ＦＤ－ＳＯＩ領域では、中間層Ｉは半導体層４である。

【0050】

中間半導体層４は、任意選択でドープされていてもよい結晶材料又は非晶質材料で有利に作られている。この材料は、トランジスタの閾値電圧を制御するために半導体層にバイアスがかけられ得るように選択される。

【0051】

中間半導体層４の材料は、好ましくは単結晶シリコン、ポリシリコン、及びＳｉとＧｅとの合金から選択された半導体であることが有利である。

【0052】

ＦＤ－ＳＯＩ領域は、活性半導体層６において少なくとも１つのデジタル部品１１を備える。図１では、デジタル部品は、従って半導体層と垂直に配置されている。

【0053】

図１の構造のＲＦ－ＳＯＩ領域を図３に示す。

【0054】

ＲＦ－ＳＯＩ領域では、中間層１は、第３電気絶縁層と呼ばれる電気絶縁層７である。

【0055】

第３電気絶縁層７により、活性半導体層６がキャリア基板２からより良好に隔離されること、即ちフロントゲートがトランジスタのバックゲートから電気的に隔離されること、が可能となる。

【0056】

第３電気絶縁層７は、好ましくは酸化物の層である。この層は第１電気絶縁層と第２電気絶縁層との間の構造内に埋め込まれているので、この層は「第３ＢＯＸ」と呼ばれる場合がある。この層は、好ましくはシリコン酸化物の層である。

【0057】

ＲＦ－ＳＯＩ領域は、特に活性半導体層６において、第３電気絶縁層７と垂直な少なくとも１つの無線周波数部品１２を備える。無線周波数部品１２はまた、３つの電気絶縁層５、７及び３から構成されたＢＯＸの効果から恩恵を受けるために、電気絶縁層５、７又は３のうちの１つにおいて、好ましくは電気絶縁層５上に、形成され得る。図３では、無線周波数部品は、従って第３電気絶縁層と垂直に配置されている。

【0058】

１つの好ましい実施形態によれば、第１電気絶縁層３の厚さ、第２電気絶縁層５の厚さ、及び第３電気絶縁層７の厚さの合計は、５０ｎｍ～１５００ｎｍに含まれる。従って、３つの電気絶縁層の各々の厚さは、説明した合計厚を得るために調節される。このような厚さにより、無線周波数部品に対して破壊電圧が最適化されることが可能となる。

【0059】

次に上述したような多層構造１を製造するためのプロセスの３つの実施形態について説明する。

【0060】

第１実施形態によれば、第１ドナー基板を最初に用意する。

【0061】

中間第１半導体層を画定するように、基板に弱化区域を形成する。弱化区域は、転写される半導体層の厚さに実質的に一致する所定の深さでドナー基板内に形成される。弱化区域は、ドナー基板に水素原子及び／又はヘリウム原子を注入することにより生成されることが好ましい。

【0062】

次に、第１電気絶縁層を介してドナー基板をキャリア基板に結合させ、次いで弱化区域に沿ってドナー基板を切り離すこと（スマートカット（商標）プロセス）によって、中間第１半導体層を、レシーバ基板である半導体キャリア基板に転写する。

【0063】

これに代わって、転写は、キャリア基板に結合された側面とは反対のドナー基板の側面から、中間第１半導体層に望まれる厚さが得られるまで、ドナー基板を薄化することによって達成されてもよい。

【0064】

任意選択で、結合させるステップの前に、電荷トラッピング層を、キャリア基板と第１電気絶縁層との間のキャリア基板上に形成する。

【0065】

そして、図４に示すように、キャリア基板２、存在する場合には電荷トラッピング層８、第１電気絶縁層３、及び転写された中間第１半導体層Ｉを備えた中間構造が得られる。

【0066】

図５に関して、キャビティ９を形成するために、次に中間第１半導体層の１つのセグメントを第１電気絶縁層まで除去する。図５では、キャビティ９は、構造の厚さにおいて第１電気絶縁層３によって囲まれており、側方を中間第１半導体層４の２つのセグメントによって囲まれている。

【0067】

局所的な除去は、エッチングによって有利に行ってもよい。この目的のために、リソグラフィーマスクを中間第１半導体層４上に堆積する。マスクには少なくとも１つの開口部が設けられている。次に、キャビティ９を形成するために、マスクの開口部を介して、中間第１半導体層をエッチングする。例えば乾式エッチングなどの、この目的に適した任意の既知のエッチング技術を用いることができる。

【0068】

図６に関して、次に、キャビティを充填するために、第３電気絶縁層７をキャビティ９に堆積する。この堆積後、第３電気絶縁層の上面は、半導体層の上面と同一平面上に位置する。

【0069】

更に、第２ドナー基板を用意する。

【0070】

第２半導体層６を画定するように、基板に弱化区域を形成する。弱化区域は、中間第１半導体層を画定するために用いたのと同一の方法で形成してもよい。

【0071】

次に、（中間構造上又は前記ドナー基板上のいずれかに形成された）第２電気絶縁層５を介して第２ドナー基板を中間構造に結合させ、次いで弱化区域に沿ってドナー基板を切り離すこと（スマートカット（商標）プロセス）によって、第２半導体層６を中間構造に転写する。

【0072】

これに代わって、転写は、中間構造に結合された側面とは反対の第２ドナー基板の側面から、第２半導体層６に望まれる厚さが得られるまで、第２ドナー基板を薄化することによって達成されてもよい。

【0073】

任意選択で、転写するステップの前に、中間第１半導体層及び第３電気絶縁層の自由表面の粗度を低減するために、中間第１半導体層及び第３電気絶縁層の自由表面の処理を行うことが可能である。この表面処理は、中間第１半導体層及び第３電気絶縁層に対する第２電気絶縁層の結合を向上させる。

【0074】

次に、１つ又は複数のデジタル部品１１を、活性半導体層である第２半導体層６上に生成する。デジタル部品は、中間第１半導体層と垂直に、即ち構造の厚さの方向において中間第１半導体層に対向して、生成される。これにより、ＦＤ－ＳＯＩ領域を得ることが可能となる。

【0075】

１つ又は複数の無線周波数部品１２もまた、活性半導体層上において、第３電気絶縁層７と垂直に、生成される。これにより、ＲＦ－ＳＯＩ領域を得ることが可能となる。

【0076】

説明したばかりの第１実施形態は、半導体層を画定するステップと、半導体層を転写するステップとの２つのステップを含む。これは、中間第１半導体層が結晶質である場合に最も特に有利である。ドナー基板からのそのような層の転写により、その結晶品質が最終構造において保たれることが可能となる。

【0077】

中間第１半導体層の結晶品質の最適化が必要とされない場合、例えば、中間第１半導体層が非晶質である場合には、第１電気絶縁層上における堆積によって、中間第１半導体層を形成することが可能である。このプロセスは、次に単一の転写するステップ、即ち活性半導体層を転写するステップのみを用い、従ってより経済的である。

【0078】

この方法は、次に説明する第２実施形態に相当する。

【0079】

第２実施形態によれば、図４に示したような中間構造を、第１電気絶縁層３で予め覆われたキャリア基板２上に中間第１半導体層４を堆積することによって形成する。

【0080】

中間第１半導体層４は、第１電気絶縁層で覆われたキャリア基板上におけるエピタキシーによって形成してもよいし、又は、これに代わって、特に化学蒸着（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）によって前記キャリア基板上に堆積させてもよい。

【0081】

任意選択で、中間第１半導体層の堆積の前に、電荷トラッピング層８を、キャリア基板と第１電気絶縁層３との間のキャリア基板２上に形成する。

【0082】

図５に関して、キャビティ９を形成するために、次に中間第１半導体層４の１つのセグメントを第１電気絶縁層３まで除去する。図５では、キャビティ９は、構造の厚さにおいて第１電気絶縁層３によって囲まれており、側方を中間第１半導体層４の２つのセグメントによって囲まれている。

【0083】

局所的な除去は、第１実施形態と同様に、エッチングによって有利に行われてもよい。

【0084】

図６に関して、次に、キャビティを充填するために、第３電気絶縁層と呼ばれる電気絶縁層５をキャビティ９に堆積する。この堆積後、第３電気絶縁層７の上面は、中間半導体層４の上面と同一平面上に位置する。

【0085】

更に、ドナー基板を用意する。

【0086】

第２半導体層６を画定するように、基板に弱化区域を形成する。弱化区域は、第１実施形態に用いたのと同一の方法で形成してもよい。

【0087】

次に、第２電気絶縁層５を介してドナー基板を中間構造に結合させ、次いで弱化区域に沿ってドナー基板を切り離すこと（スマートカット（商標）プロセス）によって、第２半導体層６を中間構造に転写する。

【0088】

これに代わって、転写は、中間構造に結合された側面とは反対のドナー基板の側面から、第２半導体層６に望まれる厚さが得られるまで、ドナー基板を薄化することによって達成されてもよい。

【0089】

任意選択で、転写するステップの前に、中間第１半導体層４及び第３電気絶縁層７の自由表面の粗度を低減するために、中間第１半導体層４及び第３電気絶縁層７の自由表面の処理を行うことが可能である。この表面処理は、中間第１半導体層及び第３電気絶縁層に対する第２電気絶縁層の結合を向上させる。

【0090】

次に、１つ又は複数のデジタル部品１１を、活性半導体層である第２半導体層６上に生成する。デジタル部品１１は、中間第１半導体層４と垂直に生成される。これにより、ＦＤ－ＳＯＩ領域を得ることが可能となる。

【0091】

１つ又は複数の無線周波数部品１２もまた、活性半導体層上において、第３電気絶縁層７と垂直に、生成される。これにより、ＲＦ－ＳＯＩ領域を得ることが可能となる。

【0092】

第３実施形態によれば、製造プロセスは、第１実施形態のステップ又は第２実施形態のステップと同一のステップを含む。しかしながら、中間第１半導体層４のセグメントの局所的な除去及びキャビティ９における第３電気絶縁層７の堆積が中間構造への第２半導体層６の転写の前に行われる第１実施形態又は第２実施形態とは対照的に、除去するステップ及び堆積するステップは、転写するステップの後に行われる。

【0093】

特に、第３実施形態による除去するステップ及び堆積するステップは、上記に記載した第１実施形態又は第２実施形態に従って、第３電気絶縁層７が予め形成された構造において行うことができる。

【0094】

除去するステップ及び第３電気絶縁層７を堆積するステップは、デジタル部品及び無線周波数部品１１、１２が生成される前に、又は実際にデジタル部品及び無線周波数部品が生成された後に、言い換えればトランジスタの製造中に、行われ得る。これは、特にＣＭＯＳトランジスタなどのＭＯＳトランジスタの問題となる場合がある。

【0095】

この第３実施形態によれば、図７及び図８に関して、トレンチ１０を構造の端部から規定された距離に掘り、トレンチが活性半導体層６の自由表面から第２電気絶縁層５及び中間第１半導体層４を通って少なくとも第１電気絶縁層３まで延在するようにする。これにより、トレンチ１０によって画定された側方セグメントが構造の残部から物理的に隔離されることが可能となる。

【0096】

図９に関して、次に、キャビティ９を形成するために、側方セグメントの中間第１半導体層４を局所的に除去する。

【0097】

図９に示すように、前記キャビティ９は、有用な区域の端部に位置し、構造の外部に開口した側方キャビティである。前記キャビティ９は、構造の厚さにおいて第１電気絶縁層３及び第２電気絶縁層５によって囲まれており、側方を１つ又は複数のトレンチ１０によって囲まれている。

【0098】

図１０に関して、次に、キャビティを充填するために、第３電気絶縁層７をキャビティ９に堆積する。

【0099】

次に１つ又は複数の無線周波数部品１２が、活性半導体層６上において、第３電気絶縁層７と垂直に、生成されてもよい。そして、構造端部においてＲＦ－ＳＯＩ領域が得られる。

【0100】

トランジスタを製造するためのプロセス中に第３電気絶縁層を生成する利点は、このプロセスのエッチマスクを使用することが可能となり、従って構造の様々な層の最適な位置合せから恩恵を受けることが可能となるということである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【国際調査報告】