特表2022-521618複数の機能性チップを伴う三次元ＮＡＮＤメモリデバイスの集積
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-04-11
(54)【発明の名称】複数の機能性チップを伴う三次元ＮＡＮＤメモリデバイスの集積
(51)【国際特許分類】
H01L 27/10 20060101AFI20220404BHJP
H01L 21/8242 20060101ALI20220404BHJP
H01L 27/11582 20170101ALI20220404BHJP
H01L 21/336 20060101ALI20220404BHJP
【ＦＩ】
H01L27/10 495
H01L27/108 621B
H01L27/108 671Z
H01L27/11582
H01L29/78 371
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2021549842
(86)(22)【出願日】2019-04-15
(85)【翻訳文提出日】2021-08-25
(86)【国際出願番号】 CN2019082607
(87)【国際公開番号】W WO2020210928
(87)【国際公開日】2020-10-22
(81)【指定国・地域】
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】ジュン・リュウ
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083AD02
5F083AD24
5F083AD48
5F083EP17
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083HA00
5F083JA03
5F083JA04
5F083JA05
5F083JA19
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5F083JA56
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5F083MA20
5F083PR03
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5F083PR33
5F083PR40
5F083ZA01
5F101BA41
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH16
(57)【要約】
三次元半導体デバイスおよび製作方法の実施形態が開示されている。方法は、第１および第２のメモリチップとマイクロプロセッサチップとを形成することを含む。方法は、第１のメモリチップの１つまたは複数の第１のメモリセルが第１および第２の相互接続層の相互接続構造を通じて第２のメモリチップの１つまたは複数の第２のメモリセルと電気的に接続されるように、第１のメモリチップの第１の相互接続層を第２のメモリチップの第２の相互接続層と接合することも含む。方法は、マイクロプロセッサチップの１つまたは複数のマイクロプロセッサデバイスが第２および第３の相互接続層の相互接続構造を通じて第２のメモリチップの１つまたは複数の第２のメモリセルと電気的に接続されるように、マイクロプロセッサチップの第３の相互接続層を第２のメモリチップの基板と接合するステップをさらに含む。
【特許請求の範囲】
【請求項1】
三次元半導体デバイスを形成するための方法であって、マイクロプロセッサチップを形成するステップであって、
少なくとも１つのマイクロプロセッサデバイスを第１の基板の上に形成すること、および、
少なくとも１つの第１の相互接続構造を備える第１の相互接続層を前記少なくとも１つのマイクロプロセッサデバイスの上に形成すること
を含むステップと、
メモリチップを形成するステップであって、
少なくとも１つのメモリセルを第２の基板の上に形成すること、および、
少なくとも１つの第２の相互接続構造を備える第２の相互接続層を前記少なくとも１つのメモリセルの上に形成すること
を含むステップと、
前記マイクロプロセッサチップの前記少なくとも１つのマイクロプロセッサデバイスが、前記少なくとも１つの第１の相互接続構造または前記少なくとも１つの第２の相互接続構造を通じて前記メモリチップの前記少なくとも１つのメモリセルと電気的に接続されるように、前記マイクロプロセッサチップの前記第１の相互接続層を前記メモリチップの前記第２の相互接続層と接合するステップと
を含む方法。
【請求項2】
前記マイクロプロセッサチップを形成する前記ステップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を形成することを含む、請求項１に記載の方法。
【請求項3】
前記メモリチップを形成する前記ステップは、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、またはフラッシュメモリを形成することを含む、請求項１に記載の方法。
【請求項4】
前記マイクロプロセッサチップの前記第１の相互接続層を前記メモリチップの前記第２の相互接続層と接合する前記ステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む、請求項１に記載の方法。
【請求項5】
三次元半導体デバイスを形成するための方法であって、第１のメモリチップを形成するステップであって、
少なくとも１つの第１のメモリセルを第１の基板の上に形成すること、および、
少なくとも１つの第１の相互接続構造を備える第１の相互接続層を前記少なくとも１つの第１のメモリセルの上に形成すること
を含むステップと、
第２のメモリチップを形成するステップであって、
少なくとも１つの第２のメモリセルを第２の基板の上に形成すること、および、
少なくとも１つの第２の相互接続構造を備える第２の相互接続層を前記少なくとも１つの第２のメモリセルの上に形成すること
を含むステップと、
前記第１のメモリチップの前記少なくとも１つの第１のメモリセルが、前記少なくとも１つの第１の相互接続構造または前記少なくとも１つの第２の相互接続構造を通じて前記第２のメモリチップの前記少なくとも１つの第２のメモリセルと電気的に接続されるように、前記第１のメモリチップの前記第１の相互接続層を前記第２のメモリチップの前記第２の相互接続層と接合するステップと、
マイクロプロセッサチップを形成するステップであって、
少なくとも１つのマイクロプロセッサデバイスを第３の基板の上に形成すること、および、
少なくとも１つの第３の相互接続構造を備える第３の相互接続層を前記少なくとも１つのマイクロプロセッサデバイスの上に形成すること
を含むステップと、
前記マイクロプロセッサチップの前記少なくとも１つのマイクロプロセッサデバイスが、前記少なくとも１つの第１の相互接続構造または前記少なくとも１つの第３の相互接続構造を通じて前記第１のメモリチップの前記少なくとも１つの第１のメモリセルと電気的に接続されるように、前記マイクロプロセッサチップの前記第３の相互接続層を前記第１のメモリチップの前記第１の基板と接合するステップと
を含む方法。
【請求項6】
前記第１のメモリチップの前記第１の相互接続層を前記第２のメモリチップの前記第２の相互接続層と接合する前記ステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む、請求項５に記載の方法。
【請求項7】
前記マイクロプロセッサチップの前記第３の相互接続層を前記第１のメモリチップの前記第１の基板と接合する前記ステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む、請求項５に記載の方法。
【請求項8】
前記第１のメモリチップの前記第１の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、前記少なくとも１つの垂直相互接続構造は前記少なくとも１つの第１の相互接続構造に電気的接続を提供する、ステップをさらに含む、請求項５に記載の方法。
【請求項9】
前記第２のメモリチップの前記第２の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、前記少なくとも１つの垂直相互接続構造は前記少なくとも１つの第２の相互接続構造に電気的接続を提供する、ステップをさらに含む、請求項５に記載の方法。
【請求項10】
前記第２のメモリチップの前記少なくとも１つの垂直相互接続構造と電気的に接続される少なくとも１つの入力／出力パッドを形成するステップをさらに含む、請求項９に記載の方法。
【請求項11】
前記マイクロプロセッサチップの前記第３の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、前記少なくとも１つの垂直相互接続構造は前記少なくとも１つの第３の相互接続構造に電気的接続を提供する、ステップをさらに含む、請求項５に記載の方法。
【請求項12】
前記マイクロプロセッサチップの前記少なくとも１つの垂直相互接続構造と電気的に接続される少なくとも１つの入力／出力パッドを形成するステップをさらに含む、請求項１１に記載の方法。
【請求項13】
前記第１のメモリチップの前記第１の相互接続層を前記第２のメモリチップの前記第２の相互接続層と接合する前記ステップの後に前記第１の基板または前記第２の基板を薄化するステップであって、前記薄化は、研削、湿式エッチング、乾式エッチング、または化学機械研磨を含む、ステップをさらに含む、請求項５に記載の方法。
【請求項14】
前記マイクロプロセッサチップの前記第３の相互接続層を前記第１のメモリチップの前記第１の基板と接合する前記ステップの後に前記第２の基板または前記第３の基板を薄化するステップであって、前記薄化は、研削、湿式エッチング、乾式エッチング、または化学機械研磨を含む、ステップをさらに含む、請求項５に記載の方法。
【請求項15】
前記マイクロプロセッサチップを形成する前記ステップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を形成することを含む、請求項５に記載の方法。
【請求項16】
前記第１のメモリチップを形成する前記ステップはスタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリを形成することを含む、請求項５に記載の方法。
【請求項17】
前記第２のメモリチップを形成する前記ステップはフラッシュメモリを形成することを含む、請求項５に記載の方法。
【請求項18】
第１の基板における少なくとも１つのマイクロプロセッサデバイス、および、前記少なくとも１つのマイクロプロセッサデバイスに配置される、少なくとも１つの第１の相互接続構造を備える第１の相互接続層
を備えるマイクロプロセッサチップと、
第２の基板における少なくとも１つのメモリセル、および、
前記少なくとも１つのメモリセルに配置される、少なくとも１つの第２の相互接続構造を備える第２の相互接続層
を備えるメモリチップと
を備え、
前記マイクロプロセッサチップの前記第１の相互接続層は前記メモリチップの前記第２の相互接続層と接合され、前記少なくとも１つのマイクロプロセッサデバイスは、前記少なくとも１つの第１の相互接続構造または前記少なくとも１つの第２の相互接続構造を通じて前記少なくとも１つのメモリセルと電気的に接続される、三次元半導体デバイス。
【請求項19】
前記マイクロプロセッサチップの前記第１の相互接続層と前記メモリチップの前記第２の相互接続層との間の接合境界面であって、誘電体から誘電体への接合と、金属から金属への接合とを含む接合境界面をさらに備える、請求項１８に記載の三次元半導体デバイス。
【請求項20】
前記マイクロプロセッサチップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を備える、請求項１８に記載の三次元半導体デバイス。
【請求項21】
前記メモリチップは、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、またはフラッシュメモリを備える、請求項１８に記載の三次元半導体デバイス。
【請求項22】
第１の基板における少なくとも１つのマイクロプロセッサデバイス、および、前記少なくとも１つのマイクロプロセッサデバイスに配置される、少なくとも１つの第１の相互接続構造を備える第１の相互接続層
を備えるマイクロプロセッサチップと、
第２の基板における少なくとも１つの第１のメモリセル、および、
前記少なくとも１つの第１のメモリセルに配置される、少なくとも１つの第２の相互接続構造を備える第２の相互接続層
を備える第１のメモリチップと、
第３の基板における少なくとも１つの第２のメモリセル、および、
前記少なくとも１つの第２のメモリセルに配置される、少なくとも１つの第３の相互接続構造を備える第３の相互接続層
を備える第２のメモリチップと
を備え、
前記マイクロプロセッサチップの前記第１の相互接続層は前記第１のメモリチップの前記第２の基板と接合され、前記マイクロプロセッサチップの前記少なくとも１つのマイクロプロセッサデバイスは、前記少なくとも１つの第１の相互接続構造または前記少なくとも１つの第２の相互接続構造を通じて前記第１のメモリチップの前記少なくとも１つの第１のメモリセルと電気的に接続され、
前記第２のメモリチップの前記第３の相互接続層は前記第１のメモリチップの前記第２の相互接続層と接合され、前記マイクロプロセッサチップの前記少なくとも１つのマイクロプロセッサデバイスは、前記少なくとも１つの第１の相互接続構造、前記少なくとも１つの第２の相互接続構造、または、前記少なくとも１つの第３の相互接続構造を通じて前記第２のメモリチップの前記少なくとも１つの第２のメモリセルと電気的に接続される、三次元半導体デバイス。
【請求項23】
前記第１のメモリチップの前記少なくとも１つの第１のメモリセルは、前記少なくとも１つの第３の相互接続構造または前記少なくとも１つの第２の相互接続構造を通じて前記第２のメモリチップの前記少なくとも１つの第２のメモリセルと電気的に接続される、請求項２２に記載の三次元半導体デバイス。
【請求項24】
前記第１の基板、前記第２の基板、または前記第３の基板を通じて延びる少なくとも１つの垂直相互接続構造であって、前記少なくとも１つの第１の相互接続構造、前記少なくとも１つの第２の相互接続構造、または前記少なくとも１つの第３の相互接続構造に電気的接続を提供する少なくとも１つの垂直相互接続構造をさらに備える、請求項２２に記載の三次元半導体デバイス。
【請求項25】
前記少なくとも１つの垂直相互接続構造と電気的に接続される、前記第１の基板または前記第３の基板における少なくとも１つの入力／出力パッドをさらに備える、請求項２２に記載の三次元半導体デバイス。
【請求項26】
前記第２のメモリチップの前記第３の相互接続層と前記第１のメモリチップの前記第２の相互接続層との間の接合境界面であって、誘電体から誘電体への接合と、金属から金属への接合とを含む接合境界面をさらに備える、請求項２２に記載の三次元半導体デバイス。
【請求項27】
前記マイクロプロセッサチップの前記第１の相互接続層と前記第１のメモリチップの前記第２の基板との間の接合境界面であって、誘電体から誘電体への接合と、金属から金属への接合とを含む接合境界面をさらに備える、請求項２２に記載の三次元半導体デバイス。
【請求項28】
前記マイクロプロセッサチップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を備える、請求項２２に記載の三次元半導体デバイス。
【請求項29】
前記第１のメモリチップはスタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリを備える、請求項２２に記載の三次元半導体デバイス。
【請求項30】
前記第２のメモリチップはフラッシュメモリを備える、請求項２２に記載の三次元半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して半導体技術の分野に関し、より詳細には三次元（３Ｄ）集積回路を形成するための方法に関する。
【背景技術】
【0002】
プレーナ型集積回路（ＩＣ）デバイスは、プロセス技術、回路設計、プログラムアルゴリズム、および製作プロセスを向上させることでより小さい大きさへと縮小されている。しかしながら、論理／アナログデバイスおよびメモリセルの形状サイズが下限に近づくにつれて、プレーナプロセスおよび製作技術は困難になり、高コストになる。そのため、プレーナ型ＩＣデバイスについての密度および帯域幅が上限に近づいている。三次元（３Ｄ）ＩＣアーキテクチャはプレーナ型ＩＣデバイスにおける密度および性能の限界に対処できる。
【発明の概要】
【課題を解決するための手段】
【0003】
三次元集積回路デバイス、および三次元集積回路デバイスを形成するための方法の実施形態が、本開示において記載されている。
【0004】
本開示の一態様は、三次元半導体デバイスを形成するための方法を提供し、その方法は、マイクロプロセッサチップを形成するステップを含み、そのステップは、少なくとも１つのマイクロプロセッサデバイスを第１の基板の上に形成することと、少なくとも１つの第１の相互接続構造を有する第１の相互接続層を少なくとも１つのマイクロプロセッサデバイスの上に形成することとを含む。方法は、メモリチップを形成するステップも含み、そのステップは、少なくとも１つのメモリセルを第２の基板の上に形成することと、少なくとも１つの第２の相互接続構造を有する第２の相互接続層を少なくとも１つのメモリセルの上に形成することとを含む。方法は、マイクロプロセッサチップの少なくとも１つのマイクロプロセッサデバイスが、少なくとも１つの第１の相互接続構造または少なくとも１つの第２の相互接続構造を通じてメモリチップの少なくとも１つのメモリセルと電気的に接続されるように、マイクロプロセッサチップの第１の相互接続層をメモリチップの第２の相互接続層と接合するステップをさらに含む。
【0005】
一部の実施形態では、マイクロプロセッサチップの第１の相互接続層をメモリチップの第２の相互接続層と接合するステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む。
【0006】
一部の実施形態では、マイクロプロセッサチップを形成するステップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を形成することを含む。
【0007】
一部の実施形態では、メモリチップを形成するステップは、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、またはフラッシュメモリを形成することを含む。
【0008】
本開示の別の態様は、三次元半導体デバイスを形成するための方法を提供し、その方法は、第１のメモリチップを形成するステップを含み、そのステップは、少なくとも１つの第１のメモリセルを第１の基板の上に形成することと、少なくとも１つの第１の相互接続構造を有する第１の相互接続層を少なくとも１つの第１のメモリセルの上に形成することとを含む。方法は、第２のメモリチップを形成するステップも含み、そのステップは、少なくとも１つの第２のメモリセルを第２の基板の上に形成することと、少なくとも１つの第２の相互接続構造を有する第２の相互接続層を少なくとも１つの第２のメモリセルの上に形成することとを含む。方法は、第１のメモリチップの少なくとも１つの第１のメモリセルが、少なくとも１つの第１の相互接続構造または少なくとも１つの第２の相互接続構造を通じて第２のメモリチップの少なくとも１つの第２のメモリセルと電気的に接続されるように、第１のメモリチップの第１の相互接続層を第２のメモリチップの第２の相互接続層と接合するステップをさらに含む。方法は、マイクロプロセッサチップを形成するステップも含み、そのステップは、少なくとも１つのマイクロプロセッサデバイスを第３の基板の上に形成することと、少なくとも１つの第３の相互接続構造を有する第３の相互接続層を少なくとも１つのマイクロプロセッサデバイスの上に形成することとを含む。方法は、マイクロプロセッサチップの少なくとも１つのマイクロプロセッサデバイスが、少なくとも１つの第１の相互接続構造または少なくとも１つの第３の相互接続構造を通じて第１のメモリチップの少なくとも１つの第１のメモリセルと電気的に接続されるように、マイクロプロセッサチップの第３の相互接続層を第１のメモリチップの第１の基板と接合するステップをさらに含む。
【0009】
一部の実施形態では、第１のメモリチップの第１の相互接続層を第２のメモリチップの第２の相互接続層と接合するステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む。
【0010】
一部の実施形態では、マイクロプロセッサチップの第３の相互接続層を第１のメモリチップの第１の基板と接合するステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む。
【0011】
一部の実施形態では、三次元半導体デバイスを形成するための方法は、第１のメモリチップの第１の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、少なくとも１つの垂直相互接続構造は少なくとも１つの第１の相互接続構造に電気的接続を提供する、ステップをさらに含む。
【0012】
一部の実施形態では、三次元半導体デバイスを形成するための方法は、第２のメモリチップの第２の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、少なくとも１つの垂直相互接続構造は少なくとも１つの第２の相互接続構造に電気的接続を提供する、ステップも含む。
【0013】
一部の実施形態では、三次元半導体デバイスを形成するための方法は、第２のメモリチップの少なくとも１つの垂直相互接続構造と電気的に接続される少なくとも１つの入力／出力パッドを形成するステップをさらに含む。
【0014】
一部の実施形態では、三次元半導体デバイスを形成するための方法は、マイクロプロセッサチップの第３の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、少なくとも１つの垂直相互接続構造は少なくとも１つの第３の相互接続構造に電気的接続を提供する、ステップも含む。
【0015】
一部の実施形態では、三次元半導体デバイスを形成するための方法は、マイクロプロセッサチップの少なくとも１つの垂直相互接続構造と電気的に接続される少なくとも１つの入力／出力パッドを形成するステップをさらに含む。
一部の実施形態では、三次元半導体デバイスを形成するための方法は、第１のメモリチップの第１の相互接続層を第２のメモリチップの第２の相互接続層と接合するステップの後に第１の基板または第２の基板を薄化するステップであって、薄化は、研削、湿式エッチング、乾式エッチング、または化学機械研磨を含む、ステップをさらに含む。
一部の実施形態では、三次元半導体デバイスを形成するための方法は、第１のメモリチップの第１の相互接続層を第２のメモリチップの第２の相互接続層と接合するステップの後に第１の基板または第２の基板を薄化するステップであって、薄化は、研削、湿式エッチング、乾式エッチング、または化学機械研磨を含む、ステップをさらに含む。
【0016】
一部の実施形態では、三次元半導体デバイスを形成するための方法は、マイクロプロセッサチップの第３の相互接続層を第１のメモリチップの第１の基板と接合するステップの後に第２の基板または第３の基板を薄化するステップであって、薄化は、研削、湿式エッチング、乾式エッチング、または化学機械研磨を含む、ステップをさらに含む。
【0017】
一部の実施形態では、マイクロプロセッサチップを形成するステップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を形成することを含む。
【0018】
一部の実施形態では、第１のメモリチップを形成するステップは、スタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリを形成することを含む。
【0019】
一部の実施形態では、第２のメモリチップを形成するステップはフラッシュメモリを形成することを含む。
【0020】
本開示の別の態様は、第１の基板における少なくとも１つのマイクロプロセッサデバイスと、少なくとも１つのマイクロプロセッサデバイスに配置される、少なくとも１つの第１の相互接続構造を備える第１の相互接続層とを備えるマイクロプロセッサチップを有する三次元（３Ｄ）半導体デバイスを提供する。３Ｄ半導体デバイスは、第２の基板における少なくとも１つのメモリセルと、少なくとも１つのメモリセルに配置される、少なくとも１つの第２の相互接続構造を備える第２の相互接続層とを有するメモリチップも備える。３Ｄ半導体デバイスでは、マイクロプロセッサチップの第１の相互接続層はメモリチップの第２の相互接続層と接合され、少なくとも１つのマイクロプロセッサデバイスは、少なくとも１つの第１の相互接続構造または少なくとも１つの第２の相互接続構造を通じて少なくとも１つのメモリセルと電気的に接続される。
【0021】
一部の実施形態では、三次元半導体デバイスは、マイクロプロセッサチップの第１の相互接続層とメモリチップの第２の相互接続層との間の接合境界面であって、誘電体から誘電体への接合と、金属から金属への接合とを含む接合境界面をさらに備える。
【0022】
一部の実施形態では、マイクロプロセッサチップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を備える。
【0023】
一部の実施形態では、メモリチップは、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、またはフラッシュメモリを備える。
【0024】
本開示の別の態様は、第１の基板における少なくとも１つのマイクロプロセッサデバイスと、少なくとも１つのマイクロプロセッサデバイスに配置される、少なくとも１つの第１の相互接続構造を備える第１の相互接続層とを備えるマイクロプロセッサチップを有する三次元（３Ｄ）半導体デバイスを提供する。３Ｄ半導体デバイスは、第２の基板における少なくとも１つの第１のメモリセルと、少なくとも１つの第１のメモリセルに配置される、少なくとも１つの第２の相互接続構造を備える第２の相互接続層とを有する第１のメモリチップも備える。３Ｄ半導体デバイスは、第３の基板における少なくとも１つの第２のメモリセルと、少なくとも１つの第２のメモリセルに配置される、少なくとも１つの第３の相互接続構造を備える第３の相互接続層とを有する第２のメモリチップをさらに備える。３Ｄ半導体デバイスでは、マイクロプロセッサチップの第１の相互接続層は第１のメモリチップの第２の基板と接合され、マイクロプロセッサチップの少なくとも１つのマイクロプロセッサデバイスは、少なくとも１つの第１の相互接続構造または少なくとも１つの第２の相互接続構造を通じて第１のメモリチップの少なくとも１つの第１のメモリセルと電気的に接続される。３Ｄ半導体デバイスでは、第２のメモリチップの第３の相互接続層は第１のメモリチップの第２の相互接続層と接合され、マイクロプロセッサチップの少なくとも１つのマイクロプロセッサデバイスは、少なくとも１つの第１の相互接続構造、少なくとも１つの第２の相互接続構造、または、少なくとも１つの第３の相互接続構造を通じて第２のメモリチップの少なくとも１つの第２のメモリセルと電気的に接続される。
【0025】
一部の実施形態では、三次元半導体デバイスでは、第１のメモリチップの少なくとも１つの第１のメモリセルは、少なくとも１つの第３の相互接続構造または少なくとも１つの第２の相互接続構造を通じて第２のメモリチップの少なくとも１つの第２のメモリセルと電気的に接続される。
【0026】
一部の実施形態では、三次元半導体デバイスは、第１の基板、第２の基板、または第３の基板を通じて延びる少なくとも１つの垂直相互接続構造であって、少なくとも１つの第１の相互接続構造、少なくとも１つの第２の相互接続構造、または少なくとも１つの第３の相互接続構造に電気的接続を提供する少なくとも１つの垂直相互接続構造をさらに備える。
【0027】
一部の実施形態では、三次元半導体デバイスは、少なくとも１つの垂直相互接続構造と電気的に接続される、第１の基板または第３の基板における少なくとも１つの入力／出力パッドも備える。
【0028】
一部の実施形態では、三次元半導体デバイスは、第２のメモリチップの第３の相互接続層と第１のメモリチップの第２の相互接続層との間の接合境界面であって、誘電体から誘電体への接合と、金属から金属への接合とを含む接合境界面をさらに備える。
【0029】
一部の実施形態では、三次元半導体デバイスは、マイクロプロセッサチップの第１の相互接続層と第１のメモリチップの第２の基板との間の接合境界面であって、誘電体から誘電体への接合と、金属から金属への接合とを含む接合境界面も備える。
【0030】
一部の実施形態では、マイクロプロセッサチップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を備える。
【0031】
一部の実施形態では、第１のメモリチップはスタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリを備える。
【0032】
一部の実施形態では、第２のメモリチップはフラッシュメモリを備える。
【0033】
本開示の他の態様が、本開示の記載、特許請求の範囲、および図面を考慮して、当業者によって理解され得る。
【0034】
本明細書に組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、さらに、本記載と一緒に、本開示の原理を説明するように供し、当業者に本開示を実施および使用させることができるように供する。
【図面の簡単な説明】
【0035】
【図1】本開示の一部の実施形態による例示の三次元（３Ｄ）集積回路（ＩＣ）デバイスの概略図である。
【図2】本開示の一部の実施形態による様々なプロセス段階におけるＣＰＵチップの概略的な断面図である。
【図3】本開示の一部の実施形態による様々なプロセス段階におけるＣＰＵチップの概略的な断面図である。
【図4A】本開示の一部の実施形態による様々なプロセス段階におけるＤＲＡＭチップの概略的な断面図である。
【図4B】本開示の一部の実施形態による様々なプロセス段階におけるＤＲＡＭチップの概略的な断面図である。
【図5】本開示の一部の実施形態による、ＣＰＵチップおよびＤＲＡＭチップを伴う例示の３ＤのＩＣデバイスの概略図である。
【図6】本開示の一部の実施形態による、ＣＰＵチップおよびＤＲＡＭチップを伴う３ＤのＩＣデバイスを形成するための例示の方法の流れ図である。
【図7】本開示の一部の実施形態による、ＣＰＵチップ、ＤＲＡＭチップ、およびＮＡＮＤチップを伴う例示の３ＤのＩＣデバイスの概略図である。
【図8】本開示の一部の実施形態による特定のプロセス段階におけるＤＲＡＭチップの概略的な断面図である。
【図9】本開示の一部の実施形態による特定のプロセス段階におけるＮＡＮＤチップの概略的な断面図である。
【図10】本開示の一部の実施形態による様々なプロセス段階における、ＤＲＡＭチップおよびＮＡＮＤチップを伴う例示の３ＤのＩＣデバイスの概略的な断面図である。
【図11】本開示の一部の実施形態による様々なプロセス段階における、ＤＲＡＭチップおよびＮＡＮＤチップを伴う例示の３ＤのＩＣデバイスの概略的な断面図である。
【図12】本開示の一部の実施形態による様々なプロセス段階における、ＤＲＡＭチップおよびＮＡＮＤチップを伴う例示の３ＤのＩＣデバイスの概略的な断面図である。
【図13】本開示の一部の実施形態による様々なプロセス段階における、ＮＡＮＤチップ、ＤＲＡＭチップ、およびＣＰＵチップを伴う例示の３ＤのＩＣデバイスの概略的な断面図である。
【図14】本開示の一部の実施形態による様々なプロセス段階における、ＮＡＮＤチップ、ＤＲＡＭチップ、およびＣＰＵチップを伴う例示の３ＤのＩＣデバイスの概略的な断面図である。
【図15】本開示の一部の実施形態による、ＮＡＮＤチップ、ＤＲＡＭチップ、およびＣＰＵチップを伴う３ＤのＩＣデバイスを形成するための例示の方法の流れ図である。
【発明を実施するための形態】
【0036】
本発明の特徴および利点は、同様の符号が全体を通じて対応する要素を特定している図面と併せて理解されるとき、以下に述べられている詳細な説明からより明らかとなる。図面では、同様の符号は、同一、機能的に同様、および／または構造的に同様の要素を概して指示している。要素が最初に現れる図面は、対応する符号における最も左の数字によって指示されている。
【0037】
本開示の実施形態は、添付の図面を参照して説明される。
【0038】
特定の構成および配置が検討されているが、これは例示の目的のためだけに行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても用いられ得ることは、当業者には明らかとなる。
【0039】
本明細書における「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含まない可能性のあることを指示することは留意されたい。さらに、このような文言は必ずしも同じ実施形態に言及しているわけではない。さらに、特定の特徴、構造、または特性が実施形態との関連で記載されているとき、明示的に記載されているかに拘わらず、他の実施形態と関連するこのような特徴、構造、または特性に影響を与えることは、当業者の知識の範囲内である。
【0040】
概して、用語は文脈における使用から少なくとも一部理解され得る。例えば、本明細書で使用されるような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数形の意味での任意の特徴、構造、または特性を記載するために使用できる、または、複数形の意味での特徴、構造、または特性の組み合わせを記載するために使用できる。同様に、「１つ」または「その」などの用語も、少なくとも一部で文脈に依存して、単数の使用を伝えるように、または、複数の使用を伝えるように理解され得る。また、「～に基づいて」という用語は、因子の排他的なセットを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明確に記載されていない追加の因子の存在を許容する可能性がある。
【0041】
本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味は、「～の上に」が何か「の上に直接的に」あることを意味するだけでなく、中間の特徴または層が間にある状態で何か「の上に」の意味も含むような幅広い様態で解釈されるべきであることは、容易に理解されるべきである。さらに「～の上方に」または「～にわたって」は、何か「の上方に」または「にわたって」を意味するだけでなく、中間の特徴または層が間にない状態で何か「の上方に」または「にわたって」ある（すなわち何かの上に直接）という意味も含み得る。
【0042】
さらに、「～の下に」、「～の下方に」、「下方」、「～の上方」、「上方」などの空間的に相対的な用語は、本明細書において、図に示されているように、ある要素または特徴の別の要素または特徴に対する関係を説明するように、記載の容易性のために使用され得る。空間的に相対的な用語は、図に描写されている配向に加えて、使用中またはプロセスステップにおけるデバイスの異なる配向を網羅するように意図されている。装置は他で配向されてもよく（９０度または他の配向で回転させられる）、本明細書で使用される空間的に相対的な記載はそれに応じて同様に解釈できる。
【0043】
本明細書で使用されているように、「基板」という用語は、後に続く材料の層が追加される材料に言及している。基板は「上」面と「底」面とを備える。基板の上面は、典型的には、半導体デバイスが形成される場所であり、そのため、他に述べられていない場合、半導体デバイスは基板の上側に形成される。底面は上面の反対であり、そのため、基板の底側は基板の上側の反対である。基板自体はパターン形成され得る。基板の上に追加される材料は、パターン形成され得る、または、パターン形成されないままであり得る。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの多彩な半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェーハなど、非導電性材料から作られてもよい。
【0044】
本明細書で使用されているように、「層」という用語は、厚さのある領域を含む材料の部分に言及している。層は、上側と、層の底側が基板に比較的近い底側とを有し、上側は基板から比較的離れている。層が、下に位置する構造もしくは上に位置する構造の全体にわたって延在し得る、または、下に位置する構造もしくは上に位置する構造の延在より小さい延在を有し得る。さらに、層は、連続的な構造の厚さより小さい厚さを有する一様または非一様で連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面に、底面に、または、それらの面の間の任意のセットの水平の平面の間に、位置させられ得る。層は、水平に、鉛直に、および／または、先細りの表面に沿って、延在することができる。基板は、層とでき、１つもしくは複数の層を備えることができ、ならびに／または、その上、その上方、および／もしくはその下方に１つまたは複数の層を有することができる。層が複数の層を備え得る。例えば、相互接続層が１つまたは複数の導電層および接触層（接点、相互接続線、および／または垂直相互接続アクセス（ＶＩＡ）が形成される）と、１つまたは複数の誘電層とを含み得る。
【0045】
本明細書で使用されているように、「名目的な／名目的に」という用語は、所望の値より大きいおよび／または小さい値の範囲と共に、製品またはプロセスの設計の局面の間に設定される、構成要素またはプロセスステップについての特性またはパラメータの所望または目的の値に言及している。値の範囲は、製造プロセスにおける若干の変化または公差によるためであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体デバイスと関連する特定の技術ノードに基づいて変化し得る所与の量の値を指示する。特定の技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を指示することができる。
【0046】
本明細書で使用されているように、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延びるように、横方向に配向された基板におけるメモリセルトランジスタ（本明細書では、ＮＡＮＤメモリストリングなど、「メモリストリング」と称される）の垂直に配向されたストリングを伴う半導体デバイスに言及している。本明細書で使用されているように、「垂直の」または「垂直に」という用語は、基板の横方向表面に対する名目上の直角を意味する。
【0047】
集積回路（ＩＣ）についての技術的な開発が半導体デバイスの性能における根本的な限界に近づくにつれて、能動デバイスおよび回路の複数の積み重ねられた層を含む三次元（３Ｄ）ＩＣは、従来の二次元（２Ｄ）のプレーナ型ＩＣの代わりになる魅力を提供する。３ＤのＩＣは、高密度、高帯域幅、低出力、および小さい形状因子を含む多くの便益を提供することができる。１つの可能な適用は、単一または複数のメモリチップを論理チップの上に積み重ねることであり、論理チップとメモリチップとは、例えば入力／出力（ＩＯ）といった数百個の相互接続を通じて通信でき、小さな消費電力で高帯域幅を可能にする。アーキテクチャおよびフロアプランを最適化することで、メモリチップと論理チップとの間の相互接続の長さは最小とされ、遅れの低減と帯域幅の向上とをもたらすことができる。
【0048】
Ｓｉ貫通電極（ＴＳＶ）が、３ＤのＩＣを構築するときの解決策として使用されている。ＴＳＶは、積み重ねられたチップ同士の間の通信を可能にするために鉛直の相互接続が（シリコン）基板を通じて形成される技術である。シリコン基板は薄化され得るが、特定の厚さが、機械的な強度を維持し、複数の積み重ねられた３ＤのＩＣに支持を提供するために必要とされる。シリコン基板の厚さ、および高アスペクト比ＶＩＡエッチングおよび金属充填における困難のため、ＴＳＶは、大きな横方向寸法およびピッチを有し、使用できるＴＳＶの数を制限し、それによって３ＤのＩＣの性能向上を制限してしまう。
【0049】
本開示による様々な実施形態は、製作方法と、他の３ＤのＩＣと比較して、より小さい大きさ、より大きい密度、より大きい帯域幅、および向上した性能（速さ／出力）を伴う対応する３ＤのＩＣデバイスとを提供する。ハイブリッド接合技術を使用することで、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＮＡＮＤフラッシュメモリ、または他の機能性チップが、数千個または数百万個の金属相互接続を通じて中央処理装置（ＣＰＵ）チップと集積され、例えばコンピュータオンチップといったスーパーチップを可能にすることができる。
【0050】
【0051】
図１は、本開示の一部の実施形態による例示の３ＤのＩＣデバイス１００の概略図を示している。３ＤのＩＣデバイス１００はマイクロプロセッサチップ１０１とメモリチップ１０３とを備え得る。一部の実施形態では、マイクロプロセッサチップ１０１は、例えば、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機（ＣＰＵ）といった、任意の適切なマイクロプロセッサであり得る。一部の実施形態では、メモリチップ１０３は、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、相変化メモリ、磁気ランダムアクセスメモリ、またはフラッシュメモリといった、任意の適切な揮発性または不揮発性のメモリであり得る。例として、マイクロプロセッサチップ１０１は、ＣＰＵチップとでき、ＣＰＵチップ１０１とも称され、メモリチップ１０３は、ＤＲＡＭチップとでき、ＤＲＡＭチップ１０３とも称される。ＣＰＵチップ１０１およびＤＲＡＭチップ１０３は、複数のＣＰＵ相互接続ＶＩＡ１０５および複数のＤＲＡＭ相互接続ＶＩＡ１０７をそれぞれ備え得る。ハイブリッド接合を通じて、ＤＲＡＭチップ１０３とＣＰＵ１０１とは３ＤのＩＣデバイス１００を形成するために一体に結合され得る。ＤＲＡＭチップ１０３およびＣＰＵチップ１０１は、ＣＰＵ／ＤＲＡＭ相互接続ＶＩＡ１０５／１０７を通じて一体に電気的に接続され得る。
【0052】
図２は、本開示の一部の実施形態による例示のＣＰＵチップ１０１の断面を示している。ＣＰＵチップ１０１はＣＰＵ基板２０２を備えることができ、ＣＰＵ基板２０２は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム、炭化ケイ素、ガラス、ＩＩＩ－Ｖ化合物、任意の他の適切な材料、またはそれらの任意の組み合わせを含み得る。
【0053】
ＣＰＵチップ１０１は、ＣＰＵ基板２０２の上に１つまたは複数のマイクロプロセッサデバイスまたはＣＰＵデバイス２０４を備え得る。ＣＰＵデバイスは、ＣＰＵ基板２０２の「上に」形成でき、ＣＰＵデバイス２０４の全体または一部が、ＣＰＵ基板２０２に（例えば、ＣＰＵ基板２０２の上面の下方に）、および／または、直接的にＣＰＵ基板２０２の上に、形成される。ＣＰＵデバイス２０４は、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード、抵抗、コンデンサ、インダクタなど、任意の適切な半導体デバイスを備え得る。半導体デバイスのうち、ｐ型および／またはｎ型のＭＯＳＦＥＴは、論理回路設計において広く実施されており、本開示におけるＣＰＵデバイス２０４についての例として使用される。
【0054】
ＣＰＵデバイス２０４は、ｐチャネル型ＭＯＳＦＥＴまたはｎチャネル型ＭＯＳＦＥＴのいずれかとでき、限定されることはないが、シャロートレンチアイソレーション（ＳＴＩ）（図２では示されていない）によって包囲される能動デバイス領域、ｎ型またはｐ型のドーピングで能動デバイス領域に形成されるウェル２０６、ゲート誘電体を含むゲートスタック２０８、ゲート導体、および／またはゲートハードマスクを備え得る。ＣＰＵデバイス２０４は、ソース／ドレイン延在および／またはハロー領域（図２では示されていない）と、ゲートスペーサ２１０と、ゲートスタックの各々の側面に位置するソース／ドレイン２１２とをも備え得る。ＣＰＵデバイス２０４は、ソース／ドレインの上部分においてケイ化物接触領域（図示されていない）をさらに備え得る。他の知られているデバイスがＣＰＵ基板２０２の上に形成されてもよい。ＣＰＵデバイス２０４の構造および製作方法は、当業者に知られており、本明細書では全体について組み込まれている。
【0055】
ＳＴＩは、リソグラフィおよびエッチングを用いて基板にパターン形成し、絶縁材料を充填し、基板２０２の上に同一平面の表面を形成するために絶縁材料を研磨することで形成できる。ＳＴＩのための絶縁材料には、酸化ケイ素、酸窒化ケイ素、ＴＥＯＳ、低温酸化物（ＬＴＯ）、高温酸化物（ＨＴＯ）、窒化ケイ素などがあり得る。ＳＴＩのための絶縁材料は、化学的蒸気堆積（ＣＶＤ）、物理的蒸気堆積（ＰＶＤ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、低圧化学蒸気堆積（ＬＰＣＶＤ）、高密度プラズマ（ＨＤＰ）化学蒸気堆積、急速熱化学蒸気堆積（ＲＴＣＶＤ）、金属有機化学蒸気堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング、熱酸化、熱窒化、またはそれらの組み合わせなどの技術を用いて堆積させられ得る。ＳＴＩの形成は、より良好な電気絶縁に向けて、配置された絶縁材料を圧縮するために、高温でのアニールのステップを含んでもよい。他のＳＴＩ構造が、当業者には明らかであるように用いられてもよい。
【0056】
ＣＰＵデバイス２０４のウェル２０６は、ｎチャネル型ＭＯＳＦＥＴのためのｐ型ドーピングと、ｐチャネル型ＭＯＳＦＥＴのためのｎ型ドーピングとを含むことができ、ｐ型ウェルおよびｎ型ウェルとそれぞれ呼ばれる。ウェル２０６のドーパントプロファイルおよび濃度はＣＰＵデバイス２０４のデバイス特性に影響を与える。低い閾電圧（Ｖｔ）を伴うＭＯＳＦＥＴデバイスについて、ウェル２０６は、より小さい濃度でドーピングでき、低電圧のｐ型ウェルまたは低電圧のｎ型ウェルを形成することができる。高いＶｔを伴うＭＯＳＦＥＴについて、ウェル２０６は、より大きい濃度でドーピングでき、高電圧ｐ型ウェルまたは高電圧ｎ型ウェルを形成することができる。一部の実施形態では、ｐ型基板２０２から電気的絶縁を提供するために、ディープｎ型ウェルが、高いＶｔを伴うｎ型チャネルＭＯＳＦＥＴについて、高電圧ｐ型ウェルの下に形成され得る。
【0057】
ｎ型ウェルの形成は、リン、ヒ素、アンチモン、および／またはそれらの任意の組み合わせなど、任意の適切なｎ型ドーパントを含み得る。ｐ型ウェルの形成は、例えばボロンといった任意の適切なｐ型ドーパントを含み得る。ドーパント混入は、活性化アニールが後に続くイオン注入を通じて、または、能動デバイス領域についてのエピタキシの間のその場でのドーピングを通じて達成され得る。
【0058】
ＣＰＵデバイス２０４のゲートスタック２０８は、ゲートスタック２０８がソース／ドレイン形成の前に配置およびパターン形成される「ゲートファースト」のスキームによって形成され得る。ＣＰＵデバイス２０４のゲートスタック２０８は、犠牲ゲートスタックが最初に形成され、次に、ソース／ドレイン形成の後に高ｋ誘電層およびゲート導体によって置き換えられ得る「置き換え」スキームによって形成されてもよい。
【0059】
一部の実施形態では、ゲート誘電体は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および／または、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜、酸化マグネシウム膜、もしくは酸化ランタン膜、および／またはその組み合わせなどの高ｋ誘電膜から作られ得る。ゲート誘電体は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、スパッタリング、ＭＯＣＶＤ、ＡＬＤ、熱酸化、熱窒化、またはそれらの組み合わせなど、任意の適切な方法によって配置され得る。
【0060】
一部の実施形態では、ゲート導体は、タングステン、コバルト、ニッケル、銅、もしくはアルミニウム、および／またはそれらの組み合わせなどの金属から作られ得る。一部の実施形態では、ゲート導体は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などの導電性材料も含み得る。ゲート導体は、例えば、スパッタリング、熱蒸着、電子ビーム蒸着、ＡＬＤ、ＰＶＤ、および／またはそれらの組み合わせといった、任意の適切な堆積方法によって形成され得る。
【0061】
一部の実施形態では、ゲート導体は、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコンなどの多結晶半導体、および任意の他の適切な材料、ならびに／またはそれらの組み合わせを含み得る。一部の実施形態では、多結晶材料は、ホウ素、リン、またはヒ素などの任意の適切な種類のドーパントと共に取り込むことができる。一部の実施形態では、ゲート導体はアモルファス半導体とすることもできる。
【0062】
一部の実施形態では、ゲート導体は、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、またはＡｌＳｉｘなどを含む金属シリサイドから作られ得る。金属シリサイド材料の形成は、金属層と、前述した同様の技術を用いる多結晶半導体とを形成することを含み得る。金属シリサイドの形成は、反応しなかった金属の除去が後に続く、堆積させられた金属層および多結晶半導体層に熱アニールプロセスを適用することをさらに含み得る。
【0063】
ゲートスペーサ２１０は、絶縁材料を堆積させ、次に異方性エッチングを実施することを通じて形成され得る。ゲートスペーサ２１０のための絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ＬＴＯ、ＨＴＯなどを含め、任意の絶縁体であり得る。ゲートスペーサ２１０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＡＬＤ、スパッタリング、またはそれらの組み合わせなどの技術を用いて堆積させられ得る。ゲートスペーサ２１０の異方性エッチングには、例えば反応性イオンエッチング（ＲＩＥ）といった乾式エッチングがある。
【0064】
ソース／ドレイン２１２の間のゲートスタック２０８の長さＬはＭＯＳＦＥＴの重要な特徴である。ゲート長さＬは、ＭＯＳＦＥＴの駆動電流の大きさを決定し、そのため論理回路のために積極的に縮小させられる。ゲート長さＬは約１００ｎｍ未満であり得る。一部の実施形態では、ゲート長さは約５ｎｍから約３０ｎｍの間の範囲にあり得る。このような小さい寸法を伴うゲートスタックのパターン形成は、非常に困難であり、光近接効果補正、二重露光および／または二重エッチング、自己整合二重パターン形成などを含む技術を使用することができる。
【0065】
一部の実施形態では、ＣＰＵデバイス２０４のソース／ドレイン２１２は高濃度ドーパントで取り込まれる。ｎ型ＭＯＳＦＥＴについて、ソース／ドレイン２１２のためのドーパントは、リン、ヒ素、アンチモン、および／またはそれらの任意の組み合わせなど、任意の適切なｎ型ドーパントを含み得る。ｐ型ＭＯＳＦＥＴについて、ソース／ドレイン２１２のためのドーパントは、例えばボロンといった任意の適切なｐ型ドーパントを含み得る。ドーパント混入は、ドーパント活性化アニールが後に続くイオン注入を通じて達成され得る。ソース／ドレイン２１２は、例えばシリコンといった基板２０２と同じ材料から作られ得る。一部の実施形態では、ＣＰＵデバイス２０４のソース／ドレイン２１２は、高性能を達成するために基板２０２と異なる材料から作られ得る。例えば、シリコン基板の上に、ｐ型ＭＯＳＦＥＴのためのソース／ドレイン２１２はＳｉＧｅを含むことができ、ｎ型ＭＯＳＦＥＴのためのソース／ドレイン２１２は炭素の取り込みを含むことができる。異なる材料を伴うソース／ドレイン２１２の形成は、ソース／ドレイン領域において基板材料をエッチバックすることと、エピタキシなどの技術を用いて新たなソース／ドレイン材料を配置することとを含み得る。ソース／ドレイン２１２のためのドーピングも、エピタキシの間のその場でのドーピングを通じて達成され得る。
【0066】
ＣＰＵデバイス２０４は、ゲートスタック２０８の各々の側面に沿って任意選択のソース／ドレイン延在および／またはハロー領域（図２に示されていない）も有し得る。ソース／ドレイン延在および／またはハロー領域は、ゲートスタックの下方の能動デバイス領域の内部に位置し、約０．５μｍ未満のチャネル長さを伴うＣＰＵデバイス２０４のためのより良好な短いチャネル制御のために主に実施される。ソース／ドレイン延在および／またはハロー領域の形成は、ソース／ドレイン２１２の形成と同様とできるが、最適なドーピングプロファイル、深さ、または濃度を得るために異なる埋め込み条件（例えば、ドーズ、角度、エネルギー、種類など）を使用してもよい。
【0067】
ＣＰＵデバイス２０４は、プレーナ型能動デバイス領域（図２に示されているような）を伴うＣＰＵ基板２０２の上に形成でき、ＭＯＳＦＥＴのチャネルおよび電流の方向はＣＰＵ基板２０２の上面と平行である。一部の実施形態では、ＣＰＵデバイスは、例えば、「ＦＩＮ」（図示されていない）のような形でのいわゆる「ＦＩＮＦＥＴ」といった、３Ｄ能動デバイス領域を伴うＣＰＵ基板２０２の上に形成されてもよく、その場合、ＭＯＳＦＥＴのゲートスタックはＦＩＮの周りに巻き付けられ、ＭＯＳＦＥＴのチャネルはＦＩＮの３つの側面（上部およびゲートの下の２つの側壁）に沿って位置する。ＦＩＮＦＥＴデバイスのための構造および方法は、当業者に知られており、本開示ではさらに詳述されていない。
【0068】
しかしながら、ＣＰＵデバイス２０４はＭＯＳＦＥＴに限定されない。例えばダイオード、抵抗、コンデンサ、インダクタ、ＢＪＴなどの他のデバイスの構造が、異なるマスク設計およびレイアウトを通じたＭＯＳＦＥＴ製作の間に同時に形成されてもよい。ＭＯＳＦＥＴ以外のデバイスを形成するために、例えば、異なるドーパントプロファイル、膜厚、または材料スタックなどを得るためのプロセスステップがＭＯＳＦＥＴのプロセスの流れに追加または修正され得る。一部の実施形態では、ＭＯＳＦＥＴ以外のＣＰＵデバイス２０４は、特定の回路要件を達成するために、追加の設計および／またはリソグラフィマスクレベルで製作されてもよい。
【0069】
一部の実施形態では、複数のＣＰＵデバイス２０４が、ＣＰＵチップ１０１の動作のための任意のデジタル回路、アナログ回路、および／または混合信号回路を形成するために使用できる。ＣＰＵチップ１０１は、例えば、命令によって特定される基本の算術動作、論理動作、制御動作、および入力／出力（Ｉ／Ｏ）動作を実施することができる。
【0070】
一部の実施形態では、ＣＰＵチップ１０１は、電気的接続を異なるＣＰＵデバイス２０４と外部デバイス（例えば、電力供給部、別のチップ、Ｉ／Ｏデバイスなど）との間に提供するために、ＣＰＵデバイス２０４の上方にＣＰＵ相互接続層２１４を備え得る。ＣＰＵ相互接続層２１４は、例えば、１つまたは複数の垂直接触構造２１６、および、１つまたは複数の横方向の導電線２１８といった、１つまたは複数の相互接続構造を備え得る。接触構造２１６および導電線２１８は、中間工程（ＭＯＬ）の相互接続および配線工程（ＢＥＯＬ）の相互接続など、任意の適切な種類の相互接続を幅広く含むことができる。ＣＰＵチップ１０１における接触構造２１６および導電線２１８は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、ケイ化物（ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＡｌＳｉｘなど）、またはそれらの任意の組み合わせなど、任意の適切な導電性材料を含み得る。導電性材料は、化学的蒸気堆積（ＣＶＤ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、物理的蒸気堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気メッキ、化学メッキ、スパッタリング、蒸着、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって堆積させられ得る。
【0071】
ＣＰＵ相互接続層２１４は絶縁層２２０をさらに含み得る。ＣＰＵ相互接続層２１４における絶縁層２２０は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドーピングされた酸化ケイ素（Ｆ－、Ｃ－、Ｎ－、またはＨ－のドーピングされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオングラス（ＳＯＧ）、多孔質ＳｉＣＯＨなどの低ｋ誘電材料、シルセスキオキサン（ＳＳＱ）、またはそれらの任意の組み合わせといった絶縁材料を含み得る。絶縁材料は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスによって堆積させられ得る。
【0072】
図２では、２つの導電レベル２２２（「金属レベル」とも称される）が例として示されており、各々の金属レベル２２２は、ＣＰＵ基板２０２から同じ距離に位置させられる同じ金属レベルの導電線２１８を伴う接触構造２１６および導電線２１８を備える。ＣＰＵチップ１０１のための金属レベル２２２の数は限定されておらず、ＣＰＵ性能のために任意の数で最適化され得る。
【0073】
ＣＰＵ相互接続層２１４は、ＣＰＵチップ１０１の底から上まで金属レベル２２２を積み重ねることで形成され得る。図２におけるＣＰＵチップ１０１の例では、底金属レベル２２２－１が最初に形成でき、次に、上方金属レベル２２２－２が底金属レベル２２２－１の上に形成できる。各々の金属レベル２２２の製作プロセスは、限定されることはないが、金属レベルに必要な厚さを伴う絶縁層２２０の一部分を配置することと、フォトリソグラフィを用いて絶縁層２２０のその一部分にパターン形成し、接触構造２１６および導電線２１８のための接触孔を形成するために乾式／湿式エッチングすることと、接触構造２１６および導電線２１８のための接触孔を充填するために導電性材料を配置することと、化学機械研磨（ＣＭＰ）または反応性イオンエッチング（ＲＩＥ）などの平坦化プロセスを用いて、接触孔の外の過剰な導電性材料を除去することとを含み得る。
【0074】
一部の実施形態では、最も上の導電線２１８はＣＰＵチップ１０１の上面２２３と同一平面にあり、最も上の導電線２１８は、別のチップまたは外部デバイスの上の導電線に直接的に接続できる。
【0075】
一部の実施形態では、最も上の導電線２１８は絶縁層２２０の内側に埋め込まれ、導電線２１８の上における絶縁材料が出荷または取り扱いの間にキズからの保護を提供する。最も上の導電線２１８への電気的接続は、金属ＶＩＡを形成することで、または、乾式／湿式エッチングを用いて絶縁層２２０をエッチバックするだけで、後で確立させることができる。
【0076】
図３は、本開示の一部の実施形態による、特定のプロセス段階における例示のＣＰＵチップ３００の断面を示している。ＣＰＵチップ３００は、ＣＰＵチップ１０１の上に配置された接合層３２４を備える。ＣＰＵチップ３００は複数のＣＰＵ相互接続ＶＩＡ１０５も備え、ＣＰＵ相互接続ＶＩＡ１０５は、接合層３２４を貫いて絶縁層２２０へと延び、ＣＰＵチップ１０１の導電線２１８との電気的接触を形成している。
【0077】
接合層３２４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせなどの誘電材料を含み得る。接合層３２４は、例えば、エポキシ樹脂、ポリイミド、乾燥膜、感光性ポリマなどの接着材料も含み得る。接合層３２４は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスによって形成され得る。
【0078】
ＣＰＵ相互接続ＶＩＡ１０５は、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、またはそれらの任意の組み合わせなどの金属を含み得る。ＣＰＵ相互接続ＶＩＡ１０５の金属は、化学的蒸気堆積（ＣＶＤ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、物理的蒸気堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気メッキ、化学メッキ、スパッタリング、蒸着、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって配置させられ得る。
【0079】
ＣＰＵ相互接続ＶＩＡ１０５の製作プロセスには、限定されることはないが、フォトリソグラフィ、湿式／乾式エッチング、平坦化（例えば、ＣＭＰまたはＲＩＥエッチバック）などがさらにあり得る。
【0080】
図４Ａは、本開示の一部の実施形態による例示のＤＲＡＭチップ１０３の断面を示している。ＤＲＡＭチップ１０３は、ＤＲＡＭ基板４０２と、ＤＲＡＭ周辺デバイス（図示されていない）と、ＤＲＡＭメモリセルと、ＤＲＡＭ相互接続層４１４とを備える。ＤＲＡＭ基板４０２はＣＰＵ基板２０２と同様とできる。ＤＲＡＭ相互接続層４１４は、ＣＰＵ相互接続層２１４と同様とでき、同様の材料および同様のプロセスを用いて形成され得る。例えば、ＤＲＡＭ相互接続層４１４の相互接続構造（接触構造４１６および導電線４１８など）および絶縁層４２０は、ＣＰＵ相互接続層２１４の相互接続構造（接触構造２１６および導電線２１８など）および絶縁層２２０とそれぞれ同様である。
【0081】
一部の実施形態では、ＤＲＡＭ周辺デバイスは、トランジスタ、ダイオード、コンデンサ、抵抗などの任意の能動的および／または受動的な半導体デバイスを備え得る。複数のＤＲＡＭ周辺デバイスは、ＤＲＡＭチップ１０３の動作を支持するための適切なデジタル周辺回路、アナログ周辺回路、および／または混合信号周辺回路を形成することができる。例えば、周辺回路は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ、チャージポンプ、タイミングと制御、および同様の回路を備え得る。ＤＲＡＭ周辺デバイスは、ＣＰＵデバイス２０４と同様とでき、同様のプロセスを用いて形成され得る。
【0082】
複数のＤＲＡＭメモリセルは、ＤＲＡＭメモリ配列、保存機能を提供するＤＲＡＭチップのコア領域として配置され得る。各々のＤＲＡＭメモリセルは、ＤＲＡＭデバイス４０４とＤＲＡＭコンデンサ４３０とを備える。ＤＲＡＭデバイス４０４はＣＰＵデバイス２０４と同様とでき、例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）といった任意の適切な半導体デバイスも備え得る。Ｎ型ＭＯＳＦＥＴは、ＤＲＡＭメモリセルにおいてアクセストランジスタとしてしばしば実施される。図４では、ＭＯＳＦＥＴは、ＤＲＡＭデバイス４０４の例として示されている。
【0083】
ＣＰＵデバイス２０４と同様に、ＤＲＡＭデバイス４０４は、限定されることはないが、シャロートレンチアイソレーション（ＳＴＩ）によって包囲される能動デバイス領域、ｎ型またはｐ型のドーピングで能動デバイス領域に形成されるウェル、ゲート誘電体を含むゲートスタック４０８、ゲート導体、および／またはゲートハードマスクも備え得る。ＤＲＡＭデバイス４０４は、ソース／ドレイン延在および／またはハロー領域と、ゲートスペーサ４１０と、ゲートスタックの各々の側面に位置するソース／ドレイン４１２とをも備え得る。ＣＰＵデバイス２０４は、ソース／ドレインの上部分においてケイ化物接触領域をさらに備え得る。簡潔性のために、ＤＲＡＭデバイス４０４のＳＴＩ、ウェル、延在／ハロー、およびケイ化物接触領域は図４に示されていない。他の知られているデバイスがＤＲＡＭ基板４０２の上に形成されてもよい。ＤＲＡＭデバイス４０４の構造および製作方法は、異なるデバイス性能のための変更（例えば、寸法、厚さ、ドーパント／濃度など）を伴うＣＰＵデバイス２０４と同様とできる。
【0084】
ＤＲＡＭデバイス４０４は、プレーナ型能動デバイス領域（図４に示されているような）を伴うＤＲＡＭ基板４０２の上に形成でき、ＭＯＳＦＥＴのチャネルおよび電流の方向はＤＲＡＭ基板４０２の上面と平行である。一部の実施形態では、ＤＲＡＭデバイス４０４は、例えば垂直ＭＯＳＦＥＴまたはゲートオールアラウンド型ＭＯＳＦＥＴといった３Ｄ能動デバイス領域を伴うＤＲＡＭ基板４０２の上に形成されてもよく、ＭＯＳＦＥＴのゲートスタックはシリコンピラーの周りに巻き付けられ、電流方向はＤＲＡＭ基板４０２に対して垂直である。垂直ＭＯＳＦＥＴおよびゲートオールアラウンド型ＭＯＳＦＥＴデバイスのための構造および方法は、当業者に知られており、本開示ではさらに詳述されていない。
【0085】
一部の実施形態では、ＤＲＡＭチップ１０３のＤＲＡＭコンデンサ４３０は、２つのコンデンサ電極４３４の間に挟まれたコンデンサ誘電層４３２を備え得る。コンデンサ誘電層４３２は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせなど、任意の適切な誘電材料を含み得る。コンデンサ誘電層４３２は、例えば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化ランタン、またはそれらの任意の組み合わせといった高ｋ誘電材料も含み得る。コンデンサ誘電層４３２は、熱酸化、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ、スパッタリング、ＭＯＣＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなど、任意の適切な方法によって配置され得る。コンデンサ電極４３４は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、および／またはそれらの任意の組み合わせなどの金属または金属化合物といった、任意の適切な導電性材料を含み得る。金属または金属化合物は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、スパッタリング、熱蒸着、電子ビーム蒸着、ＭＯＣＶＤ、および／またはＡＬＤなどの適切な堆積方法を用いて堆積させられ得る。
【0086】
一部の実施形態では、最も上の導電線４１８はＤＲＡＭチップ１０３の上面４２３と同一平面にあり、最も上の導電線４１８は、別のチップまたは外部デバイスの上の導電線に直接的に接続できる。
【0087】
一部の実施形態では、最も上の導電線４１８は絶縁層４２０の内側に埋め込まれ、導電線４１８の上における絶縁材料が出荷または取り扱いの間にキズからの保護を提供する。最も上の導電線４１８への電気的接続は、金属ＶＩＡを形成することで、または、乾式／湿式エッチングを用いて絶縁層４２０をエッチバックするだけで、後で確立させることができる。
【0088】
図４Ｂは、本開示の一部の実施形態による、特定のプロセス段階における例示のＤＲＡＭチップ４００の断面を示している。ＤＲＡＭチップ４００は、ＤＲＡＭチップ１０３と、ＤＲＡＭチップ１０３に配置された接合層４２４と、ＤＲＡＭチップ１０３のために形成された複数のＤＲＡＭ相互接続ＶＩＡ１０７とを備える。ＤＲＡＭ接合層４２４およびＤＲＡＭ相互接続ＶＩＡ１０７の構造および製作方法は、ＣＰＵ接合層３２４およびＣＰＵ相互接続ＶＩＡ１０５とそれぞれ同様である。
【0089】
ＤＲＡＭチップ１０３は、充電または放電させることができるＤＲＡＭコンデンサ４３０におけるデータの各々のビットを保存する。ＤＲＡＭメモリセルは、１つのＤＲＡＭコンデンサ４３０と１つのＤＲＡＭデバイス４０４（例えば、ｎ型ＭＯＳＦＥＴを使用するアクセストランジスタ）とを通常備える。ＤＲＡＭのメモリセルは長方形の配列で通常は配置され、ワード線がＤＲＡＭデバイス４０４のゲート電極に接続され、ビット線がＤＲＡＭデバイス４０４のドレインに接続される。
【0090】
揮発性メモリとして、ＤＲＡＭは、ＤＲＡＭコンデンサ４３０における保存ビットを保つためにデータのビットを周期的に書き換える。しかしながら、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルにおける４個または６個のトランジスタと比較して、ＤＲＡＭメモリセルははるかにより単純でより小さい。これは、ＤＲＡＭを非常に大きな密度に到達させ、１ビットあたりでＤＲＡＭをはるかにより安価にする。そのため、ＤＲＡＭは、低コストで大容量のメモリが必要とされるデジタル電子機器で広く使用されている。ＤＲＡＭについての最も大きい用途のうちの１つは、マイクロプロセッサ（例えば、ＣＰＵおよびＧＰＵ）におけるメインメモリである。
【0091】
従来、ＤＲＡＭチップはパッケージングの間にＣＰＵチップにワイヤ接合されている。ＤＲＡＭチップをＣＰＵチップの上に積み重ねる（または、逆もまた同様である）ことが、チップにおけるＩ／Ｏの数が増加するにつれて益々難しくなっている。Ｓｉ貫通電極（ＴＳＶ）は、より大きな相互接続密度を提供する能力を有する。しかしながら、ＴＳＶは、従来のＢＥＯＬでの銅のＶＩＡと比べて比較的大きい。また、接触ピッチがより小さくなるにつれて、アンダーフィルは過度に困難なポスト接合になる。
【0092】
本開示の一部の実施形態によれば、ＤＲＡＭチップ１０３は、ハイブリッド接合技術を使用してＣＰＵチップ１０１に接合できる。
【0093】
図５は、本開示の一部の実施形態による例示の３ＤのＩＣデバイス５００の断面を示している。３ＤのＩＣデバイス５００は、図１における３ＤのＩＣデバイス１００の例を示しており、ＤＲＡＭチップ１０３はＣＰＵチップ１０１と接合でき、ＣＰＵ／ＤＲＡＭの相互接続ＶＩＡ１０５／１０７を通じてＣＰＵチップ１０１と電気的に接続できる。
【0094】
一部の実施形態では、３ＤのＩＣデバイス５００は、ＣＰＵ相互接続層２１４の絶縁層２２０とＤＲＡＭ相互接続層４１４の絶縁層４２０との間に形成される接合境界面５３６を備え得る。相互接続ＶＩＡ１０５／１０７は、ＣＰＵ相互接続層２１４の任意の導電線２１８または接触構造２１６と、ＤＲＡＭ相互接続層４１４の任意の導電線４１８または接触構造４１６とを電気的に接続するために、接合境界面５２６において結合され得る。このようにして、ＣＰＵチップ１０１とＤＲＡＭチップ１０３とは電気的に接続され得る。
【0095】
一部の実施形態では、３ＤのＩＣデバイス５００は、ＣＰＵチップ３００の接合層３２４とＤＲＡＭチップ４００の接合層４２４との間に形成される接合境界面５３６を備え得る。この例では、相互接続ＶＩＡ１０５／１０７は、それぞれ接合層３２４／４２４を通じて延び、ＣＰＵ相互接続層２１４の任意の導電線２１８または接触構造２１６と、ＤＲＡＭ相互接続層４１４の導電線４１８または接触構造４１６との間の電気的接続も形成する。このようにして、ＣＰＵチップ１０１とＤＲＡＭチップ１０３とはここでも電気的に接続され得る。
【0096】
接合の後、ＣＰＵチップ１０１における任意のデバイスまたは回路は、ＤＲＡＭチップ１０３における任意のデバイスまたは回路に電気的に接続され得る。図５は、ＤＲＡＭチップ１０３がＣＰＵチップ１０１の上に接合される実施形態を示している。一部の実施形態では、ＣＰＵチップ１０１はＤＲＡＭチップ１０３の上に接合され得る。
【0097】
図６は、一部の実施形態による、図１～図５に示された３ＤのＩＣデバイスを形成するための例示の製作プロセス６００を示している。製作プロセス６００に示された動作が完全ではないことと、他の動作が、任意の図示されている動作の前、後、または間に実施され得ることとは、理解されるべきである。一部の実施形態では、例示の製作プロセス６００の一部のプロセスステップは、省略されてもよい、または、簡潔性のためにここでは記載されていない他のプロセスを含んでもよい。一部の実施形態では、方法６００のプロセスステップは、異なる順番で実施されてもよい、および／または、変化してもよい。
【0098】
図６に示されているように、製作プロセス６００は、マイクロプロセッサチップが第１の基板の上に形成されるプロセスステップＳ６１０において始まる。一部の実施形態では、マイクロプロセッサチップを形成するステップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を形成することを含む。例では、マイクロプロセッサチップは、ＣＰＵデバイス２０４とＣＰＵ相互接続層２１４とを備える図２に示されたＣＰＵチップ１０１であり得る。ＣＰＵチップのための製作プロセスは、ＣＰＵチップ１０１のための製作プロセスと同様であり得る。
【0099】
一部の実施形態では、複数のＣＰＵ相互接続ＶＩＡはＣＰＵチップ１０１のために形成され得る。ＣＰＵ相互接続ＶＩＡは、図３におけるＣＰＵ相互接続ＶＩＡ１０５とでき、同様の材料から作られ、同様のプロセスを用いて形成され得る。ＣＰＵ相互接続ＶＩＡは、ＣＰＵチップ１０１のための電気的接続を作るために形成される。相互接続ＶＩＡのための製作プロセスは、リソグラフィ、湿式／乾式エッチングを用いるトレンチ形成、トレンチの内への導電性材料の配置および充填、および、ＣＭＰなどの平坦化プロセスを用いてのトレンチの外の過剰な材料の除去を含む。
【0100】
一部の実施形態では、接合層はＣＰＵチップ１０１に配置され得る。接合層は、図３における接合層３２４とでき、同様の技術を用いて製作できる。
【0101】
プロセスステップＳ６２０において、メモリチップが第２の基板の上に形成される。一部の実施形態では、メモリチップを形成するステップは、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、またはフラッシュメモリを形成することを含む。例では、メモリチップは、ＤＲＡＭ周辺デバイスと、ＤＲＡＭメモリセルと、ＤＲＡＭ相互接続層４１４とを備える図４Ａに示されたＤＲＡＭチップ１０３であり得る。
【0102】
一部の実施形態では、複数のＤＲＡＭ相互接続ＶＩＡはＤＲＡＭチップ１０３のために形成され得る。ＤＲＡＭ相互接続ＶＩＡは、図４ＢにおけるＤＲＡＭ相互接続ＶＩＡ１０７とでき、同様の技術を用いて形成され得る。
【0103】
一部の実施形態では、接合層はＤＲＡＭチップ１０３に配置され得る。接合層は、図４Ｂにおける接合層４２４とでき、同様の技術を用いて製作できる。
【0104】
プロセスステップＳ６３０において、ＤＲＡＭチップは３ＤのＩＣデバイスを形成するためにＣＰＵチップに接合でき、３ＤのＩＣデバイスは図５における３ＤのＩＣデバイス５００であり得る。
【0105】
一部の実施形態では、ＣＰＵチップ１０１とＤＲＡＭチップ１０３とは、製品設計および製造戦略に応じて、ダイのレベル（例えば、ダイツーダイ、またはチップツーチップ）で、または、ウェーハのレベル（例えば、ウェーハツーウェーハ、またはチップツーウェーハ）で一体に接合できる。ウェーハのレベルにおける接合は大きな処理量を提供することができ、ＣＰＵチップ１０１を伴う第１の基板におけるすべてのダイ／チップは、ＤＲＡＭチップ１０３を伴う第２の基板と同時に結合させることができる。個々の３ＤのＩＣデバイス５００は、ウェーハ接合の後に切り出され得る。一方、ダイのレベルでの接合は、切り出しおよびダイ試験の後に実施でき、ＣＰＵチップ１０１およびＤＲＡＭチップ１０３の機能的なダイが最初に選択され、次に３ＤのＩＣデバイス１００を形成するために接合され、３ＤのＩＣデバイス５００のより大きな生産量を可能にすることができる。
【0106】
一部の実施形態では、ＤＲＡＭチップ１０３はひっくり返され、ＣＰＵチップの上方に位置決めされ得る（または、逆もまた同様である）。ＤＲＡＭチップ１０３のＤＲＡＭ相互接続層４１４は、ＣＰＵチップ１０１のＣＰＵ相互接続層２１４と並べられ得る。
【0107】
一部の実施形態では、ＤＲＡＭ相互接続層４１４をＣＰＵ相互接続層２１４と並べることが、ＤＲＡＭチップ１０３のＤＲＡＭ相互接続ＶＩＡ１０７を、ＣＰＵチップ１０１の対応するＣＰＵ相互接続ＶＩＡ１０５と並べられることで実施される。結果として、対応する相互接続ＶＩＡ同士が接合境界面５３６において接続でき、ＤＲＡＭチップ１０３はＣＰＵチップ１０１に電気的に接続できる。
【0108】
一部の実施形態では、ＣＰＵチップ１０１とＤＲＡＭチップ１０３とはハイブリッド接合によって結合され得る。ハイブリッド接合、特には金属／誘電体ハイブリッド接合は、直接接合技術（例えば、ハンダまたは接着剤などの中間層を使用することなく表面同士の間に接合を形成すること）とでき、これは、金属－金属の接合と、誘電体－誘電体の接合とを同時に得られる。図１および図５に示されているように、ＤＲＡＭチップ１０３はＣＰＵチップ１０１と結合され、それによって接合境界面５３６を形成することができる。
【0109】
一部の実施形態では、接合層は、ハイブリッド接合の前にＣＰＵチップ１０１および／またはＤＲＡＭチップ１０３の上に形成できる。接合層は、図３に示されたＣＰＵチップ１０１における接合層３２４と、図４ＢにおけるＤＲＡＭチップ１０３における接合層４２４とであり得る。接合層３２４／４２４は、例えば窒化ケイ素、酸窒化ケイ素、または酸化ケイ素といった誘電材料であり得る。接合境界面５３６において、接合は、金属から金属への接合に加えて、窒化ケイ素から窒化ケイ素への間、酸化ケイ素から酸化ケイ素への間、または窒化ケイ素から酸化ケイ素への間で起こり得る。一部の実施形態では、接合層は、例えばエポキシ樹脂、ポリイミド、乾燥膜など、接合強度を高めるための接着材料も含み得る。
【0110】
一部の実施形態では、処理プロセスが接合境界面５３６における接合強度を高めるために使用され得る。処理プロセスは、絶縁層２２０／４２０の表面が化学的接合を形成するように、ＤＲＡＭ相互接続層４１４の表面とＣＰＵ相互接続層２１４の表面とを準備することができる。処理プロセスには、例えば、プラズマ処理（例えば、Ｆ、Ｃｌ、またはＨを含むプラズマで）または化学的プロセス（例えば、ギ酸）があり得る。一部の実施形態では、処理プロセスは、真空または不活性雰囲気（例えば、窒素またはアルゴンによる）における約２５０℃から約６００℃までの温度において実施され得る熱処理を含み得る。熱プロセスは、ＣＰＵ相互接続ＶＩＡ１０５とＤＲＡＭ相互接続ＶＩＡ１０７との間に金属間拡散をもたらす可能性がある。結果として、相互接続ＶＩＡの対応する対における金属材料は、接合プロセスの後、互いと混合され得る、または、合金を形成し得る。
【0111】
一部の実施形態では、この第１の基板および／または第２の基板は接合の後に薄化され得る。一部の実施形態では、ハンドルウェハ（例えば、ガラス、プラスチック、またはシリコン）が、薄化プロセスの前に第１の基板または第２の基板に取り付けられ得る。一部の実施形態では、基板薄化プロセスは、研削、乾式エッチング、湿式エッチング、および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含み得る。
【0112】
【0113】
図７は、本開示の一部の実施形態による例示の３ＤのＩＣデバイス７００の概略図を示している。３ＤのＩＣデバイス７００は、マイクロプロセッサチップと、第１のメモリチップと、第２のメモリチップとを備え得る。一部の実施形態では、マイクロプロセッサチップは、例えば、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機（ＣＰＵ）といった、任意の適切なマイクロプロセッサであり得る。例では、マイクロプロセッサチップは、図１～図３に示されているマイクロプロセッサチップ１０１と同様とでき、ＣＰＵチップ１０１とも称される。一部の実施形態では、第１のメモリチップは、例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）といった、任意の揮発性メモリであり得る。例では、第１のメモリチップは、図１、図４Ａ、および図４Ｂに示されているメモリチップ１０３と同様とでき、ＤＲＡＭチップ１０３とも称される。一部の実施形態では、第２のメモリチップは、相変化メモリ、磁気ランダムアクセスメモリ、フラッシュメモリなど、任意の適切な不揮発性メモリであり得る。例では、第２のメモリチップは、ＮＡＮＤフラッシュメモリとでき、ＮＡＮＤチップ７４０とも称される。
【0114】
ＣＰＵチップ１０１は、第１の実施形態におけるものと同様であり、図１および図３に描写されている複数のＣＰＵ相互接続ＶＩＡ１０５を備える。ＮＡＮＤチップ７４０は複数のＮＡＮＤ相互接続ＶＩＡ７４２も備える。ＤＲＡＭチップ１０３は、ＤＲＡＭチップ１０３の上側および底側のそれぞれに複数のＤＲＡＭ相互接続ＶＩＡ１０７ｆおよび１０７ｂを備える。チップの「上」側は、機能的デバイス（例えば、トランジスタ、ダイオードなど）が製作される側面と称される。チップの「下」側は上側の反対である。
【0115】
ハイブリッド接合を通じて、ＮＡＮＤチップ７４０と、ＤＲＡＭチップ１０３と、ＣＰＵ１０１とは３ＤのＩＣデバイス７００を形成するために一体に結合され得る。ＤＲＡＭチップ１０３とＣＰＵチップ１０１とはＣＰＵ／ＤＲＡＭ相互接続ＶＩＡ１０５／１０７ｂを通じて一体に電気的に接続でき、一方、ＤＲＡＭチップ１０３とＮＡＮＤチップ７４０とはＤＲＡＭ／ＮＡＮＤ相互接続ＶＩＡ１０７ｆ／７４２を通じて一体に電気的に接続できる。
【0116】
図８は、本開示の一部の実施形態による、特定のプロセス段階における例示のＤＲＡＭチップ８００の断面を示している。ＤＲＡＭチップ８００は、ＤＲＡＭチップ１０３と、ＤＲＡＭチップ１０３に配置された接合層４２４と、ＤＲＡＭチップ１０３の上側に形成された複数のＤＲＡＭ相互接続ＶＩＡ１０７ｆとを備える図４ＢにおけるＤＲＡＭチップ４００と同様であり得る。
【0117】
一部の実施形態では、ＤＲＡＭチップ８００はＤＲＡＭ基板接触部８４４も備える。ＤＲＡＭ基板接触部８４４は、接触構造４１６と同様の材料およびプロセスを用いて形成できる。ＤＲＡＭ基板接触部８４４は、電気的接続をＤＲＡＭ基板４０２に提供することができる。一部の実施形態では、接触構造４１６および導電線４１８を伴う複数の金属レベルは基板接触部８４４と接続され得る。
【0118】
一部の実施形態では、ＤＲＡＭ基板４０２は、ＤＲＡＭデバイス４０４の製作の前に両側で研磨され得る。この例では、ＤＲＡＭ基板４０２は、高品質の半導体デバイスのために滑らかな表面を提供するために、両方が研磨および処理された上側および底側における表面を備える。一部の実施形態では、ＤＲＡＭ基板４０２は、標準的なウェーハ厚さ（シリコン基板については約７００μｍ）から、例えば２００ｍｍのシリコンウェーハについての約２００μｍの厚さといった、後の構造を支持するのに十分な機械的強度のある厚さまで薄化され得る。
【0119】
図９は、本開示の一部の実施形態による、特定のプロセス段階における例示のＮＡＮＤチップ９００の断面を示している。ＮＡＮＤチップ９００は、ＮＡＮＤチップ７４０と、ＮＡＮＤチップ７４０に配置される接合層９２４と、複数のＮＡＮＤ相互接続ＶＩＡ７４２とを備えることができ、ＮＡＮＤ相互接続ＶＩＡ７４２は、接合層９２４を通じて延び、ＮＡＮＤチップ７４０との電気的接続を形成する。
【0120】
ＮＡＮＤチップ７４０は、ＮＡＮＤ基板９０２と、周辺デバイス（図示されていない）と、ＮＡＮＤメモリセルと、ＮＡＮＤ相互接続層９１４とを備え得る。ＮＡＮＤ基板９０２はＣＰＵ基板２０２と同様とできる。ＮＡＮＤ相互接続層９１４は、ＣＰＵ相互接続層２１４と同様とでき、同様の材料および同様のプロセスを用いて形成され得る。例えば、ＮＡＮＤ相互接続層９１４の相互接続構造（例えば、接触構造９１６および導電線９１８）および絶縁層９２０は、ＣＰＵ相互接続層２１４の相互接続構造（例えば、接触構造２１６および導電線２１８）および絶縁層２２０とそれぞれ同様である。
【0121】
一部の実施形態では、ＮＡＮＤ周辺デバイスは、トランジスタ、ダイオード、コンデンサ、抵抗などの任意の能動的および／または受動的な半導体デバイスを備え得る。複数のＮＡＮＤ周辺デバイスは、ＮＡＮＤチップ７４０の動作を支持するための適切なデジタル周辺回路、アナログ周辺回路、および／または混合信号周辺回路を形成することができる。例えば、周辺回路は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ、チャージポンプ、タイミングと制御、および同様の回路を備え得る。ＮＡＮＤ周辺デバイスは、ＣＰＵデバイス２０４と同様とでき、同様のプロセスを用いて形成され得る。
【0122】
ＮＡＮＤチップ９００における構成要素の空間的関係をさらに図示するために、ｘ軸およびｙ軸が図９に加えられていることは留意されたい。基板９０２は、ｘ方向（横方向または幅方向）において横に延びる２つの横方向表面（例えば、上面および底面）を備える。本明細書で使用されているように、１つの構成要素（例えば、層またはデバイス）が半導体デバイス（例えば、ＮＡＮＤチップ９００）の別の構成要素（例えば、層またはデバイス）の「上」にあるのか、「上方」にあるのか、「下方」にあるのかは、基板がｙ方向において半導体デバイスの最も下の平面に位置付けられるとき、ｙ方向（垂直方向または厚さ方向）において半導体デバイス（例えば、基板９０２）の基板に対して決定される。空間的な関係を説明するための同じ概念は、本開示を通じて適用されている。
【0123】
一部の実施形態では、ＮＡＮＤチップ７４０は、ＮＡＮＤメモリセルがＮＡＮＤメモリストリング９４６を備える３ＤのＮＡＮＤフラッシュメモリであり得る。ＮＡＮＤメモリストリング９４６は、複数の導体層９４８および誘電層９５０の対を貫いて延びている。複数の導体層／誘電層の対は、本明細書では「交互の導体／誘電体の積み重ね」９５２とも称される。交互の導体／誘電体の積み重ね９５２における導体層９４８および誘電層９５０は垂直方向において交互になっている。別の言い方をすれば、交互の導体／誘電体の積み重ね９５２の上または下におけるものを除いて、各々の導体層９４８は、両側における２つの誘電層９５０によって挟まれ、各々の誘電層９５０は、両側における２つの導体層９４８によって挟まれ得る。導体層９４８は同じ厚さまたは異なる厚さを各々有し得る。同様に、誘電層９５０は同じ厚さまたは異なる厚さを各々有し得る。一部の実施形態では、交互の導体／誘電体の積み重ね９５２は、導体層／誘電層の対と異なる材料および／または厚さを伴うより多くの導体層またはより多くの誘電層を備える。導体層９４８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、Ｎｉ、ドーピングされたケイ素、ケイ化物（例えば、ＮｉＳｉｘ、ＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ）、またはそれらの任意の組み合わせなど、導体材料を含み得る。誘電層９５０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせなどの誘電材料を含み得る。
【0124】
図９に示されているように、各々のＮＡＮＤメモリストリング９４６は半導体チャネル９５４とメモリ膜９５６とを備え得る。一部の実施形態では、半導体チャネル９５４は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜９５６は、トンネル層、蓄積層（「電荷トラップ／蓄積層」としても知られている）、および遮断層を含む複合層である。各々のＮＡＮＤメモリストリング９４６は円筒形（例えば、柱の形）を有し得る。半導体チャネル９５４、トンネル層、蓄積層、および遮断層は、一部の実施形態によれば、この順番で柱の中心から外面に向かう方向に沿って配置される。トンネル層は、酸化ケイ素、窒化ケイ素、またはそれらの任意の組み合わせを含み得る。遮断層は、酸化ケイ素、窒化ケイ素、高い誘電率（高ｋ）の誘電体、またはそれらの任意の組み合わせを含み得る。蓄積層は、窒化ケイ素、酸窒化ケイ素、ケイ素、またはそれらの任意の組み合わせを含み得る。一部の実施形態では、メモリ膜９５６はＯＮＯ誘電体（例えば、酸化ケイ素を含むトンネル層、窒化ケイ素を含む蓄積層、および酸化ケイ素を含む遮断層）を含む。
【0125】
一部の実施形態では、ＮＡＮＤメモリストリング９４６は、複数の制御ゲート（各々がＮＡＮＤメモリストリング９４６のためのワード線の一部である）をさらに備える。交互の導体／誘電体の積み重ね９５２における各々の導体層９４８は、ＮＡＮＤメモリストリング９４６の各々のメモリセルのための制御ゲートとして作用できる。図９に示されているように、ＮＡＮＤメモリストリング９４６は、ＮＡＮＤメモリストリング９４６の下方端において下方選択ゲート９５８（例えば、ソース選択ゲート）を備え得る。ＮＡＮＤメモリストリング９４６は、ＮＡＮＤメモリストリング９４６の上方端において上選択ゲート９６０（例えば、ドレイン選択ゲート）も備え得る。本明細書で使用されているように、構成要素（例えば、ＮＡＮＤメモリストリング９４６）の「上方端」は、ｙ方向においてＮＡＮＤ基板９０２から遠くに離れた端であり、構成要素（例えば、ＮＡＮＤメモリストリング９４６）の「下方端」は、ｙ方向においてＮＡＮＤ基板９０２により近い端である。図９に示されているように、各々のＮＡＮＤメモリストリング９４６について、ドレイン選択ゲート９６０はソース選択ゲート９５８の上方にあり得る。一部の実施形態では、選択ゲート９５８／９６０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドーピングされたケイ素、ケイ化物、またはそれらの任意の組み合わせなど、導体材料を含む。
【0126】
一部の実施形態では、ＮＡＮＤチップ７４０は、エピタキシャル層９６２をＮＡＮＤメモリストリング９４６の半導体チャネル９５４の下方端に備える。エピタキシャル層９６２はケイ素などの半導体材料を含み得る。エピタキシャル層９６２は、ＮＡＮＤ基板９０２における半導体層９６４からエピタキシャル成長させられ得る。半導体層９６４は、ドーピングされ得ない、ｐ型またはｎ型のドーパントによって、一部ドーピングされ得る（厚さ方向および／または幅方向において）、または完全にドーピングされ得る。各々のＮＡＮＤメモリストリング９４６について、エピタキシャル層９６２は本明細書において「エピタキシャルプラグ」と称される。各々のＮＡＮＤメモリストリング９４６の下方端におけるエピタキシャルプラグ９６２は、半導体チャネル９５４と、半導体層９６４のドーピングされた領域との両方に接触することができる。エピタキシャルプラグ９６２は、ＮＡＮＤメモリストリング９４６の下方端における下方選択ゲート９５８のチャネルとして機能することができる。
【0127】
一部の実施形態では、アレイデバイスは、階段構造領域において複数のワード線接触部９６６をさらに備える。各々のワード線接触部９６６は、メモリセルを個別に制御するために交互の導体／誘電体の積み重ね９５２における対応する導体層９４８との電気接触を形成することができる。ワード線接触部９６６は、接触孔を乾式／湿式エッチングし、続いて、例えばＷ、Ｔｉ、ＴｉＮ、Ｃｕ、ＴａＮ、Ａｌ、Ｃｏ、Ｎｉ、またはそれらの任意の組み合わせといった導体で充填することによって形成できる。
【0128】
図９に示されているように、ＮＡＮＤチップ７４０は、ＮＡＮＤメモリストリング９４６の半導体チャネル９５４へのアクセスを個別に提供するために、ＮＡＮＤメモリストリング９４６の上に形成されるビット線接触部９６８も備える。
【0129】
ワード線接触部９６６およびビット線接触部９６８に接続される導電線は、ＮＡＮＤチップ７４０のワード線およびビット線を形成する。典型的には、ワード線およびビット線は互いに対して直角に（例えば、それぞれ行および列において）位置させられ、メモリの「配列」を形成する。
【0130】
一部の実施形態では、ＮＡＮＤチップ９００はＮＡＮＤ基板接触部９４４も備える。ＮＡＮＤ基板接触部９４４は、接触構造９１６と同様の材料およびプロセスを用いて形成できる。ＮＡＮＤ基板接触部９４４は、ＮＡＮＤチップ９００の上面９００ｔからＮＡＮＤ相互接続ＶＩＡ７４２を通じたＮＡＮＤ基板９０２への電気的接続を提供することができる。一部の実施形態では、接触構造９１６および導電線９１８を伴う複数の金属レベルは基板接触部９４４を接続するときに使用され得る。
【0131】
図１０は、本開示の一部の実施形態による例示の３ＤのＩＣデバイス１０００の断面を示している。３ＤのＩＣデバイス１０００はＤＲＡＭチップ１０３とＮＡＮＤチップ７４０とを備え、ＮＡＮＤチップ７４０は、図５における３ＤのＩＣデバイス５００のために使用される構造および方法と同様に、ＤＲＡＭチップ１０３と接合され得る。ＮＡＮＤチップ７４０とＤＲＡＭチップ１０３とは、３ＤのＩＣデバイス１０００を形成するために、ダイ／チップのレベルまたはウェーハのレベルにおいて一体に接合され得る。ＮＡＮＤ相互接続ＶＩＡ７４２およびＤＲＡＭ相互接続ＶＩＡ１０７ｆは、接合の後に電気的接続を形成することができる。
【0132】
一部の実施形態では、３ＤのＩＣデバイス１０００は、ＤＲＡＭ相互接続層４１４の絶縁層４２０とＮＡＮＤ相互接続層９１４の絶縁層９２０との間に形成される第１の接合境界面１０７０を備え得る。相互接続ＶＩＡ１０７ｆ／７４２は、ＤＲＡＭ相互接続層４１４の導電線４１８／接触構造４１６を、ＮＡＮＤ相互接続層９１４の導電線９１８／接触構造９１６と電気的に接続するために、第１の接合境界面１０７０において結合され得る。このようにして、ＤＲＡＭチップ１０３とＮＡＮＤチップ７４０とは電気的に接続され得る。
【0133】
一部の実施形態では、３ＤのＩＣデバイス１０００は、ＤＲＡＭチップ８００の接合層４２４とＮＡＮＤチップ９００の接合層９２４との間に形成される第１の接合境界面１０７０を備え得る。この例では、相互接続ＶＩＡ１０７ｆ／７４２は、それぞれ接合層４２４／９２４を通じて延び、ＤＲＡＭ相互接続層４１４の導電線４１８／接触構造４１６と、ＮＡＮＤ相互接続層９１４の導電線９１８／接触構造９１６との間の電気的接続も形成する。このようにして、ＤＲＡＭチップ１０３におけるデバイスおよび回路とＮＡＮＤチップ７４０とは電気的に接続され得る。
【0134】
一部の実施形態では、３ＤのＩＣデバイス１０００は、導電線４１８に接続されるＤＲＡＭ基板接触部８４４およびＤＲＡＭチップ１０３の接触構造４１６を備え得る。一部の実施形態では、３ＤのＩＣデバイス１０００は、導電線９１８に接続されるＮＡＮＤ基板接触部９４４およびＮＡＮＤチップ７４０の接触構造９１６を備え得る。
【0135】
一部の実施形態では、３ＤのＩＣデバイス１０００は、ＤＲＡＭ／ＮＡＮＤ相互接続ＶＩＡ１０７ｆ／７４２ＤＲＡＭ／ＮＡＮＤを通じて第１の接合境界面１０７０においてＮＡＮＤ基板接触部９４４に接続されるＤＲＡＭ基板接触部８４４を備え得る。一部の実施形態では、３ＤのＩＣデバイス１０００は、導電線９１８に接続されるＤＲＡＭ基板接触部８４４およびＮＡＮＤチップ７４０の接触構造９１６を備え得る。一部の実施形態では、３ＤのＩＣデバイス１０００は、導電線４１８に接続されるＮＡＮＤ基板接触部９４４およびＤＲＡＭチップ１０３の接触構造４１６を備え得る。これらの例では、電気的接続は第１の接合境界面１０７０を横切る。
【0136】
接合の後、ＤＲＡＭチップ１０３における任意のデバイスまたは回路は、ＮＡＮＤチップ７４０における任意のデバイスまたは回路に電気的に接続され得る。図１０は、ＮＡＮＤチップ７４０がＤＲＡＭチップ１０３の上に接合される実施形態を示している。一部の実施形態では、ＤＲＡＭチップ１０３はＮＡＮＤチップ７４０の上に接合され得る。
【0137】
図１１は、本開示の一部の実施形態による例示の３ＤのＩＣデバイス１１００の断面を示している。３ＤのＩＣデバイス１１００は、３ＤのＩＣデバイス１０００（図１０）のＤＲＡＭ基板４０２に形成される垂直相互接続構造（Ｓｉ貫通電極（ＴＳＶ）とも称される）１１７２を備え、ＴＳＶ１１７２はＤＲＡＭ基板接触部８４４との電気的接続を形成する。
【0138】
一部の実施形態では、電気的接続がＴＳＶ１１７２、ＤＲＡＭ基板接触部８４４、導電線４１８、および／またはＤＲＡＭチップの接触構造４１６の間に形成され得る。この例では、ＤＲＡＭチップ１０３における任意のデバイスまたは回路がＴＳＶ１１７２を通じて底面４０２ｂに電気的に配線され得る。
【0139】
一部の実施形態では、電気的接続がＴＳＶ１１７２、ＤＲＡＭ基板接触部８４４、およびＤＲＡＭ／ＮＡＮＤ相互接続ＶＩＡ１０７ｆ／７４２の間に形成され得る。このようにして、電気的接続が、ＮＡＮＤチップ７４０の接触構造９１６、導電線９１８、または基板接触部９４４を用いる様々な電気的経路を通じて、ＤＲＡＭチップ１０３のＴＳＶ１１７２からＮＡＮＤチップ７４０における任意のデバイスまたは回路へと確立され得る。
【0140】
一部の実施形態では、ＴＳＶ１１７２は、研削、ＣＭＰ、ＲＩＥ、湿式化学エッチングなどを用いてＤＲＡＭ基板４０２を薄化した後に形成され得る。一部の実施形態では、保護膜が、ＤＲＡＭ基板４０２における薄化プロセスの前に３ＤのＩＣデバイス１１００にわたって配置され得る。保護膜は、フォトレジスト、ポリイミド、酸化ケイ素、窒化ケイ素などを含むことができ、薄化プロセスの後に除去され得る。
【0141】
一部の実施形態では、３ＤのＩＣデバイス１１００は、ＮＡＮＤ基板９０２において、３ＤのＩＣデバイス１１００の表面１１００ｔからのＳｉ貫通電極（ＴＳＶ）１１７２を備えてもよく（図１１では示されていない）、ＴＳＶ１１７２はＮＡＮＤ基板接触部９４４との電気的接続を形成することができる。一部の実施形態では、電気的接続がＴＳＶ１１７２、ＮＡＮＤ基板接触部９４４、導電線９１８、および／またはＮＡＮＤチップ７４０の接触構造９１６の間に形成され得る。この例では、ＮＡＮＤチップ７４０における任意のデバイスまたは回路がＴＳＶ１１７２を通じて表面１１００ｔに電気的に配線され得る。一部の実施形態では、電気的接続がＮＡＮＤ基板９０２におけるＴＳＶ１１７２、ＮＡＮＤ基板接触部９４４、およびＤＲＡＭ／ＮＡＮＤ相互接続ＶＩＡ１０７ｆ／７４２の間に形成され得る。このようにして、電気的接続が、ＤＲＡＭチップ１０３の接触構造４１６、導電線４１８、または基板接触部８４４を用いる様々な電気的経路を通じて、ＮＡＮＤチップ７４０のＴＳＶ１１７２からＤＲＡＭチップ１０３における任意のデバイスまたは回路へと確立され得る。
【0142】
図１２は、本開示の一部の実施形態による例示の３ＤのＩＣデバイス１２００の断面を示している。３ＤのＩＣデバイス１２００は、図１１における３ＤのＩＣデバイス１１００の底面４２０ｂに形成された接合層１２２４および複数のＤＲＡＭ相互接続ＶＩＡ１０７ｂを備え、ＤＲＡＭ相互接続ＶＩＡ１０７ｂは接合層１２２４を貫いて延びている。接合層１２２４およびＤＲＡＭ相互接続ＶＩＡ１０７ｂは、接合層４２４およびＤＲＡＭ相互接続ＶＩＡ１０７ｆと同様であり、同様の材料およびプロセスによって形成される。
【0143】
一部の実施形態では、ＤＲＡＭ相互接続ＶＩＡ１０７ｂがＴＳＶ１１７２に配置され、ＴＳＶ１１７２との電気的接続を形成する。図１２では、簡潔性のために、すべてのＴＳＶ１１７２がＤＲＡＭ相互接続ＶＩＡ１０７ｂとの電気的接続を示すために描かれているわけではない。
【0144】
図１３は、本開示の一部の実施形態による例示の３ＤのＩＣデバイス１３００の断面を示している。３ＤのＩＣデバイス１３００は、３ＤのＩＣデバイス１２００（図１２に示されている）と、ＣＰＵチップ３００（図３に示されている）とを備え、３ＤのＩＣデバイス１２００は、第２の接合境界面１３７６でＣＰＵチップ３００に接合されている。ＣＰＵチップ３００におけるＣＰＵ相互接続ＶＩＡ１０５は、３ＤのＩＣデバイス１２００におけるＤＲＡＭ相互接続ＶＩＡ１０７ｂと電気的に接続している。３ＤのＩＣデバイス１２００とＣＰＵチップ３００とは、３ＤのＩＣデバイス１３００を形成するために、ダイ／チップのレベルまたはウェーハのレベルにおいて一体に接合され得る。
【0145】
一部の実施形態では、３ＤのＩＣデバイス１３００は、ＣＰＵ相互接続層２１４の絶縁層２２０と３ＤのＩＣデバイス１２００のＤＲＡＭ基板４０２との間に形成される第２の接合境界面１３７６を備え得る。相互接続ＶＩＡ１０７ｂ／１０５は、ＣＰＵ相互接続層２１４の導電線２１８／接触構造２１６を３ＤのＩＣデバイス１２００のＴＳＶ１７２と電気的に接続するために、第２の接合境界面１３７６において結合され得る。このようにして、ＣＰＵチップ１０１とＤＲＡＭチップ１０３とは電気的に接続され得る。ＴＳＶ１１７２を通じて、ＣＰＵ／ＤＲＡＭチップ１０１／１０３におけるＤＲＡＭ基板接触部８４４、導電線２１８／４１８、および／または接触構造２１６／４１６、ＤＲＡＭチップ１０３における任意のデバイスおよび回路は、ＣＰＵチップ１０１における任意のデバイスおよび回路と電気的に接続され得る。
【0146】
一部の実施形態では、ＣＰＵチップ１０１は、ＤＲＡＭ基板接触部８４４と同様のＣＰＵ基板接触部（図１３には示されていない）も備え得る。ＣＰＵ基板接触部は、ＤＲＡＭチップ１０３とＣＰＵチップ１０１との間に、または、ＣＰＵチップ１０１の内部に、さらなる電気経路を提供することができる。
【0147】
一部の実施形態では、ＤＲＡＭ基板４０２は底面４０２ｂ（図１３に示されていない）における誘電層も備え得る。第２の接合境界面１３７６は、ＤＲＡＭ基板４０２の底面４０２ｂにおける誘電層とＣＰＵ相互接続層２１４の絶縁層２２０との間に形成され得る。ＤＲＡＭ基板４０２の底面４０２ｂにおける誘電層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを備え得る。
【0148】
一部の実施形態では、３ＤのＩＣデバイス１３００は、ＤＲＡＭチップ１０３の接合層１２２４とＣＰＵチップ３００の接合層３２４との間に形成される第２の接合境界面１３７６を備え得る。この例では、相互接続ＶＩＡ１０７ｂ／１０５は、それぞれ接合層３２４／１２２４を通じて延び、ＤＲＡＭチップ１０３のＴＳＶ１１７２と、ＣＰＵ相互接続層２１４の導電線２１８／接触構造２１６との間の電気的接続も形成する。このようにして、ＴＳＶ１１７２を通じて、ＣＰＵ／ＤＲＡＭチップ１０１／１０３における基板接触部８４４、導電線２１８／４１８、および／または接触構造２１６／４１６、ＣＰＵチップ１０１およびＤＲＡＭチップ１０３における任意のデバイスおよび回路は、電気的に接続され得る。
【0149】
一部の実施形態では、３ＤのＩＣデバイス１３００は、例えばＣＰＵチップ１０１、ＤＲＡＭチップ１０３、およびＮＡＮＤチップ７４０といった３つの電気的に接続されたチップを備え、ＮＡＮＤチップ７４０とＤＲＡＭチップ１０３とは第１の接合境界面１０７０において接合され、ＤＲＡＭチップ１０３とＣＰＵチップ１０１とは第２の接合境界面１３７６において接合される。第１の接合境界面１０７０を横切って、ＮＡＮＤチップ７４０における任意のデバイスまたは回路は、ＤＲＡＭチップ１０３における任意のデバイスまたは回路と電気的に接続され得る。第２の接合境界面１３７６を横切って、ＤＲＡＭチップ１０３における任意のデバイスまたは回路は、ＣＰＵチップ１０１における任意のデバイスまたは回路に電気的に接続され得る。
【0150】
一部の実施形態では、ＮＡＮＤチップ７４０は基板接触部９４４を備え、ＤＲＡＭチップ１０３は基板接触部８４４を備える。この例では、直接的な電気的接続が、最小の数の導電線４１８／９１８および接触構造４１６／９１６で、相互接続ＶＩＡ７４２／１０７ｆを通じて、ＮＡＮＤ基板接触部９４４とＤＲＡＭ基板接触部８４４との間に形成され得る。このようにして、ＣＰＵチップ１０１における任意のデバイス／回路は、ＤＲＡＭチップ１０３を通る大掛かりな長さの配線なしで、ＮＡＮＤチップ７４０における任意のデバイス／回路に直接的に接続され得る。
【0151】
一部の実施形態では、ＣＰＵチップ１０１は基板接触部（図１３には示されていない）も備え得る。この例では、外部信号が、３ＤのＩＣデバイス１３００において並列な３つのチップのうちのいずれか１つに送られ得る。ＣＰＵチップ１０１、ＤＲＡＭチップ１０３、およびＮＡＮＤチップ７４０は、外部デバイスによって個別に直接的にアクセスされ得る。
【0152】
図１３は、ＤＲＡＭチップ１０３が、３ＤのＩＣデバイス１０００（図１０参照）を最初に形成するＮＡＮＤチップ７４０に接合され、ＤＲＡＭチップ１０３の上側がＮＡＮＤチップ７４０の上側を向く一方で、ＮＡＮＤ基板９０２の底およびＤＲＡＭ基板４０２の底が接合の後に３ＤのＩＣデバイス１０００の２つの側面を形成する３ＤのＩＣデバイス１３００の例を示している。ここで、基板の「上」側は、能動的な半導体デバイスが形成されている側に言及している。この例では、ＣＰＵチップ１０１の上側は、３ＤのＩＣデバイス１３００を形成するために、第２の接合プロセスの間にＤＲＡＭ基板４０２の底面に後で接合される。
【0153】
一部の実施形態では、ＣＰＵチップ１０１は最初にＤＲＡＭチップ１０３に接合でき、ＣＰＵチップ１０１の上側はＤＲＡＭチップ１０３の上側を向く。この例では、ＮＡＮＤチップ７４０は続いてＤＲＡＭチップ１０３に接合でき、ＮＡＮＤチップ７４０の上側はＤＲＡＭ基板４０２の底側を向く。
【0154】
図１４は、本開示の一部の実施形態による例示の３ＤのＩＣデバイス１４００の断面を示しており、３ＤのＩＣデバイス１４００は、図１３における３ＤのＩＣデバイス１３００のＮＡＮＤ基板９０２に配置される絶縁膜１４７８と、絶縁膜１４７８に形成される１つまたは複数の入力／出力（Ｉ／Ｏ）パッド１４８０と、ＮＡＮＤ基板９０２を通じて基板接触部９４４にＩ／Ｏパッドを接続する１つまたは複数のＴＳＶ１４８２とを備える。ＴＳＶ１４８２は、ＤＲＡＭチップ１０３のＴＳＶ１１７２と同様とでき、同様のプロセスを用いて形成され得る。
【0155】
絶縁膜１４７８は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドーピングされた酸化ケイ素（Ｆ－、Ｃ－、Ｎ－、またはＨ－のドーピングされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオングラス（ＳＯＧ）、多孔質ＳｉＣＯＨなどの低ｋ誘電材料、シルセスキオキサン（ＳＳＱ）、またはそれらの任意の組み合わせといった任意の適切な絶縁材料であり得る。絶縁膜１４７８は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスによって堆積させられ得る。
【0156】
一部の実施形態では、Ｉ／Ｏパッド１４８０は絶縁膜１４７８と同一平面上にある。一部の実施形態では、Ｉ／Ｏパッド１４８０は絶縁膜１４７８から押し出され得る、または、凹まされ得る。Ｉ／Ｏパッド１４８０は、例えば、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ＴｉＮ、ＴａＮ、Ａｌ、またはそれらの任意の組み合わせといった、任意の適切な導電性材料を含み得る。Ｉ／Ｏパッド１４８０は、化学的蒸気堆積（ＣＶＤ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、物理的蒸気堆積（ＰＶＤ）、電気メッキ、化学メッキ、スパッタリング、蒸着、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって堆積させられ得る。Ｉ／Ｏパッド１４８０の製作プロセスには、限定されることはないが、リソグラフィ、湿式／乾式エッチング、平坦化（例えば、ＲＩＥエッチバックおよびＣＭＰ）があり得る。
【0157】
一部の実施形態では、絶縁膜１４７８、Ｉ／Ｏパッド１４８０、およびＴＳＶ１４８２もＣＰＵ基板２０２の上に形成され得る。この例では、ＣＰＵチップ１０１は１つまたは複数の基板接触部も備え得る。
【0158】
Ｉ／Ｏパッド１４８０を通じて、外部デバイスが３ＤのＩＣデバイス１４００に接続できる。一部の実施形態では、Ｉ／Ｏパッド１４８０を通じて、外部デバイスは、ＮＡＮＤチップ７４０、ＤＲＡＭチップ１０３、および／またはＣＰＵチップ１０１における任意のデバイスまたは回路に接続できる。
【0159】
図１５は、一部の実施形態による、図７～図１４に示された３ＤのＩＣデバイスを形成するための例示の製作プロセス１５００を示している。製作プロセス１５００に示された動作が完全ではないことと、他の動作が、任意の図示されている動作の前、後、または間に実施され得ることとは、理解されるべきである。一部の実施形態では、例示の製作プロセス１５００の一部のプロセスステップは、省略されてもよい、または、簡潔性のためにここでは記載されていない他のプロセスステップを含んでもよい。一部の実施形態では、方法１５００のプロセスステップは、異なる順番で実施されてもよい、および／または、変化してもよい。
【0160】
プロセスステップＳ１５１０において、第１のメモリチップが第１の基板の上に形成される。一部の実施形態では、第１のメモリチップを形成するステップは、スタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリを形成することを含む。例では、第１のメモリチップは、図８におけるＤＲＡＭチップ１０３であり得る。ＤＲＡＭチップ１０３は、ＤＲＡＭ周辺デバイスと、ＤＲＡＭメモリセルと、ＤＲＡＭ相互接続層４１４とを備え得る。ＤＲＡＭチップ１０３の製作プロセスは、図６および図８におけるプロセスステップＳ６２０において、図４Ａおよび図４Ｂに関して記載されている。
【0161】
一部の実施形態では、ＤＲＡＭチップは、接合層、複数の相互接続ＶＩＡ、および、上側における基板接触部を備え、これらは、例えば図８において、接合層４２４、ＤＲＡＭ相互接続ＶＩＡ１０７ｆ、およびＤＲＡＭ基板接触部８４４として示されている。ＤＲＡＭチップの上側は、ＤＲＡＭ周辺デバイスおよびメモリセルが形成されているＤＲＡＭ基板の側に言及している。
【0162】
一部の実施形態では、接合層４２４は、ＤＲＡＭ相互接続層４１４を完成した後にＤＲＡＭチップ７４０に配置され得る。接合層４２４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせなどの誘電材料を含み得る。接合層４２４は、例えば、エポキシ樹脂、ポリイミド、乾燥膜、感光性ポリマなどの接着材料も含み得る。接合層４２４は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスによって形成され得る。
【0163】
一部の実施形態では、ＤＲＡＭ相互接続ＶＩＡ１０７ｆは、ＤＲＡＭ相互接続層４１４に形成でき、ＤＲＡＭチップ１０３における導電線４１８および／または接触構造４１６のうちの１つまたは複数に電気的に接続できる。ＤＲＡＭ相互接続ＶＩＡ１０７ｆの製作プロセスは、ＤＲＡＭ相互接続ＶＩＡ１０７ｆのためのトレンチを形成するために、フォトリソグラフィおよび湿式／乾式エッチングを含み得る。次に、導電性材料の層が、ＤＲＡＭ相互接続ＶＩＡ１０７ｆのためのトレンチを充填するためにＤＲＡＭチップ１０３に配置される。一部の実施形態では、ＤＲＡＭ相互接続ＶＩＡ１０７ｆは、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、またはそれらの任意の組み合わせなどの導電性材料を含み得る。ＤＲＡＭ相互接続ＶＩＡ１０７ｆの導電性材料は、ＣＶＤ、ＰＶＤ、メッキ、スパッタリング、蒸着、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成できる。トレンチの外の過剰な導電性材料は、平坦化プロセス（例えば、ＣＭＰ、またはＲＩＥエッチバック）を用いることで除去できる。
【0164】
プロセスステップＳ１５２０において、第２のメモリチップが第２の基板に形成される。一部の実施形態では、第２のメモリチップの形成は、相変化メモリ、磁気ランダムアクセスメモリ、またはフラッシュメモリを形成することを含む。例では、第２のメモリチップは、図９におけるＮＡＮＤチップ７４０であり得る。ＮＡＮＤチップ７４０は、ＮＡＮＤ周辺デバイスと、ＮＡＮＤメモリセルと、ＮＡＮＤ相互接続層９１４とを備え得る。
【0165】
一部の実施形態では、ＮＡＮＤ周辺デバイスは、ｎ型ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴ、ダイオード、抵抗、コンデンサ、インダクタなどの任意の適切な半導体デバイスであり得る。周辺デバイスのための製作プロセスは、ＣＰＵデバイスまたはＤＲＡＭ周辺デバイスと同様である。
【0166】
一部の実施形態では、ＮＡＮＤチップ７４０は３ＤＮＡＮＤフラッシュメモリである。ＮＡＮＤメモリセルはＮＡＮＤメモリストリング９４６と階段構造とを備え得る。
【0167】
一部の実施形態では、ＮＡＮＤチップ７４０の製作は、第１の誘電層９５０と、第１の誘電層９５０と異なる第２の誘電層（図には示されていない）とによって複数の誘電層の対（本明細書では、「交互の誘電体の積み重ね」とも称される）を形成することを含み得る。一部の実施形態では、第１の誘電層は酸化ケイ素とでき、第２の誘電層は窒化ケイ素とできる。交互の誘電体の積み重ねが、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成できる。
【0168】
一部の実施形態では、ＮＡＮＤチップ７４０の製作は、複数のエッチングトリムプロセスを用いて交互の誘電体の積み重ねの端に階段構造を形成することも含み得る。
【0169】
一部の実施形態では、ＮＡＮＤチップ７４０の製作は、第２の誘電層を除去し、交互の導体／誘電体の積み重ね９５２を形成するために導体層９４８で置き換えることも含み得る。導体層９４８による第２の誘電層の置き換えは、第１の誘電層９５０に対して選択的に第２の誘電層を湿式エッチングし、構造を導体層９４８で充填することで実施され得る。導体層９４８は、ポリシリコン、Ｗ、Ｃｏ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｎｉ、ケイ化物などを含み、ＣＶＤ、ＡＬＤなどによって充填され得る。
【0170】
一部の実施形態では、ＮＡＮＤチップ７４０の製作は、交互の導体／誘電体の積み重ね９５２を貫く複数のＮＡＮＤメモリストリング９４６を形成することをさらに含み得る。一部の実施形態では、ＮＡＮＤメモリストリング９４６を形成するための製作プロセスは、交互の導体／誘電体の積み重ね９５２を垂直に貫いて延びる半導体チャネル９５４を形成することを含み得る。一部の実施形態では、半導体チャネル９５４は、ＣＶＤ、ＡＬＤなどの薄膜堆積プロセスを用いて形成されるアモルフォスシリコン層またはポリシリコン層であり得る。
【0171】
一部の実施形態では、ＮＡＮＤメモリストリング９４６を形成するための製作プロセスは、半導体チャネル９５４と、交互の導体／誘電体の積み重ね９５２における複数の導体／誘電体の層の対との間に、メモリ膜９５６を形成することをさらに含み得る。メモリ膜９５６は、遮断層、蓄積層、およびトンネル層などの複数の誘電層の組み合わせなどの複合誘電層であり得る。
【0172】
遮断層は、電子電荷の流出を遮断するために使用できる。一部の実施形態では、遮断層は、酸化ケイ素層であり得る、または、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＳｉＯ２－ＳｉＯＮ－ＳｉＯ２）の多層の積み重ねの組み合わせであり得る。一部の実施形態では、遮断層は高い誘電率（高ｋ）の誘電体（例えば、酸化アルミニウム）を含む。一例では、遮断層は、窒化ケイ素堆積プロセスの後のその場での蒸気発生（ＩＳＳＧ）酸化によって形成される酸化ケイ素層を含む。
【0173】
蓄積層は、電子電荷を蓄積するために使用できる。蓄積層における電荷の蓄積および／または除去は、半導体チャネルのオン／オフ状態および／またはコンダクタンスに影響を与えることができる。蓄積層は多結晶シリコン（ポリシリコン）または窒化ケイ素を含み得る。蓄積層は、限定されることはないが、窒化ケイ素、酸窒化ケイ素、酸化ケイ素と窒化ケイ素との組み合わせ、またはそれらの任意の組み合わせを備える材料の１つまたは複数の膜を備え得る。一部の実施形態では、蓄積層は、１つまたは複数の堆積プロセスを用いて形成される窒化物層を含み得る。
【0174】
トンネル層は、電子電荷（電子または空孔）をトンネルするために使用され得る。トンネル層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせなどの誘電材料であり得る。一部の実施形態では、トンネル層は、堆積プロセスを用いて形成される酸化物層であり得る。
【0175】
一部の実施形態では、ＮＡＮＤチップ７４０の製作は、ＮＡＮＤメモリストリング９４６の端においてエピタキシャル層９６２を形成することをさらに含み得る。一部の実施形態では、エピタキシャル層９６２は、第２の基板において形成でき、エピタキシャルプラグ９６２として各々のＮＡＮＤメモリストリング９４６に対応することができる。エピタキシャル層９６２は所望のドーピングレベルに埋め込まれ得る。
【0176】
一部の実施形態では、ＮＡＮＤチップ７４０の製作は、複数のワード線接触を形成することをさらに含み得る。図９に示されているように、各々のワード線接触部９６６は、階段構造の対応する導体層９４８への電気的接触を形成するために垂直に延びることができ、各々の導体層９４８は、ＮＡＮＤメモリストリング９４６のメモリセルを個々に制御することができる。一部の実施形態では、ワード線接触部９６６を形成するための製作プロセスは、乾式／湿式エッチングプロセスを用いて絶縁層９２０を貫く垂直な開口を形成し、続いて、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドーピングされたポリシリコン、ケイ化物、またはそれらの任意の組み合わせなどの導電性材料で開口を充填することを含む。導電性材料は、ＡＬＤ、ＣＶＤ、ＰＶＤ、メッキ、スパッタリング、またはそれらの任意の組み合わせによって配置され得る。
【0177】
一部の実施形態では、ＮＡＮＤチップ７４０の製作は、ＮＡＮＤメモリストリングを周辺デバイスと電気的に接続することができるＮＡＮＤ相互接続層９１４を形成することをさらに含み得る。図９に示されているように、一部の実施形態では、ＮＡＮＤ相互接続層９１４は、１つまたは複数の接触構造９１６および導電線９１８を絶縁層９２０に備え得る。一部の実施形態では、ＮＡＮＤ相互接続層９１４を形成するための製作プロセスは、絶縁層９２０を形成し、続いて、絶縁層９２０におけるＮＡＮＤメモリストリング９４６と接触する複数のビット線接触部９６８を形成することを含む。絶縁層９２０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせなどの誘電材料の１つまたは複数の層を含み得る。絶縁層９２０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスによって形成され得る。ビット線接触部９６８は、開口を絶縁層９２０に形成し、続いて、ＣＶＤ、ＰＶＤ、スパッタリング、蒸着、メッキ、またはそれらの任意の組み合わせによって堆積させられる、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ドーピングされたケイ素、ケイ化物、またはそれらの任意の組み合わせなどの導電性材料で開口を充填することによって形成され得る。
【0178】
一部の実施形態では、ＮＡＮＤ相互接続層９１４を形成するための製作プロセスは、１つまたは複数の導電線９１８と、絶縁層９２０における１つまたは複数の接触構造９１６とを形成することをさらに含む。導体層および接触層は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ドーピングされたケイ素、ケイ化物、またはそれらの任意の組み合わせなど、導体材料を含み得る。導体層および接触層は、任意の適切な知られているＢＥＯＬ方法によって形成され得る。
【0179】
一部の実施形態では、例えば、接合層、複数の相互接続ＶＩＡ、および基板接触部といった他の構造がＮＡＮＤチップに形成されてもよく、これらは、図９において、接合層９２４、ＮＡＮＤ相互接続ＶＩＡ７４２、およびＮＡＮＤ基板接触部９４４として示されている。
【0180】
一部の実施形態では、接合層９２４は、ＮＡＮＤ相互接続層９１４を完成した後にＮＡＮＤチップ７４０に配置され得る。接合層９２４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせなどの誘電材料を含み得る。接合層９２４は、例えば、エポキシ樹脂、ポリイミド、乾燥膜、感光性ポリマなどの接着材料も含み得る。接合層９２４は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスによって形成され得る。
【0181】
一部の実施形態では、ＮＡＮＤ相互接続ＶＩＡ７４２は、ＮＡＮＤ相互接続層９１４に形成でき、ＮＡＮＤチップ７４０における導電線９１８および／または接触構造９１６のうちの１つまたは複数に電気的に接続できる。ＮＡＮＤ相互接続ＶＩＡ７４２の製作プロセスは、ＮＡＮＤ相互接続ＶＩＡ７４２のためのトレンチを形成するために、フォトリソグラフィおよび乾式／湿式エッチングを含み得る。次に、導電性材料の層が、ＮＡＮＤ相互接続ＶＩＡ７４２のためのトレンチを充填するためにＮＡＮＤチップ７４０に配置される。一部の実施形態では、ＮＡＮＤ相互接続ＶＩＡ７４２は、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タンタル、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、またはそれらの任意の組み合わせなどの導電性材料を含み得る。ＮＡＮＤ相互接続ＶＩＡ７４２の導電性材料は、ＣＶＤ、ＰＶＤ、メッキ、スパッタリング、蒸着、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成できる。トレンチの外の過剰な導電性材料は、平坦化プロセス（例えば、ＣＭＰ、またはＲＩＥエッチバック）を用いることで除去できる。
【0182】
プロセスステップＳ１５３０において、ＤＲＡＭチップは、第１の３ＤのＩＣデバイスを形成するためにＮＡＮＤチップと接合される。第１の３ＤのＩＣデバイスの例が図１０に３ＤのＩＣデバイス１０００として示されており、ＮＡＮＤチップ７４０はひっくり返されてＤＲＡＭチップ１０３の上方に位置決めされ得る。一部の実施形態では、ＤＲＡＭチップ１０３はＮＡＮＤチップ７４０の上に接合され得る。
【0183】
一部の実施形態では、ＮＡＮＤチップ７４０とＤＲＡＭチップ１０３とは、ダイのレベル（例えば、ダイツーダイ、またはチップツーチップ）で、または、ウェーハのレベル（例えば、ウェーハツーウェーハ、またはチップツーウェーハ）で一体に接合できる。
【0184】
一部の実施形態では、ＮＡＮＤチップ７４０は、ＮＡＮＤ相互接続ＶＩＡ７４２を、対応するＤＲＡＭ相互接続ＶＩＡ１０７ｆと並べることで、ＤＲＡＭチップ１０３に位置決めされる。結果として、対応する相互接続ＶＩＡ同士が第１の接合境界面１０７０において接続でき、ＤＲＡＭチップ１０３はＮＡＮＤチップ７４０に電気的に接続できる。
【0185】
一部の実施形態では、ＮＡＮＤチップ７４０とＤＲＡＭチップ１０３とはハイブリッド接合によって結合でき、接合は、例えば、金属から金属へ、および、誘電体から誘電体へといった、同時に接合境界面において異なる材料の間で起こり得る。ハイブリッド接合プロセスは、図６におけるプロセスステップＳ６３０において記載されたプロセスと同様であり得る。この例では、金属から金属への接合が、ＮＡＮＤ相互接続ＶＩＡ７４２とＤＲＡＭ相互接続ＶＩＡ１０７ｆとの間で起こり得る。誘電体から誘電体への接合は、ＮＡＮＤ／ＤＲＡＭ相互接続層９１４／４１４の絶縁層９２０／４２０の間でそれぞれ起こり得る。一部の実施形態では、誘電体から誘電体への接合は、ＮＡＮＤチップ７４０の接合層９２４とＤＲＡＭチップ１０３の接合層４２４との間で起こることができ、接合層９２４／４２４は、例えば酸化ケイ素、窒化ケイ素、または酸窒化ケイ素といった誘電材料である。一部の実施形態では、接合層は、例えばエポキシ樹脂、ポリイミド、乾燥膜など、接合強度を高めるための接着材料も含み得る。
【0186】
一部の実施形態では、処理プロセスは、接合の前、最中、または後に実施され得る。処理プロセスは、プラズマ処理、湿式化学処理、または熱処理を含む可能性があり、ＣＰＵチップおよびＤＲＡＭチップのためにプロセスステップＳ６３０において使用されるプロセスと同様である。
【0187】
一部の実施形態では、ＮＡＮＤチップ７４０および／またはＤＲＡＭチップ１０３の基板は接合の後に薄化され得る。一部の実施形態では、ハンドルウェハ（例えば、ガラス、プラスチック、またはシリコン）が、薄化プロセスの前にＮＡＮＤ／ＤＲＡＭチップ７４０／１０３に取り付けられ得る。一部の実施形態では、基板薄化プロセスは、研削、乾式エッチング、湿式エッチング、および化学機械研磨（ＣＭＰ）を含み得る。
【0188】
一部の実施形態では、複数の垂直相互接続構造（例えば、Ｓｉ貫通電極（ＴＳＶ））がＤＲＡＭチップ１０３および／またはＮＡＮＤチップ７４０のために形成できる。ＤＲＡＭチップ１０３のためのＴＳＶは図１１におけるＴＳＶ１１７２と同様であり、ＮＡＮＤチップ７４０のためのＴＳＶは図１４におけるＴＳＶ１４８２と同様である。ＴＳＶは、ＤＲＡＭチップ１０３とＮＡＮＤチップ７４０との接合の前または後に形成され得る。一部の実施形態では、ＴＳＶは基板薄化の後に形成され得る。
【0189】
一部の実施形態では、ＴＳＶ１１７２は、導電性材料の充填および平坦化が後に続くＴＳＶトレンチを形成するためのパターン形成プロセスを用いることで、ＤＲＡＭチップ１０３の底面４２０ｂから形成され得る。ＴＳＶ１１７２のためのパターン形成プロセスはリソグラフィとエッチングとを含み得る。フォトレジストに加えて、誘電体ＡＲＣ（ＤＡＲＣ）や底ＡＲＣ（ＢＡＲＣ）などの反射防止コーティング（ＡＲＣ）が、リソグラフィの品質を向上させ、エッチングの間に追加の保護を提供するために使用できる。一部の実施形態では、ハードマスク（例えば、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素）が、エッチングの間に下にある材料のより大きな保護を提供するために、ＴＳＶ１１７２のパターン形成の前にＤＲＡＭ基板４０２の底面４２０ｂに堆積させられ得る。ＴＳＶ１１７２についてのエッチングプロセスは、例えば、湿式化学エッチング、反応性イオンエッチング（ＲＩＥ）、高アスペクト比プラズマエッチング、またはそれらの任意の組み合わせを含み得る。一部の実施形態では、ＴＳＶ１１７２のディープシリコントレンチが、ＳＦ６化学を用いるプラズマエッチングとＣ４Ｆ８化学を用いる保護膜体積とを交互に行うことで形成できる。ＴＳＶ１１７２のトレンチを充填するために使用される導電性材料は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、ポリシリコン、多結晶シリコンゲルマニウム、多結晶ゲルマニウム、ケイ化物（ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＡｌＳｉｘなど）、またはそれらの任意の組み合わせを含み得る。導電性材料は、化学的蒸気堆積（ＣＶＤ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、物理的蒸気堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、電気メッキ、化学メッキ、スパッタリング、蒸着、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって堆積させられ得る。過剰な導電性材料は、例えばＲＩＥエッチバック、化学機械研磨（ＣＭＰ）といった平坦化プロセスによって除去できる。ＮＡＮＤチップ７４０のためのＴＳＶ１４８２の形成は、前述したＴＳＶ１１７２と同様である。
【0190】
次の接合プロセスに向けてＮＡＮＤチップ７４０および／またはＤＲＡＭチップ１０３を準備するために、一部の実施形態では、接合層と複数の相互接続ＶＩＡとは、第１の３ＤのＩＣデバイスを形成した後、ＤＲＡＭチップの底側に形成され得る。ここで、「上」側は、ＤＲＡＭメモリセルが形成されるＤＲＡＭチップ１０３の側に言及している。図１２に示されたこの例では、ＤＲＡＭチップ１０３の上側は、ＮＡＮＤチップ７４０との接合境界面により近い。それによって、ＤＲＡＭチップの底側は接合境界面からより遠くに離れている。接合層および相互接続ＶＩＡは、図１２における接合層１２２４およびＤＲＡＭ相互接続ＶＩＡ１０７ｂと同様であり、プロセスステップＳ１５１０に記載された接合層４２４およびＤＲＡＭ相互接続ＶＩＡ１０７ｆと同様に形成できる。
【0191】
プロセスステップＳ１５４０において、マイクロプロセッサチップが第３の基板の上に形成される。一部の実施形態では、マイクロプロセッサチップを形成するステップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を形成することを含む。ある例では、マイクロプロセッサチップは、ＣＰＵデバイスとＣＰＵ相互接続層とを備えるＣＰＵチップであり得る。ＣＰＵチップは接合層と複数の相互接続ＶＩＡとを備えてもよい。ＣＰＵチップは、図３に示され、図６におけるプロセスステップＳ６１０について記載されているのと同様のプロセスを用いるＣＰＵチップ３００とできる。
【0192】
プロセスステップＳ１５５０において、第１の３ＤのＩＣデバイスは、第２の３ＤのＩＣデバイスを形成するためにＣＰＵチップと接合される。第２の３ＤのＩＣデバイスの例が図１３に３ＤのＩＣデバイス１３００として示されており、ＤＲＡＭチップ１０３の底がＣＰＵチップ１０１の上と接合され得る。一部の実施形態では、第１の３ＤのＩＣデバイスとＣＰＵチップとは、ダイのレベル（例えば、ダイツーダイ、またはチップツーチップ）で、または、ウェーハのレベル（例えば、ウェーハツーウェーハ、またはチップツーウェーハ）で一体に接合できる。一部の実施形態では、接合は、ＤＲＡＭチップ１０３の底におけるＤＲＡＭ相互接続ＶＩＡ１０７ｂをＣＰＵチップ１０１の上における対応するＣＰＵ相互接続ＶＩＡ１０５と並べることで実施される。
【0193】
一部の実施形態では、第１の３ＤのＩＣデバイスとＣＰＵチップ１０３とはハイブリッド接合によって結合でき、ハイブリッド接合プロセスは、プロセスステップＳ１５２０において記載されているプロセスと同様である。
【0194】
一部の実施形態では、ＴＳＶは、ＣＰＵチップ１０１、ＤＲＡＭチップ１０３、およびＮＡＮＤチップ７４０に形成できる。ＴＳＶは、図１１におけるＴＳＶ１１７２および図１４におけるＴＳＶ１４８２と同様であり、同様のプロセスで形成できる。
【0195】
一部の実施形態では、１つまたは複数のＩ／ＯパッドがＮＡＮＤチップ７４０および／またはＣＰＵチップ１０１の上に形成でき、ＮＡＮＤチップ７４０およびＣＰＵチップ１０１のＴＳＶにそれぞれ連結する。Ｉ／Ｏパッドの例が図１４にＩ／Ｏパッド１４８０として示されている。Ｉ／Ｏパッド１４８０を形成するために、絶縁膜がＮＡＮＤチップの基板に配置される。図１４に示されている例では、ＮＡＮＤチップの上側は接合境界面により近く、絶縁膜はＮＡＮＤ基板９０２の後側に配置されている。絶縁膜は、図１４における絶縁膜１４７８とでき、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドーピングされた酸化ケイ素（Ｆ－、Ｃ－、Ｎ－、またはＨ－のドーピングされた酸化物など）、テトラエトキシシラン（ＴＥＯＳ）、ポリイミド、スピンオングラス（ＳＯＧ）、多孔質ＳｉＣＯＨなどの低ｋ誘電材料、シルセスキオキサン（ＳＳＱ）、またはそれらの任意の組み合わせといった任意の適切な絶縁材料であり得る。絶縁膜１４７８は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、スピンコーティング、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスによって堆積させられ得る。
【0196】
次に、絶縁膜１４７８は、Ｉ／Ｏパッド１４８０のための孔またはトレンチを形成するためにリソグラフィおよび湿式／乾式エッチングを使用してパターン形成され、後のプロセスにおける電気的接触のためにＮＡＮＤチップ７４０のＴＳＶ１４８２を露出させる。次に、導電性材料がＮＡＮＤ基板９０２に配置され、Ｉ／Ｏパッド１４８０のための孔およびトレンチを充填する。Ｉ／Ｏパッド１４８０のための導電性材料は、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ＴｉＮ、ＴａＮ、Ａｌ、またはそれらの任意の組み合わせを含み得る。Ｉ／Ｏパッド１４８０のための導電性材料は、化学的蒸気堆積（ＣＶＤ）、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）、物理的蒸気堆積（ＰＶＤ）、電気メッキ、化学メッキ、スパッタリング、蒸着、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって堆積させられ得る。Ｉ／Ｏパッドの孔／トレンチの外の過剰な導電性材料は、平坦化プロセス（例えば、ＲＩＥエッチバックおよびＣＭＰ）によって除去できる。一部の実施形態では、Ｉ／Ｏパッド１４８０は絶縁膜１４７８と同一平面上にある。一部の実施形態では、Ｉ／Ｏパッド１４８０は絶縁膜１４７８から押し出され得る、または、凹まされ得る。
【0197】
一部の実施形態では、同様の絶縁膜、Ｉ／Ｏパッド、およびＴＳＶもＣＰＵ基板２０２の上に形成され得る。この例では、ＣＰＵチップ１０１は１つまたは複数の基板接触部も備え得る。
【0198】
一部の実施形態では、１つまたは複数の機能性チップ（例えば、ＳＲＡＭ、ＤＲＡＭ、ＧＰＵなど）が、同様の技術を用いて３ＤのＩＣデバイス１４００のＣＰＵチップ１０１とさらに接合され得る。別の接合プロセスについて第２の３ＤのＩＣデバイスのＣＰＵチップ１０１を準備するために、ＣＰＵ基板２０２は薄化でき、ＣＰＵ基板の底におけるＴＳＶ、接合層、および相互接続ＶＩＡの形成が後に続く。このようにして、ハイブリッド接合を通じて、複数の機能性チップが互いの上に積み重ねでき、より短い距離、より短い待ち時間、およびより大きい帯域幅での電気的接続を形成する。
【0199】
したがって、集積回路、および集積回路を作る方法による三次元デバイスの様々な実施形態が、本開示に記載されている。機能性チップを垂直の積み重ねで集積することで、機能性チップ同士の間の電気的接続の距離が大きく縮小できる。そのため、３ＤのＩＣデバイスは、他の二次元のＩＣと比較して、より小さい大きさ、より大きい密度、より速い速度、およびより大きな帯域幅を達成することができる。
【0200】
一部の実施形態では、三次元半導体デバイスを形成するための方法が、マイクロプロセッサチップを形成するステップを含み、そのステップは、少なくとも１つのマイクロプロセッサデバイスを第１の基板の上に形成することと、少なくとも１つの第１の相互接続構造を有する第１の相互接続層を少なくとも１つのマイクロプロセッサデバイスの上に形成することとを含む。方法は、メモリチップを形成するステップも含み、そのステップは、少なくとも１つのメモリセルを第２の基板の上に形成することと、少なくとも１つの第２の相互接続構造を有する第２の相互接続層を少なくとも１つのメモリセルの上に形成することとを含む。方法は、マイクロプロセッサチップの少なくとも１つのマイクロプロセッサデバイスが、少なくとも１つの第１の相互接続構造または少なくとも１つの第２の相互接続構造を通じてメモリチップの少なくとも１つのメモリセルと電気的に接続されるように、マイクロプロセッサチップの第１の相互接続層をメモリチップの第２の相互接続層と接合するステップをさらに含む。
【0201】
一部の実施形態では、三次元半導体デバイスを形成するための方法が、第１のメモリチップを形成するステップを含み、そのステップは、少なくとも１つの第１のメモリセルを第１の基板の上に形成することと、少なくとも１つの第１の相互接続構造を有する第１の相互接続層を少なくとも１つの第１のメモリセルの上に形成することとを含む。方法は、第２のメモリチップを形成するステップも含み、そのステップは、少なくとも１つの第２のメモリセルを第２の基板の上に形成することと、少なくとも１つの第２の相互接続構造を有する第２の相互接続層を少なくとも１つの第２のメモリセルの上に形成することとを含む。方法は、第１のメモリチップの少なくとも１つの第１のメモリセルが、少なくとも１つの第１の相互接続構造または少なくとも１つの第２の相互接続構造を通じて第２のメモリチップの少なくとも１つの第２のメモリセルと電気的に接続されるように、第１のメモリチップの第１の相互接続層を第２のメモリチップの第２の相互接続層と接合するステップをさらに含む。方法は、マイクロプロセッサチップを形成するステップも含み、そのステップは、少なくとも１つのマイクロプロセッサデバイスを第３の基板の上に形成することと、少なくとも１つの第３の相互接続構造を有する第３の相互接続層を少なくとも１つのマイクロプロセッサデバイスの上に形成することとを含む。方法は、マイクロプロセッサチップの少なくとも１つのマイクロプロセッサデバイスが、少なくとも１つの第１の相互接続構造または少なくとも１つの第３の相互接続構造を通じて第１のメモリチップの少なくとも１つの第１のメモリセルと電気的に接続されるように、マイクロプロセッサチップの第３の相互接続層を第１のメモリチップの第１の基板と接合するステップをさらに含む。
【0202】
一部の実施形態では、三次元（３Ｄ）半導体デバイスが、第１の基板における少なくとも１つのマイクロプロセッサデバイスと、少なくとも１つのマイクロプロセッサデバイスに配置される、少なくとも１つの第１の相互接続構造を備える第１の相互接続層とを有するマイクロプロセッサチップを備える。３Ｄ半導体デバイスは、第２の基板における少なくとも１つのメモリセルと、少なくとも１つのメモリセルに配置される、少なくとも１つの第２の相互接続構造を備える第２の相互接続層とを有するメモリチップも備える。３Ｄ半導体デバイスでは、マイクロプロセッサチップの第１の相互接続層はメモリチップの第２の相互接続層と接合され、少なくとも１つのマイクロプロセッサデバイスは、少なくとも１つの第１の相互接続構造または少なくとも１つの第２の相互接続構造を通じて少なくとも１つのメモリセルと電気的に接続される。
【0203】
一部の実施形態では、三次元（３Ｄ）半導体デバイスが、第１の基板における少なくとも１つのマイクロプロセッサデバイスと、少なくとも１つのマイクロプロセッサデバイスに配置される、少なくとも１つの第１の相互接続構造を備える第１の相互接続層とを有するマイクロプロセッサチップを備える。３Ｄ半導体デバイスは、第２の基板における少なくとも１つの第１のメモリセルと、少なくとも１つの第１のメモリセルに配置される、少なくとも１つの第２の相互接続構造を備える第２の相互接続層とを有する第１のメモリチップも備える。３Ｄ半導体デバイスは、第３の基板における少なくとも１つの第２のメモリセルと、少なくとも１つの第２のメモリセルに配置される、少なくとも１つの第３の相互接続構造を備える第３の相互接続層とを有する第２のメモリチップをさらに備える。３Ｄ半導体デバイスでは、マイクロプロセッサチップの第１の相互接続層は第１のメモリチップの第２の基板と接合され、マイクロプロセッサチップの少なくとも１つのマイクロプロセッサデバイスは、少なくとも１つの第１の相互接続構造または少なくとも１つの第２の相互接続構造を通じて第１のメモリチップの少なくとも１つの第１のメモリセルと電気的に接続される。３Ｄ半導体デバイスでは、第２のメモリチップの第３の相互接続層は第１のメモリチップの第２の相互接続層と接合され、マイクロプロセッサチップの少なくとも１つのマイクロプロセッサデバイスは、少なくとも１つの第１の相互接続構造、少なくとも１つの第２の相互接続構造、または、少なくとも１つの第３の相互接続構造を通じて第２のメモリチップの少なくとも１つの第２のメモリセルと電気的に接続される。
【0204】
特定の実施形態の前述の記載は、他の者が、当業者の範囲内の知識を適用することで、過度な実験なしで、および、本開示の大まかな概念から逸脱することなく、様々な用途について、このような特定の実施形態を容易に修正および／または適合することができるように、本開示の大まかな本質を十分に明らかにしている。そのため、このような適合および修正は、本開示、および本明細書に存在する案内に基づいて、開示されている実施形態の等価の意味および範囲内にあるように意図されている。本明細書における表現または用語が記載の目的のためであり、限定の目的のためではなく、そのため、本明細書の用語または表現が、本開示および案内に鑑みて当業者によって解釈されることは、理解されるものである。
【0205】
本開示の実施形態は、その特定された機能および関係の実施を示す機能性構築ブロックの助けで先に記載されている。これらの機能性構築ブロックの境界は、本記載の利便性のために本明細書において任意に定められている。代替の境界は、その特定された機能および関係が適切に実施される限り定めることができる。
【0206】
概要および要約の部分は、本発明者によって検討される本開示の例示の実施形態のうちの１つまたは複数を明記し得るがすべてを明記しているのではなく、本開示および添付の特許請求の範囲をいかなる形でも限定するようには意図されていない。
【0207】
本開示の広がりおよび範囲は、先に記載した例示の実施形態のいずれかによって限定されるべきではないが、以下の特許請求の範囲およびそれらの等価のみに従って定められるべきである。
【符号の説明】
【0208】
１００ ３ＤのＩＣデバイス
１０１ マイクロプロセッサチップ、ＣＰＵチップ
１０３ メモリチップ、ＤＲＡＭチップ
１０５ ＣＰＵ相互接続ＶＩＡ
１０７、１０７ｂ、１０７ｆ ＤＲＡＭ相互接続ＶＩＡ
２０２ ＣＰＵ基板
２０４ ＣＰＵデバイス
２０６ ウェル
２０８ ゲートスタック
２１０ ゲートスペーサ
２１２ ソース／ドレイン
２１４ ＣＰＵ相互接続層
２１６ 垂直接触構造
２１８ 導電線
２２０ 絶縁層
２２２ 導電レベル、金属レベル
２２２－１ 底金属レベル
２２２－２ 上方金属レベル
２２３ 上面
３００ ＣＰＵチップ
３２４ ＣＰＵ接合層
４００ ＤＲＡＭチップ
４０２ ＤＲＡＭ基板
４０２ｂ 底面
４０４ ＤＲＡＭデバイス
４０８ ゲートスタック
４１０ ゲートスペーサ
４１２ ソース／ドレイン
４１４ ＤＲＡＭ相互接続層
４１６ 接触構造
４１８ 導電線
４２０ 絶縁層
４２０ｂ 底面
４２３ 上面
４２４ ＤＲＡＭ接合層
４３０ ＤＲＡＭコンデンサ
４３２ コンデンサ誘電層
４３４ コンデンサ電極
５００ ３ＤのＩＣデバイス
５２６ 接合境界面
５３６ 接合境界面
６００ 製作プロセス
７００ ３ＤのＩＣデバイス
７４０ ＮＡＮＤチップ
７４２ ＮＡＮＤ相互接続ＶＩＡ
８００ ＤＲＡＭチップ
８４４ ＤＲＡＭ基板接触部
９００ ＮＡＮＤチップ
９００ｔ 上面
９０２ ＮＡＮＤ基板
９１４ ＮＡＮＤ相互接続層
９１６ 接触構造
９１８ 導電線
９２０ 絶縁層
９２４ 接合層
９４４ ＮＡＮＤ基板接触部
９４６ ＮＡＮＤメモリストリング
９４８ 導体層
９５０ 誘電層
９５２ 交互の導体／誘電体の積み重ね
９５４ 半導体チャネル
９５６ メモリ膜
９５８ 下方選択ゲート、ソース選択ゲート
９６０ 上選択ゲート、ドレイン選択ゲート
９６２ エピタキシャル層、エピタキシャルプラグ
９６４ 半導体層
９６６ ワード線接触部
９６８ ビット線接触部
１０００ ３ＤのＩＣデバイス
１０７０ 第１の接合境界面
１１００ ３ＤのＩＣデバイス
１１００ｔ 表面
１１７２ 垂直相互接続構造、Ｓｉ貫通電極（ＴＳＶ）
１２００ ３ＤのＩＣデバイス
１２２４ 接合層
１３００ ３ＤのＩＣデバイス
１３７６ 第２の接合境界面
１４００ ３ＤのＩＣデバイス
１４７８ 絶縁膜
１４８０ 入力／出力（Ｉ／Ｏ）パッド
１４８２ ＴＳＶ
１５００ 製作プロセス
Ｌ ゲート長さ
１０１ マイクロプロセッサチップ、ＣＰＵチップ
１０３ メモリチップ、ＤＲＡＭチップ
１０５ ＣＰＵ相互接続ＶＩＡ
１０７、１０７ｂ、１０７ｆ ＤＲＡＭ相互接続ＶＩＡ
２０２ ＣＰＵ基板
２０４ ＣＰＵデバイス
２０６ ウェル
２０８ ゲートスタック
２１０ ゲートスペーサ
２１２ ソース／ドレイン
２１４ ＣＰＵ相互接続層
２１６ 垂直接触構造
２１８ 導電線
２２０ 絶縁層
２２２ 導電レベル、金属レベル
２２２－１ 底金属レベル
２２２－２ 上方金属レベル
２２３ 上面
３００ ＣＰＵチップ
３２４ ＣＰＵ接合層
４００ ＤＲＡＭチップ
４０２ ＤＲＡＭ基板
４０２ｂ 底面
４０４ ＤＲＡＭデバイス
４０８ ゲートスタック
４１０ ゲートスペーサ
４１２ ソース／ドレイン
４１４ ＤＲＡＭ相互接続層
４１６ 接触構造
４１８ 導電線
４２０ 絶縁層
４２０ｂ 底面
４２３ 上面
４２４ ＤＲＡＭ接合層
４３０ ＤＲＡＭコンデンサ
４３２ コンデンサ誘電層
４３４ コンデンサ電極
５００ ３ＤのＩＣデバイス
５２６ 接合境界面
５３６ 接合境界面
６００ 製作プロセス
７００ ３ＤのＩＣデバイス
７４０ ＮＡＮＤチップ
７４２ ＮＡＮＤ相互接続ＶＩＡ
８００ ＤＲＡＭチップ
８４４ ＤＲＡＭ基板接触部
９００ ＮＡＮＤチップ
９００ｔ 上面
９０２ ＮＡＮＤ基板
９１４ ＮＡＮＤ相互接続層
９１６ 接触構造
９１８ 導電線
９２０ 絶縁層
９２４ 接合層
９４４ ＮＡＮＤ基板接触部
９４６ ＮＡＮＤメモリストリング
９４８ 導体層
９５０ 誘電層
９５２ 交互の導体／誘電体の積み重ね
９５４ 半導体チャネル
９５６ メモリ膜
９５８ 下方選択ゲート、ソース選択ゲート
９６０ 上選択ゲート、ドレイン選択ゲート
９６２ エピタキシャル層、エピタキシャルプラグ
９６４ 半導体層
９６６ ワード線接触部
９６８ ビット線接触部
１０００ ３ＤのＩＣデバイス
１０７０ 第１の接合境界面
１１００ ３ＤのＩＣデバイス
１１００ｔ 表面
１１７２ 垂直相互接続構造、Ｓｉ貫通電極（ＴＳＶ）
１２００ ３ＤのＩＣデバイス
１２２４ 接合層
１３００ ３ＤのＩＣデバイス
１３７６ 第２の接合境界面
１４００ ３ＤのＩＣデバイス
１４７８ 絶縁膜
１４８０ 入力／出力（Ｉ／Ｏ）パッド
１４８２ ＴＳＶ
１５００ 製作プロセス
Ｌ ゲート長さ
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【手続補正書】
【提出日】2021-08-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
三次元半導体デバイスを形成するための方法であって、マイクロプロセッサチップを形成するステップであって、
少なくとも１つのマイクロプロセッサデバイスを第１の基板の上に形成すること、および、
第１の相互接続層を前記少なくとも１つのマイクロプロセッサデバイスの上に形成すること
を含むステップと、
メモリチップを形成するステップであって、
少なくとも１つのメモリセルを第２の基板の上に形成すること、および、
第２の相互接続層を前記少なくとも１つのメモリセルの上に形成すること
を含むステップと、
前記マイクロプロセッサチップの前記少なくとも１つのマイクロプロセッサデバイスが、前記メモリチップの前記少なくとも１つのメモリセルと電気的に接続されるように、前記マイクロプロセッサチップの前記第１の相互接続層を前記メモリチップの前記第２の相互接続層と接合するステップと
を含む方法。
【請求項2】
前記マイクロプロセッサチップを形成する前記ステップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を形成することを含む、請求項１に記載の方法。
【請求項3】
前記メモリチップを形成する前記ステップは、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、またはフラッシュメモリを形成することを含む、請求項１に記載の方法。
【請求項4】
前記マイクロプロセッサチップの前記第１の相互接続層を前記メモリチップの前記第２の相互接続層と接合する前記ステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む、請求項１に記載の方法。
【請求項5】
三次元半導体デバイスを形成するための方法であって、第１のメモリチップを形成するステップであって、
少なくとも１つの第１のメモリセルを第１の基板の上に形成すること、および、
第１の相互接続層を前記少なくとも１つの第１のメモリセルの上に形成すること
を含むステップと、
第２のメモリチップを形成するステップであって、
少なくとも１つの第２のメモリセルを第２の基板の上に形成すること、および、
第２の相互接続層を前記少なくとも１つの第２のメモリセルの上に形成すること
を含むステップと、
前記第１のメモリチップの前記少なくとも１つの第１のメモリセルが、前記第２のメモリチップの前記少なくとも１つの第２のメモリセルと電気的に接続されるように、前記第１のメモリチップの前記第１の相互接続層を前記第２のメモリチップの前記第２の相互接続層と接合するステップと、
マイクロプロセッサチップを形成するステップであって、
少なくとも１つのマイクロプロセッサデバイスを第３の基板の上に形成すること、および、
第３の相互接続層を前記少なくとも１つのマイクロプロセッサデバイスの上に形成すること
を含むステップと、
前記マイクロプロセッサチップの前記少なくとも１つのマイクロプロセッサデバイスが、前記第１のメモリチップの前記少なくとも１つの第１のメモリセルと電気的に接続されるように、前記マイクロプロセッサチップの前記第３の相互接続層を前記第１のメモリチップの前記第１の基板と接合するステップと
を含む方法。
【請求項6】
前記第１のメモリチップの前記第１の相互接続層を前記第２のメモリチップの前記第２の相互接続層と接合する前記ステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む、請求項５に記載の方法。
【請求項7】
前記マイクロプロセッサチップの前記第３の相互接続層を前記第１のメモリチップの前記第１の基板と接合する前記ステップは、接合境界面において、誘電体から誘電体への接合と、金属から金属への接合とを含む、請求項５に記載の方法。
【請求項8】
前記第１のメモリチップの前記第１の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、前記少なくとも１つの垂直相互接続構造は前記第１の相互接続層の少なくとも１つの第１の相互接続構造に電気的接続を提供する、ステップをさらに含む、請求項５に記載の方法。
【請求項9】
前記第２のメモリチップの前記第２の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、前記少なくとも１つの垂直相互接続構造は前記第２の相互接続層の少なくとも１つの第２の相互接続構造に電気的接続を提供する、ステップをさらに含む、請求項５に記載の方法。
【請求項10】
前記マイクロプロセッサチップの前記第３の基板を通じて延びる少なくとも１つの垂直相互接続構造を形成するステップであって、前記少なくとも１つの垂直相互接続構造は前記第３の相互接続層の少なくとも１つの第３の相互接続構造に電気的接続を提供する、ステップをさらに含む、請求項５に記載の方法。
【請求項11】
前記マイクロプロセッサチップを形成する前記ステップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を形成することを含む、請求項５に記載の方法。
【請求項12】
前記第１のメモリチップを形成する前記ステップはスタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリを形成することを含む、請求項５に記載の方法。
【請求項13】
前記第２のメモリチップを形成する前記ステップはフラッシュメモリを形成することを含む、請求項５に記載の方法。
【請求項14】
少なくとも１つのマイクロプロセッサデバイス、および、前記少なくとも１つのマイクロプロセッサデバイスに配置される、少なくとも１つの第１の相互接続構造を備える第１の相互接続層
を備えるマイクロプロセッサチップと、
少なくとも１つの第１のメモリセル、および、
前記少なくとも１つの第１のメモリセルに配置される、少なくとも１つの第２の相互接続構造を備える第２の相互接続層
を備える第１のメモリチップと、
少なくとも１つの第２のメモリセル、および、
前記少なくとも１つの第２のメモリセルに配置される、少なくとも１つの第３の相互接続構造を備える第３の相互接続層
を備える第２のメモリチップと
を備え、
前記マイクロプロセッサチップの前記第１の相互接続層は前記第１のメモリチップと接合され、前記マイクロプロセッサチップの前記少なくとも１つのマイクロプロセッサデバイスは、前記少なくとも１つの第１の相互接続構造または前記少なくとも１つの第２の相互接続構造を通じて前記第１のメモリチップの前記少なくとも１つの第１のメモリセルと電気的に接続され、
前記第２のメモリチップの前記第３の相互接続層は前記第１のメモリチップの前記第２の相互接続層と接合され、前記マイクロプロセッサチップの前記少なくとも１つのマイクロプロセッサデバイスは、前記少なくとも１つの第１の相互接続構造、前記少なくとも１つの第２の相互接続構造、または、前記少なくとも１つの第３の相互接続構造を通じて前記第２のメモリチップの前記少なくとも１つの第２のメモリセルと電気的に接続される、三次元半導体デバイス。
【請求項15】
前記第１のメモリチップの前記少なくとも１つの第１のメモリセルは、前記少なくとも１つの第３の相互接続構造または前記少なくとも１つの第２の相互接続構造を通じて前記第２のメモリチップの前記少なくとも１つの第２のメモリセルと電気的に接続される、請求項１４に記載の三次元半導体デバイス。
【請求項16】
前記第２のメモリチップの前記第３の相互接続層と前記第１のメモリチップの前記第２の相互接続層との間の接合境界面であって、誘電体から誘電体への接合と、金属から金属への接合とを含む接合境界面をさらに備える、請求項１４に記載の三次元半導体デバイス。
【請求項17】
前記マイクロプロセッサチップの前記第１の相互接続層と前記第１のメモリチップとの間の接合境界面であって、誘電体から誘電体への接合と、金属から金属への接合とを含む接合境界面をさらに備える、請求項１４に記載の三次元半導体デバイス。
【請求項18】
前記マイクロプロセッサチップは、コンピュータまたは携帯機器のためのデジタル信号処理装置、マイクロコントローラ、または中央演算機を備える、請求項１４に記載の三次元半導体デバイス。
【請求項19】
前記第１のメモリチップはスタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリを備える、請求項１４に記載の三次元半導体デバイス。
【請求項20】
前記第２のメモリチップはフラッシュメモリを備える、請求項１４に記載の三次元半導体デバイス。
【国際調査報告】