特表 2022-523171 ポリシリコンライナー

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-04-21

(54)【発明の名称】ポリシリコンライナー

(51)【国際特許分類】

   H01L 21/205 20060101AFI20220414BHJP

   H01L 21/20 20060101ALI20220414BHJP

   C23C 16/24 20060101ALI20220414BHJP

【ＦＩ】

H01L21/205

H01L21/20

C23C16/24

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021547411

(86)(22)【出願日】2020-02-19

(85)【翻訳文提出日】2021-10-12

(86)【国際出願番号】 US2020018854

(87)【国際公開番号】W WO2020172299

(87)【国際公開日】2020-08-27

(31)【優先権主張番号】62/807,614

(32)【優先日】2019-02-19

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】ニッタラ， クリシュナ

(72)【発明者】

【氏名】チェン， ルイ

(72)【発明者】

【氏名】ジャナキラマン， カーティック

(72)【発明者】

【氏名】ジャ， プラケト プラカシュ

(72)【発明者】

【氏名】クオ， チンルイ

(72)【発明者】

【氏名】リャン， チンメイ

【テーマコード（参考）】

4K030

5F045

5F152

【Ｆターム（参考）】

4K030AA06

4K030AA17

4K030BA29

4K030BB03

4K030BB05

4K030BB13

4K030DA09

4K030FA01

4K030FA03

4K030FA04

4K030FA10

4K030JA01

4K030JA10

4K030LA15

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5F045AA08

5F045AA15

5F045AB03

5F045AB04

5F045AB32

5F045AC01

5F045AC16

5F045AC17

5F045AC19

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5F045AD08

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5F045AE23

5F045AF02

5F045AF03

5F045AF04

5F045AF07

5F045AF09

5F045AF10

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5F045CA15

5F045DA52

5F045DQ17

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5F045EH18

5F045EH19

5F045HA16

5F152AA20

5F152BB02

5F152CC02

5F152CC08

5F152CD09

5F152CE05

5F152CF13

5F152FF13

(57)【要約】

本開示の態様は、酸化ケイ素を含む下層を基板の上方に堆積させることと、ポリシリコンライナーを下層上に堆積させることと、アモルファスシリコン層をポリシリコンライナー上に堆積させることと、を含む方法を提供する。本開示の態様は、基板と、基板の上方に形成された酸化ケイ素を含む下層と、下層上に配置されたポリシリコンライナーと、ポリシリコンライナー上に配置されたアモルファスシリコン層と、を含むデバイス中間体を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

方法であって、
シリコンを含む下層を基板の上方に堆積させることと、
ポリシリコンライナーを前記下層上に堆積させることと、
アモルファスシリコン層を前記ポリシリコンライナー上に堆積させることと、
を含む、方法。

【請求項2】

前記アモルファスシリコン層を前記堆積させることの後に、アニーリングプロセスである熱処理をさらに含み、かつ
前記ポリシリコンライナーを前記堆積させることの後、及び前記アモルファスシリコン層を前記堆積させることの前に、熱処理をさらに含む、
請求項１に記載の方法。

【請求項3】

前記熱処理が、約６００℃と６５０℃の間、１時間と２時間の間の、結晶化熱アニーリングプロセスである、請求項２に記載の方法。

【請求項4】

前記熱処理が、約９００℃と１，１００℃の間、約１秒間から約５秒間の、結晶化スパイクアニーリングプロセスである、請求項２に記載の方法。

【請求項5】

シリコンを含む前記下層が、アモルファス構造を有する、請求項１に記載の方法。

【請求項6】

前記ポリシリコンライナーが、約２５パーセントから約４０パーセントの間の結晶化度を有する、請求項１に記載の方法。

【請求項7】

前記ポリシリコンライナーが、前記下層と同じチャンバ内に形成される、請求項１に記載の方法。

【請求項8】

前記ポリシリコンライナーが、約３５０℃から約５００℃の間の温度で熱ＣＶＤプロセスを使用して形成される、請求項１に記載の方法。

【請求項9】

デバイス中間体であって、
基板と、
前記基板の上方に形成されたシリコンを含む下層と、
前記下層上に配置されたポリシリコンライナーと、
前記ポリシリコンライナー上に配置されたアモルファスシリコン層と、
を含む、デバイス中間体。

【請求項10】

前記シリコンがアモルファス構造である、請求項９に記載のデバイス中間体。

【請求項11】

前記ポリシリコンライナーが、１０オングストロームと２００オングストロームの間の厚さを有し、約２５パーセントから約４０パーセントの間の結晶化度を有する、請求項９に記載のデバイス中間体。

【請求項12】

前記アモルファスシリコン層が、前記ポリシリコンライナーの上面上に形成されている、請求項９に記載のデバイス中間体。

【請求項13】

前記アモルファスシリコン層が、積層で、ｎ型にドープされたアモルファスシリコンとドープされていないアモルファスシリコンが交互になった層をさらに含むか、又は、前記アモルファスシリコン層が、積層で、ｐ型にドープされたアモルファスシリコンとドープされていないアモルファスシリコンが交互になった層をさらに含む、請求項９に記載のデバイス中間体。

【請求項14】

前記アモルファスシリコン層が、ｐ型にドープされたアモルファスシリコン又はｎ型にドープされたアモルファスシリコンの単一層である、請求項９に記載のデバイス中間体。

【請求項15】

デバイス中間体を形成する方法であって、
シリコンを含む下層を基板の上方に堆積させることと、
ポリシリコンライナーを前記下層上に堆積させることであって、前記下層を堆積させるのと同じチャンバ内で実施される、ポリシリコンライナーを堆積させることと、
アモルファスシリコン層を前記ポリシリコンライナー上に堆積させることと、
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

［０００１］本開示の実施形態は、概して、例えば半導体デバイスの製造における、ポリシリコンライナーの形成に関する。

【背景技術】

【0002】

［０００２］一部の半導体デバイスの形成では、多数の膜が積層体で互いに堆積される。膜は、その後、例えば、エッチング、研磨、パターニング、アニーリング等のうちの一つによって、さらに後処理される。特定の後処理及び膜ストックの組成に応じて、膜内に及び／又は膜境界を横断して種の分散が生じ得る。

【0003】

［０００３］種の分散の一例には、膜内での及び膜境界を横断した水素の分散が含まれる。異なる膜組成を通じた分散速度が異なることにより、膜インターフェースでの水素の蓄積がもたらされる。水素が蓄積すると、インターフェースで泡が発生し（これは、膜が互いに接着するのを減少させる）、膜が互いから層剥離することにつながる場合がある。

【0004】

［０００４］したがって、当該技術分野では、膜接着の改善が必要になっている。

【発明の概要】

【0005】

［０００５］本開示の実施形態は、概して、例えば半導体デバイスの製造における、ポリシリコンライナーの形成に関する。

【0006】

［０００６］一実施態様では、方法は、酸化ケイ素を含む下層を基板の上方に堆積させることと、ポリシリコンライナーを下層上に堆積させることと、アモルファスシリコン層をポリシリコンライナー上に堆積させることとを含む。

【0007】

［０００７］一実施態様では、デバイス中間体は、基板の上方に形成された酸化ケイ素を含む下層と、下層上に配置されたポリシリコンライナーと、ポリシリコンライナー上に配置されたアモルファスシリコン層とを有する基板を含む。

【0008】

［０００８］一実施態様では、デバイス中間体を形成する方法は、酸化ケイ素を含む下層を基板の上方に堆積させることと、ポリシリコンライナーを下層上に堆積させることであって、堆積が下層を堆積させるのと同じチャンバ内で実施される、ポリシリコンライナーを堆積させることと、アモルファスシリコン層をポリシリコンライナー上に堆積させることとを含む。

【0009】

［０００９］本開示の上述の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な説明は、実施形態を参照することによって、得ることができる。そのうちの幾つかの実施形態は添付の図面で例示されている。しかしながら、添付の図面は例示的な実施形態を示しているに過ぎず、したがって、その範囲を限定するものとみなされるべきではなく、本開示は他の同等に有効な実施形態を許容し得ることに留意されたい。

【図面の簡単な説明】

【0010】

【図1】［００１０］本開示の一実施形態による、基板を処理する方法のフロー図である。

【図2】［００１１］図１に方法によって形成されたデバイス中間体の概略断面図である。

【図3A】［００１２］図２のデバイス中間体を含むデバイス構造体の概略断面図である。

【図3B】［００１３］図２のデバイス中間体を含む別のデバイス構造体の概略断面図である。

【図4】［００１４］図１の方法によって図２のデバイス中間体を形成する方法を実施するのに使用することができる真空処理システムの概略上面図である。

【発明を実施するための形態】

【0011】

［００１５］理解を容易にするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。一実施形態の要素及び特徴は、さらなる記述がなくても、他の実施形態に有益に組み込むことができると考えられている。

【0012】

［００１６］本開示の実施形態は、概して、例えば半導体デバイスの製造における、ポリシリコンライナーの形成に関する。本開示の実施形態は、ポリシリコンライナーを含むデバイス（及びデバイス中間体）にも関する。

【0013】

図１は、本開示の一実施形態による、基板を処理する方法１００のフロー図である。方法１００は、工程１０２で開始する。工程１０２では、一又は複数の下層が基板上に形成される。「基板（ｓｕｂｓｔｒａｔｅ）」は、製造プロセス中に表面上に膜処理が実施される任意の基板、又は基板上に形成された任意の材料面であり得る。例えば、処理が実行され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、歪みシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、高濃度でドープされたシリコン、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電性材料などの任意の他の材料が含まれる。高濃度にドープされたシリコンには、約０．１％以上のドーピングレベルでホウ素又はリンがドープされたシリコンが含まれ得る。基板は、半導体ウエハを含むが、これに限定されない。

【0014】

［００１８］一又は複数の下層は、例えば、酸化ケイ素を含み得る。一例では、酸化ケイ素の下層は、アモルファス構造を有する。下層は、約１００オングストロームから約２０００オングストローム、例えば約２００オングストロームから約１０００オングストローム、又は例えば約３００オングストロームから約５００オングストロームの厚さまで形成される。しかしながら、他の厚さも想定される。

【0015】

［００１９］一又は複数の下層は、熱化学気相堆積（ＣＶＤ）、熱原子層堆積（ＡＬＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、又はプラズマ原子層堆積（ＰＥＡＬＤ）を使用して形成され得る。適切な処理チャンバの一例は、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．から入手可能なＰｒｅｃｉｓｉｏｎ（ＴＭ）ＰＥＣＶＤ処理チャンバを含む。他の製造業者からのものを含む他の処理チャンバも使用され得ると想定される。

【0016】

［００２０］続いて、工程１０４では、ポリシリコンライナーが一又は複数の下層の上面上に形成される。ポリシリコンライナーは、約１パーセントから約１００パーセント、例えば約１０パーセントから約９０パーセント、又は約２０パーセントから約８０パーセント、又は約２０パーセントから約７０パーセント、又は約２０パーセントから約６０パーセント、又は約２０パーセントから約５０パーセント、又は約２５パーセントから約４０パーセント、又は約２５パーセントから約３５パーセントの結晶化度を有する。

【0017】

［００２１］一例では、ポリシリコンライナーは、ＰＥＣＶＤプロセス中に形成される。ＰＥＣＶＤプロセスは、容量結合プラズマ、誘導結合プラズマ、マイクロ波プラズマ、又は遠隔プラズマのうちの一又は複数を利用して、ポリシリコンライナーが一又は複数の下層の上面上に堆積するのを容易にする。ポリシリコンライナーは、約１０オングストロームから約５００オングストローム、例えば、約１０オングストロームから約２００オングストローム、又は約２０オングストロームから約５０オングストロームの範囲内の厚さまで形成される。ポリシリコンライナーは、一又は複数の下層と同じ処理チャンバ内に形成されてもよく、あるいは、ポリシリコンライナーは、一又は複数の下層とは異なるチャンバ内に形成されてもよい。

【0018】

［００２２］ポリシリコンライナーの形成中、一又は複数の処理ガスが処理チャンバへ導入され、そのラジカルがプラズマ励起を介して生成される。一又は複数の処理ガスには、シリコン源、並びに任意選択的な還元剤及び任意選択的なキャリアガス又は他の不活性ガスが含まれる。このような例では、処理ガスは、シラン又は高次シラン（例えば、Ｓｉ_ｎＨ_２ｎ＋２；ここでｎは１以上の整数である）を含む。処理ガスは、水素、例えば二原子水素、及びヘリウム、アルゴン等のキャリアガスを含み得る。シランは、３００ミリメートル（ｍｍ）の基板について、約１０ｓｃｃｍから約３８ｓｃｃｍ、例えば約１５ｓｃｃｍから約３０ｓｃｃｍの範囲内の流量で、処理チャンバの内部空間に提供される。水素は、３００ｍｍの基板について、約５００ｓｃｃｍから約３５００ｓｃｃｍ、又は約１０００ｓｃｃｍから約１５００ｓｃｃｍの範囲内の流量で、処理チャンバの内部空間に提供される。キャリアガスは、約０ｓｃｃｍから約１０００ｓｃｃｍ、例えば、約５０ｓｃｃｍから約６００ｓｃｃｍ、又は約２００ｓｃｃｍから約３００ｓｃｃｍの流量で提供され得る。約３００ワットから約２７００ワット、例えば約１０００ワットから約１５００ワットの高周波ＲＦ電力が、処理ガスに印加されて、処理ガスのラジカルが生成される。

【0019】

［００２３］ポリシリコンライナーの堆積中、チャンバ内の圧力は、約０．５Ｔｏｒｒから約１０Ｔｏｒｒ、例えば約１Ｔｏｒｒから約５Ｔｏｒｒの範囲内で維持される。堆積中、基板は、約３００℃から約５００℃の温度、例えば約３５０℃から約４５０℃で維持される。堆積プロセスは、所定の厚さのポリシリコンライナーが堆積するのに十分な期間続いてもよい。例えば、堆積時間は、約３０秒間から約１８００秒間、例えば約６０秒間から約１８０秒間続いてもよい。

【0020】

［００２４］別の例では、ポリシリコンライナーは、熱ＣＶＤなどの熱堆積プロセス中に形成される。ポリシリコンライナーは、約５０オングストロームから約２００オングストロームの範囲内の厚さまで形成される。堆積は、約３５０℃から約６５０℃の温度、例えば約５００℃と６５０℃の間の温度で、かつポリシリコンライナーが所定の厚さまで堆積するのに十分な期間生じる。上記のものと同様の前駆体が、熱ＣＶＤ工程中に利用され得る。

【0021】

［００２５］別の例では、ポリシリコンライナーは、ＰＥＣＶＤプロセス、又は熱ＣＶＤなどの熱堆積プロセスと、その後の結晶化アニーリングプロセス中にアモルファスシリコン層の堆積によって形成される。アモルファスシリコン層は、上記のものと同様のプロセス条件を使用して堆積され得る。アモルファスシリコン層は、シランなどの一又は複数のシリコン前駆体を含む処理ガス、キャリアガス、及び還元剤を使用することによって形成され得る。アモルファスシリコン層は、低水素アモルファスシリコン、例えば、１パーセント未満のアモルファスシリコンであり得る。アモルファスシリコン層は、約１０オングストロームから約１０００オングストローム、例えば、約１０オングストロームから約５００オングストローム、又は約５０オングストロームから約１００オングストロームの範囲内の厚さまで形成される。アモルファスシリコン層は、結晶化アニーリングを使用してさらに処理される。結晶化アニーリングプロセスは、１時間と４時間の間、例えば約１時間と２時間の間の期間、約６００℃から約６５０℃の温度での熱アニーリングであり得る。別の例では、結晶化アニーリングプロセスは、急速熱アニーリング処理チャンバを使用するスパイクアニーリングプロセスであり得る。スパイクアニーリングプロセスは、約１秒間から約５秒間、約９００℃から約１１００℃の温度、例えば１０００℃であり得る。アニーリングプロセスは、工程１０２で形成された下層の上面へのポリシリコンライナーの接着を強化する。

【0022】

［００２６］工程１０６では、一又は複数の追加の層が、ポリシリコンライナーの上面上に形成される。一又は複数の追加の層には、例えば、ドープされたか又はドープされていないアモルファスシリコンが含まれる。特定の例では、一又は複数の追加の層は、積層で、ｎ型にドープされた（例えば、リン）アモルファスシリコンとドープされていないアモルファスシリコンが交互になった層を含む。別の例では、一又は複数の追加の層は、積層で、ｐ型にドープされた（例えば、ホウ素）アモルファスシリコンとドープされていないアモルファスシリコンが交互になった層を含む。別の例では、一又は複数の追加の層は、ｐ型にドープされたアモルファスシリコン又はｎ型にドープされたアモルファスシリコンの単一層である。一又は複数の追加の層は、シラン等の一又は複数のシリコン前駆体を含む処理ガス、キャリアガス、還元剤、及びホスフィン等のｎ型ドーパントといったドーパントを使用して、ＰＥＣＶＤチャンバ内に形成され得る。一又は複数の追加の層は、一又は複数の後処理工程を通じて、メモリデバイスなどの半導体デバイスの形成を容易にする。一又は複数の追加の層は、ポリシリコンライナーと同じ処理チャンバ内で、又は異なる処理チャンバ内に形成され得る。

【0023】

［００２７］工程１０８では、下層、ポリシリコンライナー、及びその上の一又は複数の追加の層を有する基板（本明細書ではデバイス中間体とも呼ばれる）上で、一又は複数の後処理が実施される。後処理工程は、とりわけ、さらなる堆積プロセス、エッチングプロセス、マスキング、エッチング、リソグラフィ、ドーピング、熱処理、及び研磨を含む。特定の一例では、その上に堆積された層を有するデバイス中間体は、アニーリングなどの熱処理プロセスに供される。熱アニーリングプロセスは、デバイス中間体内の膜欠陥の修復を容易にし、また、個別の層内のドーパント種の分布さえも容易にする。

【0024】

［００２８］図１は、基板を処理する一方法について記載しているが、他の実施態様も想定される。例えば、天然酸化物除去プロセス、又は別の洗浄プロセスが、工程１０２の前に生じ得ることが想定される。このような例では、天然酸化物除去プロセス又は他の洗浄プロセスは、工程１０２及び／又は１０４及び／又は１０６と同じチャンバ内で生じてもよく、工程１０２及び／又は１０４及び／又は１０６とは異なるチャンバ内で生じてもよい。本明細書中の他の例及び実施形態と組み合わせることができる別の例では、工程１０６の一又は複数の追加の層は、ＰＥＣＶＤではなく熱堆積プロセスを介して形成され得る。

【0025】

［００２９］図２は、図１の方法１００に方法によって形成されたデバイス中間体２１０の概略断面図である。本明細書で使用されるデバイス中間体は、製造中のデバイス、例えば、製造完了前のデイバスを指す。デバイス中間体２１０は、基板２１２及び中間積層体２２２を含む。中間積層体２２２は、基板２１２の上方に形成された一又は複数の下層２１４（明確にするために１つが示されている）を含む。中間積層体２２２は、一又は複数の下層２１４上に形成されたポリシリコンライナー２１６、及びポリシリコンライナー２１６上に形成された一又は複数のアモルファスシリコン層２１８（明確にするために１つが示されている）も含む。デバイス中間体２１０は明確にするためにここでは示されていない他の特徴も含み得ることが、想定される。

【0026】

［００３０］デバイス中間体２１０の後処理中（すなわち、工程１０８）を含む基板の処理中、及び／又は一又は複数の追加の層２１８の形成中（すなわち、工程１０６）、水素は、堆積された膜内に及び膜境界を横断して分散する。水素は、（１）一又は複数の下層２１４における酸化ケイ素中の水素濃度と比べて一又は複数の追加の層２１８におけるアモルファスシリコン層中の比較的高い水素濃度、及び（２）処理及び／又は後処理中の高温を含む、一又は複数のメカニズムによって分散するよう導入される。アモルファスシリコンの比較的高い水素濃度と高温のうちの一方又は両方は、一又は複数の追加の層２１８のアモルファスシリコンから一又は複数の下層２１４のシリコンへの水素の移動を容易にする。シリコン（例えば、一又は複数の下層２１４）と比較してアモルファスシリコン（例えば、一又は複数の追加の層２１８）を通じた水素の分散速度は速いため、水素は、従来のデバイス構造体のシリコン及びアモルファスシリコンのインターフェースに蓄積する傾向がある。このような蓄積は、アモルファスシリコン－シリコンインターフェースで発生する水素泡をもたらし、ポリシリコンライナー２１６を含まない従来の構造におけるシリコン（例えば、一又は複数の下層）からのアモルファスシリコン（例えば、一又は複数の追加の層）の接着又は層剥離の減少をもたらす。

【0027】

［００３１］従来のアプローチ（一又は複数の追加の層のアモルファスシリコンを一又は複数の下層のうちの一つのシリコン上に直接堆積させる）とは対照的に、本開示の態様は、一又は複数の下層２１４上に配置されたポリシリコンライナー２１６を含む。ポリシリコンライナー２１６は、水素が一又は複数の追加の層から一又は複数の下層２１４の上面へ分散するのを防止する。よって、水素は、一又は複数の下層２１４の上面には蓄積せず、一又は複数の下層２１４の上面での気泡の形成は、緩和又は防止される。一又は複数の下層２１４の上面での水素気泡の形成が緩和又は防止されるため、膜積層体の接着が改善される。

【0028】

［００３２］水素が一又は複数の追加の層２１８のインターフェース及びポリシリコンライナー２１６に分散しても、層剥離が生じるレベルまでは接着は概して減少されないことに留意されたい。これは、少なくとも部分的には、アモルファスシリコンとポリシリコンとの間の比較的高い接着による。よって、本明細書に記載される例では、水素は、比較的弱い接着インターフェース（例えば、アモルファスシリコンと酸化ケイ素との間）ではなく、比較的強い接着インターフェース（例えば、アモルファスシリコンとポリシリコンとの間）で蓄積する。

【0029】

［００３３］図２を参照した上記のデバイス中間体は、金属－酸化物－シリコン電界効果トランスミッタ（ＭＯＳＦＥＴ）デバイス等のメモリデバイスに使用される選択ビットトランジスタなどの、デバイス構造体のさまざまな部分に使用することができる。他の例では、図１及び図２を参照してデバイス中間体を形成するための方法は、磁気ランダムアクセスメモリ（ＭＲＡＭ）、スピン注入ランダムアクセスメモリ（ＳＴＴ－ＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、及び相変化メモリ（ＰＣＭ）を含むメモリデバイス構造体等のデバイス構造体の一部であるデバイス中間体構造体を形成するのに有益であり得る。

【0030】

［００３４］図３Ａは、薄膜トランジスタ（ＴＦＴ）デバイス構造体３１０の一例を示す概略断面図である。デバイス構造体３１０は、図２に関して上に記載されるシリコン下層２１４とポリシリコンライナー２１６とアモルファスシリコン層２１８とを含む、デバイス中間体２１０及び中間積層体２２２を含むチャネル３１６を含む。デバイス構造体３１０は、基板２１２（例えば、ガラス、シリコン）、金属コンタクト３１４、及び基板２１２と金属接点３１４の上方のチャネル３１６を含む。チャネル３１６上には絶縁体層３３２（例えば、酸化ケイ素層）が堆積され、絶縁体層３３２上にはゲート金属層３４２が堆積される。

【0031】

［００３５］図３Ｂは、デバイス構造体３５０の一例を示す概略断面図である。デバイス構造体３５０は、ＭＲＡＭデバイス、ＰＣＭデバイス、ＦｅＲＡＭデバイス、又は他の半導体デバイスの一部を形成し得る。デバイス構造体３５０は、図２に関して上に記載されるシリコン下層２１４とポリシリコンライナー２１６とアモルファスシリコン層２１８とを含む、デバイス中間体２１０及び中間積層体２２２を含むチャネル３１６を含む。デバイス構造体３５０は、基板３５１（例えば、シリコン、ゲルマニウム）及びチャネル３１６を含む。デバイス構造体３５０は、中間積層体２２２の上方に形成された電界酸化物３７０をさらに含む。電源コンタクト３６４がビア３７１に形成される。ビア３７２は、ゲート金属層３５６及びインターコネクト３６６を含む。絶縁体層３５４（例えば、酸化ケイ素）は、ゲート金属層３５６と中間積層体２２２との間に配置される。ドレインコンタクト３６２がビア３７３に形成される。

【0032】

［００３６］図４は、本明細書に記載されるような、デバイス構造体を形成する方法が実施され得る例示的な真空処理システム４００の概略上面図を示す。このシステム４００は、ウエハ上の集積回路等の真空において、処理された基板を製造するために使用される、クラスタータイプのシステムである。真空処理システム４００は、典型的にはプラットフォーム（図示せず）上に取り付けられた移送チャンバ４０２を含む。移送チャンバはシステムコントローラ４０１に接続され、システムコントローラ４０１は、本明細書で開示される主題の態様を収納及び／又は実装するよう構成されている。移送チャンバ４０２は、その上に取り付けられたリッド４０３を有する。リッド４０３が接着されているとき、移送チャンバ内の圧力が真空に減少したときに空気が移送チャンバ４０２へ漏れないように、リッド４０３は移送チャンバ４０２との気密密封を形成する。移送チャンバ４０２は、ファセット４０６に接着された処理チャンバ４０４を有する。処理チャンバ４０４は、物理的気相堆積チャンバ、ＣＶＤチャンバ、ＡＬＤチャンバ、ＰＥＣＶＤチャンバ、ＰＥＡＬＤチャンバ、エッチングチャンバ等のあらゆるタイプの処理チャンバであり得る。処理チャンバ４０４は、個別の処理チャンバ４０４の構成に応じて、移送チャンバ４０２によって支持されていてもよく、又はそれら自体のプラットフォーム上に支持されていてもよい。ファセット４０６中のスリットバルブ（図示せず）は、移送チャンバ４０２と処理チャンバ４０４との間のアクセス及び分離を提供する。それに応じて、処理チャンバ４０４は、その表面上に開口部（図示せず）を有し、開口部はスリットバルブと整列している。移送チャンバ４０２は、ファセット４１２に取り付けられたロードロックチャンバ４０８も有する。ファセット４１２中の開口部（図示せず）は、ロードロックチャンバ４０８と移送チャンバ４０２との間のアクセス及び分離を提供する。それに応じて、ロードロックチャンバ４０８はその表面上に開口部を有し、開口部はファセット４１２中の開口部と整列している。

【0033】

［００３７］ロードロックチャンバ４０８は、小環境４１４に接着されている。ロードロックチャンバ４０８及び小環境４１４は、ロードロックチャンバと小環境との間のアクセスを提供する対応する開口部（図示せず）を有し、その一方、開口部のドア（図示せず）は分離を提供する。小環境は、その前面に接着されたポッドローダ４１６を有する。対応するドア（図示せず）を有する開口部（図示せず）は、小環境４１４とポッドローダ４１６との間のアクセス及び分離を提供する。

【0034】

［００３８］工程では、システム４００内の処理される基板は、ポッドローダ４１６の頂部に置かれる。その後、ロボット（図示せず）は、一度に一つずつ、ポッドローダ４１６から出し、ロードロックチャンバ４０８のうちの一つへ入れて、基板の除去を開始する。基板がロードロックチャンバ４０８内にロードされた後、ロードロックチャンバの圧力は、移送チャンバ４０２の圧力と一致するよう低減される。その後、移送チャンバ側のドアが開けられ、移送チャンバロボット（図示せず）は、ロードロックチャンバ４０８の点検を開始することができる。移送チャンバロボットは、処理のために基板をロードロックチャンバ４０８から処理チャンバ４０４のうちの一つへ移動させ、その後、ロードロックチャンバ４０８のうちの一つから基板を戻す。ロードロックチャンバ４０８が処理された基板の全てを受領したとき、ロードロックチャンバ内の圧力は小環境の圧力に戻され、そのため、小環境内のロボットは、処理された基板を基板ポッドローダ４１６へ戻すことができる。

【0035】

［００３９］以上の記述は本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱することなく本開示の他の実施形態及び更なる実施形態が考案されてよく、本開示の範囲は、下記の特許請求の範囲によって決定される。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【国際調査報告】