(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2022-06-08
(54)【発明の名称】供試標本の電気特性を計測する方法
(51)【国際特許分類】
G01R 31/26 20200101AFI20220601BHJP
H01L 21/66 20060101ALI20220601BHJP
H01L 43/12 20060101ALI20220601BHJP
【ＦＩ】
G01R31/26 J
H01L21/66 B
H01L43/12
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2021559038
(86)(22)【出願日】2020-03-18
(85)【翻訳文提出日】2021-11-26
(86)【国際出願番号】 US2020023232
(87)【国際公開番号】W WO2020205236
(87)【国際公開日】2020-10-08
(31)【優先権主張番号】19167346.6
(32)【優先日】2019-04-04
(33)【優先権主張国・地域又は機関】EP
(81)【指定国・地域】
(71)【出願人】
【識別番号】500049141
【氏名又は名称】ケーエルエー コーポレイション
(74)【代理人】
【識別番号】110001210
【氏名又は名称】特許業務法人ＹＫＩ国際特許事務所
(72)【発明者】
【氏名】カグリアニ アルベルト
(72)【発明者】
【氏名】オスターベルグ フレデリック ウエスターガード
(72)【発明者】
【氏名】ウェイ チア－ハング
【テーマコード（参考）】
2G003
4M106
5F092
【Ｆターム（参考）】
2G003AA10
2G003AG03
4M106AA01
4M106AD08
4M106AD22
4M106DD03
4M106DH51
5F092AA20
5F092AB06
5F092AC11
5F092GA01
(57)【要約】
本方法は、例えば埋込ＭＲＡＭメモリにて用いられる磁気トンネル接合の電気特性を計測するのに用いることができる。本方法で用いるのは複数個のプローブチップを有する多点プローブであり、それを供試標本の指定エリア、特に供試標本の試験対象部分から電気的に絶縁されているエリアに接触させる。電気的接続手段は、その磁気トンネル接合の下方に配置しその指定エリアに通じさせる。
【特許請求の範囲】
【請求項1】
多層供試標本例えば磁気トンネル接合の電気特性を計測する方法であって、前記多層供試標本であり、少なくとも第１層及び第２層が備わるスタックを有し且つそのスタックが電気絶縁層の上方にある多層供試標本を準備し、
計測回路との第１接続用に、前記電気絶縁層の上方に第１供試標本端子を設け、
前記計測回路との第２接続用に、前記電気絶縁層の上方に第２供試標本端子を設け、
前記第１供試標本端子、前記第２供試標本端子及び前記スタックを互いに電気絶縁し、
前記電気絶縁層に埋め込まれた第１導電路であり、前記第１供試標本端子及び前記スタックを電気的に相互接続する第１導電路を設け、且つ
前記電気絶縁層に埋め込まれた第２導電路であり、前記第２供試標本端子及び前記スタックを電気的に相互接続する第２導電路を設ける方法であり、
更に、
前記計測回路であり第１計測端子及び第２計測端子を有する計測回路を準備し、
前記第１計測端子を前記第１供試標本端子に接触させ、
前記第２計測端子を前記第２供試標本端子に接触させ、且つ
前記計測回路により前記スタックの前記電気特性を計測する方法。
【請求項2】
請求項１に係る方法であって、前記多層供試標本が磁気抵抗ランダムアクセスメモリ用の半導体ウェハである方法。
【請求項3】
請求項１又は２に係る方法であって、前記スタックが磁気トンネル接合を構成する方法。
【請求項4】
請求項１～３のうち何れかに係る方法であって、前記第１層が強磁性シートである方法。
【請求項5】
請求項１～４のうち何れかに係る方法であって、前記第２層が強磁性シートである方法。
【請求項6】
請求項１～５のうち何れかに係る方法であって、前記スタックが、前記第１層・前記第２層間に挟まれた中間層を有する方法。
【請求項7】
請求項６に係る方法であって、前記中間層が、前記第１層・前記第２層間で電子をトンネリングさせるための電気絶縁体である方法。
【請求項8】
請求項１～７のうち何れかに係る方法であって、前記第１供試標本端子が少なくとも３個の層を有する方法。
【請求項9】
請求項１～８のうち何れかに係る方法であって、前記第２供試標本端子が少なくとも３個の層を有する方法。
【請求項10】
請求項１～９のうち何れかに係る方法であって、前記第１導電路が前記電気絶縁層内で平面的に延びている方法。
【請求項11】
請求項１～１０のうち何れかに係る方法であって、前記第１供試標本端子・前記第１導電路間に第１ビアを設ける方法。
【請求項12】
請求項１１に係る方法であって、前記スタック・前記第１導電路間に第２ビアを設ける方法。
【請求項13】
請求項１～１２のうち何れかに係る方法であって、前記第１計測端子を構成する第１プローブチップと前記第２計測端子を構成する第２プローブチップとを有する試験プローブを準備し、
前記第１プローブチップを前記第１供試標本端子に接触させ、且つ
前記第２プローブチップを前記第２供試標本端子に接触させる方法。
【請求項14】
自多層供試標本の電気特性を埋込計測するための多層供試標本であって、少なくとも第１層及び第２層を有していて電気絶縁層の上方にあるスタックと、
計測回路との第１接続用であり前記電気絶縁層の上方にある第１供試標本端子と、
計測回路との第２接続用であり前記電気絶縁層の上方にある第２供試標本端子と、
を備え、
前記第１供試標本端子、前記第２供試標本端子及び前記スタックが互いに電気絶縁されており、
更に、
前記電気絶縁層に埋め込まれた第１導電路であり、前記第１供試標本端子及び前記スタックを電気的に相互接続する第１導電路と、
前記電気絶縁層に埋め込まれた第２導電路であり、前記第１導電路及び前記第２導電路と前記スタックとの協働により前記第１供試標本端子・前記第２供試標本端子間に前記電気特性を計測する回路が形成されるよう、前記第２供試標本端子及び前記スタックを相互接続する第２導電路と、
を備える多層供試標本。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、導電層及び少なくとも１個のトンネリング障壁で構成された多層スタック、例えば磁気トンネル接合（ＭＴＪ）等、供試標本の少なくとも一通りの電気特性の計測に関する。
【背景技術】
【0002】
通常、微視的多点プローブは、例えば磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ウェハを対象にして面内電流トンネリング計測を行いその供試標本の様々な電気特性を判別するため、即ちそのウェハが仕様に準拠しているかを試験するため用いられている。
【0003】
電気特性たりうるものには、抵抗面積積、トンネリング障壁の上方にある第１導電シートのシート抵抗、トンネリング障壁の下方にある第２シート（下シート）のシート抵抗、並びに磁気トンネリング抵抗がある。
【0004】
供試標本のうち、何個かのトンネリング障壁及び導電シートが内在していてそれらが互いに重ね合わされているものでは、複数通りの抵抗面積積を定義することができる。複数個のトンネリング障壁が内在している標本を、単一障壁数学モデルによりモデル化することも可能である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２００２／００９７０６３号
【特許文献2】米国特許出願公開第２０１６／０３２０４３０号
【発明の概要】
【発明が解決しようとする課題】
【0006】
ウェハの上方に多点プローブを配置し、そのプローブの電極のチップ（尖端）をそのウェハの上面に接触させる、という典型的な方法では、例えば単一トンネリング障壁モデルの場合、上シートのシート抵抗が下シートのシート抵抗より低いと誤計測が発生することがある。
【0007】
本発明の目的は、計測の改善を達成することにある。
【課題を解決するための手段】
【0008】
上掲の目的及び効果、並びに数多な他の諸目的及び諸効果であり、本発明についての記述から明らかになるそれは、本発明の第１態様によれば、多層供試標本例えば磁気トンネル接合の電気特性を計測する方法であって、前記多層供試標本であり、少なくとも第１層及び第２層が備わるスタックを有し且つそのスタックが電気絶縁層の上方にある多層供試標本を準備し、計測回路との第１接続用に、前記電気絶縁層の上方に第１供試標本端子を設け、前記計測回路との第２接続用に、前記電気絶縁層の上方に第２供試標本端子を設け、前記第１供試標本端子、前記第２供試標本端子及び前記スタックを互いに電気絶縁し、前記電気絶縁層に埋め込まれた第１導電路であり、前記第１供試標本端子及び前記スタックを電気的に相互接続する第１導電路を設け、且つ前記電気絶縁層に埋め込まれた第２導電路であり、前記第２供試標本端子及び前記スタックを電気的に相互接続する第２導電路を設ける方法であり、更に、前記計測回路であり第１計測端子及び第２計測端子を有する計測回路を準備し、前記第１計測端子を前記第１供試標本端子に接触させ、前記第２計測端子を前記第２供試標本端子に接触させ、且つ前記計測回路により前記スタックの前記電気特性を計測する方法、により獲得される。
【0009】
電気的な(electric)、電子的な(electronic)、電気的に(electrically)、なる語は互換的であると理解されたい。
【0010】
計測回路との第３接続用に、前記電気絶縁層の上方に第３供試標本端子を設けてもよい。そして第３計測端子をその第３供試標本端子に接触させてもよい。
【0011】
計測回路との第４接続用に、前記電気絶縁層の上方に第４供試標本端子を設けてもよい。そして第４計測端子をその第４供試標本端子に接触させてもよい。
【0012】
前記電子特性を埋込計測するための埋込手段／フィーチャを前記供試標本に設け又は埋め込んでもよい；なお、埋込計測とは、供試標本の微細加工中にその供試標本内に埋め込まれたフィーチャによりその電子特性を計測すること、という意味である。
【0013】
前記埋込手段を、前記２個の端子と、前記スタック及び端子の下方にある前記導電路とにより、構成してもよい。
【0014】
前記スタックの下方にある前記電気絶縁層により、そのスタックを支持してもよい。同様に、その電気絶縁層により前記供試標本端子を支持してもよい。
【0015】
前記第１層を導電素材で作成してもよく、前記第２層をも導電素材で作成してもよい。
【0016】
これに代え、それら二層のうち一層（好ましくは前記第２層、例えば前記第１層の下方にある層）を、電気絶縁体で構成してもよい。
【0017】
前記第１層及び／又は前記第２層それぞれを複数個の層／シートに分割してもよい。
【0018】
前記スタックが三層スタックとなるよう前記第１層・前記第２層間に電気絶縁体を挟み、その電気絶縁体によりトンネリング障壁／層を構成してもよい。
【0019】
前記多層供試標本を、複数個の導電層及びトンネリング層を有する半導体ウェハとしてもよい。
【0020】
前記多層供試標本を例えば磁気抵抗ランダムアクセスメモリとし、各メモリセルを磁気トンネル接合により構成し、各接合をピラーにより構成してもよい。
【0021】
前記第１（導電）層・前記第２（導電）層間に高接触抵抗障壁、例えばショットキ障壁があってもよい。
【0022】
前記スタックが、前記半導体ウェハの所望目的のダイに係る電子回路を備えていてもよく、例えばその２個の層がメモリ目的又はセンサ目的のものであってもよい。
【0023】
前記ウェハについては、そのウェハの微細加工プロセスにて微細電子デバイスが構築される基板のことであると理解されたい。
【0024】
その微細電子回路が、前記所望目的を指向する電子部品及びその電子部品を制御する回路又は部材、例えばメモリセル及びそのメモリセル用のスイッチを、備えるものであってもよい。
【0025】
前記ウェハはエッチング及び／又は層成長により製造すればよく、通常のウェハ製造方法ではこれが多数の工程にて反復されうる。
【0026】
前記計測回路を、前記第１計測端子及び前記第２計測端子を前記供試標本の方に動かす可動プローブを有するものとし、それにより前記第１計測端子・前記第１供試標本端子間及び前記第２計測端子・前記第２供試標本端子間の接触が確立されうるようにしてもよい。
【0027】
前記第１供試標本端子及び第２供試標本端子それぞれにより前記２個の計測端子それぞれ向けのランディングパッドを構成し、計測端子がその上にランディングした態で計測端子を供試標本端子に（電気的に）接触させうるようにしてもよい。
【0028】
前記第１及び第２供試標本端子それぞれを、各供試標本端子をエッチングすることによりアイランドとして、即ち前記半導体ウェハのうちその供試標本端子に割り当てられているエリアの周囲をエッチングして突出構造を残すことにより、前記半導体ウェハの製造中に作成してもよい。
【0029】
前記エッチングにより（例えばＭＴＪスタックを構成する）三層スタックを縦貫させることで、前記供試標本それ自体を、前記ウェハのエッチングが施されていない残り部分と同じく３個の層を有するものとしてもよい。
【0030】
これに代え、その供試標本端子向けに指定されているエリア内でしかその端子の素材が堆積されない／成長しないよう、供試標本端子を作成してもよい。
【0031】
前記供試標本端子を前記供試標本のスクライブラインの内輪、即ち前記電子回路を構成する集積回路を有する個別ダイへとその供試標本を分かつラインの内輪に、配置してもよい。
【0032】
前記スクライブラインは、通常、ダイのダイシングに備え、長方形グリッドをなすよう即ちグリッド線同士が直交するよう配置される。
【0033】
スクライブラインの幅は２０～２００μｍ、例えば７５～１２５μｍ、或いは例えば１００μｍにすればよい。
【0034】
前記供試標本端子を前記ダイの電子回路／集積回路と同時に作成してもよく、その場合はダイのエリアとスクライブラインとを前記第１層の素材に対し同一工程にて露出させる。第２の工程にて供試標本端子同士を絶縁すればよい。
【0035】
即ち、供試標本端子の第１層と前記スタックの第１層が同じ平面内にあってもよい。
【0036】
幾つかの供試標本端子、例えば４個の供試標本端子を隣り合わせに配置してもよい。それらのピッチ（それらの間の距離）を例えば多点プローブのピッチと整合させてもよく、例えば前記第２供試標本端子を前記第１供試標本端子の隣にしてもよい。第３供試標本端子をその第２供試標本端子の隣に配置してもよく、第４供試標本端子をその第３供試標本端子の隣に配置してもよい。それら４個の供試標本端子を互いに直線的に配置することで、供試標本端子からなるローを構成してもよい。
【0037】
前記電気絶縁層はそれより上の諸層を支持するものであり、電気配線の埋め込み、即ち前記ウェハの相異なる部分間の電気的相互接続にも用いることができる。そのウェハを通じた電気的相互接続用に、幾つかのそうした金属化層を設ければよい。
【0038】
前記電気配線例えば前記第１導電路及び前記第２導電路は、前記ウェハの製造中に、前記電気絶縁層上に堆積された銅ラインとして作成すればよく、その後に当該電気絶縁層の素材を更に堆積させることでそれら導電路を埋め込めばよい。
【0039】
層間電気的接続をある層から別の層に至る方向に延びる垂直（縦方向）ビア、即ち前記ウェハが水平（横方向）面上にあるときに垂直方向沿いとなるビアにより、作成してもよい。即ち、第１ビアにより前記第１導電路と前記第１供試標本端子とを相互接続してもよい。そうしたビアを、タングステン、銅、窒化銅、タンタル、窒化タンタル、コバルト、ルテニウムで作成してもよい。２個以上の別々なビアを用いその導電路の垂直部分を確立し、それにより供試標本端子及び試験対象スタックを相互接続してもよく、その導電路が２個の垂直経路部分（それぞれその供試標本端子の下方と前記スタックの下方にあるもの）及び１個の水平部分を有していてもよい。両垂直部分を、単一のビアに代え複数個のビアにより構成してもよい。
【0040】
前記電気絶縁層を、その層内の電気配線により回路経路が定まり、定まったその回路経路に電流が流れ閉じ込められるよう、電気絶縁素材で作成してもよい。
【0041】
別々の供試標本端子に至る２本の導電路により、第１供試標本端子から前記ＭＴＪスタックへと電源電流を導き第２供試標本端子へと返戻電流を導く回路を、そのＭＴＪスタックとの協働で構成してもよい。
【0042】
本発明の第２態様によれば、上掲の目的及び効果は、自多層供試標本の電気特性を埋込計測するための多層供試標本であって、少なくとも第１層及び第２層を有していて電気絶縁層の上方にあるスタックと、計測回路との第１接続用であり前記電気絶縁層の上方にある第１供試標本端子と、計測回路との第２接続用であり前記電気絶縁層の上方にある第２供試標本端子と、を備え、前記第１供試標本端子、前記第２供試標本端子及び前記スタックが互いに電気絶縁されており、更に、前記電気絶縁層に埋め込まれた第１導電路であり、前記第１供試標本端子及び前記スタックを電気的に相互接続する第１導電路と、前記電気絶縁層に埋め込まれた第２導電路であり、前記第１導電路及び自第２導電路と前記スタックとの協働により前記第１供試標本端子・前記第２供試標本端子間に前記電気特性を計測する回路が形成されるよう、当該第２供試標本端子及び前記スタックを相互接続する第２導電路と、を備える多層供試標本、により獲得される。
【0043】
以下、添付図面を参照し例示により本発明をより詳細に説明する。
【図面の簡単な説明】
【0044】
【発明を実施するための形態】
【0045】
なお、本発明は、後述のそれとは異なる形態にて実施しうるので、本願中で説明される何れの例にであれ限定されるものと解されるべきではない。寧ろ、何れの例も本件開示を一貫した完全なものにするため提示されており、本発明の技術的範囲を本件技術分野に習熟した者（いわゆる当業者）に遺漏なく届けるものである。
【0046】
全体を通じ、同様の参照符号により類似部材を参照する。そのため、各図の記述との関連で類似要素を詳説してはいない。
【0047】
図１に、供試標本の展開外観を示す。
【0048】
供試標本１０は５個の層を有しており、そのうち上側の三層が磁気トンネル接合（ＭＴＪ）、即ちＭＴＪスタックを構成している。
【0049】
供試標本は、少なくとも２個の導電層及びその間に挟まれたトンネリング電気絶縁層、例えばＭＴＪを備える半導体ウェハを構成するものとすることができる。
【0050】
ＭＴＪスタックの上層１２は、強磁性素材を含有していてもいなくてもよいが、導電性とする。
【0051】
上層の磁化方向は可変である。
【0052】
中間層１４は、ＭＴＪスタックの上層・下層１６間に挟まれている。
【0053】
中間層は薄い電気絶縁体であり、その厚みは、電子がそれを通じトンネリングし得ないほど大きくはない；即ちこの中間層はトンネリング障壁層である。
【0054】
下層１６も、強磁性素材を含有していてもいなくてもよいが、導電性とする。
【0055】
これに代え、上層の磁化が永久磁化であってもよく、下層の磁気モーメントの方向が可変であってもよい。双方の層を、その磁気モーメントの方向が可変なものとしてもよい。
【0056】
そのスタックに鎖交する電位を印加したときのスタックの抵抗値は、その上層及び下層の磁化が平行かそれとも非平行かに依存しうるのであり、それらが平行な場合のトンネリング障壁は磁化が非平行な場合よりも低くなる。
【0057】
上層は平坦な上面を有する態で描かれており、諸層は互いに平行なものとして総じて描かれている。
【0058】
そのスタックを、２個以上の導電層及び１個の障壁を有するものとし、それに備わる幾つかの電気特性が計測されるようにしてもよい。
【0059】
また、供試標本の諸層に、ＭＲＡＭセルに係るそれとは別の機能を持たせてもよい。例えば、スタックに備わる層を二層のみとし、その目的をセンサとしてもよい。
【0060】
図１では、三層のスタックが７個のアイランド、即ち１本のロー上で隣り合う６個の小アイランド並びに孤立した１個の大アイランド（例えばＭＲＡＭ又はセンサ目的のＭＴＪスタック２８を構成する供試アイランド）として示されている。これは、それらアイランドが互いに電気絶縁されたものになるよう、即ちそれらアイランドが互いに電気接続されないよう、それらスタック層をエッチングした結果である。
【0061】
これらの層が除去された部分に、酸化物素材その他の素材により構成される電気絶縁体を作成することで、アイランド相互間空間及びアイランド・ＭＴＪスタック間空間が電気絶縁素材で満たされるようにしてもよい。
【0062】
６個の小アイランドは６個の供試標本端子を構成しており、その目的は第１ランディングパッド２６等のランディングパッドを提供すること等にある；その第１ランディングパッド２６上には第１ランディングエリアたる露出面３０があり、薄い酸化物層で覆われうることを除けば、その上は別の層で覆われていない。
【0063】
供試標本端子はどのような平面内形状であってもよい。図１には長方形の形状／エリアが示されているが、その形状が円、卵形、楕円形、多角形又は不規則形状であってもよい。
【0064】
各ランディングパッドの各ランディングエリアはプローブチップをランディングさせるためのものであり、プローブチップをそのランディングエリアに接触させることで、計測ルーチン中に、そのランディングパッドに電気信号を注入することや、電気計測信号をピックアップすることができる。このように、供試標本上にはプローブ用及びプローブ計測実行用の端子が設けられている。
【0065】
供試標本がその計測装置内で正しく配置されているときに供試標本端子の位置が計測端子の固定位置と整列する計測装置である場合、プローブを用いるのに代え、供試標本を計測装置内に差し込んでもよい。
【0066】
大アイランド２８は試験する必要があるＭＲＡＭセルのそれとそっくりなもの、具体的にはそのＭＴＪスタックの一通り又は複数通りの電気特性がそっくりなものとすればよい。
【0067】
ＭＴＪスタックの下方には第１電気絶縁層１８を構成する第４層、即ち電流路の制御無しでその層内に電流を自在に流すことを想定していない層がある。
【0068】
その第４電気絶縁層の下方には、第２電気絶縁層２４を構成する第５層がある。
【0069】
第１電気絶縁層及び第２電気絶縁層を１個の電気絶縁層として作成してもよい。
【0070】
第１電気絶縁層はビア、例えばその層を厚み方向に縦貫する第１ビア２２を有している。
【0071】
アイランドのローを構成する６個のアイランドの下方には、それぞれ１個のビアが描かれている。
【0072】
大アイランドの下方にも６個のビア、例えば第２ビア３４が示されており、それらは皆、ＭＴＪスタックの下層の下面に接触するに至っている。
【0073】
第２電気絶縁層内には６本のコバーレーン、即ち製造工程のうち一つで堆積された銅がある（銅以外の導電素材を用いてもよい）。
【0074】
それら銅レーンにより導電路、例えば第１導電路２４が構成されている。
【0075】
端子と試験が求められている供試標本の個別部分との間の電気的接続に関しては、熟考したところによれば、ビアを省略できることがある。例えば、供試標本端子と供試アイランドとが隣り合っている場合、電気的接続を確立する必要があるのは、その供試標本の分離／エッチド部分の下方だけである。
【0076】
導電路は諸層に対し平行に延びており、各導電路により、ランディングパッドのうち１個に係るビアと、ＭＴＪスタックと接触しているビアのうち１個とが、相互接続されている。
【0077】
電気絶縁層のうち一つを、例えばスイッチ等といった制御用電子回路に至る電気的接続に用いてもよい。スイッチ自体は第６層、例えばその電気絶縁層より下にある層内に配置すればよい。
【0078】
ランディングパッドを必ずしも３個のＭＴＪ層により構成しなくてもよい。これに代え、第１電気絶縁層上にアイランドとして生成例えば堆積された半導体素材を以てランディングパッドとし、それによって、プローブチップからの電気信号が、個別のランディングパッドに下側から接触するビアへと伝達されるようにしてもよい。
【0079】
図２に供試標本を示す。
【0080】
【0081】
図示の供試標本は非展開状態である。上側三層の下方にあるビア及び導電路が破線で描かれている。
【0082】
このプローブは、互いに平行に延びる６本のカンチレバー（片持ち梁）アームを有している。各カンチレバーアームの端部にはプローブチップ、例えば第１プローブチップ３２がある。
【0083】
個々のプローブチップを対応する個々のランディングパッドのランディングエリアに接触させてあり、例えば第１プローブチップ３２は、下側から第１ビア２２が接触している第１ランディングパッド２６と接触している。
【0084】
電気特性の計測のための接触であるので、この接触はそれらプローブチップ・ランディングパッド間に電気的接触が生じる接触である；即ち、電気的接触が確立されうるよう、そのランディングパッド上によく生じる酸化物層に、そのプローブチップを食い込ませることができる。
【0085】
プローブチップを、ランディングエリアを構成する面上に単に座すにとどまらず、ある小距離だけランディングパッドに食い込ませることができる。
【0086】
第１導電路は第１ビアからＭＴＪスタック２８まで、即ちそのＭＴＪスタックの下方の一点まで延びている。
【0087】
それらビア及び導電路により、あるプローブチップから別のプローブチップに至る回路経路を完成させることで、電流をその回路経路内に注入してＭＴＪスタック内へ、更に第２プローブチップへと通じさせることができる。
【0088】
カンチレバーアームのうち４本は四点計測（四端子センシング）用のものである。それらのうち２本は電流注入用、他の２本は電圧計測用である。
【0089】
５本目のカンチレバーアームを距離計測用のものとし、それによりプローブチップ・ランディングパッド間距離をプローブチップのランディング中に制御してもよい。
【0090】
図３ａに供試標本を示す。
【0091】
【0092】
【0093】
この拡大外観には、そのＭＴＪスタックの上層１２、中間層１４及び下層１６が現れている。第２ビア３４が、第１導電路２４からＭＴＪスタック２８の下層１６へと垂直に延びている。
【0094】
図４ａに供試標本を示す。
【0095】
【0096】
【0097】
その拡大外観には、そのＭＴＪスタックの上層１２、中間層１４及び下層１６が現れている。
【0098】
第２ビア３４が、第１導電路２４からＭＴＪスタック２８の下層１６へと垂直に延びている。
【0099】
導電路２４が第１ビア２２・第２ビア３４間に延設されている。
【0100】
以下は、本発明の詳細記述並びに本発明の詳細記述にて参照された図面にて用いた参照符号のリストである。
【符号の説明】
【0101】
１０ 供試標本、１２ 上層、１４ 中間層、１６ 下層、１８ 第１電気絶縁層、２０ 第２電気絶縁層、２２ 第１ビア、２４ 第１導電路、２６ 第１ランディングパッド、２８ ＭＴＪスタック、３０ 第１ランディングエリア、３２ プローブチップ、３４ 第２ビア。
【図1】
【図2】
【図3a-3b】
【図4a-4b】
【国際調査報告】