特表 2022-529123 電気及び光学マーキングを用いた半導体デバイスのダイレベルの一意な認証及びシリアライゼーションのための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2022-06-17

(54)【発明の名称】電気及び光学マーキングを用いた半導体デバイスのダイレベルの一意な認証及びシリアライゼーションのための方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20220610BHJP

   H01L 21/66 20060101ALI20220610BHJP

【ＦＩ】

H01L27/04 T

H01L21/66 F

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2021559430

(86)(22)【出願日】2020-03-02

(85)【翻訳文提出日】2021-10-07

(86)【国際出願番号】 US2020020604

(87)【国際公開番号】W WO2020214256

(87)【国際公開日】2020-10-22

(31)【優先権主張番号】62/834,093

(32)【優先日】2019-04-15

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/528,099

(32)【優先日】2019-07-31

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(71)【出願人】

【識別番号】514028776

【氏名又は名称】トーキョー エレクトロン ユーエス ホールディングス，インコーポレーテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】フルフォード，エイチ．ジム

(72)【発明者】

【氏名】シェピス，アンソニー

(72)【発明者】

【氏名】デヴィリアーズ，アントン

【テーマコード（参考）】

4M106

5F038

【Ｆターム（参考）】

4M106AA01

4M106AA02

4M106AA08

4M106AB17

4M106AB18

4M106CA10

5F038AC05

5F038AR09

5F038AR13

5F038AR16

5F038DT13

5F038EZ20

(57)【要約】

一意な認証及びシリアライゼーションを提供するためにダイレベルにおいて半導体基板にマーキングする方法は、マスクベースフォトリソグラフィを用いて基板上のフォトレジスト層上に第１のパターンの化学線を投影することであって、第１のパターンが半導体デバイス構造を定義する、第１のパターンの化学線を投影することと、直接書き込み投影を用いてフォトレジスト層上に第２のパターンの化学線を投影することであって、第２のパターンが、一意な電気署名を有する一意な配線構造を定義する、第２のパターンの化学線を投影することと、を含む。

【特許請求の範囲】

【請求項1】

基板にマーキングする方法であって、
基板上にフォトレジスト層を形成することと、
マスクベースフォトリソグラフィシステムを用いて前記フォトレジスト層上に第１のパターンの化学線を投影することであって、前記第１のパターンが、半導体デバイス構造を定義する、前記第１のパターンの化学線を投影することと、
直接書き込み投影システムを用いて前記フォトレジスト層上に第２のパターンの化学線を投影することであって、前記第２のパターンが、一意な電気署名を有する一意な配線構造を定義する、前記第２のパターンの化学線を投影することと、
前記フォトレジスト層を現像してレリーフパターンを生成することと、
前記一意な電気署名を有する前記一意な配線構造を形成することと、
を含む、方法。

【請求項2】

前記配線構造が、電気線である、請求項１に記載の方法。

【請求項3】

前記一意な配線構造の形状を変化させることによって、前記一意な配線構造の電気抵抗をダイからダイへと変化させることをさらに含む、請求項１に記載の方法。

【請求項4】

前記一意な配線構造の形状が、線長、線幅、線経路、線巻数、及び線断面積のうちの少なくとも１つを変化させることによって変化する、請求項１に記載の方法。

【請求項5】

前記配線構造が、導電経路のマトリクスであり、各導電経路の幾何形状が変化して複数の電気抵抗値のうちの１つを提供する、請求項１に記載の方法。

【請求項6】

前記電気署名が、一意な抵抗値又は容量値を含む、請求項１に記載の方法。

【請求項7】

前記一意な配線構造が、ダイ回路から離れた位置の対応するダイ上に位置する、請求項１に記載の方法。

【請求項8】

導電経路上のブロックの配置が、前記一意な配線構造の異なるグラフィカル配列を定義するための座標位置によって変化する、請求項１に記載の方法。

【請求項9】

前記第１のパターンが、前記第２のパターンを投影した後に投影される、請求項１に記載の方法。

【請求項10】

前記第２のパターンが、前記第１のパターンを投影した後に投影される、請求項１に記載の方法。

【請求項11】

前記一意な配線構造が、製造シリアル番号若しくは製造日、チップ仕様、又は技術の世代を表す、請求項１に記載の方法。

【請求項12】

基板にマーキングする方法であって、
電界効果トランジスタを有する集積回路の所定の層上に配線レベルを形成することであって、前記配線レベルが、前記集積回路の少なくとも１つの他の層に電気接続を形成する第１の導電材料を含む、前記配線レベルを形成することと、
前記配線レベルと同一面内の前記集積回路の前記所定の層上に一意な電気署名を有する一意な配線構造を形成することであって、前記一意な配線構造が、前記配線レベルから電気的に分離された前記第１の導電材料の構造によって定義され、前記配線レベル及び前記一意な配線構造が、同一のメタライゼーションステップの間に形成される、前記一意な配線構造を形成することと、
を含む、方法。

【請求項13】

前記配線レベルが、マスクベースフォトリソグラフィシステムを用いてパターニングされ、前記一意な配線構造が、直接書き込み投影システムを用いてパターニングされる、請求項１２に記載の方法。

【請求項14】

前記電気署名が、一意な抵抗値又は容量値を含む、請求項１２に記載の方法。

【請求項15】

前記一意な配線構造の形状が、線長、線幅、線経路、線巻数、及び線断面積のうちの少なくとも１つを変化させることによって変化する、請求項１２に記載の方法。

【請求項16】

基板にマーキングする方法であって、
マスクベースフォトリソグラフィシステムを用いて集積回路の所定の層上に配線レベルをパターニングすることと、
前記配線レベルと同一面内の前記集積回路の前記所定の層上に一意な電気署名を有する一意な配線構造をパターニングすることであって、前記一意な配線構造が、直接書き込み投影システムを用いてパターニングされる、前記一意な配線構造をパターニングすることと、
前記配線レベル及び前記一意な配線構造を同時にメタライズすることであって、前記一意の配線構造が、前記配線レベルから電気的に分離される、前記メタライズすることと、
を含む、方法。

【請求項17】

認証付きデバイスであって、
半導体基板から形成され、集積回路を含むダイであって、前記ダイが、複数の電界効果トランジスタ及び複数の配線レベルを有し、前記複数の配線レベルが、マスクベースフォトリソグラフィシステムを用いてパターニングされている、前記ダイと、
前記ダイの所定の領域上に形成される一意な配線構造であって、前記一意な配線構造が、直接書き込み投影システムを用いてパターニングされており、前記一意な配線構造が、他のダイに対して前記ダイを識別する一意な電気署名を有する、前記一意な配線構造と、
を備える、デバイス。

【請求項18】

前記一意な配線構造が、導電経路のマトリクスであり、各導電経路の幾何形状が変化して複数の電気抵抗値のうちの１つを提供する、請求項１７に記載のデバイス。

【請求項19】

前記電気署名が、一意な抵抗値又は容量値を含む、請求項１７に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、２０１９年４月１５日に出願された「ＭＥＴＨＯＤ ＦＯＲ ＤＩＥ－ＬＥＶＥＬ ＵＮＩＱＵＥ ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ ＡＮＤ ＳＥＲＩＡＬＩＺＡＴＩＯＮ ＯＦ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＵＳＩＮＧ ＥＬＥＣＴＲＩＣＡＬ ＡＮＤ ＯＰＴＩＣＡＬ ＭＡＲＫＩＮＧ」と題する米国仮特許出願第６２／８３４，０９３号、２０１９年７月３１日に出願された「ＭＥＴＨＯＤ ＦＯＲ ＤＩＥ－ＬＥＶＥＬ ＵＮＩＱＵＥ ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ ＡＮＤ ＳＥＲＩＡＬＩＺＡＴＩＯＮ ＯＦ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＵＳＩＮＧ ＥＬＥＣＴＲＩＣＡＬ ＡＮＤ ＯＰＴＩＣＡＬ ＭＡＲＫＩＮＧ」と題する米国非仮特許出願第１６／５２８，０９９号に基づき、その利益及び優先権を主張し、その全ての内容が参照により本明細書に組み込まれる。

【0002】

本出願は、模造品制御及び一意な電気認証のための半導体デバイスの一意なマーキングに関する。より詳細には、本出願は、直接書き込みリソグラフィを用いて半導体デバイスのウェハ上の特定位置に一意な配線構造を配置するための方法に関する。

【背景技術】

【0003】

模造半導体デバイスの販売は、チップメーカが毎年何十億ドルも費やす世界的な問題を象徴している。米国を拠点とするチップメーカだけで、年間７０億ドル超の損失がある。米国国防総省（Ｐｅｎｔａｇｏｎ）は、米国国防総省が購入した全ての予備及び交換チップの１５％が模造品であると推定している。不相応な量の疑わしいチップが外国に由来し、未検出のサプライチェーンに入っている。したがって、模造半導体デバイスの使用を防止したいという強い希望がある。

【0004】

模造チップの問題に対処するための多くの課題及び態様が存在する。模造品販売との戦いにおける基本的な能力の１つは、模造デバイスを識別し、及び／又は真正デバイスを識別することが可能であることである。正確且つ確実に模造品を識別可能であることは、商取引から模造品を除去するのに有用である。また、市場において全体のデバイスと比較して真正デバイスを確認可能であることは、国際商取引法が侵害されるときに損害を定量化することを助けるのに有用である。半導体の真正性／機能性を検証するために適切な、いくつかの従来システムが存在する。例えば、信頼性のある製造業者からのバッチ番号を暗号化しようとする業界団体（ＳＥＭＩなど）からの規格がある。しかしながら、模造デバイスが公開市場に出た後は、完全性を確認するためにできることはほとんどない。

【発明の概要】

【課題を解決するための手段】

【0005】

本明細書に開示される技術は、チップメーカが、現存する模造デバイスに対抗するための認証メカニズムを提供するために、自社のデバイスをデバイスレベルで一意に識別することを可能にする。本明細書に開示される技術は、既存の又は従来の半導体加工方法を用いて、チップ認証及び／又は結合ハードウェアレベル識別のためのダイレベルにおける一意な光学シリアライゼーションを可能にする、システム及び方法を提供する。それによって、経済的で一意な識別が、半導体製造プロセスに効率的に追加され得る。

【0006】

さらに、本明細書に開示される方法は、複数ウェハにわたるプロセスレベルにおいてダイ単位で一意な識別子を提供する。シリアライゼーションの従来手段は、そのような一意なダイレベルのマーキングを提供しない。より具体的には、本明細書におけるマーキングは、ダイ毎に一意な加工を提供するように構成される、直接書き込みパターニングシステムを用いることによって実現される。従来のマスクベースフォトリソグラフィを用いるのは、コストが高くなり過ぎるが、本明細書中の直接書き込みシステムは、経済的なマーキングソリューションを提供する。

【0007】

一実施形態において、直接書き込みリソグラフィは、ウェハのダイ上の特定位置に一意な配線構造、例えば導電経路のアレイを配置するために用いられる。加えて、マスクベース露光は、ダイ上に回路パターンを配置するために用いられる。一意なマークの露光は、マスクベース露光の前、又はマスクベース露光の後に発生し得る。ダイ上のフォトレジスト層が現像されて、レリーフパターンが生成される。

【0008】

配線構造の形状は、線長、線幅、線経路、線巻数、及び線断面積のうちの少なくとも１つを変化させることによって変化して、複数の抵抗値又は容量値をもたらす。配線構造の一意な視覚的署名を伴う一意な電気値は、二重の電気識別子／グラフィカル識別子を提供する。

【0009】

光学シリアライゼーション以上に、本明細書に説明される技術は、一意な電気認証のためのダイレベル回路性能の適合化も可能にする。一意なダイレベル回路性能は、ダイ毎の一意な加工を可能にする直接書き込みパターニングシステムの使用を通して可能となる。

【0010】

本明細書で説明されるような異なるステップの順序は、明確にするために提示されている。一般に、これらのステップは任意の適切な順序で実行することができる。加えて、本明細書における異なる特徴、技術、構成などのそれぞれが、本開示の異なる箇所で考察され得るが、それらの概念のそれぞれが、互いに独立して又は互いに組み合わせて実行され得ると意図される。それに応じて、本出願の特徴は、多くの異なる方法で具現化及び検討することができる。

【0011】

この概要のセクションは、本出願のあらゆる実施形態及び／又は新規の態様を特定するものではない。代わりに、この概要は、異なる実施形態及び従来技術に対する新規性の対応点の予備的な考察のみを提供する。開示される実施形態の追加の詳細及び／又は考えられる観点について、以下でさらに考察されるように、本開示の発明を実施するための形態セクション及び対応する図面に記載されている。

【0012】

本出願は、以下の添付の図面を伴って非限定的な形で与えられる記載を考慮して、よりよく理解されるであろう。

【図面の簡単な説明】

【0013】

【図1A】ウェハのセットに適用されるマスクベース投影リソグラフィからの例示的パターンの概略である。

【図1B】ウェハのセットに適用される直接書き込みリソグラフィからの例示的パターンの概略である。

【図2A】ダイ上の配線パターンの概略である。

【図2B】ダイ上の配線パターンの概略である。

【図3】ダイのセットに適用される直接書き込みリソグラフィからのパターンの例示的配分の概略である。

【図4】直接書き込み識別子プロセスによって形成される一意な配線構造及びマスクベース露光によって形成されるダイ回路を有する、ダイサイズ基板セグメントの例示的断面図の概略である。

【図5】ダイ上に形成される導電経路のアレイの形態の一意な配線構造の概略である。

【図6】ダイ上に形成される導電経路のアレイの形態の一意な配線構造の概略である。

【図7】ダイ上に形成される導電経路のアレイの形態の一意な配線構造の概略である。

【図8】ダイ上に形成される導電経路のアレイの形態の一意な配線構造の概略である。

【図9】ダイ上に形成される導電経路のアレイの形態の一意な配線構造の概略である。

【図10】ダイ上に形成される導電経路のアレイの形態の一意な配線構造の概略である。

【図11】ダイ上に形成される導電経路のアレイの形態の一意な配線構造の概略である。

【発明を実施するための形態】

【0014】

本明細書の全体を通して「一実施形態」又は「実施形態」に言及することは、その実施形態に関して記載する特定の特徴、構造、材料、又は特性が本出願の少なくとも１つの実施形態に含まれることを意味するが、それらが全ての実施形態に存在することを示すものではない。したがって、本明細書を通した様々な箇所における「一実施形態では」又は「実施形態では」という語句の出現は、必ずしも本出願の同じ実施形態を参照するわけではない。さらに、特定の特徴、構造、材料、又は特性は、１つ又は複数の実施形態において任意の適当な方式で組み合わされてもよい。

【0015】

本明細書中の技術は、従来の利用可能な半導体加工技術を用いて複数のウェハ及びロットにわたるダイレベルにおいて半導体チップを一意に識別する方法を提供する。これは、ダイ毎に一意なマーキングを提供する直接書き込み加工を用いることを含む。

【0016】

半導体のパターニングは、典型的には、光学リソグラフィシステムを用いることを伴う。そのようなシステムは、例えば、深紫外（ＤＵＶ）電磁放射線を用いて、感光性レジスト材料に高解像度レリーフ画像パターンを生成する。このようなレリーフ画像パターンは、次いで、選択堆積、エッチング処理、及び他の微細加工処理のためのテンプレートとして用いられる。フォトレジストにおいて実現される画像は、フォトマスク上のマスタパターンの投影である。フォトマスクは、概して、クロム及び石英で構成され、クロム及び石英は、マスク界面におけるソース放射の伝播を決定付ける不透明領域及び透明領域を生成するために統合される。このフォトマスクは、感光性材料の膜又は層に到達する化学線のパターンを有効に定義する。これは、光のパターンが材料と相互作用した場合に材料の溶解性を変えることによって、感光性材料内に潜像パターンを生成する。潜像パターンは、１つ又は複数の現像薬品で現像され、それによって、基板上にレリーフパターンがもたらされる。マスクベースフォトリソグラフィは効果的であるが、このプロセスの１つの制限は、フォトマスクの構築が簡単ではないことである。フォトマスクの構築には時間がかかり、且つ比較的高価である。さらに、所与のフォトマスクパターンは、そのフォトマスクで加工される全てのウェハについて固定又は同一である。図１Ａは、ウェハのセット、例えばウェハ１及びウェハ２に適用されるマスクベース投影リソグラフィによって製造される固定パターンを示す。

【0017】

直接書き込み技術を展開する代替的なマスクレスパターニング技術が存在する。直接書き込みシステムは、特に、電子ビームリソグラフィ、プラズモニックリソグラフィ、グレーティングライトバルブリソグラフィ、及びデジタル光投影パターニングシステムを含む。動作中の直接書き込みリソグラフィは、典型的には、書き込みエンジンに設計ファイルを供給することを伴う。書き込みエンジンは、露光プロセスを誘導して、書き込みヘッドを駆動するための座標グリッドに基づいて感光性材料にパターンを定義する。直接書き込みシステムの１つの利点は、露光パターンが、物理媒体（フォトマスクなど）によって制限されず、その代わりにデジタル生成されるということである。したがって、個々の露光が前の露光及び後続の露光と異なっていてもよいように、それぞれの露光は、異なる設計ファイル又は設計ファイルの修正物を用いることができる。差異は、些細なものか又は実質的なものであってもよい。図１Ｂは、直接書き込みリソグラフィがどのようにして異なるウェハ（例えば、ウェハ１及びウェハ２）のために異なる露光パターン（例えば、「Ａ」及び「Ｂ」）を生成し得るかを示している。本明細書で用いられる、各ウェハ及び／又は各ダイは、パターン露光の前にデジタルドメインにおいて情報を変更することによって、一意な情報を含み得る。

【0018】

非限定的な一実施形態では、直接書き込みリソグラフィが、フォトレジストにおいてウェハ毎又はデバイス毎の特定位置に電気識別子を配置するために用いられる。このような一意なマークの配置は、従来の塗布／現像プロセスと統合する、感光性材料における潜像パターンとして行い得る。ウェハパターンデータはデジタルドメインに記憶されるため、このような一意な直接書き込みマークは、物理マスク（フォトマスク）オーバヘッドの懸念なしに追加され得る。従来のウェット又はドライエッチングプロセスは、次いでシリアライゼーションを永久的に下層へ転写するために用いられ得る。いくつかの実施形態において、下層は、導電層又は誘電層であってもよい。他の実施形態では、下層は、酸化層又は窒化層であってもよい。

【0019】

本明細書で説明されるマーキング方法において採用される電気識別の特定の種類は、各ユーザ若しくはシステムコントローラ、及び／又は所望される識別／認証の種類によって選択可能である。そのような一意なマーキングは、単純であってもよく、又は含まれる情報と共に拡張性があってもよい。例えば、所与の一意な識別子は、ダイ毎の単純なシリアル番号であってもよい。代替的に、一意な識別子は、製造日、チップ仕様、技術の世代、製造元、ロットなどを含んでもよい。

【0020】

本明細書で説明される技術は、ダイレベル単位で調整可能な、単純で、一意な回路性能パラメータのマーキングを提供する、スタンドアロン手法を含む。調整可能な特性は、特に、抵抗率及び容量を含む。例えば、単純なドープドポリシリコン抵抗体は、図２Ａ及び図２Ｂに示されるように、その長さに基づいて調整される抵抗を有し得る。図２Ａのダイ上の配線の長さは、１５オームの抵抗を有し、図２Ｂのダイ上の配線の長さは、３０オームの抵抗を有する。代替的に、追加の加工ステップ（直接書き込み露光以外の）が必要とされないように、様々な金属が用いられてもよい。例えば、直接書き込みパターンは、デュアルダマシンメタライゼーションプロセスの一部として満たされる。パッケージングの間、抵抗が容易に読み取られて、特定のダイに与えられる光学シリアライゼーションがその電気特性に合致することを識別するように、電気的にテスト可能な構成が作られ得る。別の実施形態では、本明細書中の技術は、符号化／復号のための暗号化パリティを必要とするセキュリティアプリケーションに適用される。言い換えると、単純で、電気的に調整可能な回路構成要素が、一意な認証に用いられ得る。

【0021】

いくつかの実施形態では、一意なマーキングが、ＩＤマーキングのために特定領域を配分すること又は設計することを含み得る。図３は、処理されるリサイタル（ｒｅｃｉｔａｌ）に対して４つのダイをスキャンするために用いられる典型的な２×２のダイリサイタルを示す。領域の大半が特定の回路設計に用いられることに留意されたい。これは、トランジスタ、電界効果トランジスタ、ロジック、メモリ、配線などの配置を含み得る。ダイ境界内のより小さな領域が、次いで、一意な電気配線のために指定され、又は配分される。この例では、そのような領域は、各ダイの左上角の小さな四角（ＩＤ ００１、ＩＤ ００２、ＩＤ ００３、ＩＤ ００４）である。一意な識別マーキング用に指定される領域は、１平方ミリメートル未満であってもよい。

【0022】

一意な配線構造の露光は、マスクベース露光の前、又はマスクベース露光の後に発生し得る。例えば、ウェハは、ウェハにフォトレジスト膜を塗布することによって、塗布現像装置（トラック）ツールにおけるリソグラフィ露光のために準備される。ウェハは、次いで、スキャナ又はステッパへの移送のために準備される。スキャナへの移送の前に、ウェハは、直接書き込み露光により一意なマークを露光するために、塗布現像装置内の別のツール又は別のモジュールに移動することができる。代替的に、マスクベース露光が最初に実行され、（レーザガルバノメータ投影デバイスを用いるなどの）直接書き込み露光がその後に続く。

【0023】

図４は、ダイ回路がダイの残りの領域に形成され得る間に、一意な配線構造がどのようにして直接書き込みリソグラフィ露光によって所与のダイの一領域に形成されるかを示している。残りの回路も直接書き込みリソグラフィによって形成されてもよいが、比較的小さな解像度のために、通常、マスクベースフォトリソグラフィが解像度及びスループットのために必要とされることに留意されたい。本明細書中の一意な配線構造は、高度な半導体ノードの次元で形成される必要はなく、様々なレーザガルボのケイパビリティ及び他の直接書き込み投影技術の範囲内の、緩和された解像度を有し得る。直接書き込みフォトリソグラフィ及びマスクベースフォトリソグラフィは、一意な配線構造が一意な電気署名を有するダイにおいて形成される限り、必要とされない場合がある。

【0024】

本明細書中の一意な配線構造は、単純であっても又は複雑であってもよく、及びグラフィカル設計素子を組み込むことができる。一実施形態では、導電経路のセット又はマトリクスが、値の任意の組み合わせを生成するために用いられてもよく、値の任意の組み合わせが、一意な電気識別子を与える。非限定的な例として、図５は、導電経路のアレイ又はマトリクスを示す。この例では、６つの導電経路が示されている。各導電経路は、ビット１、ビット２、ビット３、ビット４、ビット５、及びビット６と表示されている。所望される異なる一意な識別子の組み合わせの量に依存して、より多くの又はより少ない導電経路が用いられてもよい。これらの導電経路は、数字、又は値、又は値と文字の位置としても考えられ得る。

【0025】

各導電経路は、対応する値を有し得る。この値は、抵抗値／容量値であり得る。所与の導電経路において可能な異なる抵抗値の数が、所望により構成され得る。例えば、値は、０～１０、０～５００、又は１０００以上の範囲に及んでもよい。初期値は、図６のように０であってもよい。ビット１とグランド（又は他の導電性ターゲット若しくは対応する回路の一部）との間に形成されるコンダクタがないことに留意されたい。よって、無限大の抵抗があり、この状態は、第１の符号についての第１の値（例えば符号００）であってもよい。同様に、他の導電経路（例えば、ビット２からグランドへ）を完成させる金属はない。各導電経路コンタクト（ビット１、ビット２、．．．）は、マルチプレクサに接続されてもよい。ポリ又は金属がなく、全ての導電経路が開いている。

【0026】

ここで図７を参照すると、ビット１コンタクトをグランドに接続する導電構造があり、よって、電気信号は、ビット１の導電経路を通ってビット１コンタクトからグランド／ターゲットへ送信され得る。例えば、比較的細い配線が、ビット１コンタクトとグランドとの間に形成され、この電気構造全体が、直接書き込みリソグラフィを介してパターニングされる。比較的細い配線の場合、ビット１コンタクトとグランドとの間の抵抗が、比較的高くなり得る。この抵抗値は、第２の値又は符号（例えば、符号０１）に関連付けられてもよい。

【0027】

次いで、第１の導電経路が、異なる抵抗値を生成するために異なる幾何形状で形成されてもよい。図８は、異なる抵抗値を生成する例を示す。図８において、直接書き込みパターン設計は、より大きな太さを有するように導電経路のセグメントを定義する。これは、配線に沿ったブロックとして現れ得る。このセグメントにおいて太さが追加される場合、ビット１の導電経路（ビット１とグランドとの間）に沿って図７と比較すると、抵抗率が減少してビット１とグランドとの間に異なる抵抗値をもたらし得る。この異なる抵抗値は、第３の値（例えば、符号０３）であってもよい。

【0028】

各ダイ又はウェハについての導電経路抵抗は、各導電経路について新たな幾何形状を直接書き込むことによって、さらに修正され得る。例えば、図９は、この特定の導電経路の長さについて、最大８個のブロックが導電経路に追加され得ることを示す。ブロックの数は、ブロックのサイズを変更すること及び／又は導電経路を長くすることによって増加し得る。最大８個のブロックが配線に追加される場合、ビット１の導電経路は、異なる抵抗値に対応する１０個の異なる数字／値／符号をサポートし得る。例えば、配線なしに対して１個の数字、１つの配線に対して第２の数字、最大８個のブロックに対して第３～第１０の数字である。マルチプレクサ又は他の回路が、抵抗値について各導電経路をテストするために用いられ得る。８個のポリのブロックが追加される場合、抵抗は、（配線に沿って）７個のポリのブロックの場合よりも小さい。同様に、配線上に合計６個のブロックがある場合、抵抗は、７個のブロックの場合よりも小さい。

【0029】

配線構造は、様々な異なる幾何形状を用いて抵抗を変化させることができる。例えば、配線上にブロック又はセグメントを追加することに加えて、コアライン又はコア配線自体の幅を変化させることができる。図１０の配線構造の例では、ビット１コンタクトとグランドとの間に延びる配線（ライン）の幅が、図９の配線の幅と比較して太いことに留意されたい。所与の設計が導電経路毎に１０の異なるライン幅を可能にし、且つ各ライン幅が、０～８個のブロック（９の異なる抵抗）を有し得る場合、ビット１の導電経路は、９１の異なる符号をサポートし得る（ラインを有しないことを含む）。各導電経路についての異なる符号（抵抗値）の総数は、幾何形状の変形から任意の数の異なる値を有し得る。

【0030】

この同一の抵抗／容量設計プロセスは、次の導電経路及び各後続の導電経路について繰り返され得る。容量測定について、下地プレートが用いられ得ることに留意されたい。図１０の各導電経路が１００の異なる値をサポート可能であり、且つ６つの導電経路が存在する場合、１ｅ^１２の一意な値が生成され得る。それぞれの導電経路／ビットラインは、マルチプレクサ型回路又は抵抗（又は容量）を読み取るための他の回路を用いて読み取られる抵抗を有し得る。

【0031】

別の実施形態では、一意な電気構造からの一意な電気署名又は一意な抵抗値が、幾何形状からの光学署名と連結されてもよい。この組み合わせは、その際、所望の場合に２要素認証を提供し得る。理解され得るように、ブロックの配置を含む配線構造の様々な幾何形状構成が存在する。ここで図１１及びビット１の導電経路を参照すると、形成される８個の可能なブロックのうちの５個のブロックが存在する。上から下へ、第１、第３、第５、第６、及び第８の位置にブロックが配置されている。第１の位置から第５の位置にこれらのブロックを設置することによって、同一の抵抗が実現され得る。抵抗は同一であるが、視覚的な配置が異なる。この視覚的な差異が、配線幾何形状に基づいて異なる光学的／グラフィカルパターンを生成するために用いられ得る。ビット３の導電経路では、４個のブロックが、第１～第４のスポット又は偶数若しくは奇数番号のスポットなどの代わりに、第５～第８のスポットに配置されている。理解され得るように、各導電経路が、開口空間と比較してブロックの数に依存して特定の抵抗値の異なる物理的配列を収容し得る。コンタクトとターゲットとの間に配線がないときでさえ、ブロックが形成され得ることにも留意されたい。例えば、導電経路ビット２及びビット５は、コンタクトとターゲットとの間に配線を有しないが、それでもブロックが配置されている。

【0032】

ブロックの調整可能な配置のオプションで、ブロックの物理的配列は、グラフィカル署名又はピクトグラムとして機能し得る。ライン幅もまた、光学キーの一部として機能し得る。言い換えると、導電経路に沿ったブロック配置は、画像のピクセルとして機能し得る。この配線構造は、次いで、一意な電気値についてチェックされてもよく、一意なグラフィカル署名を識別するために、顕微鏡を介して見られてもよい。したがって、配線構造は、一意な電気識別子及びグラフィカル／光学識別子の両方として機能し得る。光学デジタルパターンは、第２のレベルのセキュリティを提供する。

【0033】

本明細書中の一意な配線構造又は抵抗構造は、所与のチップ上の任意の層上に構築され得る。例えば、一意な配線構造は、金属０１又は金属１０又は最上位層上に配置されてもよい。一意な構造が下位レベルの上に構築される場合、バイアスが複数の層に延びることができる。一意な構造が、アクティブな平行板を一周してもよい。一意な構造が、対応するチップに電気的に接続されてもよく、又はチップから絶縁されて別個のプロセッサに取り付けられてもよい。各チップについての一意な電気識別子は、チップがパッケージ化されている間に測定され得る。光学識別子では、いくつかのパッケージングは、光学パターンを見るために除去される必要があり得る。マルチプレクサは、一意な電気パターンへのコンタクト／ピンを最小限にするために用いられ得る。マルチプレクサデバイスを内部に有することは、各ビットラインを独立してチェックすることの助けとなり得る。例えば、マルチプレクサに対して１つの入力、及びマルチプレクサに対して１つの出力が存在してもよい。さらに、マルチプレクサは、どのクロックラインがそれを読み取るかを判断し得る。

【0034】

前述の説明では、処理システムの特定の幾何形状、並びにそこで用いられる様々な構成要素及びプロセスの説明などの、特定の詳細について説明してきた。しかしながら、本明細書中の技術は、これらの特定の詳細から逸脱する他の実施形態において実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではないことを理解されたい。本明細書で開示される実施形態について、添付の図面を参照して記載してきた。同様に、説明の目的で、完全な理解をもたらすために特定の数、材料及び構成が示されてきた。しかしながら、実施形態は、そのような具体的詳細がなくても実施可能である。実質的に同一の機能的構成を有する構成要素は、類似の参照文字によって示され、したがって、冗長な説明は省略される場合がある。

【0035】

様々な実施形態の理解を支援するために、様々な技術を複数の個別の動作として説明してきた。説明の順序は、これらの動作が必ず順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は、提示した順序で実行される必要はない。説明された動作は、説明された実施形態とは異なる順序で実行され得る。追加の実施形態では、様々な追加の動作を実行することができ、且つ／又は説明した動作を省略することができる。

【0036】

本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理される物体を総称して指している。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分若しくは構造を含んでもよく、例えば半導体ウェハ、レチクルなどのベース基板構造、又は薄膜などのベース基板構造上の若しくはそれに重なる層であってもよい。したがって、基板は、いかなる特定のベース構造、下層又は上層、パターン付き又はパターンなしにも限定されず、むしろ任意のそのような層若しくはベース構造、並びに層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明は、特定の種類の基板を参照し得るが、これは、例示のみを目的とするものである。

【0037】

また、当業者であれば、同じ目的を達成しながらも、上述した技術の動作に対してなされる多くの変形が存在し得ることを理解するであろう。このような変形は本開示の範囲に包含されることを意図している。したがって、実施形態の前述の説明は、限定することを意図したものではない。むしろ、実施形態に対するいかなる限定も、以下の特許請求の範囲に提示されている。

【図1A】

【図1B】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【国際調査報告】